KR100391877B1 - 반도체 장치의 제조 방법 - Google Patents

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Abstract

본 발명에 의하면, 용해액으로 용해가능한 가용성 박막을 이용한 반도체 장치의 제조 방법이 제공된다. 본 발명의 방법에서는 패터닝될 피처리막과 마스크 패턴과의 사이에 가용성 박막을 형성한 경우에는, 이 마스크 패턴을 리프트 오프함으로써 제거하는 것이 가능하게 된다. 한편, 그 박막을 공중 배선 구조를 형성하기 위한 더미층으로서 이용한 경우에는 수소 플라즈마를 이용한 애싱을 행하지 않고 더미층을 제거할 수 있다.

Description

반도체 장치의 제조 방법{METHOD OF MANUFACTURING A SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 특히 패턴 형성 공정을 갖는 반도체 장치의 제조 방법에 관한 것이다.
종래부터, 반도체 장치의 제조에서는 이하의 패턴 형성 공정이 많이 이용되고 있다. 우선, 실리콘 기판 상에 형성된 실리콘 산화막 등의 박막 상에 레지스트를 도포하여 레지스트막을 형성한다. 다음에, 이 레지스트막을 패턴 노광/현상함으로써 레지스트 패턴을 형성한다. 또한, 이 레지스트 패턴을 에칭 마스크로서 이용하여 실리콘 산화막과 같은 박막 혹은 실리콘 기판의 표면을 에칭한다. 그후, 레지스트막을 애싱에 의해 제거한다.
그런데, 근래의 소자의 고집적화에 따라, 상술한 패턴 형성 공정으로는 치수 등의 마진은 좁아지는 경향이 있다. 그 때문에, 보다 미세한 패턴을 고정밀도로 형성하기 위해서는 노광광의 단파장화, 기판으로부터의 반사광의 영향을 저감하는 반사 방지막의 이용, 및 레지스트막의 박막화 등의 수법이 이용되고 있다.
그러나, 0.2㎛ 미만의 패턴 치수를 실현하는데에는 레지스트막의 두께를 0.2㎛ 정도 까지 얇게 하지 않으면 안된다. 레지스트막이 얇은 경우, 레지스트 패턴의 두께도 당연히 얇아 지게 된다. 이와 같이 얇은 레지스트 패턴은 에칭, 특히 깊이가 1㎛이상인 콘택트홀을 형성하는 반응성 이온 에칭(이하, RIE 공정이라 함)의 마스크로서는 불충분하다. 따라서, 상술한 패턴 형성 공정에서는 그와 같은 패턴 형성을 고정밀도로 실현하는 것이 곤란하였다.
이와 같은 문제에 대해 유효한 방법으로서, 이하의 방법이 알려져 있다. 우선, 실리콘 산화막 상에 높은 에칭 선택비를 실현 가능한 폴리실리콘막을 형성한다. 다음에, 폴리실리콘막 상에 레지스트 패턴을 형성한다. 그후, 이 레지스트 패턴을 마스크로서 이용하여 폴리실리콘막을 에칭하여 폴리실리콘 패턴을 형성한다. 또한, 이 폴리실리콘 패턴을 마스크로서 이용하여 실리콘 산화막을 에칭한다. 이상과 같이 하여, 실리콘 산화막에 콘택트홀을 형성한다.
상술한 방법에서는 레지스트 패턴은 폴리실리콘막의 패터닝에 이용되고, 실리콘 산화막을 패터닝하기 위한 마스크로서는 폴리실리콘 패턴이 사용된다. 따라서, 이와 같은 방법에 따르면, 콘택트홀이 비교적 높은 정밀도로 형성하는 것이 가능하다.
그러나, 이 방법에서는 마스크로서 이용한 폴리실리콘 패턴은 에칭에 의해제거된다. 이 때문에, 상기 방법에 의하면, 실리콘 기판의 콘택트 홀의 저부에 노출한 부분까지도 에칭되고 만다는 문제가 발생한다.
종래의 패턴 형성 공정에는 이것 이외의 문제도 있다.
예를 들면, 층간 절연막으로서 유기 SOG(Spin On Glass)막을 이용한 경우, 그 패턴 형성에 이용한 레지스트 패턴의 제거에는 CF4/O2다운 플로우 애싱, 혹은 O2플라즈마 애싱이 이용된다. 이와 같은 방법으로 레지스트 패턴을 제거하면, 유기 SOG 막에 함유된 유기 성분과 산소 래디컬과의 반응 등이 발생한다. 그 결과, 유기 SOG 막중의 조성이 변화하여 유전률 ε이 설계치보다도 커지게 된다고 하는 문제가 발생한다.
또한, 상층 배선과 하층 배선과의 사이의 기생 용량을 저감할 수 있는 구조로서, 층간 절연막을 갖지 않는 공중(空中) 배선 구조가 제안되고 있다. 이 공중 배선 구조는 배선 재료를 매립하는 더미층으로서 카본막을 이용한 다마신 공정에 의해 형성된다. 우선, 반도체 기판 상의 절연막에 하층 배선을 매립 형성한다. 다음에, 하층 배선 및 절연막 상에 스퍼터링법에 의해 카본막을 형성한다. 그후, 카본막 상에 SiO2막을 형성하고, 이 SiO2막 상에 레지스트 패턴을 형성한다. 또한, 이 레지스트 패턴을 마스크로서 이용하여 RIE법에 의해 카본막에 배선홈을 형성한다. 다음에, 배선 재료로 이루어지는 박막을 이 배선홈이 매립되도록 형성한다. 이 박막의 배선홈의 외측에 위치하는 부분을 화학적 기계 연마(CMP)법을 이용하여 제거함으로서 상층 배선을 형성한다. 그 후, O2막 애싱 공정에 의해 카본막을 제거한다. 이상과 같이 하여, 공중 배선 구조가 형성된다.
상술한 방법에서는 SiO2막을 개재하여 카본막에 산소 래디컬을 공급하여 산소 래디컬과 카본과의 반응을 발생시킴으로써 카본막이 제거된다. 그 때문에, 카본막을 제거하는 속도는 SiO2막에 의해 큰 영향을 받는다. 즉, 종래의 방법에서는 공중 배선 구조의 형성에 장시간을 필요로 한다고 하는 문제가 있었다.
본 발명의 목적은 개선된 패턴 형성 공정을 갖는 반도체 장치의 제조 방법을 제공하는데 있다.
본 발명의 다른 목적은 높은 치수 정밀도를 실현할 수 있는 반도체 장치의 제조 방법을 제공하는데 있다.
본 발명의 다른 목적은 뛰어난 특성의 반도체 장치를 제조할 수 있는 반도체 장치의 제조 방법을 제공하는데 있다.
본 발명의 다른 목적은 높은 수율을 실현할 수 있는 반도체 장치의 제조 방법을 제공하는데 있다.
본 발명의 또 다른 목적은 마스크 패턴을 제거할 때에, 패터닝된 피처리막의 하지를 손상시키지 않는 반도체 장치의 제조 방법을 제공하는데 있다.
본 발명의 또 다른 목적은 유기 성분을 함유하는 절연막으로부터 마스크 패턴을 제거할 때에 발생하는 절연막의 유전률의 증가가 억제되는 반도체 장치의 제조 방법을 제공하는데 있다.
본 발명의 또 다른 목적은 높은 수율을 실현할 수 있는 공중 배선 구조를 갖는 반도체 장치의 제조 방법을 제공하는데 있다.
본 발명의 제1 측면에 따르면, 반도체 기판 상에 형성된 피처리 막 상에 용해액으로 용해가능한 가용성 박막을 형성하는 공정, 상기 가용성 박막 상에 마스크층을 형성하는 공정, 상기 마스크층 상에 레지스트 패턴을 형성하는 공정, 상기 레지스트 패턴을 마스크로서 이용하여 상기 마스크층을 에칭하여 마스크 패턴을 형성하는 공정, 상기 마스크 패턴을 마스크의 적어도 일부로서 이용하여 상기 가용성 박막 및 상기 피처리막을 에칭하는 공정, 및 상기 에칭된 가용성 박막을 상기 용해액으로 용해시킴으로써, 상기 마스크 패턴을 상기 피처리막으로부터 리프트 오프하는 공정을 포함하는 반도체 장치의 제조 방법이 제공된다.
본 발명의 제2 측면에 따르면, 반도체 기판 상에 형성된 피처리막 상에 용해액으로 용해가능한 가용성 박막을 형성하는 공정, 상기 가용성 박막 상에 제1 마스크 패턴을 형성하는 공정, 상기 제1 마스크 패턴 상에 마스크층을 상기 가용성 박막의 노출부가 상기 마스크층으로 덮이도록 형성하는 공정, 상기 제1 마스크 패턴의 상면이 노출하고 또한 상기 마스크층의 상기 가용성 박막의 노출부를 덮는 부분이 잔류하도록 상기 마스크층을 에칭하여 제2 마스크 패턴을 형성하는 공정, 상기 제1 마스크 패턴을 제거하는 공정, 상기 제2 마스크 패턴을 마스크로서 이용하여 상기 가용성 박막 및 상기 피처리 박막을 에칭하는 공정, 및 상기 에칭된 가용성 박막을 상기 용해액으로 용해시킴으로써, 상기 제2 마스크 패턴을 상기 피처리 막으로부터 리프트 오프하는 공정을 포함하는 반도체 장치의 제조 방법이 제공된다.
본 발명의 제3 측면에 따르면, 반도체 기판 상에 형성된 제1 절연막 상에 용해액으로 용해가능한 가용성 박막을 형성하는 공정, 상기 제1 절연막 상에 레지스트 패턴을 형성하는 공정, 상기 레지스트 패턴을 마스크로서 이용하여 상기 가용성 박막을 에칭하여 배선홈을 형성하는 공정, 상기 배선홈을 형성하는 공정 후에 상기 레지스트 패턴을 제거하는 공정, 상기 배선홈 내에 배선을 매립 형성하는 공정, 상기 배선 및 상기 가용성 박막 상에 제2 절연막을 형성하는 공정, 상기 제2 절연막에 창부(窓部)를 상기 창부의 저부에서 상기 가용성 박막이 노출하도록 형성하는 공정, 및 상기 가용성 박막을 상기 용해액으로 용해시켜 상기 가용성 박막을 제거하는 공정을 포함하는 반도체 장치의 제조 방법이 제공된다.
본 발명의 제4 측면에 따르면, 반도체 기판 상에 유기 규소화합물막을 형성하는 공정, 상기 유기 규소화합물막 상에 실리콘 산화막을 형성하는 공정, 상기 실리콘 산화막 상에 레지스트 패턴을 형성하는 공정, 상기 레지스트 패턴을 마스크로서 이용하여 상기 유기 규소 화합물막 및 상기 실리콘 산화막을 에칭하는 공정, 상기 에칭된 실리콘 산화막을 용해액으로 용해시키고, 그로인해 상기 레지스트 패턴을 상기 유기 규소 화합물막으로부터 리프트 오프하는 공정을 포함하는 반도체 장치의 제조 방법이 제공된다.
상술한 바와 같이, 본 발명에서는 반도체 기판과 소정의 패턴을 갖는 박막 간의 사이에 용해액으로 용해가능한 가용성 박막이 형성된다. 이와 같은 박막은 용이하고 또한 다른 구성 부재에 악영향을 미치지 않고 제거될 수 있다.
따라서, 제1 측면에 따르면, 가용성 박막을 용해액으로 용해시킴으로써 마스크 패턴을 리프트 오프할 수 있다. 그 때문에, 폴리실리콘으로 이루어지는 마스크 패턴을 에칭에 의해 제거하는 경우와는 다르며, 반도체 기판이 실리콘 기판인 경우에 있어서도 기판을 손상시키지 않고 마스크 패턴을 제거할 수 있다. 또한, 제1 측면에 따르면, 레지스트 패턴은 마스크 층의 패터닝에 이용되고, 그로 인해 얻어지는 마스크 패턴이 피처리막의 패터닝의 마스크로서 이용되기 때문에 패터닝 정밀도를 향상시킬 수 있다. 즉, 제1 측면에 의하면 기판을 손상시키지 않고 높은 정밀도로 패턴 형성을 행할 수 있다는 것, 바꾸어 말하면 뛰어난 특성의 반도체 장치를 제공하는 것이 가능하게 된다.
또한, 제2 측면에 따르면, 예를 들면, 레지스트 패턴을 마스크로서 이용하여 제1 마스크 패턴이 형성되고, 피처리막을 패터닝하기 위한 마스크로서는 이 제1 마스크 패턴의 반전 패턴인 제2 마스크 패턴이 이용된다. 따라서, 제2 측면에 따르면 제1 측면과 동일하게 기판을 손상시키지 않고 높은 정밀도로 패턴 형성을 행할 수 있다는 것, 바꾸어 말하면, 뛰어난 특성의 반도체 장치를 제공하는 것이 가능하게 된다.
제3 측면에 따르면, 피처리막으로부터의 마스크 패턴의 제거, 즉 유기 규소화합물막으로부터의 레지스트 패턴의 제거는 리프트 오프에 의해 행해지기 때문에, 레지스트 패턴의 제거에 산소 래디컬을 이용할 필요가 없다. 따라서, 유기 규소 화합물막의 유전률의 증가를 억제할 수 있어 뛰어난 특성을 실현하는 것이 가능하다.
또한, 제4 측면에 따르면, 가용성 박막은 공중 배선 구조를 형성하기 위한 더미층으로서 이용된다. 이 경우, 산소 플라즈마를 이용한 애싱을 행하지 않고 더미층을 제거할 수 있다. 따라서, 높은 수율을 실현하는 것이 가능하다.
상술한 제1 내지 제3 측면에서, 가용성 박막은 텅스텐 산화물, 알루미늄 산화물, 티탄 산화물, 및 티탄 질화물로 이루어지는 군중에서 선택되는 적어도 1종류의 화합물을 함유하는 것이 바람직하다. 또한, 용해액은 물 및 알칼리성 용액중의 어느 하나인 것이 바람직하다.
상술한 제1 및 제2 측면에서, 마스크층은 Si, W, Al, Ni 및 Ca 등의 금속이나 알루미늄 산화물, 니켈 산화물, 티탄 산화물, 및 칼륨 불화물 등의 금속 화합물을 함유하는 것이 바람직하다. 제1 및 제2의 측면은 바람직하게 피처리막에의 콘택트홀의 형성에 적용된다. 또한 제1 및 제2 측면에서는 레지스트 패턴의 형성에 두께가 0.3㎛ 이하의 레지스트막을 이용하는 것이 바람직하다.
본 발명의 제3 측면에서, 용해액을 창부(窓部)를 개재해서 가용성 박막에 접촉시킴으로써 가용성 박막을 제거할 수 있다. 또한, 제3 측면에서는 가용성 박막을 형성하는 공정 이전에 제1 절연막에 하층 배선을 매립 형성할 수 있다. 이 경우, 배선 구조를 형성하는 공정과 배선을 매립 형성하는 공정과의 사이에 배선홈의 저부에 상기 하층 배선까지 도달하는 비아 홀을 형성하고, 배선의 매립 형성시에 비아 홀 내에 플라그 전극을 형성할 수 있다.
본 발명의 제4 측면에서는 상기 실리콘 산화막은 예를 들면 유기 규소 화합물막의 표면에 활성화된 산소를 함유하는 가스를 공급함으로서 형성될 수 있다. 또한, 제4 측면에서는 예를 들면 용해액으로서는 희불산을 이용할 수 있어 유기 규소화합물막으로서는 SOG 막을 이용할 수 있다.
도 1a 내지 도 1e는 각각 본 발명의 제1 실시예에 관한 반도체 장치의 제조 공정을 개략적으로 도시하는 단면도.
도 2a 내지 도 2g는 각각 본 발명의 제2 실시예에 관한 반도체 장치의 제조 공정을 개략적으로 도시하는 단면도.
도 3a 내지 도 3f는 각각 본 발명의 제3 실시예에 관한 반도체 장치의 제조 공정을 개략적으로 도시하는 단면도.
도 4a 내지 도 4e는 각각 본 발명의 제4 실시예에 관한 반도체 장치의 제조 공정을 개략적으로 도시하는 단면도.
도 5a 내지 도 5f는 각각 본 발명의 제5 실시예에 관한 반도체 장치의 제조 공정을 개략적으로 도시하는 단면도.
<도면의 주요부분에 대한 부호의 설명>
11 : 기판
12, 42, 57 : 실리콘 산화막
13, 53 : WO3막
14, 23 : Al2O3막
15 : 유기 반사 방지막
16, 22, 43, 54 : 레지스트 패턴
21 : SOG 막
41 : 유기막 SOG
51 : 절연막
52 : 하층 배선
55 : 플러그 전극
56 : 상층 배선
이하, 본 발명에 대해서 도면을 참조하면서 상세히 설명한다. 또한, 각 도면에서 동일 혹은 유사한 구성요소에는 동일한 참조부호를 부여하고 중복하는 설명은 생략한다.
도 1a 내지 도 1e는 각각 본 발명의 제1 실시예에 관한 반도체 장치의 제조 공정을 개략적으로 도시하는 단면도이다. 이하에 설명하는 바와 같이 제1 실시예에 의하면, 두께 0.3㎛ 이하의 레지스트막을 이용하여 도 1e에 도시하는 콘택트홀(19)이 형성된다.
우선, 도 1a에 도시하는 바와 같이, 한쪽 주면에 피처리막으로서 두께 1㎛이상의 실리콘 산화막(12)이 형성된 실리콘 기판(11)을 준비한다. 다음에, 실리콘 산화막(12) 상에 소정의 도포액을 도포하고, 그 도포막을 소성함으로써 가용성 박막으로서 두께 100㎚의 WO3막(13)을 형성한다. 그후, WO3막(13) 상에 스퍼터링 법에 의해 마스크층으로서 Al2O3막(14)을 형성한다. 또한, Al2O3막(14) 상에 소정의 도포액을 도포하고, 그 도포막을 소성함으로써 두께 60㎚의 유기 반사 방지막(15)을 형성한다. 유기 반사 방지막(15) 상에 레지스트막을 형성하고, 이 레지스트막을 리소그래피 기술을 이용하여 패터닝함으로써 두께가 200㎚인 레지스트 패턴(16)을 형성한다.
다음에, 도 1b에 도시하는 바와 같이, O2가스를 이용한 RIE에 의한 유기 반사 방지막(15)의 패턴과, Cl2/BCl3혼합가스를 이용한 RIE에 의한 Al2O3막(14)의 패터닝을 순차적으로 행한다. 또한, 이들 에칭 종료후의 Al2O3막(14), 즉 Al2O3패턴(14)의 막두께는 50㎚이었다.
다음에, 도 1c에 도시하는 바와 같이, CF4/Ar/O2혼합가스를 이용한 RIE법에 의해 WO3막(13)을 에칭하고, 실리콘 산화막(12)의 표면을 부분적으로 노출시킨다. 또한, WO3막(13)의 에칭에 따라 레지스트 패턴(16) 및 유기 반사 방지막(15)은 모두 제거되었다.
그후, 도 1d에 도시하는 바와 같이, C4F8/CO/Ar/O2혼합가스를 이용한 RIE법에 의해 실리콘 산화막(12)을 에칭하고, 실리콘 기판(11)의 표면을 부분적으로 노출시킨다. Al2O3패턴(14)의 실리콘 산화막(12)에 대한 RIE 선택비는 20 이상이면 충분히 높다. 따라서, Al2O3패턴(14)의 두께가 100㎚정도로 얇아도 실리콘 산화막(12)에 두께 1㎛의 콘택트홀을 형성하는 것이 가능하다.
또한, 도 1e에 도시하는 바와 같이, 60℃의 온수중으로의 침적에 의해 WO3막(13)을 온수중에서 용해시킨다. WO3막(13)이 용해함으로써 Al2O3패턴(14)은 콘택트홀이 형성된 실리콘 산화막(12)으로부터 리프트 오프되었다. 또한, 본 실시예에서는 실리콘 산화막(12)을 패터닝하기 위한 에칭 마스크로서 폴리실리콘을 이용하지 않으므로 에칭 마스크를 제거할 때에 콘택트홀의 저부에 노출한 실리콘 기판(11)의 표면 및 실리콘 산화막(12)은 거의 제거되지 않으므로, 설계 시의 치수로 패턴을 형성할 수 있다.
이상 설명한 바와 같이, 본 실시예에서는 피처리막과 레지스트 막과의 사이에 가용성 박막, 높은 내 RIE 성을 갖는 마스크층, 및 반사 방지막을 개재시키고 있다. 즉, 본 실시예에서는 미세한 레지스트 패턴을 높은 정밀도로 형성하는데 필요한 기판으로부터의 낮은 광반사성과, RIE 마스크에 요구되는 충분한 내 RIE성과, RIE 마스크에 필요한 높은 박리성이 각각 별도의 박막에 의해 실현되고 있다. 이와 같은 구성에 의해, 레지스트막의 두께가 200㎚ 정도로 얇은 경우에 있어서도, 두께 1㎛의 콘택트홀을 높은 정밀도로 형성할 수 있다. 또한, 본 실시예에서는 WO3막(13)을 용해시킨 용해액으로서 60℃의 온수를 이용하였지만, 반드시 온수일 필요는 없고 상온수를 이용하여도 좋다. 또한 마스크층(13)을 구성하는 재료는 WO3에 한정되는 것은 아니다. 마스크층(13)을 구성하는 재료로서는 텅스텐 산화물에 더하여 알루미늄 산화물, 티탄 산화물, 및 티탄 질화물 등과 같이 물이나 알칼리성 용액에 가용한 화합물을 이용할 수도 있다.
예를 들면, Al2O3막은 0.08%의 TMAH (테트라메틸암모늄히드록시드) 수용액에 대해 470 Å/min의 에칭 레이트로 용해하고, 한편, Si 막은 0.08%의 TMAH 수용액에 대해 수 Å/min의 에칭 레이트로 용해한다. 이들 박막을 TMAH 수용액으로 에칭하는 경우, 충분히 높은 에칭 선택비를 실현할 수 있다. 따라서, 마스크층(13)을 구성하는 재료로서 Al2O3등을 이용할 수 있다.
또한, 제1 실시예에서는 마스크층(13)을 WO3로 구성하였지만, 다른 재료를 이용할 수도 있다. 예를 들면, 마스크층(13)은 불소를 함유하는 가스에 의한 에칭이 충분히 가능한 재료, 즉 불소를 함유한 가스로 에칭한 경우에 증기압이 5∼10 Torr 이하의 불화물을 생성하는 금속, 금속 산화물, 및 금속 불화물 등을 함유하는 재료로 구성할 수 있다. 이와 같은 재료로서는 예를 들면, Si, W, Al, Ni, Ti 및 Ca 등의 금속을 함유하는 재료, 알루미늄 산화물, 니켈 산화물 및 티탄 산화물 등의 금속 산화물을 함유하는 재료 및 칼슘 불화물 등의 금속 불화물을 함유하는 재료를 예로 들수 있다.
더욱이, 제1 실시예에서는 WO3막(13)의 에칭에 따라 레지스트 패턴(16) 및 유기 반사 방지막(15)은 모두 제거하였지만, 이들이 WO3막(13)의 에칭시에 반드시 완전히 제거되는 것은 아니다. 레지스트 패턴(16) 및 유기 반사 방지막(15)이 잔류한 경우에는 실리콘 산화막(12)의 에칭 이전에 그들을 제거하여도 좋고 혹은 그들을 제거하지 않고 실리콘 산화막(12)의 에칭 마스크의 일부로서 이용하여도 좋다.
도 2a 내지 도 2g는 본 발명의 제2 실시예에 관한 반도체 장치의 제조 공정을 개략적으로 도시하는 단면도이다. 이하에 설명하는 바와 같이, 제2 실시예에 의하면, 제1 실시예에서 설명한 것과는 다른 방법으로 패턴 형성이 행해진다.
우선, 도 2a에 도시하는 바와 같이, 한쪽 주면에 피처리막으로서 두께 1㎛의 실리콘 산화막(12)이 형성된 실리콘 기판(11)을 준비한다. 다음에, 실리콘산화막(12) 상에 소정의 도포액을 도포하고, 그 도포막을 소성하므로써 가용성 박막으로서 두께 100㎚의 WO3막(13)을 형성한다. 그후 WO3막(13) 상에 SOG를 도포하고, 그 도포막을 소성하므로써 두께 200㎚의 SOG 막(21)을 형성한다. 다음에, SOG 막(21) 상에 반사 방지막(15)을 형성하고, 그 유기 반사 방지막(15) 상에 두께가 200㎚인 레지스트 패턴(22)을 형성한다.
다음에, 도 2b에 도시하는 바와 같이, 레지스트 패턴(22)을 마스크로서 이용하여 RIE 법에 의해 반사 방지막(15) 및 SOG 막(21)을 순차적으로 패터닝한다. 그후, 레지스트 패턴(22)을 O2애싱에 의해 제거한다. 이와 같은 방법으로 SOG 막(21)을 패터닝함으로써 제1 마스크 패턴을 얻는다.
다음에, 도 2c에 도시하는 바와 같이, 기판(11)의 SOG 패턴(21)이 형성된 면 전체에 소정의 도포액을 도포하고, 그 도포막을 소성함으로써 Al2O3막(23)을 형성한다. 또한 Al2O3막(23)은 SOG 패턴(21)의 개구부를 매립하도록 형성한다. 그 후, 기판(11)의 Al2O3막(23)이 형성된 면을 CMP 법에 의해 평탄화하여, SOG 패턴(21)의 상면을 노출시킨다. 그 결과 Al2O3막(23)은 패터닝되고, 제2 마스크 패턴으로서 Al2O3로 이루어지는 반전 패턴이 얻어진다.
다음에, 도 2d에 도시하는 바와 같이, 불산 처리에 의해 SOG 패턴(21)을 제거한다.
다음에, 도 2e에 도시하는 바와 같이, CF4/Ar/O2혼합 가스를 이용한 RIE 법에 의해 WO3막(13)을 에칭하여 실리콘 산화막(12)의 표면을 부분적으로 노출시킨다.
그 후, 도 2f에 도시하는 바와 같이, C4F8/CO/Ar/O2혼합 가스를 이용한 RIE법에 의해 실리콘 산화막(12)을 에칭하여, 실리콘 기판(11)의 표면을 부분적으로 노출시킨다. 이상과 같이 하여, 실리콘 산화막(12)에 콘택트홀을 형성한다.
또한, 도 2g에 도시하는 바와 같이, 60℃의 온수중으로의 침적에 의해 WO3막(13)을 온수중에서 용해시키고, Al2O3패턴(23)을 리프트 오프한다.
이상 설명한 제2 실시예에서도, 제1 실시예와 동일한 효과를 얻을 수 있다.
도 3a 내지 도 3f는 각각 본 발명의 제3 실시예에 관한 반도체 장치의 제조 공정을 개략적으로 도시하는 단면도이다. 이하에 설명하는 바와 같이, 제3 실시예에 의하면, 제2 실시예에서 설명한 것과 유사한 방법으로 패턴 형성이 행해진다.
우선, 도 3a에 도시하는 바와 같이, 한쪽 주면에 피처리막으로서 두께 1㎛의 실리콘 산화막(12)이 형성된 실리콘 기판(11)을 준비한다. 다음에, 실리콘 산화막(12) 상에 소정의 도포액을 도포하고, 그 도포막을 소성하므로써 가용성 박막으로서 두께 100㎚의 WO3막(13)을 형성한다. 그 후, WO3막(13) 상에 두께 200㎚인 레지스트 패턴(22)을 형성한다. 본 실시예에서는 제2 실시예와는 달리, 이 레지스트 패턴(22)이 제1 마스크 패턴으로서 이용된다.
다음에, 도 3b에 도시하는 바와 같이, 기판(11)의 SOG 패턴(21)이 형성된 면 전체에, 소정의 도포액을 도포하고, 그 도포막을 소성하므로써 Al2O3막(23)을 형성한다. 또한 Al2O3막(23)은 레지스트 패턴(22)의 개구부를 매립하므로써 형성된다. 그 후 Al2O3막(23)을 에칭하여 레지스트 패턴(22)의 상면을 노출시킨다. 그 결과, Al2O3막은 패터닝되고, 제2 마스크 패턴으로서 Al2O3로 이루어지는 반전 패턴이 얻어진다.
다음에, 도 3c에 도시하는 바와 같이, 현상액 처리에 의해 레지스트 패턴(22)을 제거한다.
다음에, 도 3d에 도시하는 바와 같이, CF4/Ar/O2혼합 가스를 이용한 RIE 법에 의해 WO3막(13)을 에칭하여 실리콘 산화막(12)의 표면을 부분적으로 노출시킨다.
그후, 도 3e에 도시하는 바와 같이, C4F8/CO/Ar/O2혼합 가스를 이용한 RIE법에 의해 실리콘 산화막(12)을 에칭하고, 실리콘 기판(11)의 표면을 부분적으로 노출시킨다. 이상과 같이 하여, 실리콘 산화막(12)에 콘택트홀을 형성한다.
다음에, 도 3f에 도시하는 바와 같이, 60℃의 온수중으로의 침적에 의해 WO3막(13)을 온수중에서 용해시켜 Al2O3패턴(23)을 리프트 오프한다.
이상 설명한 제3 실시예에서도, 제1 및 제2 실시예와 동일한 효과를 얻을 수 있다.
도 4a 내지 도 4e는 각각 본 발명의 제4 실시예에 관한 반도체 장치의 제조 공정을 개략적으로 도시하는 단면도이다. 이하에 설명하는 바와 같이, 제4 실시예에 의하면, 피처리막으로서 유기 SOG 막이 이용되고, 마스크 패턴을 제거함으로써 발생하는 유기 SOG 막의 유전률 변화가 억제된다.
우선, 도 4a에 도시하는 바와 같이, 실리콘 기판(11)의 한쪽 주면에 유기성분을 소정의 농도로 예를 들면 메틸 실록산을 20wt% 농도로 함유하는 유기 SOG막(41)을 형성한다.
다음에, 도 4b에 도시하는 바와 같이, O2플라즈마 처리를 행하므로써 유기 SOG막(41)의 표면으로부터 유기 성분을 제거하여, 두께 40㎚의 실리콘 산화막(42)을 형성한다.
다음에, 도 4c에 도시하는 바와 같이, 실리콘 산화막(42) 상에 레지스트 패턴(43)을 형성한다.
또한, 도 4d에 도시하는 바와 같이, CF4/CHF3혼합 가스를 이용한 RIE 법에 의해 레지스트 패턴(43)을 마스크로서 이용하여, 실리콘 산화막(42) 및 유기 SOG막(41)을 에칭한다.
그 후, 도 4e에 도시하는 바와 같이, 희불산중으로의 침적에 의해 실리콘 산화막(42)을 용해시켜, 레지스트 패턴(43)을 리프트 오프한다. 이 때, 유기 SOG 막(41)은 희불산에 의해 거의 에칭되지 않았다.
이상 설명한 제4 실시예에 의하면, 레지스트 패턴(43)의 제거에 O2애싱을 이용하지 않고, 리프트 오프를 이용하고 있기 때문에 유기 SOG 막(41)의 조성이 변화함에 의한 유전률 ε의 증대를 방지할 수 있다.
또한, 본 실시예에서는 유기 SOG막(41)의 표면에 대해 O2플라즈마 처리를 행함으로써 실리콘 산화막(42)을 형성하였지만, 다른 방법을 이용하여도 가능하다. 예를 들면, CF4/O2다운 플로우 애싱이나 O3가스 조사등에 의해서도 실리콘 산화막(42)을 형성할 수 있다.
도 5a 내지 도 5f는 각각 본 발명의 제5 실시예에 관한 반도체 장치의 제조 공정을 개략적으로 도시하는 단면도이다. 이하에 설명하는 바와 같이, 제5 실시예에 의하면 공중 배선 구조가 형성된다.
우선, 도 5a에 도시하는 바와 같이, 도시되지 않은 반도체 기판 상에 형성된 제1 절연막인 절연막(51)에 하층 배선(52)을 형성한다. 다음에, 하층 배선(52)이 형성된 절연막(51) 상에 가용성 박막으로서 두께 300㎚의 WO3막(53)을 형성한다. 그 후, WO3막(53) 상에 레지스트 패턴(54)을 형성한다. 또한, WO3막(53)은 공중 배선 구조를 형성하기 위한 더미층으로서 이용된다.
다음에, 도 5b에 도시하는 바와 같이, CF4/Ar/O2혼합 가스를 이용한 RIE 법에 의해 WO3막(53)을 에칭하여, 상층 배선을 매립 형성하기 위한 배선홈을 형성한다.
다음에, 도 5c에 도시하는 바와 같이, O2애싱에 의해 레지스트 패턴(54)을 제거한다. 그 후, WO3막(53) 상에 도시하지 않은 레지스트 패턴을 형성한다. 또한, 이 레지스트 패턴을 마스크로서 이용하여 WO3막(53)을 에칭하므로써 WO3막(53)의 배선홈의 저부에 비아 홀을 형성한다. 또한, 비아 홀을 형성하는데 이용한 레지스트 패턴은 O2애싱에 의해 제거된다.
다음에, 도 5d에 도시하는 바와 같이, WO3막(53)의 비아 홀 및 배선홈에 플러그 전극(55) 및 상층 배선(56)을 각각 매립 형성한다. 또한, WO3막(53) 상에 스퍼터링법에 의해 WO3막(53)의 배선홈 및 비아 홀을 매립하도록 Al막을 형성하고, 그후 이 Al 막의 표면을 CMP법에 의해 평탄화하여 WO3막(53)의 상면을 노출시킨다.
다음에, 도 5e에 도시하는 바와 같이, WO3막(53) 상에 플라즈마 CVD법에 의해 제2 절연막으로서 두께 200㎚의 실리콘 산화막(57)을 형성한다.
또한, 도 5f에 도시하는 바와 같이, 실리콘 산화막(57)에 도시하지 않은 창부를 형성하여 WO3막(53)의 표면의 일부를 노출시키고, 기판을 60℃의 온수중에 침적시킴으로써, WO3막(53)을 온수중에 용해시킨다. 이상과 같이 하여, 공중 배선구조를 얻는다.
본 실시예에 의하면, 더미층으로서 가용성 박막인 WO3막(53)이 이용되기 때문에, 더미층의 제거에 습식 에칭을 이용할 수 있다. 즉, 본 실시예에 의하면, 더미층을 카본으로 구성한 경우와는 달리, 더미층의 제거에 래디컬 산소를 이용할 필요가 없기 때문에 보다 단시간으로 더미층을 제거하는 것, 바꾸어 말하면, 보다 단시간에 공중 배선 구조를 형성할 수 있다.
이상 설명한 바와 같이, 본 발명에 의하면, 반도체 기판과 소정의 패턴을 갖는 박막과의 사이에 용해액으로 용해가능한 가용성 박막이 형성된다. 이와 같은 박막은 용이하고도 또한 다른 구성재료에 악영향을 미치지 않고 제거될 수 있다.
즉, 이 가용성 박막을 피처리막과 마스크 패턴과의 사이에 개재시킴으로써, 마스크 패턴을 리프트 오프함으로써 제거할 수 있다. 따라서, 기판의 노출부를 손상시키지 않고 용이하게 마스크 패턴을 제거할 수 있다. 또한 마스크 패턴의 제거에 산소 플라즈마 등을 이용할 필요가 없기 때문에 피처리막이 유기성분을 함유하는 경우에도 그 조성을 변화시키지 않고 마스크 패턴을 제거할 수 있다. 또한, 가용성 박막을 공중 배선 구조를 형성하기 위해 더미층으로서 이용한 경우에는 더미층의 제거에 습식 에칭을 이용할 수 있다.
따라서, 레지스트 패턴을 마스크층의 패터닝에 이용하고, 그로 인해 얻어지는 마스크 패턴을 피처리막의 패터닝의 마스크로서 사용하는 경우, 가용성 박막을 피처리막과 마스크 패턴과의 사이에 개재시킴으로써, 기판을 손상시키지 않고 미세한 패턴을 높은 정밀도로 형성하는 것이 가능하게 된다.
또한, 피처리막을 패터닝하기 위한 마스크로서, 제1 마스크 패턴의 반전 패턴인 제2 마스크 패턴을 이용하고, 가용성박막을 피처리막과 제2 마스크 패턴과의사이에 개재시킴으로써 기판을 손상시키지 않고 미세한 패턴을 높은 정밀도로 형성하는 것이 가능하게 된다.
또한, 피처리막이 유기 규소 화합물막인 경우, 가용성 박막을 유기 규소 화합물막과 마스크 패턴과의 사이에 개재시킴으로써 마스크 패턴을 제거할 때에 발생하는 유기 규소 화합물막의 유전률의 증가를 억제할 수 있다.
또한, 가용성 박막을 공중 배선 구조를 형성하기 위한 더미층으로서 이용한 경우, 더미층의 제거에 습식 에칭을 이용하는 것이 가능하기 때문에, 높은 수율을 실현할 수 있다.
즉, 본 발명에 의하면, 종래에 비해 큰 폭으로 개선된 패턴 형성 공정을 갖는 반도체 장치의 제조 방법이 제공된다.

Claims (20)

  1. 반도체 장치의 제조 방법에 있어서,
    반도체 기판 상에 형성된 피처리 막 상에 용해액으로 용해가능한 가용성 박막을 형성하는 공정,
    상기 가용성 박막 상에 마스크층을 형성하는 공정,
    상기 마스크층 상에 레지스트 패턴을 형성하는 공정,
    상기 레지스트 패턴을 마스크로서 이용하여 상기 마스크층을 에칭하여 마스크 패턴을 형성하는 공정,
    상기 마스크 패턴을 마스크의 적어도 일부로서 이용하여 상기 가용성 박막 및 상기 피처리막을 에칭하는 공정, 및
    상기 에칭된 가용성 박막을 상기 용해액으로 용해시킴으로써 상기 마스크 패턴을 상기 피처리막으로부터 리프트 오프하는 공정
    을 포함하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서, 상기 가용성 박막은 텅스텐 산화물, 알루미늄 산화물, 티탄 산화물, 및 티탄 질화물로 이루어지는 군중에서 선택되는 적어도 한 종류의 화합물을 함유하는 반도체 장치의 제조 방법.
  3. 제1항에 있어서, 상기 용해액은 물 및 알칼리성 용액중 어느 하나인 반도체장치의 제조 방법.
  4. 제1항에 있어서, 상기 가용성 박막 및 상기 피처리 박막을 에칭하는 공정은, 상기 피처리 박막에 콘택트 홀을 형성하는 것을 구비하는 반도체 장치의 제조 방법.
  5. 제1항에 있어서, 상기 레지스트 패턴을 형성하는 공정은, 상기 마스크층 상에 0.3㎛ 이하의 두께를 갖는 레지스트 막을 형성하는 것과, 상기 레지스트 막을 포토리소그래피 기술을 이용하여 패터닝하여 상기 레지스트 패턴을 형성하는 것을 구비하는 반도체 장치의 제조 방법.
  6. 반도체 장치의 제조 방법에 있어서,
    반도체 기판 상에 형성된 피처리막 상에 용해액으로 용해가능한 가용성 박막을 형성하는 공정,
    상기 가용성 박막 상에 제1 마스크 패턴을 형성하는 공정,
    상기 제1 마스크 패턴 상에 마스크층을 상기 가용성 박막의 노출부가 상기 마스크층으로 덮이도록 형성하는 공정,
    상기 제1 마스크 패턴의 상면이 노출하고 또한 상기 마스크층의 상기 가용성 박막의 노출부를 덮는 부분이 잔류하도록 상기 마스크층을 에칭하여 제2 마스크 패턴을 형성하는 공정,
    상기 제1 마스크 패턴을 제거하는 공정,
    상기 제2 마스크 패턴을 마스크로서 이용하여 상기 가용성 박막 및 상기 피처리 박막을 에칭하는 공정, 및
    상기 에칭된 가용성 박막을 상기 용해액으로 용해시킴으로써 상기 제2 마스크 패턴을 상기 피처리 막으로부터 리프트 오프하는 공정
    을 포함하는 반도체 장치의 제조 방법.
  7. 제6항에 있어서, 상기 가용성 박막은 텅스텐 산화물, 알루미늄 산화물, 티탄 산화물, 및 티탄 질화물로 이루어지는 군중에서 선택되는 적어도 한 종류의 화합물을 함유하는 반도체 장치의 제조 방법.
  8. 제6항에 있어서, 상기 용해액은 물 및 알칼리성 용액중 어느 하나인 반도체 장치의 제조 방법.
  9. 제6항에 있어서, 상기 제1 마스크 패턴을 형성하는 공정은,
    제1 마스크층을 형성하는 것과,
    상기 제1 마스크층 상에 0.3㎛ 이하의 두께를 갖는 레지스트 막을 형성하는것과,
    상기 레지스트 막을 포토리소그래피 기술을 이용하여 패터닝하여 레지스트 패턴을 형성하는 것과,
    상기 레지스트 패턴을 마스크로서 이용하여 상기 제1 마스크 층을 에칭함으로써, 상기 제1 마스크 패턴을 형성하는 것을 포함하는 반도체 장치의 제조 방법.
  10. 제7항에 있어서, 상기 가용성 박막 및 상기 피처리막을 에칭하는 공정은, 상기 피처리막에 콘택트홀을 형성하는 것을 구비하는 반도체 장치의 제조 방법.
  11. 반도체 장치의 제조 방법에 있어서,
    반도체 기판 상에 형성된 제1 절연막 상에 용해액으로 용해가능한 가용성 박막을 형성하는 공정,
    상기 제1 가용성 박막 상에 레지스트 패턴을 형성하는 공정,
    상기 레지스트 패턴을 마스크로서 이용하여 상기 가용성 박막을 에칭하여 배선홈을 형성하는 공정,
    상기 배선홈을 형성하는 공정 후에 상기 레지스트 패턴을 제거하는 공정,
    상기 배선홈 내에 배선을 매립 형성하는 공정,
    상기 배선 및 상기 가용성 박막 상에 제2 절연막을 형성하는 공정,
    상기 제2 절연막에 창부(窓部)를 상기 창부의 저부에서 상기 가용성 박막이 노출하도록 형성하는 공정, 및
    상기 가용성 박막을 상기 용해액으로 용해시켜 상기 가용성 박막을 제거하는 공정
    을 포함하는 반도체 장치의 제조 방법.
  12. 제11항에 있어서, 상기 가용성 박막은 텅스텐 산화물, 알루미늄 산화물, 티탄 산화물, 및 티탄 질화물로 이루어지는 군중에서 선택되는 적어도 한 종류의 화합물을 함유하는 반도체 장치의 제조 방법.
  13. 제11항에 있어서, 상기 용해액은 물 및 알칼리성 용액중 어느 하나인 반도체 장치의 제조 방법.
  14. 제11항에 있어서, 상기 가용성 박막을 제거하는 공정은, 상기 용해액을 상기 창부를 개재하여 상기 가용성 박막에 접촉시키는 것을 포함하는 반도체 장치의 제조 방법.
  15. 제11항에 있어서, 상기 가용성 박막을 형성하는 공정 이전에, 상기 제1 절연막에 하층 배선을 매립 형성하는 공정을 더 포함하는 반도체 장치의 제조 방법.
  16. 제15항에 있어서, 상기 배선홈을 형성하는 공정과 상기 배선을 매립 형성하는 공정과의 사이에, 상기 배선홈의 저부에 상기 하층 배선까지 도달하는 비아 홀을 형성하는 공정을 더 포함하고,
    상기 배선을 매립 형성하는 공정은 상기 비아 홀 내에 플러그 전극을 형성하는 것을 포함하는 반도체 장치의 제조 방법.
  17. 반도체 장치의 제조 방법에 있어서,
    반도체 기판 상에 유기 규소화합물막을 형성하는 공정,
    상기 유기 규소화합물막 상에 실리콘 산화막을 형성하는 공정,
    상기 실리콘 산화막 상에 레지스트 패턴을 형성하는 공정,
    상기 레지스트 패턴을 마스크로서 이용하여 상기 유기 규소화합물막 및 상기 실리콘 산화막을 에칭하는 공정, 및
    상기 에칭된 실리콘 산화막을 용해액으로 용해시킴으로써 상기 레지스트 패턴을 상기 유기 규소화합물막으로부터 리프트 오프하는 공정
    을 포함하는 반도체 장치의 제조 방법.
  18. 제17항에 있어서, 상기 실리콘 산화막은 상기 유기 규소화합물막의 표면에 활성화된 산소를 함유하는 가스를 공급하는 것에 의해 형성되는 반도체 장치의 제조 방법.
  19. 제17항에 있어서, 상기 용해액은 희불산인 반도체 장치의 제조 방법.
  20. 제17항에 있어서, 상기 유기 규소화합물막은 SOG막인 반도체 장치의 제조 방법.
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