KR100391169B1 - Serial communication apparatus for processor and external unit - Google Patents
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Abstract
본 발명은 프로세서와 외부장치간의 직렬 통신장치에 관한 것으로, 종래의 기술에 있어서는 프로세서와 외부 장치간에 병렬 통신을 하는데, 통신 시 공통적으로 사용하는 신호(예를 들어 B_Modsel(X,Y,Z), B_A(15:0), B_D(7:0) 등) 중 어느 한 신호에 오류가 발생하는 경우 외부 장치와의 전체 액세스가 불가능하게 되는 문제점이 있었다.The present invention relates to a serial communication device between a processor and an external device. In the related art, a parallel communication is performed between a processor and an external device, and signals commonly used in communication (for example, B_Modsel (X, Y, Z), If an error occurs in any one of B_A (15: 0), B_D (7: 0), etc., there is a problem in that full access to an external device is impossible.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 창안한 것으로, 프로세서로부터 입력되는 칩 선택신호와, 상위 어드레스 및 전송할 데이터가 병렬신호로 입력되면 소정의 변환 과정을 거쳐 소정의 데이터 포맷의 직렬신호로 외부장치로 전송하고, 외부장치로부터 입력되는 직렬신호(데이터)를 소정의 변환과정을 거쳐 소정의 데이터 포맷의 병렬신호로 상기 프로세서로 출력하는 필드 프로그래머블 게이트 어레이(Field Programmable Gate Array, FPGA)를 더 포함하여 구성한 장치를 제공하여 별도의 외부 변환장치 없이 프로세서의 출력을 병렬 버스가 아닌 소정의 통신 포맷을 가진 직렬 버스로 출력하도록 함으로써, 한 신호의 오류가 발생하더라도 전체 액세스 동작에 가능하도록 하는 등의 효과가 있다.Accordingly, the present invention has been made to solve the above-mentioned problems. When the chip select signal inputted from the processor, the upper address and the data to be transmitted are input as parallel signals, a predetermined conversion process is performed through a predetermined conversion process. Field Programmable Gate Array (FPGA), which transmits a serial signal (data) input from an external device to the processor as a parallel signal of a predetermined data format after a predetermined conversion process through a predetermined signal conversion process. By providing a device configured to further include a) to output the output of the processor to a serial bus having a predetermined communication format instead of a parallel bus without a separate external converter, so that even if a signal error occurs for the entire access operation It has an effect such as.
Description
본 발명은 프로세서와 외부장치간의 직렬 통신장치에 관한 것으로, 특히 외부장치의 액세스를 병렬버스를 사용하지 않고, 별도의 외부 변환장치 없이 내부의 직렬버스를 이용하여 통신하도록 하는 직렬 통신장치에 관한 것이다.The present invention relates to a serial communication device between a processor and an external device, and more particularly, to a serial communication device for accessing an external device using an internal serial bus without using a parallel bus and without an external converter. .
종래에 있어서는 도 1에 도시된 바와 같이 프로세서(10)의 칩 선택신호(Chip Select, CS)와 상위 어드레스인 A(21:16)를 디코더(11)를 통해 변환한 후, 버퍼/로직(12)을 통해 B_Modsel(X,Y,Z) 신호를 발생하여 외부 장치 중 하나를 선택하여 하위 어드레스 신호인 B_A(15:0)와 데이터 버스 신호인 B_D(7:0)와 읽기/쓰기 신호인 RDEN, WREN 신호를 각 외부 장치(1:n)로 공통적으로 입력시켜 외부 장치로의 액세스(쓰기 혹은 읽기)가 이루어 진다.In the related art, as shown in FIG. 1, the chip select signal (Chip Select, CS) of the processor 10 and the higher address A (21:16) are converted through the decoder 11, and then the buffer / logic 12 ) B_Modsel (X, Y, Z) signal is generated to select one of the external devices so that the lower address signal B_A (15: 0) and the data bus signal B_D (7: 0) and the read / write signal RDEN The WREN signal is commonly input to each external device (1: n) to access (write or read) the external device.
그러나, 상기와 같이 종래의 기술은 공통적으로 사용하는 신호(예를 들어 B_Modsel(X,Y,Z), B_A(15:0), B_D(7:0), RDEN/WREN 등) 중 어느 한 신호에 오류가 발생하는 경우 모든 신호가 공통으로 묶여있어서 외부 장치와의 전체 액세스가 불가능하게 되는 문제점이 있었다.However, as described above, the conventional technique is any one of signals commonly used (for example, B_Modsel (X, Y, Z), B_A (15: 0), B_D (7: 0), RDEN / WREN, etc.). If an error occurs, all signals are tied in common, which makes it impossible to access the entire device.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 창안한 것으로, 프로세서의 출력을 병렬 버스가 아닌 소정의 통신 포맷을 가진 직렬 버스로 출력하도록 하여 한 신호의 오류가 발생하더라도, 오류가 발생한 해당 장치를 제외한 전체 액세스 동작이 가능하도록 하는 장치를 제공하는데 그 목적이 있다.Accordingly, the present invention has been made to solve the above-mentioned conventional problems, and even if an error occurs in a signal such that the output of the processor is output to a serial bus having a predetermined communication format instead of a parallel bus, an error occurs. It is an object of the present invention to provide a device for enabling a full access operation except for the corresponding device.
도 1은 종래 병렬 통신장치의 구성을 간략하게 보인 예시도.1 is a schematic view showing the configuration of a conventional parallel communication device.
도 2는 본 발명 프로세서와 외부장치간의 직렬 통신장치의 구성을 간략하게 보인 예시도.Figure 2 is an exemplary view briefly showing the configuration of a serial communication device between the processor and the external device of the present invention.
도 3은 도 2에서 FPGA의 구성을 간략하게 보인 예시도.3 is an exemplary view briefly showing the configuration of the FPGA in FIG.
도 4는 본 발명에 적용되는 직렬 통신 포맷을 보인 예시도.4 is an exemplary view showing a serial communication format applied to the present invention.
도 5a는 본 발명에 적용되는 외부장치 선택신호의 출력 타이밍도.5A is an output timing diagram of an external device selection signal applied to the present invention.
도 5b는 본 발명에 적용되는 전송 데이터 출력 타이밍도.5B is a transmission data output timing diagram applied to the present invention.
도 5c는 본 발명에 적용되는 수신 데이터 입력 타이밍도.5C is a received data input timing diagram applied to the present invention.
도 6은 도 3의 직렬 통신 타이밍도.6 is a serial communication timing diagram of FIG. 3;
********** 도면의 주요 부분에 대한 부호의 설명 ******************** Explanation of symbols for the main parts of the drawing **********
10 : 프로세서 20 : FPGA10: processor 20: FPGA
21 : 신호발진부 22 : 카운트부21: signal generator 22: counting unit
23 : 시작신호부 24 : 직렬변환부23: start signal unit 24: serial converter
25 : 종료신호부 26 : 클럭출력부25: end signal unit 26: clock output unit
27 : 병렬변환부27: parallel conversion unit
이와 같은 목적을 달성하기 위한 본 발명은, 프로세서와 외부장치간의 직렬 통신장치에 있어서, 프로세서와 다수개의 외부장치 사이에 직렬 통신을 가능케 통신 처리하는 필드 프로그래머블 게이트 어레이(Field Programmable Gate Array, FPGA)를 구비하며; 상기 상기 필드 프로그래머블 게이트 어레이(FPGA)는, 상기 프로세서로부터의 칩 선택신호가 입력되면 기준클럭에 동기한 신호를 출력하는 신호발진부와, 상기 신호발진부의 출력신호에 따라 기준클럭의 수를 카운트하는 카운트부와, 상기 신호발진부의 출력신호에 따라 상기 외부 장치에 통신 시작을 알리는 신호를 출력하는 시작신호부와, 상기 카운트부의 출력신호에 따라 상기 외부 장치와의 액세스가 완료되었음을 알리는 신호를 상기 프로세서로 출력하는 종료신호부와, 상기 카운트부의 출력신호에 따라 프로세서로부터 병렬로 입력되는 데이터와 어드레스를 멀티플렉싱 처리하여 기준클럭에 동기한 직렬신호로 변환시켜 상기 외부장치로 출력하는 직렬변환부와, 상기 기준클럭과 상기 카운트부의 출력신호에 따라 병렬 변환을 위한 클럭신호를 출력하는 클럭변환부와, 상기 클럭변환부의 클럭신호에 따라 외부 장치로부터 직렬로 입력되는 데이터를 시프트 레지스터(shift register)하여 기준클럭에 동기해서 병렬로 변환시켜 상기 프로세서로 출력하는 병렬변환부를 구비하는 것을 특징으로 한다.In order to achieve the above object, the present invention provides a serial communication device between a processor and an external device, and includes a field programmable gate array (FPGA) for performing communication processing between the processor and a plurality of external devices. Equipped; The field programmable gate array FPGA includes a signal oscillator for outputting a signal synchronized with a reference clock when a chip select signal from the processor is input, and a count for counting the number of reference clocks according to an output signal of the signal oscillator. And a start signal unit for outputting a signal for starting communication to the external device according to the output signal of the signal oscillator, and a signal indicating that access to the external device is completed according to the output signal of the count unit. A serial conversion unit for multiplexing the data and the address inputted in parallel from the processor according to the output signal of the counting unit, converting the signal into a serial signal in synchronization with a reference clock, and outputting the serial signal to the external device; Clock signal for parallel conversion in accordance with the clock and the output signal of the counting unit A clock converting unit for outputting and a parallel converting unit for shifting the data input in series from an external device according to the clock signal of the clock converting unit and converting the data in parallel in synchronization with a reference clock to output the same to the processor; It is characterized by.
이하, 본 발명에 따른 일실시예의 동작 과정을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.Hereinafter, an operation process of an embodiment according to the present invention will be described in detail with reference to the accompanying drawings.
도 2는 본 발명 프로세서와 외부장치간의 직렬 통신장치의 구성을 간략하게 보인 예시도로서, 이에 도시한 바와 같이 프로세서(10)로부터 입력되는 칩 선택신호(CS)와, 상위 어드레스 (A[21:0]) 및 전송할 데이터(D[7:0])가 병렬신호로 입력되면 소정의 변환 과정을 거쳐 도 4에 도시한 데이터 포맷에 따른 직렬신호(SDO)로 외부장치로 전송하고, 외부장치로부터 입력되는 직렬신호(SDI)를 소정의 변환과정을 거쳐 상기의 데이터 포맷에 따른 병렬신호로 상기 프로세서(10)로 출력하는 필드 프로그래머블 게이트 어레이(Field Programmable Gate Array, 이하 'FPGA'라 함, 20)로 구성한다.FIG. 2 is a schematic diagram showing a configuration of a serial communication device between a processor and an external device of the present invention. As shown in FIG. 2, a chip select signal CS input from the processor 10 and an upper address A [21: 0]) and data to be transmitted (D [7: 0]) are input as a parallel signal, and are transmitted to an external device as a serial signal (SDO) according to the data format shown in FIG. 4 through a predetermined conversion process, and from an external device. A Field Programmable Gate Array (hereinafter referred to as "FPGA") 20 for outputting an input serial signal SDI to a parallel signal according to the data format through a predetermined conversion process to the processor 10. It consists of.
상기 FPGA는 도 3에 도시한 바와 같이 프로세서(10)로부터 칩 선택신호(CS)가 입력되면 기준클럭(SCLK)에 동기한 신호(SCS_WIN)를 출력하는 신호발진부(21)와; 상기 신호발진부(21)의 출력신호(SCS_WIN)에 따라 기준클럭(SCLK)의 수를 카운트하는 카운트부(22)와; 상기 신호발진부(21)의 출력신호(SCS_WIN)에 따라 외부 장치에 통신을 시작하라는 신호(SCS)를 출력하는 시작신호부(23)와; 상기 카운트부(22)의 출력신호(SLCK_C[4:0])에 따라 외부 장치와의 액세스가 완료되었음을 알리는 신호(TA)를 프로세서(10)로 출력하는 종료신호부(25)와; 상기 카운트부(22)의 출력신호(SLCK_C[4:0])에 따라 프로세서(10)로부터 병렬로 입력되는 신호(D[7:0], A[15:0], RW)를 소정의 멀티플렉싱을 한 후, 기준클럭(SCLK)에 동기한 직렬신호(SDO)로 변환하여 외부장치로 출력하는 직렬변환부(24)와; 상기 카운트부(22)의 출력신호(SLCK_C[4:0])에 따라 외부 장치로부터 입력되는 직렬신호(SDI)를 시프트 레지스터(shift register)한 신호(SDI_SFT[8:0])를 병렬신호로 변환하는 위치를 만들기 위한 클럭신호(READ_WIN)를 출력하는 클럭변환부(26)와; 상기 클럭변환부(26)의 클럭신호(READ_WIN)에 따라 외부 장치로부터 입력되는 직렬신호(SDI)를 시프트 레지스터한 신호(SDI_SFT[8:0])를 기준클럭(SCLK)에 동기한 병렬신호(D[0:7], PTY)로 변환하여 프로세서(10)로 출력하는 병렬변환부(27)로 구성한다.The FPGA includes a signal oscillator 21 for outputting a signal SCS_WIN in synchronization with the reference clock SCLK when the chip select signal CS is input from the processor 10 as shown in FIG. 3; A counting unit 22 for counting the number of reference clocks SCLK according to the output signal SCS_WIN of the signal oscillation unit 21; A start signal unit 23 for outputting a signal SCS to start communication to an external device according to the output signal SCS_WIN of the signal oscillator 21; An end signal part 25 outputting a signal TA indicating that access to an external device is completed according to the output signal SLCK_C [4: 0] of the counting part 22 to the processor 10; Predetermined multiplexing of the signals D [7: 0], A [15: 0], RW input in parallel from the processor 10 according to the output signal SLCK_C [4: 0] of the counting unit 22 A serial converter 24 which converts the serial signal SDO in synchronization with the reference clock SCLK and outputs the serial signal to an external device; A signal SDI_SFT [8: 0] obtained by shifting a serial signal SDI input from an external device according to the output signal SLCK_C [4: 0] of the counting unit 22 as a parallel signal A clock converting section 26 for outputting a clock signal READ_WIN for making a converting position; A parallel signal in which the signal SDI_SFT [8: 0], which is a shift register of the serial signal SDI input from an external device according to the clock signal READ_WIN of the clock converter 26, is synchronized with the reference clock SCLK. D [0: 7], PTY) and a parallel converter 27 for outputting to the processor 10.
이와 같이 구성한 본 발명에 따른 일실시예의 동작 과정을 첨부한 도면을 참조하여 설명하면 다음과 같다.Referring to the accompanying drawings, the operation of an embodiment according to the present invention configured as described above will be described.
도 6은 도 3의 직렬 통신 타이밍도로서, 이에 도시한 바와 같이 프로세서(10)로부터 칩 선택신호(CS)가 입력되면 직렬 통신의 기준클럭인 SCLK로 읽어 이 SCLK에 동기를 맞춘 신호인 SCS_WIN를 신호발진부(21)에서 출력하는데, 이 SCS_WIN는 상기 CS가 '0'일때 '1'로 동작하고, '1'일 때는 '0'으로 동작하기 때문에 상기 CS가 '1'이 입력될 때에만 직렬통신이 유효하게 된다.FIG. 6 is a serial communication timing diagram of FIG. 3. As shown in FIG. 3, when the chip select signal CS is input from the processor 10, SCS_WIN, which is a signal synchronized with the SCLK, is read as SCLK, which is a reference clock of serial communication. It is output from the signal generator 21. This SCS_WIN operates as '1' when the CS is '0' and '0' when the CS is '1', so that the CS is serial only when '1' is input. The communication becomes valid.
상기 SCS_WIN는 카운트부(22)와 시작신호부(23)로 입력되는데, 카운트부(22)는 상기 SCS_WIN이 '0'일 때는 클럭신호인 SLCK_C[4:0]의 카운트를 클리어(clear)하여 '00000'의 값을 가지게 하고, '1'일 경우에는 카운트 값을 기준클럭(SCLK)의라이징(rising)에서 순차적으로 증가시키며, 상기 시작신호부(23)는 도 5a에 도시한 바와 같이 상기 카운트부(22)의 SLCK_C[4:0] 중 카운트 값이 '11011'과 '11100'일 때 SCLK로 읽어 SLCK_C[4:0]의 값이 '11100'과 '11101'의 구간에서 '1'인 신호를 만들어 상기 신호발진부(21)의 SCS_WIN와 논리합을 거쳐 신호(SCS)를 출력하며, 이 SCS가 '0'일 때 외부장치는 도 4의 프레임 형식으로 프로세서(10)와 통신을 하게 된다.The SCS_WIN is input to the counting unit 22 and the start signal unit 23. The counting unit 22 clears the count of the clock signal SLCK_C [4: 0] when the SCS_WIN is '0'. It has a value of '00000', and if it is '1', the count value is sequentially increased in the rising of the reference clock (SCLK), the start signal unit 23 as shown in Figure 5a When count value is '11011' and '11100' among SLCK_C [4: 0] of the counting part 22, it is read by SCLK and the value of SLCK_C [4: 0] is '1' in the interval of '11100' and '11101'. The signal SCS is output through the logical sum of SCS_WIN of the signal oscillator 21 and the SCS is 0. When the SCS is '0', the external device communicates with the processor 10 in the frame form of FIG. .
또한, 상기 카운트부(22)의 출력은 각각 직렬변환부(24)와 클럭변환부(26) 및 종료신호부(25)로 입력되는데, 상기 직렬변환부(24)는 도 6에 도시한 SCLK_C[4:0]의 값에 의한 프로세서(10)의 입력(A[21:0], D[7:0])을 32:1 멀티플렉싱한 신호(SDO_T)를 외부장치와의 전송 타이밍을 맞추기 위해 도 5b에 도시한 바와 같이 SLCK의 폴링 클럭(falling clock)으로 읽은 SDO를 출력한다.In addition, the output of the counting unit 22 is input to the serial converter 24, the clock converter 26, and the end signal unit 25, respectively, and the serial converter 24 is SCLK_C shown in FIG. In order to match the transmission timing of the signal SDO_T with the 32: 1 multiplexed input (A [21: 0], D [7: 0]) of the processor 10 by the value of [4: 0] with an external device. As shown in Fig. 5B, the SDO read by the falling clock of the SLCK is output.
상기 클럭변환부(26)는 프로세서(10)가 판독(read) 시 외부장치로부터의 입력인 SDI(직렬신호)를 병렬신호로 변환하는 타이밍 위치를 만들기 위해 SCLK_C[4:0]의 카운트 값이 '11010'에서 SCLK로 읽어 '11011'의 위치에서 신호(READ_WIN)를 병렬변환부(27)로 출력하며, 이를 입력받은 병렬변환부(27)는 상기 READ_WIN이 '1'일 때만 도 6에 도시한 바와 같이 정렬된 SDI를 SCLK로 읽어 시프트 레지스터(shift register)한 신호인 SDI_SFT[0:8]를 도 5c에 도시한 바와 같이 SCLK의 라이징에서 읽은 값(D[7:0], PTY)을 병렬신호로 프로세서(10)로 출력한다.The clock converting section 26 has a count value of SCLK_C [4: 0] in order to create a timing position at which the processor 10 converts an SDI (serial signal), which is an input from an external device, into a parallel signal when the processor 10 reads it. It reads the SCLK from '11010' and outputs the signal (READ_WIN) to the parallel converter 27 at the position of '11011', and the parallel converter 27 receiving the input is shown in FIG. 6 only when the READ_WIN is '1'. As shown in FIG. 5C, the SDI_SFT [0: 8], which is a signal obtained by shifting the SDIs arranged as SCLKs, is read from the rising of SCLKs (D [7: 0], PTY). The parallel signal is output to the processor 10.
이후, 상기 종료신호부(25)는 SCLK_C[4:0]이 입력되면 SCLK에 동기하여 외부장치와의 액세스가 끝났음을 알리는 신호(TA)를 프로세서(10)로 전송하며, 이를 입력받은 프로세서(10)는 CS를 '1'로 만들어 액세스를 종료한다.After that, when SCLK_C [4: 0] is input, the end signal unit 25 transmits a signal TA indicating that the access to the external device is completed in synchronization with SCLK to the processor 10, and receives the inputted processor ( 10) terminates the access by making the CS '1'.
그리고, 상기 도 6에 대하여 좀더 자세히 설명하면, 프로세서(10)가 쓰기(WRITE)시에는 구간(1)에서 SDO를 통하여 외부장치에 신호를 전송하고, 이때 SDI는 사용하지 않으며, 읽기(READ) 시에는 구간(2)에서 SDO를 통해 외부장치에 신호를 전송하면 외부장치는 SDI를 통하여 SDO에 의해 지정된 번지의 데이터를 상기 프로세서(10)로 전송한다.6, the processor 10 transmits a signal to the external device through the SDO in the interval 1 during the write operation. In this case, the SDI is not used and the read is performed. When the signal is transmitted to the external device through the SDO in the section 2, the external device transmits the data of the address designated by the SDO to the processor 10 through the SDI.
즉, SDO/SDI 프레임 포맷은 1 번째 SCLK의 R/W는 쓰기(WRITE) 시 '0'으로 읽기(READ) 시 '1'로 변환되고, 그 다음 SCLK2 ~ SCLK17은 프로세서의 병렬 주소버스 16비트를 직렬로 변환한 것을 나타내며, SLCK18의 '0'은 직렬비드 스트림의 포맷을 검사하는 비트로 이 비트가 '0'일 때만 이 프레임이 유효하고, 읽기 시 입출력 장치의 내부에 액세스 시간이 다른 장치와의 로직 타이밍을 맞추기 위한 기능도 한다. 그 다음 SCLK19 ~ SCLK26은 프로세서의 병렬 데이터 버스 8비트를 직렬 버스로 변환한 것을 나타내며, 마지막으로 SCLK27은 D7 ~ D0 데이터의 짝수 패리티(evev parity)를 나타내고, 쓰기 시에는 프로세서가 읽기 시에는 입출력장치가 발진한다.In other words, the SDO / SDI frame format converts the R / W of the first SCLK to '0' at write and '1' at read, followed by 16 bits of parallel address bus of the processor. Is a bit that checks the format of the serial bead stream, and this frame is valid only when this bit is '0'. It also functions to match the logic timing of the logic. Next, SCLK19 to SCLK26 represent the conversion of the processor's 8-bit parallel data bus into a serial bus. Finally, SCLK27 represents the even parity of the D7 to D0 data. Oscillates.
이상에서 설명한 바와 같이 본 발명 프로세서와 외부장치간의 직렬 통신장치는 별도의 외부 변환장치 없이 프로세서의 출력을 병렬 버스가 아닌 소정의 통신 포맷을 가진 직렬 버스로 출력하도록 하여 한 신호의 오류가 발생하더라도 오류가 발생한 해당 장치를 제외한 전체 액세스 동작이 가능하도록 하는 효과가 있다.As described above, the serial communication device between the processor and the external device of the present invention outputs the output of the processor to a serial bus having a predetermined communication format instead of a parallel bus without an external converter. Has the effect of enabling a full access operation except for the corresponding device.
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| Publication number | Publication date |
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