KR101232293B1 - Audio level meter using fpga - Google Patents

Audio level meter using fpga Download PDF

Info

Publication number
KR101232293B1
KR101232293B1 KR1020120023821A KR20120023821A KR101232293B1 KR 101232293 B1 KR101232293 B1 KR 101232293B1 KR 1020120023821 A KR1020120023821 A KR 1020120023821A KR 20120023821 A KR20120023821 A KR 20120023821A KR 101232293 B1 KR101232293 B1 KR 101232293B1
Authority
KR
South Korea
Prior art keywords
audio signal
digital audio
level
output
input
Prior art date
Application number
KR1020120023821A
Other languages
Korean (ko)
Inventor
정희덕
Original Assignee
주식회사래피드정보통신
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사래피드정보통신 filed Critical 주식회사래피드정보통신
Priority to KR1020120023821A priority Critical patent/KR101232293B1/en
Application granted granted Critical
Publication of KR101232293B1 publication Critical patent/KR101232293B1/en

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/14—Digital output to display device ; Cooperation and interconnection of the display device with other functional units
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
    • G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
    • G11B20/10—Digital recording or reproducing
    • G11B20/10009—Improvement or modification of read or write signals
    • G11B20/10037—A/D conversion, D/A conversion, sampling, slicing and digital quantisation or adjusting parameters thereof
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
    • G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
    • G11B20/10—Digital recording or reproducing
    • G11B20/10009—Improvement or modification of read or write signals
    • G11B20/10222—Improvement or modification of read or write signals clock-related aspects, e.g. phase or frequency adjustment or bit synchronisation
    • G11B20/10231—Improvement or modification of read or write signals clock-related aspects, e.g. phase or frequency adjustment or bit synchronisation wherein an asynchronous, free-running clock is used; Interpolation of sampled signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
    • G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
    • G11B20/10—Digital recording or reproducing
    • G11B20/14—Digital recording or reproducing using self-clocking codes
    • G11B20/1403—Digital recording or reproducing using self-clocking codes characterised by the use of two levels
    • G11B20/1423—Code representation depending on subsequent bits, e.g. delay modulation, double density code, Miller code
    • G11B20/1426—Code representation depending on subsequent bits, e.g. delay modulation, double density code, Miller code conversion to or from block codes or representations thereof
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
    • H03K23/40—Gating or clocking signals applied to all stages, i.e. synchronous counters

Landscapes

  • Engineering & Computer Science (AREA)
  • Signal Processing (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • Mathematical Physics (AREA)
  • Human Computer Interaction (AREA)
  • General Physics & Mathematics (AREA)
  • Measurement Of Current Or Voltage (AREA)

Abstract

PURPOSE: An audio level meter using a field programmable gate array(FPGA) is provided to display various audio levels. CONSTITUTION: A level display unit(400) displays a level of an audio signal. An ADC(Analog-to-Digital Converter)(200) converts an analog audio signal of an outside into a digital audio signal. A FPGA(300) converts a parallel line and detects a peak level in the digital audio signal. The FPGA changes and stores a state of the level display unit corresponding to the detected peak level. The FPGA interfaces a display driving unit with the level display unit. [Reference numerals] (200) Analog-to-digital converter; (300) Field programmable gate array; (400) Level display unit; (AA) Audio signal

Description

ＦＰＧＡ를 이용한 오디오 레벨 미터{audio level meter using FPGA}Audio level meter using FPGA

본 발명은 오디오 레벨 미터에 관한 것으로서, 보다 상세하게는 제품의 단가를 절감하고 제품의 소형화가 가능하며, 다양한 오디오 레벨을 표시할 수 있을 뿐만 아니라, 온도와 전압 등에 따른 오차 발생률이 적은 오디오 레벨 미터에 관한 것이다.The present invention relates to an audio level meter, and more particularly, to reduce the unit cost of a product, to reduce the size of the product, to display various audio levels, and to reduce an error rate due to temperature and voltage. It is about.

일반적으로 가정이나 상업 공간 또는 차량에 장착되어 사용되는 오디오 시스템(이하, 오디오 기기라 칭함)은 오디오 신호를 카세트 테이프(cassette tape), 레코드(record), 디스크(disc) 등의 기록 매체에 기록하거나 재생하는 장치로 사용된다. In general, an audio system (hereinafter referred to as an audio device) used in a home or commercial space or a vehicle is used to record an audio signal on a recording medium such as a cassette tape, a record, a disc, or the like. Used as a device to play.

이와 같은 오디오 기기는 일반적으로 2채널의 오디오 재생 신호가 스피커(R, L)를 통해 각각 동시에 출력되게 되는데, 스피커(R, L)로 출력되는 오디오 신호에 대한 오디오 레벨을 사용자가 쉽게 확인할 수 있도록 오디오 신호의 출력 레벨을 LED(Light Emitting Diode)와 같은 발광 소자를 이용하여 표시하는 레벨 미터(level meter)가 오디오 기기의 전면 패널에 장착된다. In such an audio device, two channels of audio reproduction signals are generally output through the speakers R and L at the same time, so that the user can easily check the audio level of the audio signals output to the speakers R and L. A level meter which displays the output level of the audio signal using a light emitting element such as a light emitting diode (LED) is mounted on the front panel of the audio device.

도 1은 종래 오디오 레벨 미터의 간랸한 회로도이다.1 is a simplified circuit diagram of a conventional audio level meter.

도 1에 도시된 바와 같이, 종래 오디오 레벨 미터는 전원(Vcc)을 공급하는 전원공급부(10)와, 복수의 LED 및 저항(LED1, LED2, LED3, LED4, LED5, R6, R7, R8, R9, R10)으로 구성된 레벨 표시부(20)와, 복수의 저항 및 연산 증폭기(op-amp)(R1, R2, R3, R4, R5, OPAMP1, OPAMP2, OPAMP3, OPAMP4, OPAMP5)로 구성되어 레벨 표시부(20)를 구동하는 구동부(30)를 포함한다. 여기서, 각각의 연산 증폭기(OPAMP1, OPAMP2, OPAMP3, OPAMP4, OPAMP5)는 비교기로 동작한다.As shown in FIG. 1, the conventional audio level meter includes a power supply unit 10 for supplying a power supply Vcc, and a plurality of LEDs and resistors LED1, LED2, LED3, LED4, LED5, R6, R7, R8, and R9. And a level display unit 20 composed of R10, and a plurality of resistors and operational amplifiers (op-amps) R1, R2, R3, R4, R5, OPAMP1, OPAMP2, OPAMP3, OPAMP4, and OPAMP5. 20 includes a driver 30 for driving. Here, each of the operational amplifiers OPAMP1, OPAMP2, OPAMP3, OPAMP4, OPAMP5 operates as a comparator.

전원공급부(10)에서 공급되는 전원(Vcc)이 저항(R1, R2, R3, R4, R5) 크기에 따라 분압되어 각각의 연산 증폭기(OPAMP1, OPAMP2, OPAMP3, OPAMP4, OPAMP5)의 비반전(+) 입력 단자로 입력된다. 그리고, 아날로그 오디오 신호가 각각의 연산 증폭기(OPAMP1, OPAMP2, OPAMP3, OPAMP4, OPAMP5)의 반전(-) 입력 단자로 입력된다. The power supply Vcc supplied from the power supply unit 10 is divided according to the size of the resistors R1, R2, R3, R4, and R5 so that the non-inverting of each of the operational amplifiers OPAMP1, OPAMP2, OPAMP3, OPAMP4, and OPAMP5 (+) ) Input to input terminal. The analog audio signal is input to the inverting (-) input terminals of the respective operational amplifiers OPAMP1, OPAMP2, OPAMP3, OPAMP4, and OPAMP5.

비교기로 동작하는 연산 증폭기(OPAMP1, OPAMP2, OPAMP3, OPAMP4, OPAMP5)는 비반전(+) 입력 단자 및 반전(-) 입력 단자로 입력되는 신호의 전압 크기를 비교하여 하이(high) 신호를 출력하거나 로우(low) 신호를 출력한다. Operational amplifiers (OPAMP1, OPAMP2, OPAMP3, OPAMP4, OPAMP5) that operate as comparators output a high signal by comparing the magnitude of the signal input to the non-inverting (+) input terminal and the inverting (-) input terminal. Outputs a low signal.

연산 증폭기(OPAMP1, OPAMP2, OPAMP3, OPAMP4, OPAMP5)의 출력으로 로우 신호가 출력될 때 해당 LED(LED1, LED2, LED3, LED4, LED5)가 점등되고, 하이 신호가 출력될 때 해당 LED(LED1, LED2, LED3, LED4, LED5)가 소등된다. When the low signal is output to the output of the operational amplifiers (OPAMP1, OPAMP2, OPAMP3, OPAMP4, OPAMP5), the corresponding LEDs (LED1, LED2, LED3, LED4, LED5) light up, and when the high signal is output, the corresponding LEDs (LED1, LED2, LED3, LED4, LED5) are turned off.

그런데, 이와 같이 오디오 레벨 미터를 연산 증폭기 등으로 구현할 경우 회로에 연결할 수 있는 LED의 개수에 한계가 있으며, 만약 LED를 추가할 경우 연산 증폭기의 개수 또한 늘어남으로써 회로가 복잡해지고 커질 뿐 아니라 제품 단가가 높아지는 단점이 있다.However, when the audio level meter is implemented as an operational amplifier, there is a limit on the number of LEDs that can be connected to the circuit. If the LED is added, the number of operational amplifiers also increases, which increases the complexity and the cost of the circuit. There is a disadvantage that increases.

그리고, 각각의 LED별로 원하는 레벨을 표시하기가 어려울 뿐만 아니라, 아날로그로 구현하여 온도와 전압에 따른 오차 발생률이 커져 LED의 밝기가 일정하지 않게 되는 문제점이 있다. In addition, it is not only difficult to display a desired level for each LED, but also has a problem in that the brightness of the LED is not constant because the error occurrence rate according to temperature and voltage is increased by implementing an analog.

본 발명은 상기한 문제점을 개선하기 위해 안출된 것으로, 제품의 단가를 절감하고 제품의 소형화가 가능하며, 다양한 오디오 레벨을 표시할 수 있을 뿐만 아니라, 온도와 전압 등에 따른 오차 발생률이 적은 오디오 레벨 미터를 제공하는 데 그 목적이 있다.The present invention has been made to solve the above problems, it is possible to reduce the unit cost of the product, miniaturization of the product, not only can display a variety of audio levels, audio level meter with a low error rate due to temperature and voltage, etc. The purpose is to provide.

그러나 본 발명의 목적들은 상기에 언급된 목적으로 제한되지 않으며, 언급되지 않은 또 다른 목적들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.However, the objects of the present invention are not limited to the above-mentioned objects, and other objects not mentioned can be clearly understood by those skilled in the art from the following description.

상기 목적을 달성하기 위하여, 본 발명의 실시예에 따른 오디오 레벨 미터는 오디오 신호의 레벨을 표시하는 레벨 표시부; 외부로부터 입력되는 아날로그 오디오 신호를 디지털 오디오 신호로 변환하는 아날로그-디지털 변환기; 및 상기 아날로그-디지털 변환기에서 출력되는 디지털 오디오 신호를 직렬 라인으로 입력받는 입력 인터페이스부, 상기 입력 인터페이스부로부터 직렬 라인으로 입력받은 디지털 오디오 신호를 병렬 라인으로 변환하여 출력하는 직렬-병렬 변환부, 상기 직렬-병렬 변환부로부터 병렬 라인으로 입력되는 디지털 오디오 신호의 피크 레벨을 주기적으로 검출하는 피크 레벨 검출부, 상기 디지털 오디오 신호의 피크 레벨에 대응하는 상기 레벨 표시부의 상태를 저장하는 내장 메모리부, 상기 내장 메모리부에 저장된 상기 디지털 오디오 신호의 피크 레벨에 대응하는 상기 레벨 표시부의 상태를 참조하여 상기 피크 레벨 검출부에 의해 검출된 디지털 오디오 신호의 피크 레벨에 따라 상기 레벨 표시부의 상태를 변화시키는 표시 구동부, 및 상기 표시 구동부와 상기 레벨 표시부를 인터페이싱하는 출력 인터페이스부를 갖는 필드 프로그래머블 게이트 어레이를 포함하고, 상기 직렬-병렬 변환부는 클럭(lr_clk)을 입력으로 하는 제1 버퍼, 상기 제1 버퍼의 출력을 입력받는 제1 D-플립 플롭, 상기 제1 D-플립 플롭의 출력을 입력받는 제2 D-플립 플롭, 및 상기 제2 D-플립 플롭의 출력을 인에이블 신호(latch_c)로 입력받는 시프트 레지스터를 포함하며, 상기 직렬 라인으로 입력받은 디지털 오디오 신호는 상기 시프트 레지스터로 입력되어 상기 인에이블 신호(latch_c)에 따라 병렬 라인으로 변환되어 출력되고, 상기 피크 레벨 검출부는 상기 시프트 레지스터로부터 출력되는 병렬 라인의 디지털 오디오 신호 중 최상위 비트값을 입력 신호로 갖는 인버터, 이전에 입력된 디지털 오디오 신호와 상기 시프트 레지스터로부터 현재 입력되는 디지털 오디오 신호를 비교하여 큰 레벨의 신호를 출력하는 비교기, 상기 인버터의 출력 신호와 상기 비교기의 출력 신호를 논리곱 수행하는 앤드 게이트, 및 상기 앤드 게이트의 출력을 인에이블 신호로 입력받으며, 상기 시프트 레지스터로부터 현재 입력되는 디지털 오디오 신호를 클럭 펄스의 시간 간격만큼 지연시켜 상기 이전에 입력된 디지털 오디오 신호를 출력하는 제3 D-플립 플롭을 포함한다. In order to achieve the above object, the audio level meter according to an embodiment of the present invention includes a level display for displaying the level of the audio signal; An analog-digital converter for converting an analog audio signal input from the outside into a digital audio signal; And an input interface unit for receiving a digital audio signal output from the analog-digital converter on a serial line, and a serial-parallel converter for converting and outputting a digital audio signal received on the serial line from the input interface unit into a parallel line. A peak level detector for periodically detecting a peak level of a digital audio signal input from a serial-to-parallel converter to a parallel line; an internal memory unit for storing a state of the level display unit corresponding to the peak level of the digital audio signal; A display driver for changing the state of the level display according to the peak level of the digital audio signal detected by the peak level detector by referring to the state of the level display corresponding to the peak level of the digital audio signal stored in the memory; The display drive And a field programmable gate array having an output interface for interfacing the level display, wherein the serial-to-parallel converter includes a first buffer for inputting a clock lr_clk and a first D- for receiving an output of the first buffer. A flip-flop, a second D-flop flop that receives an output of the first D-flop flop, and a shift register that receives an output of the second D-flop flop as an enable signal latch_c, The digital audio signal received as a line is input to the shift register, converted into a parallel line according to the enable signal latch_c, and output, and the peak level detector is the highest of the digital audio signals of the parallel line output from the shift register. Inverter having bit value as input signal, from previously input digital audio signal and said shift register A comparator for comparing a currently input digital audio signal and outputting a large level signal, an AND gate for performing an AND operation on the output signal of the inverter and the output signal of the comparator, and an output of the AND gate as an enable signal. And a third D-flip flop that delays the digital audio signal currently input from the shift register by a time interval of a clock pulse to output the previously input digital audio signal.

삭제delete

상기 시프트 레지스터와 상기 제1 D-플립 플롭은 동일한 클럭(sclk)에 동기화되고, 상기 제2 D-플립 플롭은 상기 클럭(sclk)과 상이한 클럭(nsclk)에 동기화되며, 상기 제3 D-플립 플롭은 상기 시프트 레지스터의 인에이블 신호(latch_c)와 상이한 클럭(nlatch_c)에 동기화되는 것이 바람직하다.The shift register and the first D-flip flop are synchronized to the same clock sclk, the second D-flip flop is synchronized to a different clock nsclk from the clock sclk, and the third D-flip The flop is preferably synchronized to a clock nlatch_c that is different from the enable signal latch_c of the shift register.

상기 직렬-병렬 변환부는 상기 제1 D-플립 플롭의 출력을 입력받는 제2 버퍼를 더 포함하고, 상기 피크 레벨 검출부는 상기 제2 버퍼에서 출력되는 클럭(l_cke)에 동기화되어 상기 제3 D-플립 플롭의 aclr 신호를 생성하기 위해 순차적으로 직렬 연결된 카운터, 제4 및 제5 D-플립 플롭을 더 포함할 수 있다.The serial-parallel converter further includes a second buffer configured to receive an output of the first D-flop flop, and the peak level detector is synchronized to a clock l_cke output from the second buffer to synchronize the third D-. A counter and a fourth and fifth D-flip flop may be further included to sequentially generate an aclr signal of the flip flop.

또한, 상기 레벨 표시부는 복수의 LED를 포함하는 것이 바람직하다.In addition, the level display unit preferably includes a plurality of LEDs.

삭제delete

상기한 바와 같이 본 발명에 의한 오디오 레벨 미터에 따르면, 제품의 단가를 절감하고 제품의 소형화가 가능하며, 다양한 오디오 레벨을 표시할 수 있을 뿐만 아니라, 온도와 전압 등에 따른 오차 발생률이 적은 효과가 있다.As described above, according to the audio level meter according to the present invention, it is possible to reduce the unit cost of the product and to miniaturize the product, to display various audio levels, and to reduce the error occurrence rate according to temperature and voltage. .

도 1은 종래 오디오 레벨 미터의 간략한 회로도이다.
도 2는 본 발명의 실시예에 따른 오디오 레벨 미터의 블록 구성도이다.
도 3은 본 발명의 실시예에 따른 필드 프로그래머블 게이트 어레이의 세부 구성도이다.
도 4는 본 발명의 일 실시예에 따른 직렬-병렬 변환부의 간략한 회로도이다.
도 5는 본 발명의 다른 실시예에 따른 직렬-병렬 변환부의 간략한 회로도이다.
도 6은 본 발명의 실시예에 따른 피크 레벨 검출부로부터 검출되는 피크 레벨을 도시한 도면이다.
도 7은 본 발명의 일 실시예에 따른 피크 레벨 검출부의 간략한 회로도이다.
도 8은 본 발명의 다른 실시예에 따른 피크 레벨 검출부의 간략한 회로도이다.
도 9는 본 발명의 실시예에 따른 표시 구동부의 간략한 회로도이다.
도 10은 본 발명의 실시예에 따른 오디오 레벨 미터의 레벨 표시 방법을 나타낸 흐름도이다.1 is a simplified circuit diagram of a conventional audio level meter.
2 is a block diagram of an audio level meter according to an embodiment of the present invention.
3 is a detailed block diagram of a field programmable gate array according to an exemplary embodiment of the present invention.
4 is a simplified circuit diagram of a series-parallel converter according to an embodiment of the present invention.
5 is a simplified circuit diagram of a series-parallel converter according to another embodiment of the present invention.
6 is a diagram illustrating peak levels detected from a peak level detector according to an exemplary embodiment of the present invention.
7 is a simplified circuit diagram of a peak level detector according to an embodiment of the present invention.
8 is a simplified circuit diagram of a peak level detector according to another embodiment of the present invention.
9 is a schematic circuit diagram of a display driver according to an exemplary embodiment of the present invention.
10 is a flowchart illustrating a level display method of an audio level meter according to an exemplary embodiment of the present invention.

기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있으며, 본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다.Specific details of other embodiments are included in the detailed description and drawings, and the advantages and features of the present invention and methods for achieving them will be apparent with reference to the embodiments described below in detail with the accompanying drawings.

그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.The present invention may, however, be embodied in many different forms and should not be construed as limited to the embodiments set forth herein. Rather, these embodiments are provided so that this disclosure will be thorough and complete, and will fully convey the scope of the invention to those skilled in the art. To fully disclose the scope of the invention to those skilled in the art, and the invention is only defined by the scope of the claims. Like reference numerals refer to like elements throughout.

이하, 첨부된 블록도 또는 처리 흐름도에 대한 도면들을 참고하여 본 발명의 실시예에 따른 오디오 레벨 미터에 대해 설명하도록 한다. Hereinafter, an audio level meter according to an exemplary embodiment of the present invention will be described with reference to the accompanying block diagram or drawings of the processing flowchart.

이 때, 처리 흐름도 도면들의 각 블록과 흐름도 도면들의 조합들은 컴퓨터 프로그램 인스트럭션들에 의해 수행될 수 있음을 이해할 수 있을 것이다. At this point, it will be understood that each block of the flowchart illustrations and combinations of flowchart illustrations may be performed by computer program instructions.

이들 컴퓨터 프로그램 인스트럭션들은 범용 컴퓨터, 특수용 컴퓨터 또는 기타 프로그램 가능한 데이터 프로세싱 장비의 프로세서에 탑재될 수 있으므로, 컴퓨터 또는 기타 프로그램 가능한 데이터 프로세싱 장비의 프로세서를 통해 수행되는 그 인스트럭션들이 흐름도 블록(들)에서 설명된 기능들을 수행하는 수단을 생성하게 된다. Since these computer program instructions may be mounted on a processor of a general purpose computer, special purpose computer, or other programmable data processing equipment, those instructions executed through the processor of the computer or other programmable data processing equipment may be described in flow chart block (s). It creates a means to perform the functions.

이들 컴퓨터 프로그램 인스트럭션들은 특정 방식으로 기능을 구현하기 위해 컴퓨터 또는 기타 프로그램 가능한 데이터 프로세싱 장비를 지향할 수 있는 컴퓨터 이용 가능 또는 컴퓨터 판독 가능 메모리에 저장되는 것도 가능하므로, 그 컴퓨터 이용가능 또는 컴퓨터 판독 가능 메모리에 저장된 인스트럭션들은 흐름도 블록(들)에서 설명된 기능을 수행하는 인스트럭션 수단을 내포하는 제조 품목을 생산하는 것도 가능하다. 컴퓨터 프로그램 인스트럭션들은 컴퓨터 또는 기타 프로그램 가능한 데이터 프로세싱 장비 상에 탑재되는 것도 가능하므로, 컴퓨터 또는 기타 프로그램 가능한 데이터 프로세싱 장비 상에서 일련의 동작 단계들이 수행되어 컴퓨터로 실행되는 프로세스를 생성해서 컴퓨터 또는 기타 프로그램 가능한 데이터 프로세싱 장비를 수행하는 인스트럭션들은 흐름도 블록(들)에서 설명된 기능들을 실행하기 위한 단계들을 제공하는 것도 가능하다. These computer program instructions may be stored in a computer usable or computer readable memory that can be directed to a computer or other programmable data processing equipment to implement functionality in a particular manner, and thus the computer usable or computer readable memory. It is also possible for the instructions stored in to produce an article of manufacture containing instruction means for performing the functions described in the flowchart block (s). The computer program instructions It is also possible to mount on a computer or other programmable data processing equipment, so that a series of operating steps may be performed on a computer or other programmable data processing equipment to create a computer-executed process to perform a computer or other programmable data processing equipment May also provide steps for performing the functions described in the flowchart block (s).

또한, 각 블록은 특정된 논리적 기능(들)을 실행하기 위한 하나 이상의 실행 가능한 인스트럭션들을 포함하는 모듈, 세그먼트 또는 코드의 일부를 나타낼 수 있다. 또, 몇 가지 대체 실행예들에서는 블록들에서 언급된 기능들이 순서를 벗어나서 발생하는 것도 가능함을 주목해야 한다. 예컨대, 잇달아 도시되어 있는 두 개의 블록들은 사실 실질적으로 동시에 수행되는 것도 가능하고 또는 그 블록들이 때때로 해당하는 기능에 따라 역순으로 수행되는 것도 가능하다. In addition, each block may represent a portion of a module, segment, or code that includes one or more executable instructions for executing a specified logical function (s). It should also be noted that in some alternative implementations, the functions mentioned in the blocks may occur out of order. For example, the two blocks shown in succession may in fact be executed substantially concurrently, or the blocks may sometimes be executed in the reverse order, depending on the corresponding function.

도 2는 본 발명의 실시예에 따른 오디오 레벨 미터의 블록 구성도이다. 2 is a block diagram of an audio level meter according to an embodiment of the present invention.

도 2에 도시된 바와 같이, 본 발명의 실시예에 따른 오디오 레벨 미터(100)는 아날로그-디지털 변환기(analog-digitail converter, ADC)(200), 필드 프로그래머블 게이트 어레이(field programmable gate array, FPGA)(300), 및 레벨 표시부(400)를 포함한다. 이러한 오디오 레벨 미터(100)는 가정이나 상업 공간 또는 차량에 장착되어 사용되는 오디오 기기의 패널에 장착되어 재생 또는 기록되는 오디오 신호의 레벨을 사용자가 쉽게 확인할 수 있도록 한다. As shown in FIG. 2, the audio level meter 100 according to an embodiment of the present invention includes an analog-digital converter (ADC) 200, a field programmable gate array (FPGA). 300, and a level display unit 400. The audio level meter 100 allows the user to easily check the level of the audio signal to be played or recorded mounted on the panel of the audio device used in the home, commercial space or vehicle.

아날로그-디지털 변환기(200)는 외부로부터 입력되는 아날로그 오디오 신호를 디지털 오디오 신호로 변환한다. The analog-digital converter 200 converts an analog audio signal input from the outside into a digital audio signal.

필드 프로그래머블 게이트 어레이(300)는 비메모리 반도체의 일종으로, 회로 변경이 불가능한 일반 반도체와 달리 여러 번 회로를 다시 새겨 넣을 수 있는 반도체이다. 필드 프로그래머블 게이트 어레이(300)는 오류 발생시 수정이 가능하고 개발 시간이 짧으며 초기 개발 비용이 적게 든다. The field programmable gate array 300 is a kind of non-memory semiconductor, and is a semiconductor that can re-inscribe a circuit many times unlike a general semiconductor which cannot change a circuit. The field programmable gate array 300 can be corrected when an error occurs, short development time, and low initial development cost.

필드 프로그래머블 게이트 어레이(300)는 아날로그-디지털 변환기(200)로부터 출력되는 디지털 오디오 신호를 입력받으며, 입력받은 디지털 오디오 신호의 피크 레벨을 주기적으로 감지한다. 그리고, 감지된 디지털 오디오 신호의 피크 레벨에 따라 레벨 표시부(400)의 상태를 변화시킨다. 필드 프로그래머블 게이트 어레이(300)에 대한 구체적인 설명은 도 3을 참조하여 후술하기로 한다. The field programmable gate array 300 receives a digital audio signal output from the analog-to-digital converter 200 and periodically detects a peak level of the received digital audio signal. The state of the level display unit 400 is changed according to the detected peak level of the digital audio signal. A detailed description of the field programmable gate array 300 will be described later with reference to FIG. 3.

레벨 표시부(400)는 오디오 신호의 레벨을 시각적으로 표시하는 부분으로서, 복수의 LED(Light Emitting Diode)가 채용되는 것이 바람직하다. 레벨 표시부(400)는 각 레벨별로 해당 LED가 점멸되거나, 다른 컬러로 점등되도록 구성될 수 있다. 물론, 레벨 표시부(400)가 LED에 한정되는 것은 아니며, VFD(Vacuum Fluorescent Display), LCD(Liquid Crystal Display) 등 다양한 표시 수단이 채용될 수 있다. 이하의 실시예에서는 레벨 표시부(400)가 복수의 LED인 것으로 설명하기로 한다. The level display unit 400 is a part for visually displaying the level of the audio signal, and a plurality of light emitting diodes (LEDs) are preferably employed. The level display unit 400 may be configured such that a corresponding LED blinks or lights up in a different color for each level. Of course, the level display unit 400 is not limited to the LED, and various display means such as a vacuum fluorescence display (VFD) and a liquid crystal display (LCD) may be employed. In the following embodiment, the level display unit 400 will be described as a plurality of LEDs.

도 3은 본 발명의 실시예에 따른 필드 프로그래머블 게이트 어레이(300)의 세부 구성도이며, 도 4는 본 발명의 일 실시예에 따른 직렬-병렬 변환부(320)의 간략한 회로도이고, 도 5는 본 발명의 다른 실시예에 따른 직렬-병렬 변환부(320)의 간략한 회로도이다. 한편, 도 6은 본 발명의 실시예에 따른 피크 레벨 검출부(330)로부터 검출되는 피크 레벨을 도시한 도면이다. 도 7은 본 발명의 일 실시예에 따른 피크 레벨 검출부(330)의 간략한 회로도이고, 도 8은 본 발명의 다른 실시예에 따른 피크 레벨 검출부(330)의 간략한 회로도이며, 도 9는 본 발명의 실시예에 따른 표시 구동부(350)의 간략한 회로도이다.3 is a detailed block diagram of the field programmable gate array 300 according to an exemplary embodiment of the present invention, and FIG. 4 is a simplified circuit diagram of the series-parallel conversion unit 320 according to an exemplary embodiment of the present invention. A simplified circuit diagram of a series-parallel converter 320 according to another embodiment of the present invention. 6 is a diagram illustrating peak levels detected by the peak level detector 330 according to an exemplary embodiment of the present invention. 7 is a simplified circuit diagram of the peak level detector 330 according to an embodiment of the present invention, FIG. 8 is a simplified circuit diagram of the peak level detector 330 according to another embodiment of the present invention, and FIG. A simplified circuit diagram of the display driver 350 according to the embodiment is shown.

도 3에 도시된 바와 같이, 필드 프로그래머블 게이트 어레이(300)는 입력 인터페이스부(310), 직렬-병렬 변환부(320), 피크 레벨 검출부(330), 내장 메모리부(340), 표시 구동부(350), 및 출력 인터페이스부(360)를 포함한다. As shown in FIG. 3, the field programmable gate array 300 includes an input interface 310, a serial-parallel converter 320, a peak level detector 330, an internal memory 340, and a display driver 350. ), And an output interface unit 360.

입력 인터페이스부(310)는 아날로그-디지털 변환기(200)와 인터페이싱하기 위한 부분으로서, 아날로그-디지털 변환기(200)에서 출력되는 디지털 오디오 신호를 직렬 라인(serial line)으로 입력받는다. The input interface 310 is a part for interfacing with the analog-to-digital converter 200 and receives a digital audio signal output from the analog-to-digital converter 200 as a serial line.

직렬-병렬 변환부(320)는 입력 인터페이스부(310)로부터 직렬 라인으로 입력받은 디지털 오디오 신호를 병렬 라인으로 변환하여 출력한다. The serial-parallel converter 320 converts the digital audio signal received through the serial line from the input interface unit 310 into a parallel line and outputs the parallel line.

이러한 직렬-병렬 변환부(320)는 도 4에 도시된 바와 같이 제1 및 제2 버퍼(510, 520), 제1 및 제2 D-플립 플롭(530, 540), 및 시프트 레지스터(shift register)(550)를 포함할 수 있다. The serial-to-parallel converter 320 includes first and second buffers 510 and 520, first and second D-flip flops 530 and 540, and a shift register as shown in FIG. 4. 550 may be included.

제1 및 제2 버퍼(510, 520)와 제1 및 제2 D-플립 플롭(530, 540)은 피크 레벨 검출부(330)에 이용되는 클럭(l_cke)과 시프트 레지스터(550)의 인에이블 신호(latch_c)를 발생하기 위한 부분이다. The first and second buffers 510 and 520 and the first and second D-flip flops 530 and 540 may include an enable signal of a clock l_cke and a shift register 550 used in the peak level detector 330. Generates (latch_c).

시프트 레지스터(550)에 입력되는 클럭(sclk)은 제1 D-플립 플롭(530)에 입력되는 클럭(sclk)과 동일하다. 시프트 레지스탸(550)와 제1 D-플립 플롭(530)은 상기 클럭(sclk)에 동기화된다. 한편, 제2 D-플립 플롭(540)은 상기 클럭(sclk)과 상이한 클럭(nsclk)에 동기화된다. The clock sclk input to the shift register 550 is the same as the clock sclk input to the first D-flip flop 530. The shift register 550 and the first D-flip flop 530 are synchronized to the clock sclk. On the other hand, the second D-flip flop 540 is synchronized to a clock nsclk different from the clock sclk.

제1 버퍼(510)에 입력되는 클럭(lr_clk)은 제1 버퍼(510), 제1 및 제2 D-플립 플롭(530, 540)을 거쳐 시프트 레지스터(550)의 인에이블 신호(latch_c)로 입력되는 한편, 제1 버퍼(510), 제1 D-플립 플롭(530) 및 제2 버퍼(520)를 거쳐 후술할 피크 레벨 검출부(330)의 클럭(l_cke)으로 입력된다. The clock lr_clk input to the first buffer 510 is passed to the enable signal latch_c of the shift register 550 through the first buffer 510, the first and second D-flip flops 530 and 540. The input signal is input to the clock l_cke of the peak level detector 330 which will be described later through the first buffer 510, the first D-flip flop 530, and the second buffer 520.

그리고, 입력 인터페이스부(310)로부터 직렬 라인으로 입력받은 디지털 오디오 신호는 시프트 레지스터(550)의 데이터 입력 단자(insd)로 입력되어 인에이블 신호(latch_c)와 클럭(sclk)에 따라 병렬 라인으로 변환되고 데이터 출력 단자(led_out)를 통해 출력된다. 본 실시예에서는 24 비트 병렬 데이터를 예시하였으나, 이에 한정되는 것은 아니다.The digital audio signal input from the input interface unit 310 as a serial line is input to the data input terminal insd of the shift register 550 and converted into a parallel line according to the enable signal latch_c and the clock sclk. And is output through the data output terminal led_out. In the present embodiment, 24-bit parallel data is illustrated, but is not limited thereto.

직렬-병렬 변환부(320)는 다른 실시예로서 도 5에 도시된 바와 같이 시프트 레지스터(560)만으로 구성될 수도 있다. 도 5에 도시된 시프트 레지스터(560)의 인에이블 신호로는 전원(Vcc)이 입력된다. 입력 인터페이스부(310)로부터 직렬 라인으로 입력받은 디지털 오디오 신호는 시프트 레지스터(560)의 데이터 입력 단자(insd)로 입력되어 인에이블 신호(Vcc)와 클럭(CLK)에 따라 병렬 라인으로 변환되고 데이터 출력 단자(led_out)를 통해 출력된다.The serial-parallel converter 320 may be configured of only the shift register 560 as shown in FIG. 5 as another embodiment. The power supply Vcc is input to the enable signal of the shift register 560 shown in FIG. The digital audio signal received through the serial line from the input interface unit 310 is input to the data input terminal insd of the shift register 560 and converted into a parallel line in accordance with the enable signal Vcc and the clock CLK. It is output through the output terminal led_out.

피크 레벨 검출부(330)는 직렬-병렬 변환부(320)로부터 병렬 라인으로 입력되는 디지털 오디오 신호의 피크 레벨을 도 6에 도시된 바와 같이 주기적으로 검출한다. 이를 위해, 피크 레벨 검출부(330)는 저장되어 있던 피크 레벨을 주기적으로 클리어(clear)하고, 새로운 피크 레벨을 저장한다. The peak level detector 330 periodically detects the peak level of the digital audio signal input from the serial-parallel converter 320 to the parallel line, as shown in FIG. 6. To this end, the peak level detector 330 periodically clears the stored peak level and stores the new peak level.

이러한 피크 레벨 검출부(330)는 도 7에 도시된 바와 같이 인버터(610), 비교기(620), 앤드 게이트(630), 제1 내지 제3 D-플립 플롭(640, 650, 660), 및 카운터(670)를 포함할 수 있다. The peak level detector 330 may include an inverter 610, a comparator 620, an end gate 630, first to third D-flop flops 640, 650, and 660 as shown in FIG. 7. 670 may include.

인버터(610)의 출력 신호(nslq23)와 비교기(620)의 출력 신호는 앤드 게이트(630)에 의해 논리곱이 수행되어 제1 D-플립 플롭(640)의 인에이블 단자로 출력된다. 본 실시예에서 인버터(610)의 입력 신호는 시프트 레지스터(550, 560)로부터 출력되는 병렬 라인의 디지털 오디오 신호 중 최상위 비트값을 일예로 들었다. The output signal nslq23 of the inverter 610 and the output signal of the comparator 620 are logically multiplied by the AND gate 630 to be output to the enable terminal of the first D-flop flop 640. In this embodiment, the input signal of the inverter 610 is an example of the most significant bit value of the digital audio signal of the parallel line output from the shift registers 550 and 560.

제1 D-플립 플롭(640)은 시프트 레지스터(550)의 인에이블 신호(latch_c)와 상이한 클럭(nlatch_c)에 동기화되며, 제 1 D-플립 플롭(640)의 데이터 입력 단자로는 직렬-병렬 변환부(320)로부터 병렬 라인으로 출력되는 디지털 오디오 신호(slq[23...0])가 입력된다. 제1 D-플립 플롭(640)은 병렬 라인으로 입력되는 디지털 오디오 신호(slq[23...0])를 클럭 펄스의 시간 간격만큼 지연시켜 출력시킨다. 따라서, 제1 D-플립 플롭(640)의 출력은 이전에 입력된 디지털 오디오 신호(plq[23...0])가 된다. The first D-flip flop 640 is synchronized to a clock nlatch_c that is different from the enable signal latch_c of the shift register 550, and is serial-parallel to the data input terminal of the first D-flip flop 640. The digital audio signal slq [23 ... 0] output from the converter 320 in parallel lines is input. The first D-flip flop 640 delays and outputs the digital audio signal slq [23 ... 0] input through the parallel line by a time interval of a clock pulse. Thus, the output of the first D-flip flop 640 becomes the previously input digital audio signal plq [23 ... 0].

이전에 입력된 디지털 오디오 신호(plq[23...0])와 현재 입력되는 디지털 오디오 신호(slq[23...0])는 비교기(620)로 입력된다. 비교기(620)는 이전에 입력된 디지털 오디오 신호(plq[23...0])와 현재 입력되는 디지털 오디오 신호(slq[23...0])를 비교하여 큰 레벨의 신호를 출력한다. The previously input digital audio signal plq [23 ... 0] and the currently input digital audio signal slq [23 ... 0] are input to the comparator 620. The comparator 620 compares the previously input digital audio signal plq [23 ... 0] with the currently input digital audio signal slq [23 ... 0] to output a large level signal.

한편, 제2 및 제3 D-플립 플롭(650, 660)과 카운터(670)는 제1 D-플립 플롭(640)의 aclr 신호를 입력하기 위한 부분으로 사용되며, 제2 및 제3 D-플립 플롭(650, 660)과 카운터(670)의 클럭은 도 4의 직렬-병렬 변환부(320)에서 생성된 클럭(l_cke)이 이용된다. On the other hand, the second and third D-flop flops 650 and 660 and the counter 670 are used as a part for inputting the aclr signal of the first D-flip flop 640, and the second and third D-flops As the clocks of the flip flops 650 and 660 and the counter 670, the clock l_cke generated by the serial-parallel converter 320 of FIG. 4 is used.

다른 실시예로서, 피크 레벨 검출부(330)는 도 8에 도시된 바와 같이, D-플립 플롭(680)과 비교기(690)를 포함할 수도 있다. As another example, the peak level detector 330 may include a D-flip flop 680 and a comparator 690, as shown in FIG. 8.

D-플립 플롭(680)의 인에이블 단자로 비교기(690)의 출력 신호가 입력되고, D-플립 플롭(680)의 데이터 입력 단자로는 직렬-병렬 변환부(320)로부터 병렬 라인으로 출력되는 디지털 오디오 신호(slq[23...0])가 입력된다. D-플립 플롭(680)은 병렬 라인으로 입력되는 디지털 오디오 신호(slq[23...0])를 클럭 펄스의 시간 간격만큼 지연시켜 출력시킨다. 따라서, D-플립 플롭(680)의 출력은 이전에 입력된 디지털 오디오 신호(plq[23...0])가 된다. 한편, D-플립 플롭(680)의 aclr 신호로는 그라운드(GND) 신호가 입력된다. The output signal of the comparator 690 is input to the enable terminal of the D-flop flop 680, and the output signal of the comparator 690 is output from the serial-to-parallel converter 320 to the parallel line. The digital audio signal slq [23 ... 0] is input. The D-flip flop 680 delays and outputs the digital audio signal slq [23 ... 0] inputted in parallel lines by a time interval of a clock pulse. Thus, the output of the D-flip flop 680 becomes the previously input digital audio signal plq [23 ... 0]. On the other hand, the ground (GND) signal is input to the aclr signal of the D-flip flop 680.

이전에 입력된 디지털 오디오 신호(plq[23...0])와 현재 입력되는 디지털 오디오 신호(slq[23...0])는 비교기(690)로 입력된다. 비교기(690)는 이전에 입력된 디지털 오디오 신호(plq[23...0])와 현재 입력되는 디지털 오디오 신호(slq[23...0])를 비교하여 큰 레벨의 신호를 출력한다. The previously input digital audio signal plq [23 ... 0] and the currently input digital audio signal slq [23 ... 0] are input to the comparator 690. The comparator 690 compares the previously input digital audio signal plq [23 ... 0] with the currently input digital audio signal slq [23 ... 0] to output a large level signal.

내장 메모리부(340)는 디지털 오디오 신호의 피크 레벨에 대응하는 레벨 표시부(400)의 상태(예를 들면, 레벨 표시부(400)가 복수의 LED인 경우 LED의 점멸 상태)를 저장하도록 구성될 수 있다. 이러한 내장 메모리부(340)는 램으로 구성될 수 있으며, 필드 프로그래머블 게이트 어레이(300)의 프로그램 다운로드 시에 디지털 오디오 신호의 피크 레벨에 따른 레벨 표시부(400)의 상태를 나타내는 레벨 표시 테이블을 다운로드받아 저장하도록 구성될 수 있다.The built-in memory unit 340 may be configured to store a state of the level display unit 400 corresponding to the peak level of the digital audio signal (for example, when the level display unit 400 is a plurality of LEDs). have. The internal memory unit 340 may be configured as a RAM, and downloads a level display table indicating a state of the level display unit 400 according to the peak level of the digital audio signal when the program of the field programmable gate array 300 is downloaded. Can be configured to store.

표시 구동부(350)는 내장 메모리부(340)에 저장된 레벨 표시 테이블을 참조하여, 피크 레벨 검출부(330)에 의해 검출된 디지털 오디오 신호의 피크 레벨에 대응하는 레벨 표시부(400)가 점등되도록 제어한다. The display driver 350 controls the level display 400 corresponding to the peak level of the digital audio signal detected by the peak level detector 330 to light up with reference to the level display table stored in the internal memory 340. .

출력 인터페이스부(360)는 레벨 표시부(400)와 인터페이싱하기 위한 부분으로서, 표시 구동부(350)의 구동 신호를 레벨 표시부(400)로 출력한다.The output interface unit 360 is an interface for interfacing with the level display unit 400, and outputs a driving signal of the display driver 350 to the level display unit 400.

도 9를 참조하면, 표시 구동부(350)의 데이터 입력 단자(id[23...0])로 피크 레벨 검출부(330)에 의해 검출된 디지털 오디오 신호의 피크 레벨(plq[23...0])이 입력되면, 기설정된 피크 레벨에 대응하는 레벨 표시부(400)가 점등될 수 있다. 예를 들어, 도 9에 도시된 바와 같이 레벨 표시부(400)로서 복수의 LED(710, 720, 730, 740, 750)가 채용되고, 내장 메모리부(340)에 제1 LED(710)는 +10dbm, 제2 LED(720)는 0dbm, 제3 LED(730)는 -10dbm, 제4 LED(740)는 -20dbm, 제5 LED(750)는 -30dbm에 대응된다고 기저장되어 있다고 가정하자. 이러한 경우, 디지털 오디오 신호의 피크 레벨(plq[23...0])이 +10dbm이면 제1 LED(710), 0dbm이면 제2 LED(720), -10dbm이면 제3 LED(730), -20dbm이면 제4 LED(740), -30dbm이면 제5 LED(750)가 점등될 수 있다. 한편, 표시 구동부(350)의 뮤트(mute) 단자를 통해 뮤트 신호가 입력되면 레벨 표시부(400)는 소등된다.Referring to FIG. 9, the peak level plq [23 ... 0 of the digital audio signal detected by the peak level detector 330 to the data input terminal id [23 ... 0] of the display driver 350. ]) Is input, the level display unit 400 corresponding to the preset peak level may be turned on. For example, as illustrated in FIG. 9, a plurality of LEDs 710, 720, 730, 740, and 750 are employed as the level display unit 400, and the first LED 710 is embedded in the internal memory unit 340. It is assumed that 10dbm, the second LED 720 corresponds to 0dbm, the third LED 730 corresponds to -10dbm, the fourth LED 740 corresponds to -20dbm, and the fifth LED 750 corresponds to -30dbm. In this case, the first LED 710 if the peak level (plq [23 ... 0]) of the digital audio signal is +10 dbm, the second LED 720 if 0 dbm, the third LED 730 if -10 dbm,- At 20 dbm, the fourth LED 740 and at -30 dbm, the fifth LED 750 may be turned on. On the other hand, when the mute signal is input through the mute terminal of the display driver 350, the level display unit 400 is turned off.

이러한 구성을 갖는 오디오 레벨 미터(100)의 레벨 표시 방법을 도 10을 참조하여 설명하면 다음과 같다. A level display method of the audio level meter 100 having such a configuration will be described with reference to FIG. 10 as follows.

먼저, 아날로그-디지털 변환기(200)가 외부로부터 입력되는 아날로그 오디오 신호를 디지털 오디오 신호로 변환한다(S110).First, the analog-to-digital converter 200 converts an analog audio signal input from the outside into a digital audio signal (S110).

필드 프로그래머블 게이트 어레이(300)는 아날로그-디지털 변환기(200)로부터 출력되는 디지털 오디오 신호를 입력받으며, 입력받은 디지털 오디오 신호의 피크 레벨을 주기적으로 감지한다(S120). The field programmable gate array 300 receives a digital audio signal output from the analog-to-digital converter 200 and periodically detects a peak level of the received digital audio signal (S120).

그리고, 필드 프로그래머블 게이트 어레이(300)는 감지된 디지털 오디오 신호의 피크 레벨에 따라 레벨 표시부(400)의 상태를 변화시킨다(S130). 여기서, 필드 프로그래머블 게이트 어레이(300)는 내장 메모리부(340)의 레벨 표시 테이블을 참조한다.The field programmable gate array 300 changes the state of the level display unit 400 according to the detected peak level of the digital audio signal (S130). Here, the field programmable gate array 300 refers to the level display table of the internal memory unit 340.

이와 같이, 본 발명은 필드 프로그래머블 게이트 어레이를 이용하여 오디오 레벨 미터를 구현함으로써, 제품의 단가를 절감하고 제품의 소형화가 가능하며, 다양한 오디오 레벨을 표시할 수 있을 뿐만 아니라, 온도와 전압 등에 따른 오차 발생률이 적은 장점이 있다.As described above, the present invention implements an audio level meter using a field programmable gate array, thereby reducing the cost of the product, miniaturizing the product, displaying various audio levels, and error due to temperature and voltage. It has the advantage of low incidence.

이상과 같이 예시된 도면을 참조로 하여, 본 발명에 따른 필드 프로그래머블 게이트 어레이를 이용한 오디오 레벨 미터에 대하여 설명하였으나, 본 발명은 본 명세서에 개시된 실시예와 도면에 의해 한정되지 않으며, 그 발명의 기술사상 범위 내에서 당업자에 의해 다양한 변형이 이루어질 수 있음은 물론이다.Although the audio level meter using the field programmable gate array according to the present invention has been described with reference to the drawings illustrated as above, the present invention is not limited to the embodiments and drawings disclosed herein, and the description of the present invention. Of course, various modifications may be made by those skilled in the art within the spirit and scope.

100: 오디오 레벨 미터 200: 아날로그-디지털 변환기
300: 필드 프로그래머블 게이트 어레이 310: 입력 인터페이스부
320: 직렬-병렬 변환부 330: 피크 레벨 검출부
340: 내장 메모리부 350: 표시 구동부
360: 출력 인터페이스부 400: 레벨 표시부100: audio level meter 200: analog-to-digital converter
300: field programmable gate array 310: input interface unit
320: serial-parallel converter 330: peak level detector
340: internal memory unit 350: display driver
360: output interface 400: level display

Claims (6)

오디오 신호의 레벨을 표시하는 레벨 표시부;
외부로부터 입력되는 아날로그 오디오 신호를 디지털 오디오 신호로 변환하는 아날로그-디지털 변환기; 및
상기 아날로그-디지털 변환기에서 출력되는 디지털 오디오 신호를 직렬 라인으로 입력받는 입력 인터페이스부, 상기 입력 인터페이스부로부터 직렬 라인으로 입력받은 디지털 오디오 신호를 병렬 라인으로 변환하여 출력하는 직렬-병렬 변환부, 상기 직렬-병렬 변환부로부터 병렬 라인으로 입력되는 디지털 오디오 신호의 피크 레벨을 주기적으로 검출하는 피크 레벨 검출부, 상기 디지털 오디오 신호의 피크 레벨에 대응하는 상기 레벨 표시부의 상태를 저장하는 내장 메모리부, 상기 내장 메모리부에 저장된 상기 디지털 오디오 신호의 피크 레벨에 대응하는 상기 레벨 표시부의 상태를 참조하여 상기 피크 레벨 검출부에 의해 검출된 디지털 오디오 신호의 피크 레벨에 따라 상기 레벨 표시부의 상태를 변화시키는 표시 구동부, 및 상기 표시 구동부와 상기 레벨 표시부를 인터페이싱하는 출력 인터페이스부를 갖는 필드 프로그래머블 게이트 어레이를 포함하고,
상기 직렬-병렬 변환부는 클럭(lr_clk)을 입력으로 하는 제1 버퍼, 상기 제1 버퍼의 출력을 입력받는 제1 D-플립 플롭, 상기 제1 D-플립 플롭의 출력을 입력받는 제2 D-플립 플롭, 및 상기 제2 D-플립 플롭의 출력을 인에이블 신호(latch_c)로 입력받는 시프트 레지스터를 포함하며, 상기 직렬 라인으로 입력받은 디지털 오디오 신호는 상기 시프트 레지스터로 입력되어 상기 인에이블 신호(latch_c)에 따라 병렬 라인으로 변환되어 출력되고,
상기 피크 레벨 검출부는 상기 시프트 레지스터로부터 출력되는 병렬 라인의 디지털 오디오 신호 중 최상위 비트값을 입력 신호로 갖는 인버터, 이전에 입력된 디지털 오디오 신호와 상기 시프트 레지스터로부터 현재 입력되는 디지털 오디오 신호를 비교하여 큰 레벨의 신호를 출력하는 비교기, 상기 인버터의 출력 신호와 상기 비교기의 출력 신호를 논리곱 수행하는 앤드 게이트, 및 상기 앤드 게이트의 출력을 인에이블 신호로 입력받으며, 상기 시프트 레지스터로부터 현재 입력되는 디지털 오디오 신호를 클럭 펄스의 시간 간격만큼 지연시켜 상기 이전에 입력된 디지털 오디오 신호를 출력하는 제3 D-플립 플롭을 포함하는 오디오 레벨 미터. A level display unit for displaying the level of the audio signal;
An analog-digital converter for converting an analog audio signal input from the outside into a digital audio signal; And
An input interface unit for receiving a digital audio signal output from the analog-digital converter on a serial line, a serial-parallel converter for converting a digital audio signal input from the input interface unit on a serial line into a parallel line and outputting the parallel line; A peak level detector for periodically detecting a peak level of a digital audio signal input from a parallel converter to a parallel line, an internal memory unit for storing a state of the level display unit corresponding to the peak level of the digital audio signal, the internal memory A display driver for changing the state of the level display according to the peak level of the digital audio signal detected by the peak level detector by referring to the state of the level display corresponding to the peak level of the digital audio signal stored in the unit, and Display drive unit A field programmable gate array having an output interface for interfacing said level display;
The serial-to-parallel converter is provided with a first buffer for inputting a clock lr_clk, a first D-flip flop for receiving the output of the first buffer, and a second D-flip for receiving the output of the first D-flip flop. A flip-flop and a shift register configured to receive an output of the second D-flop flop as an enable signal latch_c, wherein the digital audio signal input to the serial line is input to the shift register to enable the enable signal ( according to latch_c) and converted to parallel lines,
The peak level detection unit compares an inverter having a most significant bit value among digital audio signals of a parallel line output from the shift register as an input signal, a digital audio signal previously input, and a digital audio signal currently input from the shift register. A comparator for outputting a signal having a level, an AND gate for performing an AND operation on the output signal of the inverter and the output signal of the comparator, and an output signal of the AND gate as an enable signal, and digital audio currently input from the shift register. And a third D-flip flop that delays a signal by a time interval of a clock pulse to output the previously input digital audio signal. 삭제delete 제1항에 있어서,
상기 시프트 레지스터와 상기 제1 D-플립 플롭은 동일한 클럭(sclk)에 동기화되고, 상기 제2 D-플립 플롭은 상기 클럭(sclk)과 상이한 클럭(nsclk)에 동기화되며, 상기 제3 D-플립 플롭은 상기 시프트 레지스터의 인에이블 신호(latch_c)와 상이한 클럭(nlatch_c)에 동기화되는 오디오 레벨 미터.The method of claim 1,
The shift register and the first D-flip flop are synchronized to the same clock sclk, the second D-flip flop is synchronized to a different clock nsclk from the clock sclk, and the third D-flip A flop is synchronized to a clock (nlatch_c) that is different from the enable signal (latch_c) of the shift register. 제1항 또는 제3항에 있어서,
상기 직렬-병렬 변환부는 상기 제1 D-플립 플롭의 출력을 입력받는 제2 버퍼를 더 포함하고,
상기 피크 레벨 검출부는 상기 제2 버퍼에서 출력되는 클럭(l_cke)에 동기화되어 상기 제3 D-플립 플롭의 aclr 신호를 생성하기 위해 순차적으로 직렬 연결된 카운터, 제4 및 제5 D-플립 플롭을 더 포함하는 오디오 레벨 미터. The method according to claim 1 or 3,
The serial-parallel converter further includes a second buffer configured to receive an output of the first D-flip flop,
The peak level detector further synchronizes a counter, a fourth and a fifth D-flop, which are sequentially connected in series to generate an aclr signal of the third D-flip flop in synchronization with a clock l_cke output from the second buffer. Audio level meter included. 제1항에 있어서,
상기 레벨 표시부는 복수의 LED를 포함하는 오디오 레벨 미터.The method of claim 1,
The level display unit includes a plurality of LEDs. 삭제delete
KR1020120023821A 2012-03-08 2012-03-08 Audio level meter using fpga KR101232293B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020120023821A KR101232293B1 (en) 2012-03-08 2012-03-08 Audio level meter using fpga

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020120023821A KR101232293B1 (en) 2012-03-08 2012-03-08 Audio level meter using fpga

Publications (1)

Publication Number Publication Date
KR101232293B1 true KR101232293B1 (en) 2013-02-14

Family

ID=47899357

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020120023821A KR101232293B1 (en) 2012-03-08 2012-03-08 Audio level meter using fpga

Country Status (1)

Country Link
KR (1) KR101232293B1 (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108761183A (en) * 2018-05-08 2018-11-06 国网福建省电力有限公司三明供电公司 A kind of multi-functional decibel meter of power communication

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020040957A (en) * 2000-11-25 2002-05-31 구자홍 Serial communication apparatus for processor and external unit

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020040957A (en) * 2000-11-25 2002-05-31 구자홍 Serial communication apparatus for processor and external unit

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
웹문서(2010.05) *
웹페이지(2007.04.10) *

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108761183A (en) * 2018-05-08 2018-11-06 国网福建省电力有限公司三明供电公司 A kind of multi-functional decibel meter of power communication

Similar Documents

Publication Publication Date Title
US8716947B2 (en) LED current source digital to analog convertor
CN102844669A (en) Noise suppression circuits and methods for capacitance sensing systems
CN201796564U (en) LED display
TW200746017A (en) Data driver and organic light emitting display using the same
SG127829A1 (en) System and method for display input selection
KR101790023B1 (en) Method for controlling light emission of a light emitting device, and a driving system implementing the method
CN101625827A (en) Display apparatus, method for controlling display apparatus, and electronic apparatus
SE0300286D0 (en) Method and apparatus for combining video signals into one comprehensive video signal
KR101232293B1 (en) Audio level meter using fpga
TW200629200A (en) Display driver circuit, current sample/hold circuit and display driving method using the display driver circuit
TW201246151A (en) Display driver and flicker suppression device thereof
TW200627340A (en) Display apparatus
CN100524509C (en) Digital sound console and power amplifier integrated machine
TW200609887A (en) Brightness control circuit and display device using the same
CN202454226U (en) Brightness control circuit, chip and device
CN103310733A (en) LED driving method and LED driving system both supportive of multi-data-packet latching
CN203760054U (en) LED light cube
CN203225080U (en) A display circuit used for an instrument display panel
US20140175900A1 (en) Hard disk drive control ciruit
CN204390614U (en) For the perpetual calendar of promotional and environment measuring
CN203912270U (en) Programmable DMX decoder
Lewis Common inter-IC digital interfaces for audio data transfer
CN103297133A (en) Method and system for carrying out exhibition introduction through LED lamp
CN201726563U (en) Novel operating astral lamp
CN209878874U (en) Device capable of remotely detecting multipath direct current analog voltage

Legal Events

Date Code Title Description
A201 Request for examination
A302 Request for accelerated examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20151123

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20161201

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee