KR100380512B1 - 막구조를기체로부터박리하는공정을갖는반도체소자형성법 - Google Patents

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Abstract

본 발명은 양호한 특성의 반도체 소자 및 그 회로를, 간단한 공정, 저온 처리, 그리고 고정밀도로, 내열성이 낮은 절연 기체 상에 형성하는 방법을 제공하는 것을 목적으로 한다.
본 발명은 지지 기체(10)상에 박리층(20)을 형성하는 단계와, 해당 박리층상에 단층 혹은 복수의 층으로 이루어지는 막 구조(30)를 형성하는 단계와, 해당 박리층을 제거함으로써 막 구조를 기체로부터 박리하는 단계를 포함하는 반도체 소자 형성법이다.
또한, 본 발명은 제 1 기체면에 박리층을 형성하는 단계와, 해당 박리층상에 단층 혹은 복수의 층으로 이루어지는 막 구조를 형성하는 단계와, 제 2 기체(40)를 막 구조 표면에 접착하는 단계와, 제 1 기체를 막 구조로부터 박리하는 단계를 포함하는 단층 혹은 복수의 층으로 이루어지는 막 구조 전사 방법이다.
상기 막 구조에는 박막 트랜지스터, MOS형 FET, 바이폴라 트랜지스터, 태양 전지 등의 반도체 소자, 또는 이들 능동 소자를 복수 이용한 집적 회로가 형성된다. 또한, 박리층이 공극(635)을 포함하도록 형성함으로써, 제 1 기체를 막 구조로부터 박리하는 단계에 있어서의 처리를 용이하게 한다.

Description

막 구조를 기체로부터 박리하는 공정을 갖는 반도체 소자 형성법{SEMICONDUCTOR ELEMENT FORMING PROCESS HAVING A STEP OF SEPARATING FILM STRUCTURE FROM SUBSTRATE}
본 발명은 반도체 장치의 제조 방법에 관한 것으로서, 특히 전사법에 의해서 반도체 소자 또는 반도체 회로를 형성하는 방법에 관한 것이다.
단결정 실리콘 표면에 형성되는 바이폴라 및 MOS형 트랜지스터는 전기적으로 양호한 특성을 갖고, 전자 장치를 구성하는 소자로서 널리 이용되고 있다. 또한, 현재로서는 소자 사이즈의 미세화 등에 대응하기 위하여, 실리콘 표면에 절연막을 거쳐서 제작된 박막 실리콘상에 트랜지스터를 제작하는 SOI 기술이 개발되어 왔다.이들 반도체 소자 형성에는 열산화법, 열확산법 등이 이용되고, 통상 약 1000℃의 고온 열처리 프로세스 기술이 사용되고 있다.
처리 온도의 저하에 관해서는, 최근 플라즈마 CVD, 레이저 결정화 등을 이용하여, 비교적 저온으로 반도체층을 형성하고, 이것에 다결정 실리콘 박막 트랜지스터 혹은 비정질 실리콘 박막 트랜지스터를 제작할 수 있도록 되었다.
한편, 대화면(大畵面) 직시형 디스플레이의 구동 회로에 대해 이러한 박막 트랜지스터의 응용이 기대되고 있다. 이 때문에, 대형 기판 처리 기술의 확립이 필수로 되고 있다.
상술한 실리콘 트랜지스터 제작 프로세스 기술은 약 1000℃의 고온 열처리 기술을 기본으로 하고 있다. 이 때문에, 내열성이 낮은 기판상에 형성된 반도체 박막에 대해서는, 양호한 전기 특성을 갖는 트랜지스터 등을 제작할 수 없다고 하는 문제점이 있었다.
또한, 플라즈마 CVD 혹은 레이저 결정화 등의 신규 기술에 의해, 프로세스 온도의 저온화가 도모되고 있다. 그러나, 이들 프로세스를 이용하는 경우에도, 전기적으로 고특성의 소자를 형성하기 위해서는, 300℃ 이상의 처리 프로세스가 필요하다. 따라서, 플라스틱 등의 비내열(非耐熱) 기판상으로의 트랜지스터 회로 등의 직접적인 제작 처리는 곤란하다. 또한, 대면적 기판상에 트랜지스터 회로를 직접 제작하는 경우, 기판 사이즈의 대형화에 의해, 제작 프로세스 장치가 거대화, 저정밀도화되고, 또한 소자가 고비용으로 된다고 하는 문제점이 있었다.
본 발명의 목적은 이러한 문제를 해결하기 위한 것으로, 양호한 특성의 트랜지스터 회로를 내열성이 낮은 기판상에 형성할 수 있고, 또한 대면적 장치를 실현하는 방법을 제공하는 것에 있다.
상기 목적은 트랜지스터 회로의 제작에 필요한, 반도체층을 포함하는 단층 혹은 복수의 층으로 이루어지는 막 구조를, 그것들을 형성한 지지 기체로부터 박리하는 공정을 포함함으로써 달성할 수 있다. 그리고, 필요한 경우, 해당 막 구조를 고온에서의 내열성을 특히 필요로 하지 않는 다른 기체에 접착함으로써 달성할 수 있다. 본 발명은 이 목적을 실현하기 위해, 해당 막 구조와 이것을 지지하는 기체 사이에 박리층을 마련하는 것이다.
도 1a 내지 도 1c는 단층 혹은 복수의 층으로 이루어지는 막 구조를 기체로부터 박리하는 본 발명의 기본적 개념을 도시하는 개념도,
도 2a 내지 도 2c는 단층 혹은 복수의 층으로 이루어지는 막 구조를 기체로부터 박리할 때, 해당 막 구조를 지지하는 새로운 다른 기체를 이용하는 경우를 도시하는 도면,
도 3a 내지 도 3c는 금속 산화물 반도체(MOS)형 전계 효과형 트랜지스터(FET)를 다른 기체에 전사하는 예를 도시하는 도면,
도 4a 내지 도 4c는 게이트 전극, 절연막, 실리콘막, 도프층, 층간 절연막 형성 후, 본 발명에 의한 전사를 행한 다음에 메탈 배선을 행하여, 반도체 장치 회로를 형성하는 프로세스를 도시하는 도면,
도 5a 내지 도 5c는 비정질 실리콘 TFT 회로의 제작과 그 전사의 예를 도시하는 도면,
도 6a 내지 도 6c는 태양 전지 소자의 제작과 그 전사를 도시하는 도면,
도 7은 전사후에 TFT간의 배선을 행하는 예를 도시하는 도면,
도 8은 작은 기체 상에 제작한 트랜지스터 회로를 보다 큰 기체 상에 전사하는 방법을 나타내는 도면,
도 9는 큰 기체 상에 제작한 트랜지스터 회로를 보다 작은 기체 상에 전사하는 방법을 나타내는 도면,
도 10a 내지 도 10f는 리소그래피 기술을 이용한, 일부에 공극을 갖는 박리층의 형성법을 나타내는 도면,
도 11은 용제에 의해서 유기 재료를 제거하는 방법을 나타내는 도면,
도 12는 시료를 진공 용기에 넣고, 진공 배기에 의해 공극내의 공기를 제거한 후, 에칭 용제를 용기내에 넣어 에칭하는 방법을 나타내는 도면,
도 13은 공극을 갖는 층상의 막 구조를 일부 제거한 후, 박리층을 제거하는 방법을 나타내는 도면.
도면의 주요 부분에 대한 부호의 설명
10, 40, 200, 300, 505, 520, 531, 540, 610 : 기체
30, 510, 690 : 막 구조20, 210, 310, 504, 532, 600 : 박리층
50 : 결정성 실리콘막60 : 게이트 절연막
70 : 소스 영역72 : 드레인 영역
80, 260 : 소스 전극82, 220 : 게이트 전극
84, 270 : 드레인 전극90, 92 : 층간 절연막
94 : 산화막100, 102, 292, 293, 380 : 금속 배선
230 : 실리콘 질화물막240 : 비정질 실리콘막
250 : 불순물 도프 비정질 실리콘막
280, 290 : 층간 절연막291 : 패시베이션막
315 : 전극 보호층320 : 하부 전극
330 : p형 고농도 불순물층340 : 불순물 미첨가 반도체층
350 : 반도체 n형 불순물층360 : 상부 전극
370 : 패시베이션층635 : 공극
660 : 진공 용기670 : 진공 배기
680 : 에칭 용제
본 발명에 관한 트랜지스터 회로 등의 제작에 필요한 단층 혹은 복수의 층으로 이루어지는 막 구조 형성법에 있어서는, 미리 기체와 해당 막 구조 사이에 박리층을 마련하여 놓는다. 그리고, 막 구조에 고온 처리에 의한 트랜지스터 회로 등을 형성 후, 해당 박리층을 예를 들면, 에칭에 의해서 제거함으로써, 단층 혹은 복수의 층으로 이루어지는 막 구조를, 그것을 지지하는 기체로부터 박리하는 것이다.
그 경우, 적어도 일부에 공극을 갖는 박리층을 형성해 놓음으로써, 박리층의 제거를 한층 더 용이하게 할 수 있다.
또한, 본 발명에 있어서는 박리층의 제거에 의해 단층 혹은 복수의 층으로이루어지는 막 구조를 그것을 지지하는 기체로부터 박리하는 공정을, 단층 혹은 복수의 층으로 이루어지는 막 구조내에 형성되는 소망의 반도체 장치 회로의 형성 프로세스 도중, 혹은 형성 후에 실행할 수도 있다.
본 발명이 적용되는 반도체 장치 회로로서는, 이하에 특히 한정하는 것은 아니지만, 예를 들면 박막 트랜지스터, MOS형 FET, 바이폴라 트랜지스터 등을 단독으로 또는 복수개 이용한 회로, 혹은 태양 전지를 이용한 회로, 복수의 능동 소자를 포함하는 집적 회로를 예시할 수 있다.
이하 도면을 참조하여 본 발명의 실시예를 설명한다.
도 1a 내지 도 1b에 본 발명의 기본적 개념도를 도시한다. 예를 들면, 실리콘, 질화 실리콘, 석영, 혹은 세라믹 등의 반도체 재료, 또는 내열성 절연 재료로 이루어지는 기체(10)상에 박리층(20)을 형성하고, 또한 그 위에 소정의 회로 형성에 필요한, 예를 들면 실리콘 혹은 Ⅱ-Ⅵ족 혹은 Ⅲ-Ⅴ족 화합물 반도체 등의 반도체층을 포함하는, 단층 혹은 복수의 층으로 이루어지는 막 구조(30)를 형성한다.
박리층으로서는, 특히 상기 반도체층에 반도체 소자를 형성하기 위한 열처리 온도, 즉 바람직하게는 1000℃ 내지 1100℃에 있어서도 안정적이고, 또한 이러한 온도에 있어서도 반도체층 또는 거기에 형성된 반도체 소자에 악영향을 미치지 않는 재료가 선택된다. 이 때문에, 박리층으로서는, 예를 들면 크롬, 니켈, 탄탈, 텅스텐 등의 금속 재료, 또는 알루미나, 질화 실리콘, 이산화 실리콘 등의 절연 재료, 특히 InZnO 등이 이용된다.
박리층의 두께는 나중의 박리층 에칭을 위해, 적어도 200㎚ 이상이 필요하다. 또한, 기체 재료(10)나 막 구조 재료(30) 사이에서의 열 왜곡을 저감시킬 필요가 있는 것이나, 박리층 자신의 형성 시간 등을 고려하면 20000㎚ 이하로 하는 것이 바람직하지만, 더욱 바람직하게는 1000∼10000㎚ 정도가 적절하다. 상기 박리층은, 예를 들면 통상의 반도체 제조 공정에서 사용되는 진공 증착, 기상 성장 혹은 스퍼터 처리 등에 의해 형성할 수 있다.
그리고, 막 구조(30)의 반도체층에 통상의 확산 공정이나 이온 주입 공정 등 소정의 반도체 처리 공정을 이용하여, 예를 들면 태양 전지, 다이오드 혹은 트랜지스터 등의 반도체 소자를 형성한다. 또한, 이들 소자가 복수개 형성되어 배선 금속에 의해 상호 배선된 집적 회로로서 형성되어 있더라도 무방하다. 단, 상기 반도체 소자를 형성하는 공정은 완전히 종료되어 있을 필요는 없으며, 적어도 고온 처리 공정이 종료되어 있으면, 도중 공정이더라도 무방하다.
그 후, 도 1b에 도시하는 바와 같이, 해당 박리층을 예를 들면, 에칭에 의해 제거함으로써, 단층 혹은 복수의 층으로 이루어지는 막 구조(30)를, 그것을 지지하는 기체(10)로부터 박리한다. 박리층의 에칭은, 예를 들면 알루미나, 질화 실리콘 등은 인산을 주성분으로 하는 용액으로, 이산화 실리콘은 불산을 포함하는 에칭액에 의해, InZnO는 염산을 이용하여 실행할 수 있다.
단층 혹은 복수의 층으로 이루어지는 막 구조(30)가 충분한 기계적 강도를 갖고, 그 자신이 물리적 지지를 필요로 하지 않을 때에는, 박리 처리 후 그대로 단체(單??)의 반도체 소자로서, 혹은 이들 소자를 포함하는 회로 장치로서 사용할 수 있다.
한편, 공정 도중에 막 구조(30)를 박리한 경우에는, 박리 후의 막 구조(30)에 대하여 반도체 소자 혹은 그것을 이용하는 회로 장치, 또는 배선 금속 등을 더 형성하는 처리 공정을 계속하여 실행하게 된다.
또한, 막 구조(30)를 박리한 후의 기체(10)는 도 1c에 도시하는 바와 같이 다시 반도체 소자 혹은 회로 형성에 필요한 소망의 단층 혹은 복수의 층으로 이루어지는 막 구조(30)를 그 위에 형성하고, 다시 지지 기체로서 이용하는 것이 가능하다.
도 2a 내지 도 2c에 기체(10)와는 다른 새로운 지지 기체(40)를 이용하는 다른 실시예를 도시한다. 도 2a에 도시하는 바와 같이, 우선 기체(10)상에 박리층(20)을 형성하고, 또한 그 위에, 소정의 반도체 회로 형성에 필요한 단층 혹은 복수의 층으로 이루어지는 막 구조(30)를 형성한다.
소정의 반도체 회로를 형성한 후, 도 2b에 도시하는 바와 같이 막 구조(30)상에 다른 기체(40)를 적당한 접착제에 의해 접착한다. 기체(40)는 기체(10)와 상이하며, 반드시 기체(10)에 요구되고 있는 고온에서의 안정성은 요구되지 않는다. 따라서, 기체(40)로는 플라스틱 등 염가(廉價)인 유기 재료를 이용할 수 있다.
다음에, 도 2c에 도시하는 바와 같이 박리층(20)을 예를 들면, 에칭에 의해서 제거함으로써, 단층 혹은 복수의 층으로 이루어지는 막 구조(30)를, 그것을 지지하는 기체(10)로부터 박리하고, 새로운 기체(40)상으로 전사하는 공정을 완성시킬 수 있다.
구체적인 전사의 예로서, 도 3a 내지 도 3c에 트랜지스터 소자 및 그것을 이용한 집적 회로를 전사한 실시예를 도시한다. 도 3a 내지 도 3c는 금속 산화물 반도체 (MOS)형 전계 효과형 트랜지스터(FET)를 전사한 예이다.
우선 기체(10)에 박리층(20)을 형성한다. 계속되는 MOSFET의 제작 공정으로서, 결정성 실리콘막(50)을 형성한다. 그리고, 그 표면에 게이트 절연막(60)을 형성한다. 그 후, 소정의 패턴을 갖는 마스크를 형성하고, 예를 들면 이온 주입 또는 확산 처리에 의해, 도프 실리콘층으로 이루어지는 소스 및 드레인 영역(70, 72)을 형성한다. 층간 절연막(90, 92) 등을 형성하고, 해당 층간 절연막에 콘택트 홀을 형성하여 소스, 게이트 및 드레인 전극(80, 82, 84)을 형성한다. 또한, 패시베이션을 위한 산화막(94)이 형성된다. 바람직한 결정성 실리콘막(50)의 두께는 1000㎚∼50000㎚ 이다. 전극 메탈의 두께는 10㎚∼2000㎚이고, 바람직하게는 100㎚∼1000㎚이다. 또한 필요한 경우에는, 트랜지스터간 혹은 외부 회로 사이를 접속하기 위한 금속 배선(100, 102)을 형성할 수 있다. 도 3a는 기체(10)에 박리층(20) 및 결정성 실리콘막(50)을 형성한 후, MOSFET 및 내부 배선 등을 형성하는 상기 공정이 종료되고, MOSFET가 완성된 후의 기판의 단면을 모식적으로 도시한 것이다.
MOSFET 형성을 위한 결정성 실리콘막(50)의 형성, 게이트 절연막 형성 및 도프 실리콘 영역 형성을 위한 불순물 활성화 처리 등에는 약 1000℃의 고온 가열 처리 공정이 이용된다. 기체(10)로서 예를 들면, 석영과 같이 1000℃ 이상의 내열성을 갖는 재료를 이용함으로써, 이들 고온의 열처리 공정을 이용할 수 있다.
또한, 상기 MOSFET의 제작 공정에 있어서, 결정성 실리콘층(50)의 레이저 결정화, 레이저 활성화에 의한 층 특성의 개선, 또한 막형성을 위한 플라즈마 CVD 등, 비교적 저온도로 처리할 수 있는 기술을 이용함으로써, 고온 처리 공정보다 시간 단축을 도모할 수 있다.
다음에, 도 3b에 도시하는 바와 같이 다른 기체(40)를 트랜지스터 회로가 형성된 층상에 접착시킨다. 그 후에, 도 3c에 도시하는 바와 같이 박리층(20)을 제거하여 트랜지스터 회로를 기체(40)상에 전사시킨다.
이 때, 기체(40)는 단지 상기 공정에 의해 형성된 트랜지스터 회로의 지지를 목적으로 하는 것이다. 이 때문에, 트랜지스터 제작중의 고온 처리와는 그다지 관계가 없다. 따라서, 상기 트랜지스터 제작에 있어서, 고온 처리를 필요로 하는 기술을 이용하는 경우라도, 기체(40)에 관해서는 내열성이 작은, 염가인 재료, 예를 들면 에폭시 수지, 폴리이미드 혹은 폴리카보네이트 등의 플라스틱 재료를 이용할 수 있다.
본 발명을 이용함으로써, 고온 처리의 제조 프로세스에 의해 우수한 특성을 갖는 반도체 소자 및 그 회로를, 여러 가지 염가의, 고온에서 반드시 내열성을 갖지 않는 재료의 기체상에 형성할 수 있다.
다른 실시예를 도 4a 내지 도 4c에 도시한다. 도 4a에 도시하는 바와 같이, 기체(10)에 박리층(20) 및 실리콘층(50)을 형성한 후, 게이트 절연막(60), 도프층(70, 72), 게이트 전극(82), 절연막(90) 등을 형성한다. 그 후, 도 4b에 도시하는 바와 같이 막 구조체의 표면에 다른 기판(40)을 접착하여, 본 발명에 의한 전사를 행한다. 그 후, 도 4c에 도시하는 바와 같이 필요한 절연막을 형성하고,메탈 배선(80, 84, 100, 102)을 행하더라도 무방하다. 이 경우, 필요하면 전극 취출의 콘택트 홀 측벽은 적절히 절연된다. 또한, MOSFET 이외의 소자를 이용하는 경우에도, 마찬가지로 본 발명에 의한 전사법을 이용할 수 있다.
도 5a 내지 도 5c에 비정질 실리콘 TFT 회로의 제작과, 그 전사를 행하는 실시예를 도시한다. 기체(200)상에 형성된 박리층(210)상에, 스퍼터 등의 수단을 이용하여 메탈층을 형성하고, 에칭 등의 방법에 의해 게이트 전극(220)을 형성한다. 이 전극 메탈의 두께는 10㎚∼2000㎚이고, 바람직하게는 l00㎚∼1000㎚이다. 계속해서, 플라즈마 CVD 등에 의해 게이트 절연막으로 되는 실리콘 질화물(230) 및 비정질 실리콘막(240)을 형성한다. 막두께는 실리콘 질화물막이 50㎚∼2000㎚, 비정질 실리콘막이 10㎚∼1000㎚이고, 바람직하게는 실리콘 질화물막이 100㎚∼1000㎚ 및 비정질 실리콘막이 20㎚∼500㎚이다. 비정질 실리콘막(240) 형성후, 불순물 도프 비정질 실리콘막(250)을 플라즈마 CVD 등에 의해 형성한다. 막두께는 50㎚∼200㎚이다. 그 후, 에칭에 의해 채널 부분의 불순물 도프층을 제거하고 소스 및 드레인 영역을 형성한다.
또한, 소스· 드레인 전극 영역(260, 270)의 형성, 그리고 층간 절연막(280, 290) 및 패시베이션막(291)의 형성 및 트랜지스터간 혹은 외부 회로와의 금속 배선(292, 293)의 형성이 행하여진다. 도 5a는 이들 모든 공정이 종료되고, 비정질 실리콘 TFT 회로가 기체(200) 위에서 완성된 경우를 도시한다.
이 비정질 실리콘 TFT 혹은 그 회로를 도 5b 및 5c에 도시하는 바와 같이 박리층을 제거함으로써 새로운 기판(294)에 전사한다. 또, 박리하는 반도체 소자를포함하는 막 구조를 제작하기 위해서 사용한 지지 기체(200)는 다음 기체로서 다시 사용할 수 있다.
본 발명의 다른 실시예로서, 도 6a 내지 도 6c에 태양 전지 소자를 형성하는 경우를 도시한다. 기체(300)상에 형성된 박리층(310)상에 태양 전지 소자를 형성하는 것이다. 비정질 실리콘형 태양 전지를 형성하는 경우, 도 6a에 도시하는 바와 같이 박리층(310)상에 적절한 전극 보호층(315)을 거쳐서 하부 전극(320)을 스퍼터링 등으로 제작한 후, 반도체 P형 고농도 불순물층(330), 불순물을 첨가하지 않은 반도체층(340), 반도체 n형 불순물층(350)을 플라즈마 CVD 등으로 순차적으로 형성한다. 각각의 반도체층의 두께로서는, P형 고농도 불순물층이 10㎚∼100㎚, 불순물을 첨가하지 않은 반도체층이 100㎚∼5000㎚, n형 불순물층이 10㎚∼100㎚가 바람직한 범위이다.
그 후, 상부 전극(360)을 형성하고, 태양 전지 소자의 외측 영역 반도체층을 에칭 등에 의해 제거하여 수광(受光) 영역을 확정한다. 또한, 패시베이션층(370)을 형성하고, 외부 회로 또는 다른 회로 소자(도시하지 않음)와의 금속 배선(380)의 형성을 행함으로써 회로를 형성하여, 비정질 실리콘형 태양 전지 소자를 형성한다.
한편, 본 발명에 의해 결정 실리콘형 태양 전지를 형성하는 경우의 예로서는 상기 비정질층(330, 340, 350) 대신에, 예를 들면 P형 고농도 불순물층, p형 반도체층 및 n형 불순물층에 의한 3층 구조 태양 전지로 할 수 있다. 각 반도체막은 예를 들면, 플라즈마 CVD 등으로 막을 형성한 뒤, 필요한 결정화 처리를 행한다.여기서, P형 고농도 불순물층은 도프한 반도체막의 고상(固相) 결정화법, 혹은 용융 고화법에 의해서 형성된다. 혹은, 고농도화를 위해 불순물 열확산법도 이용할 수 있다. p형 반도체층은 반도체막의 고상 결정화법 혹은 용융 고화법에 의해서 형성된다. n형 불순물층은 반도체막에 이온 주입 혹은 불순물을 열확산하여 형성할 수 있다. 각각의 층의 두께는 P형 고농도 불순물층을 10㎚∼100㎚, p형 반도체층을 1000㎚∼50000㎚, n형 불순물층을 10㎚∼100㎚로 하는 것이 각각 보다 바람직한 범위이다.
그리고 이러한 태양 전지 및 그 회로를 도 6b에 도시하는 바와 같이 다른 새로운 기체(390)에 접착한 후, 도 6c에 도시하는 바와 같이 박리층을 제거함으로써 새로운 기판(390)에 전사한다.
본 발명에 의해 새로운 기판에 전사된 소자 및 그 회로는 상하가 역전된다. 따라서, 소자 및 그 회로의 제작은 전사후의 사용과 더불어 적절히 최적화를 행하면 무방하다. 예를 들면, 도 3a 내지 도 3c에 도시하는 MOSFET의 전사인 경우, 우선 탑(top) 게이트형의 TFT를 제작하면, 전사후에는 바텀(bottom) 게이트형 TFT로 된다. 전사후 탑 게이트형 TFT를 사용할 때에는, 도 5a 내지 도 5c에 도시하는 바와 같이 처음으로 바텀 게이트형 TFT을 제작하여, 전사를 행하면 무방하다.
또한, 전사후 TFT간의 배선을 행할 때에는, 도 7에 도시하는 바와 같이 배선용 콘택트 부분(400)을 마련하고, 콘택트 홀을 개방한 후에 배선 형성을 행하면 무방하다.
또한, 본 발명의 다른 실시예를 도 8에 도시한다. 미리 기체(505)상에 박리층(504)을 거쳐서 트랜지스터 회로가 형성된 반도체층을 포함하는 막 구조(510)가 형성된다. 이 막 구조(510)를 보다 큰 기체(520)상에 전사한다. 이 방법에 의해서, 종래의 대면적 기체상의 고선명 패터닝의 곤란성을 해소할 수 있고, 우수한 특성을 갖는 미세한 반도체 소자 및 그 회로를 대면적 기체(520)상에 형성할 수 있게 된다.
또한, 본 발명을 이용함으로써, 도 9에 도시하는 바와 같이 기체(531)상에 박리층(532)을 거쳐서 제작된 트랜지스터 회로를 포함하는 층(530)을, 작은 기판(540)상에 전사하여, 우수한 특성을 갖는 미소한 반도체 소자 또는 회로를 한꺼번에 다수의 미소한 기체(540)상에 실현할 수 있다.
또한, 본 발명의 반도체 소자 형성법은 도 1 내지 도 9에 도시한 실시예에 의한 형성 방법에 한정되는 것이 아니라, 본 발명의 기술적 범위내에서 적절히 변경할 수 있는 것은 물론이다.
예를 들면, 도 3a 내지 도 3c에 도시하는 실시예에 있어서는, 반도체 소자 및 회로에 대하여 MOSFET 및 그 회로에 대하여 도시하였지만, 본 발명은 MOSFET 이외에, 예를 들면 도 5a 내지 도 5c에 기재된 비정질 실리콘 TFT, 도 6a 내지 도 6c에 기재된 태양 전지 소자, 그 밖의 바이폴라 소자, 비정질 이미지 센서 등의 형성에 이용할 수 있다.
또한, 도 3 내지 도 7에 도시하는 실시예에서는, 적어도 트랜지스터 소자를 완성한 후의 전사에 대하여 도시하였지만, 본 발명에 의한 방법은 소자 제작 도중에도 적용할 수 있다.
도 1에 있어서는, 박리층의 제거 방법으로서 에칭에 의한 제거 방법을 예시하였다. 이 경우, 박리층을 용해하는 용액, 혹은 가스를 이용하여 박리층을 분해 제거함으로써, 단층 혹은 복수의 층으로 이루어지는 막 구조(30)를 기체(10)로부터 박리한다.
도 10a 내지 도 10f에 리소그래피 기술을 이용하여, 그 일부에 공극(635)을 갖는 박리층을 형성하는 방법을 도시한다. 도 10a에 도시하는 바와 같이 우선 기체(610)상에 박리층을 구성하는 막(600)을 형성한다. 막 재료로서는 예를 들면 크롬을 예시할 수 있다. 그러나, 본 방법은 특히 크롬 재료에 한정되는 것이 아니라, 예를 들면 니켈, 탄탈, 텅스텐 등의 금속 재료, 알루미나, 질화 실리콘, 이산화 실리콘 등의 절연 재료, 그리고 InZnO 등, 본 발명을 실시할 때에 최적의 재료를 선택할 수 있다. 박리층(600)의 형성법으로서는, 예를 들면 CVD법, 스퍼터링법 등을 들 수 있다. 박리층(600)의 형성법에 대해서는, 최적의 형성법을 선택할 수 있는 것은 물론이다.
다음에 리소그래피 및 에칭 기술을 이용하여, 예를 들면 도 10b에 도시하는 바와 같이 막(600)의 일부를 제거한다. 다음에, 도 10c 및 도 10d에 도시하는 바와 같이 고분자 재료 등의 유기 용제에 가용성이 강한 물질(620)을 도포한다. 또한, 드라이 에칭 혹은 폴리싱에 의해서 물질(620)을 표면으로부터 제거해 가고, 막(600)이 표면에 노출된 형태로 평탄화를 행한다.
그 후, 이 평탄면의 보호층으로서, 도 10e에 도시하는 바와 같이 ECR 플라즈마 CVD, 스퍼터링 등 저온으로 막형성이 가능한 방법을 이용하여 막(630)을 형성한다. 막(630)의 재료로서는, 예를 들면 산화 실리콘을 예시할 수 있다. 그러나, 본 방법은 이 재료에 한정되지 않고, 본 발명을 실시할 때에 최적의 재료를 선택할 수 있다.
막(630) 형성후, 용제에 의해서 물질(620)을 제거하고, 도 10f에 도시하는 바와 같이 일부에 공극(635)을 갖는 박리를 위한 층 구조(640)를 형성한다. 용제에 따라서는, 물질(620)을 제거하기 위해서는, 도 11에 도시하는 바와 같이 용제액(650) 안에 시료를 담그는 것이 간편한 방법이다. 또한, 효율적으로 물질(620)을 제거하기 위해서는 용제 용액을 가열하여 용해 반응을 높이든가, 혹은 용제를 기화시켜, 반응성이 높은 증기에 의한 용해법을 이용할 수 있다.
해당 박리층(600)의 제거는 박리층(600)을 용해하지만, 막(630)은 용해하지 않는 에칭 용제를 이용한다. 박리층은 공극을 갖기 때문에, 에칭은 용이하게 박리층 내부에 침투하여, 박리층(600)을 제거할 수 있다.
막 구조(690)의 박리 때문에, 보다 효율적으로 에칭액을 박리층 내부에 침투시키기 위해서는, 도 12에 도시하는 바와 같이 시료를 진공 용기(660)내에 넣어, 진공 배기(670)에 의해 공극내의 공기를 제거한 후, 에칭 용제(680)를 용기(660)내로 유도한다. 공극내가 감압되어 있기 때문에, 에칭 용제는 박리층의 공극내에 조속히 들어가, 박리층(600)을 용해하고, 단층 혹은 복수의 층으로 이루어지는 막 구조(690)의 기체(610)로부터의 박리를 실현할 수 있다.
또한, 보다 효율적으로 박리층을 제거시키기 위해서, 도 13에 도시하는 바와 같이 공극을 갖는 박리층상의 막 구조(690) 자체를, 반도체 소자 및 그 회로 배선에 지장이 없는 범위에서 부분적으로 제거하고, 에칭 용제에 의한 박리층의 제거를 증진시킬 수 있다.
이 밖에, T. Serikawa 및 T. Yachi ; J. Electrochem.Soc., 131(1984) pp 2105-2109에 기재되어 있는 바와 같이, 스퍼터링을 이용한 공극을 갖는 성막 기술이 알려져 있다. 아르곤 가스 분위기중에서 SiO2를 스퍼터링하면 공극을 갖는 SiO2막이 형성된다. 이러한 막은 에칭 속도가 매우 빠르므로, 본 발명의 박리층으로서 이용할 수 있다.
또한, 플라즈마 화학 기상 반응법 혹은 증발 반응법에 의해서도, 성막시의 적어도 일부의 사이에 있어서, 가스 압력을 크게 설정함으로써, 기상 반응을 높이고, 미립자를 포함하는 막을 형성함으로써, 공극(635)을 갖는 막의 형성이 가능하다. 이러한 막은 에칭 속도가 지극히 커서, 본 발명의 박리층으로서 이용할 수 있다.
본 발명에 의한 반도체 소자 형성법에 따르면, 양호한 특성의 반도체 소자 및 그 회로를 간단한 공정에 의해 더욱 큰 면적으로 제작할 수 있다. 또한, 유리, 플라스틱 등 내열성이 낮은 기체상에, 양호한 특성의 반도체 소자 및 그 회로를 형성할 수 있다.

Claims (18)

  1. 지지 기체상에 박리층을 형성하고, 그리고 리소그래피와 에칭 기술에 의해 상기 박리층의 일부를 제거해서, 상기 박리층의 적어도 일부에 공극을 형성하는 단계와,
    상기 박리층 및 상기 공극의 상부에 단층 혹은 복수의 층으로 이루어지는 막 구조를 형성하는 단계와,
    상기 박리층을 제거함으로써 상기 막 구조를 상기 기체로부터 박리하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 형성법.
  2. 제 1 항에 있어서,
    상기 막 구조를 상기 지지 기체로부터 박리하는 단계는 상기 박리층을 에칭에 의해서 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 형성법.
  3. 제 1 항에 있어서,
    상기 막 구조를 형성하는 단계는 상기 단층 혹은 복수의 층으로 이루어지는 막 구조의 일부에 트랜지스터를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 형성법.
  4. 제 1 항에 있어서,
    상기 막 구조를 형성하는 단계는 상기 단층 혹은 복수의 층으로 이루어지는 막 구조의 일부에 태양 전지를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 형성법.
  5. 제 1 항에 있어서,
    상기 박리층을 형성하는 단계는 스퍼터링법을 이용하는 것을 특징으로 하는 반도체 소자 형성법.
  6. 제 1 항에 있어서,
    상기 박리층을 형성하는 단계는 플라즈마 화학 기상 반응법을 이용하는 것을 특징으로 하는 반도체 소자 형성법.
  7. 제 1 항에 있어서,
    상기 박리층을 형성하는 단계는 증발법을 이용하는 것을 특징으로 하는 반도체 소자 형성법.
  8. 제 1 항에 있어서,
    단층 혹은 복수의 층으로 이루어지는 상기 막 구조를, 그것을 지지하는 기체로부터 박리한 후, 상기 기체를 다시 단층 혹은 복수의 층으로 이루어지는 막 구조를 지지하는 기체로서 재이용하는 것을 특징으로 하는 반도체 소자 형성법.
  9. 제 1 기체면에 박리층을 형성하는 단계와,
    상기 박리층상에 단층 혹은 복수의 층으로 이루어지는 막 구조를 형성하는 단계와,
    제 2 기체를 상기 막 구조 표면에 접착하는 단계와,
    제 1 기체를 상기 막 구조로부터 박리하는 단계를 포함하는 것을 특징으로 하는 단층 혹은 복수의 층으로 이루어지는 막 구조 전사 방법.
  10. 제 9 항에 있어서,
    상기 제 1 기체를 상기 막 구조로부터 박리하는 단계는 상기 박리층을 에칭에 의해서 제거하는 단계를 포함하는 것을 특징으로 하는 막 구조 전사 방법.
  11. 제 9 항에 있어서,
    상기 단층 혹은 복수의 층으로 이루어지는 막 구조는 반도체층을 포함하는 것을 특징으로 하는 막 구조 전사 방법.
  12. 제 9 항에 있어서,
    상기 막 구조를 형성하는 단계는 상기 막 구조에 트랜지스터를 형성하는 단계를 포함하는 것을 특징으로 하는 막 구조 전사 방법.
  13. 제 9 항에 있어서,
    상기 막 구조를 형성하는 단계는 상기 막 구조에 태양 전지를 형성하는 단계를 포함하는 것을 특징으로 하는 막 구조 전사 방법.
  14. 제 9 항에 있어서,
    상기 막 구조를 형성하는 단계는 상기 막 구조에 복수의 트랜지스터 및 내부 배선을 포함하는 집적 회로를 형성하는 단계를 포함하는 것을 특징으로 하는 막 구조 전사 방법.
  15. 제 9 항에 있어서,
    상기 박리층을 형성하는 단계는 상기 박리층의 적어도 일부에 공극을 형성하는 단계를 포함하는 것을 특징으로 하는 막 구조 전사 방법.
  16. 제 15 항에 있어서,
    상기 공극을 형성하는 단계는 리소그래피와 에칭 기술에 의해서 박리층의 일부를 제거하는 단계를 포함하는 것을 특징으로 하는 막 구조 전사 방법.
  17. 제 15 항에 있어서,
    상기 박리층을 형성하는 단계는 스퍼터링법을 이용하는 것을 특징으로 하는 막 구조 전사 방법.
  18. 제 15 항에 있어서,
    상기 박리층을 형성하는 단계는 플라즈마 화학 기상 반응법을 이용하는 것을 특징으로 하는 막 구조 전사 방법.
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Families Citing this family (49)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4085459B2 (ja) * 1998-03-02 2008-05-14 セイコーエプソン株式会社 ３次元デバイスの製造方法
GB0006958D0 (en) * 2000-03-23 2000-05-10 Koninkl Philips Electronics Nv Method of manufacturing a transistor
TW564471B (en) 2001-07-16 2003-12-01 Semiconductor Energy Lab Semiconductor device and peeling off method and method of manufacturing semiconductor device
TW554398B (en) * 2001-08-10 2003-09-21 Semiconductor Energy Lab Method of peeling off and method of manufacturing semiconductor device
US7351300B2 (en) 2001-08-22 2008-04-01 Semiconductor Energy Laboratory Co., Ltd. Peeling method and method of manufacturing semiconductor device
DE10156465C1 (de) * 2001-11-16 2003-07-10 Infineon Technologies Ag Waferanordnung und Verfahren zur Herstellung einer Bondverbindung
US6953735B2 (en) 2001-12-28 2005-10-11 Semiconductor Energy Laboratory Co., Ltd. Method for fabricating a semiconductor device by transferring a layer to a support with curvature
US20030189215A1 (en) 2002-04-09 2003-10-09 Jong-Lam Lee Method of fabricating vertical structure leds
US8294172B2 (en) 2002-04-09 2012-10-23 Lg Electronics Inc. Method of fabricating vertical devices using a metal support film
TW531897B (en) * 2002-04-18 2003-05-11 Ind Tech Res Inst Method of forming thin film transistor on plastic substrate
DE60325669D1 (de) 2002-05-17 2009-02-26 Semiconductor Energy Lab Verfahren zum Transferieren eines Objekts und Verfahren zur Herstellung eines Halbleiterbauelements
US6841802B2 (en) * 2002-06-26 2005-01-11 Oriol, Inc. Thin film light emitting diode
JP2004047691A (ja) * 2002-07-11 2004-02-12 Seiko Epson Corp 半導体装置の製造方法、電気光学装置、及び電子機器
JP4693411B2 (ja) 2002-10-30 2011-06-01 株式会社半導体エネルギー研究所 半導体装置の作製方法
US7056810B2 (en) * 2002-12-18 2006-06-06 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor apparatus, and semiconductor apparatus and electric appliance
JP4637477B2 (ja) * 2002-12-27 2011-02-23 株式会社半導体エネルギー研究所 剥離方法
US7652359B2 (en) * 2002-12-27 2010-01-26 Semiconductor Energy Laboratory Co., Ltd. Article having display device
US6864161B1 (en) * 2003-02-20 2005-03-08 Taiwan Semiconductor Manufacturing Company Method of forming a gate structure using a dual step polysilicon deposition procedure
TWI222545B (en) * 2003-02-27 2004-10-21 Toppoly Optoelectronics Corp Method of transferring a thin film device onto a plastic sheet and method of forming a flexible liquid crystal display
US7105448B2 (en) 2003-02-28 2006-09-12 Semiconductor Energy Laboratory Co., Ltd. Method for peeling off semiconductor element and method for manufacturing semiconductor device
CN1321347C (zh) * 2003-04-07 2007-06-13 统宝光电股份有限公司 转印薄膜元件于塑料基板上及制造柔性显示器装置的方法
TWI221010B (en) * 2003-08-07 2004-09-11 Ind Tech Res Inst A method for transferably pasting an element
JP4507560B2 (ja) * 2003-10-30 2010-07-21 日本電気株式会社 薄膜デバイス基板の製造方法
JP2005136214A (ja) 2003-10-30 2005-05-26 Nec Corp 薄膜デバイス基板の製造方法
FR2865574B1 (fr) * 2004-01-26 2006-04-07 Soitec Silicon On Insulator Procede de fabrication d'un substrat demontable
KR101203090B1 (ko) 2004-07-30 2012-11-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치의 제조방법
CN101044610A (zh) * 2004-08-20 2007-09-26 皇家飞利浦电子股份有限公司 从其底座分离薄半导体电路的方法
DE102004044709A1 (de) * 2004-09-15 2006-03-16 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Verfahren zur gleichzeitigen Rekristalisierung und Dotierung von Halbleiterschichten und nach diesem Verfahren hergestellte Halbleiterschichtsysteme
JP2006216891A (ja) * 2005-02-07 2006-08-17 Tokyo Univ Of Agriculture & Technology 薄膜素子構造の作製方法、及び薄膜素子構造作製用の機能性基体
KR100631905B1 (ko) * 2005-02-22 2006-10-11 삼성전기주식회사 질화물 단결정 기판 제조방법 및 이를 이용한 질화물 반도체 발광소자 제조방법
JP5007492B2 (ja) * 2005-05-09 2012-08-22 大日本印刷株式会社 中間転写媒体の製造方法、酸化物半導体電極の製造方法、および色素増感型太陽電池の製造方法
EP2064732A4 (en) * 2006-10-19 2012-07-25 Semiconductor Energy Lab SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME
EP2084745A4 (en) * 2006-11-29 2012-10-24 Semiconductor Energy Lab DEVICE AND METHOD FOR THE PRODUCTION THEREOF
US20090139558A1 (en) * 2007-11-29 2009-06-04 Shunpei Yamazaki Photoelectric conversion device and manufacturing method thereof
DE102007061261A1 (de) * 2007-12-19 2009-07-02 Bayer Materialscience Ag Leuchtkörper mit LED-DIEs und deren Herstellung
JP5521286B2 (ja) * 2008-05-28 2014-06-11 カシオ計算機株式会社 薄膜素子の製造方法
TW201003981A (en) * 2008-07-14 2010-01-16 Advanced Optoelectronic Tech Substrate structure and method of removing the substrate structure
KR101548173B1 (ko) * 2008-09-18 2015-08-31 삼성전자주식회사 실리콘 다이렉트 본딩(ｓｄｂ)을 이용한 임시 웨이퍼 임시 본딩 방법, 및 그 본딩 방법을 이용한 반도체 소자 및 반도체 소자 제조 방법
JP5276412B2 (ja) * 2008-11-04 2013-08-28 キヤノン株式会社 機能性領域の移設方法、ｌｅｄアレイ、ｌｅｄプリンタヘッド、及びｌｅｄプリンタ
JP2010114106A (ja) * 2008-11-04 2010-05-20 Canon Inc 機能性領域の移設方法、ｌｅｄアレイ、ｌｅｄプリンタヘッド、及びｌｅｄプリンタ
US7967936B2 (en) * 2008-12-15 2011-06-28 Twin Creeks Technologies, Inc. Methods of transferring a lamina to a receiver element
US8460979B2 (en) * 2009-04-27 2013-06-11 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating a backside illuminated image sensor
KR101149677B1 (ko) 2010-01-20 2012-07-11 주식회사 엘지실트론 플렉서블 소자 제조방법 및 이에 의하여 제조된 플렉서블 소자, 태양전지, ｌｅｄ
TWI398022B (zh) * 2010-03-17 2013-06-01 Univ Nat Chunghsing Separation method of epitaxial substrate of photovoltaic element
TWI480926B (zh) * 2010-09-28 2015-04-11 Nat Univ Chung Hsing Preparation method of epitaxial element
US8853057B2 (en) 2010-09-28 2014-10-07 National Chung-Hsing University Method for fabricating semiconductor devices
KR102309244B1 (ko) 2013-02-20 2021-10-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2015087192A1 (en) 2013-12-12 2015-06-18 Semiconductor Energy Laboratory Co., Ltd. Peeling method and peeling apparatus
CN116130563A (zh) * 2023-04-14 2023-05-16 江西兆驰半导体有限公司 一种衬底剥离方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07221113A (ja) * 1994-01-31 1995-08-18 Toshiba Corp 半導体装置の製造方法

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59127860A (ja) * 1983-01-13 1984-07-23 Nec Corp 半導体装置の製造法
US5071792A (en) * 1990-11-05 1991-12-10 Harris Corporation Process for forming extremely thin integrated circuit dice
US5073230A (en) * 1990-04-17 1991-12-17 Arizona Board Of Regents Acting On Behalf Of Arizona State University Means and methods of lifting and relocating an epitaxial device layer
CA2061796C (en) * 1991-03-28 2002-12-24 Kalluri R. Sarma High mobility integrated drivers for active matrix displays
JPH05315255A (ja) * 1991-04-26 1993-11-26 Tonen Corp 多結晶シリコン薄膜の形成方法
US5336558A (en) 1991-06-24 1994-08-09 Minnesota Mining And Manufacturing Company Composite article comprising oriented microstructures
JP3055264B2 (ja) * 1991-11-14 2000-06-26 日本電気株式会社 半導体素子の製造方法
US5827751A (en) * 1991-12-06 1998-10-27 Picogiga Societe Anonyme Method of making semiconductor components, in particular on GaAs of InP, with the substrate being recovered chemically
JP2962918B2 (ja) * 1992-01-31 1999-10-12 キヤノン株式会社 シリコン薄膜の形成方法及び太陽電池の製造方法
ATE173839T1 (de) * 1992-09-11 1998-12-15 Kopin Corp Farbfiltersystem fuer anzeigetafeln
US5272104A (en) * 1993-03-11 1993-12-21 Harris Corporation Bonded wafer process incorporating diamond insulator
JP3360919B2 (ja) * 1993-06-11 2003-01-07 三菱電機株式会社 薄膜太陽電池の製造方法，及び薄膜太陽電池
US5391257A (en) * 1993-12-10 1995-02-21 Rockwell International Corporation Method of transferring a thin film to an alternate substrate
US5480503A (en) * 1993-12-30 1996-01-02 International Business Machines Corporation Process for producing circuitized layers and multilayer ceramic sub-laminates and composites thereof
JP3381443B2 (ja) * 1995-02-02 2003-02-24 ソニー株式会社 基体から半導体層を分離する方法、半導体素子の製造方法およびｓｏｉ基板の製造方法
JP3364081B2 (ja) * 1995-02-16 2003-01-08 株式会社半導体エネルギー研究所 半導体装置の作製方法
WO1996036072A2 (en) * 1995-05-10 1996-11-14 Philips Electronics N.V. Method of manufacturing a device, by which method a substrate with semiconductor element and conductor tracks is glued to a support body with metallization

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07221113A (ja) * 1994-01-31 1995-08-18 Toshiba Corp 半導体装置の製造方法

Also Published As

Publication number Publication date
KR19990029854A (ko) 1999-04-26
US20010012677A1 (en) 2001-08-09
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JPH1197357A (ja) 1999-04-09
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