KR100340893B1 - 전자원을 제조하기 위한 방법 및 장치와 화상 형성 장치를 제조하는 방법 - Google Patents
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Abstract
본 발명은 전자 방출 소자의 적어도 일부로서 작용하는 다수의 전도성 부재 중 제1 부분에 다수의 전도성 부재에 공통으로 접속된 배선을 통해 전위를 인가하고 다수의 전도성 부재 중 제2 부분에 전위를 인가함으로써 다수의 전도성 부재에 전압을 인가하는 단계를 포함하고, 다수의 전도성 부재 중 제2 부분에 인가되는 전위는 다수의 전도성 부재에 공통으로 접속된 배선에 있어서의 다수의 전도성 부재의 제1 부분에 각각 접속된 부분에서의 전위 간의 차로 인한 다수의 전도성 부재에 인가되는 전압차를 완화시키도록 설정되는 전자원 제조 방법을 제공한다.
Description
본 발명은 전자원과 이 전자원의 응용으로서의 화상 형성 장치에 관한 것이다.
종래, 2가지 타입의 소자들, 즉 열 및 냉 음극 장치는 전자-방출 소자로서 알려져 있다. 알려져 있는 냉음극 소자의 예는 전계형 전자 방출 소자(이하, FE형 전자 방출 소자라 칭함), 금속/절연체/금속형 전자 방출 소자(이하, MIM형 전자 방출 소자라 칭함), 및 표면 전도형(surface-conduction emission ; SCE) 전자 방출 소자가 있다.
알려진 FE형 전자 방출 소자의 예는 더블유. 피. 듀크와 더블유. 더블유. 돌란에 의해 Advance in Electron Physics, 8, 89 (1956)에 Field emission, 및 씨. 에이. 스핀트에 의해 J. Appl. Phys., 47, 5248 (1976)에 Physical properties of thin-film field emission cathodes with molybdenium cones라는 표제로 개시되어 있다.
알려진 MIM형 전자 방출 소자의 예는 씨. 에이. 메드에 의해 J.Appl. Phys., 32,646 (1961)에 Operation of Tunnel-Emission Devices라는 표제로 개시되어 있다.
알려진 표면 전도형 전자 방출 소자의 예는 예를 들면, 엠. 아이. 엘린슨에 의해 Radio Eng. Electron Phys., 10, 1290 (1965)에 개시되어 있고 다른 예들은 후술될 것이다.
표면 전도형 전자 방출 소자는 막 표면을 통하여 전류가 평행하게 흐름으로써 기판 상에 형성된 작은 면적의 박막으로부터 전자들이 방출되는 현상을 활용한다. 표면 전도형 전자 방출 소자는 전술된 엘린슨에 따른 SnO2박막 이외에, Au 박막[지. 디트머, Thin Solid Films, 9,317 (1972)], In2O3/SnO2박막[엠. 하트웰 및 씨.지. 폰스태드, IEEE Trans. ED Conf., 519(1975)], 카본 박막[히사시 아라끼 등, Vacuum, Vol.26, No. 1, p.22 (1983)] 등을 이용한 전자 방출 소자를 포함한다.
도 36은 전술된 엠.하트웰 등에 의한 장치를 이들 표면 전도형 전자 방출 소자의 장치 구조의 통상적인 예로서 나타낸 평면도이다. 도 36을 참조하면, 참조 번호(3001)는 기판을, (3004)는 스퍼터링에 의해 형성된 금속 산화물로 이루어진 전도성 박막을 지칭한다. 이 전도성 박막(3004)는 도 36에 나타난 바와 같이, H-형 패턴을 가진다. 전자 방출부(3005)는 전도성 박막(3004)에 대해 통전(electrification) 처리(이하 포밍 처리라 칭함)을 수행함으로써 형성된다. 도 36에서 간격 L은 0.5 내지 1mm로 설정되고, 폭 W는 0.1mm로 설정된다. 전자 방출부(3005)는 도시의 편의상 전도성 박막(3004)의 중앙에 사각형태로 나타나 있다. 그러나, 이는 전자 방출부의 실제 위치 및 형상을 정확하게 나타낸 것이 아니다.
엠. 하트웰 등에 의한 전술된 표면 전도형 전자 방출 소자 등에서, 통상적으로 전자 방출부(3005)는 전자 방출 전에 전도성 박막(3004)용 포밍 처리라 불리우는 통전 처리를 수행함으로써 형성된다. 이 포밍 처리에서, 예를 들면, 1V/min의 매우 낮은 비율로 증가하는 DC 전압 또는 일정한 DC 전압은 전도성 박막(3004)의 2개의 양 끝단에 인가되어 전도성 박막(3004)를 부분적으로 파손 또는 변형시킴으로써, 전기적으로 높은 저항력을 가진 전자 방출부(3005)를 형성하게 된다. 전도성 박막(3004)의 파손 또는 변형된 부분은 틈을 가진다는 것에 유의하라. 포밍 처리 후 전도성 박막(3004)에 적당한 전압을 인가할 시, 전자들은 전술된 틈 부근에 방출된다.
전술된 표면 전도형 전자 방출 소자는 단순한 구조를 가지며 용이하게 제조될 수 있기 때문에 유익하다. 이러한 이유로, 많은 장치들은 넓은 영역 상에 형성될 수 있다. 본 출원인에 의해 출원된 일본 특허 공개 공보 64-31332에 개시된 바와 같이, 많은 장치들을 배열하고 구동하는 방법이 연구되어 왔다.
예를 들면, 화상 디스플레이 장치 화상 기록 장치와 같은 화상 형성 장치,전자빔원 등에 표면 전도형 전자 방출 소자의 응용에 대해 연구되어 왔다.
화상 디스플레이 장치에의 응용으로서, 특히 본 출원인에 의해 출원된 미국 특허 제5,066,883호 및 일본 특허 공개 공보 2-257551에 개시된 바와 같이, 표면 전도형 전자 방출 소자와 전자빔의 수신시 광을 방출하는 형광 물질의 결합을 이용한 화상 디스플레이 장치가 연구되어 왔다. 표면 전도형 전자 방출 소자와 형광 물질의 결합을 이용한 이러한 형태의 화상 디스플레이 장치는 다른 종래의 화상 디스플레이 장치 보다 뛰어난 특성을 가지는 것으로 예상된다. 예를 들면, 최근 각광받는 액정 디스플레이 장치와 비교할 시, 전술된 디스플레이 장치는 자기 방출형이며 넓은 시야각을 가지기 때문에 역광이 필요치 않다는 점에서 뛰어나다.
다른 종래 기술은 일본 특허 공개 공보 7-176265, 8-248920 및 9-134666에 개시되어 있다.
본 발명의 목적은 보다 바람직한 전자원 제조 방법, 화상 형성 장치 제조 방법 또는 전자원 제조 장치를 구현하는 것이다.
본 발명에 따르면, 전자원 제조 방법은 적어도 전자 방출 소자로서 기능하는 복수개의 전도성 부재의 제1 부분에 상기 복수의 전도성 부재들에 공통 접속된 배선을 통하여 전위를 인가하고, 상기 복수의 전도성 부재의 제2 부분들에 전위를 인가함으로써, 상기 복수의 전도성 부재에 전압이 인가되는 단계를 포함하고, 복수의 전도성 부재들의 제2 부분들에 인가된 전위는, 복수개의 전도성 부재들에 공통 접속된 배선에서 복수개의 전도성 부재들의 제1 부분들에 각기 접속된 부분들에서의 전위 간의 차로 인해, 복수개의 전도성 부재들에 인가된 전압의 차를 완화하도록 설정된다.
본 발명의 다른 특징 및 이점들은 첨부된 도면들과 결합된 다음 설명으로부터 명백하게 될 것이며, 동일 참조 번호들은 도면 전체에 걸쳐서 동일 또는 유사한 부분을 지칭한다.
도 1은 본 발명의 제1 실시예에 따른 활성화 장치를 나타낸 블럭도.
도 2는 제1 실시예에 사용된 라인 선택 회로를 나타낸 회로도.
도 3은 제1 실시예에 사용된 전위 분포 발생 회로를 나타낸 회로도.
도 4는 제1 실시예의 소정 라인 상에서의 활성화 소자의 구동예를 나타낸 회로도.
도 5a 및 도 5b는 제1 실시예에서 소정 라인 상의 소자들이 활성화될 때 각 장치의 구동 전압 분포를 각기 나타낸 그래프.
도 6은 본 발명의 제2 실시예에 따른 활성화 장치를 나타낸 블럭도.
도 7a와 도 7b는 제2 실시예에서 소정 라인 상의 소자들이 활성화될 때 각 장치의 구동 전압 분포를 각기 나타낸 그래프.
도 8은 본 발명의 제3 실시예에 따른 활성화 장치를 나타낸 블럭도.
도 9는 제3 실시예에서 소정 라인 상의 활성화 소자의 구동예를 나타낸 회로도.
도 10a 및 도 10b는 제3 실시예에서 소정 라인 상의 소자들이 활성화될 때 각 소자의 구동 전압 분포를 각기 나타낸 그래프.
도 11은 본 발명의 제4 실시예에 따른 활성화 장치를 나타낸 블럭도.
도 12는 제4 실시예에서 소정 라인 상의 활성화 장치의 구동예를 나타낸 블럭도.
도 13은 본 발명의 제5 실시예에 따른 활성화 장치를 나타낸 블럭도.
도 14는 제5 실시예에서 소정 라인 상의 활성화 장치의 구동예를 나타낸 회로도.
도 15는 라인들 및 스위칭 라인들 단위로 활성화를 완료하는 절차에 의해 활성화가 수행될 때의 제어 절차를 나타낸 흐름도.
도 16은 본 발명의 제6 실시예에 따른 활성화 장치를 나타낸 블럭도.
도 17은 제6 실시예에서 소정 라인 상의 활성화 장치의 구동예를 나타낸 회로도.
도 18은 제7 실시예에 따른 표면 전도형 전자 방출 소자용 활성화 장치를 나타낸 블럭도.
도 19는 제7 실시예의 활성화 장치에 사용된 라인 선택 회로를 나타낸 회로도.
도 20a 및 20b는 제7 실시예에서 표면 전도형 전자 방출 소자 기판의 각 단자에 인가된 구동 전압 파형을 각기 나타낸 파형도.
도 21은 라인들 및 스위칭 라인들 단위로 활성화를 완료하는 절차에 의해 활성화가 수행될 때의 제어 절차를 나타낸 흐름도.
도 22는 본 발명의 실시예에 따른 화상 디스플레이 장치의 디스플레이 패널을 나타낸 부분 절단된 사시도.
도 23a 및 도 23b는 디스플레이 패널의 정면 상에서의 형광 물질의 배열의 예를 나타낸 평면도.
도 24a 및 도 24b는 각기 본 실시예에 사용된 평탄한 표면 전도형 전자 방출 소자를 나타낸 평면도 및 단면도.
도 25a, 25b, 25c, 25d 및 25e는 플랫 표면 전도형 전자 방출 소자의 제조시의 단계들을 나타낸 단면도.
도 26은 포밍 처리의 인가 전압 파형을 나타낸 그래프.
도 27a 및 도 27b는 활성화 처리시의 인가 전압 파형과 방출 전류 Ie의 변화를 각기 나타낸 그래프.
도 28은 본 실시예에 사용된 스텝형 표면 전도형 전자 방출 소자를 나타낸 단면도.
도 29a, 29b, 29c, 29d, 29e 및 29f는 스텝형 표면 전도형 전자 방출 소자를 제조하는 단계들을 나타낸 단면도.
도 30은 본 실시예에 사용된 표면 전도형 전자 방출 소자의 통상적인 특성을 나타낸 그래프.
도 31은 본 실시예에 사용된 다중 전자빔원의 기판을 나타낸 평면도.
도 32는 본 실시예에 사용된 다중 전자빔원의 기판의 일부를 나타낸 단면도.
도 33은 제8 실시예에 사용된 활성화 장치를 나타낸 블럭도.
도 34는 제8 실시예에 사용된 메모리의 내용을 나타낸 테이블.
도 35는 제8 실시예의 활성화 과정을 설명하기 위한 그래프.
도 36은 종래 기술을 나타낸 평면도.
도 37, 38, 39, 40a 및 40b는 문제점들을 설명하기 위한 회로도.
도 41 및 도 42는 문제점들을 설명하기 위한 그래프.
도 43a 및 도 43b는 각기 문제점들을 설명하기 위한 회로도 및 그래프.
도 44는 본 발명의 실시예 9에 관한 통전(通電) 활성화 장치의 구성을 도시한 블록도.
도 45는 본 발명의 실시예 9에 관한 라인 선택 회로의 구성을 도시한 회로도.
도 46은 본 실시예 9에 관한 화소 전극 구동 회로의 구성을 도시한 블록도.
도 47은 실시예 9에 있어서, 1번째의 행 배선에 접속된 표면 전도형 방출 소자를 통전 활성화하고 있을 때의 상태를 도시한 도면.
도 48a, 48b는 실시예 9에서 어느 1행 배선에 접속되어 있는 표면 전도형 방출 소자를 통전 활성화하고 있을 때의 각 소자의 구동 전위 분포를 설명하는 도면.
도 49는 본 발명의 실시예 9에 관한 활성화 처리를 도시한 플로우차트.
도 50은 본 발명의 실시예 10에 관한 활성화 장치의 구성을 도시한 블록도.
도 51은 본 발명의 실시예 10에 관한 활성화 처리를 도시한 플로우차트.
도 52는 본 발명의 실시예 11에 있어서 소자를 통전 활성화하는 구동예를 도시한 도면.
도 53은 실시예 11에 있어서 소자를 통전 활성화하는 구동예를 배선 저항을 포함하여 설명하는 도면.
도 54는 실시예 11에 관한 통전 활성화를 나타내는 플로우차트.
도 55는 도 44의 통전 처리 회로의 일부 구성도.
도 56은 실시예 12에 있어서 행 배선을 동시 구동할 때의 각 행 배선의 활성화 특성도.
도 57은 실시예 12에 있어서의 활성화시의 전위 분포를 도시한 도면.
도 58은 실시예 12에 있어서의 활성화 처리를 도시한 플로우차트.
도 59는 실시예 13에 있어서의 활성화 처리를 도시한 플로우차트.
도 60은 실시예 14에 있어서의 활성화 처리를 도시한 플로우차트.
도 61은 실시예 15에 관한 통전 장치의 일부 구조도.
도 62는 실시예 15에 있어서의 활성화 전류를 설명하는 도면.
도 63은 실시예 15에 있어서의 활성화 전류의 히스토그램을 설명하는 도면.
도 64는 실시예 15에 있어서의 활성화 처리를 도시한 플로우차트.
도 65는 실시예 15에 있어서의 재활성화 처리를 도시한 플로우차트.
도 66은 실시예 16에 있어서의 활성화 전류를 설명하는 도면.
도 67은 실시예 16에 있어서의 활성화 처리를 도시한 플로우차트.
도 68은 실시예 17에 있어서의 활성화 전류를 설명하는 도면.
도 69는 실시예 17에 있어서의 활성화 처리를 도시한 플로우차트.
도 70은 2라인을 동시에 열배선으로부터 전위 보상을 행하면서 활성화 전압을 인가하는 상태를 나타내는 모식도.
도 71은 표시 장치의 일부 절단 구성도.
도 72는 도 71의 진공 기기의 구조적인 요인에 의한 활성화 재료 개스의 분포를 도시한 도면.
도 73a∼73c는 2라인을 동시에 열배선으로부터 전위 보상을 행하면서 활성화 전압을 인가하는 경우의 행 배선 상의 전위 분포, 열배선측에서 인가하는 전위 분포, 및 소자에 인가되는 전위 분포를 도시한 도면.
도 74a∼74c는 2라인 동시의 활성화 전위를 인가했을 때의, 행 배선 상의 전위 분포, 열배선측으로부터 인가하는 전위 분포, 및 소자에 인가되는 전위 분포를 도시한 도면.
도 75는 본 발명의 실시예 18에 관한 통전 활성화 장치의 구성을 도시한 블록도.
도 76은 도 75의 라인 선택 회로의 구성을 도시한 회로도.
도 77은 도 75의 전류 검출 회로의 구성을 도시한 블록도.
도 78은 도 75의 구동 회로의 구성을 도시한 블록도.
도 79는 배선 저항의 측정을 설명하는 도면.
도 80은 실시예 18에 관한 동시 선택 라인의 조합법을 설명하는 도면.
도 81은 구동 회로에서의 전위 분포를 보정하는 상태를 설명하는 도면.
도 82a, 82b는 활성화 처리 중에 변화하는 전위 분포를 설명하는 그래프.
도 83은 통전 포밍 전의 행 단위의 전도막의 저항 측정을 설명하는 도면.
도 84는 실시예 19에 관한 동시 선택 라인의 조합법을 설명하는 도면.
도 85는 실시예 20에 관한 동시 선택 라인의 조합법을 설명하는 도면.
도 86은 2행째의 표면 전도형 방출 소자에 통전 활성화용 전압을 인가하는 경우의 등가 회로도.
도 87a, 87b는 도 86에 있어서의 2행째를 통전 활성화할 때의 등가 회로도와 활성화에 있어서의 소자 인가 전압의 변화를 도시한 도면.
도 88은 통전 활성화되어 가는 과정에서의 소자 전류 If와 방출 전류 Ie의 상태를 도시한 도면.
도 89는 본 발명의 실시예 21에 관한 통전 활성화 장치의 구성을 도시한 블록도.
도 90a, 90b는 인출 배선 패턴을 설명하는 도면.
도 91a, 91b는 실시예 21에 관한 동시 선택 라인의 조합법을 설명하는 도면.
도 92는 구동 회로에서의 전위 분포를 보정하는 상태를 설명하는 도면.
도 93a, 93b는 활성화 처리 중에 변화하는 전위 분포를 설명하는 도면.
도 94a, 94b는 실시예 22에 있어서의 활성화 재료 개스 분포를 설명하는 도면.
도 95의 (a)와 (b)는 실시예 22에 관한 동시 선택 라인의 조합법을 설명하는 도면.
<도면의 주요 부분에 대한 부호의 설명>
101 : 표면 전도형 전자 방출 소자 기판
102 : 라인 선택 회로
103 : 전류 검출 회로
104 : 전원
105 : 타이밍 발생 회로
106 : 제어 회로
107 : 버퍼 증폭기
108 : 전위 분포 발생 회로
문제점들은 이하에 상세히 설명될 것이다.
본 발명자는 전술된 종래의 표면 전도형 전자 방출 소자에 부가하여 다양한 재료, 다양한 제조 방법 및 다양한 구조의 표면 전도형 전자 방출 소자를 조사하였다. 더욱이, 본 발명자들은 다수의 표면 전도형 전자 방출 소자를 가진 다중 전자빔원과 이 다중 전자빔원을 이용한 화상 디스플레이 장치에 대해 포괄적으로 연구하였다.
본 발명자들은 예를 들면 도 37에 나타난 전기적인 기록 방법을 가진 다중 전자빔원을 연구하였다. 즉, 다수의 표면 전도형 전자 방출 소자는 도 37에 나타난 바와 같이, 2차원적인 매트릭스로 배열되어 다중 전자빔원을 획득하게 된다.
도 37을 참조하면, 참조 번호(4001)는 표면 전도형 전자 방출 소자를, (4002)는 행 방향 배선을, (4003)은 열 방향 배선을 지칭한다. 행 및 열 방향 배선(4002, 4003)은 실제적으로 한정된 전기 저항을 가지고, 도 37의 배선 저항(4004, 4005)으로서 참조된다. 이 배선 방법은 간단한 매트릭스 배선 방법이라 불리운다.
도시의 편의상, 다중 전자빔원은 6×6 매트릭스로 도시되었지만, 이 매트릭스의 사이즈는 이에 국한되지 않는다. 예를 들면, 화상 디스플레이 장치용 다중 전자빔원에서, 원하는 화상 디스플레이를 행하기에 충분한 다수의 소자들이 배열되고 배선된다.
표면 전도형 전자 방출 소자들이 간단한 매트릭스로 배열되어 있는 다중 전자빔원에 있어서, 적절한 전기 신호들이 행 및 열 방향 배선들(4002, 4003)에 인가되어 원하는 전자빔을 출력한다. 예를 들면, 매트릭스의 임의의 행 상의 표면 전도형 전자 방출 소자들을 구동하기 위하여, 선택 전위 Vs는 선택될 행 상의 열 방향 배선(4002)에 인가되고, 이와 동시에 비선택 전위 Vns는 비선택된 행 상의 행 방향 배선(4002)에 인가된다. 이와 동기하여, 전자빔을 출력하기 위한 구동 전위 Ve는 열 방향 배선(4003)에 인가된다. 이 방법에 따르면, 배선 저항들(4004, 4005) 양단의 전위 강하가 무시되는 경우, 전압(Ve - Vs)은 선택된 행 상의 표면 전도형 전자 방출 소자에 인가되고, 전압(Ve - Vns)는 비선택된 행 상의 표면 전도형 전자 방출 소자에 인가된다. 전위 Ve, Vs, Vns가 적절한 레벨로 설정되는 경우, 원하는 강도를 가진 전자빔은 선택된 행 상의 표면 전도형 전자 방출 소자로부터만 출력되어야 한다. 상이한 구동 전위 Ve가 각 열 방향 배선들에 인가될 때, 강도가 상이한 전자빔들은 선택된 행 상의 각 소자로부터 출력되어야 한다. 표면 전도형 전자 방출 소자가 높은 응답 속도를 가지기 때문에, 전자빔을 출력하기 위한 시간은 구동 전위 Ve를 인가하기 위한 시간을 변경함으로써 변경될 수 있다.
표면 전도형 전자 방출 소자를 간단한 매트릭스로 배열함으로써 획득된 다중전자빔원은 다양한 응용을 가진다. 예를 들면, 화상 정보에 대응하는 전압 신호가 적절하게 인가될 때, 다중 전자빔원은 화상 디스플레이 장치용 전자원으로서 인가될 수 있다.
본 발명은 표면 전도형 전자 방출 소자의 특성을 향상시키기 위한 연구가 폭 넓게 진행되어 제조되는 동안 활성화 처리가 효과적으로 수행되었다는 것을 발견하였다.
전술된 바와 같이, 표면 전도형 전자 방출 소자의 전자 방출부는 전도형 박막을 통하여 전류를 흐르게 하는 처리(포밍 처리)에 의해 형성되어 이 박막을 부분적으로 파손 또는 변형함으로써 균열이 생긴다. 활성화 처리가 연속적으로 수행되는 경우, 전자 방출 특성이 크게 향상될 수 있다.
활성화 처리시, 포밍 처리에 의해 형성된 전자 방출부는 적절한 조건 하에서 통전시켜서 전자 방출부 근방에 탄소 또는 탄소 화합물과 같은 퇴적물이 피착되게 한다. 예를 들면, 그라파이트 단결정, 그라파이트 다결정, 비정질 탄소 또는 그 혼합물은 유기 재료가 적절한 부분 압력에서 존재하며 전체 압력은 10-4내지 10-5Torr인 대기압에서 전압 펄스를 주기적으로 인가함으로써 전자 방출부 둘레에 500Å 이하의 두께로 피착된다. 이들 조건은 단지 일례이고 표면 전도형 전자 방출 소자의 재료 및 형태에 따라 적절하게 변경된다.이와 같은 프로세싱은 동일한 인가 전압에서 통전 포밍 직후의 방출 전류보다 통상적으로 100배 이상 증가시킬 수 있다. (활성화 처리후 진공 분위기에서 유기물의 분압이 바람직하게 저감된다)이러한 이유로, 상술의 다수의 표면 전도형 방출 소자를 단순 매트릭스로 배열함으로써 다중 전자빔원을 제조할 시에 각 소자에 활성화 처리를 행하는 것이 바람직하다.이와 같이 제조 공정동안 포밍 프로세싱에 위한 고저항화 처리 및 활성화 처리를 행하는 표면 전도형 전자 방출 소자를 화상 형성 장치에 응용하는 경우, 다음과 같은 문제가 있었다. 제조 공정 동안 활성화 처리의 문제점이 설명된다.
표면 전도형 전자 방출 소자를 응용한 각종 화상 형성 패널에 있어서는 당연한 일이지만, 고품위 고정밀 화상이 기대된다. 이것을 실현하기 위해서는 예를 들면, 단순 매트릭스로 배열된 다수의 표면 전도형 전자 방출 소자를 이용한다. 따라서, 수백 내지 수천개의 행 및 열을 갖는 많은 소자 라인이 필요한 반면, 표면 전도형 전자 방출 소자가 균일한 소자 특성을 갖는 것이 기대된다. 실제로 고 품위, 고정밀한 각종 화상 형성 패널을 제작하기 위해서는 다수의 표면 전도형 전자 방출 소자를 균일하게 제작할 필요가 있다.
예를 들면, 활성화 처리에 의한 다수의 표면 전도형 전자 방출 소자를 형성하는 방법으로서, 본 출원인은 매트릭스로 배열된 표면 전도형 전자 방출 소자들을 복수의 그룹들로 분할하고 활성화 전압을 그룹 단위로 순차적으로 인가하는 방법을 채택하였다. 즉, 활성화 전압은 도 38에 나타난 바와 같은 M×N 표면 전도형 전자 방출 소자들에 행 단위로 순차적으로 인가하였다. 도 38에서, 참조 부호 EY1∼EYn와 EX1∼EXn은 배선들을 지칭한다.
도 39는 활성화 전압이 제2 행 상의 표면 전도형 전자 방출 소자들(도 39의 흑색 소자들)에 인가되는 경우를 나타낸다. 도 39에 나타난 바와 같이, 배선 EX2는 활성화 전원에 접속되고, 나머지 전극들은 접지 레벨, 예를 들면 0V로 설정된다. 이 방법에 따르면, 제2 행 상의 표면 전도형 전자 방출 소자들만이 주로 활성화 전압을 수신하고, 나머지 표면 전도형 전자 방출 소자들은 어떠한 전압이나 전류도 수신하지 않는다. 이 방법에 의해 실제적으로 활성화를 행하여 표면 전도형 전자 방출 소자들이 보다 단일한 형태의 전자 방출 특성을 나타낸다는 것을 발견하였다.
그러나, 전자 방출 특성의 변화를 완전히 제거한다는 것은 곤란하고, 특히 상이한 전자 방출 특성을 지닌 소자들이 매트릭스의 한쪽 사이드를 따라 분포되어 있다. 보다 구체적으로, 활성화 상태의 공급 단자로부터 일측면 상의, 예를 들면 도 39의 우측 상에 표면 전도형 전자 방출 소자들이 불량한 전자 방출 특성을 나타냈다. 그러한 소자들이 화상 형성 장치의 전자원용으로 사용되는 경우, 화상의 일측면 상의 밝기 또는 농도가 부족하게 된다.
본 발명자들은 다음과 같은 문제점의 원인을 폭넓게 연구하였고 제거하였다.
도 39에 나타난 전술된 방법에 따르면, 활성화 전압은 주로 한 행 상의 표면 전도형 전자 방출 소자들에만 인가될 수 있다. 그러나, 배선들 EY1∼EYn과 EX1∼EXn의 전기 저항은 실제로 0이 아니기 때문에, 전류 흐름은 전위 강하의 원인이 된다. 이를 방지하기 위하여, 도 39의 활성화 전압을 수신하는 제2 행 상의 표면 전도형 전자 방출 소자들의 그룹에 관심이 모아졌다. 이들 배선 저항을 포함하는 모델은 도 40a에 나타나 있다.
도 40a에서, 참조 부호 F1∼FN은 표면 전도형 전자 방출 소자들을; r1∼rN은 행 배선 EX2 상의 소자들 간의 배선 저항을; ry는 각각의 배선들 EY1∼EYN의 공급 단자로부터 대응되는 표면 전도형 전자 방출 소자로의 배선 저항을 지칭한다. 행 배선 EX2는 일반적으로 일정한 선폭 및 두께를 가지는 재료로부터 형성되도록 설계되기 때문에, r1∼rN은 제조의 변화를 제외하고 동일하도록 고려될 수 있다. 배선들 EY1∼EYN이 일반적으로 단일 형태로 설계되기 때문에, 각 배선의 저항 ry는 동일하게 되도록 고려될 수 있다.
도 40a에 나타난 모델을 통한 전류 흐름은 도 40b를 참조하여 설명될 것이다. 도 40b에서, I를 활성화 전원으로부터 공급된 전류라 하고, i1∼iN을 표면 전도형 전자 방출 소자들 F1∼FN로부터 흐르는 전류하고 하면, 전류 I는 소자들 Fk를 통하여 흐르는 소자 전류 ik의 합계, 예를 들면 I =Σ{k = 1∼N}ik에 의해 결정된다.
또한, ir1∼irN을 행 방향의 각 소자들의 배선 저항들 r1∼rN을 통하여 흐르는 전류라고 가정하면, irp = I - Σ{k = 0∼p-1}ik{여기서 i0 = 0, p = 1∼N의 정수}가 된다.
바꾸어 말하자면, r1을 통하여 흐르는 전류 ir1은 모든 표면 전도형 전자 방출 소자들을 통하여 흐르는 전류들의 합계와 동일하고, r2를 통하여 흐르는 전류 ir2는 모든 표면 전도형 전자 방출 소자들을 통하여 흐르는 전류의 합계로부터 표면 전도형 전자 방출 소자 F1를 통하여 흐르는 전류 f1을 감함으로써 구해진 차와 동일하다. rN을 통하여 흐르는 전류 irN는 표면 전도형 전자 방출 소자 FN을 통하여 흐르는 전류 iN과 동일하다. 따라서, 전원 근방의 행 방향 배선에는 더 큰 전류가 흐른다.
활성화 처리에서, 소자 전류 및 방출 전류의 변화는 활성화 개시 후 시간 경과에 따라 관찰된다. 이는 도 41을 참조하여 설명될 것이다. 도 41은 매트릭스 형태로 배열된 표면 전도형 전자 방출 소자들 중 하나가 활성화될 때의 활성화 특성을 나타낸 그래프이다. 도 41에 나타난 바와 같이, 활성화 처리가 시작될 때, 소자 전류(도 41에서의 If)와 표면 전도형 전자 방출 소자를 통하여 흐르는 방출 전류(도 41의 Ie)는 결국 통전 및 포화 상태에 따라 증가한다. 즉, 표면 전도형 전자 방출 소자를 통하여 흐르는 전류는 활성화 처리의 진행 상태에 따라 증가하고, 최대 전류는 활성화 처리의 마지막에 표면 전도형 전자 방출 소자를 통하여 흐른다.
활성화 전압이 도 40a, 40b 및 41의 행 단위로 순차적으로 인가될 때, 전위 강하는 활성화의 진행 상태에 따라 각 소자들을 통하여 흐르는 소자 전류 If에 따라 배선 저항들 r1∼rN을 통하여 발생되고, 전위 강하는 활성화 종료시에 최대가 된다. 이 때, 동일한 행 상에 배열된 표면 전도형 전자 방출 소자들은 도 42에 나타난 전압 분포를 나타낸다. 도 42에서, 가로 좌표는 각 표면 전도형 전자 방출 소자의 번호를 나타내고, 세로 좌표는 표면 전도형 전자 방출 소자에 인가된 전압을 나타낸다. 세로 좌표 상의 Eac는 활성화 전원의 출력 전위를 나타낸다는 것에 유의하다. 활성화 처리가 이러한 방법으로 행 단위로 수행된다면, 활성화 종료시에 각 소자들에 인가된 전압은 크게 분포된다. 그 결과, 상이한 전자 방출 특성을 가진 소자들은 매트릭스의 일측면을 따라 분포된다. 특히, 활성화시 공급 단자로부터 멀리 떨어진 소자는 충분한 활성화 전압을 수신할 수 없고, 도 41에 나타난 이상적인 활성화가 실패하여, 표면 전도형 전자 방출 소자의 전자 방출 특성이 불충분하게 된다. 따라서, 매트릭스로 배열된 소자들이 화상 형성 장치의 전자원용으로 사용될 때, 화상의 일측 상의 밝기 또는 농도가 부족하게 된다.
전술된 설명은 간단한 매트릭스 형태로 배열된 표면 전도형 전자 방출 소자용 기판의 일측면으로부터 수행된 활성화 처리에 관한 것이다. 또한, 동일한 문제는 전극들이 2가지 측면으로부터 추출될 때 발생한다. 도 43a는 전극들이 2가지 측면으로부터 추출될 때의 통전 회로를 나타낸 회로도이고, 도 43b는 이 경우 소자 인가 전압 분포를 나타낸다. 도 43a 및 도 43b로부터 명백히 알 수 있는 바와 같이, 2개의 측면 상의 전극들로부터 통전 처리에 있어서, 중심에서의 표면 전도형 전자 방출 소자의 특성은 일측면으로부터 통전 처리에서 기술된 바와 같은 이유에 의해 저하된다.
이러한 문제점을 해결하기 위하여, 간단한 매트릭스로 표면 전도형 전자 방출 소자를 배열함으로써 형성된 전자원이 일정한 전자 방출 특성을 획득할 수 있게 하는 제조 방법 및 장치와 이 방법에 의해 제조된 전자원이 다음 실시예에서 설명될 것이다.
본 발명의 특징이 기술될 것이다.
본 발명의 일 특징에 따르면, 전자원 제조 방법은 복수 개의 전도성 부재들에 공통 접속된 배선을 통하여 전자 방출 소자들의 적어도 일부로서 기능하는 복수 개의 전도성 부재들의 제1 부분에 전위를 인가하고, 복수 개의 전도성 부재들의 제2 부분들에 전위를 인가함으로써, 복수 개의 전도성 부재들에 전압이 인가되는 단계를 포함하되, 복수 개의 전도성 부배들의 제2 부분에 인가된 전위는 복수개의 전도성 부재들에 공통 접속된 배선들에서 복수개의 전도성 부재들의 제1 부분에 각기 접속된 부분에서 전위 간의 차로 인한 복수 개의 전도성 부재들에 인가된 전압을 차를 완화시키도록 설정되는 것을 특징으로 한다.
전도성 부재의 제1 및 제2 부분들의 전위 간의 전위차에 대응하는 전압은 전도성 부재에 인가된다. 예를 들면, 배선 상의 각 부분들 간의 전위가 상이할 때, 전도성 부재의 제2 부분의 전위는 동일하게 설정된다면, 전도성 부재들의 제1 및 제2 부분들 사이에 인가된 전압은 서로 상이하게 된다. 본 발명에 따르면, 전도성 부재들의 제1 및 제2 부분들에 인가된 전압은 제2 부분의 전위를 전압 간의 차를 완화시킬 수 있도록 설정함으로써 서로 밀접하게 될 수 있다.
제1 부분과 제2 부분 사이에 전압을 실질적으로 인가하기 위하여, 상이한 전위가 제1 및 제2 부분에 인가된다. 어느 하나의 전위는 접지 전위일 수 있다.
전압을 수신하고 전자 방출 소자의 적어도 일부로서 기능하는 전도성 부재로서, 예를 들면, 표면 전도형 전자 방출 소자의 포밍 단계를 거친 것이 적절하게 사용될 수 있다.
전도성 부재로서, 전도성 막이 사용될 수 있다. 전압을 수신하는 전도성 부재의 형태로서, 제1 부분과 제2 부분 사이에 고저항 부분을 가진 형태, 예를 들면 제1 부분과 제2 부분 사이에 형성된 갭이 채택될 수 있다. 전압 인가 단계는 특히 갭 내에 또는 그 근방에 피착물을 피착하는 단계에 적용될 수 있다. 전압 인가 단계는 다음 실시예에서 기술되는 바와 같이, 전도성 부재를 통하여 흐르는 전류가 증가하거나 전도성 부재에 접속된 배선을 통하여 흐르는 전류가 증가할 때 적합하다.
전자원이 매트릭스를 구성하는 복수 개의 행 및 열 배선들을 가질 때, 전압 인가 단계는 행 배선에 인가된 전위 및 각 전도성 부재의 제2 부분에 각기 접속된 열 배선에 인가된 전위에 의해 하나의 행 배선에 접속된 제1 부분을 갖는 복수 개의 전도성 부재들에 대해 수행된다.
제2 부분에 인가된 전위는 제1 부분에 인가된 전위의 변화에 따라 변경될 수도 있다. 특히 전도성 부재의 제1 부분과 제2 부분 사이의 저항값이 전압 인가에 따라 변동될 때, 배선 상의 전위 강하의 정도 또한 변동되고, 제1 부분의 전위가 변동하기 때문에, 제2 부분에 인가된 전위는 제1 부분의 전위 변화에 따라 제어하는 것이 바람직하다.
제1 부분에 인가된 전위는 반드시 측정될 필요는 없다. 예를 들면, 전위는 전도성 부재를 통하여 흐르는 전류를 측정함으로써 추정될 수 있다. 측정된 전류에 따라 제2 전위를 자동적으로 설정하기 위한 회로가 사용될 수도 있다.
또한, 제1 부분에 인가된 전위와 제2 부분에 인가된 전위 중 하나 또는 둘다 펄스로서 인가되는 것이 바람직하다.
특히, 복수 개의 전도성 부재에 공통 접속된 배선에 인가된 전위와 제2 부분에 인가된 전위는 펄스로서 인가되고, 복수 개의 전도성 부재에 공통 접속된 배선에 인가된 펄스형 전위는 제2 부분에 인가된 펄스형 전위 후에 인가된다.
전도성 부재는 매트릭스를 구성하는 복수 개의 행 배선들 중 하나와 복수개의 열 배선들 중 하나에 접속되는 것이 바람직하고, 전압 인가 단계는 복수 개의 행 배선들로부터 선택된 행 배선에 접속된 전도성 부재들에 선택된 행 배선에 인가된 전위에 따라 제1 부분에 인가된 전위와 복수 개의 열 배선들에 인가된 전위에 따라 제2 부분에 인가된 전위만큼 전압을 인가하는 단계를 포함한다.
전압 인가 단계에서, 복수 개의 행 배선들 중에서 비선택된 행 배선은 열 배선에 인가된 전위와의 전위차로 인해 비선택된 행 배선을 통하여 흐르는 전류를 억제하기 위한 전위를 수신하는 것이 바람직하다.
더욱이, 비선택된 행 배선에 인가된 전위와 열 배선에 인가된 전위 중 하나 또는 둘다 복수 개의 열 배선들에 인가된 전위의 최대 및 최소값 사이의 전위, 예를 들면 최대 및 최소값 사이의 중간값으로 비선택된 행 배선의 전위가 설정되도록 설정하는 것이 바람직하다.
비선택된 행 배선에 인가된 전위와 열 배선에 인가된 전위 중 하나 또는 둘다 복수 개의 열 배선들에 인가된 전위의 최대값과 최소값 사이의 접지 전위로 설정되도록 설정하는 것이 바람직하다.
전자원 제조 방법은 선택될 행 배선들을 순차적으로 스위칭하면서 전압을 인가하는 단계를 포함하는 것이 바람직하며, 보다 바람직하기로는 소정 행 배선을 선택하고 이 선택된 행 배선에 접속된 전도성 부재들에 일정 시간격으로 전압을 인가함으로써, 전압이 인가되는 단계와 전술된 시간격 동안 다른 행 배선을 선택하고 이 다른 행 배선에 접속된 전도성 부재들에 전압을 인가하는 단계를 포함하는 것이다.
본 발명의 다른 특징으로서, 전자원을 가진 화상 형성 장치와 전자원으로부터 방출된 전자의 조사시 화상이 형성되는 화상 형성 부재를 제조하는 방법은 전술된 전자원 제조 방법에 의해 전자원을 제조하는 단계와, 전자원과 화상 형성 부재를 어셈블링하는 단계를 포함하는 것을 특징으로 한다.
본 발명의 또 다른 특징으로서, 전자원 제조 장치는 복수 개의 전도성 부재들에 공통 접속된 배선을 통하여 전자 방출 소자들의 적어도 일부로서 기능하는 복수 개의 전도성 부재들의 제1 부분에 전위를 인가하는 제1 회로와, 복수 개의 전도성 부재들의 제2 부분들에 전위를 인가하는 제2 회로를 포함하되, 제2 회로는 복수 개의 전도성 부재들에 공통 접속된 배선에서 복수 개의 전도성 부재들의 제1 부분에 각기 접속된 부분에서의 전위들 간의 차로 인한 복수 개의 전도성 부재들에 인가된 전위의 차를 완화시킬 수 있도록 복수 개의 전도성 부재들의 제2 부분에 인가된 전위를 설정한다.
예를 들면, 전술된 장치는 전도성 부재를 통하여 흐르는 전류를 모니터링하기 위한 전류 검출 회로를 포함하는 것이 바람직하다.
제2 회로는 전도성 부재를 통하여 흐르는 전류에 기초하여 전위를 설정하는 것이 바람직하다.
제2 회로는 제2 부분에 대한 전위의 적절한 시점에 따라 제2 부분에 인가된 전위를 제어하는 것이 바람직하다.
제2 회로는 제2 부분에 인가된 전위를 설정하기 위해 언급된 메모리 수단을 포함할 수도 있다.
제2 회로는 배선에 공통 접속된 복수 개의 전도성 부재의 제1 부분에 각기 접속된 부분에서의 전위차와 동일한 전위차를 생성하는 회로를 포함할 수도 있다. 그 구성은 예를 들면, 복수 개의 전도성 부재 각각으로부터의 전기 전류를 줄이거나 배선의 저항과 실질적으로 동일한 저항을 가진 등가의 배선 저항 어레이의 선정된 포인트에서 복수 개의 전도성 부재 각각에 전기 전류를 공급함으로써 구현될 수 있다. 복수 개의 전도성 부재들에 흐르는 전류값은 배선에 흐르는 전류를 모니터링하고 이 배선과 접속된 전도성 부재들의 개수로 모니터링된 값을 나눔으로써 구해질 수 있다. 대용적으로, 복수 개의 전도성 부재들에 흐르는 전류값은 제2 부분과 접속된 각 배선을 흐르는 전류를 측정함으로써 구해질 수 있다. 더욱이, 전류는 미리 측정된 데이타에 따라 구해질 수 있다. 각 제2 부분에 인가될 전위는 전위 분포와 오프셋 전위를 중첩시킴으로써 구해진다.
제1 회로에 배선의 2개의 측면으로부터 전위가 인가되는 경우, 전위 강하의 정도는 억제될 수 있다.
매트릭스를 형성하는 복수 개의 행 배선들과 복수 개의 열 배선들에 접속된 복수 개의 전도성 부재들에 전압을 인가하는 전압 인가 회로는, 복수 개의 행 배선들 중에서 선택된 행 배선에 선정된 전위를 공급하는 제1 회로와; 복수 개의 열 배선들 각각에 선정된 전위를 공급하는 제2 회로를 포함하되, 상기 제2 회로는 등가의 배선 저항 어레이와 제어 전류원을 가진 전위 분포 발생 회로를 포함하고, 등가 배선 저항 어레이는 행 배선의 저항과 실질적으로 동일한 저항을 가지며, 제어 전류원은 상기 복수 개의 전도성 부재들에 흐르는 전류를 싱크(sink)하거나 공급하도록 하는 기능을 한다.
제2 회로는 상기 전위 분포 발생 회로로부터 생성된 전위 분포와 오프셋 전위를 중첩시키기 위한 회로를 가지는 것이 바람직하다. 예를 들면, 버퍼 증폭기는 그러한 회로로서 기능할 수도 있다.
전술된 전도성 부재는 다양한 구성을 가질 수도 있다. 예를 들어, 전도성 부재는 다른 전위가 인가될 때 전기 전류를 패스시키는 한 쌍의 전극을 가질 수도 있다.
상세한 설명은 이하에 기술될 것이다.
또한, 본원은 전자원(電子源)의 제조 방법으로서 이하의 발명을 포함한다. 이하의 발명은 이상 설명한 발명과 조합하여 이용할 수 있다.
복수의 전자 방출 소자를 갖는 전자원의 제조 방법은, 서로 교차하는 방향으로 개략적으로 배치되는 행 배선의 복수와 열 배선의 복수로 이루어지는 매트릭스 배선을 이용하여, 상기 복수의 행 배선 중의 일부 또한 복수의 동시에 선택된 행 배선에 접속되어 있는 상기 전자 방출 소자의 적어도 일부가 되어야 할 복수의 전도성 부재에 전압을 인가하는 단계를 갖고 있고, 상기 전압을 인가하는 단계는 상기 복수의 전도성 부재의 제1 부분에 상기 선택된 행 배선을 통해 전위를 인가함과 동시에, 상기 복수의 전도성 부재의 제2 부분에 상기 복수의 열 배선을 통해 전위를 인가하여, 행 배선과 열 배선을 통해 인가되는 전위차에 의한 전압을 인가하는 것이고, 상기 복수의 전도성 부재 각각의 상기 제2 부분에 인가되는 전위는 상기 행 배선에 있어서의 상기 복수의 전도성 부재 각각의 상기 제1 부분이 접속되는 부분마다의 전위 차이에 의한 상기 복수의 전도성 부재 각각에 인가되는 전압의 차를 완화하도록 설정되는 것을 특징으로 한다.
여기에서, 상기 전압을 인가하는 단계는 상기 복수의 행 배선 전체가 적어도 1회는 상기 선택된 행 배선으로 되는 상태를 경험할 때까지 복수회 행하는 것이 바람직하다.
또한, 상기 전압을 인가하는 단계에 있어서 상기 동시에 선택되는 행 배선을 결정하는 단계를 가지는 것이 바람직하다.
또한, 상기 결정하는 단계에 있어서는, 선택된 때에 흐르는 전류가 소정치로 되는 행 배선은 선택 대상으로부터 제외되도록 하는 것이 바람직하다.
또한, 상기 동시에 선택되는 행 배선은 서로 인접하지 않는 행 배선인 것이바람직하다.
또한, 상기 동시에 선택되는 행 배선은 선택된 때에 흐르는 전류치가 가까운 행 배선이 동시에 선택되도록 결정되는 것이 바람직하다.
또한, 상기 동시에 선택되는 행 배선은 선택된 때에 상기 열 배선으로부터 인가하는 보상 전위가 가까워지는 행 배선이 동시에 선택되도록 결정되는 것이 바람직하다.
또한, 상기 동시에 선택되는 행 배선의 수를 변경하여 상기 전압을 인가하는 단계를 복수회 행하도록 해도 좋다.
또한, 상기 동시에 선택되는 행 배선의 수는 상기 전압을 인가하는 단계에 있어서 전자원에 투입되는 전력에 기초하여 결정되도록 해도 좋다.
또한, 상기 동시에 선택되는 행 배선은 동시에 선택된 복수의 행 배선 각각과 공통의 열 배선에 접속되는 복수의 상기 전도성 부재 각각의 상기 제2 부분에 인가되는 전위 차가 소정치 이내로 되도록 결정되도록 해도 좋다.
또한, 상기 전압을 인가하는 단계에 있어서 상기 열 배선에 인가되는 전위는 동시에 선택된 복수의 행 배선 각각과 공통의 열배선에 접속되는 복수의 상기 전도성 부재 각각의 상기 제2 부분에 인가되는 전위 차가 소정치 이내로 되게 결정되도록 해도 좋다.
또한, 상기 열 배선을 통해 인가되는 전위는 상기 선택되는 행 배선에 흐르는 전류치에 기초하여 결정되도록 해도 좋다.
또한, 상기 열 배선을 통해 인가되는 전위는 상기 동시에 선택되는 행 배선각각에 흐르는 전류의 평균치에 기초하여 결정되도록 해도 좋다.
또한, 상기 동시에 선택되는 행 배선 각각에 흐르는 전류치를, 상기 평균치를 구하는 데에 사용할 것인 지를 판별하는 단계를 갖도록 해도 좋다.
또한, 상기 동시에 선택되는 행 배선 각각에 흐르는 전류치 중의 최대치와 소정치의 차에 기초하여 상기 판별을 행하도록 하거나, 상기 동시에 선택되는 행 배선 각각에 흐르는 전류치 중의 최소치와 소정치의 차에 기초하여 상기 판별을 행하도록 해도 좋다.
또한, 상기 전압을 인가하는 단계에 있어서, 상기 전도성 부재에 인가되는 상기 전압은 소정치 이상의 전압으로 되도록 제어되어 있으면 좋다.
또한, 상기 전압을 인가하는 단계에 있어서, 상기 전도성 부재에 인가되는 상기 전압이 소정치 이상의 전압으로 되도록 상기 열 배선을 통해 인가되는 전위가 제어되어 있으면 좋다.
또한, 상기 복수의 행 배선 중, 상기 선택의 대상으로 하지 않는 행 배선을 판별하는 단계를 갖도록 해도 좋다.
또한, 상기 선택의 대상으로 하지 않는 행 배선은 이상이 발생한 행 배선이기도 하다.
또한, 상기 선택의 대상으로 하지 않는 행 배선은 흐르는 전류치가 소정의 범위에서 벗어나는 행배선이기도 하다.
또한, 상기 선택의 대상으로 하지 않는 행 배선은 흐르는 전류치의 변화율이 소정의 범위에서 벗어나는 행 배선이기도 하다.
또한, 상기 선택의 대상에서 제외된 행 배선에 접속되는 상기 전자 방출 소자의 적어도 일부로 되어야 할 전도성 부재로 전압을 인가하는 다른 전압 인가 단계를 가지면 좋다.
또한, 상기 다른 전압 인가 단계에 있어서는 상기 선택 대상에서 제외된 행 배선을 선택하여 소정의 전위를 인가하고, 이 소정의 전위가 인가되는 행 배선에 접속되는 상기 전도성 부재의 상기 제2 부분에 상기 복수의 열 배선을 통해 상기 소정의 전위가 제공되는 행 배선에 의해 상기 제1 부분에 제공되는 전위와 다른 전위를 인가함으로써, 전압을 인가하면 좋다.
또한, 상기 다른 전압 인가 단계에 있어서는 상기 선택 대상에서 제외된 행 배선을 선택하여 소정의 전위를 인가하고, 이 소정의 전위가 인가되는 행 배선에 접속되는 상기 전도성 부재의 상기 제2 부분에 상기 복수의 열 배선을 통해 상기 소정의 전위가 제공되는 행 배선에 의해 상기 제1 부분에 제공되는 전위와 다른 전위를 인가함으로써 전압을 인가하는 것이고, 상기 복수의 전도성 부재 각각의 상기 제2 부분에 인가되는 전위는 상기 행 배선에 있어서의 상기 복수의 전도성 부재 각각의 상기 제1 부분이 접속되는 부분마다의 전위 차이에 의한 상기 복수의 전도성 부재 각각에 인가되는 전압의 차를 완화하도록 설정되면 좋다.
또한, 상기 전압을 인가하는 단계에 있어서 상기 동시에 선택하는 행 배선을 결정하는 단계를 갖고 있고, 이 결정하는 단계는 상기 복수의 행 배선 각각의 배선 저항을 측정해서, 이 저항치에 기초하여 상기 동시에 선택하는 행 배선을 결정하는 것이면 좋다.
또한, 상기 전도성 부재를 배치하는 단계를 갖고 있고, 상기 결정하는 단계는 상기 전도성 부재를 배치하기 전에 행하도록 해도 좋다.
또한, 상기 전도성 부재에 전자 방출부로 되는 갭(gap)부를 형성하는 단계를 갖고 있고, 상기 결정하는 단계는 상기 갭부를 형성하기 전에 행하도록 해도 좋고, 또한 상기 결정하는 단계는 상기 전도성 부재를 형성한 후, 상기 갭부를 형성하기 전에 행하도록 해도 좋다.
또한, 상기 전압을 인가하는 단계에 있어서 상기 동시에 선택하는 행 배선을 결정하는 단계를 갖고 있고, 이 결정하는 단계는 상기 전자원의 구조에 기초하여 상기 동시에 선택하는 행 배선을 결정하면 좋다.
또한, 상기 전압을 인가하는 단계에 있어서 상기 동시에 선택하는 행 배선을 결정하는 단계를 갖고 있고, 이 결정하는 단계는 상기 복수의 행 배선 각각에 접속되는 인출 배선에서의 전위 강하에 기초하여 상기 동시에 선택하는 행 배선을 결정하는 것이면 좋고, 특히 전위 강하 상태가 근사한 행 배선을 동시에 선택하도록 하면 좋다.
또한, 상기 전압을 인가하는 단계에 있어서 상기 동시에 선택하는 행 배선을 결정하는 단계를 갖고 있고, 이 결정하는 단계는 상기 각 전도성 부재의 위치에 있어서의 분위기에 기초하여 상기 동시에 선택하는 행 배선을 결정하면 좋고, 특히 접속되는 전도성 부재의 위치에 있어서의 분위기의 분포가 근사한 행 배선이 동시에 선택되도록 하면 좋다.
또한, 상기 결정하는 단계는 상기 각 전도성 부재의 위치에 있어서의 분위기 압력에 기초하여 상기 동시에 선택하는 행 배선을 결정하면 좋고, 특히 접속되는 전도성 부재의 위치에 있어서의 분위기 분압이 근사한 행 배선이 동시에 선택되도록 하면 좋다. 이미 설명한 바와 같이, 본 발명은 전자 방출부로의 퇴적물의 퇴적 단계에 적합하게 이용할 수 있고, 이 퇴적물의 재료가 되는 물질의 분압에 기초하여 결정하면 적합하다.
또한, 본원은 전자원의 제조 장치로서 이하의 발명을 포함하고 있다.
복수의 전자 방출 소자를 갖는 전자원의 제조 장치는, 서로 교차하는 방향으로 개략적으로 배치되는 행 배선의 복수와 열 배선의 복수로 이루어지는 매트릭스 배선을 이용하여 상기 복수의 행 배선 중의 일부와 복수의 동시에 선택된 행 배선에 접속되어 있는 상기 전자 방출 소자의 적어도 일부로 되어야 할 복수의 전도성 부재에 전압을 인가하는 장치를 갖고 있고, 상기 전압을 인가하는 장치는 상기 복수의 전도성 부재의 제1 부분에 상기 선택된 행 배선을 통해 전위를 인가하는 수단, 상기 복수의 전도성 부재의 제2 부분에 상기 복수의 열 배선을 통해 전위를 인가하는 수단, 여기에서 상기 복수의 전도성 부재 각각의 상기 제2 부분에 인가되는 전위는 상기 행 배선에 있어서의 상기 복수의 전도성 부재 각각의 상기 제1 부분이 접속되는 부분마다의 전위의 차이에 의한 상기 복수의 전도성 부재 각각에 인가되는 전압의 차를 완화하도록 설정되는 것을 특징으로 한다.
[제1 실시예]
본 발명의 일 실시예에 따른 표면 전도형 전자 방출 소자용 활성화 장치는 도 1을 참조하여 기술될 것이다. 우선, 본 발명이 적용되는 디스플레이 패널의 배치 및 제조 방법이 예시될 것이다.
(디스플레이 패널의 배치 및 제조 방법)
도 22는 도 1의 실시예에 사용된 디스플레이 패널(101)을 부분적으로 절단한 사시도로서, 패널의 내부 구조를 나타내고 있다.
도 22에서, 참조 번호(1005)는 후면 플레이트를; (1006)은 측벽을; (1007)은 정면 플레이트를 지칭한다. 이들 부분들(1005∼1007)은 디스플레이 패널 진공의 내부를 유지하는 밀폐된 콘테이너를 구성한다. 밀폐된 콘테이너를 구성하기 위하여, 각 부분들을 밀봉-접속(seal-connect)하여 충분한 강도를 얻고 밀폐된 조건을 유지하게 된다. 예를 들면, 프릿 글래스(frit glass)가 접합 부분에 도포되고, 대기 또는 질소 분위기에서 400∼500℃로 소결되기 때문에, 그 부분들은 밀봉-접속된다. 콘테이너의 내부로부터 공기를 배출시키기 위한 방법이 후술될 것이다.
후면 플레이트(1005)는 상부에 기판(1001)이 고정되고, 이 상부에는 N×M 냉음극 소자(1002)가 형성된다(M, N = 2 이상의 양의 정수로서, 원하는 디스플레이 화소들의 개수에 따라 적절하게 설정된다. 예를 들면, 고해상도 텔레비젼 디스플레이용 디스플레이 장치에서는, N = 3,000 이상, M = 1,000 이상이 바람직하다. 제1 실시예에서, N = 3,072 이상, M = 1,024.). N×M 냉음극 소자들은 M개의 행 방향 배선(1003)과 N개의 열 방향 배선(1004)을 가진 단순한 매트릭스로 배열된다. 참조 번호(1001∼1004)로 표기되어 있는 구성 요소들로 이루어진 부분은 다중 전자빔원으로서 칭할 것이다. 다중 전자빔원의 제조 방법 및 구조는 이하에 상세히 기술될 것이다.
본 실시예에서, 다중 전자빔원의 기판(1001)은 밀폐된 콘테이너의 후면 플레이트(1005)에 고정된다. 그러나, 다중 전자빔원의 기판(1001)이 충분한 강도를 가지고 있다면, 다중 전자빔원의 기판(1001) 또한 밀폐된 콘테이너의 후면 플레이트로서 기능할 수도 있다.
형광막(1008)은 정면 플레이트(1007)의 하부 표면 상에 형성된다. 이 실시예는 컬러 디스플레이 장치이기 때문에, 형광막(1008)은 CRT 분야에 사용되는 적색, 녹색 및 청색 형광 물질, 즉 3원색 형광 물질로 코팅된다. 도 23a에 나타난 바와 같이, 각 컬러 형광 물질은 스트라이프형 구조로 형성되고, 흑색 전도성 부재(1010)는 형광 물질의 스트라이프들 사이에 제공된다. 흑색 전도성 부재(1010)를 제공하는 목적은 전자빔 조사 위치가 어느 정도로 시프트된다고 할지라도 디스플레이 컬러 미스레지스트레이션(misregistration)을 방지하고, 외부광의 반사를 차단함으로써 디스플레이 콘트라스트의 저하를 방지하며, 전자빔에 의한 형광막의 통전을 방지하기 위한 것 등이 있다. 흑색 전도성 부재(1010)용 재료로서, 그라파이트가 주성분으로서 사용되지만, 전술된 목적을 획득될 수 있는 한 다른 재료들이 사용될 수도 있다.
더욱이, 형광막의 3원색은 도 23a에 나타난 바와 같은 스프라이프에 국한되지 않는다. 예를 들면, 도 23b에 나타난 델타 배열 또는 임의의 다른 배열이 사용될 수도 있다.
모노크롬(monochrome) 디스플레이 패널이 형성될 때, 단색 형광 물질이 형광막(1008)에 적용될 수도 있으며, 흑색 전도성 부재가 생략될 수도 있다는 것에 유의하라.
게다가, CRT 분야에 잘 알려져 있는 금속 백(metal back; 1009)은 후면 플레이트측 상의 형광막(1008) 상에 제공된다. 금속 백(1009)을 제공하는 목적은 형광막(1008)으로부터 방출되는 광의 미러 반사부에 의한 광-활용 비를 향상시키고, 네가티브 이온과의 충돌로부터 형광막(1008)을 보호하고, 전자빔 가속 전압을 인가하기 위한 전극으로서 사용하며, 형광막(1008)이 여기된 전자들의 전도성 경로로서 사용하기 위한 것 등 있다. 금속 백(1009)은 정면 플레이트 기판(1007) 상의 형광막(1008)을 형성하고, 형광막의 정면 표면을 매끄럽게 하며, 이 상부에 진공 피착에 의해 Al을 피착시킴으로써 형성된다. 저전압용 형광 물질이 형광막(1008)용으로 사용될 때, 금속 백(1009)이 사용되지 않음에 유의하라.
더욱이, 가속 전압의 인가 또는 형광막의 전도성의 향상을 위하여, 예를 들면 ITO로 이루어진 투명 전극은 이 전극이 본 실시예에서 사용되지 않는다고 할지라도 정면 플레이트 기판(1007)과 형광막(1008) 사이에 제공될 수도 있다.
Dx1∼Dxm, Dy1∼Dyn 및 Hv는 디스플레이이 패널을 전기 회로(도시되지 않음)에 전기적으로 접속하기 위해 제공된 밀폐된 구조용 전기 접속 단자이다. Dx1∼Dxm은 다중 전자빔원의 행 방향 배선(1003)에 전기적으로 접속되고; Dy1∼Dyn은 다중 전자빔원의 열 방향 배선(1004)에 접속되며, Hv는 정면 플레이트의 금속 백(1009)에 접속된다.
밀폐된 콘테이너를 배기하기 위하여, 밀폐된 콘테이너를 형성한 후, 배기 파이프 및 진공 펌프(어느 것도 도시되지 않음)가 접속되고, 밀폐된 콘테이너가 약10-7Torr의 진공으로 배기된다. 따라서, 배기 파이프가 밀봉된다. 밀폐된 콘테이너를 진공 상태로 유지하기 위하여, 게터(getter)막(도시되지 않음)은 밀봉 직전/직후에 밀폐된 콘테이너 내의 선정된 위치에 형성된다. 게터막은 예를 들면 Ba를 주성분으로 하는 게터 물질을 가열하고 증발시킴으로써, 가열 또는 RF 가열함으로써 형성된 막이다. 게터막의 흡입 효과는 콘테이너를 1×10-5또는 1×10-7Torr의 진공 상태를 유지하게 한다.
본 발명의 제1 실시예에 따른 디스플레이 패널의 기본적인 배열 및 제조 방법은 위에서 간략하게 설명되었다.
본 실시예의 디스플레이 패널에 사용된 다중 전자빔원을 제조하는 방법은 이하에 기술될 것이다. 본 발명의 화상 디스플레이 장치에 사용되는 다중 전자빔원을 제조함에 있어서, 냉음극 소자용 임의의 재료, 형태 및 제조 방법은 간단한 매트릭스로 냉음극 소자들을 배열함으로써 전자원이 획득될 수 있는 한 사용될 수 있다. 따라서, 표면 전도형 전자 방출 소자들, FE형 소자 또는 MIM형 소자들과 같은 냉음극 소자가 사용될 수 있다.
큰 디스플레이 영역을 가진 고가의 디스플레이 장치가 필요한 환경하에서, 이들 냉음극 소자의 표면 전도형 전자 방출 소자는 특히 바람직하다. 보다 구체적으로, FE형 소자의 전자 방출 특징은 에미터 콘(cone)과 게이트 전극의 상대적인 위치 및 형상에 의해 크게 영향을 받기 때문에, 높은 정확도의 제조 기술이 이 장치를 제조하는 데 필요하다. 이는 큰 디스플레이 영역과 낮은 제조 비용을 획득하는 데 있어서 단점이 된다. MIM형 소자에 따르면, 절연층과 상부 전극의 두께는 균일하게 감소되고 형성되어야 한다. 또한, 이는 큰 디스플레이 영역과 낮은 제조 비용을 획득하는 데 있어서 단점이 된다. 이에 비해, 표면 전도형 전자 방출 소자는 상대적으로 간단한 제조 방법으로 제조될 수 있기 때문에, 디스플레이 영역의 증가와 제조 비용의 감소가 획득될 수 있다. 또한, 본 발명자들은 표면 전도형 전자 방출 소자들 중에서, 미립자막으로 구성된 전자 방출부 또는 그 주변부를 가진 전자빔원은 전자 방출 특성면에서 뛰어나며 쉽게 제조될 수 있다. 따라서, 그러한 소자는 고해상도의 대형 스크린 화상 디스플레이 장치의 다중 전자빔원용으로 가장 적합하게 사용될 수 있다. 이 때문에, 본 실시예의 디스플레이 패널에 있어서, 각기 미립자막으로 이루어진 전자 방출부 또는 그 주변부를 구비한 표면 전도형 전자 방출 소자들이 사용된다. 바람직한 표면 전도형 전자 방출 소자의 기본 구조, 제조 방법 및 특성이 먼저 기술될 것이다. 간단한 매트릭스로 배열된 많은 소자들을 가진 다중 전자빔원의 구조는 그 다음에 기술될 것이다.
{표면 전도형 전자 방출 소자의 바람직한 구조 및 바람직한 제조 방법}
미립자막으로 이루어진 전자 방출부 또는 그 주변부를 각각 구비한 표면 전도형 전자 소자의 통상적인 예는 2가지 타입의 소자들, 즉 플랫 및 스텝형 소자를 포함한다.
{플랫 표면 전도형 전자 방출 소자}
우선, 플랫 표면 전도형 전자 방출 소자의 구조 및 제조 방법이 기술될 것이다. 도 24a와 도 24b는 플랫 표면 전도형 전자 방출 소자의 구조를 각기 설명하기 위한 평면도 및 단면도이다. 도 24a와 도 24b를 참조하면, 참조 번호(1101)는 기판을; (1102)와 (1103)은 소자 전극을; (1104)는 전도성 박막을; (1105)는 포밍 처리에 의해 형성된 전자 방출부를; (1113)은 활성화 처리에 의해 형성된 박막을 지칭한다.
기판(1101)으로서, 석영 유리 및 소다 석회 유리와 같은 다양한 유리 물질, 알루미나와 같은 다양한 세라믹 기판 또는 상부에 절연층이 형성된 기판들 중 어느 하나가 사용될 수 있다.
기판(1101)에 평행하게 형성되며 서로 대향하고 있는 소자 전극들(1102, 1103)은 전도성 재료를 포함한다. 예를 들면, Ni, Cr, Au, Mo, W, Pt, Ti, Cu, Pd 및 Ag와 같은 금속 중 어느 하나, 또는 이들 금속의 합금, 그렇지 않으면 In2O3-SnO2와 같은 금속 산화물 또는 폴리실리콘과 같은 반도체 재료가 사용될 수 있다. 이들 전극들(1102, 1103)은 진공 증발과 같은 막 형성 기술과 사진 식각 또는 에칭과 같은 패터닝 기술의 결합에 의해 용이하게 형성될 수 있지만, 다른 방법(예를 들면 프린팅 기술)이 사용될 수도 있다.
전극들(1102, 1103)의 형상은 전자 방출 소자의 응용 목적에 따라 적절하게 설계된다. 일반적으로, 전극들 간의 간격 L은 수백 옴스트롱 내지 수백 마이크로미터의 범위 내에서 적정값을 선택함으로써 설계된다. 디스플레이 장치용으로 가장 바람직한 범위는 수 마이크로미터 내지 수십 마이크로미터이다. 전극 두께 d에 관련하여, 적정값은 수백 옴스트롱 내지 수 마이크로미터의 범위 내에서 선택된다.
전도성 박막(1104)은 미립자막을 포함한다. '미립자막'은 막 구성 부재로서 많은 미립자(다량의 미립자를 포함)를 포함하는 막이다. 미시적인 관점에서, 정상적으로 각 미립자들은 선정된 간격으로 막 내에 존재하거나 서로 인접하여 존재하고, 또는 서로 중첩된다.
하나의 입자는 수 옴스트롱 내지 수천 옴스트롱의 범위 내의 지름을 가진다. 바람직하기로는, 지름은 10 옴스트롱 내지 200 옴스트롱의 범위 내에 있다. 미립자막의 두께는 다음과 같은 조건하에서 적절하게 설정된다. 즉, 소자 전극들(1102, 1103)을 전기적으로 접속하는 데 필요한 조건, 포밍 처리에 대한 조건, 미립자막 자체의 전기 저항을 적절한 값으로 설정하기 위한 조건 등이 후술될 것이다.
구체적으로, 막의 두께는 수 옴스트롱 내지 수천 옴스트롱의 범위 내에서 설정되며, 바람직하기로는 10 옴스트롱 내지 500 옴스트롱 내에서 설정된다.
미립자막을 형성하는 데 사용되는 재료들로는 예를 들면 Pd, Pt, Ru, Ag, Au, Ti, In, Cu, Cr, Fe, Zn, Sn, Ta, W 및 Pb와 같은 금속, PdO, SnO2, In2O3, PbO 및 Sb2O3와 같은 산화물, HfB2, ZrB2, LaB6, CeB6, YB4및 GdB4와 같은 붕화물, TiC, ZrC, HfC, TaC, SiC 및 WC와 같은 탄화물, TiN, ZrN 및 HfN과 같은 질화물, 및 Si, Ge과 같은 반도체 및 카본이 있다. 적절한 재료들 중 하나가 적절하게 선택된다.
전술된 바와 같이, 전도성 박막(1104)은 미립자막으로 형성되고, 막의 면저항은 103내지 107(Ω/sq)의 범위 내에 놓여지도록 설정된다.
전도성 박막(1104)은 소자 전극들(1102, 1103)에 전기적으로 접속되는 것이 바람직하기 때문에, 이들은 한 부분에 서로 중첩되도록 배열된다. 도 24a와 도 24b에서, 각 부분들은 하부로부터 기판, 소자 전극들 및 전도성 박막의 순으로 중첩된다. 이 중첩 순서는 하부로부터 기판, 전도성 박막 및 소자 전극들일 수 있다.
전자 방출부(1105)는 전도성 박막(1104)의 일부에 형성된 틈이 있는 부분이다. 전자 방출부(1105)는 주변 전도성 박막보다 큰 저항 특성을 가진다. 전도성 박막(1104)에 대해 후술될 포밍 처리에 의해 틈이 형성된다. 일부 경우에, 수 옴스트롱 내지 수백 옴스트롱의 직경을 가진 입자들은 갈라진 틈 부분 내에 배열된다. 전자 방출부의 실제 위치 및 형상을 정확하게 도시하기 어렵기 때문에, 도 24a와 도 24b는 갈라진 틈을 개략적으로 나타내고 있다.
탄소 또는 탄소 화합물 물질을 포함하는 박막(1113)은 전자 방출부(1115)와 그 주변부를 도포한다. 박막(1113)은 포밍 처리 후 후술될 활성화 처리에 의해 형성된다.
박막(1113)은 그라파이트 단결정, 그라파이트 다결정, 비정질 탄소, 그 혼합물이 바람직하며, 그 두께는 500 옴스트롱 이하이거나 보다 바람직하기로는 300 옴스트롱 이하이다.
박막(1113)의 실제 위치 또는 형상을 정확하게 도시하기 어렵기 때문에, 도 24a와 도 24b는 그 막을 개략적으로 나타낸다. 도 24a는 박막(1113)의 일부가 제거된 소자를 나타낸다.
표면 전도형 전자 방출 소자의 바람직한 기본 구조는 전술된 바와 같다. 이 실시예에서, 소자는 다음 구성 요소들을 가진다.
즉, 기판(1101)은 소다 석회 유리, 소자 전극들(1102, 1103) 및 Ni 박막을 포함한다. 전극 두께 d는 1,000 옴스트롱이고 전극 간격 L은 2㎛이다.
미립자막의 주재료는 Pd 또는 PdO이다. 미립자막의 두께는 약 100 옴스트롱이고, 그 폭 W은 100㎛이다.
다음으로, 바람직한 플랫 표면 전도형 전자 방출 소자를 제조하는 방법은 표면 전도형 전자 방출 소자의 제조 프로세스를 나타내는 단면도인 도 25a 내지 도 25d를 참조하여 기술될 것이다. 참조 번호들은 도 24b의 것과 동일함에 유의하라.
1) 우선, 도 25a에 나타난 바와 같이, 소자 전극들(1102, 1103)은 기판(1101) 상에 형성된다.
형성에 있어서, 우선, 기판(1101)이 청정제, 순수 및 유기 용매로 완전히 세척되고나서, 소자 전극들의 재료가 피착된다. (피착 방법으로서, 증착 및 스퍼터링과 같은 진공막 형성 기술이 사용될 수도 있다.) 이후, 사진식각 에칭 기술을 이용한 패터닝은 피착된 전극 재료 상에 수행된다. 따라서, 도 24a에 나타난 소자 전극(1102, 1103) 쌍이 형성된다.
2) 다음으로, 도 25b에 나타난 바와 같이, 전도성 박막(1104)이 형성된다.
형성에 있어서, 우선, 유기 금속 용매가 도 25a의 기판에 도포되고 나서, 이 도포된 용매는 건조 및 소결됨에 따라 미립자막이 형성된다. 이후, 미립자막이 사진식각 에칭 방법에 의해 소정 형태로 패터닝된다. 유기 금속 용매는 전도성 박막을 형성하는 데 사용된, 미세한 입자들의 재료를 포함하는 유기 금속 화합물을 주성분으로 하는 용매를 의미한다. (보다 구체적으로, Pd는 본 실시예에서 사용된다. 이 실시예에서, 유기 금속 용매의 도포는 디핑(dipping)에 의해 행해지지만, 스피너(spinner) 방법 및 스프레이 방법과 같은 다른 방법이 사용될 수도 있다.)
미립자들로 이루어진 전도성 박막의 막 형성 방법으로서, 본 실시예에서 사용된 유기 금속 용매의 도포는 진공 증착 방법, 스퍼터링 방법 또는 화상 기상 증착 방법과 같은 다른 방법으로 대체될 수 있다.
3) 다음으로, 도 25c에 나타난 바와 같이, 적절한 전압이 포밍 처리 동안 전원(1110)으로부터 소자 전극(1102, 1103) 사이에 인가되고 나서, 포밍 처리가 수행되기 때문에, 전자 방출부(1105)를 형성한다.
여기에서의 포밍 처리는 전도성 박막 일부를 적절히 파괴하고, 변형하거나 열화시켜 전자 방출에 적합한 구조를 가지도록 변화시키는 전도성 박막(1104)의 전기적 활성화(electric energization)이다. 본 실시예에서, 미립자막(fine particle film)은 전도성 박막(1104)으로 이용된다. 미립자막으로 만들어진 전도성 박막에 있어서, 전자 방출을 위해 변화된 부분(즉, 전자 방출부(1105))은 박막내에 적절한 틈(fissure)을 구비하고 있다. 전자 방출부(1105)를 구비하고 있는 박막(1104)을 포밍 처리 이전의 박막과 비교하면, 소자 전극(1102, 1103)간에 측정된 전기 저항이 크게 증가된다.
포밍 전원(1110)으로부터 인가되는 적절한 전압의 파형의 예를 도시하고 있는 도 26을 참조하여 통전(electrification) 방법을 상세히 설명한다. 미립자막의 전도성 박막을 형성하는 경우에, 펄스형 전압이 사용되는 것이 바람직하다. 본 실시예에서는, 도 26에 도시한 것과 같이, 펄스 폭이 T1인 삼각파 펄스를 펄스 주기 T2로 연속적으로 인가한다. 인가시, 삼각파 펄스의 파형 피크치 Vpf는 순차적으로 증가된다. 또한, 전자 방출부(1105)를 형성하는 상태를 감시하는 모니터 펄스 Pm이 삼각파 펄스간에서 적절한 주기로 삽입되고, 삽입시 흐르는 전류는 갈바노미터(1111)에 의해 측정된다.
본 실시예에 있어서, 10-5Torr 진공 기압에서, 펄스 폭 T1은 1msec로 설정되고, 펄스 주기 T2는 10msec로 설정된다. 파형 피크값 Vpf는 각 펄스마다 0.1V씩 증가된다. 삼각파의 5개 펄스가 인가될 때마다, 모니터 펄스 Pm이 삽입된다. 포밍 처리에 악 영향을 미치는 것을 피하기 위해, 모니터 펄스의 전압 Vpm은 0.1V로 설정된다. 소자 전극(1102, 1103)간의 전기 저항은 1×106Ω이 된다. 즉, 모니터 펄스의 인가시 갈바노미터(1111)에 의해 측정된 전류는 1×10-7A 이하가 되고, 포밍 처리의 통전이 종료된다.
주목할 점은 상기 처리 방법은 본 발명의 표면 전도형 전자 방출 소자에 바람직하다는 점이다. 예를 들면 미립자막의 재료 또는 두께, 또는 소자 전극 간격 L에 관하여 표면 전도형 전자 방출 소자의 디자인을 변경하는 경우에, 통전 조건은 소자 디자인의 변화에 따라 변경되는 것이 바람직하다.
(4) 다음으로, 도 25d에 도시한 것과 같이, 활성화 전원(1112)으로부터 적절한 전압을 소자 전극(1102, 1103)간에 인가하고, 전자 방출 특성을 개선하도록 활성화 처리를 수행한다.
여기에서 활성화 처리는 전자 방출부, 특히 포밍 처리에 의해 형성된 전자 방출부(1105)의 통전으로서, 적절한 조건(들)하에서 전자 방출부(115)의 주위에 탄소 또는 탄소 화합물을 퇴적시키는 처리이다. 도 25d에 있어서, 탄소 또는 탄소 화합물의 퇴적된 재료는 재료(1113)로 도시된다. 전자 방출부(1105)를 활성화 처리 이전의 전자 방출부와 비교하면, 동일 인가 전압의 인가시 방출 전류가 통상 100배 이상이 된다.
활성화는 10-4또는 10-5Torr 진공 기압에서 전압 펄스를 주기적으로 인가하여 진공 대기에 존재하는 주로 유기 화합물로부터 추출된 탄소 또는 탄소 화합물을 축적함으로써 수행된다. 축적된 재료(1113)는 그라파이트 단결정, 그라파이트 다결정, 비정질 탄소 또는 그 혼합물 중의 어느 하나이다. 축적된 재료(1113)의 두께는 500Å 이하, 더 바람직하게는 300Å이하이다.
활성화 전원(1112)로부터 인가된 적절한 전압의 파형예를 도시하고 있는 도 27a를 참조하여 통전 방법을 더 상세히 설명한다. 본 실시예에서, 활성화 처리는 소정 전압의 구형파를 주기적으로 인가하여 수행된다. 구형파 전압 Vac는 14V로 설정되고, 펄스 폭 T3는 1msec로, 펄스 주기 T4는 10msec로 설정된다. 주목할 점은 상기 통전 조건은 본 발명의 표면 전도형 전자 방출 소자에 바람직하다는 점이다. 표면 전도형 전자 방출 소자의 디자인이 변경되는 경우, 통전 조건은 소자 디자인의 변화에 따라 변경되는 것이 바람직하다.
도 25d에 있어서, 참조 부호 1114는 직류(DC) 고전압 전원(1115) 및 갈바노미터(1116)에 접속되고, 표면 전도형 전자 방출 소자로부터 방출된 방출 전류 Ie를 캡쳐링하는 양극을 나타낸다. (기판(1101)이 활성화 처리 이전에 디스플레이 패널에 내장된 경우에, 디스플레이 패널의 형광 표면의 알루미늄층이 양극(1114)으로서 이용된다.) 활성화 전원(1112)으로부터 전압을 인가하는 동안, 갈바노미터(1116)는 방출 전류 Ie를 측정하여 활성화 처리의 진행을 모니터하고, 활성화 전원(1112)의 동작을 제어한다. 도 27b는 갈바노미터(1116)에 의해 측정된 방출 전류 Ie의 예를 도시하고 있다. 활성화 전원(1112)로부터 펄스 전압의 인가를 이러한 방식으로 개시함에 따라, 방출 전류 Ie는 시간이 경과하면서 증가하고, 점차 포화 상태에 도달하여 거의 증가되지 않게 된다. 거의 포화 지점에서, 활성화 전원(1112)로부터의 전압 인가가 중지되고, 그리고나서 활성화 처리가 종료된다.
지적할 점은 상기 통전 조건은 본 발명의 표면 전도형 전자 방출 소자에 바람직하다는 점이다. 표면 전도형 전자 방출 소자의 디자인을 변경하는 경우에, 소자 디자인의 변화에 따라 조건이 변경되는 것이 바람직하다.
상기 기술한 것과 같이, 표면 전도형 전자 방출 소자는 도 25e에 도시한 것과 같이 제조된다.
(스텝형 표면 전도형 전자 방출 소자)
다음으로, 전자 방출부 또는 그 주변부가 미립자막으로 이루어지는 표면 전도형 전자 방출 소자의 또 하나의 통상적인 구조, 즉 스텝형 표면 전도형 전자 방출 소자가 기술된다.
도 28은 스텝형 표면 전도형 전자 방출 소자의 기본적인 구조를 도시한 단면도이다. 도 28을 참조하면, 참조 부호 1201은 기판을 나타내고, 1202 및 1203은 소자 전극을, 1206은 전극(1202, 1203)간 높이차를 만드는 스텝-포밍 부재를, 1204는 미립자막을 이용하는 전도성 박막을, 1205는 포밍 처리에 의해 형성된 전자 방출부를, 1213은 활성화 처리에 의해 형성된 박막을 각각 나타낸다.
스텝형 소자가 상기 기술한 플랫(flat) 소자와 다른 점은 소자 전극 중 하나(본 예에서는 1202)는 스텝 포밍 부재(1206)상에 제공되고, 전도성 박막(1204)은 스텝 포밍 부재(1206)의 측면을 피복한다는 점이다. 이러한 구조에 있어서 도 24a의 소자 간격 L은 스텝 포밍 부재(1206)의 높이에 대응하는 높이차 Ls로서 설정된다. 주목할 점은 기판(1201), 소자 전극(1202, 1203), 및 미립자막을 이용하는 전도성 박막(1204)은 플랫 표면 전도형 전자 방출 소자의 설명시 제공된 재료를 포함할 수 있다는 점이다. 또한, 스텝 포밍 부재(1206)는 SiO2와 같은 전기적 절연 재료를 포함한다.
다음으로, 제조 단계를 도시하고 있는 단면도인 도 29a 내지 29f를 참조하여 스텝형 표면 전도형 전자 방출 소자의 제조 방법을 설명한다. 이들 도면에 있어서, 각 부분의 참조 부호는 도 28의 것들과 동일하다.
(1) 우선, 도 29a에 도시한 바와 같이, 소자 전극(1203)이 기판(1201) 상에 형성된다.
(2) 다음으로, 도 29b에 도시한 바와 같이, 스텝 포밍 부재를 형성하는 절연층이 퇴적된다. 절연층은 예를 들면 SiO2를 스퍼터링법에 의해 축적함으로써 형성될 수 있지만, 절연층은 진공 증발 건조법(vaccum evaporation) 또는 프린팅법과 같은 막 포밍법에 의해 형성될 수도 있다.
(3) 다음으로, 도 29c에 도시한 바와 같이, 소자 전극(1202)이 절연층 상에 형성된다.
(4) 다음으로, 도 29d에 도시한 바와 같이, 예를 들면 에칭법을 이용하여 절연층의 일부를 제거하여 소자 전극(1203)을 노출시킨다.
(5) 다음으로, 도 29e에 도시한 바와 같이, 미립자막을 이용하는 전도성 박막(1204)이 형성된다. 상기 기술한 플랫 소자 구조와 마찬가지로, 도포(applying)법과 같은 막 포밍 기술이 형성시에 이용된다.
(6) 다음으로, 플랫 소자 구조와 마찬가지로, 전자 방출부를 형성하는 포밍 처리를 수행한다.(도 25c를 이용하여 설명한 것과 동일한 포밍 처리가 수행될 수 있다.)
(7) 다음으로, 플랫 소자 구조와 마찬가지로, 전자 방출부 주위에 탄소 또는 탄소 화합물을 퇴적시키는 활성화 처리를 수행한다.(도 25d를 이용하여 설명한 것과 동일한 활성화 처리가 수행될 수 있다.)
도 29f에 도시한 스텝형 표면 전도형 전자 방출 소자를 상기 기술한 바와 같이 제조한다.
(디스플레이 장치에 이용되는 표면 전도형 전자 방출 소자의 특성)
플랫 표면 전도형 전자 방출 소자 및 스텝형 표면 전도형 전자 방출 소자의 구조 및 제조 방법은 상기 기술한 바와 같다. 다음으로, 디스플레이 장치에 이용되는 전자 방출 소자의 특성이 이하에 기술된다.
도 30은 디스플레이 장치에 이용되는 소자의 (방출 전류 Ie) 대 (소자 전압(즉, 소자에 인가되는 전압) Vf) 특성 및 (소자 전류 If) 대 (소자 인가 전압 Vf) 특성의 통상적인 예를 도시하고 있다. 주목할 점은 소자 전류 If와 비교하면, 방출 전류 Ie는 매우 작으므로, 소자 전류 If와 동일한 측정 단위로 방출 전류 Ie를 도시한다는 것은 어렵다. 뿐만 아니라, 이들 특성은 소자의 사이즈 또는 형태와 같은 디자인 파라미터의 변경으로 인해 변화된다. 이러한 이유로 인해, 도 30의 그래프에서의 2개의 라인은 각각 임의의 단위로 주어진다.
방출 전류 Ie에 대하여, 디스플레이 장치에 이용되는 소자는 다음과 같은 3가지 특성을 가지고 있다.
첫째, 소정 레벨의 전압('임계 전압 Vth'로 언급함) 이상이 소자에 인가될 때, 방출 전류 Ie는 급격히 증가하지만, 임계 전압 Vth보다 낮은 전압에서는 거의 방출 전류 Ie가 검출되지 않는다.
다시 말하면, 방출 전류 Ie에 대하여, 소자는 분명한 임계 전압 Vth를 기초로 한 비선형 특성을 가지고 있다.
두번째, 방출 전류 Ie는 소자 인가 전압 Vf에 따라 변한다. 따라서, 소자 전압 Vf를 변경함으로써 방출 전류를 제어할 수 있다.
세번째는, 방출 전류 Ie를 소자 전압 Vf의 인가에 응답하여 소자에 신속하게 출력한다. 따라서, 소자로부터 방출되는 전자의 전하량을 소자 전압 Vf의 인가 주기를 변경함으로써 제어할 수 있다.
상기 3가지 특성을 가지고 있는 표면 전도형 전자 방출 소자가 디스플레이 장치에 이용되는 것이 바람직하다. 예를 들면, 디스플레이 스크린의 화소의 수에 대응하여 제공되는 복수의 소자를 구비한 디스플레이 장치에 있어서, 제1 특성이 이용된다면, 디스플레이 스크린의 순차 주사에 의한 디스플레이가 가능하다. 이것은 원하는 방출 휘도(luminance)에 따라 구동된 소자에 임계 전압 Vth 이상의 전압을 적절히 인가하고, 반면에 임계 전압 Vth보다 낮은 전압은 비선택된 소자에 인가된다는 것을 의미한다. 이러한 방식으로, 구동된 소자를 순차적으로 변경함으로써 디스플레이 스크린의 순차 주사에 의한 디스플레이를 가능하게 한다.
또한, 제2 또는 제3 특성을 이용하여 방출 휘도를 제어할 수 있고, 이것은 멀티 그레데이션(multi-gradation) 디스플레이를 가능하게 한다.
(다수의 소자가 단순 매트릭스 형태로 배치된 다중 전자빔원의 구조)
다음으로, 상기 기술한 표면 전도형 전자 방출 소자를 기판상에 단순 매트릭스 배선으로 배열한 다중 전자빔원의 구조를 이하에 설명한다.
도 31은 도 22의 디스플레이 패널에 이용되는 다중 전자빔원의 평면도이다. 도 24a 및 도 24b에 도시된 것과 같은 표면 전도형 전자 방출 소자가 기판상에 존재한다. 이들 소자는 행 방향 배선(1003) 및 열 방향 배선(1004)를 구비한 단순 매트릭스 형태로 배열된다. 배선(1003, 1004)의 교차점에는, 절연층(도시되지 않음)이 배선간에 형성되어 전기적 절연을 형성한다.
도 32는 도 31의 A-A' 선에 따라 절단된 단면도를 도시하고 있다.
주목할 점은 그러한 구조를 갖추고 있는 다중 전자빔원은 행 및 열 방향 배선(1003, 1004), 전극간 절연층(도시하지 않음), 및 표면 전도형 전자 방출 소자의 소자 전극과 전도성 박막을 기판상에 형성한 후, 전기를 행 및 열 방향 배선(1003, 1004)을 통해 각 소자에 공급함으로써, 포밍 처리와 활성화 처리를 수행함으로써 제조된다는 점이다.
<활성화 장치의 배열>
디스플레이 패널의 구조 및 제조 방법은 이미 기술되었다. 다음으로, 상기 언급된 표면 전도형 전자 방출 소자의 활성화를 첨부된 도면을 참조하여 이하에 설명한다.
도 1에 있어서, 복수의 표면 전도형 전자 방출 소자는 활성화되기 위해 표면 전도형 전자 방출 기판상에 매트릭스 형태로 배열되고, 이미 포밍 처리를 통과했다. 기판(101)은 배기(evacuation) 소자(도시되지 않음)에 접속되어 약 10-4내지 10-5Torr 정도로 배기된다. 기판(101)은 행 방향 배선 단자 Dx1 내지 Dxm 및 열 방향 배선 단자 Dy1 내지 Dyn을 통해 외부 전기 회로에 더 접속된다. 활성화되어야 할 라인을 선택하는 라인 선택 회로(102)는 타이밍 발생 회로(105)로부터의 명령에 따라서 행 방향 배선을 선택하고, 전원(104)의 선택 전위를 선택된 행 방향 배선에 인가한다. 선택 전위를 선택된 행 방향 배선에 인가할 때, 전류 검출 회로(103)는 선택된 행을 통해 흐르는 전류를 모니터한다. 전류 검출 회로(103)는 검출 저항 Rmon 및 저항을 통해 생성된 전위차를 측정하는 측정 증폭기로 구성된다. 이들 구성 요소로, 전류 검출 회로(103)는 전류 If를 검출하고, 그것을 활성화 전류값(109)으로서 제어 회로(106)에 출력한다. 주목할 점은, 검출 저항 Rmon의 저항값은, 흐르는 소자 전류 If에 의해 유발되는 전위 강하에 의해 표면 전도형 전자 방출 소자로의 인가 전압에 영향을 미치는 것을 방지할 만큼 작게 설정된다는 점이다. 전원(104)은 제어 회로(106)로부터의 커맨드 값에 따라서 전자원의 행 방향 배선에 인가될 전위를 생성한다.
버퍼 증폭기 회로(107)는 타이밍 발생 회로(105)로부터의 제어 클럭 신호 Hscan에 동조된 타이밍에, 표면 전도형 전자 방출 소자 기판(101)의 열 방향 배선 단자 Dy1 내지 Dyn을 구동한다. 버퍼 증폭기로의 입력값, 즉 단자 Dy1 내지 Dyn을 구동하기 위한 전위 크기값은 전위 분포(distribution) 발생 회로(108)에 의해 결정된다.
제1 실시예에서, 활성화의 진행은 활성화시 흐르는 전류량, 즉 전류 검출 회로(103)로부터 출력 데이타로서의 활성화 전류(109)를 검출함으로써 파악된다. 제어 회로(106)는 활성화 개시 커맨드에 응답하여 활성화를 시작하고, 이하에 상세히 기술되는 바와 같이, 활성화의 진행에 따라 변경되는 소자의 전위 분포를 열 방향으로 정정한다. 즉, 제어 회로(106)는 전류 검출 회로(103)로부터의 출력을 이용하여 각 소자를 통과하는 소자 전류를 측정하고, 측정된 값을 전위 분포 발생 회로(108)에서 전류 설정값(110)으로 설정한다. 전위 분포 발생 회로(108)는 소자내에서 전류 설정값(110)에 따라 열 방향으로 생성된 전위 분포를 계산하고, 이 분포를 전위로서 생성한다. 계산된 전위는 버퍼 증폭기(107)를 통해 각 소자의 열 방향 전극에 인가된다. 각 소자에 있어서, 소자 전류와 배선 저항에 의해 생성된 전위 분포가 정정되어 소자에 인가된 전압차를 억제한다. 활성화의 진행에 따라서 전위 분포 발생 회로(108)의 데이타를 순차적으로 갱신하면서 활성화의 끝까지 전위 분포를 정정한다.
<라인 선택 회로>
도 2를 참조하여 라인 선택 회로를 기술한다.
이 회로는 m 스위칭 소자(SWX1 내지 SWXm)를 내장한다. 각 스위칭 소자는 전원(104)의 출력 전위와 0V(접지 레벨) 중 어느 하나를 선택하고, m 스위칭 소자는 표면 전도형 전자 방출 소자 기판(101)의 단자 Dx1 내지 Dxm에 각각 전기적으로 접속되어 있다. 각 스위칭 소자는 타이밍 발생 회로(105)로부터 출력된 제어 신호 Vscan에 기초하여 동작한다. 실제, 스위칭 소자는 FET 또는 릴레이와 같은 스위칭 소자의 조합으로 쉽게 구성될 수 있다. 도 2에서, 제1 라인(Sx1)이 선택되고, 전원(104)의 출력 전위가 행 방향 배선 Dx1에만 인가되고, 나머지 라인은 접지된다.
<전위 분포 발생 회로>
도 3은 전위 분포 발생 회로(108)의 배치를 도시하는 회로 다이어그램이다.
아래 기술되는 바와 같이, 각 소자를 통해 흐르는 소자 전류 및 활성화의 진행에 따른 행 방향 배선 저항(도 40에서 r1 내지 rN)에 의해 유발된 전위 강하를 보상하기 위하여, 회로(108)는 열 방향으로 인가된 보상 전위량을 자동적으로 계산하고 그 결과를 버퍼 증폭기(107)에 출력하도록 작동한다.
이러한 동작을 달성하기 위해, 전위 분포 발생 회로(108)는 등가 배선 저항 어레이(301) 및 정전류 회로(302)로 구성된다.
등가 배선 저항 어레이(301)는 단순한 매트릭스형 배치(도 40 참조)를 가지고 있는 표면 전도형 전자 방출 소자 기판(101)의 주어진 행 배선상의 배선 저항과 동일 값을 가지는 저항 어레이이다. 저항 rd1 내지 rdN은 행 배선 상의 각 부분의 배선 저항값 r1 내지 rN과 동일하게 설정된다. 표면 전도형 전자 방출 소자 기판(101) 상에서 전극을 형성하는 방법이 이하에 기술되지만, 전극은 일정한 라인 폭과 두께를 가진 재료로부터 형성되도록 디자인되고, rd1 내지 rdN은 제조시의 변화를 제외하면 동일한 것으로 생각될 수 있다. 그러므로 등가 배선 저항 어레이(301)는 실제 저항값과 동일한 시뮬레이션 저항을 어레이 상에 정렬함으로써 구성될 수 있다. 다른 방법으로서는, 하나의 라인용 여분 배선이 표면 전도형 전자 방출 소자 기판(101)의 단부에 형성되고, 등가 배선 저항 어레이(301)를 구성하도록 추출될 수 있다.
정전류 회로(302)는 전체 n개의 정전류 회로를 포함하는데, 이들 각각은 표면 전도형 전자 방출 소자 기판(101)의 열 방향 배선 단자 Dy1 내지 Dyn에 대응하여 트랜지스터와 저항 R로 이루어져 있다. 각 정전류 회로는 (베이스 입력 전위-0.6 + V)/R으로 나타나는 전류량을 싱크하도록 작용한다. 주목할 점은 정전류 회로(302)의 트랜지스터는 베이스를 공유하는데, 이것은 전류 설정값(303)을 입력 전위로서 수신한다는 점이다. 따라서, 모든 정전류 회로는 동일한 전류 설정값을 가지도록 작용하다.
활성화 처리
제1 실시예의 장치를 이용한 표면 전도형 전자 방출 소자 기판(101)의 활성화 단계를 도 1, 4, 5a, 및 5b를 참조하여 기술한다. 모든 소자의 소자 전류를 타겟값으로 설정하는 활성화가 수행된다. 이러한 타깃 전류값은 필요한 전자 방출량 등으로부터 미리 결정된다. 제1 실시예에서, 표면 전도형 전자 방출 소자 기판(101)상의 각 소자의 소자 전류를 결국은 2mA로 설정되도록 전류 검출 회로(103)로부터의 출력을 모니터링하면서, 활성화 처리가 수행된다.
활성화 플로우를 설명한다.
도 1에서, 제어 회로(106)가 활성화 개시 커맨드를 수신한 경우, 행 단위로 통전 처리를 수행하기 위해 타이밍 발생 회로(105)와 전원(104)을 제어한다.
제어 회로(106)는 열 방향 배선 단자 Dy1 내지 Dyn를 접지 전위로 설정하도록 전류 설정값(110)을 설정하고, 행 방향 배선 단자 Dx1 내지 Dxm에 활성화 전위 Eac의 펄스를 순차적으로 인가한다. 예를 들면, 이러한 펄스는 1msec의 펄스 폭과 18V의 펄스 크기를 가지고 있다. 그리고나서, 펄스 전위는 표면 전도형 전자 방출 소자 기판(101)에 행 단위로 순차 인가되어 라인 단위로 활성화를 개시한다.
제1 실시예는 행 방향 배선 단자 Dx1의 라인상의 n 소자가 활성화될 때의 활성화를 예시한다.
활성화 전압이 인가되는 제1 행상의 표면 전도형 소자를 주목하고, 표면 전도형 전자 방출 소자 그룹(401)은 배선 저항을 포함하는 모델로 표시되며, 이러한 소자 그룹이 활성화되는 상태를 도 4를 참조하여 설명한다. 도 4에 있어서, 참조 부호 F1 내지 Fn은 행 방향 배선 단자 Dx1의 라인상의 표면 전도형 전자 방출 소자를 나타내고, r1 내지 rn은 행 배선 Ex1상의 각 부분에서의 배선 저항을, Ry는 표면 전도형 전자 방출 소자에 대응하는 배선 Dy1 내지 Dyn의 각각의 입력 단자로부터의 배선 저항을 나타낸다. 제1 실시예에서 행 배선은 일정한 라인 폭과 두께를 가진 재료로부터 형성되게 설계되므로, r1 내지 rN은 제조시 변화를 제외하면 동일한 것으로 간주될 수 있다. 배선이 일정하게 설계되므로, 각 배선의 저항 Ry는 동일한 것으로 간주될 수 있다. 표면 전도형 전자 방출 소자의 등가 저항값이 활성화 이전 및 이후에 변한다(감소한다) 할지라도, 각 소자의 등가 저항은 Ry값보다 훨씬 크고, 제1 실시예에서 Ry는 거의 무시할 수 있다. 표면 전도형 전자 방출 소자의 등가 저항값은 r1 내지 rN보다 높게 설계된다.
표면 전도형 전자 방출 소자 그룹(401)을 활성화하기 위해, 제어 회로(106)는 타이밍 발생 회로(105)를 통해 라인 선택 회로(102)를 제어하고, 활성화 전위 Eac를 출력하기 위한 전원(104) 및 전류 검출 회로(103)를 행 방향 배선 단자 Dx1에 접속한다. 그러므로, 단자 Dx1은 활성화 전위 Eac를 수신한다.
반면에, 라인 Dx1상의 소자의 다른 전극 단자로서의 단자 Dy1 내지 Dyn은 버퍼 증폭기(107)에 의해 구동된다. 버퍼 증폭기(107)는 소자 F1 내지 FN으로부터의 활성화 전류 i1 내지 in를 싱크하도록 작용하고, 출력 전위 크기는 전위 분포 발생 회로(108)에 의해 결정된다.
상기 기술한 것과 같이, 전위 분포 회로(108)는 등가 배선 저항 어레이(301) 및 정전류 회로(302)로 구성된다. 등가 배선 저항 어레이(301)의 저항값 rd1 내지 rdn은 행 배선 Dx1의 배선 저항값 r1 내지 rn과 동일하게 설정된다. 정전류 회로(302)를 구성하는 N 정전류원 CI1 내지 CIn은 표면 전도형 전자 방출 소자 그룹(401)의 소자 F1 내지 FN에 대응하고, 활성화의 진행과 함께 소자를 통해 흐르는 소자 전류를 등가적으로 대신한다.
활성화에 있어서, 소자의 전기적 특성은 도 41에 도시한 것과 같이 변한다. 다시 말하면, 소자 전류는 활성화의 개시시에는 거의 흐르지 않고, 통전과 동시에 흐르기 시작하여 포화된다. 이때, 행 배선 Dx1상의 소자 그룹의 단자 전위가 모니터되어 배선 저항 r1 내지 rn의 영향으로 인한 전위 Gy1 내지 Gyn에서의 변화를 찾는다. 전위 변화는 활성화의 진행에 따라 증가하여, 활성화의 종료시 최대가 된다. 예를 들면, 2mA/소자의 활성화 전류, r1 내지 rn = 10mΩ, 및 n = 1000에 대해서, 전위 변화, 즉 △V = 1/2 × 1000 × 1001 × 2 mA × 10mΩ ≒10V가 입력 단자로부터 가장 이격된 소자 Fn의 단자 Gyn에서 발생한다.
이것을 방지하기 위해, 이러한 전위 분포와 동일한 전위 분포가 전위 분포 발생 회로(108)에 의해 생성되고, 단자 Dy1 내지 Dyn이 버퍼 증폭기(107)으로부터의 출력 Sy1 내지 Syn에 의해 구동되어, 각 소자에 인가된 전압차를 제거한다.
더 구체적으로는, 활성화의 진행에 따라 소자 F1 내지 Fn을 통해 흐르는 전류에 의해 생성된 단자 Gy1 내지 Gyn에서의 전위 강하 분포는 전위 분포 발생 회로(108)로부터의 출력 By1 내지 Byn에 의해 재생된다. 소자 F1 내지 Fn의 활성화가 거의 일정하게 진행하면, 각 소자를 통해 흐르는 소자 전류 i1 내지 in은 거의 동일하고, 전류 검출 회로(103)에 의해 검출된 전류량 I를 이용하여 전류값이 주어질 수 있다.
이 iave를 전위 분포 발생 회로(108)에서의 전류 설정값으로 설정함으로써, 소자 F1 내지 Fn을 통해 흐르는 전류에 의해 생성되는 단자 Gy1 내지 Gyn에서의 전위 강하 분포와 동일한 분포가 전위 분포 발생 회로(108)의 출력 By1 내지 Byn에서 생성된다. 이들 전위를 버퍼 증폭기(107)의 출력 Sy1 내지 Syn을 통해 단자 Dy1 내지 Dyn에 인가함으로써, 소자 갯수와 활성화 진행에 관계없이 소자 F1 내지 Fn의 단자간에 인가된 전압을 일정하게 할 수 있다.
도 5a 및 5b는 활성화의 개시 및 마지막에 소자 F1 내지 Fn 양단에 인가된 전위의 분포를 도시하고 있다. 도 5a는 활성화 개시 직후의 전위 분포를 도시하고 있다. 가로 좌표(abscissa)는 소자 번호 F1 내지 Fn으로 표시하는데, 이는 소자 위치를 나타낸다. 세로 좌표(ordinate)는 각 소자의 2개 단자에서의 단자 전위를 나타낸다. 상기 기술한 것과 같이, 활성화 개시 직후 각 소자를 통해 흐르는 전류는 작다. 그러므로, 활성화 전위 Eac = 18V가 전원(104)으로부터 각 소자의 단자 Gy1 내지 Gyn에 인가된다. 활성화 전류가 거의 흐르지 않으므로, 전위 분포 발생 회로(108)의 전류 설정값은 거의 0이고, 전위 분포 발생 회로(108)의 출력 By1 내지 Byn 및 버퍼(107)의 출력 Sy1 내지 Syn은 거의 0V이다. 이 때문에, 활성화를 진행하는 각 소자에 18V까지의 소정 인가 전압을 인가한다.
도 5b는 활성화의 마지막에서의 전위 분포를 도시하고 있다. 활성화의 마지막에서는, 각 소자를 통해 흐르는 전류는 거의 2mA이다. 각 소자의 단자 Gy1 내지 Gyn에 인가시 배선 저항에 의해 유발된 전위 강하의 영향으로 인해 전원(104)으로부터 인가된 활성화 전위 Eac = 18V가 감소한다. 이때, 전위 분포 발생 회로(108)의 전류 설정값이 2mA로 설정되면, 전위 분포 발생 회로(108)의 출력 By1 내지 Byn 및 버퍼(107)의 출력 Sy1 내지 Syn은 Gy1 내지 Gyn과 동일한 분포이다. 그 결과, 18V까지의 소정 인가 전압이 각 소자에 인가되어 소자를 활성화한다.
더 구체적으로는, 소자 전류가 활성화의 진행에 따라 증가할 때, 소자에 인가된 전위의 분포는 배선 저항의 영향으로 인해 항상 변한다. 이 경우, 활성화의 진행과 함께 전류 검출 회로(103)에 의해 검출된 전류값으로부터 수학식 1에 따라 제어 회로(106)는 소자 전류값을 얻고, 얻어진 값에 대응하는 전류값을 전위 분포 발생 회로(108)의 전류 설정값으로 설정한다. 이러한 방식으로, 전위 분포 발생 회로(108)의 출력 By1 내지 Byn은 순차적으로 갱신되어 활성화의 개시로부터 마지막까지 정전압에 의해 모든 소자를 활성화한다. 각 소자의 소자 전류가 2mA일 때 활성화가 종료한다.
제1 실시예에 기술된 전위 분포 발생 회로(108)의 출력 By1 내지 Byn은 전류 설정값을 갱신하는데 매우 빠른 응답 속도를 가지고 있어서, 그 결과 펄스 전압이 전원(104)으로부터 인가될 때마다 분포를 갱신할 수 있다.
도 15는 라인 및 스위칭 라인 단위로 활성화를 완료하는 과정에 의해 활성화가 수행될 때 제어 회로(106)에 의한 제어 과정의 예를 도시하고 있다. 도 15는 하나의 라인에 대한 과정을 도시하고 있다. 기판(101)은 일반적으로 복수의 라인을 가지고 있으므로, 이러한 제어 과정은 복수의 라인에 대해 반복적으로 실행된다.
도 15에 있어서, 제어 회로(106)는 전류 검출 회로로부터의 입력값으로부터 평균 소자 전류 iave를 계산한다(단계 S3401). 도 5a에 도시한 바와 같이, 활성화 이전의 소자 전류는 매우 작으므로, 제1 펄스는 iave ≒0V 또는 실험적으로 얻어진 초기값으로 설정될 수 있다. 제어 회로(106)는 얻어진 소자 전류값에 따라서 전류 설정값(110)을 갱신한다(단계 S3402). 이 상태에서, 제어 회로(106)는 활성화 전위를 선택된 라인에 인가한다(단계 S3403). 선택된 라인에 대한 소정의 활성화 과정의 완료시, 이 라인에 대한 활성화가 종료한다(단계 S3404에서 예인 경우). 다음 라인이 존재한다면, 제어 회로(106)는 라인 스위칭 신호를 출력하여 다음 라인을 선택한다. 선택된 라인에 대한 활성화가 아직 완료되지 않았다면, 제어 회로(106)는 단계 S3401로 되돌아가서 단계 S3403에서 전류 검출 회로(103)으로부터 인가된 활성화 전위에 대한 활성화 전류값을 판독하고, 다음 펄스를 선택된 라인에 인가한다. 이것은 활성화가 종료될 때까지 반복적으로 수행된다.
상기 기술은 행 배선 Dx1상의 소자에 대한 활성화에 관한 것이다. 이러한 과정은 다른 라인상의 소자에 대한 활성화에도 동일하게 적용될 수 있다. 이러한 방식으로, 기판(101)상의 모든 표면 전도형 전자 방출 소자의 활성화가 완료된다.
활성화시, 주어진 라인상의 소자의 활성화가 완료된 후에, 라인 선택 회로(102)가 스위치되어 다른 활성화 라인을 활성화한다. 대신에, 활성화 라인을 순차적으로 스위칭하는 동안 복수의 라인이 동시에 활성화될 수도 있다. 이러한 경우에, 활성화의 진행이 라인에 따라 다를 수 있다. 이것을 방지하기 위해, 각 라인의 평균 소자 전류는 메모리 등에 순차적으로 저장되고, 스위칭 라인내의 메모리에 저장된 평균 소자 전류를 이용하여 전위 분포 발생 회로(108)의 출력을 고속으로 갱신하면서 활성화가 수행된다. 따라서, 일정한 활성화가 실현될 수 있다. 도 15에서, 활성화는 라인 단위로 완료된다. 라인을 순차적으로 스위칭하면서 복수의 라인이 병렬로 활성화될 때, 라인 스위칭 신호는 단계 S3403과 S3404간에서 출력되어야한다.
표면 전도형 전자 방출 소자 기판(101)의 활성화를 신속하게 완료하기 위해, 복수의 라인이 동시에 구동될 수 있다. 이 경우에, 전류 검출 회로(103)는 복수의 라인에 대한 소자 전류의 총합을 검출한다. 전위 분포 발생 회로(108)에 설정된 전류 설정값을 고려해야만 한다.
제1 실시예에서, 전원(104)은 양의 출력을 가지고, 전류가 단자 Dx1으로부터 Dy1 내지 Dyn으로 흐르도록 활성화가 수행될 수 있다. 다른 방법으로는, 극성이 반전될 수 있고, 전류가 단자 Dy1 내지 Dyn으로부터 단자 Dx1으로 흐르도록 활성화가 수행될 수 있다. 이 경우에, 전위 분포도 반전되므로, 버퍼 증폭기(107)는 전류를 소스하는 (-1)-시간 인버팅 버퍼 증폭기로 구성되어 동일 효과를 얻는다.
상기 기술한 것과 같이, 제1 실시예의 활성화 장치는 모든 소자의 전자 방출 특성을 일정하게 할 수 있다. 이러한 전자원 기판은 휘도 또는 밀도의 변화가 거의 없는 고화질 화상 디스플레이 장치를 실현하는데 이용된다.
[제2 실시예]
본 발명의 제2 실시예에 따른 표면 전도형 전자 방출 소자의 활성화 장치를 도 6을 참조하여 설명한다.
도 6에서, 표면 전도형 전자 방출 소자 기판(601)은 행 방향 배선 단자 Dx1 내지 Dxm이 2개의 사이드에 배열된다는 점에서 도 1에 도시된 기판(101)과 다르다. 도 6에 도시한 것과 같이 2개의 사이드로부터 인출된 단자 Dx1 내지 Dxm은 동일 라인상에서 대응하는 단자에 접속되고, 라인 선택 회로(602)에 접속된다.
전체 장치의 동작, 활성화 과정 등은 제1 실시예와 동일하고, 그에 대한 설명은 생략한다. 배선 단자 인출법이 다르므로, 활성화시 소자에 인가되는 전위 분포도 다르고, 그러므로 구동 방법도 제1 실시예와 약간 다르다. 이에 대해 기술한다.
도 43a는 제2 실시예에 따른 표면 전도형 전자 방출 소자 기판(601)이 활성화될 때의 등가 회로를 도시하고 있다. 도 43b는 도 43a에서 제2 라인상의 소자가 활성화 될 때의 장치 인가 전위 분포를 도시하고 있다. 2개의 사이드 인출에 있어서, 분포는 미러-대칭 프로파일(mirror-symmetrical profile)을 가지고 있다.
그러므로, 도 6에서 열방향 배선 단자 Dy1 내지 Dyn에 인가되는 전위 분포량도 미러-대칭 프로파일을 가지고 있다. 이러한 전위 분포는 1 내지 (n/2) 저항 어레이 및 정전류원에 의해 전위 분포 회로(608)를 구성함으로써 재생할 수 있다. 버퍼(607)의 출력 임피던스가 충분히 낮게 설정되면, 회로는 (n/2) 버퍼 증폭기(607)를 준비하고, 대칭 전위 분포를 가지는 단자(예를 들면, Dy1과 Dyn, Dy2와 Dyn-1 등)를 함께 접속하고 구동함으로써 단순화될 수 있다. 예를 들면, 도 4에서, 버퍼 증폭기로부터 연장된 제1 열의 출력 Sy1은 단자 Dy1 내지 Dyn에 접속되고, 제2 열의 출력 Sy2는 단자 Dy2 및 Dyn-1에 접속되고, ..., 그리고, j번째 열의 출력 Syj는 단자 Dyj 및 dyn-j+1에 접속된다. n이 홀수이면, (n+1)/2행의 출력이 단자 Dy(n+1)/2에만 접속된다.
도 7은 제2 실시예를 구동할 때 각 소자의 전위 분포를 도시한다. 상기 기술한 것과 같이, 미러-대칭 전위 분포 프로파일이 얻어질 수 있다. 열 방향 배선 단자 Dy1 내지 Dyn의 구동 전위 Sy1 내지 Syn도 활성화의 진행에 따라 변화되고, 각 소자에 소정 활성화 전압을 항상 인가하도록 보상된다.
상기 기술한 것과 같이, 제2 실시예의 장치는 모든 소자가 일정한 전자 방출 특성을 가지는 전자원을 제조할 수 있게 한다.
[제3 실시예]
본 발명의 제3 실시예에 따른 표면 전도형 전자 방출 소자용 활성화 장치가 도 8을 참조하여 설명한다.
도 8에서, 표면 전도형 전자 방출 소자 기판(801)은 도 1에의 기판(101)과 동일하다. 전체 장치의 동작, 활성화 과정 등은 제1 실시예와 동일하므로, 그에 대한 설명은 생략한다.
기술되는 것과 같이, 제3 실시예는 전위 분포 회로(808)로부터의 출력이 열방향 배선 단자 Dy1 내지 Dyn에 직접 인가되지 않는 구동 방법에 있어서 제1 실시예와 약간 다르다.
제1 실시예와 유사하게, 활성화 전압이 인가되는 제1 행상의 표면 전도형 전자 방출 소자 그룹을 고려하고, 표면 전도형 전자 방출 소자 그룹(901)은 배선 저항을 포함하는 모델로 표시되며, 이 소자 그룹이 활성화되는 상태를 도 9를 참조하여 설명한다. 도 9에서, 참조 부호 F1 내지 Fn은 행방향 배선 단자 Dx1의 라인상의 표면 전도형 전자 방출 소자를 나타내고, r1 내지 rn은 행 배선 Ex1상의 각 부분에서의 배선 저항을, 그리고 Ry는 배선 Dy1 내지 Dyn의 각각의 입력 단자로부터 대응하는 표면 전도형 전자 방출 소자로의 배선 저항을 나타낸다.
표면 전도형 전자 방출 소자 그룹(901)을 활성화하기 위해, 제어 회로(806)는 타이밍 발생 회로(805)를 통해 라인 선택 회로(802)를 제어하고, 활성화 전위 Eac를 출력하는 전원(804)과 전류 검출 회로(803)를 행 방향 배선 단자(Dx1)에 접속한다. 그러므로, 단자 Dx1은 활성화 전위 Eac에 의해 구동된다.
한편으로, 라인 Dx1상의 소자의 다른 열 방향 단자의 단자 Dy1 내지 Dyn은 버퍼 증폭기(807)에 의해 구동된다. 이 경우에, 버퍼 증폭기(807)는 소자 F1 내지 FN으로부터의 활성화 전류 i1 내지 in을 싱크하도록 작용하고, 출력 전위 크기는 전위 분포 발생 회로(808)에 의해 결정된다. 이 동작은 제1 실시예와 동일하다.
제3 실시예에 있어서도, 활성화의 진행에 따라 생성되는 전위 분포는 전위 분포 발생 회로(808)에 의해 생성되고, 전위 분포를 제거하기 위해 단자 Dy1 내지 Dyn은 버퍼 증폭기(807)로부터의 출력 Sy1 내지 Syn에 의해 구동된다. 이 때, 전위 분포 회로(808)로부터의 출력 전위값 By1 내지 Byn은 단자에 직접 인가되는 것이 아니라, 버퍼 증폭기(807)에 의해 오프셋 설정값(812)에 부가되어 단자에 인가된다. 이러한 오프셋 설정값(812)은 활성화 전위에도 부가되어 전원(804)의 크기로서 인가된다.
오프셋 전위가 부가되는 이유는 다음과 같다. 본 발명에 따르면, 활성화가 행 단위로 수행될 때, 동일 행상의 열방향으로 생성된 전위 강하 분포는 행 방향 배선 단자 Dy1 내지 Dyn으로부터의 전위 인가에 의해 보상된다. 표면 전도형 전자 방출 소자가 단순 매트릭스 형태로 배열되어 있으므로, 열 방향 배선 단자 Dy1 내지 Dyn으로부터의 인가 전위는 활성화된 라인상의 소자에 뿐만 아니라 비활성화된 라인상의 소자에도 인가된다. 당연한 결과로서, 열 방향 배선 단자 Dy1 내지 Dyn의 전위는 최대 수V 정도로 낮고, 그래서 이들 전위가 비활성화된 라인상의 소자에 인가되더라도 아무런 문제가 발생하지 않는다. 그러나, 비활성화된 라인상의 소자에 전위를 인가하여 유발되는 기판 온도 또는 온도 분포의 변화를 감소시키는 것이 바람직하다. 그러므로, 오프셋 전위는 열 방향 배선 단자 Dy1 내지 Dyn으로부터 인가된 전위의 절대값을 최소화하도록 부가되어 단자 Dy1 내지 Dyn을 구동한다.
부가되는 오프셋 전위는 다음과 같이 결정된다. 전위 분포 회로(808)의 출력의 각 단자에서 생성된 최대 및 최소 전위간의 차이는 전위 강하량(811)으로 계산된다. 더 구체적으로는, 도 9에서, 전위 분포 회로(808)의 출력 By1 내지 Byn에서의 전위 강하량은, 전위 강하량(811) = 전위 By1 - 전위 Byn으로 계산된다. 그러므로, 오프셋 설정값(812)는, 오프셋 전위(812) = 1/2 × 전위 강하량(811)으로 결정되어 부가된다. 그 결과, 열 방향 배선 단자 Dy1 내지 Dyn으로부터 인가된 전위의 절대값은 제1 실시예와 비교하면 절반이 될 수 있다.
도 10a 및 10b는 제3 실시예에서의 구동시 각 소자의 전위 분포를 도시하고 있다. 도 10a는 활성화 직후의 전위차를 도시하고 있다. 이 때, 소자 전류가 거의 흐르지 않으므로, 제1 실시예에서 기술한 것과 같이, 전위 분포는 거의 생성되지 않고, 오프셋 전위값(821)은 거의 0V이며, 전위 분포는 제1 실시예의 도 5a와 같이 거의 동일하다. 그러나, 활성화가 진행하여 전위 강하가 생성될 때, 오프셋 전위(821)가 생성되어 도 10b에 도시된 것과 동일한 전위 분포 프로파일을 얻는다. 도 10b에 도시한 것과 같이, 열 방향 배선 단자 Dy1 내지 Dyn에 인가되는 구동 전위 Sy1 내지 Syn에 오프셋 전위가 인가되어 구동 전위의 절대값을 감소시킨다는 점을 제외하고는 각 소자의 전위 분포는 제1 실시예의 도 5b와 동일하다. 도 10b는 행방향 배선 단자 Dx1로부터 인가된 전위도 이것과 함께 18V + Voff로 변하는 상태를 도시하고 있다.
제3 실시예에서 이용된 오프셋 전위를 부가한 전위를 인가함으로써, 일정한 특성을 가진 표면 전도형 전자 방출 소자를 제1 실시예와 동일하게 얻을 수 있다. 뿐만 아니라, 표면 전도형 전자 방출 소자 기판의 활성화시 인가 전원을 줄일 수 있다. 주목할 점은 오프셋 전위 결정 방법이 상기 방법으로 국한되는 것은 아니고, 전체 표면 전도형 전자 방출 소자 기판에 인가되는 전원값을 최소화하도록 오프셋 전위가 결정된다는 점이다.
[제4 실시예]
본 발명의 제4 실시예에 따른 표면 전도형 전자 방출 소자용 활성화 장치가 도 11을 참조하여 설명한다.
도 11에 있어서도, 표면 전도형 전자 방출 소자 기판(1101)은 도 1의 기판(101)과 동일하다. 전체 장치의 동작, 활성화 과정 등은 제1 실시예와 동일하므로, 그 설명은 생략한다.
기술되는 것과 같이, 제4 실시예와 제1 실시예가 약간 다른 점은 전류 검출 회로(1103)와 전위 분포 회로(1108)의 배열에서 차이가 난다. 다시 말하면, 전류 검출 회로(1103)는 열방향 배선 단자 Dy1 내지 Dyn과 버퍼 증폭기(1107)간에 배치되어 활성화시 각 소자를 통해 흐르는 소자 전류를 개별적으로 모니터한다.
제1 실시예와 동일하게, 활성화 전압이 인가되는 제1 열상의 표면 전도형 전자 방출 소자 그룹을 고려하고, 표면 전도형 전자 방출 소자 그룹(1201)은 배선 저항을 포함하는 모델로 표시되며, 이 소자 그룹이 활성화되는 상태를 도 12를 참조하여 설명한다.
제4 실시예에 있어서도, 활성화의 진행에 따라 생성되는 전위 분포는 전위 분포 발생 회로(1108)에 의해 생성되고, 전위 분포를 제거하기 위해 단자 Dy1 내지 Dyn은 버퍼 증폭기(1107)로부터의 출력 Sy1 내지 Syn에 의해 구동된다. 이 경우에, 전위 분포 회로(1108)를 구성하는 정전류 회로(302)의 배열이 상기 실시예들과 약간 다르다. 다시 말하면, 정전류 회로(302)는 정전류 회로(302)를 구성하는 n개의 정전류원의 전류 설정값을 개별적으로 설정하도록 변경된다. 정전류원을 구성하는 트랜지스터의 베이스 전위를 개별적으로 설정하기 위해 회로 배열이 도 3의 회로로부터 변경된다. 이러한 변화와 함께, n개의 정전류원에 대응하는 전류 설정값(1110)이 도 12에 도시된 전위 분포 회로(1108)내의 정전류원을 개별적으로 구동하도록 외부적으로 공급될 수 있다.
동시에, 전류 검출 회로(1103)는 각 소자를 통해 흐르는 소자 전류를 개별적으로 모니터하기 위해 변경된다. 전류 검출 회로(1103)는 검출 저항 Rmon 및 각 검출 저항 Rmon에 생성된 전압을 측정하기 위한 측정 증폭기로 구성되어 있다. 이러한 구성 성분으로, 전류 검출 회로(103)는 전류 If를 검출하고, n개의 검출된 활성화 전류값(1109)을 출력한다. 주목할 점은 검출 저항 Rmon의 저항값은 흐르는 소자 전류 If에 의해 유발되는 전위 강하에 의한 표면 전도형 전자 방출 소자로의 인가 전위에 영향을 미치는 것을 저지할 만큼 작게 설정된다는 점이다.
전위 분포 회로(1108)를 구성하는 정전류 회로(302)의 배열이 각 행에 대해 전류 설정값을 개별적으로 설정하도록 변경되었으므로, 활성화의 진행에 따른 단자 Gy1 내지 Gyn에서의 전위 강하 분포를 전위 분포 회로(1108)로부터의 출력 By1 내지 Byn에 의해 더 정확하게 재생할 수 있다. 상기 기술한 실시예들은 하나의 라인에 대해 활성화 전류로부터 각 소자를 통해 흐르는 전류값을 추정하며, 소자 F1 내지 Fn의 활성화는 일정하게 진행하고 각 소자를 통해 흐르는 소자 전류 i1 내지 in은 거의 동일하다는 가정하에서 전위 분포 발생 회로(108)로부터의 출력을 제어한다. 그러나, 제4 실시예에서, 각 소자의 활성화 전류룰 개별적으로 모니터링함으로써 더 정확한 전위 분포를 재생할 수 있다. 각 소자의 활성화 전류값은 전위 분포 회로(1108)에서 각 행상의 정전류원 CI1 내지 CIn에 전류 설정값으로서 공급되고, 활성화된 라인내의 전위 분포에 따른 전위는 버퍼 증폭기(1107)의 출력 Sy1 내지 Syn을 통해 단자 Dy1 내지 Dyn에 인가된다. 다시 말하면, 제1 실시예는 평균값 iave를 소자 전류로 이용하는데 반해, 제4 실시예는 각 소자에 대해 측정된 소자 전류를 이용한다. 결과적으로, 소자 F1 내지 Fn의 단자간에 인가된 전압은 소자 위치와 활성화의 진행에 상관없이 일정하게 될 수 있다.
주목할 점은 버퍼 증폭기(1107)로부터의 출력이 0V가 아닐 때, 전류 검출 회로(1103)에 의해 검출된 전류값은 각 소자를 통해 흐르는 소자 전류와 항상 일치하는 것은 아니다는 점이다. 이것을 설명한다. 도 12에 도시되지는 않았지만, 표면 전도형 전자 방출 소자가 단순한 매트릭스 형태로 배열되므로, 열방향 배선 Dy1 내지 Dyn으로부터의 인가 전위는 활성화된 라인상의 소자에 뿐만 아니라 비활성화된 라인상의 소자에도 인가된다. 그러므로, 전류 검출 회로(1103)에 의해 검출되는 x번째 행의 전류 Ix는, Ix = 18V의 인가시 소자 Fx를 통해 흐르는 소자 전류 + 전위 Syx의 인가시 단자 Dyx에 접속된 비활성화된 소자(m-1)를 통해 흐르는 전류이다. 제1 용어는 실제 소자 전류이고, 제2 용어의 전류량은 에러이다. 실제로, 전위 Sy와 비선택된 라인의 전위간의 차이는 작고, 제2 용어의 전류량은 무시할 수 있을 정도로 작다. 전류를 더 정확하게 측정하기 위해, 다음과 같은 단계를 실행한다.
(1) 모든 행 방향 배선 단자 Dx1 내지 Dxm가 0V로 설정되고, 열 방향 배선 단자 Dy1 내지 Dyn이 Sy1 내지 Syn에 의해 구동된다. 이 시간에 측정된 전류 Ia는 전위 Syx의 인가시 Dyx에 접속된 모든 소자를 통해 흐르는 (m)개 전류의 총합이다.
(2) 행 방향 배선 단자 중 하나가 선택되고, 열 방향 배선 단자 Dy1 내지 Dyn이 Sy1 내지 Syn에 의해 구동된다. 이 시간에 측정된 전류 Ib는 18V의 전위 인가시 소자를 통해 흐르는 소자 전류 + 전위 Syx의 인가시 Dyx에 접속된 (m-1)개의 비활성화된 소자를 통해 흐르는 전류이다.
이들 두가지 측정을 통해, 18V의 인가시 소자 Fx를 통해 흐르는 소자 전류 = Ib - Ia로 계산된다. 이 값을 이용하여 전위 분포를 계산하면, 더 정확한 제어를 달성할 수 있다.
[제5 실시예]
본 발명의 제5 실시예에 따른 표면 전도형 전자 방출 소자용 활성화 장치를 도 13을 참조하여 설명한다.
도 13에 있어서도, 표면 전도형 전자 방출 소자 기판(1301)은 도 1의 기판(101)과 동일하다. 전체 장치의 동작, 활성화 과정 등은 제1 실시예와 동일하므로, 그 설명은 생략한다.
전류 검출 회로(1303)의 배열은 제4 실시예와 동일하다. 전류 검출 회로(1303)는 열방향 배선 단자 Dy1 내지 Dyn과 버퍼 증폭기(1307)간에 배치되어 활성화시 각 소자를 통해 흐르는 소자 전류를 개별적으로 모니터한다. 그러나, 제5 실시예는 전위 분포 회로(1308)의 배열에 있어서 제4 실시예와 약간 다르다. 다시 말하면, 제어 회로(1306)는 소자를 통해 흐르는 활성화 전류값으로부터 전위 분포량을 계산하고, 계산 결과로부터 얻어진 전위 분포에 대응하는 디지털 출력값을 전위 분포 발생 회로에 전송한다.
제1 실시예와 동일하게, 활성화 전압이 인가되는 제1 행상의 표면 전도형 전자 방출 소자 그룹을 고려하고, 표면 전도형 전자 방출 소자 그룹(1401)은 배선 저항을 포함하는 모델로 표시되며, 이 소자 그룹이 활성화되는 상태를 도 14를 참조하여 설명한다.
제5 실시예에 있어서도, 활성화의 진행에 따라 생성되는 전위 분포를 제거하기 위해 단자 Dy1 내지 Dyn은 버퍼 증폭기(1307)로부터의 출력 Sy1 내지 Syn에 의해 구동된다. 전위 분포 회로(1308)는 n개의 D/A 컨버터(1402)와 n개의 래치 회로(1403)로 구성된다. 이러한 배열과 함께, n개의 D/A 컨버터에 대응하는 디지털 출력 설정값(1310)이 D/A 컨버터를 개별적으로 구동하도록 외부적으로 공급된다. 디지털 출력 설정값(1310)은 제어 회로(1306)에 의해 계산되는 전위 강하 분포량으로 설정된다. 독립적인 전위가 각 D/A 컨버터에서 설정되고, 모든 출력은 래치 CLK(1311)에 의해 동시에 갱신된다.
제4 실시예와 동일하게, 전류 검출 회로(1303)는 각 소자를 통해 흐르는 소자 전류를 개별적으로 모니터할 수 있다. 전류 검출 회로(1303)는 검출 저항 Rmon 및 각 검출 저항 Rmon에서 생성되는 전압을 측정하기 위한 측정 증폭기로 구성되어 있다. 이들 구성 요소로 전류 검출 회로(103)는 전류 If를 검출하고, n개의 검출된 활성화 전류값(1309)을 출력한다.
제5 실시예에서, 활성화의 진행에 따라 생성된 소자 전위 분포는 다음과 같이 계산된다. 소자 F1 내지 Fn을 통해 흐르는 소자 전류값 i1 내지 in이 전류 검출 회로(1303)로부터 얻어진 경우, 전위 분포 회로(1308)의 출력 단자에 출력되는 전위 By1 내지 Byn은 배선 저항값 r1 내지 rn을 이용하여 다음과 같이 계산된다.
활성화의 진행에 따라 흐르는 소자 전류가 측정된다. 제어 회로(1306)는 상기 등식을 통해 출력 전위 By1 내지 Byn을 순차적으로 갱신하고, 대응하는 디지털 출력 데이타를 전위 분포 회로(1308)의 래치 회로(1403)에 전송한다. 소자 전류의 측정 → 출력 데이타의 계산 → 데이타를 래치 회로에 전송하는 일련의 동작의 완료시, D/A 데이타를 갱신하기 위해 제어 회로(1306)는 래치 클럭(1311)을 모든 래치 회로(1403)에 인가하고, 이것과 동조하여 데이타를 갱신한다. 그리고나서, 전위 분포 회로(1308)은 소자 F1 내지 Fn의 단자 Gy1 내지 Gyn에서 생성된 전위 분포량에 대응하는 전위 분포를 생성한다. 주목할 점은 소자의 갯수 n이 큰 경우, 소자 전류의 측정 → 출력 데이타의 계산 → 데이타 전송이라는 일련의 동작에 대해 많은 시간이 걸릴 수 있다는 점이다. 이러한 시간은 각 소자에 대해 병렬 처리를 통해 단축될 수 있다.
상술된 방법에 의한 활성화시 소자에서 발생된 활성화 전위 분포를 보상함으로써, 모든 소자의 전자 방출 특성을 균일하게 할 수 있다. 또한, 제5 실시예에서는, 출력 설정값이 디지탈값으로, 정전류 회로 또는 등가 배선 저항 어레이를 사용하지 않는다. 이로써 활성화될 라인 상의 배선 저항 분포와 등가 배선 저항 어레이의 저항값 분포 간의 차 등의, 라인들 간의 차에 의해 발생되는 활성화 전압이 균일하지 않게 되는 것을 방지시킬 수 있다.
[제6 실시예]
본 발명의 제6 실시예에 따른 표면 전도형 전자 방출 소자의 활성화에 대해 도 16을 참조하면서 기술하기로 한다.
도 16에서 도시된 표면 전도형 전자 방출 소자 기판(101)은 도 1에서 도시된 기판(101)과 동일하다. 장치의 전체적인 동작, 활성화 과정 등은 제1 실시예와 동일하므로, 그에 대한 설명은 생략하기로 한다. 전위 분포 발생 회로(1608)의 구성은 제5 실시예와 동일하고, 제어 회로는 전위 분포에 대응하는 디지탈 출력값을 전위 분포 발생 회로에 전달한다. 이러한 목적을 위해, 제어 회로(1606)는 전위 분포 발생 회로(1608)에 래치 클럭(111)을 출력시킨다. 나머지 구성은 제1 실시예와 동일하다.
제6 실시예에서, 제어 회로(1606)는 활성화시에 흐르는 전류량, 즉 전류 검출 회로(103)로부터 나온 출력 데이타로서의 활성화 전류(109)에 의해 활성화 과정을 검출한다. 제어 회로(1606)는 활성화 개시 커맨드에 응답하여 활성화를 개시시키고, 이어서 후술될 바와 같이 활성화 진행에 따라 변화하는 열 방향으로의 소자의 전위 분포를 보정한다. 즉, 제어 회로(1606)는 전류 검출 회로(103)로부터의 출력을 이용하여 각 소자를 통해 흐르는 소자 전류를 추정하여, 추정값으로부터 열 방향으로의 소자에서 발생되는 전위 분포를 계산한다. 이러한 구동 방법에 의해, 활성화 전류 및 행 방향 배선 저항에 의해 각 소자에서 발생되는 전압 분포가 보정되어 활성화된 라인 상의 모든 소자 양단 간에는 일정한 전압이 인가된다. 활성화의 진행에 따라 전위 분포 발생 회로(1608)의 데이타가 순차적으로 갱신됨으로써, 전위 분포는 활성화가 종료될 때까지 보정된다.
<전위 분포 발생 회로>
도 17은 전위 분포 발생 회로(1608)를 사용하여 소정의 라인을 활성화시키는 상태를 설명하기 위한 전위 분포 발생 회로(1608)의 구성을 나타내는 회로도이다.
전위 분포 발생 회로(1608)는 열 방향으로 인가될 보상 전위량을 발생하여 버퍼 증폭기(107)에 출력함으로써 활성화 진행과 함께 각 소자를 통해 흐르는 소자 전류 및 행 방향 배선 저항(도 40의 r1 내지 rN)으로 인한 전위 강하를 보상할 수 있다.
제6 실시예에서는, 표면 전도형 전자 방출 소자 기판(101)의 단자 Dy1 내지 Dyn은 버퍼 증폭기(107)로부터의 출력(Sy1 내지 Syn)에 의해 활성화 진행에 따라 발생된 전위 분포가 상쇄되도록 구동된다.
전위 분포 발생 회로(1608)는 n개의 D/A 컨버터(302) 및 n개의 래치 회로(303)으로 구성된다. n D/A 컨버터(302)에 대응하는 디지탈 출력 설정값(110)은 외부에서 설정된다. 보다 상세히 기술하자면, 제어 회로(1606)는 전위 강하 분포량을 계산하여 디지탈 출력 설정값(110)으로서 설정한다. 각 D/A 컨버터에는 독립 전위가 설정되고, 래치 CLK(111)에 의해 모든 출력들이 동시에 갱신된다.
<활성화 처리>
이어서, 제6 실시예의 장치를 이용하여 표면 전도형 전자 방출 소자 기판(101)을 활성화시키는 수순에 대해 도 16, 17, 5a 및 5b를 참조하여 기술하고자 한다. 활성화는 모든 소자의 전류가 목표값으로 설정되도록 행해진다. 이러한 목표 전류값은 필요한 전자 방출량 등으로부터 미리 결정된다. 제6 실시예에서는, 표면 전도형 전자 방출 소자 기판(101) 상의 각 소자의 소자 전류가 최종에는 2㎃로 설정되도록 전류 검출 회로(103)로부터의 출력을 모니터링하면서 활성화 처리를 행한다.
활성화 수순에 대해 설명하기로 한다.
제어 회로(1606)가 활성화 개시 커맨드를 수신하면, 타이밍 발생 회로(105) 및 전원(104)을 통전 처리가 행 단위로 행해지도록 제어한다.
제어 회로(1606)는 열 방향 배선 단자 Dy1 내지 Dyn이 접지 전위로 설정되도록 전류 설정값(110)을 설정하고, 이어서 활성화 전위 Eac의 펄스를 행 방향 배선 단자 Dx1 내지 Dxm에 인가시킨다. 이 펄스는 예를 들어, 1㎳의 펄스폭과 약 18V의 펄스 높이를 갖는다. 계속하여, 표면 전도형 전자 방출 소자 기판(101)에는 행 단위로 펄스 전위가 순차로 인가되어 활성화가 라인 단위로 개시된다.
제6 실시예는 행 방향 배선 단자 Dx1의 라인 상의 n개 소자들이 활성화될 때의 활성화에 대해 기술하고 있다.
활성화 전압이 인가되는 제1 행의 표면 전도형 전자 방출 소자 그룹에 대해 주목하고자 하며, 표면 전도형 전자 방출 소자 그룹(301)은 배선 저항을 포함하는 모델로 도시되며, 이 소자 그룹이 활성화되는 상태에 대해 도 17을 참조하여 기술하고자 한다. 도 17에서, 참조 부호 F1 내지 Fn은 행 방향 배선 단자 Dx1의 라인 상의 표면 전도형 전자 방출 소자를 나타내고, r1 내지 rn은 행 배선 EX1 상의 각 부분에서의 배선 저항을 나타내며, Ry는 배선 Dy1 내지 Dyn 각각의 입력 단자로부터 대응하는 표면 전도형 전자 방출 소자까지의 배선 저항을 나타낸다. 행 배선은 제6 실시예에서는 일정한 라인 폭 및 두께를 갖는 재료로 형성되도록 설계되어 있으므로, r1 내지 rN은 제조 시의 변동을 제외하고는 동일한 것으로 고려할 수 있다. 배선은 균일하게 되도록 설계되므로, 각 배선의 저항 Ry는 동일한 것으로 고려할 수 있다. 활성화 전후에 표면 전도형 전자 방출 소자의 등가 저항값이 변화(감소)되더라도, 각 소자의 등가 저항은 Ry값보다 훨씬 더 높아 Ry의 영향을 거의 무시할 수 있다. 표면 전도형 전자 방출 소자의 등가 저항값은 r1 내지 rN 이상으로 설계된다.
표면 전도형 전자 방출 소자 그룹(301)을 활성화시키기 위해서는, 제어 회로(1606)는 타이밍 발생 회로(105)를 통해 라인 선택 회로(102)를 제어하고, 전원(104) 및 전류 검출 회로(103)를 통해 행 방향 배선 단자 Dx1에 활성화 전위 Eac를 인가한다. 이로써, 단자 Dx1은 활성화 펄스 Eac에 의해 구동된다.
한편, 라인 Dx1 상의 소자의 다른 전극 단자로서의 단자 Dy1 내지 Dyn은 버퍼 증폭기(107)에 의해 구동된다. 버퍼 증폭기(107)는 소자 F1 내지 FN으로부터의 활성화 전류 i1 내지 in을 싱크(sink)하거나 이들을 전류원으로서 사용하도록 동작하고, 출력 전위 진폭은 전위 분포 발생 회로(1608)에 의해 결정된다.
활성화 시의 소자의 전기적 특성을 도 41에 도시한다. 즉, 소자 전류는 활성화 개시시에는 거의 흐르지 않고 통전시와 동일한 시점에서 개시하여 포화된다. 이 때, 행 배선 Dx1 상의 소자 그룹의 단자 전위를 모니터링하여 배선 저항 r1 내지 rn의 영향으로 인한 전위 Gy1 내지 Gyn의 변화를 검출한다. 전위 변화는 활성화의 진행에 따라 증가하여 활성화 종료 시에 최대로 된다. 예를 들어, 2㎃/소자의 활성화 전류, r1 내지 rn = 5mΩ, 및 n = 1000인 경우, 전위 변화 ΔV = 1/2 × 1000 × 1001 × 2㎃ × 5mΩ ≒ 5V가 입력 단자로부터 가장 먼 소자 Fn의 단자 Gyn에서 발생한다.
이것을 방지시키기 위해, 이 전위 분포와 동일한 전위 분포를 전위 분포 발생 회로(1608)에 의해 발생시키고, 단자 Dy1 내지 Dyn을 버퍼 증폭기(107)로부터의 출력 Sy1 내지 Syn에 의해 각 소자에서 발생된 전위 분포가 상쇄되도록 구동시킨다.
보다 상세히 기술하자면, 활성화 진행과 함께 소자 F1 내지 Fn을 통해 흐르는 전류에 의해 발생된 단자 Gy1 내지 Gyn에서의 전위 강하 분포는 전위 분포 발생 회로(1608)로부터의 출력 By1 내지 Byn에 의해 재생된다. 소자 F1 내지 Fn의 활성화가 거의 균일하게 진행되면, 각 소자를 통해 흐르는 소자 전류 i1 내지 in이 거의 동일하여, 전류 검출 회로(103)에 의해 검출된 활성화 전류 I(109)를 사용하여 전류값 iave = i1 = i2 =... in = i/n(n은 열 방향 소자의 개수임)을 제공할 수 있다.
제어 회로(1606)는 각 소자를 통해 흐르는 전류값으로서 iave를 사용하여 각소자 단자에서의 전위 강하량을 계산하여, 전위 분포 발생 회로(1608)에 계산된 양을 설정한다. 따라서, 전위 분포 발생 회로(1608)의 출력 By1 내지 Byn에서 소자 F1 내지 Fn의 소자 단자 Gy1 내지 Gyn에서의 분포와 동일한 전위 강하 분포가 실현된다. 이들 전위를 버퍼 증폭기(107)의 출력 Sy1 내지 Syn을 통해 단자 Dy1 내지 Dyn에 인가함으로써, 소자 F1 내지 Fn의 단자 간에 인가되는 전압을 활성화의 진행과 소자수에 관계없이 균일하게 할 수 있다.
제6 실시예에서는, 활성화의 진행과 함께 발생된 소자 단자에서의 전위 분포를 다음과 같이 계산한다.
각 소자마다 활성화가 거의 동시에 진행되는 것으로 가정하면, 소자 F1 내지 Fn을 통해 흐르는 소자 전류 i1 내지 in은 전류 검출 회로(103)에서 검출된 활성화 전류 I(109)로부터 추정된다.
이 때, 전위 분포 발생 회로(1608)의 출력 단자에 출력될 전위 By1 내지 Byn은 배선 저항값 r1 내지 rn ≒ r을 사용하여 계산된다.
활성화의 진행과 함께, 제어 회로(1606)는 활성화 전류를 측정하여, 수학식 4로부터 출력 전위 By1 내지 Byn을 순차로 계산한다. 제어 회로(1606)는 전위 분포 발생 회로(1608)의 래치 회로(303)로 출력 전위 By1 내지 Byn에 대응하는 디지탈 출력 데이타를 전달한다. 일련의 동작, 즉 소자 전류 측정→출력 데이타의 계산→래치 회로로의 데이타의 전달 동작 완료 시에, 제어 회로(1606)는 D/A 데이타를 갱신하도록 모든 래치 회로(303)에 래치 클럭(110)을 인가하고, 이것과 동기하여 데이타를 갱신시킨다. 이로써, 전위 분포 발생 회로(1608)는 소자 F1 내지 Fn의 단자 Gy1 내지 Gyn에서 발생된 전위 분포량에 대응하는 전위 분포를 발생시킨다.
제1 실시예와 동일하게, 도 5a 및 도 5b는 제6 실시예에서의 활성화의 개시 및 종료시 소자 F1 내지 Fn 양단 간에 인가되는 전위 분포를 도시한다. 도 5a는 활성화 개시 직후의 전위 분포를 도시한 것이다. 가로 좌표는 소자의 위치를 나타내는 소자 번호 F1 내지 Fn을 표시한다. 세로 좌표는 각 소자의 두 단자에서의 단자 전위를 나타낸다. 상술된 바와 같이, 각 소자를 통해 흐르는 전류는 활성화 개시 직후에는 작다. 그러므로, 전원(104)으로부터 활성화 전위 Eac = 18V가 소자의 단자 Gy1 내지 Gyn에 인가된다. 활성화 전류가 거의 흐르지 않으므로, 전위 분포 발생 회로(1608)의 전류 설정값은 거의 0이고, 전위 분포 발생 회로(1608)의 출력 By1 내지 Byn과 버퍼 증폭기(107)의 출력 Sy1 내지 Syn도 거의 0V이다. 이러한 이유 때문에, 18V까지의 소정의 인가 전압이 각 소자에 인가되어 활성화가 진행된다.
도 5b는 활성화 종료시의 전위 분포를 도시한 것이다. 활성화 종료 시에, 각 소자를 통해 흐르는 전류는 거의 2mA이다. 전원(104)으로부터 인가되는 활성화 전위 Eac(인가 폭: 18V)는 각 소자의 단자 Gy1 내지 Gyn으로의 인가 시에 배선 저항에 의해 유발된 전위 강하의 영향으로 인해 감소된다. 이 때, 전위 분포 발생 회로(1608)의 전류 설정값이 2mA로 설정되면, 전위 분포 발생 회로(1608)의 출력 By1 내지 Byn 및 버퍼 증폭기(107)의 출력 Sy1 내지 Syn은 Gy1 내지 Gyn과 동일한 분포를 갖는다. 그 결과, 18V까지의 소정의 인가 전압이 각 소자에 인가되어 각 소자가 활성화된다.
보다 상세히 기술하자면, 소자 전류가 활성화의 진행에 따라 증가하면, 소자 단자에서 발생되는 전위 분포는 배선 저항의 영향으로 인해 항상 변화한다. 이 경우, 제어 회로(1606)는 전위 분포 발생 회로(1608)의 출력 By1 내지 Byn을 활성화의 진행과 함께 전류 검출 회로(103)에서 순차로 검출된 활성화 전류값 I로부터 수학식 4에 따라 계산한다. 제어 회로(1606)는 전위 분포 발생 회로(1608)에 포함된 래치 회로(303)의 DD1 내지 DDn에 대해 계산된 값 By1 내지 Byn에 대응하는 값을 순차로 갱신 및 설정한다. 이러한 방식으로, 모든 소자들은 활성화의 개시부터 종료까지 일정한 전압으로 활성화된다. 각 소자의 소자 전류가 2mA에 도달하면, 활성화는 종료된다.
도 21은 활성화가 라인 및 스위칭 라인 단위로 활성화를 완료하는 수순으로 활성화를 행할 때의 제어 회로(1606)에 의한 제어 수순의 일례를 도시한 것이다. 도 21은 하나의 라인에 대한 수순을 도시한다. 기판(101)이 일반적으로 다수의 라인을 가지므로, 이 제어 수순은 다수의 라인에 대해 반복적으로 실행된다. 도 21에서, 제어 회로(1606)는 전류 검출 회로(103)로부터 나온 입력값으로부터 전위 By1 내지 Byn에 대응하는 디지탈값을 계산한다(단계 S2701). 제어 회로(1606)는 계산된 값을 래치 회로 DD1 내지 DDn에 설정한다(단계 S2702). 이 상태에서, 제어 회로(1606)는 전위 분포 발생 회로(1608)에 래치 클럭을 출력한다(단계 S2703). 이것을 상기 활성화 종료 조건이 만족될 때까지 반복적으로 실행한다. 만일 조건이 만족되면, 이 라인에 대한 활성화는 종료된다(단계 S2704에서 예). 다음 라인이 존재하면, 제어 회로(1606)는 다음 라인을 선택하기 위한 라인 스위칭 신호를 출력한다. 선택된 라인에 대한 할성화가 아직 완료되어 있지 않으면, 제어 회로(1606)는 단계 (S2701)로 복귀하여 전류 검출 회로(103)로부터 단계(S2703)에서 인가된 활성화 전위에 대해 활성화 전류값을 판독하여, 단계(S2701)로부터의 처리를 반복적으로 실행한다. 단계(S2703)에서의 클럭 출력은 제어 회로(1606) 자체의 동작을 제어하기 위해 클럭에 기초하여 발생되는 소정의 주파수를 갖는 신호일 수 있다.
이러한 방법에 의해, 활성화 시에 발생되는 활성화 전압 분포를 보정하여 모든 소자의 전자 방출 특성을 균일하게 할 수 있다.
상기 기술은 행 배선 Dx1 상의 소자의 활성화에 대해 이루어졌다. 이러한 수순은 다른 라인 상의 소자의 활성화에도 동일하게 적용시킬 수 있다. 이와 같이 하여, 기판(101) 상의 모든 표면 전도형 전자 방출 소자의 활성화가 완료된다.
다수의 라인이 활성화 될 때 소정의 라인 상의 소자의 활성화가 완료된 후, 라인 선택 회로(102)는 다른 활성화 라인을 활성화시키도록 스위치된다(활성화는 라인 단위로 행해진다). 또는, 활성화 라인을 순차로 스위칭하면서 다수의 라인을 동시에 활성화시킬 수 있다. 이 경우, 활성화 진행이 라인마다 변화할 수 있다. 이것을 방지시키기 위해, 각 라인의 평균 소자 전류가 메모리 등에 순차로 기억되고, 활성화는 전위 분포 발생 회로(1608)의 출력을 스위칭 라인에서의 메모리에 기억된 평균 소자 전류를 이용하여 고속으로 갱신시키면서 행해진다. 이 때, 행 방향 배선 저항 r1 내지 rn이 라인 마다 약간 다르면, 이들 값도 메모리 등에 기억되고, 전위 분포가 갱신되면, 각 라인의 평균 소자 전류값과 함께 적절히 판독되어 계산에 이용된다.
소자수 n이 크면, 일련의 동작, 즉 활성화 전류의 측정→출력 데이타의 계산→데이타 전달 동작시 장시간이 소비될 수 있다. 이 시간은 각 소자에 대해 병렬 처리를 행함으로써 단축될 수 있다. 제6 실시예에서, 전위 분포 발생 회로(1608)는 표면 전도형 전자 방출 소자 기판(101)의 열 방향 배선수 n과 동일한 수의 D/A 컨버터로 구성된다. 보상 전위 분포 프로파일은 도 5a 및 도 5b에서 도시된 바와 같이 서서히 변화하므로, D/A 컨버터는 씬 아웃(thinned-out)될 수 있어, 씬된 열 방향 배선 단자에 인가되어질 전위값은 저항 분할로 정해질 수 있다. 이것은 적은 수의 D/A 컨버터, 짧은 계산 시간 및 저 비용을 실현시킨다.
제6 실시예에서는, 전원(104)은 포지티브 출력을 가지며, 활성화는 단자 Dx1에서 단자 Dy1 내지 Dyn로 전류가 흐르도록 행해진다. 또는, 극성을 반전시킬 수 있으며, 전류가 단자 Dy1 내지 Dyn에서 단자 Dx1로 흐르도록 활성화를 수행할 수 있다. 이 경우, 전위 분포도 반전되므로, 버퍼 증폭기(107)는 전류를 소스시키는 (-1)-시간 인버팅용 버퍼 증폭기로서 구성되어짐으로써 동일한 효과가 얻어진다.
제6 실시예에서는, 열 방향 배선 저항이 표면 전도형 전자 방출 소자의 등가 저항보다 훨씬 더 낮을 경우 도 17의 열 방향 배선 저항 Ry의 영향은 무시된다. 그러나, 인출 배선 등의 저항이 현저할 정도로 증가하면, 열 방향 배선 저항으로 인한 전위 강하를 보상할 수 있다.
상술된 바와 같이, 제6 실시예의 활성화 장치는 활성화 전류를 모니터링하여 하나의 라인 상의 각 소자에 대한 활성화 전압의 분포를 보정함으로써 모든 소자들의 전자 방출 특성을 균일하게 할 수 있다. 이 전자원 기판을 사용함으로써 휘도 또는 밀도의 변동이 거의 없는 고화질의 화상 표시 장치를 실현할 수 있다.
[제7 실시예]
본 발명의 제7 실시예에 따른 표면 전도형 전자 방출 소자의 활성화 장치에 대해 도 18을 참조하면서 기술하기로 한다.
또한, 도 18의 표면 전도형 전자 방출 소자 기판(501)도 도 6의 기판(101)과 동일하다. 장치의 전체적인 동작, 활성화 수순 등은 제6 실시예와 동일하므로, 이에 대한 설명은 생략하기로 한다.
제7 실시예는 제6 실시예와는 후술될 표면 전도형 전자 방출 소자 기판(501)의 라인 선택 회로(502)를 구동시키는 방법이 다르다.
라인 선택 회로(502)를 구동시키는 방법에 대해 기술하기로 한다.
라인 선택 회로(502)는 m개의 스위칭 소자(SWX1 내지 SWXm)를 포함한다. 각 스위칭 소자는 전원(504)의 출력 전위와 가변 전원(513)의 출력 전위 중 어느 하나를 선택하고, m개 스위칭 소자는 표면 전도형 전자 방출 소자 기판(501)의 단자 Dx1 내지 Dxm에 전기적으로 접속된다. 각 스위칭 소자는 타이밍 발생 회로(105)로부터 출력된 제어 신호 Vscan에 기초하여 동작한다. 실제로, 스위칭 소자는 FET 또는 릴레이 등의 스위칭 소자의 결합으로 용이하게 구성될 수 있다.
도 19에서, 제1 라인(Sx1)이 선택되며, 전원(504)의 출력 전위는 행 방향 배선 Dx1에만 인가되고, 나머지 라인(Sx2 내지 Sxm)은 가변 전원(513)의 출력 전위에 접속된다. 가변 전원(513)의 출력 전위는 제어 회로(506)로부터 출력된 비선택 전위 설정값(512)에 의해 설정된다.
제7 실시예에서는, 활성화 전압이 인가되지 않는 비선택된 라인(Sx2 내지 Sxm)에 인가되는 전위로서의 비선택 전위를 접지 레벨이외의 전위로 설정한다. 그 이유는 다음과 같다.
제7 실시예의 전자원 제조 방법에 따르면, 활성화가 행 단위로 행해지면 동일 행 상의 열 방향에서 발생된 전위 강하 분포는 열 방향 배선 단자 Dy1 내지 Dyn로부터의 인가 전위에 의해 보상된다. 열 방향 배선 단자 Dy1 내지 Dyn로부터의인가 전위는 활성화된 라인 상의 소자뿐 아니라 비활성화된 라인 상의 소자에도 인가되는 데, 그 이유는 표면 전도형 전자 방출 소자 기판이 단순 매트릭스 구성이기 때문이다. 실제로, 열 방향 배선 단자 Dy1 내지 Dyn의 전위는 최대 수 V 정도로 낮다. 그러나, 비활성화 라인 상의 소자로의 전위 인가에 의한 전력 소모의 증가를 감소시키는 것이 바람직하다. 이러한 목적을 위해, 비활성화된 라인들을 그룹지어, 비선택 전위 설정값(512)을 그룹지어진 라인에 인가하여 이들 라인에 접속된 소자 양단 간에 인가되는 전압의 절대값을 최소화시킨다.
비선택 전위 설정값(512)은 제어 회로(506)에 의해 다음과 같이 결정된다. 전위 분포 발생 회로(508)의 출력에서의 각 단자에서 발생된 최대 전위와 최소 전위 간의 차는 전위 강하량으로서 계산된다. 보다 상세히 기술하자면, 도 18에서는, 전위 분포 발생 회로(508)의 출력 By1 내지 Byn에서의 최대 전위 분포량은
최대 전위 분포량 = 전위 By1 - 전위 Byn으로 계산된다.
그러므로, 비선택 전위 설정값(512)은, 비선택 전위 설정값(512): Voff = 1/2 × 최대 전위 분포량으로 결정된다.
제7 실시예에 있어서도, 제1 실시예와 유사하게, 전위 분포 회로(508)의 출력은 전류 검출 회로(503)의 활성화 전류값(509; I) 및 배선 저항값 r1 내지 rn ≒r을 이용하여 다음의 식
By1 = -r1 × Σ{k = 1 내지 n}ik
≒ -r × n × iave
≒ -r × I
...
Byn = -rn × in + Byn-1 + Byn-2 + ... + By1
≒ -r × 1/n × I + ... -r × (n-1)/n × I + (-r × I)
≒ -1/2 × r × (n+1) × I 을 이용하여 계산될 수 있다.
그러므로, 비선택 전위 설정값(512)은, Voff = -1/2 × 최대 전위 분포량 = -1/2(전위 By1 - 전위 Byn) = -1/4 × r × (n-1) × I 에 의해 계산된다.
비선택된 라인의 전위는 이러한 방식으로 설정되어 구동을 수행하고, 그리고 나서 전압: (Voff - By1) 내지 (Voff - Byn) 즉, -1/4 × r × (n-5) × I 내지 -1/4 × r × (n+3) × I가 비선택된 라인상의 소자에 인가된다.
비선택 전위 설정값(512)이 접지 레벨인 경우, 전압: (Voff - By1) 내지 (Voff - Byn) 즉, rxI 내지 1/2 × r × (n+1) × I가 비선택된 라인상의 소자에 인가된다. 비선택 전위 설정값(512)을 비선택된 라인에 인가함으로써, 비선택된 라인에 접속된 소자에 인가된 전압의 절대값은 거의 절반(일반적으로, n은 1,000 이상 정도의 크기이다)이 될 수 있다.
도 20a 및 20b는 활성화의 개시 및 마지막에서 표면 전도형 전자 방출 소자의 각 단자에 인가되는 구동 전위 파형의 변화를 도시하고 있다.
도 20a는 활성화 개시 직후의 각 단자의 구동 전위 파형을 도시하고, 도 20b는 활성화 마지막에서의 구동 전위 파형을 도시하고 있다.
상기 기술한 것과 같이, 각 소자를 구동 전위 18V, 및 펄스 폭 1ms의 펄스로 구동한다. 도 20a 및 20b에서의 파형(a)은 활성화되는 단자 Dx1에서의 구동 파형을 나타내는데, 이는 전원(504; 구동 전위:18V, 펄스 폭: 1ms)에 의해 구동된다. 파형(b)은 활성화되지 않은 비선택된 라인상의 단자 Dx2 내지 Dxm에서의 구동 파형을 나타내는데, 이는 비선택 전위 설정값(512)에 의해 설정된 가변 전원(513)에 의해 구동된다. 비선택 전위 설정값(512)은 Voff로 표시된다. 파형(c) 및 (d)는 표면 전도형 전자 방출 소자 기판(501)의 행방향 단자에서의 구동 파형을 나타내는데, 이는 버퍼 증폭기(507)에 의해 구동된다. 파형(c)는 최소 전위 강하를 나타내는 단자 Dy1에서의 구동 파형을 나타내고, 파형(d)는 최대 전위 강하를 나타내는 단자 Dyn에서의 구동 파형을 나타낸다.
도 20a에 도시된 활성화 개시 직후에, 거의 활성화 전류가 흐르지 않는다. 배선 저항에 의해 유발되는 전위 강하량은 작고, 보상 전위량 및 비선택 전위 설정값 Voff도 작다. 활성화가 진행되어, 활성화의 마지막에서는 큰 활성화 전류가 흐른다. 따라서, 배선 저항에 의해 유발되는 전위 강하량이 증가하고, 도 20b에 도시된 것과 같이, 보상 전위량 및 비선택 전위 설정값 Voff도 증가한다. 즉, 보상 전위 분포가 활성화의 진행에 따라 변경되어 설정 전압 = 18V를 각 소자에 항상 인가한다.
주목할 점은 상기 기술한 것과 같이 각 소자는 펄스에 의해 구동된다는 점이다. 라인 선택 회로(502)로부터의 펄스 전위의 출력은 전위 분포를 생성하는 버퍼 증폭기(507)로부터 출력되는 펄스의 변화후에 개시되고, 버퍼 증폭기(507)로부터 출력되는 펄스의 변화전에 끝난다. 이것을 설명한다. 도 20a 및 20b에서 이 시간차를 △t로 표시한다. △t는 약 수μsec이다.
시간차 △t는 증폭기 사이의 버퍼 증폭기 출력의 변화로 인한 채널간 출력 타이밍의 지연을 대처하도록 설정된다. 즉, 라인 선택 회로(502)로부터의 펄스 전압의 출력은 전위 분포를 생성하는 버퍼 증폭기(507)로부터의 펄스 출력의 변화전에 시작될 수 있다. 이 경우에, 채널간 출력 타이밍에서의 지연이 발생하면, 충분한 구동 전압이 선택된 라인상의 일부 소자에 순간적으로 인가된다. 이 순간적인 시간동안에는 선택된 라인상의 모든 소자가 구동되는 것은 아니므로 흐르는 활성화 전류는 감소한다. 선택된 라인상의 모든 소자는 충분히 구동된다는 가정하에서 버퍼 증폭기는 계산된 전위를 인가한다. 그러므로, 설정 전압보다 높은 구동 전압이 소자에 인가되어 특성을 일정하지 않게 한다.
이 때문에, 라인 선택 회로(502)로부터의 펄스 전위의 출력은 전위 분포를 생성하는 버퍼 증폭기(507)로부터의 펄스 출력의 변화 후에 개시하고, 버퍼 증폭기(507)로부터의 펄스 출력의 변화 이전에 종료한다. 이러한 셋팅으로, 버퍼 증폭기의 출력 타이밍에서의 변화의 영향이 회피될 수 있다.
제7 실시예에서 기술한 것과 같이, 비선택된 라인에 인가되는 전위가 열 배선의 전위에 근접하게 된 경우, 표면 전도형 전자 방출 소자 기판을 활성화할 때 인가되는 전력이 감소될 수 있다. 주목할 점은 오프셋 전위 결정 방법이 상기의 것에 한정되는 것은 아니고, 오프셋 전위는 전체의 표면 전도형 전자 방출 소자 기판에 인가된 전력값을 최소화하도록 결정될 수 있다는 점이다.
상기 기술한 것과 같이, 제7 실시예의 활성화 장치는 하나의 라인상의 각 장치에 대해 활성화 전류를 모니터링하고 활성화 전압의 분포를 정정함으로써 모든 소자의 전자 방출 특성을 일정하게 할 수 있다. 이러한 전자원 기판은 휘도 또는 밀도가 거의 변하지 않는 고화질 화상 디스플레이 장치를 구현하는데 이용된다.
소정의 비선택 전위가 비활성화된 라인에 인가되므로, 비활성화된 라인상의 소자로의 전위 인가에 의한 전력 소비의 증가가 감소될 수 있다.
더구나, 라인 선택 펄스 전위의 출력이 버퍼 증폭기로부터의 활성화 전위의 펄스 출력의 변화후에 개시하고, 버퍼 증폭기로부터의 활성화 전위의 펄스 출력의 변화 이전에 종료한다. 버퍼 증폭기의 출력 타이밍이 변할지라도 영향은 회피될 수 있다.
[제8 실시예]
본 발명의 제8 실시예에 따른 표면 전도형 전자 방출 소자용 활성화 장치를 도 33을 참조하여 설명한다.
도 33에 있어서도, 표면 전도형 전자 방출 소자 기판(701)은 도 1의 기판(101)과 동일하다. 전체 장치의 동작, 활성화 과정 등은 제6 실시예와 동일하므로, 그 설명은 생략한다.
제8 실시예가 제6 및 제7 실시예와 다른 점은 표면 전도형 전자 방출 소자 기판(701)의 라인 선택 회로(702)에 접속된 전류 검출 회로가 전혀 없다는 점이다. 대신에, 제8 실시예는 전위 분포 발생 회로(708)내에서 생성되는 분포 전위값을 저장하는 분포값 메모리(712)를 채택한다. 분포값 메모리(712)의 데이타는 제어 회로(706)으로부터의 커맨드에 따라서 전위 분포 회로(708)에 전송될 수 있다. 그 이유를 설명한다.
도 27b, 5a, 및 5b에서의 활성화 시간 및 전류의 변화로부터 분명한 것과 같이, 소자 전류는 통전을 통해 증가하고, 결국 활성화 진행동안 포화된다. 제6 및 제7 실시예에서, 표면 전도형 전자 방출 소자 기판(101)상의 각 소자의 소자 전류를 최종적으로 2mA로 설정하기 위해 전류 검출 회로에 의해 소자 전류를 모니터링하면서 활성화 처리가 수행된다. 그러나, 활성화 처리의 재생률(reproductibility)이 높고, 활성화 시간 및 전류의 변화가 표면 전도형 전자 방출 소자 기판(701)상의 임의 소자를 활성화할 때와 거의 동일한 경우, 활성화의 종료는 전류 검출 회로의 활성화 진행을 모니터링하지 않고 활성화의 통전 시간에 의해 결정될 수 있다.
제8 실시예는 활성화의 통전 시간에 의해 활성화의 종료를 결정하는 활성화 방법에 있어서 배선 저항에 의해 라인 방향으로 유발되는 전위 강하를 보상하는 방법을 예시한다.
제6 및 제7 실시예와 동일하게, 펄스폭이 1msec이고, 펄스 주기가 10msec이며, 펄스 크기가 18V인 활성화 전압의 펄스를 인가하여 활성화를 수행했다. 그 때, 2mA/소자의 활성화 소자 전류를 얻는데 활성화를 약 30분동안 수행했다.
도 27b, 5a, 및 5b에 도시한 것과 같이, 활성화 시간 및 전류의 변화를 30분동안 미리 측정하였다. 전위 분포 발생 회로(708)로부터 출력되는 전압량은 제6 실시예에서의 식 3 및 식 4에 의해 임의의 활성화 시간이 경과함에 따라 활성화 전류값으로부터 계산되어, 분포값 정정 메모리(712)에 저장된다.
분포값 정정 메모리(712)는 활성화 시간 t 및 열방향 배선 수 1 내지 n에 의해 어드레스된다. 대응하는 활성화 시간의 경과에 따라, 열방향 배선 수 1 내지 n에서 생성된 보상 전위값은 출력 설정값(710)으로서 출력되어, 전위 분포 발생 회로(708)의 대응하는 D/A 컨버터의 값을 설정한다. 그리고나서, 독립적인 보상 전위량이 D/A 컨버터에 설정되고, 모든 출력은 래치 CLK에 의해 동시에 갱신된다.
도 34는 분포값 정정 메모리(712)에 저장된 보상 전위값의 예를 도시하고 있다. 도 34에 있어서, 보상 전위량은 매 활성화 시각 t=1min마다 분포값 정정 메모리(712)에 저장된다. 모든 열방향 배선 수 1 내지 n의 보상 전위값은 활성화 시각 t=0일 때 0V이다. 1분 후에 -0.1V 내지 -0.3V의 보상 전위가 생성되고, 29분후에 -0.5V 내지 -3.0V의 보상 전위가 생성된다. 즉, 열방향 배선 수 n×30 min에 대한 보상 전위 데이타는 분포값 정정 메모리(712)에 저장된다.
도 35a, 35b, 및 35c는 활성화가 30분동안 수행될 때 활성화의 개시 후 1분 및 종료 직전인 29분후 소자 F1 내지 Fn에 인가되는 전위 분포를 도시하고 있다. 도 35b 및 35c에서의 가로 좌표는 소자 번호 F1 내지 Fn를 표시하고, 이는 소자 위치를 나타낸다. 세로 좌표는 각 소자의 2개 단자에서의 단자 전압을 표시한다. 도 35b에 도시한 것과 같이, 상기 기술한 것과 같이 활성화 개시 직후에 각 소자를 통해 흐르는 전류는 작다. 그러므로, 전원(704)으로부터 인가되는 활성화 전위 Eac = 18V는 소자의 단자 Gy1 내지 Gyn에 인가된다. 뿐만 아니라, 활성화 전류가 거의 흐르지 않는다. 분포값 정정 메모리(712)에서의 각 값은 거의 0V이고, 전위 분포 발생 회로(708)의 전류 설정값도 거의 0이며, 전위 분포 발생 회로(708)의 출력 By1 내지 Byn 및 버퍼 증폭기(707)의 출력 Sy1 내지 Syn도 거의 0V이다. 도 35c에 도시된 29분의 활성화 시간의 경과에 따라, 분포값 정정 메모리(712)의 각 값은 가장 큰 보상 전위를 생성한다. 그리고나서, 18V까지의 소정 인가 전압이 각 소자에 인가되어 활성화를 진행한다.
상기 설명에 있어서, 보상 전위량은 매 활성화 시간 t=1분마다 분포값 정정 메모리(712)에 저장된다. 그러나, 활성화 전류의 시간 단위 변화가 활성화 시간 대 활성화 전류 프로파일에 있어서 항상 일정한 것은 아니므로, 분포값 정정 메모리(712)를 어드레스하기 위한 활성화 시간 t의 간격은 실제 프로파일에 따라 조정될 수 있다. 더 구체적으로는, 활성화 전류의 시간 단위 변화가 큰 시간 범위에서는, 분포값 정정 메모리(712)를 어드레스하는 활성화 시간 t의 간격은 작게 설정된다. 활성화 전류의 시간 단위 변화가 작은 시간 범위에서는, 분포값 정정 메모리(712)를 어드레스 하는 활성화 시간 t의 간격이 크게 설정된다. 이러한 셋팅으로, 메모리 용량이 세이브되어 고도의 제어성을 지닌 전위 보상을 실현할 수 있다.
상기 실시예에 따르면, 표면 전도형 전자 방출 소자가 매트릭스 형태로 배열되는 표면 전도형 전자 방출 소자 기판을 활성화에 의해 제조할 때, 배선 저항과 활성화 전류에 의해 유발되는 전위 강하의 영향하에서 소자에 인가된 전압이 일정하지 않음으로 인한 특성의 변화를 방지함으로써, 다수의 표면 전도형 전자 방출 소자를 단순한 매트릭스 형태로 배열하여 형성되는 전자원이 일정한 전자 방출 특성을 가질 수 있게 하는 활성화가 실현될 수 있다. 이러한 전자원 기판은 휘도 또는 밀도가 거의 변하지 않는 고화질 화상 디스플레이 장치를 실현하는데 이용된다.
또한, 소정의 비선택 전위를 비활성화된 라인에 인가함으로써 제어성을 개선할 수 있고, 비선택된 라인에 인가된 전위를 열 배선 전위에 근접하게 함으로써, 비선택된 라인상의 소자로의 전압 인가에 의한 전력 소비의 증가를 감소시킬 수 있다.
라인 선택 펄스 전위의 출력이 열 배선 전위의 펄스 출력의 변화후에 개시하고, 열 배선 전위의 펄스 출력의 변화전에 종료하므로, 전위의 출력(접속) 타이밍의 변화의 영향을 회피할 수 있다.
상기 기술한 것과 같이, 본 발명에 따르면 양호한 전자 방출 소자를 얻을 수 있다.
이하의 실시예에서는 복수의 라인을 동시에 선택하여 이 복수의 라인 각각에 복수 접속되는 소자에 동시에 통전을 행하는 구성에 특히 유효한 실시예를 설명한다.
[실시예 9]
도 44는 본 발명의 실시예 9의 표면 전도형 방출 소자의 통전 활성화 장치의 구성예를 도시한 블록도이다.
도면 중, 44101은 통전 활성화를 하기 위한 대상이 되는 표면 전도형 방출 소자 기판이다(본 실시예 9에 있어서의 기판(44101)에는 복수의 표면 전도형 방출 소자가 매트릭스 형상으로 배선되어 있고, 이미 포밍 처리가 완료되어 있는 것으로 한다). 기판(44101)은 도시하지 않은 진공 배기 장치에 접속된 용기 내에 수용되어 있고, 그 용기 내에는 10의 마이너스 4승에서 마이너스 5승(torr) 정도로 진공 배기되어 있다. 또한, 행 배선 단자 Dx1∼Dxm 및 열 배선 단자 Dy1∼Dyn을 통해 외부 전기 회로와 접속되어 있다. 44102는 기판(44101)에 있어서의 활성화하기 위한 행 배선을 선택하는 라인 선택 회로이고, 타이밍 발생 회로(44105)로부터의 라인 셀렉트 신호에 따라 동시에 2개 이상의 행 배선을 선택하여 그 선택한 행 배선에 전원(44104)의 전위를 인가하고 있다. 44103은 전류 검출 회로이고, 선택한 행 배선에 전압을 인가했을 때, 그 선택한 행 배선에 흐르는 전류를 행마다 개별로 모니터하고 있다. 전류 검출 회로(44103)는 검출용 저항 Rmon과, 그 검출용 저항의 양단에 발생하는 전압을 샘플/홀드하는 샘플 홀드 회로와, 이 검출용 저항의 양단에 발생하는 전압을 계측하는 전압 계측기를 구비하고 있다. 이들에 의해 전원(44104)으로부터 선택한 행 배선에 흐르는 전류 If를 검출하고, 그 검출한 전류치를 활성화 전류치(44109)로서 제어 회로(44106)에 출력한다. 또, 검출용 저항 Rmon의 저항치는 전류 If가 흐름에 따른 전압 강하로 표면 전도형 방출 소자로의 인가 전압이 영향을 받지 않도록 충분히 작은 값으로 설정되어 있다. 또한, 전원(44104)은 제어 회로(44106)로부터의 명령값에 따라 표면 전도형 방출 소자 기판(44101)의 각 행 배선에 인가하는 전위를 결정하고 있다.
44107은 버퍼 증폭기 회로이고, 타이밍 발생 회로(44105)로부터의 제어 클럭 Hscan신호에 동기한 타이밍에서 표면 전도형 방출 소자 기판(44101)의 열 배선 단자 Dy1∼Dyn에 전위를 인가한다. 이 버퍼 증폭기 회로(44107)의 입력값, 즉 열 배선의 단자 Dy1∼Dyn에 인가하는 전위치는 화소 전극 구동 회로(44108)에서 결정된다.
본 실시예 9에 있어서는 통전 활성화의 진행 상황을 활성화 시에 흐르는 전류량(전류 검출 회로(44103)에서 검출되는 활성화 전류(44109))으로 파악하고 있다. 그리고, 제어 회로(44106)는 통전 활성화 개시의 명령과 함께 기판(44101)의 표면 전도형 방출 소자의 활성화를 개시하고, 상세는 후술하는데, 활성화의 진행 상황에 따라 변화하는 열 방향 소자의 구동 전압치의 분포를 순차 보정한다. 즉, 메모리(44111)에 저장된 배선 저항치 데이터와, 전류 검출 회로(44103)로부터의 활성화 전류치(44109)를 참조하여 활성화 중의 각 소자의 특성을 보상하는 전위치를 산출하고, 이 전위치를 화소 전극 구동 회로(44108)에 설정 출력치(44110)로서 설정한다. 이로 인해 화소 전극 구동 회로(44108)는 설정 출력치(44110)에 따른 구동 전위를 발생한다. 또한, 이 구동 전위는 버퍼 증폭기(44107)를 통해 기판(44101)의 열 배선에 인가된다. 이로 인해, 활성화되어 있는 각 소자에 있어서의 소자 전류와 배선 저항에 의해 생기는 전압 분포가 보정(전압의 차가 억제)되고, 활성화 중의 각 소자에 항상 일정한 전압이 인가되게 된다. 또한, 활성화의 진행에 따라 순차 화소 전극 구동 회로(44108)에 설정하는 설정 출력치(44110)를 갱신함으로써, 활성화의 종료시까지 그 활성화되어 있는 행의 소자에 인가되는 전압 분포가 보정된다.
또한, 제어 회로(44106)는 전류 검출 회로(44103)에서 검출된 활성화 전류치(44109)에 기초하여 활성화의 진행을 모니터하고, 라인 선택 회로(44102)를 통해 전원(44104)으로부터 전위가 인가되는 행 배선을 선택한다. 이 동작의 상세도 후술하는데, 제어 회로(44106)는 구동 라인 설정 신호를 타이밍 발생 회로(44105)에 출력하고 구동해야 할(활성화해야 할) 행 배선을 설정한다. 타이밍 발생 회로(44105)는 전원(44104)과 m개의 행 배선 중의 어느 것과 접속할 것인 지를 라인 셀렉터 신호에 따라 설정하고, 표면 전도형 방출 소자 기판(44101)의 활성화 대상으로 되는 표면 전도형 방출 소자에 전원(44104)의 전위를 인가한다. 또, 메모리(44111)에는 활성화의 진행 상황에 따라 변화하는 열 방향 소자의 구동 전압치 분포를 보정하기 위해, 활성화 전류치와 배선 저항치를 저장하고 있고, 이들은 제어 회로(44106)에 의해 필요에 따라 참조된다.
다음에, 도 45를 참조하여 라인 선택 회로(44102)의 구성을 설명한다.
라인 선택 회로(44102)는 기판(44101)의 행 배선의 수 m에 따라 내부에 m개의 스위칭 소자(SWx1∼SWxm)를 구비한 것으로, 각 스위칭 소자는 전원(44104)의 출력 전위 또는 0[V](그라운드 레벨)의 어느 한쪽을 선택하고, 그 선택한 전위를 표면 전도형 방출 소자 기판(44101)의 행 배선 단자 Dx1∼Dxm에 인가하는 것이다. 각 스위칭 소자는 타이밍 발생 회로(44105)가 출력하는 라인 셀렉트 신호에 기초하여 동작하고 있고, 예를 들면 FET, 릴레이와 같은 스위칭 소자를 조합시킴으로써 용이하게 구성할 수 있다. 도 45에 있어서는 1행째(Sx1)와 2행째(Sx2)의 행 배선이 선택되고, 기판(44101)의 행 배선 단자 Dx1, Dx2에만 전원(44104)의 출력 전위가 인가되며, 다른 행 배선이 그라운드에 접속되어 있는 상태를 나타내고 있다.
도 46은 화소 전극 구동 회로(44108)의 구성을 도시한 회로도이다.
화소 전극 구동 회로(44108)는 n개의 래치 회로(44301)와 D/A 컨버터(44302)를 구비하고, 표면 전도형 방출 소자 기판(44101)의 n개의 열 배선을 구동하는 구동 신호를 발생한다. 제어 회로(44106)는 후술하는 순서에 의해 활성화 전류치(44109)를 기초로 하여 각 열 배선을 구동하는 구동 전위치 By1∼Byn을 순차 갱신한다. 제어 회로(44106)는 구동 전위에 대응한 설정 출력치(44101)(DD1∼DDn)를 화소 전극 구동 회로(44108)의 래치 회로(44301)에 전송한다.
제어 회로(44106)는 활성화 전류치(44109)의 계측→설정 출력치(44110)의 연산→래치 회로(44301)로의 데이터 전송이라고 하는 일련의 작업이 완료되면 래치 클럭을 모든 래치 회로(44301)에 출력한다. 이로 인해, D/A 컨버터(44302)로부터 출력되는 구동 전위 By1∼Byn이 갱신된다.
다음에 본 실시예 9의 장치를 이용하여 표면 전도형 방출 소자 기판(44101)을 활성화하는 순서에 대해 도 44, 도 47 및 도 48을 참조하여 설명한다.
활성화는 모든 소자의 소자 전류 If가 목표치가 되도록 행한다. 이때, 목표 전류치는 필요로 하는 전자 방출량 등으로부터 미리 구해진다. 본 실시예에 있어서는 최종적으로 표면 전도형 방출 소자 기판(44101)의 각 소자의 소자 전류를 2mA가 되도록 전류 검출 회로(44103)의 출력을 모니터하면서 통전 활성화 처리를 행했다.
이하에 활성화를 행하는 처리의 흐름에 대해 설명한다.
제어 회로(44106)는 활성화 개시의 명령을 수신하면, 기판(44101)의 소자를 행 단위로 활성화하기 위해 타이밍 발생 회로(44105), 전원(44104)을 제어한다.
먼저, 기판(44101)의 열 배선 단자 Dy1∼Dyn을 그라운드 단위가 되도록 설정출력치(44110)를 화소 전극 구동 회로(44108)에 설정한다. 또한, 행 배선 단자 Dx1∼Dxm에는 순차 활성화 전위 Eac를 펄스 형태로 인가한다(예를 들면, 펄스 폭 1밀리초, 펄스 높이 18V). 이로 인해, 표면 전도형 방출 소자 기판(44101)에는 행 단위로 순차 펄스 전압이 인가되고, 기판(44101)의 소자 활성화가 행 단위로 행해진다. 또, 상세는 후술하지만, 시간 단축을 위해 이 실시예에서는 활성화 처리를 2행 단위로 하여 동시에 행했다.
이하, 행 단위로 연산 처리를 행하는 경우에, 급전단으로부터의 거리에 의존하여 생기는 소자 특성의 오차를 보정하기 위해, 본 실시예 9에서 이용한 방법을 설명한다. 본 실시예 9에서는 행 배선 단자 Dx1과 Dx2의 2개의 행 배선에 접속된 표면 전도형 방출 소자를 동시에 구동할 때, 2개의 행 배선 중의 1개에 주목하여 행 배선 단자 Dx1에 접속된 1행째의 행 배선에 접속된 n개의 소자를 활성화하는 경우에 대해 설명한다.
활성화 전압을 인가하고 있는 1행째의 행 배선(단자 Dx1)에 접속된 표면 전도형 소자군에 주목한다. 도 47에서는 각 소자의 배선 저항을 포함한 모델로 표면 전도형 방출 소자군(44101)을 나타내고, 이 소자군을 통전 활성화하는 상태를 도 47을 참조하여 설명한다.
도 47에 있어서, F1∼Fn은 행 배선 단자 Dx1에 접속된 1행째의 행 배선에 접속된 표면 전도형 방출 소자, r1∼rn은 1행째의 행 배선에 있어서의 각 부의 배선 저항, Ry는 각 열 배선 Dy1∼Dyn의 급전단(버퍼 증폭기(44107)의 출력단)으로부터 표면 전도형 방출 소자까지의 배선 저항이다. 여기에서는 행 배선은 일정한 선폭, 두께, 재료로 형성되도록 설계되기 때문에, 제조 상의 오차를 제외하면 배선 저항 r1∼rN은 거의 동일하다고 생각할 수 있다. 또한, 각 열 배선은 일반적으로 어느 것이나 동일하게 설계되기 때문에 각 열 배선의 배선 저항 Ry도 거의 동일하다고 생각할 수 있다. 또, 통전 활성화의 전후에서 표면 전도형 방출 소자의 등가 저항치는 변화(감소)하지만, 각 열 배선의 배선 저항 Ry의 값에 비해 각 소자의 등가 저항은 매우 크다. 이 때문에 본 실시예 9와 같이 2개의 행 배선을 동시에 구동하여 통전 활성화를 행한 경우라도, 배선 저항 Ry 양단에서의 전압 강하량은 매우 작아지기 때문에, 이 배선 저항 Ry에 의한 영향은 무시한다. 또한, 표면 전도형 방출 소자 F1∼Fn의 등가 저항치는 행 배선에 있어서의 배선 저항 r1∼rN에 비해 크게 설계되어 있다.
도 47에 있어서의 표면 전도형 방출 소자군(44401)을 활성화하기 위해, 제어 회로(44106)는 타이밍 발생 회로(44105)를 통해 라인 선택 회로(44102)를 제어하여 활성화 전위 Eac를 출력하는 전원(44104), 전류 검출 회로(44103)를 행 배선 단자 Dx1에 접속한다. 이로 인해, 단자 Dx1에 접속되어 있는 1행째의 행 배선에 접속된 표면 전도형 방출 소자가 활성화 전위 Eac에서 구동되게 된다.
한편, 행 배선 단자 Dx1에 접속된 행 배선 상의 소자의 또 한쪽의 전원 단자인 열 배선 단자 Dy1∼Dyn에는 버퍼 증폭기(44107)로부터의 전위가 인가된다. 버퍼 증폭기(44107)는 각 소자 F1∼FN으로부터의 활성화 전류 i1∼in을 싱크하도록 동작하지만, 그 출력 전위치는 화소 전극 구동 회로(44108)에 의해 결정된다.
화소 전극 구동 회로(44108)의 출력 설정 방법을 설명하기 위해 통전 활성화를 행할 때의 각 소자로의 구동 전압 분포에 대해 설명한다.
통전 활성화를 행할 때, 각 소자를 흐르는 소자 전류는 도 41에 도시한 바와 같이 변화를 한다. 즉, 활성화 개시시는 소자 전류는 거의 흐르지 않고, 통전 시간의 경과와 함께 소자 전류가 흐르고, 이윽고 포화한다. 이때, 행 배선 단자 Dx1과 접속하는 1행째의 행 배선에 접속된 각 소자의 단자 전위 Gy1∼Gyn을 모니터하면, 그 행 배선의 배선 저항 r1∼rn에 의한 영향 때문에 단자 전위 Gy1∼Gyn은 도 44에 도시한 바와 같이 변화한다. 이 단자 전위의 변화는 소자의 활성화 진행과 함께 커져서, 활성화 종료 시에 가장 커진다. 예를 들면, 활성화 전류 2mA/1 소자, 배선 저항 r1∼rn=10mΩ, 소자 수 n=1000인 경우, 급전단으로부터 가장 먼 소자 Fn의 단자 전위 Gyn에 있어서는 가장 좌측단의 소자와 비교하여, ΔV={(1/2)×1000×1001×2mA×10mΩ}-2mA×1000×10mΩ≒10V 인 전위차가 생기게 된다.
그래서, 이 전위차 분포와 동일 전위 분포를 화소 전극 구동 회로(44108)에서 발생시키고, 각 소자에 생기는 전압 분포를 캔설하도록 버퍼 증폭기(44107)로부터 출력되는 구동 신호 Sy1∼Syn에 의해 열 배선 단자 Dy1∼Dyn을 구동한다.
즉, 활성화의 진행에 따라, 각 소자 F1∼Fn에 흐르는 활성화 전류와 배선 저항 r1∼rn에 의해 단자 전위 Gy1∼Gyn에 생기는 전위 강하의 분포를 제어 회로(44106)에서 연산하고, 그 분포를 보정하는 설정 출력치를 화소 전극 구동 회로(44108)의 래치 회로(44301)에 래치하여, D/A 컨버터(44302)의 출력치를 설정한다. 이리하여, 구동 전위 By1∼Byn에서 전위 강하 보상 분포를 재현할 수 있다.각 소자 F1∼Fn의 활성화가 거의 한결같이 진행한다고 가정하면, 각 소자를 흐르는 소자 전류 i1∼in은 거의 동일하고, 그 전류치는 전류 검출 회로(44103)에서 검출되는 전류치 I를 이용하여, iave=i1=i2=···=in=I/n으로 표시된다.
이때, 각 소자 F1∼Fn에 흐르는 전류와 배선 저항 r1∼rn에 의해 단자 전위 Gy1∼Gyn에 생기는 전위 강하 분포, 즉 화소 전극 구동 회로(44108)로부터 출력되는 구동 전위 By1∼Byn은 배선 저항치 r1∼rn과 iave를 이용하여,
로서 산출된다.
제어 회로(44106)는 각 소자의 활성화의 진행에 따라 변화하는 활성화 전류를 측정하여, 상기 수학식 5에 의해 각 출력 전위 By1∼Byn을 순차 산출하고, 그에 따라 설정 출력치(44110)를 구해서, 화소 전극 구동 회로(44108)의 래치 회로(44301)에 전송하여 래치한다. 이리하여 활성화 전류(44109)의 계측→설정 출력치(44110)의 연산→래치 회로(44301)로의 설정 출력치의 전송이라고 한 일련의작업이 완료되면, 제어 회로(44106)는 D/A 데이터의 갱신을 행하기 위해 래치 클럭을 모든 래치 회로(44301)에 인가하여 데이터 갱신을 행한다. 이로 인해, 화소 전극 구동 회로(44308)는 소자 F1∼Fn의 단자 Gy1∼Gyn에 생기는 전위 분포와 동일 전위 분포를 발생한다. 이로 인해 각 소자 F1∼Fn의 단자 사이에 인가되는 전압은 소자의 위치, 활성화의 진행에 따르지 않고 거의 일정하게 할 수 있다.
도 48a, 48b는 활성화의 개시와 종료시에 소자 F1∼Fn의 양단에 인가되는 전압 분포를 도시한 것이다.
도 48a는 활성화 개시 직후의 전압 분포를 도시하고 있다. 도 48a, 48b에 있어서, 가로축은 소자 번호 F1∼Fn을 나타내고, 이것은 소자의 위치에 대응하고 있다. 또한, 세로축은 소자의 전극 사이에 인가되는 단자 전압을 나타내고 있다. 도 48a에 도시한 활성화의 개시 직후에서는 상술한 바와 같이 각 소자를 흐르는 전류는 작다. 따라서, 전원(44104)으로부터 인가하는 활성화 전위 Eac=18[V]가 각 소자의 단자 Gy1∼Gyn에 인가된다. 또한, 이 시점에서는 활성화 전류가 거의 흐르지 않고 있으므로, 화소 전극 구동 회로(44108)의 설정 전류치도 거의 0으로 되고, 화소 전극 구동 회로(44108)의 구동 출력 전위 By1∼Byn 및 버퍼 증폭기(44107)의 출력 Sy1∼Syn도 거의 0[V]가 된다. 이로 인해 각 소자에는 일정한 전압(약 18V)이 인가되고, 활성화가 진행된다.
또한, 도 48b는 활성화 종료 시의 전압 분포를 도시하고 있다. 활성화 종료시는 상술한 바와 같이 각 소자를 흐르는 전류는 거의 2mA로 되어 있다. 따라서, 전원(44104)으로부터 인가하는 활성화 전위 Eac=18[V]가 각 소자의 단자 Gy1∼Gyn에 인가될 때, 배선 저항에 의한 전위 강하의 영향으로 저하한다. 이때, 화소 전극 구동 회로(44108)의 설정 출력치를 2mA로 하면, 화소 전극 구동 회로(44108)로부터 출력되는 구동 전위 By1∼Byn 및 버퍼 증폭기(44107)로부터 출력되는 구동 신호 Sy1∼Syn의 분포는 단자 Gy1∼Gyn에 있어서의 전위 분포와 동일해진다. 이로 인해, 각 소자에는 거의 일정한 전압(약 18V)이 인가되어 활성화가 행해진다.
즉, 활성화의 진행에 따라 소자 전류가 증가하면, 배선 저항의 영향으로 소자에 인가되는 전압 분포가 변화한다. 이때, 전위 분포량을 산출하여 화소 전극 구동 회로(44108)의 설정 출력치(44110)로서 설정하고, 화소 전극 구동 회로(44108)의 구동 전위 By1∼Byn을 순차 갱신함으로써, 활성화 개시에서부터 종료까지의 모든 소자가 일정 전압으로 활성화된다. 그리고 각 소자의 평균 소자 전류 iave가 2mA에 도달한 때에 활성화를 종료했다.
상술한 설명에 있어서는 행 배선 단자 Dx1에 접속된 1행째의 행 배선의 소자 활성화의 설명을 행했지만, 다른 행 배선에 접속된 소자를 활성화할 때도 전부 마찬가지로 적용할 수 있다. 본 실시예 9에 있어서는 활성화하는 행 배선을 순차 전환하면서 복수 행을 동시에 통전 활성화를 행하고 있었다. 이 실시예에서는 2개의 행 배선에 접속되어 있는 소자를 동시에 통전 활성화 처리하고 있다. 이 때문에, 동시에 통전 활성화하기 위한 행 배선의 선택에 관해 고려가 필요하게 되었다. 이 점에 관해서 이하에 설명한다.
통전 활성화 처리를 단시간에 종료시키기 위해, 본 실시예 9에서는 동시에 복수의 행 배선을 선택하여 통전 활성화 처리를 행했다. 즉, 본 실시예에 있어서는 2개의 행 배선을 동시에 선택하여 구동하면서 통전 활성화 처리를 행했다.
상술한 바와 같이 본 실시예 9에서는 통전 활성화 시에 활성화 전류와 배선 저항에 의해 생기는 각 소자의 인가 전압의 불균일을 화소 전극 구동 회로(44108)로부터 출력하는 전위를 제어함으로써 보상하고 있다. 본 실시예 9의 기판(44101)은 복수의 표면 전도형 방출 소자를 단순 매트릭스 배선에 의해 접속하여 구성하고 있다. 따라서, 2라인 분포의 표면 전도형 방출 소자를 동시에 활성화하는 경우, 화소 전극 구동 회로(44108)는 2개의 행 배선에 대해 공통인 보상 전위를 출력하기 때문에, 각 행 배선에는 동일 보상 전압이 인가되게 된다. 이때, 2라인분의 표면 전도형 방출 소자의 활성화 특성이 전부 동일한 경우는 동일 보상 전위를 인가하여 보상할 수 있다. 그러나, 실제로는 제조 오차에 의해 각 행 배선의 배선 저항치에 오차가 생기거나, 각각의 행 배선마다 활성화의 진행 속도가 다르게 되는 등, 2개의 행 배선에 인가해야 할 보상 전위를 다르게 할 필요가 있다.
이와 같이 동시에 복수의 행 배선에 접속된 표면 전도형 방출 소자의 활성화를 행하는 경우, 인가해야 할 보상 전압이 다른 경우에 대응하기 때문에, 본 실시예 9에서는 활성화의 진행과 함께 동시에 활성화하는 행 배선을 순차 변경하고, 활성화의 진행이 동일한 행 배선 2개를 동시에 구동했다. 이 상세에 대해 도 49의 플로우차트에 의해 설명한다. 설명을 알기 쉽게 하기 위해, 소자 기판(44101)의 행 배선의 수 m을 '480'으로 하여 이하에 설명한다.
도 49는 본 실시예 9의 제어 회로(44106)에 의한 활성화 처리의 제어 단계를 도시한 플로우차트이다.
먼저, 스텝 S1에서 활성화 개시의 명령에 의해 제어 회로(44106)는 통전 활성화 처리를 개시한다. 여기에서는 먼저, 활성화 개시 시의 초기 구동 조건을 설정한다. 이 초기 구동 조건으로서 설정하는 항목은 화소 전극 구동 회로(44108)로의 설정 출력치(44110)의 설정과, 타이밍 발생 회로(44105)에 지시하는 동시 구동하는 행 배선의 설정의 2가지이다.
화소 전극 구동 회로(44108)로의 초기 전위치의 설정은 이하와 같이 행했다. 활성화 처리의 개시 시, 각 소자를 흐르는 활성화 전류는 그다지 크지 않기 때문에, 활성화 전류와 배선 저항에 의해 생기는 각 소자에서의 인가 전압의 불균일의 문제는 생기지 않는다. 따라서, 화소 전극 구동 회로(44108)로부터 출력하는 보상 전위는 모두 0[V]가 되도록 설정한다. 또한, 행 배선으로의 통전은 2개 동시에 행하기 때문에, 480개의 행 배선을 240 블록의 통전 처리 단위로 분할한다. 이 240 블록의 할당을 행하는 것이 동시 구동 라인의 설정이다. 또, 활성화 처리의 개시 시점에 있어서는 어느 행 배선도 동일하다고 생각해도 되기 때문에, 2개의 행 배선을 어떻게 조합시켜도 문제는 없다. 여기에서는, 활성화 전압의 인가 시에 소자 기판(44101) 상에 균등하게 전력이 인가되도록 이하와 같이 행 배선의 조합을 설정했다.
블록 1 : 1번째의 행 배선과 241번째의 행 배선
블록 2 : 2번째의 행 배선과 242번째의 행 배선
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블록 240 : 240번째의 행 배선과 480번째의 행 배선
다음에, 스텝 S2에서는 스텝 S1에서의 설정에 기초하여 구동 조건을 설정한 후, 활성화 처리를 개시한다. 여기에서는 2개의 행 배선씩 구동을 행한다. 구동하는 행 배선의 선택은 상술한 스텝 S1에서의 동시 구동 라인의 설정치에 기초하여 결정되고, 이것에 기초한 구동 라인 설정 신호가 타이밍 회로(44105)에 출력된다. 타이밍 발생 회로(44105)는 이 설정 신호에 기초하여 라인 셀렉트 신호를 라인 선택 회로(44102)에 출력하고, 라인 선택 회로(44102)에 의해 선택된 2개의 행 배선에 전원(44104)으로부터의 출력 전위가 동시에 인가된다. 또한, 이때 기판(44101) 상의 선택된 행 배선에 접속된 소자의 활성화 진행 상황을 모니터하여 각 소자에 있어서의 활성화 전류와 그들 행 배선의 배선 저항에 의해 생기는 전위 강하의 보상량을 산출하기 위해, 전류 검출 회로(44103)에 의해 검출한 각 행 배선을 흐르는 활성화 전류(44109)를 입력하고, 그 검출한 전류치를 메모리(44111)에 저장한다.
다음에, 스텝 S3으로 진행하여 각각 2개의 행 배선(1 블록)씩의 활성화 처리와 전류 검출을 240 블록분에 대해 행했는 지의 여부에 대해 조사하고, 그렇지 않으면 스텝 S2로 복귀하여 다음 블록으로의 통전 활성화 처리와 각 행 배선에 있어서의 전류 검출을 행한다.
이리하여 모든 블록에 대한 활성화 처리가 대충 행해지면 스텝 S4로 행하여, 각 소자의 활성화 진행에 의해 활성화 전류와 배선 저항에 의해 생기는 전위 강하의 보상 전위를 산출한다. 여기에서는 상술한 수학식 5에 의해 각 행 배선마다의 활성화 전류와 배선 저항으로부터 보상 전위치를 산출하는 것이 가능하다. 각 행배선에 있어서 배선 저항 r1∼rN은 거의 동일하다고 생각해도 되고, 각 행 배선마다의 오차만을 보정하기 위해 각 행 배선마다의 배선 저항치를 미리 측정하여 메모리(44111)에 저장해 둔다. 상술한 2개의 행 배선을 동시에 구동하고 있을 때에도, 전류 검출 회로(44103)에 의해 각 행 배선의 활성화 전류를 검출하고, 상술한 스텝 S2에 따라 메모리(44111)에 저장한 각 라인마다의 활성화 전류치와 배선 저항치를 이용하여 각 라인마다 보상 전위치를 산출한다.
다음에, 스텝 S5로 진행하여 활성화 진행에 의해 인가해야 할 보상 전위치가 각 행 배선마다 변화하기 때문에, 동시에 선택하여 전압을 인가하는 행 배선의 조합도 순차 갱신할 필요가 있다. 그래서, 이 스텝 S4에서는 동시에 선택하여 구동하는 행 배선의 설정을 행한다. 먼저, 그 행 배선을 흐르는 활성화 전류가 목표치(2 mA/1 소자 당)에 도달한 행 배선은 활성화가 종료되어 있기 때문에 다음에 선택하기 위한 행 배선으로부터 제외된다. 그리고 다음에 활성화해야 할 행 배선을 선택하기 위해, 스텝 S2에서 산출한 보상 전위치가 큰 것으로부터 차례로 나열하여 보상 전위치가 유사한 행 배선을 2개씩 동시에 선택한다. 이때, 선택되는 행 배선으로서 인접한 2개의 행 배선끼리가 선택되면, 표면 전도형 방출 소자 기판의 일부에 전력이 집중해버릴 가능성이 있다. 그래서 1번째∼480번째의 행 배선 중 1번째∼240번째의 행 배선을 블록 A, 241번째∼480번째의 행 배선을 블록 B로 하여 동시에 선택되는 2개의 행 배선을 블록 A와 블록 B로부터 각 1개씩 선택하도록 했다.
이리하여 스텝 S6으로 진행하여, 기판(44101)의 모든 행 배선에 접속된 소자의 활성화가 종료했는 지를 판단하고, 각 행 배선을 흐르는 전류치가 목표치에 도달하여 모든 소자의 활성화가 종료되었다고 판단되면 활성화를 종료한다. 또한, 모든 소자의 활성화가 종료되어 있지 않은 경우는 스텝 S2로 돌아가서 다시 스크롤 구동을 개시한다. 이때의 동시에 선택하는 행 배선의 조합과 화소 전극 구동 회로(44108)로부터의 보상 전위치는 상술한 스텝 S3 및 S4에서 설정된 값을 이용한다.
이와 같이 하여 기판(44101)의 소자 활성화를 종료한다. 이와 같이, 활성화 전류와 배선 저항에 의한 전위 강하를 보상하기 위해 화소 전극 구동 회로(44108)의 출력 By1∼Byn을 순차 갱신함으로써, 활성화의 개시에서부터 종료까지 모든 소자가 거의 일정 전압으로 균일하게 활성화되고, 2개의 행 배선을 동시에 선택하여 구동함으로써, 1개씩 구동하고 있던 경우에 비해 절반의 처리 시간으로 통전 활성화 처리를 완료할 수 있다.
또, 본 실시예 9에 있어서는 전원(44104)의 출력 전압을 정(正) 극성으로 하여 행 배선 단자 Dx1로부터 열 배선 단자 Dy1∼Dyn에 전류를 흐르게 하는 방향으로 활성화를 행하도록 설명했지만, 이것과 극성을 반대로 하여 열 배선 단자 Dy1∼Dyn으로부터 행 배선 단자 Dx1측으로 전류를 흐르게 하여 활성화를 행해도 좋다. 이 경우는 전위 분포도 반대로 되기 때문에, 버퍼 증폭기(44107)를 (-1)배의 반전 버퍼 증폭기로 하여 전류를 소스측으로 하도록 설정함으로써 완전히 동일한 효과를 기대할 수 있다.
또한, 본 실시예 9에 있어서 화소 전극 구동 회로(44108)는 기판(44101)의 열 배선 수 n과 동일한 수의 D/A 컨버터를 이용하여 구성했지만, 보상 전위 분포의 형태는 도 48에 도시한 바와 같이 완만하게 변화하기 때문에, D/A 컨버터의 수를 작게 하여 추출한 열 배선 단자에 인가해야 할 전위치를 저항 분할에 의해 규정해도 좋다. 이로 인해, 화소 전극 구동 회로(44108)의 D/A 컨버터의 수를 줄여서 비용 절감을 가능하게 한다.
또한, 열 배선 방향의 소자 수 n이 커진 경우, 전류 검출 회로(44103)에 있어서의 전류 계측→설정 출력치(44110)의 연산→화소 전극 구동 회로(44108)로의 데이터 전송 등의 일련의 작업은 시간이 걸릴 가능성이 있다. 이것을 처리할 때, 각 소자마다 병렬하여 처리하거나, 활성화 전류치와 배선 저항치와 각 소자의 위치로부터 설정 출력치(44110)를 발생하는 데이터를 기억한 룩업 테이블(LUT)을 이용함으로써 시간의 단축이 도모된다.
또한, 설정 출력치(44110)의 갱신 시간 간격도 본 실시예 9에 나타낸 바와 같이 1 스크롤마다 행하지 않아도, 활성화의 진행 속도에 맞추어 적절하게 행하도록 해도 좋다.
이상 설명한 바와 같이 본 실시예 9의 통전 활성화 장치에 따르면, 모든 소자의 전자 방출 특성이 균일화된다. 이로 인해, 이 전자원 기판(44101)을 이용하여 휘도 또는 농도의 차이가 작은 고품위의 화상 표시 장치가 실현된다.
[실시예 10]
도 50은 본 발명의 실시예 10의 표면 전도형 방출 소자의 통전 활성화 장치의 구성을 도시한 블록도이고, 상술한 실시예 9의 구성과 공통하는 부분은 동일 번호로 표시하고 그 설명을 생략한다. 이 실시예 10에서는 활성화 시 동시에 통전 구동하는 행 배선의 선택 방법이 상술한 실시예 9와 다르고, 이로 인해 한층 통전 처리 시간의 단축화를 실현한 것으로 이하에 설명한다.
본 실시예 10에 있어서는 동시에 통전 구동하는 행 배선의 수를 활성화 처리의 개시시부터 종료시까지 일정하게 하지 않고 순차 변경했다. 이것을 실현하기 위해 동시 선택 라인 수 결정 회로(44112)를 구비하고 있다. 이와 같이 활성화 시의 동시에 선택하는 행 배선의 수를 증가시킴으로써 통전 처리 시간은 단축할 수 있지만, 그 한편 동시에 선택하는 행 배선 수를 마구 증가시킬 수는 없으며 이하와 같은 제한이 있다.
(1) 배선 저항 Ry에 생기는 전위 강하의 영향
지금까지, 도 47의 등가 회로에서 열 배선의 배선 저항 Ry의 영향은 작다고 하여 무시할 수 있었다. 그러나 동시에 통전 구동하는 행 배선의 수가 증가하면, 행 배선 저항 Ry에서 생기는 전위 강하의 영향이 무시할 수 없게 되어 상술한 전위 강하를 보상할 수 있는 효과가 손상되어 버린다.
(2) 표면 전도형 방출 기판으로의 투입 전력의 문제
동시에 복수의 행 배선에 통전하여 구동하는 경우, 1개씩 구동하는 경우에 비해 표면 전도형 방출 소자 기판(44101)에 많은 전력이 투입되게 된다. 일반적으로 표면 전도형 방출 소자 기판(44101)은 글래스 등과 같이 열전도율이 나쁜 재료를 사용하는 경우가 많기 때문에, 너무 대량의 전력을 투입하면 표면 전도형 방출 소자 기판(44101)을 열로 파괴시킬 가능성이 있다.
이와 같은 제한을 고려하여, 각 소자의 활성화의 진행 상황에 따라 최적한, 동시에 선택하는 행 배선의 수를 결정하는 것이 동시 선택 라인 수 결정 회로(44112)이다.
본 실시예 10에 있어서, 동시 선택 라인 수 결정 회로(44112)는 상기한 제한 중, 투입 전력의 제한 쪽이 엄격했기 때문에, 투입 전력을 기초로 동시에 선택하는 행 배선의 수를 최대 10개에서부터 최소 2개 사이에서 활성화의 진행과 함께 변화시켰다.
이 상세에 대해 도 51의 플로우차트를 참조하여 설명한다. 여기에서는 설명을 알기 쉽게 하기 위해, 표면 전도형 방출 소자 기판(44101)의 행 배선 수 m이 240개로 설명된다.
먼저, 스텝 S11에서 활성화 개시의 명령에 의해 제한 회로(44106)는 통전 활성화를 개시한다. 여기에서는 먼저, 활성화 개시 시의 초기 구동 조건의 설정을 행한다. 초기 구동 조건으로서 설명하는 항목은 화소 전극 구동 회로(44108)로부터 출력하는 초기 전위치의 설정과, 동시에 선택하여 구동하는 행 배선의 설정의 2가지이다.
화소 전극 구동 회로(44108)의 초기 전위치 설정은 이하와 같이 행했다. 구동 개시 시에는 활성화 전류는 그다지 흐르지 않기 때문에, 활성화 전류와 배선 저항에 의해 생기는 각 소자에 인가되는 전압의 불균일 문제는 생기지 않는다. 따라서, 화소 전극 구동 회로(44108)로부터 인가하는 보상 전위량은 모두 0[V]로 되게 설정한다. 또한, 통전은 최초 10개의 행 배선을 동시에 구동하기 때문에 240개의행 배선을 통전 처리하는 경우, 24 블록의 통전 처리 단위로 나누어진다. 여기에서는, 활성화 전압의 인가에 의해 표면 전도형 방출 소자 기판(44101)에 균등하게 전력이 인가되도록 이하와 같이 조합을 설정했다.
블록 1 : 1번째, 25번째, 49번째…217번째의 행 배선
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블록 24 : 24번째, 48번째, 72번째…240번째의 행 배선
다음에 스텝 S12로 진행하여, 스텝 S11에서의 설정에 기초하여 구동 조건을 설정한 후, 활성화를 개시한다. 여기에서는 동시 선택 라인 수 결정 회로(44112)에서 결정된 개수의 행 배선씩 동시에 선택하여 구동한다. 이 구동하는 행 배선의 선택은 스텝 S11에서 설정된 동시 구동 라인의 설정치에 기초하여 결정되고, 구동 라인 설정 신호로서 타이밍 회로(44105)에 출력된다. 타이밍 발생 회로(44105)는 이 구동 라인 설정 신호에 따라 라인 셀렉트 신호를 출력하고, 라인 선택 회로(44102)에서 2개의 행 배선에 동시에 전원(44104)으로부터의 전위가 인가된다. 또한, 이때 전류 검출 회로(44103)에서 활성화의 진행 상황을 전류치를 기초로 모니터한다. 즉, 전류 검출 회로(44103)에 의해 각 행 배선을 흐르는 전류치를 검출하여 메모리(44111)에 저장한다. 이리하여 저장된 값을 기초로 후속하는 스텝 S14에서 활성화 전류와 배선 저항에 의해 생기는 전위 강하의 보상량을 산출한다.
다음에, 스텝 S13으로 진행하여 1스크롤의 종료를 검출하기까지 전체 블록의 통전 활성화 처리와 각 행 배선에 있어서의 전류 검출을 행한다.
다음에 스텝 S14로 진행하여, 활성화의 진행에 의해 활성화 전류와 배선 저항에 의해 생기는 전위 강하의 보상 전위를 산출한다. 여기에서는 상술한 수학식 5에 의해 각 행배선마다의 활성화 전류와 배선 저항으로부터 보상 전위치를 산출하는 것이 가능하다. 각 행배선에 있어서 배선 저항 r1∼rN은 거의 동일하다고 생각해도 되고, 행 배선마다의 오차만을 보정하기 위해 각 행 배선의 배선 저항치를 미리 측정하여 메모리(44111)에 저장해 둔다. 그리고, 복수의 행 배선을 동시에 구동하는 중에도 전류 검출 회로(44103)에 의해 행 배선마다의 활성화 전류를 검출하고, 상술한 스텝 S12에 따라 메모리(44111)에 저장한 각 행 배선의 활성화 전류치와 배선 저항치를 이용하여 각 행 배선의 보정 전위치를 산출한다.
다음에 스텝 S15로 진행하여, 활성화의 진행에 의해, 인가해야 할 보상 전위치가 행 배선마다 변화하기 때문에, 동시에 선택하는 행 배선의 조합도 순차 갱신할 필요가 있다. 그래서, 동시에 구동하는 행 배선의 설정을 행한다. 여기에서는 먼저, 활성화 전류가 목표치(2 mA/ 1 소자)에 도달한 행 배선에 접속되어 있는 소자는 모두 활성화가 종료되어 있기 때문에, 그 행 배선을 선택하는 일은 없기 때문에 선택해야 할 행 배선에서 제외한다. 다음에, 동시 선택 라인 수 결정 회로(44112)가 패널 투입 전력량을 기초로 동시에 구동해야 할 행 배선 수(이하, X)를 2에서 10 사이에서 결정한다. 다음에 활성화해야 할 행 배선을, 스텝 S12에서 산출한 보상 전압치가 큰 행 배선에서부터 차례로 나열하고, 보상 전위치가 유사한 행 배선을 X개씩 동시 선택하는 행 배선으로 하여 설정한다. 여기에서, 스크롤 구동이란 행 배선에 펄스 전위를 인가하는 구성에 있어서 어느 행 배선에 펄스 전위를 인가하고 다음의 펄스를 인가하기까지의 사이에 다른 행 배선에 순차 펄스를 인가하는 것을 말한다.
이리하여 스텝 S16으로 진행하여, 모든 행 배선의 활성화 전류치가 목표치에도달했는지 판단하고, 목표치에 도달한 경우는 활성화를 종료한다. 한편, 아직 활성화가 종료되지 않은 경우는 스텝 S12로 돌아가서 다시 스크롤 구동을 개시한다. 여기에서, 스크롤 구동이란 행 배선에 펄스 전위를 인가하는 구성에 있어서 어느 행 배선에 펄스 전위를 인가하고 다음의 펄스를 인가하기까지의 사이에 다른 행 배선에 순차 펄스를 인가하는 것을 말한다. 이때의 동시에 선택하는 행 배선의 조합과 화소 전극 구동 회로(44108)로부터의 보상 전위치는 상술한 스텝 S3, 스텝 S4에서 설정된 값을 이용한다.
이와 같이 하여 표면 전도형 방출 소자 기판(101)의 활성화를 종료한다. 활성화 전위와 배선 저항에 의한 전위 강하를 보상하기 위해 화소 전극 구동 회로(44108)의 출력 전위 By1∼Byn을 순차 갱신함으로써 활성화의 개시에서부터 종료까지의 모든 소자가 거의 일정 전압으로 균일하게 활성화되고, 복수행 배선을 동시에 선택하여 구동함으로써 1개의 배선씩 선택하여 구동하고 있던 경우에 비해 약 1/4 이하의 처리 시간으로 통전 활성화 처리를 완료했다.
또, 본 실시예 10에서는 동시에 선택 구동하는 행 배선의 수를 '2'에서 '10'의 사이에서 변화시켰지만, 본 발명은 이것에 한정되지 않고 상술한 범위 내에서 더욱 크게 변화시켜도 좋다.
또, 본 실시예나 다른 실시예는 복수의 기기(예를 들면, 호스트 컴퓨터, 인터페이스 기기, 리더, 프린터 등)로 구성되는 시스템에 적용해도, 하나의 기기로 이루어지는 장치(예를 들면, 복사기, 팩시밀리 장치 등)에 적용해도 좋다.
또한, 본 실시예나 다른 실시예의 목적은 상술한 실시예의 기능을 실현하는소프트웨어의 프로그램 코드를 기록한 기억 매체를 시스템 또는 장치에 공급하고, 그 시스템 또는 장치의 컴퓨터(또는 CPU나 MPU)가 기억 매체에 저장된 프로그램 코드를 독출하여 실행함으로써도 달성된다.
이 경우, 기억 매체로부터 독출된 프로그램 코드 자체가 상술한 실시예의 기능을 실현함으로써, 그 프로그램 코드를 기억한 기억 매체는 본 발명을 구성하는 것이 된다.
프로그램 코드를 공급하기 위한 기억 매체로서는, 예를 들면 플로피 디스크, 하드 디스크, 광 디스크, 광자기 디스크, CD-ROM, CD-R, 자기 테이프, 불휘발성의 메모리 카드, ROM 등을 이용할 수 있다.
또한, 컴퓨터가 독출한 프로그램 코드를 실행함으로써 상술한 실시예의 기능이 실현될 뿐만 아니라, 그 프로그램 코드의 명령에 기초하여 컴퓨터 상에서 가동하고 있는 OS(오퍼레이팅 시스템) 등이 실제 처리의 일부 또는 전부를 행하여, 그 처리에 의해 상술한 실시예의 기능이 실현되는 경우도 포함된다.
또한, 기억 매체로부터 독출된 프로그램 코드가 컴퓨터에 삽입된 기능 확장 보드나 컴퓨터에 접속된 기능 확장 유닛에 구비되는 메모리에 기입된 후, 그 프로그램 코드의 명령에 기초하여 그 기능 확장 보드나 기능 확장 유닛에 구비되는 CPU 등이 실제 처리의 일부 또는 전부를 행하여, 그 처리에 의해 상술한 실시예의 기능이 실현되는 경우도 포함된다.
또, 본 실시예에서는 복수의 행 배선 중에서 복수개의 행 배선을 선택하여 전위를 인가하고, 열 배선의 전부에 전위 분포를 보정하는 전위를 인가하며, 그 선택된 행 배선을 흐르는 전위치를 검출하도록 했지만, 본 발명은 이것에 한정되는 것이 아니고, 행 배선과 열배선을 교체하여 열 배선 중의 선택한 배선에 전위를 인가하고 전위 분포를 모든 행 배선에 인가하는 전위에 의해 보정해도 좋다.
이상 설명한 바와 같이 본 실시예에 따르면, 표면 전도형 방출 소자를 매트릭스 형태로 배선한 표면 전도형 방출 소자를 통전 활성화에 의해 제조할 때에 활성화 시에 배선 저항과 활성화 전류에 의한 전위 강하의 영향으로, 소자에 인가되는 전압에 불균일이 생겨 특성 오차가 발생하는 현상을 방지하여 다수의 표면 전도형 방출 소자를 단순 매트릭스 배선한 전자원이 균일한 전자 방출 특성을 얻어지게 하는 통전 활성화를 실현할 수 있게 되었다.
동시에, 매우 많은 소자를 구성한 표면 전도형 방출 소자 기판을 통전 처리하는 경우의 시간 단축을 짧게 할 수 있어 단계 시간의 단축화를 실현했다.
이상 설명한 바와 같이 본 실시예에 따르면, 다수의 전자 방출 소자를 매트릭스 배선한 전자원의 전자 방출 특성의 균일화를 가능하게 하고, 활성화에 요하는 시간을 크게 단축할 수 있다.
또한, 전자 방출 소자를 접속하는 배선의 저항, 및 혹은 활성화 완료의 소자를 흐르는 전류에 의한 영향을 없게 하여, 각 전자 방출 소자의 전자 방출 특성을 균일화할 수 있게 하는 효과가 있다.
[실시예 11]
본 실시예에 있어서의 통전 활성화 장치의 구성은 실시예 9와 동일하다.
본 실시예 11에 있어서는 활성화 시, 동시에 구동하는 라인 선택의 선택 방법이 다르고, 이것에 의해 통전 처리 시간의 단축화와 소자의 전자 방출 특성의 또 다른 균일화를 실현한 것으로 이하에 설명한다.
본 실시예 11에 있어서는 이제까지 영향이 작다고 하여 무시해 온 열 배선 방향 배선 저항 Ry에 생기는 전위 강하의 영향을 배제하도록 동시에 구동하는 라인의 선택 방법을 최적화하여 보상 전위를 설정했다.
실시예 9에 있어서는 도 47의 등가 회로에서 배선 저항 Ry의 영향은 작다고 하여 무시해 왔다. 그러나, 엄밀하게는 동시 구동 라인의 선택 방법에 따라서는 Ry의 양단에 생기는 전위 강하의 영향을 무시할 수 없게 되고, 버퍼 증폭기(44107)의 출력으로부터의 보상 전위치가 동시 선택하고 있는 라인의 전위에 의해 변화하여 전위 강하 보상의 효과가 손상되어 버리는 경우가 있다. 본 실시예 11은 이와 같이 열 배선 방향 배선 저항 Ry의 영향을 가장 작게 하는 구동예를 나타낸다.
계속하여, 본 실시예 11의 장치에 의해 표면 전도형 방출 소자 기판(44101)을 활성화하는 스텝에 대해 설명한다. 본 실시예 11에 있어서도, 활성화는 모든 소자의 If 값이 목표로 되게 행한다. 이때, 목표 전류치는 필요로 하는 전자 방출량 등으로부터 미리 구해진다. 본 실시예 11에 있어서는 최종적으로 표면 전도형 방출 소자(44101) 상의 각 소자의 소자 전류를 2 mA가 되도록 전류 검출 회로(44103) 출력을 모니터하고, 통전 활성화 처리를 행했다. 또한, 통전 활성화의 조건으로서는 실시예 9와 마찬가지로 펄스폭 1 밀리초, 펄스 높이 18V의 파형을 인가하고, 시간 단축을 위한 활성화는 2라인을 단위로 하여 동시에 통전 처리를 행했다.
먼저, 동시에 복수의 라인을 선택하여 통전 활성화를 행할 때에 열 배선 방향 배선 저항의 전위 강하의 영향과 저감 방법을 설명한다.
도 52는 표면 전도형 방출 소자 기판의 행 방향 배선 단자 Dx2와 Dxm-1의 2라인을 동시에 선택하여 통전 활성화 처리하고 있는 상태를 도시한 도면이다.
이때, 행 방향 배선 단자 Dx2와 Dxm-1 상의 소자에 활성화 전류와 행 방향 배선 저항에서 생기는 전위 강하 분포는 거의 동일하다. 그러므로, 이 2개는 동시에 선택된 활성화용 전원(44104)으로 구동되고, 대항하는 열방향 배선 단자 Dy1∼Dyn으로부터는 버퍼 증폭기(44107)에 의해 전위 강하를 보상하는 전위 파형이 인가되어 있다고 하자(도 48b의 구동 파형).
이때, 열방향 배선 저항의 영향을 검토하기 위해, 도 52에 있어서 버퍼 증폭기(44107)의 Syn 출력으로부터 열방향 배선 단자 Dyn에 주목하고, 열배선 번호 n열째에 접속된 표면 전도형 방출 소자를 배선 저항도 포함한 모델로 나타낸 것이 도 53이다. 도 53에 의해, 동시에 복수의 라인을 선택하여 통전 활성화를 행할 때에 생기는 열배선 방향 배선 저항의 전위 강하량의 견적과 본 실시예 11에서 행한 보상 방법을 이하에 설명한다.
도 53에 있어서, F1∼Fm은 열방향 배선 단자 Dyn 라인 상의 표면 전도형 방출 소자, Rx1∼Rxm은 열배선 EYn에 있어서의 각 부의 배선 저항이다.
도 52에 있어서 행방향 배선 단자 Dx2와 Dxm-1 상의 소자가 통전 활성화되어 있고, 도 53에 있어서 소자 F2와 Fm-1이 활성화되며, 각각 활성화 전류 i2, im-1이 흐르고 있다고 하자. 이 이외의 소자에는 버퍼 증폭기(44107)의 Syn 출력 전위와,GND 전위가 인가되지만, 이 전위차는 일반적으로 작고, 소자에는 전류가 거의 흐르지 않는다.
이때, 열방향 배선 상의 Gx1∼Gxm에 열 배선 저항의 영향으로 생기는 전위 강하를 견적해 보자. Gxm 전위를 기준으로 하면,
(식 A1) Gxm-1 전위 = Gxm 전위 +Rxm×im-1 = Gxm 전위
(식 A2) Gxm-2 전위 = Gxm-1 전위 +Rxm-1×im = Gxm 전위+Rxm-1×im-1
·
·
(식 Am-2) Gx2 전위 = Gxm 전위 +(Rxm-1+Rxm-2+·· Rx3)×im-1
(식 Am-1) Gx1 전위 = Gx2 전위 +Rx2×(im-1+i2)
= Gxm 전위+(Rxm-1+Rxm-2 +··Rx3+Rx2)×im-1+Rx2×i2
(식 Am) 단자 Dyn 전위 = Gx1 전위 +Rx1×(im-1+i2)
=Gxm 전위+(Rxm-1+Rxm-2 +··Rx2+Rx1)×im-1+(Rx2+Rx1)×i2 이 된다.
이들의 결과로부터, 버퍼 증폭기(44107)의 Syn 출력 전위를 기준으로 하면, Gx2 전위, 0Gxm-1 전위의 전압 강하량 Δ은 ΔGx2 = (Rx2+Rx1)×(i2+im-1)이 되고, ΔGxm-1 =(Rxm-1+Rxm-2+·· Rx2+Rx1)×im-1+(Rx2+Rx1)×i2이 된다. 이것이 행 배선 단자 Dx2와 Dxm-1을 동시에 통전 활성화 시에 열방향 배선 상의 Gx1∼Gxm에 열 배선 저항의 영향으로 생기는 전위 강하량이다. 이 전위 강하량 Δ은
· 열 배선 저항치
· 활성화 전류량
· 열 배선 상의 어느 소자가 선택되어 있는지
에 따라 결정되는 것을 알 수 있다.
이 중,열배선 저항치 Rx1∼Rxm은 거의 일정하고, 활성화 전류량도 거의 일정해지는 것을 고려하면, 이것이 열방향 배선 상의 Gx1∼Gxm에 열 배선 저항의 영향으로 생기는 전위 강하의 영향은 열배선 상의 어느 소자가 선택되어 있는 지에 따라 거의 결정된다고 할 수 있다.
즉, Rx1∼Rxm=Rx, i2=im-1=i라 하여,
ΔGx2' = 4·Rx·i
ΔGxm-1' = (m-1)·Rx·i+2·Rx·i=(m+1)·Rx·i 이 된다.
이것으로부터 ΔV를 이하와 같이 산출하고, 열방향 배선 저항의 영향 평가량도 정의한다.
이 ΔV가 열방향 배선 저항에 의해 Gx2와 Gxm-1에서 생기는 전위 강하량의 차이다.
또한, 도 53은 버퍼 증폭기(44107)의 Syn 출력에 주목하여 전위 강하량을 주목했지만, ΔGx2'나 ΔGxm-1'의 관계나 ΔV의 값은 활성화 전류치와 배선 저항치가동일하면 Sy1로부터 Syn 출력의 어느 것이라도 동일하다는 것을 알 수 있다.
즉, ΔV에 의해 열방향 배선 저항의 영향을 산출할 수 있고, ΔV가 큰 경우는 Dx2와 Dxm-1의 2라인을 동시에 선택해도 좋은 지를 검토하게 된다. 즉, 미리 설정해 둔 허용 설정 전위치와 ΔV를 비교하고, 허용 설정 전위치 < ΔV인 경우는 다른 라인을 동시 선택 라인의 조합으로서 선택한다.
또한, 열방향 배선 상의 Gx1∼Gxm에 열배선 저항의 영향으로 생기는 전위 강하의 영향은 버퍼 증폭기(44107)의 출력에 오프셋 값 ΔVoffset을 가산함으로써 저감할 수 있다는 것을 알 수 있다.
즉, 상기의 경우는 ΔVoffset=1/2(ΔGx2'+ΔGxm-1') = 1/2·(m+5)·i(식 A) 의 값을 버퍼 증폭기(44107)의 출력 Sy1부터 Syn에 오프셋 양으로서 뺌으로써, 행방향 배선 단자 Dx2와 Dxm-1 상의 소자를 동시에 통전 활성화 처리할 때의 열 배선 저항의 영향으로 생기는 전위 강하의 영향을 저감할 수 있다.
본 실시예 11에 있어서도 실시예 9와 마찬가지로, 활성화의 진행과 함께 동시에 구동해야 할 라인을 순차 변경하고 활성화의 진행이 동일한 라인 2개를 묶어 구동했다. 이때, 본 실시예 11에 있어서는 상기와 같이 열방향 배선 저항의 영향을 고려하여 그 영향이 최소로 되는 2개의 라인을 선택하여 구동했다.
이 상세에 대해 도 54의 플로우차트에 의해 설명한다. 설명을 알기 쉽게 하기 위해, 표면 전도형 방출 소자 기판의 행 방향 배선 수 n은 480개인 것으로 하여 이하 설명한다.
(스텝 S21)∼초기 구동 조건 설정
활성화 개시의 명령에 의해, 제어 회로(44106)는 통전 활성화를 개시한다. 먼저, 활성화 개시 시의 초기 구동 조건 설정을 행한다. 초기 구동 조건으로서 설정하는 항목은 화소 전극 구동 회로(44108)의 출력 전위의 초기 전위 설정과 동시 선택 라인의 설정의 2가지이다.
화소 전극 구동 회로(44108)의 초기 전위치 설정은 이하와 같이 행했다. 구동 초기 시, 활성화 전류는 그다지 흐르지 않기 때문에 활성화 전류와 배선 저항에 의해 생기는 각 소자 인가 전압의 불균일 문제는 생기지 않는다. 따라서, 화소 전극 구동 회로(44108)로부터 인가하는 보상 전위량은 모두 0[V]로 되게 설정한다. 또한, 통전은 2라인 동시에 구동을 행하기 때문에 480개의 행 배선을 통전 처리하는 경우, 240 블록의 통전 처리 단위로 나누어진다. 이 240 블록의 할당을 행하는 것이 '동시 선택 라인의 설정'이다. 활성화의 초기에 있어서는 어느 라인도 동일하다고 생각해도 좋기 때문에, 어떻게 2개를 조합시켜도 문제는 없다. 여기에서는, 활성화 전압 인가 시에 표면 전도형 방출 소자 기판(44101) 상에 균등하게 전력이 인가되도록 이하와 같이 조합을 설정했다.
블록 1 : 행방향 배선 ch1과 행방향 배선 ch241
블록 2 : 행방향 배선 ch2와 행방향 배선 ch242
·
·
블록 240 : 행방향 배선 ch240과 행방향 배선 ch480
(스텝 S22) ∼스크롤 구동 개시
스텝 S21의 설정에 기초하여 구동 조건을 설정한 후, 활성화를 개시한다. 행방향 배선 2개씩 동시에 구동을 행한다. 구동 라인의 동시 선택 라인의 설정치에 기초하여 결정되고, 구동 라인 설정 신호로서 타이밍 회로(44105)에 전송된다. 타이밍 발생 회로(44105)는 라인 셀렉트 신호를 출력하고, 라인 선택 회로(44102)에서 2개의 라인이 동시에 전원(44104)으로 구동된다. 또한, 활성화 진행을 모니터하여 활성화 전류와 행 배선 저항에 의해 생기는 전위 강하의 보상량을 산출하기 위해, 전류 검출 회로(44103)에 의해 각 행방향 배선을 흐르는 전류치를 검출하여 메모리(44111)에 저장한다.
(스텝 S23) ∼1스크롤의 종료 검출
240 블록의 통전 활성화 처리와 각 라인의 전류 검출의 종료를 기다린다.
(스텝 S24) ∼분포 전압치의 산출
활성화의 진행에 의해, 활성화 전류와 행방향 배선 저항에 의해 생기는 전위 강하의 분포를 산출한다. 상술한 실시예 9의 수학식 5에 의해 각 라인마다의 활성화 전류와 배선 저항으로부터 행방향 배선 저항에서 생기는 전위 분포량을 산출하는 것이 가능하다. 각 라인에 있어서 배선 저항 r1∼rN은 거의 동일하다고 생각해도 되고, 라인마다의 오차만을 보정하기 위해 라인마다의 배선 저항치를 미리 측정하여 메모리(44111)에 저장해 둔다. 동시에 2라인을 구동 중에도 전류 검출 회로(44103)에 의해 라인마다 활성화 전류를 검출하고, 스텝 S22에 따라 메모리(44111)에 저장한 각 라인마다의 활성화 전류치와 행방향 배선 저항치를 이용하여 각 라인마다 분포 전위치를 산출하여 메모리(44111)에 저장한다.
(스텝 S25) ∼동시 선택 라인의 설정
활성화의 진행에 의해, 인가해야 할 보상 전위치가 라인마다 변화하기 때문에, 동시 선택 라인의 조합도 순차 갱신할 필요가 있다. 그래서, (스텝 S24)에 의해, 동시에 구동하는 선택 라인의 설정을 행한다. 먼저, 활성화 전류가 목표치(2 mA/1 소자 당)에 도달한 라인은 활성화를 하지 않기 때문에, 선택 라인으로부터 벗어난다. 다음에 활성화해야 할 라인을 (스텝 S24)에서 산출한 분포 전위치가 큰 것으로부터 차례로 나열하여 전위치가 유사한 라인을 2개씩 동시 선택 라인으로서 가정하여 설정한다.
이때 선택 라인으로서 인접한 2라인이 선택되면, 표면 전도형 방출 소자 기판의 일부에 전력이 집중해버릴 가능성이 있다. 그래서 라인 1∼480을 1∼240의 블록 A, 라인 241∼480의 블록 B의 2개로 나누어, 2개의 동시 선택 라인을 블록 A와 블록 B로부터 각 1개씩 선택하도록 했다.
다음에, 열배선 저항의 전위 강하의 영향을 상술한 (식 A1)∼(식 Am) 및 (식 6)에 따라 평가한다. 그 결과, 열배선 저항의 전위 강하의 영향량 ΔV가 허용 설정치 100 mV를 초과하는 경우는 동시 선택 라인의 재설정을 행한다. 동시 선택 라인의 재설정 시는 선택하는 2 라인이 근접하도록 조합을 변경하여 다시 ΔV를 (식A1)∼(식 Am) 및 (식 6)에 따라 재산출한다.
모든 블록 (240)에 대해 ΔV가 허용치 이하로 되거나, 또는 허용치에 가장 가깝게 동시 선택 라인의 설정을 행한다.
또한, (식 A)에 따라 ΔV의 영향을 가장 저감할 수 있는 오프셋 값 ΔVoffset을 240 블록분 산출하여 메모리에 저장한다.
(스텝 S26) ∼보상 전위의 산출
(스텝 S24)에서 산출된 분포 보상 전위에 (스텝 S25)의 240 블록분의 오프셋값의 ΔVoffset을 가한 보상 전위치를 산출하여 메모리에 저장한다.
(스텝 S27) ∼활성화 종료 판단
모든 라인의 활성화 전류치가 목표치에 도달했는지 판단하고, 목표치에 도달한 경우는 활성화를 종료한다. 활성화가 종료되어 있지 않은 경우는 (스텝 S22)로 돌아가서 다시 스크롤 구동을 개시한다. 이때의 동시 선택 라인의 조합과 화소 전극 구동 회로(44108)로부터의 보상 전압치는 (스텝 S26)에서 설정된 값을 이용한다.
이와 같이 하여 표면 전도형 방출 소자 기판(44101)의 활성화를 종료한다. 활성화 전류와 배선 저항에 의한 전위 강하를 보상하기 위한 화소 전극 구동 회로(44108)의 출력 By1∼Byn을 순차 갱신함으로써 활성화의 개시에서부터 종료까지 모든 소자가 거의 일정 전압으로 균일하게 활성화되고, 2 라인을 동시에 구동함으로써, 1개씩 통전 활성화 처리를 하고 있던 경우에 비해, 절반의 처리 시간으로 통전 활성화 처리를 완료할 수 있다.
이상 설명한 바와 같이 본 실시예 11의 통전 활성화 장치에 따르면, 모든 소자의 전자 방출 특성이 균일화된다. 이로 인해, 이 전자원 기판을 이용하여 휘도 또는 농도의 오차가 작은 고품위의 화상 표시 장치가 실현되었다.
[실시예 12]
본 실시예에 있어서의 통전 장치의 전체 구성은 실시예 9(도 44)와 동등하다. 본 실시예에서는 행 배선의 전위 인가는 도 44와 같이 한쪽으로부터 행하는 것이 아니라, 행 배선의 양측으로부터 행하도록 했다.
도 55는 활성화 전압을 인가하고 있는 3개(Dx1 및 Dx161, Dx321)의 행 배선 중 Dx1에 주목하고, 각 표면 전도형 전자 방출 소자의 배선 저항을 포함한 모델도이다. 이하, 표면 전도형 전자 방출 소자군의 활성화에 대해 설명한다.
도 55에 있어서, F1∼Fn은 행 배선 단자 Dx1 라인 상의 표면 전도형 전자 방출 소자, r1∼rn은 행 배선 Dx1의 배선 저항, Ry0은 각 열 배선 Dy1∼Dyn의 급전단으로부터 표면 전도형 전자 방출 소자까지의 배선 저항, Ry1은 라인 Dx1과 라인 Dx16 사이의 열 배선 저항, Ry2는 라인 Dx16과 라인 Dx321 사이의 열 배선 저항을 나타내고 있다.
여기에서, 행 배선, 열 배선도 일정 간격, 두께, 재료로 형성되도록 설계되어 있기 때문에, 제조 상의 오차를 제거하면 r1∼rn은 동일하다고 생각된다. 또한, Ry0, Ry1, Ry2의 각각의 저항치도 거의 동일 저항치로 제조되어 있다고 생각할 수 있다.
또, 통전 활성화의 전후에서 표면 전도형 전자 방출 소자의 등가 저항치는 변화(감소)하지만, Ry0, Ry1, Ry2의 값에 비해 각 표면 전도형 전자 방출 소자의 등가 저항은 매우 크기 때문에, 열 배선의 전압 강하의 영향은 무시하고 생각할 수 있다. 또한, 표면 전도형 전자 방출 소자 F1∼Fn의 등가 저항치는 r1∼rn에 비해 크게 설계되어 있다.
또한, 행 배선 Dx1 및 Dx161, Dx321의 3행의 행 배선을 동시에 활성화하기 위해, 라인 선택 회로(44102)가 제어된다. 구체적으로는 먼저 제어 회로(44106)(도 44)로부터 출력되는 구동 라인 설정 신호 및 CLK 신호에 의해 타이밍 발생기(44105)(도 44)가 라인 셀렉트 신호를 발생한다. 라인 선택 회로(44102)는 라인 셀렉트 신호가 입력되면, 행 배선 단자 Dx1 및 Dx161, Dx321에 활성화 전위 Eac를 출력하는 전원(44104) 및 전류 검출 회로(44103)를 접속한다. 이로 인해, 상기 3라인은 활성화 전위 Eac로 구동된다.
버퍼 증폭기(44107)는 행 배선 Dx1에 있어서는 F1∼Fn으로부터의 활성화 전류 i1∼in과 Dx161 및 Dx321의 라인의 각각의 활성화 전류를 싱크하도록 동작한다. 버퍼 증폭기(44107)의 증폭도는 화소 전극 구동 회로(44108)에 의해 결정되어 있다.
도 56은 행 배선 Dx1 및 Dx161, Dx321의 각각에 흐르는 소자 전류 If1 및 If161, If321을 도시한 도면이다. 도 56에 따르면, 3라인도 활성화의 초기 상태에서는 전류가 흐르지 않고, 서서히 활성화가 진행됨과 동시에, 전류가 흐르고 있다는 것을 알 수 있다.
활성화가 어느 정도 진행되면, 소자 전류 If1 및 If161, If321에서 활성화 전류의 값이 다른 현상이 보여진다. 이들의 활성화 전류 오차의 요인으로서는 예를 들면 기판의 대면적화에 따라 표면 전도형 전자 방출 소자의 형성시의 오차나, 포밍때의 균열 형성의 오차 등이 고려된다.
도 57은 행 배선 Dx1의 표면 전도형 전자 방출 소자를 활성화할 때의 전압분포를 도시한 도면이다. 도 57 중, 종축은 소자 양단의 소자 전위를 나타내고 있다. 횡축은 표면 전도형 전자 방출 소자 F1∼Fn의 위치를 나타내고 있다. 또, 전원(44104)은 예를 들면 16V의 활성화 전위 Eac를 각 행 배선 Dx1 및 Dx161, Dx321에 인가하고 있다.
도 57에서는 활성화가 진행된 경우의 분포도를 도시하고 있다. 배선 저항의 영향으로, 중앙부의 표면 전도형 전자 방출 소자의 전압이 행 배선측에서 강하하고 있다. 활성화의 초기 상태에서는 도 56에 도시한 바와 같이 아직 활성화 전류가 흐르지 않기 때문에, 보상 전압은 0v 근방에 설정된다.
이어서, 도 44, 도 55∼도 57을 이용하여 본 실시예 12의 통전 활성화 장치에 의해 표면 전도형 전자 방출 소자 기판(44101)을 활성화하는 순서에 대해 설명한다.
또, 본 실시예 12에서는 활성화 단계의 시간을 단축하기 위해 행 배선 3개를 동시에 통전 처리하는 경우의 설명을 한다. 그때, 표면 전도형 전자 방출 소자 기판(44101)에서의 행 배선 라인 수를 가령 480개로 했을 때, 행 배선 단자 Dx1, Dx161, Dx321의 3개를 동시 구동하는 개시 라인으로 하고, 3개의 활성화 전류의 평균치로부터 열 배선에 인가하는 보상 전위를 결정하고 있다.
먼저, 도 44에 도시한 바와 같이 제어 회로(44106)는 유저로부터 활성화 개시의 명령이 입력되면, 행 단위로 통전 처리를 행하기 위해 타이밍 발생 회로(44105), 전원(44104) 및 화소 전극 구동 회로(44108)를 제어한다. 열 배선 단자 Dy1∼Dyn이 그라운드 전위로 되도록 설정 출력치(44110)를 설정한다. 그리고, 예를 들면 펄스 폭 1msec, 펄스 높이 18v인 순차 활성화 전위 Eac의 펄스 파를 행배선 단자 Dx1∼Dxm에 인가한다. 이로 인해, 표면 전도형 전자 방출 소자 기판(44101)은 행 배선 단위로 순차 펄스 전압이 인가되어 활성화를 라인 단위로 개시한다.
다음에, 화소 전극 구동 회로(44108)로부터 출력되는 보상 전위의 설정 방법에 대해 설명한다.
통전 활성화를 행할 때, 소자의 전기 특성은 도 41에 도시한 바와 같은 변화를 한다. 즉, 활성화를 개시한 직후에는 소자 전류가 거의 흐르지 않고, 통전 시간과 함께 소자 전류가 흘러 포화한다. 이때, 도 55에 도시한 바와 같이 행 배선 Dx1 상의 표면 전도형 전자 방출 소자군의 단자 전위를 모니터하면, 배선 저항 r1∼rn의 영향으로 전위 v1∼vn은 변화한다. 이 전위 변화는 활성화의 진행과 함께 커진다.
예를 들면, 활성화 전류 2mA/1소자, r1∼rn=10Ω, n=1000인 경우, 한쪽(F1측)으로부터만 전원(44104)에 의해 급전한 경우에는 급전단으로부터 가장 먼 표면 전도형 전자 방출 소자 Fn의 단자 vn에 있어서는, ΔV = 1/2×1000×10001×2mA×10mΩ 으로 되고, 최대 10v인 전위차가 생기게 된다.
그래서, 이 전위 분포와 동일한 전위 분포를 화소 전극 구동 회로(44108)에서 발생시키고, 각 표면 전도형 전자 방출 소자에 생기는 전압 분포를 캔설하도록 버퍼 증폭기(44107)를 통해 Dy1∼Dyn 단자에 전위를 인가한다.
즉, 활성화 진행에 따라 각 표면 전도형 전자 방출 소자 F1∼Fn에 흐르는 전류와 배선 저항 r1∼rn에 의해 단자 v1∼vn에 생기는 전위 강하 분포를 제어 회로(44106)에서 연산하고, 화소 전극 구동 회로(44108)의 D/A 컨버터의 출력치를 설정함으로써 열 배선측에 전위 강하 분포에 의한 보상 전위의 설정을 실현할 수 있다.
본 실시예 2에서는 행 배선을 복수 동시에 선택하여 전위를 인가하는 방법(멀티 라인 구동이라 함)을 행하고 있고, 행 배선 Dx1 및 Dx161, Dx321의 3개를 동시에 구동하고 있다. 또한, 행 배선으로의 활성화 전위의 인가는 F1∼Fn 배선의 양측으로부터 전압을 인가하고 있다.
라인 선택 회로(44102)로부터 선택된 행 배선의 양측에 전원(44104)으로부터의 전위가 인가되면, 행 배선 Dx1 및 Dx161, Dx321에 각각 If1 및 If161, If321의 활성화 전류가 흐른다.
본 실시예에서는 멀티 라인 구동하는 행 배선의 평균 활성화 전류 Ifave를 산출하고, 그것에 대한 열 배선측의 보상 전위를 산출하여 그것을 인가하는 방식을 이용하고 있다. 평균 활성화 전류 Ifave의 산출은 설정 시간마다 멀티 라인 구동하고 있는 라인의 전류치의 검출을 순차 행하고, 검출한 전류치를 전류 검출 회로(44103)로부터 활성화 전류(44109)로서 제어 회로(44106)에 입력하여 제어 회로(44106)에 두게 된다. 그리고, 산출한 평균 활성화 전류 Ifave로부터 보상 전위의 산출을 행한다.
본 실시예 12에서는 행 배선으로의 활성화 전위의 인가는 행 배선의 양측으로부터 전위 인가를 행하기 때문에, 배선 저항에 의한 전위 강하로서 행 배선에서의 중앙 부근이 가장 커진다. 행 배선의 양측으로부터 전위를 인가하는 경우에는 도 55에 도시한 전원(44104)은 행 배선 Dx1에서는 a와 a'가 접속되고, 행 배선 Dx161에서는 b와 b'가 접속되며, 행 배선 Dx321에서는 c와 c'가 접속된다.
따라서, 상기의 인가 방법에 의해 보상 전위 출력은 이하와 같이 출력된다. 또, 하나의 전자 방출 소자에 흐르는 소자 전류의 평균치를 iave라 하면, iave는 Ifave/n으로 된다.
단, Fn/2 이후의 화소 번호는 n=Fn-n'(n'는 Fn/2∼Fn까지의 화소 번호로서 계산된다).
이상과 같은 산출 방법에 의해, 멀티 라인 구동을 행하고 있는 행 배선을 흐르는 활성화 전류치의 평균 소자 전류 If를 기초로 하여 열 배선측의 보상 전위를 결정하고 있다. 보상 전위는 화소 전극 구동 회로(44108)로부터 버퍼 증폭기(44107)를 통해 열배선 Dy1∼Dyn의 양단에 출력되고, 보상 전위의 설정은 활성화 처리가 종료할 때까지 행해진다.
그리고, 활성화의 종료 조건으로서는 멀티 라인 구동하고 있는 각 행 배선의 활성화 전류로부터 각 소자의 평균 소자 전류 If가 일정치에 도달한 경우(예를 들면 각 소자가 2mA로 된 때), 또는 활성화 전류가 어느 정도 흐른 시점으로부터 시간적인 제어를 행하는 경우 등이 있다.
이상 설명한 바와 같이, 본 실시예 12에서는 행 배선의 3개를 동시에 구동하여 활성화를 동시 진행시킴으로써 단계 시간의 단축을 도모한다. 본 실시예 12에 있어서는 표면 전도형 전자 방출 소자 기판(44101)에서는 표면 전도형 전자 방출 소자를 단순 매트릭스 배선에 의해 구성하고 있기 때문에, 보상 전위의 인가는 멀티 라인 구동하고 있는 행 배선에 대해 공통이다.
그러나, 행 배선마다 흐르는 활성화 특성(활성화 전류)은 반드시 일정하지는 않고, 각각에 오차가 있다. 따라서, 각 행 배선마다 산출되는 보상 전위에도 당연히 전위차가 생긴다. 그 때문에, 멀티 라인 구동을 행할 때에는 열 배선측에 인가하는 전위의 설정이 중요해진다.
보상 전위의 설정은 실제로 활성화하는 소자에 인가되는 전압의 오차를 적게 하는 것이 필요하다. 그 때문에, 특정 행 배선의 활성화 전류에 맞추어 행하면, 인가 전압에도 오차가 커지는 것이 염려된다.
본 실시예 12에서는 이와 같은 행 배선의 라인마다의 특성 오차에 대해 보다 균일하게 소자의 활성화를 행하기 위해, 열 배선에 출력하는 보상 전위를 멀티 라인 구동하고 있는 행 배선의 평균 활성화 전류로부터 산출함으로써, 행 배선마다 소자 특성의 오차를 최소한으로 억제하기 위한 구동을 행하고 있다.
도 58은 활성화를 실현시키기 위한 플로우차트도이다. 도 58을 이용하여 활성화를 실현하기 위한 설명을 한다.
(스텝 S31)
유저에 의해 활성화 개시의 명령이 입력되면, 먼저 활성화의 개시 시에 제어 회로(44106)는 동시 구동하는 행 배선의 선택 조건 등을 설정한다. 이 설정은 멀티 라인 구동을 행함에 있어서, 동시 구동하는 행 배선의 개수, 구동하는 행 배선의 라인 간격 및 압축 간격의 3가지 설정이다. 본 실시예 12에서 행하는 멀티 라인 구동은 선택한 복수의 행 배선을 1블록으로서 취하고, 블록마다 차례로 전압을 인가해간다.
이 실시예 12에서는 동시 구동하는 행 배선의 개수를 3개로 하고, 동시 구동하는 행 배선의 라인 간격을 160개로 하며, 압축 간격을 10개로 하고 있다. 동시 구동하는 행 배선의 개수의 설정은 상기 블록 단위마다의 구동에 의해 표면 전도형 전자 방출 소자 기판(44101)에 통전하는 전력량과 통전시의 발열을 고려하여 최적하게 설정하고 있다.
구동 라인의 간격이란 3개의 행 배선을 동시에 구동할 때의, 예를 들면 라인 Dx1 및 Dx161, Dx321의 각각의 행 배선의 간격을 말한다. 본 실시예 12에서는 상기와 같이 구동 라인 간격을 160개로 하고 있다. 구동 라인 간격의 설정도, 표면 전도형 전자 방출 소자 기판(44101)에서의 통전 전력에 의한 열 분포의 집중을 고려하여 표면 전도형 전자 방출 소자 기판(44101)의 전역에 균등하게 지정할 필요가 있다.
압축 간격이란 동시 구동을 행할 때의 블록 사이의 간격을 말한다. 본 실시예 12에서는 최초에 행 배선 Dx1 및 Dx161, Dx321의 구동을 한다. 그후 선택하는 행 배선으로서는 압축 간격을 10개로 설정하고 있기 때문에, Dx1 및 Dx171, Dx331이다. 즉, 3개×10 단위의 30개를 1블록으로 하여, 순차 1단위마다 1∼10 단위를 반복하면서 활성을 행한다. 그리고, 블록 단위로서의 설정한 라인 선택 조건은,
단위 선택하는 행 배선
1 Dx1 Dx161 Dx321
2 Dx11 Dx171 Dx331
3 Dx21 Dx181 Dx341
·
·
10 Dx91 Dx251 Dx411
이 된다. 이와 같은 설정이 종료되면 스텝 S32로 이행한다.
스텝 S32에서는 표면 전도형 전자 방출 소자의 활성화를 행한다. 멀티 라인 구동으로서 3개의 행 배선을 동시에 구동하기 위해, 제어 회로(44106)는 스텝 S31에서 행한 행 배선의 선택 조건 등을 설정하는 설정 신호를 타이밍 회로(44105)에 설정한다. 타이밍 회로(44105)는 구동하는 행 배선을 인식하여 라인 셀렉트 신호를 라인 선택 회로(44102)에 출력한다.
라인 셀렉트 신호에 의해 소정의 행 배선의 FET 릴레이를 ON으로 하여 행 배선을 전원(44104) 측과 접속하고, 선택한 행 배선을 구동한다. 블록마다 활성화를 개시하면, 전류 검출 회로(44103)는 구동하는 행 배선의 활성화 전류를 검출하고, 그 전류치는 메모리(44111)에 저장된다.
스텝 S33에서는 1블록(본 실시예에서는 30개)의 활성화 종료와 활성화 전류의 검출 종료를 인식한다. 이들을 확인하면, 스텝 S34로 이행한다.
스텝 S34에서는 보상 전위의 산출을 행한다. 먼저, 스텝 S33에 있어서 메모리(44111)에 저장해 있는 활성화 전류로부터 평균 활성화 전류 Ifave를 산출한다. 평균 활성화 전류 Ifave는 멀티 라인 구동을 행하고 있는 행 배선마다 산출한다.
따라서, 스텝 S31에서 서술한 바와 같이, 선택한 행 배선을 블록마다 순차 활성화하고, 압축 간격을 10개로 하고 있기 때문에, 3개의 행 배선을 동시에 활성화하는 경우에는 1∼10 단위까지의 평균 활성화 전류 Ifave를 구할 수 있다. 또한, 평균 활성화 전류 Ifave는 활성화가 진행되어 가는 도중에 전류 검출의 샘플링 설정을 행한다. 이것에 의해, 소정의 시간마다 멀티 라인 구동하고 있는 행 배선의 전류를 검출하고, 최신의 평균 활성화 전류 Ifave를 메모리(44111)에 저장해 간다.
다음에, 구한 평균 활성화 전류 Ifave로부터 제어 회로(44106)에 있어서 열 배선측의 보상 전위의 산출을 행한다. 보상 전위의 산출은 수학식 7을 이용하여 구할 수 있다. 각각의 열 배선의 배선 저항 r1∼rn-1은 미리 계측하여 메모리(44111)에 저장해 둔다. 보상 전위도 평균 활성화 전류 Ifave의 갱신에 따라 순차 계측한다. 또한, 필요에 따라 보상 전위치도 프로세스의 진행에 따라 변화하기 때문에, 메모리(44111)에 저장할 수도 있다.
스텝 S35에서는 스텝 S34에서 멀티 라인 구동마다 산출한 보상 전위치를 화소 전극 구동 회로(44108) 및 버퍼 증폭기(44107)에 의해 열배선에 순차 인가한다. 본 실시예에서는 멀티 라인 구동을 블록 단위로 행하고 있기 때문에 하나의 활성화 처리의 라인 수는 30 라인이 된다.
활성화 처리에 있어서는 1 프로세스 단위에서의 설정은 블록 단위로서 한정하는 일은 없고, 복수의 블록을 미리 설정할 수도 있다.
최후에 스텝 S36에서, 활성화 처리가 진행되고, 멀티 라인 구동하고 있는 라인의 활성화가 종료한 것을 판단한다. 활성화가 종료하지 않은 경우에는 스텝 S32로 복귀하여 다시 블록마다 활성화한다.
활성화 종료 조건은 활성화 전류를 검출하면서 각 표면 전도형 전자 방출 소자의 활성화 전류가 일정치에 도달한 경우에 종료하는 경우와, 활성화의 개시에서부터 종료 시간을 규정하여 행하는 경우가 있다. 각 표면 전도형 전자 방출 소자의 전류치가 일정치에 도달한 경우에 종료하려면 행 배선마다 활성화 상황을 제어 회로(44106) 등에 의해 파악할 필요가 있다. 한편, 활성화 시간에서 제어하는 경우에는 활성화가 균일하게 되는 시간 설정이 필요하다. 본 실시예 12에서는 후자에 의한 조건으로 활성화를 종료하는 것으로 하고 있다.
이상과 같이 하여, 표면 전도형 전자 방출 소자 기판(101)의 활성화가 종료된다. 상기와 같은 순서를 실행함으로써, 1 행배선씩 구동하고 있던 경우에 비해 1/3의 처리 시간에 활성화가 종료된다.
또, 본 실시예 12에서는 멀티 라인 구동을 3개의 행 배선으로 행한 경우에 대해 설명했지만, 동시 구동 수는 이것에 한정되지 않고, 활성화의 처리 시간을 더욱 단축시키기 위한 표면 전도형 전자 방출 소자 기판(44101) 내의 발열 등을 고려하여 동시 구동하는 행 배선 수를 증가시킬 수도 있다.
또한, 본 실시예 12에서는 전원(44104)으로부터의 출력을 정극으로 하여 인가하지만, 인가 전위의 극성은 이것과는 반대의 부극성이라도 좋고, 그 경우에는 열배선측에 유입하는 전류의 방향이 반대로 되기 때문에, 버퍼 증폭기(44107)로부터의 보상 전위의 극성도 반대로 된다.
또한, 화소 전극 구동 회로(44108)는 열 배선과 동일한 수의 D/A 컨버터를 구비하고 있지만, 보상 전위의 분포는 도 57에 도시한 바와 같이 완만하게 변화하기 때문에, D/A 컨버터의 수를 압축하여 인가해야 할 전위를 저항 등으로 분할하여 전위를 규정해도 좋다.
또한, 활성화의 처리에 있어서는 보상 전위치의 갱신도 본 실시예 11에서 나타낸 바와 같이 1 프로세스마다 행하지 않아도, 활성화의 진행에 맞추어 적절하게 행해도 좋다.
이상 설명한 바와 같이, 본 실시예 12에 의해 활성화 단계를 행함으로써 전자 방출 특성에 오차가 적은 비교적 균일한 표면 전도형 전자 방출 소자를 형성할 수 있다. 이로 인해, 표면 전도형 전자 방출 소자 기판(44101)을 이용하여 표시 패널을 작성하면, 오차가 적은 고품위의 것을 실현할 수 있다. 또한, 멀티 라인 구동에서의 동시 구동 라인 수를 증가시킴으로써, 활성화 시간을 현저하게 단축시킬 수 있다.
[실시예 13]
다음에, 실시예 13에 대해 설명한다. 본 실시예 13의 활성화 단계에 있어서의 통전 활성화 장치 및 그것을 구성하는 회로 구성은 도 44와 동일하다.
본 실시예 13과 실시예 12는 보상 전위를 산출하기 위해 평균 소자 전류 If값을 이용하는 점에서 동일하다. 그러나, 동시 구동하는 행 배선을 보다 특성이 유사한 것을 선택함으로써, 소자 전류 If의 평균치의 신뢰성을 높여서 보상 전위를 산출하는 정밀도를 향상시키는 것을 목적으로 하고 있다.
멀티 라인 구동을 행하고, 복수의 행 배선을 구동한 경우에는 각 행 배선의 활성화 전류치 If의 오차 요인으로서 이하의 것이 고려된다.
먼저, 실시예 12에서도 서술한 바와 같이, 표면 전도형 전자 방출 소자를 포밍할 때의 오차, 표면 전도형 전자 방출 소자를 형성할 때의 오차가 있기 때문이라고 생각된다. 또한, 매트릭스 배선 상에서의 물리적인 결함(단선/쇼트)도 오차의 요인이라고 생각된다. 실제 패널을 작성해 가는 데에는 표면 전도형 전자 방출 소자의 특성 오차 등에 의해 오차가 생기는 일이 많다.
그러나, 멀티 라인 구동을 해가는 도중에 구동 라인의 내에 다른 행배선과 비교하여 현저하게 활성화 전류가 크거나 또는 작은 것이 있으면, 동시에 구동하는 행 배선의 소자 전류 If의 평균치는 그 행 배선의 영향을 받는다. 그 때문에, 산출하는 보상 전위치도 최적치로 되지 않는 경우가 있다.
이와 같은 문제점을 고려하여, 본 실시예 13에서는 멀티 라인 구동하고 있는 각 행배선마다 활성화 전류를 구한 후에, 일단 평균 활성화 전류 Ifave를 산출한다. 그리고, 다음에 멀티 라인 구동의 각 행 배선의 활성화 전류의 MAX 값과 MIN값을 구한다. 이들에 해당하는 행 배선을 발췌하고, 미리 구한 평균 활성화 전류 Ifave값에 대한 차를 각각 구한다.
다음에, 평균 활성화 전류 Ifave와, 스텝 S32에서 검출한 발췌한 MAX값과 MIN값에 이러한 각각의 행 배선의 전류치의 차를 계산하고, 그 값에 의해 발췌한 행 배선이 보상 전위의 산출용 대상 라인으로서 적당한 지를 판단한다. 이상의 처리를 행한 후, 다시 한번 보상 전위를 산출하기 위한 평균 활성화 전류 Ifave를 구하여 열배선측의 보상 전위를 산출한다.
도 59는 본 실시예 13의 활성화를 실현하기 위한 플로우차트이다. 도 59를 이용하여 활성화를 실현하기 위한 설명을 한다. 설명의 편의상, 표면 전도형 전자 방출 소자 기판(44101)의 행 배선 수 및 멀티 라인 구동 라인은 실시예 12와 마찬가지이다.
(스텝 S41)
유저에 의해 활성화 개시의 명령이 입력되면, 제어 회로(44106)는 통전 활성화의 개시와 함께 실시예 12와 마찬가지로 행 배선의 선택 조건의 설정을 행한다. 이 설정은 멀티 라인 구동을 행함에 있어서, 동시 구동을 행하는 개수, 구동하는 행 배선의 라인 간격 및 압축 간격의 3가지 설정이다.
본 실시예 13에서 행하는 활성화에 있어서도 선택한 행배선을 블록마다 순차 전위를 인가해가는 방법을 채용한다. 따라서, 실시예 12와 마찬가지로, 압축 간격을 10개로 하고, 3개의 행 배선을 동시에 활성화하는 경우에는 3×10=30개를 블록 단위로 한다. 동시 구동 개수의 설정은 상기 블록 단위마다의 구동에 의해 표면 전도형 전자 방출 소자 기판(44101)에 통전하는 전력량과 발열을 고려하여 최적하게 설정한다.
구동 라인 간격은 본 실시예 13에서도 160개로 한다. 구동 라인 간격의 설정도 실시예 12와 마찬가지로 표면 전도형 전자 방출 소자 기판(44101)에서의 통전 전력에 의한 열분포의 집중을 고려하여 표면 전도형 전자 방출 소자 기판(44101)의 전역에 균등하게 설정할 필요가 있다.
압축 간격의 설정도, 실시예 12와 마찬가지로 10개로 설정한다. 따라서, 1블록의 구동 패턴은 실시예 12와 마찬가지로 된다. 이 설정을 종료하면 스텝 42로 이행한다.
스텝 42에서는 표면 전도형 전자 방출 소자의 활성화를 개시한다. 멀티 라인 구동으로서, 3개의 행 배선을 동시 구동하기 위해, 제어 회로(4106)는 구동하는 행 배선의 설정 신호를 타이밍 회로(44105)에 출력한다. 타이밍 회로(44105)는 구동하는 행 배선을 인식하여 라인 셀렉트 신호를 라인 선택 회로(44102)에 출력한다.
라인 셀렉트 신호에 의해, 소정의 행 배선의 FET 릴레이를 ON으로 하여 행 배선을 전원(44104)측과 접속하고, 선택한 행 배선을 구동한다. 블록마다 활성화를 개시하면 전류 검출 회로(44103)에 의해 구동하는 행 배선의 활성화 전류를 검출하여 그 전류치를 메모리(44111)에 저장한다.
스텝 S43에서는 1블록(본 실시예에서는 30개)의 활성화 종료와 활성화 전류의 검출 종료를 확인한다. 이들의 종료를 확인하면 스텝 S44로 이행한다.
스텝 S44에서는 보상 전위를 산출한다. 그 때문에, 제어 회로(44106)는 멀티 라인 구동하고 있는 행 배선으로부터 보상 전위를 산출하기 위한 대상 라인을선택한다.
도 56에 도시한 바와 같이, 행 배선 Dx1 및 Dx161, Dx321의 활성화 전류의 평균치 Ifave1을, 메모리(44111)에 저장하고 있는 활성화 전류치로부터 구한다. 다음에, 각 행배선에 걸리는 활성화 전류치의 MAX값과 MIN값을 검출한다. 검출에 이용하는 전류치는 계측 갱신 시의 최적치이다. 본 실시예 13에서는 멀티 라인 구동을 하고 있는 행 배선이 3개이기 때문에, 그 중의 2개가 MAX값 또는 MIN값으로서 선택되게 된다.
그리고, 선택된 MAX값, MIN값에 대해 미리 구한 평균 활성화 전류 Ifave1 값을 기초로 이하의 계산을 한다.
MAX값-Ifave1=ΔIfa
Ifave1-MIN값=ΔIfb
이상의 계산에 의해 구해진 ΔIfa 및 ΔIfb로부터, 발췌한 MAX값에 관한 행 배선과 MIN값에 관한 행배선이 보상 전위의 산출용 대상 라인에 해당하는 지를 판단한다. 이 판단은 ΔIfa 및 ΔIfb가 멀티 라인 구동하고 있는 중에 현저하게 특성이 다른 지의 여부를 판단하는 것으로, 미리 설정되어 있는 허용치와 비교한다.
본 실시예 13에서는 허용치인 전류치를 예를 들면 1A로 설정하고, 평균 활성화 전류 Ifave1값에 대해 1A 이상의 전류차가 있는 행 배선을 대상 라인에서 제외한다. 이 순서를 행함으로써, 상술한 오차 요인에 의한 보상 전위의 차이를 작게 할 수 있다. 또한, 본 실시예 13에서는 멀티 라인 구동을 하고 있는 라인이 비교적 많을수록 유효하고, 예를 들면 2라인의 멀티 라인 구동시에는 실시예 12에서 설명한 순서를 채용하는 쪽이 적합하다.
본 실시예 13에서는 멀티 라인 수를 3개로 하여 설명했지만, 동시에 구동하는 라인 수를 증가시킨 경우, MAX값, MIN값에 관한 행 배선 이외의 행 배선의 전류치가 허용치 이상인 경우에는 그들의 행 배선에 대해서도 이하의 순서에 의해 보상 전류치의 오차 감소를 실현할 수 있다.
먼저, 상기와 같은 보상 전위를 산출하는 대상 라인의 판단을 행하고, 예를 들면 MAX값에 관한 행 배선의 활성화 전류치가 허용치 이상이기 때문에 대상 라인으로부터 벗어난 경우에는 MAX값에 관한 행 배선의 다음으로 큰 활성화 전류가 흐르는 행 배선을 발췌하고, 이 행 배선을 흐르는 활성화 전류의 전류치가 허용치 이상인 지의 여부를 판단한다.
허용치 미만인 경우에는 그 행 배선을 대상 라인으로 한다. 한편, 허용치 이상인 경우에는 또한 그 행 배선의 다음으로 큰 활성화 전류가 흐르는 행 배선을 선택하여, 그 행 배선에 대해 상기 판단 처리를 행한다. 한편, MIN값에 대한 판단도 상기와 마찬가지로 행한다.
이상과 같은 순서를 반복 실행함으로써, 동시 구동하는 행 배선의 개수가 많은 경우라도 동시 구동하는 행 배선의 개수가 적은 경우와 마찬가지로 대상 라인을 선택할 수 있다.
(스텝 S45)
이상의 처리를 행한 후, 다시 한번 보상 전위의 산출을 위한 평균 활성화 전류 Ifave값을 구하고, 그 값으로부터 열 배선에 인가하는 보상 전위를 산출한다.평균 활성화 전류 Ifave는 활성화해 가는 도중에 전류 검출의 샘플링 설정을 행하고, 소정의 시간마다 멀티 라인 구동하고 있는 행 배선의 전류를 검출하며, 최신의 평균 활성화 전류 Ifave값을 메모리(44111)에 저장한다.
다음에, 구한 활성화 전류 Ifave로부터 열배선측의 보상 전위의 산출을 행한다. 보상 전위는 실시예 12에서 설명한 수학식 7로부터 산출할 수 있다. 배선 저항 r은 미리 각 행 배선의 배선 저항을 계측하여 메모리(44111)에 저장해 둔다. 보상 전위치도 평균 활성화 전류 Ifave 값의 갱신에 따라 순차 갱신되고, 필요에 따라 메모리(44111)에 저장할 수도 있다.
(스텝 S46)
최후에, 활성화 처리가 진행되고, 멀티 라인 구동하고 있는 행 배선의 활성화가 종료한 것을 판단한다. 활성화가 종료하지 않은 경우에는 스텝 S42로 복귀하여 다시 블록마다 활성화한다.
활성화 종료 조건은 실시예 12와 마찬가지로 활성화 전류를 검출하면서 각 표면 전도형 전자 방출 소자의 활성화 전류가 일정치에 도달한 경우에 종료하는 경우와, 활성화 개시부터 종료 시간을 규정하여 행하는 경우가 있다. 각 표면 전도형 전자 방출 소자의 전류치가 일정치에 도달한 경우에 종료하는 데는 행배선마다 활성화 상황을 제어 회로(44106) 등에 의해 파악할 필요가 있다. 한편, 활성화 시간에서 제어하는 경우에는 활성화가 균일하게 되는 활성화 시간의 설정이 필요하게 된다. 본 실시예에서는 후자에 의한 조건에서 활성화를 종료하는 것으로 하고 있다.
[실시예 14]
도 60은 본 실시예 14의 활성화를 실현하기 위한 플로우차트이다. 또, 본 실시예 14에서는 활성화 처리에 있어서의 장치 및 구동 회로, 표면 전도형 전자 방출 소자 기판의 구성은 실시예 12와 동일하다.
본 실시예 14에서는 각 표면 전도형 전자 방출 소자에 인가하는 활성화 전압의 최저치를 보상하는 것을 목적으로 하고 있다. 즉, 멀티 라인 구동하고 있는 모든 행 배선에 대해 미리 정해져 있는 최저한의 활성화 전위치 이상의 활성화 전위를 각 표면 전도형 전자 방출 소자에 인가한다.
전위 강하가 가장 큰 행 배선에서는 행 배선의 중앙부에서의 전위 강하가 가장 커지기 때문에, 실제로 표면 전도형 전자 방출 소자에 인가하고 있는 전압치는 낮다. 또한, 보상 전위는 복수의 평균 활성화 전류 If로부터 구한 것이기 때문에, 전위 강하가 큰 행 배선의 표면 전도형 전자 방출 소자에는 본래 인가되어야 할 활성화 전압보다도 낮은 활성화 전압이 인가된다.
그래서, 상기와 같이 멀티 라인 구동하고 있는 모든 행 배선에 대해 최저한의 활성화 전압치 이상의 활성화 전압을 각 표면 전도형 전자 방출 소자에 인가할 수 있게 한다.
구체적으로는, 활성화 단계 시에 표면 전도형 전자 방출 소자에 흐르는 활성화 전류 If와 행 배선 저항의 영향에 의해 생기는 전위 강하가 가장 큰 행 배선을 선택하고, 그 행 배선의 소자 전류 If 값이 미리 정한 임계치에 대해 어느 정도의 차(ΔIf)가 있는 지를 산출한다.
즉, ΔIf는 멀티 라인 구동하고 있는 행 배선 중에서 가장 활성화 전류가 큰 행 배선이 미리 정한 임계치 전류치를 초과하는 경우에 대해 산출되는 것이다. 이로 인해, 보상하는 활성화 전압의 최저치를 산출한다.
산출한 ΔIf로부터 열배선측의 보상 전위치 ΔX를 구하고, 이것을 전위 강하가 가장 큰 라인의 보상 전위에 가함으로써, 행 배선의 표면 전도형 전자 방출 소자에 인가하는 활성화 전압을 최저 활성화 전압으로서 확보한다. 이와 같이 하여, 최저한의 활성화 전압치 이상의 활성화 전압을 각 표면 전도형 전자 방출 소자에 인가한다.
또한, 활성화 단계 이후의 처리 단계에 있어서, 행 배선을 1개마다 구동하는 경우에는 상기와 같이 낮은 활성화 전압에서 활성화된 표면 전도형 전자 방출 소자는 활성화 전압 이상의 소자 전압이 인가되는 경우도 있다. 그와 같은 경우에는 활성화 단계에 의해 소자 특성이 보증되지 않고, 행 배선마다 또는 표면 전도형 전자 방출 소자마다 특성이 차이난 펄스로 된다.
이상과 같은 문제에 대해, 본 실시예 14에서는 멀티 라인 구동하고 있는 행 배선의 MAX값에 관한 행 배선을 선택하고, 그 행 배선을 기준으로 하여 최저 활성화 전압을 보상하도록 열배선측의 보상 전위를 결정한다.
이하, 도 60의 플로우차트를 이용하여 설명한다.
(스텝 S51)
실시예 12와 마찬가지로, 먼저 행 배선의 선택 조건을 설정한다. 유저에 의해 활성화 개시의 명령이 입력되면, 제어 회로(44106)는 통전 활성화를 개시한다.먼저, 활성화 개시 시에 동시에 구동하는 행 배선의 설정을 행한다. 이 설정은 멀티 라인 구동을 행하는 데 있어서 동시 구동을 행하는 개수의 설정, 구동하는 행 배선의 라인 간격의 설정, 또한 압축 간격의 설정이다.
본 실시예 14에서 행하는 활성화에 있어서도, 선택한 행 배선을 블록마다 순차 전위를 인가해 가는 방법을 채용한다. 따라서, 본 실시예 12와 마찬가지로 압축 간격을 10개로 하고, 3개의 행 배선을 동시에 활성화하는 경우에는 3×10=30개를 블록 단위로 한다. 동시 구동의 개수 설정은 상기 블록 단위마다의 구동에 의해 표면 전도형 전자 방출 소자 기판(44101)에 통전하는 전력량과 발열을 고려하여 최적하게 설정한다.
구동 라인 간격은 본 실시예 14에서도 160개로 한다. 구동 라인 간격의 설정도, 실시예 12와 마찬가지로 표면 전도형 전자 방출 소자 기판(44101)에서의 통전 전력에 의한 열 분포의 집중을 고려하여 표면 전도형 전자 방출 소자 기판(44101)의 전역에 균등하게 지정할 필요가 있다.
압축 간격의 설정도, 실시예 12와 마찬가지로 10개로 설정한다. 따라서, 1블록의 구동 패턴은 실시예 12와 마찬가지로 된다. 이들의 설정이 종료하면, 스텝 S52로 이행한다.
스텝 S52에서는 표면 전도형 전자 방출 소자의 활성화를 개시한다. 멀티 라인 구동으로서, 3개의 행 배선을 동시 구동하기 위해, 구동하는 행 배선의 설정 신호를 타이밍 회로(44105)에 출력한다. 타이밍 회로(44105)는 구동하는 행 배선을 인식하고, 라인 셀렉트 신호를 라인 선택 회로(44102)에 출력한다.
라인 셀렉트 신호에 의해, 소정의 행 배선의 FET 릴레이를 ON으로 하여 구동하는 행 배선과 전원(44104)측의 접속을 행한다. 활성화가 개시되면, 전류 검출 회로(44103)에 의해 구동하는 행 배선의 활성화 전류를 검출하여 그 전류치를 메모리(44111)에 저장한다.
(스텝 S53)
1 블록(본 실시예에서 30개) 구동의 종료와 활성화 전류의 검출 종료를 확인한다. 이들이 종료했다고 확인하면 스텝 S54로 이행한다.
스텝 S54에서는 최저 활성화 전압을 확보하기 위해, 멀티 라인 구동하고 있는 행 배선으로부터 대상 라인의 선택 처리를 행한다. 도 56에 있어서, 먼저 행 배선 Dx1 및 Dx161, Dx321의 각각에 대해 활성화 전류 If1 및 If161, If321을 구하고, 각각의 행 배선의 활성화 전류를 메모리(44111)에 저장한다.
다음에, 메모리(44111)에 저장한 각 활성화 전류치로부터 MAX값을 검출한다. 검출하는 전류치는 계측 갱신 시의 최신값이다.
도 56에 도시한 바와 같이, 3개의 행 배선을 동시에 활성화할 때의 Ifmax는 행 배선 Dx1을 선택한다. 다음에, 선택된 행 배선 Dx1의 소자 전류 Ifc값과, 미리 활성화 전위를 보상하기 위해 정하고 있는 규정값의 비교를 행한다.
이 규정값은 Ifmax에 의한 배선 저항의 전위 강하에 의해 소자로의 활성화 전압이 낮아졌을 때에 그 인가 전압치가 최저 활성화 전압 이상을 보상받고 있는 지를 판단하기 위한 라인 전류 목표치이다. 따라서, 최저 활성화 전위는 행 배선의 배선 저항과 개별 소자 전류에 의해 전위 강하가 생긴 경우에 인가되는 활성화전위보다도 낮은 값으로 설정한다.
즉, 예를 들면 최저 활성화 전압을 Va라 할 때, 활성화 전압 Eac를 인가했을 때의 차 Eac-Va=ΔVd를 최대 전압 강하치로 하고, 그때의 각 개별 소자 전류 IfN을 전압 강하의 식
(rn은소자 사이의 배선 저항치, Ifn은 각 개별 소자 전류, n은 소자 수)
으로부터 구해진다. 다음에, Ifn×n(개별 전류×소자 수)을 계산하고, 라인 전류의 목표치로 되는 규정값으서 결정한다.
그리고, 판단 처리에서는 Ifmax-규정값 If=ΔIf로서, ΔIf>0인 경우에는 행 배선 Dx1의 표면 전도형 전자 방출 소자가 전압 강하 등에 의해 최저 활성화 전압에 도달해 있지 않다고 판단된다. 또한, ΔIf≤0인 경우에는 적어도 최저 활성화 전압이 인가되어 있는 것으로 판단한다.
또한, 본 실시예 14에서는 활성화 단계 중에 순차 각 행 배선을 흐르는 활성화 전류를 전류 검출 회로(44103)에 의해 검출하기 때문에, 검출 주기마다 최저 활성화 전압 Va값을 변경하고, 규정값을 활성화의 진행 상황에 맞추어 변경한다. 특히, 활성화 초기치에서는 활성화 전류는 거의 흐르지 않기 때문에(도 41), 전위 강하에 의한 전압 감쇠의 영향도 거의 무시할 수 있고, 최저 활성화 전압 Va는 활성화 전압 Eac/2와 거의 동일해진다.
이 규정값의 설정은 전위 강하분의 요인을 소자 전류의 변화로 생각하고, 패널 내의 각 행 배선의 배선 저항치가 일정치인 것이 요구된다. 행 배선의 전위 강하는 상기 수학식 8로부터 결정되기 때문에, 각 행배선마다의 rn이 동일하면 전위 강하는 Ifn이 지배적이라고 여길 수 있다.
행 배선마다 배선 저항치가 차이나 있는 경우에는 멀티 라인 구동마다 규정치의 값을 개별로 설정할 필요가 있다. 그 경우에는 멀티 라인 구동을 행하는 행 배선에 대해 미리 배선 저항치를 메모리(44111)에 설정해 두고, 멀티 라인 구동을 행할 때에 선택하는 활성화 전류 Ifmax가 흐르는 행 배선의 배선 저항치를 메모리(44111)로부터 판독하여 그 값을 사용하여 규정치를 결정한다.
이상으로부터, 스텝 S54에서 ΔIf값의 산출과, ΔIf값으로부터 최저 활성화 전압이 확보되어 있는 지를 판단한다.
다음에, 스텝 S55에서는 보상 전위의 산출을 행한다. 스텝 S54에서 ΔIf의 판정 결과에 기초하여 보상 전위치가 변화한다. ΔIf>0인 경우에는 최저 전압이 인가되어 있지 않다고 판단을 하기 때문에, 먼저 ΔIf에 대한 보상 전압 ΔX의 산출을 행한다. ΔX는 실시예 12에서 산출하는 방법과 동일하다.
다음에, 미리 설정되어 있는 규정치의 보상 전위를 산출한다. 규정치의 보상 전위는 미리 구해 두어도 좋고 그 경우에는 메모리(44111)에 그 값을 저장해 둔다.
그리고, 상술한 바와 같이 구한 보상 전위 ΔX를 규정치에 관한 보상 전위에 가한다. 이상의 처리에 의해 구해진 보상 전위는 멀티 라인 구동의 활성화 전류Ifmax 라인에 대해 최저 활성화 전압을 확보하기 위한 열배선측으로부터의 인가 전위를 설정할 수 있다.
또한, 그 외의 행 배선(도 56에 도시한 행 배선 Dx161 및 Dx321)은 활성화 전류가 행 배선 Dx1에 대해 작기 때문에, 구한 보상 전위를 인가하면 최저 활성화 전압 이상의 인가 전압이 가해지기 때문에 전압치로서 문제는 없다.
ΔIf≤0인 경우에는, 활성화 전류 Ifmax 라인에는 적어도 최저 활성화 전압에 필요한 전위가 인가되어 있는 것으로 판단되기 때문에, ΔIf>0인 경우와 같은 처리는 필요하지 않다. 열배선측의 보상 전위는 예를 들면 멀티 라인 구동하고 있는 행 배선의 평균 소자 전류를 구하여 보상 전위를 산출해도 좋다.
그 경우에도, 평균 소자 전류의 값으로 결정되는 보상 전압치는 Ifmax 라인에 대해 충분한 활성화 전압이 확보되는 값이다.
다음에 스텝 S56에서는 스텝 S55에서 멀티 라인 구동마다 산출한 보상 전위치를 화소 전극 구동 회로(44108) 및 버퍼 증폭기(44107)에 의해 열배선에 순차 인가한다. 본 실시예에서는 멀티 라인 구동을 블록 단위로 행하고 있기 때문에, 하나의 활성화 처리의 라인 수는 30 라인이 된다.
활성화 처리에 있어서는 1 프로세스 단위에서의 설정은 블록 단위로 한정되지 않고 복수의 블록을 미리 설정할 수도 있다.
최후에, 스텝 S57에서 활성화 처리가 진행되고, 멀티 라인 구동하고 있는 라인의 활성화가 종료한 것을 판단한다. 활성화가 종료하지 않은 경우에는 스텝 S52로 돌아가서 다시 블록마다 활성화한다.
활성화를 종료하는 조건은 활성화 전류를 검출하면서 각 표면 전도형 전자 방출 소자의 활성화 전류가 일정치에 도달한 경우에 종료하는 경우와, 활성화 개시부터 종료 시간을 규정하여 행하는 경우가 있다. 각 표면 전도형 전자 방출 소자의 전류치가 일정치에 도달한 경우에 종료하는 데는 행배선마다 활성화 상태를 제어 회로(44106) 등에 의해 파악할 필요가 있다. 한편, 활성화 시간으로 제어하는 경우에는 활성화가 균일해지는 활성화 시간의 설정이 필요하다. 본 실시예 14에서는 실시예 12와 마찬가지로 활성화 시간의 설정에 의해 종료 조건으로 하고 있다.
이상 설명한 바와 같이, 본 실시예 14에 나타낸 활성화 단계를 행함으로써, 모든 표면 전도형 전자 방출 소자에 대해 최저 활성화 전압을 인가하고, 규정치의 전압을 확보할 수 있다. 따라서, 활성화 단계 이후의 구동 단계에서 인가하는 보상 전압에 의해 표면 전도형 전자 방출 소자의 특성이 변화하는 것도 억제되어 비교적 특성이 보상된 패널을 작성할 수 있다.
또한, 본 실시예 14에 있어서도 멀티 라인 구동을 3개로 행한 경우에 대해 서술했지만, 동시 구동 수는 이것에 한정되지 않고, 활성화 처리 시간을 더 단축시키기 위한 표면 전도형 전자 방출 소자 기판(44101) 내의 발열 등을 고려하여 동시 구동하는 행 배선 수를 증가시킬 수도 있다.
또한, 본 실시예 12와 마찬가지로, 전원(44104)으로부터의 출력을 정극으로 하여 인가하는 경우에 대해 설명했지만, 인가 전위의 극성은 이것과는 반대의 부극성이라도 좋고, 그 경우에는 열배선측에 유입하는 전류의 방향이 반대로 되기 때문에, 버퍼 증폭기(44107)로부터의 보상 전위의 극성도 반대로 된다.
또한, 화소 전극 구동 회로(44108)는 열배선과 동일한 수의 D/A 컨버터를 구비하고 있지만, 보상 전압의 분포는 도 57에 도시한 바와 같이 완만하게 변화하기 때문에, D/A 컨버터의 수를 압축하여 인가해야 할 전위를 저항 등으로 분할하여 전위를 규정해도 좋다.
본 실시예 14에 따르면, 복수의 전자 방출 소자를 매트릭스 형태로 배치하고, 복수의 행 배선 중 더욱 소정의 복수의 행 배선을 선택하고, 그 선택한 행 배선에 흐르는 활성화 전류의 전류치를 각 행배선마다 검출하며, 그 활성화 전류의 전류치와 각 행배선의 저항치로부터 복수의 열배선에 인가하는 보상 전위의 전위치를 산출하여 그것을 인가한다.
그 때문에, 전자 방출 소자의 활성화 단계에 있어서, 행 배선의 배선 저항과 활성화 전류에 의한 전위 강하의 영향으로 전자 방출 소자에 인가하는 전압이 균일해진다. 따라서, 균일한 전자 방출 소자 특성을 갖는 전자 방출 소자를 제공할 수 있다.
[실시예 15]
본 실시예 15에 있어서는 통전 장치의 전체 구성은 실시예 9나 12와 동등하다. 단, 도 47에 상당하는 도 61에 도시한 바와 같이 라인 선택 회로(44102)와 전류 검출 회로(44103)가 배치되어 있다.
또한, 본 실시예 15에서는 행 배선에 양측으로부터 전위를 인가하는 구성을 채용하고 있다.
본 실시예에 있어서의 화소 전극 구동 회로(44108)로부터 출력되는 보상 전위의 설정 방법에 대해 설명한다.
통전 활성화를 행할 때, 소자의 전기 특성은 도 41에 도시한 바와 같은 변화를 한다. 즉, 활성화를 개시한 직후에는 소자 전류가 거의 흐르지 않고, 통전 시간과 함께 소자 전류가 흘러 포화한다. 이때, 도 61에 도시한 바와 같이 예를 들면 행배선 Dx1 상의 표면 전도형 전자 방출 소자군의 단자 전위를 모니터하면, 배선 저항 r1∼rn의 영향으로 전위 v1∼vn은 변화한다. 이 전위 변화는 활성화의 진행과 함께 커진다.
예를 들면, 활성화 전류 2mA/1소자, r1∼rn=10Ω, n=1000인 경우, 한쪽(F1측)으로부터만 전원(44104)에 의해 급전한 경우에는 급전단으로부터 가장 먼 표면 전도형 전자 방출 소자 Fn의 단자 vn에 있어서는,
로 되고, 최대 10V인 전위차가 생기게 된다.
그래서, 이 전위 분포와 동일 전위 분포를 화소 전극 구동 회로(44108)에서 발생시키고, 각 표면 전도형 전자 방출 소자에 생기는 전압 분포를 캔설하도록 버퍼 증폭기(44107)를 통해 Dy1∼Dyn 단자에 전압을 인가한다.
즉, 활성화의 진행에 따라 각 표면 전도형 전자 방출 소자 F1∼Fn에 흐르는 전류와 배선 저항 r1∼rn에 의해 단자 v1∼vn에 생기는 전위 강하 분포를 제어 회로(44106)에서 연산하여 화소 전극 구동 회로(44108)의 D/A 컨버터의 출력치를 설정함으로써, 열배선측에 전위 강하분에 의한 보상 전위의 설정을 실현할 수 있다.
본 실시예 15에서는 행 배선을 복수 동시에 구동하는 방법(이하, 멀티 라인 구동이라 함)을 행하고 있다. 또한, 행 배선으로의 활성화 전압의 인가는 도 70에 도시한 바와 같이 소자 번호 1∼N의 배선 양측으로부터 전위를 인가하고 있다. 라인 선택 회로(44102)에서 선택된 행 배선의 양측에 전원(44104)으로부터 소정의 전위가 인가되면, 임의의 행 배선에 활성화 전류 If가 흐른다. 도 41과 마찬가지로 활성화 초기 상태에서는 전류가 흐르지 않고, 서서히 활성화가 진행해 감으로써 If가 증가해 가는 특성을 나타낸다.
본 실시예 15에서, 예를 들면 열배선측의 보상 전위를 산출하는 방법으로서 멀티 라인 구동하는 행 배선의 평균 활성화 전류 Ifave를 산출하고, 그것에 대한 열배선측의 보상 전위를 산출하는 방식이나, 멀티 라인 구동하고 있는 배선의 특정 행에 주목하여, 그 행의 평균 활성화 전류 Ifave를 사용해서 그것에 대한 열배선측의 보상 전위를 산출하는 방법을 사용하고 있다.
평균 활성화 전류 Ifave의 산출은 설정 시간마다 멀티 라인 구동하고 있는 라인의 전류치의 검출을 순차 행하고, 검출한 전류치를 전류 검출 회로(44103)로부터 활성화 전류(44109)로서 제어 회로(44106)에 입력하여 제어 회로(44106)에서 행해진다. 그리고, 산출한 평균 활성화 전류 Ifave로부터 보상 전위의 산출을 행한다.
본 실시예에서는 행 배선으로의 활성화 전위의 인가는 행 배선의 양측으로부터 전위 인가를 행하기 때문에, 배선 저항에 의한 전위 강하로서 행 배선에서의 중앙 부근이 가장 커진다. 행 배선의 양측으로부터 전위를 인가하는 경우에는 도 61에 도시한 전원(44104)은 a와 a'가 접속된다.
따라서, 상기 산출 방법에 의해 산출된 보상 전위를 인가함으로써, 평균 활성화 전류 Ifave를 이용했을 때의 보상 전위 출력은 이하와 같이 구해진다. 또, 하나의 전자 방출 소자에 흐르는 소자 전류의 평균치를 iave라 하면,
단, Fn/2 이후의 화소 번호는 n=Fn-n'(n'는 Fn/2∼Fn까지의 화소 번호로서 계산된다).
이상과 같은 산출 방법에 의해, 멀티 라인 구동을 행하고 있는 행 배선을 흐르는 활성화 전류치의 평균 소자 전류 Ifave를 기초로 하여, 열배선측의 보상 전위를 결정하고 있다. 보상 전위는 화소 전극 구동 회로(44108)로부터 버퍼 증폭기(44107)를 통해 열배선 Dy1∼Dyn 단자에 출력되고, 보상 전위의 설정은 활성화 처리가 종료할 때까지 행해진다.
그리고, 활성화 종료 조건으로서는 멀티 라인 구동하고 있는 각 행배선의 활성화 전류로부터, 각 소자의 평균 소자 전류 If가 일정치에 도달한 경우(예를 들면 각 소자가 2mA로 된 때), 또는 활성화 전류가 어느 정도 흐른 시점에서 시간적인 제어를 행하는 경우 등이 있다. 이상 설명한 바와 같이, 멀티라인 구동을 행한 때의 기본적인 보상 전위의 인가 방법에 대해 설명했다.
본 실시예 15에서는 행배선 Dx1∼Dxm 중, 멀티 라인 구동을 행하기 위한 행 배선을 복수개 선택하고, 그 행배선을 1 단위로 하여 순차 구동을 행하고 있다.
도 62는 멀티 라인 구동하고 있는 1 단위에서의 복수의 행배선의 활성화 시간에 대한 활성화 전류의 변화를 도시한 도면이다.
활성화 단계 중에 멀티 라인 구동하고 있는 전체 행 배선 중, 후술하는 바와 같이 도 62의 멀티 라인 구동하고 있는 행 배선으로부터 활성화 전류가 현저하게 다른 행 배선 A의 구동을 중지한다(chk1).
또한, 25분에서 5분(T2) 지나서, 멀티 라인 구동하고 있는 복수의 행배선 중에서, 후술하는 바와 같이 구동을 중지하는 행 배선을 특정하기 위해 활성화 전류치의 평균치를 구한다(chk2).
또한, 활성화 전압은 약 10V에서 16V까지 상승하도록 설정한다. 활성화 개시에서부터 약 30수분 후에는 16V까지 상승하고, 그후 일정 전압이 되게 설정한다.
활성화 단계 중에 행배선이 조건을 만족하고 있는 지의 판단은 먼저 활성화 개시에서부터 T1=20분 후에 체크(chk1)를 실행한다. chk1이란, 멀티 라인 구동하고 있는 행배선으로부터 활성화 전류가 현저하게 다른 행배선을 특정하여 그 행배선의 구동을 중지하는 것을 말한다. chk1은 열화하고 있는 표면 전도형 전자 방출 소자 등을 미리 활성화 단계에서 제거하기 위해 행하는 것이다.
구체적으로는, 먼저 멀티 라인 구동하고 있는 전체 행 배선 Dx1∼Dxm의 활성화 전류치와 그 평균을 구한다. 그리고, 평균치로부터 미리 설정하고 있는 임계치이상의 차가 있는 활성화 전류치에 관한 행 배선의 구동을 중지한다.
본 실시예 15에 있어서 행하는 활성화 단계에서는, 보상 전위는 멀티 라인 구동하고 있는 행 배선의 평균 소자 전류 Ifave의 전류치로부터 산출한다. 따라서, 평균 소자 전류 Ifave의 전류치는 소정의 범위 내의 값이 되는 것이 바람직하다. chk1에서는 행배선에 흐르는 활성화 전류의 전류치 중, 다른 행 배선에 흐르는 활성화 전류의 전류치와 크게 다른 행배선이 있는 경우에는 그 행배선에 흐르는 활성화 전류의 전류치를, 평균치를 산출할 때에 이용하지 않게 한다.
시간 T1은 어느 정도 활성화가 진행되고 있을 때에 설정하는 것이 바람직하다. 본 실시예 15에서는 활성화 시간을 60분으로 하고, 전압의 상승 비율로부터 활성화 전류가 각 라인과 수A 정도가 되는 시간을 고려하여 결정하고 있다. 따라서, 시간 T1의 길이는 특별히 한정하는 것은 아니다.
도 63은 멀티 라인 구동의 대상이 되는 전체 행배선 Dx1∼Dxm의 활성화 전류의 히스토그램이다. 행배선의 총수는 100개로 하고 있다.
먼저, 멀티 라인 구동하고 있는 전체 행배선 Dx1∼Dxm의 활성화 전류치와 그 평균치 및 표준 편차를 산출한다. chk1에 있어서, 이하의 조건에 해당하지 않는 행 배선은 구동을 중지한다. 즉, 멀티 라인 구동하고 있는 전체 행배선 Dx1∼Dxm에 흐르는 활성화 전류 Ifave의 평균 전류치와 표준 편차 σ값으로부터 구한 기준치 σ/Ifave의 2배 범위 밖의 전류치가 흐르는 행배선이다.
중지 조건은 기준치 σ/Ifave에 기초하여 정하기 때문에, 표면 전도형 전자 방출 소자 기판마다 구동을 중지하는 행배선의 기준이 정해진다. 또, 중지 조건의범위를 기준치의 2배로 한 것은 열화하고 있는 표면 전도형 전자 방출 소자를 대충 제거할 수 있으면 좋기 때문이다.
도 63에 도시한 히스토그램의 데이터로부터, 평균 활성화 전류 Ifave는 3.54A, 표준 편차 σ는 1.48, 기준치는 0.42로 된다. 이로 인해, chk1에서 중지 조건에 해당하는 활성화 전류치는 0.42×2=0.84A로 된다. 따라서, 평균 활성화 전류치 Ifave±0.84A의 범위 밖인 2.7A 이하 또는 4.38A 이상의 활성화 전류의 행 배선을 구동 중지 라인으로 한다.
따라서, 도 63의 히스토그램으로부터 -2×σ/Ifave 이외에 상당하는 라인이 존재하는 것을 알았다. 또한, 도 62로부터 멀티 라인 구동을 행하고 있는 라인 중에서, chk1에서 계산한 범위의 임계치로부터 행 배선 A가 If=2.2A로 되기 때문에, 구동 중지 라인에 상당하는 것을 알았다.
chk1이 종료하면, chk2를 실행한다. chk2는 활성화가 어느 정도 진행한 후에 활성화 전류의 평균 전류치를 더욱 정합하기 위해 행한다. chk2에 의해, 열배선에 인가하는 보상 전위치를 더욱 최적하게 할 수 있다. chk2는 실행 시간 T1로부터 활성화 단계 종료까지의 사이에 멀티 라인 구동하고 있는 행배선의 평균 활성화 전류 Ifave에 대해 상한 하한의 전류 허용치를 설정하여 그 범위에서 벗어나는 행 배선을 구동 중지 라인으로 한다.
구체적으로는, 도 62에 도시한 바와 같이 실행 시간 T2마다 멀티 라인 구동하고 있는 평균 활성화 전류 Ifave의 전류치를 구한다. 그 값을 Ｏ표시로 나타낸다. 또한, 멀티 라인 구동으로 선택하고 있는 복수의 행 배선에 인가하는 전위는펄스 폭 1mse, 듀티 10%의 파형인 것으로 한다.
평균 활성화 전류 Ifave에 대해 임계치를 예를 들면, ±10%로 설정한다. 5분(T2)마다 멀티라인 구동하여 구하는 평균 활성화 전류 Ifave로부터, 임계치인 ±10%의 범위를 초과하는 활성화 전류에 관한 행배선이 존재하는 경우에는 그 시점에서 그 행배선의 구동을 중지한다. 예를 들면, 활성화 시간 50분의 시점에서는 행배선 B에 흐르는 활성화 전류는 평균 활성화 전류 Ifave-10%를 하회하기 때문에 이 시점에서 행배선 B의 구동을 중지하고 있다.
또, 임계치를 작게 하면, 행배선에 흐르는 활성화 전류가 균일화되는 반면, 구동을 중지하는 행배선의 개수가 증가하게 된다. 본 실시예 15에서는 임계치를 ±10%로 하고 있기 때문에, 보상 전위치의 오차는 활성화 전위의 오차에는 크게 영향을 끼치지 않는다고 생각된다.
본 실시예 15에서는 실행 시간 T2를 5개로 했지만, 실행 시간은 T2에 한정되는 것은 아니고, 보상 전위를 인가하는 사이클보다는 길면 좋다. 보상 전위를 인가하는 타이밍은 실행 시간 T2와는 따로 설정할 수 있는 것이다. 멀티 라인 구동하고 있는 복수의 행배선의 전류치와 평균 활성화 전류 Ifave의 전류치를 구하고, 이것으로부터 보상 전위를 인가하는 사이클은 수sec 단위로 된다.
또한, 본 실시에 15에서는 활성화 시간을 60분으로 하고 있다. 활성화 시간이 60분일 때에는 활성화 전류는 약5A로 된다. 활성화 단계는 활성화 시간을 설정하지 않고 활성화 전류가 소망하는 전류치로 된 때에 종료해도 좋다. 이 경우에는 행배선마다 활성화 시간이 다르다. 이상, 도 62 및 도 63을 기초로 본 실시예 15의 활성화 방법을 설명했다.
실행시간 T1 및 임계치는 미리 멀티라인 구동하기 전에 제어 회로(44106) 내에서 설정된다. 또한, 멀티 라인 구동하고 있을 때의 각 행배선에 흐르는 활성화 전류는 제어 회로(44106)로부터 메모리(44111)에 출력된다.
도 64는 본 실시예 15의 활성화 단계 순서를 도시한 플로우차트이다. 본 실시예의 활성화 단계 순서에 대해 도 64를 이용하여 설명한다.
(스텝 S61)
유저에 의해 활성화 개시의 명령이 이루어지면, 제어 회로(44106)는 통전 활성화를 개시한다. 먼저, 멀티 라인 구동하고 있는 복수의 행 배선 중, 구동을 중지하는 행 배선을 특정하기 위한 조건을 설정한다. 중지 조건은 상술한 바와 같이 chk1의 실행 시간 T1 및 임계치, chk2의 실행 시간 T2이다.
다음에, 스텝 S62에서 제어 회로(44106)는 동시 구동하는 행배선의 선택 조건 등을 설정한다. 이 설정은 멀티 라인 구동을 행하는 데 있어서, 동시 구동하는 행 배선의 개수, 구동하는 행배선의 라인 간격 및 압축 간격의 3가지 설정이다. 본 실시예 15에서 행하는 멀티 라인 구동은 선택한 복수의 행 배선을 1단위로 할 수 있고, 단위마다 차례로 전위를 인가해 간다.
상술한 바와 같이, 본 실시예 15에서는 압축 간격의 개수를 10개로 하고 있다. 동시 구동하는 행배선의 개수의 설정은 상기 단위마다의 구동에 의해 표면 전도형 전자 방출 소자 기판(44101)에 통전하는 전력량과 통전시의 발열을 고려하여 최적하게 설정하고 있다.
다음에, 라인 간격은 본 실시예 15에서는 전체 행 배선 Dx1∼Dxm에 대해 멀티 라인 구동하는 복수의 행배선의 개수가 균등한 간격으로 설정되고, 상기 통전시의 발열이 기판 내에서 균일해지는 것이 바람직하다.
스텝 S63에서는 표면 전도형 전자 방출 소자의 활성화를 행한다. 멀티 라인 구동하기 위해, 제어 회로(44106)는 스텝 S62에서 행한 행배선의 선택 조건 등을 설정하는 설정 신호를 타이밍 회로(44105)에 설정한다. 타이밍 회로(44105)는 구동하는 행배선을 인식하여 라인 셀렉트 신호를 라인 선택 회로(44102)에 출력한다.
라인 셀렉트 신호에 의해 소정의 행배선의 FET 릴레이를 ON으로 하여, 행배선을 전원(44104)측과 접속하고, 선택한 행배선을 구동한다. 블록마다 활성화를 개시하면, 전류 검출 회로(44103)는 구동하는 행배선의 활성화 전류를 검출하고, 그 전류치는 메모리(44111)에 저장된다.
스텝 S64에서는 보상 전위를 산출한다. 먼저, 스텝 S63에서 메모리(44111)에 저장되어 있는 활성화 전류로부터 평균 활성화 전류 Ifave를 산출한다. 평균 활성화 전류 Ifave는 멀티 라인 구동을 행하고 있는 행배선마다 산출한다.
평균 활성화 전류 Ifave는 활성화 단계가 진행되어 가는 도중에 전류 검출의 샘플링 설정을 행한다. 이것에 의해, 소정의 시간마다 멀티라인 구동하고 있는 행배선의 전류를 검출하고, 최신의 평균 활성화 전류 Ifave를 메모리(44111)에 저장해 간다.
다음에, 구한 평균 활성화 전류 Ifave로부터 제어 회로(44106)에 있어서 열배선측의 보상 전위를 산출한다. 보상 전위의 산출은 수학식 10을 이용하여 구할수 있다. 행배선측의 배선 저항은 미리 계측하여 메모리(44111)에 저장해 둔다. 보상 전위도 평균 활성화 전류 Ifave의 갱신에 따라 순차 계측한다. 또한, 필요에 따라 보상 전위치도 활성화 단계의 진행에 따라 변화하기 때문에, 메모리(44111)에 저장할 수도 있다.
스텝 S65에서는 스텝 S64에서 멀티라인 구동마다 산출한 보상 전위치를 화소 전극 구동 회로(44108) 및 버퍼 증폭기(44107)에 의해 열배선에 순차 인가한다.
스텝 S66에서는 실행 시간 T1에 도달했는 지를 판단한다. 본 실시예 15에서는 chk1을 실행하는 시간 T1을 20분으로 하고 있다. 실행 시간에 도달해 있는 경우에는 스텝 S67로 이행한다. 한편, 실행 시간에 도달하지 않은 경우에는 스텝 S63으로 복귀한다.
스텝 S67에서는 실행 시간에 도달하면, 멀티 라인 구동하고 있는 전체 행배선에 대해 chk1을 실행한다. 먼저, 제어 회로(44106)는 멀티 라인 구동하고 있는 전체 행배선의 활성화 전류치를 메모리(44111)로부터 독출한다. 그 활성화 전류치로부터 이하와 같은 값을 산출한다.
1. 평균 활성화 전류의 전류치 Ifave
2. 평균 활성화 전류의 전류치 Ifave로부터 표준 편차값 σ
3. 평균 활성화 전류의 전류치 Ifave와 표준 편차 값σ로부터 기준치 σ/Ifave
그리고, 구한 각 값으로부터 chk1에 있어서 구동을 중지하는 조건이 되는 2σ/Ifave를 산출한다.
스텝 S68에서는, 제어 회로(44106)는 멀티 라인 구동하고 있는 복수의 행배선중에서 어느 행 배선이 구동 중지 조건에 해당하는 지를 판단한다. 중지 조건이 되는 행배선이 존재하는 경우에는 그 행배선의 구동을 중지하도록 타이밍 발생 회로(44105)에 중지 신호를 출력한다.
타이밍 발생 회로(44105)는 중지 신호에 따라 라인 선택 회로(44102)에 대해 라인 셀렉트 신호를 출력한다. 이 라인 셀렉트 신호는 구동을 중지하는 행배선에 인가하고 있는 활성화를 진행시키기 위한 전위의 공급을 중지시키는 신호이다. 이상, 스텝 S66∼S68에 의해, chk1을 실행하고, 중지 조건에 해당하는 행 배선의 구동을 중지하면, 그 시점으로부터 다시 활성화 단계를 개시한다.
스텝 S69에서는 스텝 S63과 마찬가지의 순서에 의해 선택한 행 배선의 활성화를 행한다. 즉, 멀티 라인 구동하고 있는 복수의 행 배선의 활성화 전류의 전류치를 검출한다. 각각의 전류치는 메모리(44111)에 저장된다.
스텝 S70에서는 보상 전위의 전위치를 산출한다. 먼저, chk2를 실행하기 위해, 멀티 라인 구동하고 있는 복수의 행 배선의 평균 활성화 전류의 전류치 Ifave를 구한다. 평균 활성화 전류의 전류치 Ifave는 스텝 S64와 동일한 순서에 의해 구한다.
스텝 S71에서는 스텝 S70에서 멀티라인 구동마다 산출된 보상 전위치를 제어 회로(44106)를 통해 화소 전극 구동 회로(44108) 및 버퍼 증폭기(44107)에 의해 열배선에 순차 인가된다.
스텝 S72에서는 활성화를 종료하는 조건에 도달하면 활성화를 종료한다. 한편, 활성화가 종료하는 조건에 도달하지 않은 경우에는 스텝 S73으로 이행한다.
스텝 S73에서는 chk2를 실행하기 위해 실행 시간 T1 후에 실행 시간 T2에 도달했는 지를 판단한다. 실행 시간 T2에 도달한 경우에는 스텝 S74로 이행한다. 한편, T2에 도달하지 않은 경우에는 스텝 S69로 복귀한다.
스텝 S74에서는 chk2를 실행한다. chk2는 상술한 바와 같이 어느 정도 활성화가 진행되고 나서 실행한다. 구체적으로는, 먼저 실행 시간 T1(20분) 후에 실행 시간 T2(5분)에 도달하면, 멀티라인 구동하고 있는 행배선의 평균 활성화 전류의 전류치 Ifave를 산출한다. 평균 활성화 전류치 Ifave는 메모리(44111)에 저장되어 있는 각 행배선의 활성화 전류로부터 구한다. 그리고, 멀티 라인 구동하고 있는 구동 라인 전류치를 독출하여 이하의 처리를 행한다.
산출한 평균 활성화 전류치 Ifave와 제어 회로(44106)에 미리 설정되어 있는 임계치±10%로부터, 멀티 구동하고 있는 각 행배선의 전류치의 1개 1개에 대해 비교를 행하여 구동의 중지 조건을 구한다. 또, 중지 조건은 상기와 같이 Ifave±10%이다.
다음에 스텝 S75에서는 멀티라인 구동하고 있는 복수의 행배선의 활성화 전류치가 스텝 S74에서 구한 중지 조건의 범위내인지를 판단한다. 활성화 전류치가 중지 조건에 해당하지 않으면 활성화 단계를 계속한다. 한편, 중지 조건에 해당하면, 스텝 S68에서 설명한 순서와 동일한 순서에 의해 그 행배선의 활성화를 중지한다.
이상 설명한 바와 같이, 스텝 S61∼S75의 순서를 실행함으로써, 보상 전위의전위치를 산출하기 위한 활성화 전류의 전류치가 본래 검출해야 할 활성화 전류치에 가까운 것으로 되기 때문에, 표면 전도형 전자 방출 소자에 균일한 보상 전압을 인가할 수 있다.
도 65는 활성화를 중지한 행 배선을 재활성화하는 순서를 도시한 플로우차트이다. chk1 또는 chk2에 의해 활성화를 중지한 행 배선을 재활성화하는 순서에 대해 도 65를 이용하여 설명한다.
스텝 S81에서는 재활성화하기 전에 재활성화하는 행 배선의 구동 조건의 설정과 재활성화 단계를 종료하는 조건의 설정을 행한다.
먼저, 구동 조건에 대해 설명한다. 구동 조건이란, 재활성화 단계를 멀티 라인 구동에 의해 행할 것인가, 1개의 행배선마다 행할 것인가라고 하는 조건을 말한다. 또, 구동 조건은 제어 회로(44106)에 의해 구동을 중지한 행 배선의 개수와 행배선의 위치에 의해 판단된다.
예를 들면, 구동을 중지한 행 배선이 표면 전도형 전자 방출 소자 기판(44101) 상의 한 부분에 집중하고 있는 경우에는 그들의 행 배선을 멀티 라인 구동하면, 행 배선에 흐르는 전류가 기판(44101) 상의 일부에 집중함으로써, 그 부분이 국소적으로 발열되거나, 그 발열로부터 표면 전도형 전자 방출 소자 기판(44101)이 파손되는 경우도 있다.
그 때문에, 그들의 행 배선에 관해서는 1라인씩의 라인 구동을 행하는 상기 문제를 회피하는 구동을 행하는 것이 바람직하다. 멀티 라인 구동으로 행하는 경우에는 동시 구동하는 행 배선의 개수, 구동 라인의 간격, 압축 간격 등의 설정을행한다.
1개씩 행 배선을 구동하는 경우에는 구동 간격과 압축 간격은 멀티 라인 구동의 설정과 동일 설정으로 한다. 따라서, 1개씩 행 배선을 구동하는 경우에는 표면 전도형 전자 방출 소자 기판(44101)에 걸리는 전류의 집중은 저감하고, 발열 등의 문제도 완화되게 된다.
한편, 구동을 중지한 행 배선이 표면 전도형 전자 방출 소자 기판(44101)의 전체에 분산해 있는 경우에는 멀티 라인 구동을 행하여 재활성화 단계에 관한 재활성화 시간을 단축하는 것이 바람직하다.
다음에, 재활성화 단계의 종료 조건에 대해 설명한다. 재활성화란, 정상으로 활성화가 종료한 라인과 거의 동일한 활성화 전류를 얻기 위해, 종료 조건으로서 설정한 활성화 전류치로 되면 활성화 처리를 종료하는 경우와, 활성화 시간을 미리 설정하여 활성화 시간에 도달하면 종료하는 경우가 있다. 이들의 판단은 구동을 중지한 행 배선이 chk1, chk2의 어느 하나에 있어서 중지로 되었는 지에 의해 판단해도 좋다.
예를 들면, chk1을 실행한 결과, 구동을 중지한 행배선(도 62에 도시한 행 배선 A)은 원래 활성화 시간에 대한 활성화 전류치의 증가율이 작기 때문에, 활성화를 행해도 정상으로 활성화가 종료한 라인과 동등한 활성화 전류치를 얻는 것은 곤란하다고 판단된다. 따라서, chk1을 실행하여 구동을 중지한 행 배선은 활성화 시간을 설정하여 활성화 시간에 도달하면 재활성화 단계를 종료하고, 최종적인 활성화 전류치는 활성화의 시간이 종료한 시점에서 결정되는 것으로 한다.
한편, chk2를 실행한 결과, 활성화를 중지한 행 배선(도 62에 도시한 행 배선 B)은 어느 정도 활성화 전류가 흐르고 있기 때문에, 재활성화 처리를 행함으로써 정상으로 활성화가 종료한 라인과 거의 마찬가지의 활성화 전류치에 도달한다고 판단된다. 따라서, chk2를 실행하여 활성화를 중지한 행 배선은 소망하는 활성화 전류치에 도달할 때까지 재활성화 단계를 행한다.
다음에, 스텝 S82에서 재활성화 단계를 개시하여 상기 구동 조건에 의해 선택하는 행 배선을 구동한다. 재활성화 단계에서도, 멀티라인 구동하고 있는 복수의 행 배선에 흐르는 활성화 전류의 전류치는 전류 검출 회로(44103)에 의해 검출한다. 검출치는 제어 회로(44106)를 통해 메모리(44111)에 출력된다.
스텝 S83에서는 인가하는 보상 전위의 전위치를 산출한다. 보상 전위는 재활성화 단계에 있어서도 멀티 라인 구동하고 있는 복수의 행 배선을 흐르는 활성화 전류의 평균치인 평균 활성화 전류치 Ifave를 기초로 산출한다. 평균 활성화 전류치 Ifave는 제어 회로(44106)에 의해 메모리(44111)에 저장되어 있는 각 행 배선의 활성화 전류치를 출력하여 소정의 계산을 행하여 산출한다.
또한, 재활성화 단계의 구동 조건에 따라 1개의 행 배선마다 재활성화를 하는 경우에는 선택되어 있는 행 배선의 활성화 전류치를 그대로 보상 전위의 전위치를 계산하기 위해 이용한다.
스텝 S84에서는 제어 회로(44106)에서 계산된 보상 전위치를 화소 전극 구동 회로(44108), 버퍼 증폭기(44107)를 통해 표면 전도형 전자 방출 소자 기판(44101)의 열배선에 순차 인가한다.
스텝 S85에서는 재활성화 단계가 종료하는 조건에 도달했는 지를 판단한다. 종료 조건에 도달한 경우에는 재활성화 단계를 종료한다. 한편, 재활성화 단계가 종료하는 조건에 도달하지 않은 경우에는 스텝 S82로 복귀한다.
이상과 같이 하여, 표면 전도형 전자 방출 소자 기판(44101)의 활성화가 종료한다. 상기와 같은 순서에 의해, 행 배선을 1개씩 구동하고 있는 경우에 비해 수분의 1의 시간에서 활성화를 종료할 수 있다.
또한, chk1 및 chk2를 실행함으로써, 보상 전위치를 산출하기 위한 평균 활성화 전류치를 균일화하기 위해 보상 전위치를 최적치에 가까운 값으로 구동할 수 있다.
또, 본 실시예 15에 있어서의 멀티 라인 구동에 있어서, 활성화 시간을 더욱 단축시키기 위해 표면 전도형 전자 방출 소자 기판(44101) 내의 발열 등을 고려하여 동시 구동하는 행 배선 수를 증가시킬 수도 있다.
또한, 본 실시예 15에서는 전원(44104)으로부터 출력되는 전위를 정극으로서 인가하는 경우에 대해 설명했지만, 인가 전압의 극성은 이것과는 반대의 부극성이어도 좋고, 그 경우에는 열배선측에 흐르는 전류의 방향이 반대로 된다. 그 때문에, 버퍼 증폭기(44107)로부터의 보상 전위의 극성도 반대로 된다.
또한, 화소 전극 구동 회로(44108)에서는 열배선과 동일한 수의 D/A 컨버터를 구성하고 있지만, 보상 전위의 분포는 도 62에 도시한 바와 같이 완만하게 변화하는 것이다. 그 때문에, D/A 컨버터의 수는 압축하여 인가해야 할 전위를 저항 등으로 분할하여 전위를 규정해도 좋다.
또한, 활성화 단계에 있어서, 보상 전위치의 갱신도 본 실시예에서 설명한 바와 같이 1 단위마다 행하지 않고 활성화 단계의 진행 상황에 맞추어 적절하게 행해도 좋다.
이상 설명한 바와 같이, 본 실시예 15에서 설명한 활성화 단계에 의해 표면 전도형 전자 방출 소자의 전자 방출 특성의 오차를 작게 할 수 있다. 이로 인해, 표면 전도형 전자 방출 소자 기판(44101)을 이용하여 표시 패널을 작성한 결과, 오차가 적은 고품위의 화상 표시 장치를 실현할 수 있다.
또한, 멀티 라인 구동에 있어서, 동시에 구동하는 행 배선의 개수를 증가시킴으로써 활성화 시간을 단축할 수 있다.
[실시예 16]
도 66은 멀티 라인 구동하고 있는 복수의 행 배선의 활성화 시간에 대한 활성화 전류의 변화를 도시한 도면이다. 본 실시예의 활성화 단계에 이용하는 장치 및 구동 회로, 표면 전도형 전자 방출 소자 기판은 도 44와 동일한 것을 이용한다.
본 실시예에서는 소정의 활성화 시간에 소정의 활성화 전류가 흐르지 않는 행 배선의 구동을 중지한다. 구체적으로는, 도 66에 도시한 바와 같이 활성화를 개시하고 나서 20분 후에 chk3을 실행한다. chk3에서는 멀티 라인 구동을 행하고 있는 복수의 행배선의 각 활성화 전류치가 3A에 도달했는 지를 판단한다. 그리고, 이때 3A에 도달하지 않은 행배선 C의 구동을 중지한다.
도 67은 본 실시예의 활성화 단계의 순서를 도시한 플로우차트이다. 본 실시예의 활성화 단계의 순서에 대해 도 67을 이용하여 설명한다.
먼저, 스텝 S91에서 활성화를 실행하기 전에 멀티라인 구동하고 있는 복수의 행 배선 중, 구동을 중지하는 행배선을 특정하기 위한 조건을 설정한다. 중지 조건은 chk3을 실행하기 때문에 chk3의 실행 시간 T3과 그때의 활성화 전류치의 설정을 제어 회로(44106)에 대해 행한다.
다음에 스텝 S92에서, 유저에 의해 활성화 개시의 명령이 이루어지면, 제어 회로(44106)는 통전 활성화를 개시한다. 실시예 15와 마찬가지로, 먼저 제어 회로(44106)는 동시 구동하는 행배선의 선택 조건 등을 설정한다. 제어 회로(44106)는 동시 구동하는 행배선의 선택 조건 등을 설정한다.
이 설정은 멀티 라인 구동을 행하는 데에 있어서, 동시 구동하는 행배선의 개수, 구동하는 행배선의 라인 간격 및 압축 간격의 3가지 설정이다. 본 실시예 16에서 행하는 멀티라인 구동도 선택한 복수의 행배선을 1 단위로 취하여 단위마다 차례로 활성화를 위한 전위를 인가해 간다.
실시예 15와 마찬가지로, 본 실시예 16에서는 압축 간격의 개수를 10개로 하고 있다. 동시 구동하는 행배선의 개수의 설정은 상기 단위마다의 구동에 의해 표면 전도형 전자 방출 소자 기판(44101)에 통전하는 전력량과 통전 시의 발열을 고려하여 최적하게 설정하고 있다.
다음에, 라인 간격도, 본 실시예에서는 전체 행배선 Dx1∼Dxm에 대해 멀티 라인 구동하는 복수의 행배선의 개수가 균등 분할되는 간격으로 설정되고, 기판 내에서 상기 통전시의 발열이 균일하게 되는 것이 바람직하다.
이상의 설정은 제어 회로(44106)에 의해 설정되고, 라인 선택 회로(44102)로의 설정이 행해진다.
다음에 스텝 S93에서는 표면 전도형 전자 방출 소자의 활성화를 행한다. 멀티 라인 구동하기 위해, 제어 회로(44106)는 스텝 S92에서 행한 행배선의 선택 조건 등을 설정하는 설정 신호를 타이밍 회로(44105)에 설정한다. 타이밍 회로(44105)는 구동하는 행 배선을 인식하여 라인 셀렉트 신호를 라인 선택 회로(44102)에 출력한다.
라인 셀렉트 신호에 의해 소정의 행배선의 FET 릴레이를 ON으로 하여 행배선을 전원(44104)측과 접속하고, 선택한 행배선을 구동한다. 1 단위마다 활성화를 개시하면, 전류 검출 회로(44103)는 구동하는 행배선의 활성화 전류를 검출하고, 그 전류치는 메모리(44111)에 저장된다.
스텝 S94에서는 보상 전위를 산출한다. 먼저, 스텝 S93에서 메모리(44111)에 저장되어 있는 활성화 전류로부터 평균 활성화 전류 Ifave를 산출한다. 평균 활성화 전류 Ifave는 멀티 라인 구동을 행하고 있는 행배선마다 산출한다.
평균 활성화 전류 Ifave는 활성화가 진행되어 가는 도중에 전류 검출의 샘플링 설정을 행한다. 이것에 의해 소정의 시간마다 멀티 라인 구동하고 있는 행배선의 전류를 검출하고, 최신의 평균 활성화 전류 Ifave를 메모리(44111)에 저장해 간다.
다음에, 구한 평균 활성화 전류 Ifave로부터, 제어 회로(44106)에 있어서 열배선측의 보상 전위를 산출한다. 보상 전위의 산출은 수학식 10을 이용하여 구할 수 있다. 그리고, 미리 각 행배선의 배선 저항을 계측하여 메모리(44111)에 저장해 둔다. 보상 전위도 평균 활성화 전류 Ifave의 갱신에 따라 순차 계측한다. 또한, 필요에 따라 보상 전위치도 활성화 단계의 진행에 따라 변화하기 때문에, 메모리(44111)에 저장할 수도 있다.
스텝 S95에서는 스텝 S94에서 멀티 라인 구동마다 산출한 보상 전위치를 화소 전극 구동 회로(44108) 및 버퍼 증폭기(44107)에 의해 열배선에 순차 인가한다. 본 실시예 16에서는 멀티 라인 구동을 1단위로 행하고 있기 때문에, 하나의 활성화 단계에서 활성화하는 행배선의 개수는 수 10개로 된다.
활성화 단계에 있어서는 1 프로세스 단위에서의 설정은 1단위로 한정되지 않고 복수의 단위를 미리 설정할 수도 있다.
다음에 스텝 S96에서는 실행 시간 T3에 도달했는 지를 판단한다. 본 실시에에서는 chk3을 실행하는 실행시간 T3을 20분으로 하고 있다. 실행 시간에 도달해 있는 경우에는 스텝 S97로 이행한다. 한편, 실행 시간에 도달하지 않은 경우에는 스텝 S93으로 돌아간다.
스텝 S97에서는 멀티 라인 구동하고 있는 복수의 행배선에 대해 chk3을 실행한다. 제어 회로(44106)는 메모리(44111)로부터 chk3을 행할 때의 최신 전류치를 입력하여 그것과 설정 전류치의 비교를 행한다.
다음에 스텝 S98에서는, 제어 회로(44106)는 설정 전류치에 도달하지 않은 활성화 전류치에 관한 행배선을 검출하여 그 행배선의 구동을 중지하도록 타이밍 발생 회로(44105)에 중지 신호를 출력한다.
타이밍 발생 회로(44105)는 중지 신호에 따라 라인 선택 회로(44102)에 대해라인 셀렉트 신호를 출력한다. 이 라인 셀렉트 신호는 구동을 중지하는 행배선에 인가하고 있는 전압의 공급을 중지시키는 신호이다.
스텝 S99에서는 활성화의 종료 조건에 도달하면 활성화를 종료한다. 한편, 활성화가 종료하는 조건에 도달하지 않은 경우에는 스텝 S93으로 돌아간다. 활성화의 종료 조건은 활성화 전류를 검출하면서 각 표면 전도형 전자 방출 소자의 소자 전류가 일정치에 도달한 경우에 종료하는 경우와, 활성화 시간을 설정하여 그 시간이 되면 종료하는 경우가 있다.
각 표면 전도형 전자 방출 소자의 전류치가 일정치에 도달한 경우에 종료하는 방법에서는 제어 회로(44106) 등에 의해 행배선마다 활성화 상황을 파악할 필요가 있다. 한편, 활성화 시간에서 제어하는 경우에는 활성화가 균일하게 되는 시간 설정이 필요하게 된다. 본 실시예 16에서는 활성화 시간의 설정에 의해 종료 조건으로 하고 있다.
다음에, 구동을 중지한 행배선을 재활성화한다. 재활성화 단계는 실시예 15와 동일한 단계이다.
이상과 같이 하여, 표면 전도형 전자 방출 소자 기판(44101)의 활성화가 종료된다. 상기와 같은 순서에 의해, 행배선을 하나씩 구동하고 있는 경우에 비해 수분의 1의 시간에 활성화를 종료할 수 있다.
또한, chk3을 실행함으로써, 보상 전위를 산출하기 위한 평균 활성화 전류치를 균일하게 하기 때문에, 보상 전위치를 최적치에 가까운 값으로 구동할 수 있다.
또, 본 실시예 16에 있어서의 멀티 라인 구동에 있어서, 활성화 시간을 더욱단축시키기 위해, 표면 전도형 전자 방출 소자 기판(44101) 내의 발열 등을 고려하여 동시 구동하는 행배선 수를 증가시킬 수도 있다.
[실시예 17]
도 68은 멀티 라인 구동하고 있는 복수의 행배선의 활성화 시간에 대한 활성화 전류의 변화를 도시한 도면이다. 본 실시예 17의 활성화 단계에 이용하는 장치 및 구동 회로, 표면 전도형 전자 방출 소자 기판은 도 44와 동일한 것을 이용한다. 본 실시예 17에서는 활성화 시간 내에 있어서, 임의의 2개의 시간에 활성화 전류치를 검출하고, 검출 시간의 변화량과 활성화 전류치의 변환량을 산출하여,
활성화 전류치의 변화량/활성화 시간의 변화량
을 구하고, 이것이 미리 정해져 있는 임계치를 초과하지 않는 경우에 행배선의 구동을 중지한다.
구체적으로는, 먼저 검출 시간 T4에 도달한 때에 멀티 라인 구동을 행하고 있는 행배선의 활성화 전류치의 검출을 행한다. 다음에, 검출 시간 T5까지 통상의 활성화 구동을 행한다. 그리고, 각각 검출한 활성화 전류치의 차를 취하여, 검출 시간의 변화량과 활성화 전류치의 변화량을 산출한다. 그리고,
활성화 전류치의 변화량/검출 시간 T5-검출시간 T4
를 구한다.
활성화 전류치의 변화량의 검출 시간은 활성화 전압을 승압하고 있는 도중이 바람직하다. 도면 중의 ΔIf1과 같이 변화가 현저해져서 활성화 상태를 판단하는 데에 적합하기 때문이다. 그 때문에, 본 실시예 17에서는 검출 시간 T4 및 검출시간 T5를 활성화 단계를 개시하고 나서 비교적 빠른 시간으로 설정하고 있다.
구동의 중지 조건이 되는 전류 변화량은 미리 고정치로서 설정하고 있어도 좋다. 또한, 실제로는 멀티 라인 구동을 행하여 각 행배선의 전류 변화량을 산출하고, 그들의 행배선 중에서 현저하게 전류 변화량이 작은 행 배선의 구동을 중지해도 좋다.
예를 들면, 멀티라인 구동하고 있는 복수의 행배선의 전류 변화량의 평균치를 기준으로 하여 구동의 중지 조건을 설정하거나, 특정 행배선의 변화량을 기준으로 하여 그 값으로부터 설정해도 좋다.
본 실시예 17에서는 행배선의 구동을 중지하기 위한 임계치를 멀티라인 구동하고 있는 복수의 행배선의 전류 변화량의 평균치로부터 1A로 설정한다. 그리고, 전위 변화량이 1A 이하인 행배선은 구동을 중지한다.
구동을 중지하는 행배선으로 지시된 행배선은 계측 시간 T5-계측 시간 T4의 활성화 전류치의 변화량이 상기 설정한 1A와 비교된다. 그렇게 하면, ΔIf1에서는 1A 이상의 증가가 있는 것에 대해, ΔIf2에 상당하는 행배선을 구동 중지 라인으로 한다.
도 69는 본 실시예 17의 활성화 단계의 순서를 도시한 플로우차트이다. 본 실시예의 활성화 단계의 순서에 대해 도 69를 이용하여 설명한다.
먼저, 스텝 S101에서 활성화 단계 전에 멀티 라인 구동을 행하고 있는 복수의 행배선에 대해 구동의 중지 조건을 설정한다. 상술한 바와 같이, 중지 조건은 검출 시간 T4 및 검출 시간 T5와, 검출 시간의 변화량에 대한 활성화 전류치의 변화량이다. 설정은 제어 회로(44106)에 대해 행한다.
다음에 스텝 S102에서, 유저에 의해 활성화 개시의 명령이 이루어지면, 제어 회로(44106)는 통전 활성화를 개시한다. 실시예 15와 마찬가지로, 먼저 제어 회로(44106)는 동시 구동하는 행 배선의 선택 조건 등을 설정한다. 제어 회로(44106)는 동시 구동하는 행 배선의 선택 조건 등을 설정한다.
이 설정은 멀티 라인 구동을 행하는 데에 있어서, 동시 구동하는 행배선의 개수, 구동하는 행배선의 라인 간격 및 압축 간격의 3가지 설정이다. 본 실시예 17에서 행하는 멀티 라인 구동도, 선택한 복수의 행배선을 1단위로 취할 수 있고, 단위마다 차례로 활성화를 위한 전위를 인가해 간다.
따라서, 실시예 15와 마찬가지로 본 실시예 17에서는 압축 간격의 개수를 10개로 하고 있다. 동시 구동하는 행 배선의 개수의 설정은 상기 단위마다의 구동에 의해 표면 전도형 전자 방출 소자 기판(44101)에 통전하는 전력량과 통전시의 발열을 고려하여 최적하게 설정하고 있다.
다음에, 라인 간격도, 본 실시예에서는 전체 행 배선 Dx1∼Dxm에 대해 동시에 활성화를 위한 전위를 인가하는 복수의 행배선의 개수가 균등 분할되는 간격으로 설정되고, 기판 내에서 상기 통전 시의 발열이 균일해지는 것이 바람직하다.
이상의 설정은 제어 회로(44106)에 의해 설정되고, 라인 선택 회로(44102)로의 설정이 행해진다.
다음에 스텝 S103에서는 표면 전도형 전자 방출 소자의 활성화를 행한다. 멀티 라인 구동하기 위해, 제어 회로(44106)는 스텝 S102에서 행한 행배선의 선택조건 등을 설정하는 설정 신호를 타이밍 회로(44105)에 설정한다. 타이밍 회로(44105)는 구동하는 행 배선을 인식하여 라인 셀렉트 신호를 라인 선택 회로(44102)에 출력한다.
라인 셀렉트 신호에 의해, 소정의 행 배선의 FET 릴레이를 ON으로 하여 행배선을 전원(44104)측과 접속하여 선택한 행배선을 구동한다. 블록마다 활성화를 개시하면, 전류 검출 회로(44103)는 구동하는 행배선의 활성화 전류를 검출하고, 그 전류치는 메모리(44111)에 저장된다.
스텝 S104에서는 보상 전위를 산출한다. 먼저, 스텝 S103에 있어서 메모리(44111)에 저장되어 있는 활성화 전류로부터 평균 활성화 전류 Ifave를 산출한다. 평균 활성화 전류 Ifave는 멀티 라인 구동을 행하고 있는 행배선마다 산출한다.
평균 활성화 전류 Ifave는 활성화가 진행되어 가는 도중에 전류 검출의 샘플링 설정을 행한다. 이것에 의해, 소정의 시간마다 멀티 라인 구동하고 있는 행배선의 전류를 검출하고, 최신의 평균 활성화 전류 Ifave를 메모리(44111)에 저장해 간다.
다음에, 구한 평균 활성화 전류 Ifave로부터 제어 회로(44106)에 있어서 열배선측의 보상 전위를 산출한다. 보상 전위의 산출은 수학식 10을 이용하여 구할 수 있다. 그리고, 미리 각 행배선의 배선 저항을 계측하여 메모리(44111)에 저장해 둔다. 보상 전위도 평균 활성화 전류 Ifave의 갱신에 따라 순차 계측한다. 또한, 필요에 따라 보상 전위치도 활성화 단계의 진행에 따라 변화하기 때문에, 메모리(44111)에 저장할 수도 있다.
스텝 S105에서는 스텝 S104에서 멀티 라인 구동마다 산출한 보상 전위치를 화소 전극 구동 회로(44108) 및 버퍼 증폭기(44107)에 의해 열배선에 순차 인가한다. 본 실시예에서는 멀티 라인 구동을 블록 단위로 행하고 있기 때문에 하나의 활성화 단계에서 활성화하는 행배선의 개수는 수10개로 된다.
활성화 단계에 있어서는 1단위에서의 설정은 단위로 한정되지 않고, 복수의 단위를 미리 설정할 수도 있다.
다음에 스텝 S106에서는, 활성화 시간이 검출 시간 T4에 도달했는 지를 판단한다. 검출 시간 T4에 도달해 있는 경우에는 스텝 S107로 이행한다. 한편, 실행시간에 도달하지 않은 경우에는 스텝 S108로 이행한다.
스텝 S107에서는 활성화 단계에서 구동하고 있는 행배선의 활성화 전류를 검출한다. 활성화 전류의 검출은 스텝 S103과 마찬가지로, 라인 선택 회로(102)에서 선택된 행배선의 활성화 전류치를 전류 검출 회로(44103)에 의해 검출한다. 검출치는 메모리(44111)에 저장된다. 그리고, 활성화 전류를 계측한 후에는 스텝 S103으로 돌아간다.
스텝 S108에서는 활성화 시간이 계측 시간 T5에 도달했는 지를 판단한다. 계측 시간 T5에 도달해 있는 경우에는 스텝 S109로 이행한다. 한편, 도달해 있지 않은 경우에는 스텝 S111로 이행한다.
스텝 S109에서는 활성화 단계에서 구동하고 있는 행배선의 활성화 전류치의 검출을 행한다. 활성화 전류치의 검출은 스텝 S107과 마찬가지로 라인 선택회로(44102)에서 선택한 행배선의 활성화 전류치를 전류 검출 회로(44103)에 의해 검출한다. 검출치는 메모리(44111)에 저장된다. 활성화 전류치를 검출한 후에는 스텝 S110으로 이행한다.
스텝 S110에서는 제어 회로(44106)에 있어서, 검출 시간 T4 및 검출 시간 T5에 검출한 활성화 전류치를 메모리(44111)로부터 독출하고, 활성화 전류치의 변화량을 산출한다. 그 결과, 멀티 라인 구동하고 있는 복수의 행 배선 중, 소정의 전위 변화량(증가량)에 도달하지 않은 행배선에 대해서는 구동을 중지한다. 구체적으로는 타이밍 회로(44105)로부터 라인 선택 회로(44102)로 라인 셀렉트 신호가 출력되고, 이로 인해 구동을 중지하는 행배선을 특정한다. 구동을 중지하는 행 배선을 특정하면, 스텝 S103으로 돌아간다.
스텝 S105에서부터 스텝 S110까지의 순서에 의해, 활성화 단계가 종료 조건에 도달하면, 활성화 단계를 종료한다. 활성화 단계가 종료 조건에 도달하지 않은 경우에는 스텝 S103으로 돌아간다. 활성화의 종료 조건은 활성화 전류를 검출하면서 각 표면 전도형 전자 방출 소자의 소자 전류가 일정치에 도달한 경우에 종료하는 경우와, 활성화 시간을 설정하여 그 시간이 되면 종료하는 경우가 있다.
각 표면 전도형 전자 방출 소자의 전류치가 일정치에 달한 경우에 종료하는 방법에서는 제어 회로(44106) 등에 의해 행배선마다 활성화 상황을 파악할 필요가 있다. 한편, 활성화 시간에 제어하는 경우에는 활성화가 균일하게 되는 시간 설정이 필요하게 된다. 본 실시예에서는 활성화 시간의 설정에 의해 종료 조건으로 하고 있다.
다음에, 활성화를 중지한 행 배선을 재활성화한다. 재활성화 단계는 실시예 15와 동일한 단계에 의해 행한다.
이상과 같이 하여, 표면 전도형 전자 방출 소자 기판(44101)의 활성화가 종료한다. 상기와 같은 순서에 의해, 행배선을 하나씩 구동하고 있는 경우에 비해 수분의 1의 시간에 활성화를 종료할 수 있다.
또한, 활성화 전류치의 변화량을 산출함으로써, 보상 전위치를 산출하기 위한 평균 활성화 전류치를 균일화하기 위해, 보상 전위치를 최적치에 가까운 값으로 구동할 수 있다.
또, 본 실시예 17에 있어서의 멀티 라인 구동에 있어서, 동시 구동 수는 5개로 한정되지 않고 활성화 시간을 더욱 단축시키기 위해 표면 전도형 전자 방출 소자 기판(44101) 내의 발열 등을 고려하여 동시 구동하는 행 배선 수를 증가시킬 수도 있다.
본 실시예에 따르면, 복수의 전자 방출 소자를 매트릭스 형태로 배치하고, 복수의 행배선 중 더욱 소정의 복수의 행배선을 선택하여, 그 선택한 행배선에 흐르는 활성화 전류의 전류치를 각 행배선마다 검출하고, 선택한 복수의 행배선 중에서 소망하는 활성화 전류가 얻어지지 않는 행배선의 활성화를 중지한다.
그리고, 활성화 단계를 중지하지 않은 행배선의 활성화 전류의 전류치와 각 행배선의 저항치로부터 복수의 열배선에 인가하는 보상 전위의 전위치를 산출하여 그것을 인가한다.
그 때문에, 전자 방출 소자의 활성화 단계에 있어서, 행배선의 배선 저항과활성화 전류에 의한 전위 강하가 생겨도 전자 방출 소자에 인가하는 보상 전압이 균일해진다. 따라서, 균일한 전자 방출 소자 특성을 갖는 전자 방출 소자를 제공할 수 있다.
[실시예 18]
이하의 실시예에서는 이제까지 설명한 실시예와 일부 다른 구성을 취하고 있다. 본 실시예 18을 설명하기에 앞서 복수의 행배선을 동시에 선택하여 전압 인가 단계를 행할 때에 생기는 문제점을 상세하게 설명한다.
이하에, 양측으로부터의 인출 배선이 접속되어 있는 경우에 대해 설명한다. 실제로 2라인을 동시에 열배선으로부터 전압 보상을 행하면서 활성화 전압을 인가하고 있는 상태를 모식적으로 도시한 것이 도 70이다. 이 경우, 행배선의 2행째와 M-3행째가 선택되어 있고, 또한 열배선으로부터는 전압 보상을 하기 위한 전압이 인가되어 있다. 이 경우의, 행배선 상의 전압 분포의 제1 예에 대해 도 73a∼73c를 이용하여 설명한다. 행배선 상의 전위 분포는 도 73a에 도시한 바와 같이 2행째와 M-3행째에서 다른 것으로 되어 있다. 이와 같이 되는 원인으로서는 배선 저항, 특히 행배선 저항의 차이나, 포밍 시의 균열 형성의 오차, 발생하는 활성화 전류의 차이 등에 의해 전위 강하가 다르다는 것이 고려된다. 또한, 도 71에 도시한 바와 같은 진공 용기(본 도면의 상세한 구성, 제조법, 부가한 부호의 의미는 후술하는 실시예에서 설명함)를 이용한 경우를 생각하면, 구조적인 요인으로 활성화 재료 개스에 도 72에 도시한 바와 같은 분포가 생기기 때문에, 활성화 전류에 차이가 발생하고, 전위 강하가 다르다는 것이 고려된다. 이때, 열배선측에서 인가하는 전압의 분포는 도 73b에 도시한 것에서 2행째의 전위 분포에 맞추어진 것으로 되어 있다. 이 경우, 소자에 인가되는 전압의 분포는 도 73c에 도시한 바와 같이 2행째의 소자에 대해 균일하게 되지만, (M-3)행째에 대해서는 중앙 부분에서 전압이 내려가고, 이것은 소자 특성의 분포에 연관되는 것이다. 도시는 하지 않았지만, 이와 반대로 (M-3)행째에 대해 열배선측의 보상 전위를 결정했다고 하면, 반대로 2행째의 소자에 대해서는 중앙 부분에서 전압이 올라가게 되어 역시 소자 특성의 분포에 연관되어 버린다.
다음에, 전압 분포의 제2 예에 대해 도 74a∼74c를 이용하여 설명한다. 행배선 상의 전위 분포는 도 74a에 도시한 바와 같이 분포의 형태는 동일하지만 오프셋이 걸리게 되어 있다. 이 원인으로서는 인출 배선 저항이 각 행마다 다른 경우가 있기 때문에, 인출 배선에서의 전위 강하량이 달라져 버린다고 생각된다. 이때, 열배선측으로부터 인가하는 전위 분포는 2행째의 전위 강하에 맞추어 행한다고 하면, 그때의 전압은 도 74b에 도시한 바와 같이 된다. 이때의 소자에 인가되는 전압의 분포를 도시한 것이 도 74c에 있고, 2행째의 소자에 비교하여 전체가 낮은 전압으로 되어 버린다. 이 결과, 2행째의 라인과 (M-3)행째의 라인은 특성이 다르게 되어, 결과적으로는 가로 줄무늬 모양의 화상으로 되어 버린다.
여기에서, 각 행배선에 대해 설정되는 외부 회로와의 접속을 행하기 위한 인출 배선마다의 전위 강하의 차이에 따른 영향에 대해 설명한다.
단순 매트리스 배선된 m행 n열의 멀티 표면 전도형 전자 방출 소자의 통전 활성화 단계에 있어서 2행째를 통전 활성화할 때의 등가 회로를 도 86에 도시한다.또한, 이때 전압이 인가되어 있는 2행째에만 주목한 등가 회로를 도 87a에 도시한다. 도시한 바와 같이 단순 매트릭스 배치의 경우, 소자 사이에는 r1∼rn-1의 배선 저항이 존재하고 있고, 또한 행배선마다 급전하기 위한 인출 배선 저항 rd2가 접속되어 있다는 것을 알 수 있다. 이때 2행째가 활성화되어 감에 따라 증가해 가는, 소자 전류 If, 방출 전류 Ie의 상태를 도시한 것이 도 88이다. 도시한 바와 같이 활성화 시에는 1행에 흐르는 전류치 If도, 이것에 의한 방출 전류 Ie도 함께 증가해 간다. 즉 활성화의 초기 상태에서는 거의 If는 흐르지 않기 때문에 전위 강하는 거의 없다. 그 때문에, 1행 상의 소자에 인가되는 전압 분포는 도 87b의 (a)에 도시한 바와 같이 된다. 그러나, 활성화가 진행됨에 따라 If가 흐르게 되기 때문에 전위 강하가 생기고, 활성화 종료 시에는 도 87b의 (b)에 도시한 바와 같이 된다. 이 전위 강하는 인출 배선부에 의한 것과 소자 배선부에 의한 것으로 나누어진다. 여기에서 인출 배선의 패턴은 접속되는 배선, 프로브 등의 피치, 형상 등에 맞추어 유연하게 설계되는 경우가 많고, 각각의 행 번호에 의해 다른 경우가 대부분이다. 이것은 화상 형성 장치로서 고정세, 다화소화가 진행됨에 따라 현저해지고, rd1, rd2…rdm 각각 다른 값으로 된다고 생각된다. 이와 같은 경우, rd2보다도 인출 배선 저항이 큰 라인의 활성화 종료 시의 전압 분포는 도 87b의 (c)에 도시한 바와 같이 된다. 이와 같이 인출 배선 저항의 차이에 의해 활성화 시의 소자 인가 전압이 라인(행)마다 다르게 되어, 활성화 종료 시의 소자 특성이 각각 달라지게 된다. 즉, 이것이 라인마다의 휘도의 차이가 생기는 원인이 되었다.
이상 설명한 바와 같이, 행배선 상의 전위 분포를 열배선으로부터 보상하는경우에 복수 라인을 동시에 선택하여 활성화하는 방법을 조합하면, 동시 구동 라인의 전위 분포가 다르면 본래 목표로 하고 있는 활성화 전압에 대해 차이가 발생해 버리고, 소자 특성에 분포나, 라인 간의 차이가 발생해 버린다는 문제가 발생할 수 있다.
여기에서, 전위 분포의 설명에 있어서 전위의 공급단으로서 행의 양단을 사용하고 있는 경우에 대해 설명했지만, 한쪽으로부터 공급한 경우에도(전위 강하의 형태가 한쪽 하강으로 되지만) 동일한 문제가 발생할 수 있다.
이후의 실시예에서는 복수의 행배선과 그들에 교차하는 복수의 열배선으로 매트릭스 형태로 배치하고, 상기 복수의 행 배선 중 더욱 소정의 복수의 행 배선을 선택하며, 이 선택한 복수행 배선과 직교하는 열배선측으로부터 상기 선택한 복수의 행 배선의 전위 분포에 따른 보상 전위를 인가하여 활성화한 전자 방출 소자에 있어서, 상기 복수의 행 배선의 선택은 상기 전자 방출 소자를 배치하기 전에 상기 복수의 행배선 각각의 배선 저항을 측정하여 그 배선 저항의 저항치의 크기에 따라 결정하거나 한다.
복수의 행 배선과 그들에 교차하는 복수의 열배선으로 매트릭스 형태로 배치하고, 상기 복수의 행 배선 중 더욱 소정의 복수의 행 배선을 선택하며, 이 선택한 복수행 배선과 직교하는 열배선측으로부터 상기 선택한 복수의 행 배선의 전위 분포에 따른 보상 전위를 인가하여 활성화한 전자 방출 소자에 있어서, 상기 복수의 행 배선의 선택은 상기 전자 방출 소자의 일부를 구성하는 전도성막을 복수 형성한 후에 상기 전도성막을 포밍하기 전에, 상기 각각의 전도성막의 저항치를 측정하여그 저항치의 크기에 따라 결정하거나 한다.
또한, 복수의 전자 방출 소자를, 복수의 행배선과 그들에 교차하는 복수의 열배선으로 매트릭스 형태로 배치하고, 상기 복수의 행배선 중 더욱 소정의 복수의 행 배선을 선택하는 선택 수단과, 상기 복수의 행 배선에 상기 전자 방출 소자를 통전 활성화하는 전위를 인가하는 전위 공급 수단과, 상기 복수의 행배선에 흐르는 전류의 제1 전류치를 각 행배선마다 검출하는 검출 수단과, 상기 제1 전류치를 기초로 하여 상기 복수의 열배선에 보상 전위를 인가하는 구동 수단과, 상기 선택한 복수의 행 배선을 기억하는 기억 수단을 구비한 전자 방출 소자의 제조 장치에 있어서, 상기 전원 공급 수단은 상기 전자 방출 소자를 배치하기 전에 상기 복수의 행배선 각각에 전위를 인가하고, 상기 검출 수단은 상기 복수의 행배선 각각에 흐르는 전류의 제2 전류치를 각 행배선마다 검출하며, 상기 선택 수단은 상기 제2 전류치의 크기에 따라 상기 복수의 행배선을 선택하거나 한다.
또한, 복수의 전자 방출 소자를, 복수의 행배선과 그들에 교차하는 복수의 열배선으로 매트릭스 형태로 배치하고, 상기 복수의 행배선 중 더욱 소정의 복수의 행 배선을 선택하는 선택 수단과, 상기 복수의 행 배선에 상기 전자 방출 소자를 통전 활성화하는 전위를 인가하는 전위 공급 수단과, 상기 복수의 행배선에 흐르는 전류의 제1 전류치를 각 행배선마다 검출하는 검출 수단과, 상기 제1 전류치를 기초로 하여 상기 복수의 열배선에 보상 전위를 인가하는 구동 수단과, 상기 선택한 복수의 행 배선을 기억하는 기억 수단을 구비한 전자 방출 소자의 제조 장치에 있어서, 상기 전원 공급 수단은 상기 전자 방출 소자를 전도하는 전도성막을 복수 형성한 후에 이 전도성막을 포밍하기 전에 상기 복수의 행배선 각각에 전위를 인가하고, 상기 검출 수단은 상기 복수의 행배선 각각에 흐르는 전류의 제3 전류치를 각 행배선마다 검출하며, 상기 선택 수단은 상기 제3 전류치의 크기에 따라 상기 복수의 행배선을 선택하거나 한다.
또한, 복수의 행배선과 그들에 교차하는 복수의 열배선으로 매트릭스 형태로 배치하고, 상기 복수의 행배선 중 더욱 소정의 복수의 행배선을 선택하며, 이 선택한 복수 행배선과 직교하는 열배선측으로부터 상기 선택한 복수의 행배선의 전위 분포에 따른 보상 전위를 인가하여 활성화한 전자 방출 소자의 제조 방법에 있어서, 상기 복수의 행배선의 선택은 상기 전자 방출 소자를 배치하기 전에 상기 복수의 행배선 각각의 배선 저항을 측정하며, 그 배선 저항의 저항치의 크기에 따라 결정하거나 한다.
또한, 화상 형성 장치는 상기 어느 하나의 전자 방출 소자와, 상기 전자 방출 소자로부터 방출되는 전자에 의해 발광하는 형광체를 구비하고 있다.
또한, 복수의 행배선과 이 복수의 행배선에 접속하는 전자 방출 소자를 갖는 전자원의 제조 방법에 있어서, 상기 복수의 행배선 중 소정의 행 배선을 선택하여 그 행배선에 전위를 인가하는 단계를 갖고 있고, 이 단계에 있어서의 상기 행배선의 선택은 행 단위의 소자 저항치에 따라 행할 수 있게 하거나 한다.
본 실시예에 대해 더욱 상세하게 설명한다.
도 75는 본 실시예 1에 관한 표면 전도형 전자 방출 소자의 통전 활성화 장치에 대해 도시한 도면이다.
도 75 중, 75101은 통전 활성화하기 위한 표면 전도형 전자 방출 소자 기판이다. 표면 전도형 전자 방출 소자 기판(75101)에는 복수의 표면 전도형 전자 방출 소자를 매트릭스 형태로 배치하고 있고, 모두 포밍 처리를 완료한 것이다. 표면 전도형 전자 방출 소자 기판(75101)은 도시하지 않은 진공 배기 장치에 접속되어 있고, 10-4∼10-5(Torr) 정도로 진공 배기한다. 또한, 행배선 단자 Dx1∼Dxm 및 열배선 단자 Dy1∼Dyn을 통해 외부의 전기 회로와 접속하고 있다.
또한, 75102는 활성화하는 행을 선택하는 라인 선택부이다. 라인 선택부(75102)는 후술하는 바와 같이 선택 라인 기억부(75107)에 기억되어 있는 정보를 기초로 제어부(75105)로부터 출력되는 지시에 따라 동시에 2개 이상의 행배선을 선택한다. 선택한 행배선에는 전원부(75104)로부터 출력하는 전위를 인가한다. 75103은 전류 검출부이고, 선택한 행배선에 전위를 인가했을 때, 선택한 각 행에 흐르는 전류 If를 각 행마다 개별로 모니터한다.
전류 검출부(75103)는 후술하는 바와 같이 검출용 저항 Rmon과 이것의 양단에 생기는 전압을 계측하는 계측 증폭기로 이루어진다. 이로 인해, 선택한 복수의 행배선을 흐르는 전류를 검출하여 활성화 전류로서 제어부(75105)에 출력한다. 또, 검출용 저항 Rmon의 저항치는 선택한 각 라인마다의 소자 전류 If가 흐름에 따른 전위 강하를 억제하도록 충분히 작은 값으로 하고 있다. 전원부(75104)는 제어부(75105)로부터 출력되는 명령치에 의해 표면 전도형 전자 방출 소자 기판(75101)의 행배선 단자에 인가하는 전위를 출력한다.
또한, 75106은 구동 회로부이고, 제어부(75015)로부터 출력되는 제어 클럭 Hscan신호에 동기한 타이밍에서 표면 전도형 전자 방출 소자 기판(75101)의 열배선의 단자 Dy1∼Dyn에 전위를 인가하여 이들을 구동한다.
본 실시예 18에 있어서는 통전 활성화의 진행 상황을 활성화 시에 흐르는 전류량, 즉 활성화 전류치에 의해 파악하고 있다. 그리고, 제어부(75105)는 유저에 의해 입력되는 통전 활성화를 개시하는 명령과 함께 표면 전도형 전자 방출 소자의 활성화를 개시한다. 또한, 상세는 후술하지만, 활성화의 진행 상황에 따라 변화하는 열의 표면 전도형 전자 방출 소자의 구동 전위치를 순차 보정한다.
즉, 배선 저항 기억부(75108)에 저장되어 있는 배선 저항치 데이터와 전류 검출부(75103)의 출력 전류를 이용하여, 각 표면 전도형 전자 방출 소자에 인가하는 전압을 보상하는 전위량을 산출한다. 그리고, 이 전위량을 설정 출력치로서 구동 회로부(75106)에 구비되는 래치 회로에 기억시킨다.
구동 회로부(75106)는 설정 출력치에 따른 구동 전위를 발생하여 그것을 각 표면 전도형 전자 방출 소자의 열단자 Dy1∼Dyn에 인가한다. 이로 인해, 각 표면 전도형 전자 방출 소자에 있어서 소자 전류와 열배선 저항에 의해 생기는 전위 분포가 보상되고, 각 표면 전도형 전자 방출 소자에 항상 일정 전압이 인가된다. 활성화의 진행에 따라, 순차 구동 회로부(75106)의 구동 전위치를 갱신함으로써, 활성화의 종료시까지 전압 분포의 보정이 행해진다.
제어부(75105)는 활성화 전류치로부터 활성화의 진행 상황을 모니터하고, 라인 선택부(75102)에 구동하는 라인을 결정시키기 위한 구동 라인 설정 신호를 출력한다. 이로 인해, 라인 선택부(75102)는 행 배선을 설정한다. 또한, 제어부(75105)는 활성화 전류치를 기초로 하여 각 열배선에 인가하는 구동 전위치 By1∼Byn을 순차 갱신하다. 그리고, 구동 전위치에 대응한 디지털 출력 데이터(Data)를 구동 회로부(75106)에 출력한다.
도 76은 라인 선택부(75102)의 구성을 도시한 회로도이다. 라인 선택부(75102)는 내부에 m개의 스위칭 소자(SW1∼SWm)를 구비하고 있다. 각 스위칭 소자 SW1∼SWm은 전원부(75104)의 출력 전압 또는 0[V](그라운드)의 어느 한쪽을 선택하고, 표면 전도형 전자 방출 소자 기판(75101)에 구비되어 있는 단자 Dx1∼Dxm과 전기적으로 접속할 것인지를 선택하는 것이다.
각 스위칭 소자 SW1∼SWm은 제어부(75105)로부터 출력되는 제어 신호에 기초하여 동작하는 것이지만, 예를 들면 FET, 릴레이와 같은 스위칭 소자를 조합함으로써 용이하게 구성할 수도 있다. 도 76에 있어서는 1행째(Sx1)와 3행째(Sx3)의 라인이 선택되고, 행배선 Dx1, Dx3에만 전원부(75104)로부터의 출력 전위가 인가되고, 다른 라인은 비선택 전위인 그라운드에 접속된다.
도 77은 전류 검출부(75103)의 구성을 도시한 회로도이다. 전류 검출부(75103)는 라인 선택부(75102)로부터 출력된 통전 활성화 전위를 배선 Sx1로부터 Sxm을 통해 입력한다. 전류 검출부(75103)는 검출용 저항 Rmon과 이 저항 Rmon의 양단 전압을 계측하는 전압계로 구성되어 있다. 도 76에 도시한 바와 같이, 1행째 및 3행째의 행배선이 선택되어 있을 때에는 다른 행배선에는 전류가 흐르지 않는다.
그래서, 1행째 및 3행째의 행배선에 흐르고 있는 전류는, I1-V1/Rmon, I3-V3/Rmon로부터 산출할 수 있다. Rmon의 저항치는 If가 흐를 때의 전위 강하에 의해 표면 전도형 전자 방출 소자 기판(75101)으로의 인가 전압에 영향을 주지 않도록 충분히 낮은 값으로 설정하고 있다. 이 전압계는 A/D 컨버터를 사용함으로써 검출치를 제어부에 출력할 수 있다.
도 78은 구동 회로부(75106)의 구성을 도시한 회로도이다. 구동 회로부(75106)는 n개의 래치(latch) 회로(75401)와, n개의 D/A 컨버터(75402)와, n개의 버퍼 증폭기(75403)를 구비하고 있다. 구동 회로부(75106)는 표면 전도형 전자 방출 소자 기판(75101)의 n개의 열배선 Dy1∼Dyn을 구동하는 구동 신호를 발생한다.
구동 회로부(75106)는 제어부(75105)로부터 출력되는 디지털 출력 데이터(Data)를 래치 회로(75401)에 입력한다. 활성화 전류 계측→출력 데이터의 연산→래치 회로(75401)로의 데이터 전송의 일련의 작업이 완료되면, 제어부(75105)로부터 D/A 컨버터(75402)의 출력 데이터의 갱신을 행하기 위한 래치 클럭(Tlatch)이 모든 래치 회로(75401)에 인가된다. 이로 인해, 래치 회로(75401)는 래치 클럭에 동기하여 데이터의 갱신을 행한다.
도 79는 행배선의 배선 저항을 측정할 때의 M행 N열의 표면 전도형 전자 방출 소자 기판의 등가 회로도이다. 도 80은 측정된 배선 저항치 R1, R2, R3…Rm에 기초하여 동일 선택 쌍을 조합시키는 방법을 설명하는 도면이다. 도 79 및 도 80을 이용하여 선택 라인을 결정하는 방법에 대해 설명한다. 또, 본 실시예 18에 있어서는 2라인을 동시에 선택하는 경우를 예를 들어 설명한다. 활성화 중의 전위 강하에 차이가 발생하는 원인의 하나로, 배선 저항의 오차를 들 수 있다. 본 실시예 18에 있어서는 이것에 대해 개선하는 방법에 대해 설명한다.
먼저, 표면 전도형 전자 방출 소자 기판의 행 배선의 배선 저항을 측정한다. 본 실시예 18에 있어서는 행배선마다 활성화를 행해 가기 때문에, 먼저 행배선의 배선 저항을 측정한다. 배선 저항을 측정하는 시기는 표면 전도형 전자 방출 소자를 형성하기 위한 전도 박막을, 표면 전도형 전자 방출 소자 기판 상에 형성하기 전에 행하는 것이 바람직하다. 전도 박막을 형성한 후에는 전도 박막에 배선 저항을 측정하기 위한 전류가 리크해 버려 정확한 측정이 곤란해지기 때문이다.
배선 저항의 측정은, 도 79에 도시한 바와 같이 행 배선 Dx1의 양단에 측정 프로브를 접속함으로써 행한다. 그리고, 순차 m행째까지 측정을 행한다. 측정한 배선 저항치를 각각 R1, R2, R3…Rm으로 하여, 배선 저항 기억부에 그대로 기억시킨다.
다음에, 배선 저항 기억부(75108)에 있어서, 도 80에 도시한 바와 같이 배선 저항치를 큰 순서로 나열하여 나열된 순서로 2행씩의 쌍을 만들고, 또한 이것에 번호를 붙여 선택 라인 기억부(75107)에 기억시킨다. 이와 같은 방법으로 1행째∼m행째의 행배선에서 거의 배선 저항이 갖추어진 쌍을 m/2개 만들 수 있다. 이와 같이 하여 선택 라인의 쌍을 결정한다.
다음에, 도 75, 도 78 및 도 79를 이용하여, 표면 전도형 전자 방출 소자를활성화하는 순서에 대해 설명한다. 활성화는 모든 각각의 표면 전도형 전자 방출 소자를 흐르는 전류의 전류치가 목표로 되도록 한다. 이때, 목표 전류치는 필요로 하는 전자 방출량 등으로 미리 구해진다. 본 실시예 18에 있어서는 최종적으로 표면 전도형 전자 방출 소자 기판(75101) 상의 각 표면 전도형 전자 방출 소자의 소자 전류를 2mA가 되도록 전류 검출부(75103)의 출력을 모니터하여 통전 활성화 처리를 행한다.
제어부(75105)가, 유저에 의해 활성화 개시의 명령이 입력되면, 제어부(75105)는 행 단위로 통전 처리를 행하기 때문에 라인 선택부(75102), 전원부(75104)를 제어한다.
먼저, 열배선 단자 Dy1∼Dyn이 그라운드 전위가 되도록 구동 회로부(75106)의 설정 출력치를 설정한다. 한편, 행 배선 단자 Dx1∼Dxm에 순차 활성화 전위 Eac를 펄스 형태로 인가한다.
활성화 전위 Eac는 예를 들면 펄스 폭 1밀리초, 펄스 높이 18V인 펄스파이다. 이로 인해, 표면 전도형 전자 방출 소자 기판(75101)은 행 단위로 순차 펄스 전위가 인가되고, 활성화가 라인 단위로 개시한다. 또, 선택 라인 기억부(75107)에 기억된 쌍에 기초하여 시간 단축을 위해 활성화는 2라인을 단위로 하여 동시에 통전 처리를 행한다.
이하, 라인을 단위로 한 통전 처리를 행하는 경우에, 급전단으로부터의 거리에 의존하여 일어나는 소자 특성의 오차를 보정하기 위한 방법을 설명한다. 본 실시예에서는 행배선 단자 Dx1과 Dx241의 2개를 동시에 구동할 때, 2개 중의 1개에주목하여 행 배선 단자 Dx1 라인 상의 n개의 소자를 활성화하는 경우에 대해 설명한다.
도 81은 1행째(Dx1 라인)의 표면 전도형 전자 방출 소자군(75701)을 통전 활성화하는 상태를 도시한 도면이다. 도 81에 있어서, F1∼Fn은 행 배선 단자 Dx1에 접속한 각 표면 전도형 전자 방출 소자, r1∼rn은 행 배선 Dx1의 배선 저항, Ry는 각 열배선 Dy1∼Dyn의 급전단으로부터 표면 전도형 전자 방출 소자 F1∼Fn까지의 배선 저항이다.
여기에서, 행배선은 일정한 선폭, 두께, 재료로 형성되도록 설계되어 있기 때문에, 제조 상의 오차를 제외하면 r1∼rn은 동일하다고 생각된다. 또한, 각 열 배선은 일반적으로 어느 것이나 동일하게 설계되기 때문에, 각 열배선의 Ry는 동일하다고 생각된다.
또, 통전 활성화의 전후에서 표면 전도형 전자 방출 소자 F1∼Fn의 등가 저항치는 변화(감소)하지만, Ry의 값에 비해 각 표면 전도형 전자 방출 소자의 등가 저항은 매우 크고, 본 실시예 18과 같이 2라인을 동시에 구동한 경우에도 Ry 양단의 전위 강하량은 매우 작기 때문에 Ry는 무시할 수 있다. 또한, 여기에서 표면 전도형 전자 방출 소자 F1∼F2의 등가 저항치는 r1∼rn에 비해 크게 설계되어 있다.
표면 전도형 전자 방출 소자군(75701)을 활성화하기 위해, 제어부(75105)는 라인 선택부(75102)를 제어한다. 이것은 행배선 단자 Dx1에 활성화 전위 Eac를 출력하는 전원부(75104)와 전류 검출부(75103)를 접속시킨다. 이로 인해 단자 Dx1에는 활성화 전위 Eac가 인가된다.
한편, 행배선 Dx1 상의 표면 전도형 전자 방출 소자의 열배선의 단자 Dy1∼Dyn은 구동 회로부(75106)에 의해 전압이 인가된다. 구동 회로부(75106)는 각 표면 전도형 전자 방출 소자 F1∼Fn으로부터의 활성화 전류 i1∼in을 싱크하도록 동작한다.
구동 회로부(75106)의 출력 전압의 값을 설정하는 방법을 설명하기 위해, 통전 활성화를 행할 때의 각 소자로의 구동 전압 분포에 대해 설명한다.
통전 활성화를 행할 때, 표면 전도형 전자 방출 소자의 전기 특성은 도 41에 도시한 바와 같이 변화한다. 즉, 활성화를 개시할 때는 소자 전류는 거의 흐르지 않고, 통전이 진행됨에 따라 소자 전류가 흘러 그후 포화한다. 이때, 행배선 Dx1 상의 표면 전도형 전자 방출 소자군의 행배선 상의 전위를 모니터하면, 배선 저항 r1∼rn의 영향으로 Gy1∼Gyn 전위는 변화한다. 이 전위차는 활성화의 진행과 함께 커져서 활성화의 최후에 가장 커진다. 예를 들면, 활성화 전류 2mA/1소자, r1∼rn=10mΩ, n=1000인 경우, 급전단으로부터 가장 먼 Fn/2 소자의 단자 Gyn에 있어서는, ΔV=1/2×500×501×2mA×10mΩ, ∼2.5V 정도의 전위 강하가 생기게 된다.
그래서, 이 전위 강하 분포와 동일한 전위 분포를 구동 회로부(75106)에서 발생시키고, 각 표면 전도형 전자 방출 소자에 생기는 전압 분포를 캔설하도록 Dy1∼Dyn 단자에 전위를 인가한다. 즉, 활성화의 진행에 따라, 각 표면 전도형 전자 방출 소자 F1∼Fn에 흐르는 전류와 배선 저항 r1∼rn에 의해 단자 Gy1∼Gyn에 생기는 전압 강하 분포를 제어부(75105)에서 연산하고, 구동 회로부(75106)의 D/A 컨버터(75402)의 출력치를 설정함으로써, 출력 전압 By1∼Byn에 전위 강하 분포를 재현할 수 있다.
각 소자 F1∼Fn의 활성화가 거의 한결같이 진행한다고 가정하면, 각 표면 전도형 전자 방출 소자를 흐르는 소자 전류 i1∼in은 거의 동일하고, 그 전류치는 전류 검출부(75103)에서 검출되는 전류량 I를 이용하여, iave=(i1=i2=…=in)I/n로 표시된다.
이때, 각 표면 전도형 전자 방출 소자 F1∼Fn에 흐르는 전류와 배선 저항 r1∼rn에 의해 단자 Gy1∼Gyn에 생기는 전위 강하 분포, 즉 구동 회로부(75106)의 출력 단자에 출력해야 할 전압치 By1∼Byn은 배선 저항치 r1∼rn과 iave를 이용하여,
로 산출된다.
여기에서, 배선 저항 r1∼rn은 설계적으로는 통상 동일하고 실제도 거의 동일하므로 실효적으로는 r=R1/n(여기에서 R1은 미리 측정한 1행째의 행배선 저항치)으로 문제없다. 그래서 수학식 11는 일반화하여
로 할 수 있다.
활성화의 진행에 따라 변화하는 활성화 전류를 측정하여 수학식 13에 의해 각 출력 전압치 By1∼Byn을 순차 산출하고, 제어부(75105)는 디지털 출력 데이터를 구동 회로부(75106)의 래치 회로(75401)에 출력한다. 전류 계측→출력 데이터의 연산→래치 회로(75401)로의 디지털 출력 데이터의 출력이라고 하는 일련의 작업이 완료되면, 제어부(75105)는 D/A 데이터의 갱신을 행하기 위해 래치 클럭을 모든 래치 회로(75401)에 인가한다.
래치 회로(75401)는 래치 클럭에 동기하여 데이터의 갱신을 행한다. 이것에 의해, 구동 회로부(75106)는 각 표면 전도형 전자 방출 소자 F1∼Fn의 단자 Gy1∼Gyn에 생기는 전위 분포량과 동일 전위 분포를 발생한다. 이것에 의해 각 표면 전도형 전자 방출 소자 F1∼Fn의 단자 사이에 인가되는 전압은 소자 번호, 활성화의 진행에 따르지 않고 일정하게 할 수 있다.
도 82a는 활성화를 개시한 직후의 전압 분포를 도시한 도면이다. 횡축은 표면 전도형 전자 방출 소자의 위치를 나타내고 있다. 종축은 표면 전도형 전자 방출 소자의 양단의 소자 전위를 나타내고 있다. 활성화를 개시한 직후에는 상술한바와 같이 각 표면 전도형 전자 방출 소자를 흐르는 전류는 작다.
따라서, 전원부(75104)로부터 인가하는 활성화 전위 Eac를 예를 들면 18V로 한다. 또한, 활성화 전류가 거의 흐르지 않으므로, 구동 회로부(75106)의 설정 전류치도 저의 0으로 되고, 구동 회로부(75106)의 출력 전압치 By1∼Byn 및 버퍼 증폭기(75403)(도 78)의 출력 전위 Sy1∼Syn도 거의 0V로 된다. 이로 인해, 각 표면 전도형 전자 방출 소자에는 일정한 인가 전압인 18V의 전압이 인가되어 활성화가 진행된다.
또한, 도 82b는 활성화를 종료했을 때의 전위 분포를 도시한 도면이다. 활성화의 종료 시에 각 표면 전도형 전자 방출 소자를 흐르는 전류는 거의 2mA로 되어 있다. 따라서, 전원부(75104)로부터 인가하는 활성화 전위 Eac인 18V가 각 표면 전도형 전자 방출 소자의 단자 Gy1∼Gyn에 인가되는 동안에 배선 저항의 전위 강하의 영향으로 저하한다.
이때, 구동 회로부(75106)의 설정 전류치를 2mA로 하면, 구동 회로부(75106)의 출력 전압치 By1∼Byn 및 버퍼 증폭기(75403)의 출력 전압 Sy1∼Syn의 분포는 Gy1∼Gyn의 분포와 동일해진다. 이로 인해, 각 표면 전도형 전자 방출 소자에는 일정한 인가 전압인 18V의 전압이 인가되어 활성화가 행해진다.
즉, 활성화의 진행에 따라 소자 전류가 증가하면, 배선 저항의 영향으로 표면 전도형 전자 방출 소자에 인가되는 전압 분포가 항상 변화한다. 이때, 전압 분포량을 산출하여 구동 회로부(75106)의 설정 출력치로서 설정하고, 구동 회로부(75106)의 출력 전위치 By1∼Byn을 순차 갱신함으로써, 활성화의 개시부터종료까지 모든 소자가 일정한 전압에서 활성화된다. 그리고, 각 표면 전도형 전자 방출 소자의 평균 소자 전류 iave가 2mA에 도달할 때 활성화를 종료한다.
이상의 설명에 있어서는 행배선 Dx1 상의 표면 전도형 전자 방출 소자의 활성화 설명을 행했지만, 다른 라인 상의 표면 전도형 전자 방출 소자를 활성화할 때도 전부 동일하게 적용할 수 있다. 본 실시예 18에 있어서는 활성화 라인을 순차 전환하면서 복수 동시 진행으로 통전 활성화를 행한다.
이때, 본 실시예 18에 있어서는 2개의 라인을 동시에 통전 활성화 처리하고 있기 때문에, 동시에 통전 활성화하는 라인의 선택에 관해 고려가 필요하게 된다. 그러나, 이것에 대해서는 상술한 바와 같이 미리 선택 라인 기억부(75107)에 기억한 쌍의 행 번호의 배선을 선택하여 행하기 때문에, 전위 강하량(즉 구동 회로부(75106)의 전위 분포 발생량)이 동일하게 되어 동시 구동에 의한 소자 인가 전압의 차이가 발생하지 않는다.
이와 같이 하여, 표면 전도형 전자 방출 소자 기판(75101)의 활성화를 종료한다. 활성화 전류와 배선 저항에 의한 전위 강하를 보상하기 위해, 구동 회로부(75106)의 출력 전위치 By1∼Byn을 순차 갱신함으로써, 활성화의 개시부터 종료까지 모든 표면 전도형 전자 방출 소자가 일정한 전위에서 균일하게 활성화되고, 2라인을 동시에 구동함으로써 1라인씩을 구동하고 있던 경우에 비해 절반의 처리 시간으로 통전 활성화 처리가 완료된다.
또, 본 실시예 18에 있어서는 전원부(75104)의 출력을 정으로 하여 단자 Dx1부터 단자 Dy1∼Dyn에 전류를 흐르게 하여 활성화를 행했지만, 이것과는 극성을 반대로 하여 단자 Dy1∼Dyn으로부터 단자 Dx1측에 전류를 흐르게 하여 활성화를 행해도 좋다. 이 경우는 전위 분포도 반대로 되기 때문에, 버퍼 증폭기(75403)를 (-1)배의 반전 버퍼 증폭기로 하고, 전류를 소스하도록 설정함으로써 전부 동일한 효과를 기대할 수 있다.
또한, 본 실시예 18에 있어서 구동 회로부(75106)는 표면 전도형 전자 방출 소자 기판(75101)의 열 배선 수 n과 동일한 수의 D/A 컨버터(75402)를 이용하여 구성하고 있지만, 보상 전압 분포의 형태는 도 82에 도시한 바와 같이 완만하게 변화하기 때문에, D/A 컨버터(75402)의 수를 압축하여 압축한 열배선 단자에 인가해야 할 전위치를 저항 분할에 의해 규정해도 좋다. 이로 인해, D/A 컨버터(75402)의 수를 줄여 비용을 저감할 수 있다.
또한, 열배선의 표면 전도형 전자 방출 소자의 소자 수 n이 많아진 경우, 소자 전류 계측→출력 데이터의 연산→데이터 전송이라고 하는 일련의 작업은 시간이 걸릴 가능성이 있다. 이것을 처리할 때, 각 표면 전도형 전자 방출 소자마다 병렬하여 처리하거나, 전류치와 배선 저항치와 열 배선 상의 위치로부터 보상 전위치를 발생하는 룩업 테이블(LUT) 참조 방식을 이용함으로써 시간의 단축이 도모된다.
이상 설명한 바와 같이, 본 실시예 18에 나타낸 통전 활성화 장치에 따르면, 모든 소자의 전자 방출 특성이 균일화된다. 이로 인해, 이 전자원 기판을 이용하여 휘도 또는 농도의 차이가 적은 고품위의 화상 표시 장치가 실현된다.
[실시예 19]
본 실시예 19에 관한 활성화 장치는 실시예 18과 동일하게 구성하고 있다.본 실시예 19와 실시예 18의 다른 점은 동시에 선택하는 행배선의 개수와 선택한 행배선의 조합 방법이다.
앞에서 설명한 바와 같이, 예를 들면 활성화를 행함으로써 동시에 선택한 행의 각각의 활성화 전류가 다른 경우에는 소자 인가 전압에 차이가 생긴다. 이것은 소자 특성이 흐트러지는 원인이 된다. 활성화 전류가 다른 것으로 되는 원인으로서, 포밍 시에 작성되는 균열이 흐트러짐에 따른 것을 들 수 있다. 이것은 포밍 전의 전도박막의 저항 오차에 의해 생기는 경우가 있고, 즉 박막 저항치와 활성화 전류 사이의 상관에 의해 생기는 경우가 있다.
그래서, 본 실시예 19에서는 행배선마다의 박막 저항치를 미리 측정하여 이것에 의해 활성화 시의 동시 선택 라인을 그루핑하는 것이다.
도 83은 행배선마다의 전도 박막 저항을 측정하고 있을 때의 표면 전도형 전자 방출 소자 기판의 등가 회로도이다. 도 83 중, 75901은 포밍 전의 전도 박막을 나타내고 있다. 이 전도 박막은 1소자당 수100Ω의 저항을 갖고 있고, 본 실시예와 같이, 열 수 n이 수100에서 수1000에 미치는 경우에는 배선 저항의 영향을 받아 정확하게 측정할 수 있는 것은 아니다.
그러나, 본 실시예 19에 있어서는 정확하게 절대치를 필요로 하는 것이 아니라, 상대적으로 가까운 것을 그루핑하는 목적이기 때문에, 이것은 문제가 되지 않는다고 생각된다. 측정한 행배선 Dx1∼Dxm마다의 저항치를 각각 Rs1∼Rsm이라 한다. 또, 배선 저항의 측정은 실시예 18과 동일한 방법으로 행한다.
도 84는 선택한 행배선의 조합 방법의 설명도이다. 먼저, 측정한 저항치Rs1∼Rsm을 저항치가 큰 순서로 나열하여 위에서부터 차례로 예를 들면 3개씩 조합하고, 그 조마다 번호를 붙여 선택 라인 기억부(75107)에 기억시킨다. 이로 인해, 행배선 3개씩의 그룹이 m/3개 작성된다.
따라서, 그룹 분류된 행배선의 번호끼리가 동시에 선택되어 활성화되고, 본 실시예에 관한 통전 활성화 장치에 따르면, 모든 소자의 전자 방출 특성이 균일화된다. 이로 인해, 이 전자원 기판을 이용하여 휘도 또는 농도의 차이가 적은 고품위의 화상 표시 장치를 실현할 수 있다.
[실시예 20]
본 실시예 20에 관한 활성화 장치의 구성은 실시예 18과 동일하다. 본 실시예 20과 본 실시예 18 등의 다른 점은 선택한 행 배선의 조합 방법이다.
도 89는 동시 선택 라인의 조합 방법의 설명도이다. 먼저, 실시예 18과 마찬가지로 행배선 저항을 측정하여 이것을 R1∼Rm이라 한다. 다음에, 실시예 19에서 행한 바와 같이 전도박막(75901)을 형성한 후에 행마다의 저항을 측정하여 이것을 Rs1∼Rsm이라 한다. 먼저, R1∼Rm을 큰 순서로 나열하여 예를 들면 2개씩의 쌍을 만든다(스텝 S121, 스텝 S122).
다음에, 작성한 쌍끼리 배선 저항의 차를 비교하여 그 차가 예를 들면 0.1Ω 이하인 쌍(그룹) 끼리에 대해서는 그룹을 한번 해제하고, 그 중에서 이번에는 전도박막 저항(Rs1∼Rsm)의 크기 순서로 다시 나열한다(스텝 S123). 여기에서는 스텝 S121에서 나누어진 그룹 No.1∼No.3이 이것에 해당하여 다시 나열하였다. 상하 그룹과 비교하여 0.1Ω 이상 차가 있는 그룹은 그대로이다(도 85에서는 No. m/2-1과No. m/2가 이것에 상당한다).
다시 나열한 그룹에 대해서는 그 중에서 다시 위에서부터 2개씩의 새로운 쌍으로 나누어 최종적인 동일 선택 행의 조를 만들고, 선택 라인 기억부(75107)에 기입한다(스텝 S124).
여기에서, 배선 저항치의 차를 0.1Ω을 경계로 하여 다시 나열하는 이유에 대해 설명한다. 상술한 예에서, n=1000, r=10mΩ일 때, 행배선 상의 전위 강하의 최대치는 약 2.5V이다. 이때, 배선 저항의 차 0.1Ω은 r로 환산하면 0.1/1000일 때에 0.1mΩ이고, 이것에 의한, 전위 강하의 차이는 최대치가 0.025V로 된다. 이 차이의 양은 활성화 인가 전압 18V에 대해 약 0.14%이고 실질적으로는 무시할 수 있는 양이라고 생각된다.
그 때문에, 이 정도의 배선 저항의 차에서는 활성화 전류 차의 쪽을 우선하여 그룹 분류하는 편이 실효적으로 되므로, 전도막 저항에 의해 다시 그룹 분류하는 것으로 하고 있다.
또, 0.1Ω의 값은 한 예를 든 것이므로, 이것 한정되지 않고 n의 수, 배선 저항의 절대치 등에 따라 적절하게 결정되는 것이다.
이상 설명한 바와 같이, 본 실시예 20에 관한 통전 활성화 장치에 따르면, 모든 표면 전도형 전자 방출 소자의 전자 방출 특성이 균일화된다. 이로 인해, 이 전자원 기판을 이용하여 휘도 또는 농도의 차이가 적은 고품위의 화상 표시 장치를 실현할 수 있다.
이상, 실시예 18∼20에서, 활성화할 때에 선택하는 행배선을, 미리 설정하는측정치로서 배선 저항 및 전도막 저항, 이들의 조합에 대해 설명했지만, 미리 활성화할 때의 전압 분포의 차이를 예측할 수 있는 것이면 이들에 한정되지 않고 새로운 상관이 판명된 때에는 적절하게 추가하면 좋다. 또한, 동시 구동하는 라인 수로서 2행 및 3행에 대해 설명했지만, 행 수는 이들에 한정되지 않고 멀티 표면 전도형 전자 방출 소자 기판의 발열 강도 등에 의해 최대 라인 수가 결정된다.
또한, 본원의 실시예에 있어서, 행 배선을 흐르는 소자 전류를 기준으로 하여 열배선에 인가하는 보상 전압을 결정하고 있지만, 열배선을 흐르는 소자 전류를 기준으로 하여 행 배선에 인가하는 보상 전위를 결정해도 상관없다.
본 발명은 매트릭스 형태로 배치한 전자 방출 소자를 통전 활성화할 때에, 먼저 전자 방출 소자를 배치하기 전에 복수의 행배선 각각의 배선 저항을 측정하고, 그 배선 저항의 저항치의 크기에 따라 소정의 행 배선을 선택하여 선택한 소정의 행 배선과 직교하는 열배선측으로부터 선택한 행 배선의 전위 분포에 따른 보상 전위를 인가하여 활성화한다.
그 때문에, 모든 전자 방출 소자의 전자 방출 특성이 균일화되기 때문에, 이 전자 방출 소자를 이용하여 휘도 또는 농도의 차이가 적은 고품위의 화상 표시 장치를 실현할 수 있다.
[실시예 21]
이후의 실시예에서는 멀티 전자 방출 소자는 이하의 구성을 갖는다. 즉, 복수의 전자 방출 소자가 행 배선과 그것에 직교하는 열배선에 의해 매트릭스 접속되고, 행 또는 열 단위로 통전 활성화되며, 활성화 단위와 직교 배선측으로부터 활성화 단위 배선 상의 전위 분포에 따른 보상 전위를 인가하는 활성화를 행하게 하는 멀티 전자 방출 소자에 있어서, 상기 전압 인가 전위가 복수의 열 또는 행이고, 복수에 인가되는 행 또는 열의 조합이 멀티 전자 방출 소자의 설계치로 결정되는 것을 특징으로 한다.
또한, 복수의 표면 전도형 전자 방출 소자가 행 배선과 그것에 직교하는 열 배선에 의해 매트릭스 접속된 멀티 표면 전도형 전자 방출 소자의 활성화에 있어서, 행 또는 열 배선을 선택하여 동시에 복수의 라인을 통전 활성화 처리를 행하기 위한 라인 선택 수단과 전원 공급 수단, 통전 활성화 처리시에 소자에 흐르는 라인 단위로 계측하는 전류 검출 수단, 상기 전류 검출 수단의 검출치를 기초로 하여 전위가 결정되는 상기 라인 선택 수단이 접속된 행 또는 열배선과 직교하는 열 또는 행 배선과 접속된 구동 수단, 미리 멀티 표면 전도형 방출 소자를 측정함으로써 구해진 동시에 선택되는 라인 번호를 기억하는 선택 라인 기억 수단, 및 상술한 전류 검출 수단의 검출치와 동일 선택 라인의 기억을 한 선택 라인 기억 수단에 기초하여 라인 선택 수단 및 전원 공급 수단, 구동 수단을 제어하는 제어 수단을 구비한다.
이하, 첨부 도면에 따라 본 발명에 관한 실시예 21을 상세하게 설명한다.
도 89에 의해 실시예 21의 한 형태인 표면 전도형 전자 방출 소자의 통전 활성화 장치의 예에 대해 설명한다.
도면 중, 75101은 통전 활성화를 하기 위한 표면 전도형 전자 방출 소자 기판이다. (본 실시예에서의 기판(75101)에는 복수의 표면 전도형 전자 방출 소자가매트릭스 형태로 배선되어 있고, 이미 포밍 처리가 완료되어 있는 것으로 한다.) 기판(75101)은 도시하지 않은 진공 배기 장치에 접속되어 있고, 10의 마이너스 4승으로부터 마이너스 5승(Torr) 정도로 진공 배기되어 있다. 또한, 행방향 배선 단자 Dx1∼Dxm 및 열방향 배선 단자 Dy1∼Dyn을 통해 외부의 전기 회로와 접속되어 있다. 75102는 상세를 도 76에 도시한 바와 같이 활성화 라인을 선택하는 라인 선택부이고, 후술하는 바와 같이 미리 표면 전도형 전자 방출 소자 기판의 설계치에 기초하여 결정된 조합을 기억하는 선택 라인 기억부(75107)를 참조하여 제어부(75105)가 지시를 내고, 동시에 2개 이상의 행방향 배선을 선택하여, 그 선택한 행방향 배선에 전원(75104)의 전위를 인가하고 있다. 75103은 전류 검출부이고, 선택한 행방향 배선에 전압 인가한 때, 선택한 각 행에 흐르는 전류를 행마다 개별 모니터하고 있다. 전류 검출부(75103)는 도 77에 도시한 바와 같이 검출용 저항 Rmon과, 저항의 양단에 발생하는 전압을 계측하는 계측 증폭기로 이루어져 있다. 이들에 의해 전원(75104)으로부터 선택한 라인으로 흐르는 전류 If를 검출하여 제어부(75105)에 출력한다. 또, 검출용 저항 Rmon의 저항치는 소자 전류 If가 흐름에 따른 전위 강하로 표면 전도형 전자 방출 소자로의 인가 전압이 영향을 받지 않도록 충분히 작은 값으로 하고 있다. 전원(75104)은 제어부(75105)로부터의 명령치에 의해 표면 전도형 전자 방출 소자 기판의 행방향 배선 단자에 인가하는 전위를 발생하고 있다.
한편, 75106은 구동 회로부이고, 제어부(75105)로부터의 제어 클럭 Tlatch 신호에 동기한 타이밍에서 표면 전도형 전자 방출 소자 기판(75101)의 열방향 배선의 단자 Dy1∼Dyn을 구동한다.
본 실시예 21에 있어서는 통전 활성화의 진행 상황을 활성화 시에 흐르는 전류량: 활성화 전류로 파악하고 있다. 그리고, 제어부(75105)는 통전 활성화 개시의 명령과 함께 활성화를 개시하고, 상세는 후술하는데, 활성화의 진행 상황에 따라 변화하는 열방향 소자의 구동 전위치 분포를 순차 보정한다. 즉, 배선 저항 기억부(75108)에 저장된 배선 저항치 데이터와, 인출 배선 기억부(75109)에 저장된 인출 배선 저항치 데이터와, 전류 검출부(75103) 출력을 이용하여 각 소자를 보상하는 전위량을 산출하고, 이 값을 구동 회로부(75106)에 설정 출력치로서 설정한다. 구동 회로부(75106)는 설정 출력치에 따라 구동 전위를 발생하여 소자의 열방향 전극에 인가된다. 이것에 의해, 각 소자에 있어서 소자 전류와 행방향 배선 저항에 의해 생기는 전위 분포가 보정되고, 각 소자에 항상 일정한 전압이 인가된다. 활성화의 진행에 따라 순차 구동 회로부(75106)의 데이터를 갱신함으로써, 활성화의 종료시까지 전위 분포 보정이 행해진다. 또한, 제어부(75105)는 활성화 전류치로부터 활성화의 진행을 모니터하고, 라인 선택부(75102)를 통해 전원(75104)이 동시에 구동하는 행방향 배선을 선택한다. 이 동작의 상세도 후술하는데, 제어부(75105)는 구동 라인 설정 신호를 라인 선택부(75102)에 송신하여 구동해야 할 행방향 배선을 설정한다.
다음에, 도 76을 참조하여 라인 선택부(75102)를 설명한다.
내부는, 내부에 m개의 스위칭 소자(SWx1∼SWxm)를 구비한 것으로, 각 스위칭 소자는 전원(75104)의 출력 전위 또는 비선택 전위인 0[V](그라운드 레벨)의 어느한쪽을 선택하고, 표면 전도형 전자 방출 소자 기판(75101)의 단자 Dx1∼Dxm을 전기적으로 접속한 것이다. 각 스위칭 소자는 제어부(75105)가 출력하는 제어 신호에 기초하여 동작하는 것인데, 예를 들면 FET, 릴레이와 같은 스위칭 소자를 조합함으로써 용이하게 구성하는 것이 가능하다. 도 76에 있어서는 1행째(Sx1)와 3행째(Sx3)의 라인이 선택되고, 행방향 배선 Dx1, Dx3에만 전원(75104)의 출력전위가 인가되며, 다른 라인은 그라운드에 접속되어 있다.
도 78은 구동 회로부(75106)의 구성을 도시한 회로도이다.
구동 회로부(75106)는 n개의 래치 회로(75401)와 D/A 컨버터(75402) 및 버퍼 증폭기(75403)로 구성되고, 표면 전도형 전자 방출 소자 기판(75101)의 n개의 열방향 배선을 구동하는 구동 신호를 발생한다. 제어부(75105)는 후술하는 순서에 의해 활성화 전류치를 기초로 하여 각 열방향 배선을 구동하는 구동 전위치 By1∼Byn을 순차 갱신한다. 제어부(75105)는 구동 전위량에 대응하여 디지털 출력 데이터(Data)를 구동 회로부(75106)의 래치 회로(76401)에 전송한다. 활성화 전류 계측→출력 데이터의 연산→래치 회로로의 데이터 전송의 일련의 작업이 완료되면, 제어부(75105)는 D/A 컨버터(75402)에 출력 데이터의 갱신을 행하기 위해 래치 클럭(Tlatch)을 모든 래치 회로(75401)에 인가하고, 동기하여 데이터의 갱신을 행한다.
다음에, 본 실시예 21에 있어서의 동일 선택 라인(본 실시예에서는 2라인 동시이므로 2개씩의 쌍)을 결정하는 방법에 대해 설명한다. 앞에 설명한 바와 같이 활성화 중의 전위 강하에 차이가 발생하는 제1 원인으로 인출 배선 저항의 차이를 들 수 있다. 본 실시예에 있어서는 이것에 대해 개선하는 방법에 대해 설명한다.
먼저, 인출 배선 저항이 행배선마다 다른 예를 도 90a, 90b를 이용하여 설명한다. 도 90a는 표면 전도형 전자 방출 소자 기판 상의 행배선 패턴 전체의 아웃라인을 모식적으로 도시한 것으로, 크게는 소자부 배선과 인출부 배선으로 나눌 수 있다. 여기에서, 인출부는 소정의 행 배선마다 패턴이 짜넣어져 접속부에 연관되어 있다. 이들 P부를 상세하게 도시한 것이 도 90b이다. 이와 같은 패턴으로 되는 것은 소위 플렉시블 배선(이후 플렉이하 함) 등을 압착하기 위한 것으로, 통상 플렉의 치수 정밀도 등의 이유로부터 도 90b에 도시한 접속부에 압착할 수 있는 플렉의 폭이 제한되고, 그 폭마다 양측으로 데드 스페이스가 필요하게 된다. 이와 같은 경우에 인출부의 저항을 각각의 행배선 번호에 대해 플롯하면 도 91a와 같이 된다. 이후의 설명에 있어서는 행 배선 수 m는 480, 플렉의 배선 단위는 80으로 설명한다. 이와 같이, 인출 배선 저항은 배선 패턴의 반복과 마찬가지로 80행마다의 반복으로 되어 있고, 각 플렉 단위마다 1∼40, 41∼80이 대칭으로 되어 있다. 여기에서 나타낸 저항치는 배선 재료, 배선의 막 두께가 결정되어 있으면 배선 패턴으로부터 용이하게 계산할 수 있으므로, 패턴 설계가 결정되면 구할 수 있다. 이와 같이 하여 구한 인출 배선 저항은 각각 Rd1, Rd2, Rd3…Rd480으로서 75109 인출 배선 저항 기억부에 기억된다. 다음에, 이와 같이 하여 구해진 인출 배선 저항에 기초하여 동시 선택 행의 조합을 도 91b에 도시한 바와 같이 행한다. 즉 배선 패턴에서 대칭으로 되어 있는 행배선 끼리를 조합하여 240조의 동시 구동 행 번호를 설정하여, 이것을 선택 라인 기억부에 기억시킨다.
계속하여, 본 실시예의 장치를 이용하여 표면 전도형 전자 방출 소자 기판(75101)을 활성화하는 순서에 대해 도 89, 78에 의해 설명한다. 활성화는 모든 소자의 If값이 목표 전류치를 초과하도록 행한다. 이때, 목표 전류치는 필요로 하는 전자 방출량 등으로부터 미리 구해진다. 본 실시예에 있어서는 최종적으로 표면 전도형 전자 방출 소자 기판(75101) 상의 각 소자의 소자 전류를 2mA가 되도록 전류 검출부(75103) 출력을 모니터하여 통전 활성화 처리를 행했다.
이하에 활성화의 플로우에 대해 설명한다.
제어부(75105)가 활성화 개시의 명령(외부에서 장치 조작자가 입력함)을 수신하면, 제어부(75105)는 행 단위로 연산 처리를 행하기 때문에 라인 선택부(75102), 전원(75104)을 제어한다.
먼저, 열방향 배선 단자 Dy1∼Dyn을 그라운드 전위가 되도록, 신호값 Data를 설정하는 한편, 행방향 배선 단자 Dx1∼Dxm에 순차 활성화 전위를 펄스 형태로 인가한다. (예를 들면, 펄스 폭 1 밀리초, 펄스 높이 18V: 이하 이 전위를 Eac라 함) 이로 인해 표면 전도형 전자 방출 소자 기판(75101)은 행 방향 단위에 순차 펄스 전위가 인가되고, 활성화가 라인 단위로 개시된다. 또, 상술한 선택 라인 기억부에 기억된 쌍에 기초하여 시간 단축을 위해 활성화는 2라인을 단위로 하여 동시에 통전 처리를 행했다.
이하, 라인을 단위로 한 통전 처리를 행하는 경우에 급전단으로부터의 거리에 의존하여 일어나는 소자 특성의 차이를 보정하기 위해 본 실시예에서 이용한 방법을 설명한다. 본 실시예에서는 행방향 배선 단자 Dx1과 Dx80의 2개를 동시에 구동할 때, 2개 중 1개에 주목하여 행방향 배선 단자 Dx1 라인 상의 n개의 소자를 활성화하는 경우에 대해 설명한다.
활성화 전압을 인가하고 있는 1행째(Dx1 라인)의 표면 전도형 전자 방출 소자군에 주목한다. 각 소자의 배선 저항을 포함한 모델로 표면 전도형 전자 방출 소자군(75701)을 표시하고, 이 소자군을 통전 활성화하는 상태를 도 92에서 설명한다. 도 92에 있어서, F1∼Fn은 행방향 배선 단자 Dx1 라인 상의 표면 전도형 전자 방출 소자, r1∼rn+1은 행배선 1에 있어서의 각 부의 배선 저항, rd1은 행 배선 Dx1의 인출 배선 저항, Ry는 각 배선 Dy1∼Dyn의 급전단으로부터 표면 전도형 전자 방출 소자까지의 배선 저항이다.
여기에서, 인출 배선을 제외한 행배선은 일정한 선폭, 두께, 재료로 형성되도록 설계되기 때문에, 제조 상의 오차를 제외하면 r1∼rn+1은 동일하다고 생각된다. 또한, 각 열배선은 어느 것이나 동일하게 설계되기 때문에 각 열배선의 Ry는 같다고 생각된다. 또, 통전 활성화의 전후에서 표면 전도형 전자 방출 소자의 등가 저항치는 변화(감소)하지만, Ry의 값에 비해 각 소자의 등가 저항은 매우 크고, 본 실시예와 같이 2라인을 동시에 구동한 경우도 Ry 양단에서의 전위 강하량은 매우 작아서, Ry는 무시해도 좋다고 생각된다. 또한, 일반적으로 표면 전도형 전자 방출 소자 F1∼Fn의 등가 저항치는 r1∼rn+1에 비해 크게 설정되어 있다.
표면 전도형 전자 방출 소자군(75701)을 활성화하기 위해, 제어부(75105)는 라인 선택부(75102)를 제어하고, 활성화 전압을 출력하는 전원(75104), 전류 검출부(75103)를 행방향 배선 단자 Dx1에 접속한다. 이로 인해 단자 Dx1은 활성화 전위 Eac로 구동된다.
한편, Dx1 라인 상의 소자의 다른 한쪽의 전극 단자인 Dy1∼Dyn 단자는 구동 회로부(75106)에 의해 구동된다. 구동 회로부(75106)는 각 소자 F1∼Fn으로부터의 활성화 전류 i1∼in을 싱크하도록 동작한다.
구동 회로부(75106)의 출력 설정 방법을 설명하기 위해, 통전 활성화를 행할 때의 각 소자로의 구동 전압 분포에 대해 설명한다.
통전 활성화를 행할 때, 소자의 전기 특성은 도 41에 도시한 바와 같은 변화를 한다. 즉, 활성화의 개시 시는 소자 전류는 거의 흐르지 않고, 통전과 함께 소자 전류가 흘러 포화된다. 이때, 인출 배선 저항 rd1에 의해 행배선 1 상의 Gy0, Gy0'의 전위가 서서히 저하한다. 이 전위 강하량을 ΔV1이라 하면, ΔV1=rd1×I/2 (여기에서 I는 도 92에 도시한 바와 같이 급전단으로부터 행 배선 Dx1로 유입하는 전류)로 표시된다.
또한, 행배선 Dx1 상의 소자군의 행배선 상의 전위를 모니터하면 배선 저항 r1∼rn의 영향으로 Gy1∼Gyn 전위는 강하한다. 이 전위 강하는 활성화의 진행과 함께 커져서 활성화의 최후에 가장 커진다. 예를 들면, 활성화 전류 2mA/1소자, r1∼rn+1=10mΩ, n=1000인 경우, 급전단으로부터 가장 먼 Fn/2소자의 단자 Gyn/2에 있어서는
ΔV2= 1/2×500×501×2mA×10mΩ∼2.5V 정도의 전위 강하가 생기게 된다. 이때, 상술한 ΔV1은 rd1이 1Ω이라 하면 ΔV1=1Ω×2mA×1000/2=1V로 되고, 양쪽에서 약 3.5V 정도의 전위 강하가 생긴다.
그래서, 이 전위 분포와 동일한 전위 분포를 구동 회로부(75106)에서 발생시키고, 각 소자에 생기는 전압 분포를 캔설하도록 Dy1∼Dyn 단자를 구동한다.
즉, 활성화의 진행에 따라 인출 배선 저항 rd1에서의 전위 강하 및 각 소자 F1∼Fn에 흐르는 전류와 배선 저항 r1∼rn에 의해 단자 Gy1∼Gyn에 생기는 전위 강하 분포를 제어부(75105)에서 연산하고, 구동 회로부(75106)의 D/A 컨버터 출력치를 설정함으로써, 출력 By1∼Byn에 전위 강하 분포를 재현할 수 있다. 각 소자 F1∼Fn의 활성화가 거의 한결같이 진행한다고 가정하면 각 소자를 흐르는 소자 전류 i1∼in은 거의 동일하고, 그 전류치는 전류 검출 회로부(75103)에서 검출되는 전류치 I를 이용하여, iave=i1=i2=…in=I/n으로 표시된다.
이때, 각 소자 F1∼Fn에 흐르는 전류와 배선 저항 r1∼rn+1에 의해 단자 Gy1∼Gyn에 생기는 전위 강하 분포에 상술한 ΔV1을 가한 전위 강하 즉, 구동 회로부(75106)의 출력 단자에 출력해야 할 전위 By1∼Byn은 배선 저항치 r1∼rn과 iave를 이용하여,
로 산출된다. 여기에서 배선 저항 r1∼rn은 설계적으로는 통상 동일하고 실제도거의 동일하므로 실효적으로는 r=R1/n(여기에서 R1은 미리 측정한 1행째의 행배선 저항치)로서 문제없다. 그래서 수학식 14를 일반화하여
활성화의 진행에 따라 변화하는 활성화 전류를 측정하여 상기 식에 의해 각 출력 전위 By1∼Byn을 순차 산출하고, 디지털 출력 데이터를 제어부(75105)는 구동 회로부(75106)의 래치 회로(75401)에 전송한다. 전류 계측→출력 데이터의 연산→래치부로의 데이터 전송의 일련의 작업이 완료되면, 제어부(75105)는 D/A 데이터의 갱신을 행하기 위해 래치 클럭을 모든 래치 회로(75401)에 인가하고, 동기하여 데이터 갱신을 행한다. 이로 인해, 구동 회로부(75106)는 소자 F1∼Fn의 단자 Gy1∼Gyn에 생기는 전위 강하 분포와 동일한 전위 분포를 발생한다. 이것에 의해 각 소자 F1∼Fn의 단자 사이에 인가되는 전압은 소자 번호, 활성화의 진행에 따르지 않고 일정하게 할 수 있다.
도 93은 활성화의 개시와 종료 시에 소자 F1∼Fn의 양단에 인가되는 전위 분포를 도시한 것이다. 도 93a는 활성화 개시 직후의 전위 분포를 도시하고 있다. 횡축은 소자 번호 F1∼Fn이고, 소자의 위치를 나타내고 있다. 종축은 소자 양단의 단자 전위를 나타내고 있다. 활성화의 개시 직후는 상술한 바와 같이 각 소자를흐르는 전류는 적다. 따라서, 전원(75104)으로부터 인가하는 활성화 전위 Eac=18V가 각 소자의 단자 Gy1∼Gyn에 인가된다. 또한, 활성화 전류가 거의 흐르지 않으므로 구동 회로부(75106)의 설정 전위치도 거의 0으로 되고, 구동 회로부(75106)의 출력 By1∼Byn 및 버퍼 증폭기(75403)의 출력도 거의 0V로 된다. 이로 인해 각 소자에는 일정한 인가 전압 ∼18V가 인가되어 활성화가 진행된다.
또한, 도 93b는 활성화 종료 시의 전압 분포를 나타내고 있다. 활성화 종료 시는 상술한 바와 같이 각 소자를 흐르는 전류는 거의 2mA로 되어 있다. 따라서, 전원(75104)으로부터 인가하는 활성화 전위 Eac=18V가 각 소자의 단자 Gy1∼Gyn에 인가되는 사이에 배선 저항의 전위 강하의 영향으로 저하한다. 이때, 구동 회로부(75106)의 설정 전위치는 상술한 수학식 15에 기초하여 75105 제어부에 의해 산출함으로써 구동 회로부(75106) 출력 By1∼Byn 및 버퍼 증폭기(75403) 출력의 분포는 Gy1∼Gyn의 분포와 동일하게 된다. 이로 인해 각 소자에는 일정한 인가 전압 ∼18V가 인가되어 활성화가 진행된다.
즉, 활성화의 진행에 따라 소자 전류가 인가되면 배선 저항의 영향으로 소자에 인가되는 전압에 분포가 항상 변화한다. 이때, 전위 분포량을 산출하여 구동 회로부(75106)의 설정 출력치로서 설정하고, 구동 회로부(75106)의 출력 By1∼Byn을 순차 갱신함으로써 활성화의 개시부터 종료까지 모든 소자가 일정한 전압으로 활성화된다. 그리고, 각 소자의 평균 소자 전류 iave가 2mA에 도달할 때 활성화를 종료했다.
이상, 설명에 있어서는 행 배선 Dx1 상의 소자 활성화의 설명을 행했지만,다른 라인 상의 소자를 활성화할 때도 전부 동일하게 적용할 수 있다. 본 실시예 21에 있어서는 활성화 라인을 순차 전환하면서 복수 동시 진행으로 통전 활성화를 행했다. 이때, 본 실시예에 있어서는 2개의 라인을 동시에 통전 활성화 처리하고 있기 때문에, 동시 통전 활성화 라인의 선택에 관해 고려할 필요가 있는데, 이것에 대해서는 상술한 바와 같이, 미리 선택 라인 기억부(75107)에 기억한 쌍의 행번호의 배선을 선택하여 행하기 때문에, 전위 강하량(즉, 구동 회로부(75106)의 전위 분포 발생량)이 동일하게 되어 동시 구동에 의한 소자 인가 전압의 차이가 발생하지 않는다.
이와 같이 하여 표면 전도형 전자 방출 소자 기판(75101)의 활성화를 종료한다. 활성화 전류와 배선 저항에 의한 전위 강하를 보상하기 위해 구동 회로부(75106)의 출력 By1∼Byn을 순차 갱신함으로써 활성화의 개시부터 종료까지 모든 소자가 일정한 전압으로 균일하게 활성화되고, 2라인을 동시에 구동함으로써 1라인씩을 구동하고 있던 경우에 비해 절반의 처리 시간으로 통전 활성화 처리가 완료되었다.
또, 본 실시예 21에 있어서는 전원(75104) 출력을 정으로 하여 단자 Dx1부터 단자 Dy1∼yn에 전류를 흐르게 하는 방향으로 활성화를 행했지만, 이것과는 극성을 반대로 하여 단자 Dy1∼Dyn으로부터 단자 Dx1측으로 전류를 흐르게 하도록 활성화를 행해도 좋다. 이 경우는 전위 분포도 반대로 되기 때문에, 버퍼 증폭기(75403)를 (-1)배의 반전 버퍼 증폭기로서 전류를 소스하도록 설정함으로써 전부 동일한 효과를 기대할 수 있다.
또한, 본 실시예 21에 있어서 구동 회로부(75106)는 표면 전도형 전자 방출 소자 기판(75101)의 열방향 배선 수 n과 동일한 수의 D/A 컨버터로 구성했지만, 보상 전위 분포의 형태는 도 93에 도시한 바와 같이 완만하게 변화하기 때문에, D/A 컨버터의 수를 압축하고, 압축한 열방향 배선 단자에 인가해야 할 전위치를 저항 분할에 의해 규정해도 좋다. 이것에 의해 D/A 컨버터의 수를 줄여서 비용 절감을 가능하게 한다.
또한, 열배선 방향의 소자 수 n이 커진 경우, 소자 전류 계측→출력 데이터의 연산→데이터 전송의 일련의 작업은 시간이 걸릴 가능성이 있다. 이것을 처리할 때, 각 소자마다 병렬하여 처리하거나, 전류치와 배선 저항치를 열방향 배선 상의 위치로부터 보상 전위치를 발생하는 룩업 테이블(LUT) 참조 방식을 이용함으로써 시간 단축이 도모된다.
이상 설명한 바와 같이 본 실시예 형태의 통전 활성화 장치에 따르면, 모든 소자의 전자 방출 특성이 균일화된다. 이로 인해, 이 전자원 기판을 이용하여 휘도 또는 농도의 차이가 적은 고품위의 화상 표시 장치가 실현된다.
[실시예 22]
본 발명의 실시예 22에 따른 활성화 장치의 구성은 실시예 21과 동일하므로 설명은 생략한다. 실시예 22에 있어서 다른 것은 선택 조합의 방법이므로 이것에 대해 설명한다.
앞에 설명한 바와 같이, 활성화를 행하는 단위(본 실시예의 경우는 행)에서, 동시에 선택한 단위로 각각의 활성화 전류가 다른 경우, 소자 인가 전압에 차이가발생하여 특성 오차의 원인이 된다. 이와 같은 활성화 전류가 다른 것으로 되는 원인으로서 활성화 시의 재료 개스의 압력 분포가 배기관을 포함한 진공 용기의 구조적인 요인에 의해 생기는 것이다. 그래서 실시예 22에서는 구조적인 요인에 의해 생기는 활성화 재료 개스의 분포에 기초하여 동시 구동을 행하는 행 배선을 설계 시에 미리 결정하는 것이다.
실시예 22에 있어서의 진공 용기의 구조는 도 71에 도시한 것과 마찬가지로 4개의 배기관에 의해 진공 배기 장치 및 활성화 재료 개스 공급원에 접속되어 있다. 이 경우의, 재료 개스 압력 분포는 도 72와 같이 되지만, 이 분포에 대해 더욱 도 94a, 94b를 이용하여 설명한다. 재료 개스 분포도에 소자 매트릭스부를 도시한 것이 도 94도이다. 실제로, 활성화 전류에 영향을 주는 것은 이 도면의 소자 매트릭스부의 압력 분포이고 이 부분의 단면 A-A에 있어서의 압력 분포를 모식적으로 도시한 것이 도 94b이다. 이 도면에 있어서 횡축은 매트릭스의 행배선 번호이고, 실시예 21과 마찬가지로 m=480으로 이하의 설명을 행한다. 도면과 같이, 구조적으로 대칭인 경우는 압력 분포는 행 배선 번호를 따라 중앙에서 대칭으로 되는 것을 알 수 있다. 이와 같은 압력 분포는 진공 용기의 구조, 활성화 재료 개스의 종류, 공급 압력 등을 결정하면 결정되는 것으로 미리 예상할 수 있다.
다음에, 도 95를 이용하여 선택 라인의 조합을 행하는 방법에 대해 설명한다. 도 95의 (a)는 도 94b에 도시한 행배선 번호를 따른 활성화 재료 개스 분포에 대해 일부의 배선 번호에 관해 플롯하여 도시한 것으로, 그들에 대응하여 2행 배선끼리를 조합한 것이 도 95의 (b)의 표이다. 이 도면과 같이 활성화 개스 압력이동일한 값의 행배선끼리를 조합시킨다. 구체적으로는, 1과 480, 2와 479…n과 481-n(여기에서 n은 1∼240의 정수), …239와 240의 240조만이 만들어진다. 도 95의 (b)의 표를 선택 라인 기억부에 저장하여 본 실시예에서도 실시예 21과 마찬가지로 2행 배선마다의 동시 구동으로 했다.
이후, 이것을 따라 활성화 장치가 동작하고, 전위 강하가 보상되어 활성화가 행해지는 순서에 대해서는 실시예 21과 마찬가지이기 때문에 설명은 생략한다.
이상 설명한 바와 같이, 그룹 분류된 행배선 번호끼리가 동시에 선택되어 활성화되고, 본 실시예 22의 통전 활성화 장치에 따르면, 모든 소자의 전자 방출 특성이 균일화된다. 이로 인해, 이 전자원 기판을 이용하여 휘도 또는 농도의 차이가 적은 고품위의 화소 표시 장치가 실현된다.
이상, 실시예 21, 22에서 활성화 시에 동일하게 선택하는 행 배선을 미리 설정하기 위한 설계치로서 인출 배선 저항 및 진공 용기의 설계 구조에 기인하는 활성화 개스의 분포에 대해 설명했지만, 미리 활성화 시의 전압 분포의 차이를 예측할 수 있는 것이면 이것에 한정되지 않고 새로운 상관이 판명된 때에 적절하게 추가하면 좋다. 또한, 동시 구동하는 라인 수로서 2에 대해 설명했지만, 이것에 한정되지 않고 멀티 표면 전도형 전자 방출 소자 기판의 발열 강도 등에 의해 최대 라인 수가 결정된다. 또한, 조합하는 행 배선에 대응하는 인출 배선 저항, 개스 압력으로서 완전하게 일치하고 있는 경우만이 아니라, 전압 강하 분포의 차가 오차로서 무시할 수 있는 정도이면, 동시 구동의 조합으로서 사용할 수 있는 것은 말할 것도 없다.
이상 설명한 바와 같이 본 실시예에 따르면, 복수의 표면 전도형 전자 방출 소자가 행배선과 그것에 직교하는 열배선에 의해 매트릭스 접속된 멀티 표면 전도형 전자 방출 소자의 활성화에 있어서, 행 또는 열 배선을 선택하여 동시에 복수의 라인을 통전 활성화 처리를 행하고, 그때에 발생하는 배선 상의 전압 분포를, 그들의 배선과 직교하는 열 또는 행 배선으로부터 보상하는 활성화 방법에 있어서, 미리 표면 전도형 전자 방출 소자 기판의 설계치로부터 동시에 선택하는 라인의 조합을 설정함에 따라, 모든 소자의 전자 방출 특성이 균일화되고, 이 전자원 기판을 이용하여 휘도 또는 농도의 차이가 적은 고품위의 화상 표시 장치가 실현된다.
이상 설명한 바와 같이 본 발명에 따르면, 특히 매트릭스 접속된 각 전자 방출 소자의 전자 방출 특성의 차이를 적게 하는 것이 가능해진다.
본 발명의 다른 실시예는 그 기술적 사상 및 그 범위를 벗어남이 없이 구현될 수 있기 때문에, 본 발명은 특정 실시예에 한정되는 것이 아니고 첨부된 청구범위에 의해 정의된다는 것을 알 수 있을 것이다.
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- 복수의 전자 방출 소자를 갖는 전자원을 제조하기 위한 전자원 제조 방법에 있어서,교차하여 배열되어 있는 복수의 행 배선 및 열 배선으로 이루어진 매트릭스 배선을 통해, 상기 복수의 행 배선중 복수의 선택된 행 배선에 접속된 상기 전자 방출 소자중 적어도 일부로서 역할을 하는 복수의 전도성 부재에 전압을 인가하는 인가 단계를 포함하고,상기 인가 단계에서, 상기 복수의 전도성 부재의 제1 부분에 상기 복수의 선택된 행 배선을 통해 전위를 인가하고, 상기 복수의 전도성 부재의 제2 부분에 상기 복수의 열 배선 각각을 통해 전위를 인가하여, 상기 복수의 선택된 행 배선 각각과 상기 복수의 열 배선 각각을 통해 인가된 전위 간의 전위차로 결정된 전압을 상기 복수의 전도성 부재 각각에 인가하도록 하고,상기 선택된 행 배선에 접속된 상기 복수의 전도성 부재의 상기 제1 부분 각각에서의 전위 간의 차에 기인하여, 상기 선택된 행 배선에 접속된 상기 복수의 전도성 부재 각각에 인가되는 전압의 차를 완화시키도록, 상기 복수의 전도성 부재의 상기 제2 부분에 인가되는 전위는 상기 선택된 행 배선 각각을 통해 흐르는 전류의 평균값에 기초하여 설정되는 것을 특징으로 하는 전자원 제조 방법.
- 제69항에 있어서,상기 인가 단계는 상기 복수의 행 배선 각각이 적어도 일회 선택될 때까지 복수회 수행되는 것을 특징으로 하는 전자원 제조 방법.
- 제69항에 있어서,상기 인가 단계는 동시에 선택될 상기 복수의 행 배선을 결정하는 단계를 포함하는 것을 특징으로 하는 전자원 제조 방법.
- 제71항에 있어서,상기 결정하는 단계에서, 선택되는 행 배선을 통해 흐르는 전류가 선정된 값이 되면, 상기 행 배선이 제외되는 것을 특징으로 하는 전자원 제조 방법.
- 제71항에 있어서,동시에 선택될 상기 복수의 행 배선은 서로 인접하지 않는 행 배선인 것을 특징으로 하는 전자원 제조 방법.
- 제71항에 있어서,동시에 선택될 상기 복수의 행 배선은 상기 행 배선이 선택되면 실질적으로 동일한 전류가 흐르는 행 배선인 것을 특징으로 하는 전자원 제조 방법.
- 제71항에 있어서,동시에 선택될 상기 복수의 행 배선은 상기 행 배선이 선택되면 상기 복수의 열 배선 각각을 통해 실질적으로 동일한 전위가 인가되는 행 배선인 것을 특징으로 하는 전자원 제조 방법.
- 제69항 내지 제75항중 임의의 한 항에 있어서,상기 복수의 선택된 행 배선의 수를 변경하면서 상기 전압을 복수회 인가하는 단계를 더 포함하는 것을 특징으로 하는 전자원 제조 방법.
- 제69항 내지 제75항중 임의의 한 항에 있어서,상기 복수의 선택된 행 배선의 수는 상기 인가 단계에서 상기 전도성 부재에 인가된 전력에 기초하여 결정되는 것을 특징으로 하는 전자원 제조 방법.
- 제69항 내지 제75항중 임의의 한 항에 있어서,상기 복수의 선택된 행 배선은, 상기 복수의 선택된 행 배선에 인가된 전위및 상기 열 배선에 접속된 상기 복수의 전도성 부재 각각의 상기 제2 부분에 인가된 전위 간의 차가 선정된 값보다 작게 되도록 결정되는 것을 특징으로 하는 전자원 제조 방법.
- 제69항 내지 제75항중 임의의 한 항에 있어서,상기 인가 단계에서, 상기 복수의 열 배선 각각에 인가되는 전위는 상기 복수의 선택된 행 배선에 인가된 전위 및 상기 열 배선 각각에 접속된 상기 복수의 전도성 부재 각각의 상기 제2 부분에 인가된 전위 간의 차가 선정된 값보다 작게 되도록 결정되는 것을 특징으로 하는 전자원 제조 방법.
- 제69항 내지 제75항중 임의의 한 항에 있어서,상기 평균값을 구하기 위해 상기 복수의 선택된 행 배선 각각에 흐르는 전류값을 이용하는 지의 여부를 결정하는 단계를 더 포함하는 것을 특징으로 하는 전자원 제조 방법.
- 제80항에 있어서,상기 결정 단계에서, 상기 복수의 선택된 행 배선 각각에 흐르는 전류값의 최대값 및 최소값 간의 차에 기초하여 결정되는 것을 특징으로 하는 전자원 제조 방법.
- 제80항에 있어서,상기 결정 단계에서, 상기 복수의 선택된 행 배선 각각에 흐르는 전류값의 최대값 및 최소값 간의 차에 기초하여 결정되는 것을 특징으로 하는 전자원 제조 방법.
- 제69항 내지 제75항중 임의의 한 항에 있어서,상기 인가 단계에서, 상기 전도성 부재에 인가된 전압은 선정된 값보다 크게 되도록 제어되는 것을 특징으로 하는 전자원 제조 방법.
- 제69항 내지 제75항중 임의의 한 항에 있어서,상기 인가 단계에서, 상기 전도성 부재에 인가된 전압은 선정된 값보다 크게 되도록 상기 복수의 열 배선 각각에 인가된 전위에 의해 제어되는 것을 특징으로 하는 전자원 제조 방법.
- 제69항 내지 제75항중 임의의 한 항에 있어서,상기 복수의 행 배선 중 선택될 대상 배선이 아닌 행 배선을 결정하는 단계를 더 포함하는 것을 특징으로 하는 전자원 제조 방법.
- 제85항에 있어서,상기 대상 배선이 아닌 상기 행 배선은 비정상인(abnormal) 행 배선인 것을 특징으로 하는 전자원 제조 방법.
- 제85항에 있어서,상기 대상 배선이 아닌 상기 행 배선은, 상기 행 배선을 흐르는 전류의 값이 선정된 범위 내에 있지 않는 것을 특징으로 하는 전자원 제조 방법.
- 제85항에 있어서,상기 대상 배선이 아닌 상기 행 배선은, 상기 행 배선을 흐르는 전류의 변화율이 선정된 범위 내에 있지 않는 것을 특징으로 하는 전자원 제조 방법.
- 제85항에 있어서,상기 대상 배선이 아닌 상기 행 배선에 접속된 상기 전자 방출 소자중 적어도 일부로서 역할을 하도록 전도성 부재에 전압을 인가하는 단계를 더 포함하는 것을 특징으로 하는 전자원 제조 방법.
- 제89항에 있어서,상기 인가 단계에서, 상기 대상 배선이 아닌 상기 행 배선이 선택되고 상기 대상 배선이 아닌 상기 선택된 행 배선을 통해 선정된 전위가 인가되며, 상기 복수의 열 배선 각각을 통해 상기 대상 배선이 아닌 상기 선택된 행 배선으로부터 상기 제1 부분에 인가된 전위와 다른 전위가 상기 대상 배선이 아닌 상기 선택된 행 배선에 접속된 상기 전도성 부재의 상기 제2 부분에 인가되는 것을 특징으로 하는 전자원 제조 방법.
- 제89항에 있어서,상기 인가 단계에서, 상기 대상 배선이 아닌 상기 행 배선이 선택되고 상기 대상 배선이 아닌 상기 선택된 행 배선을 통해 선정된 전위가 인가되며, 상기 복수의 열 배선 각각을 통해 상기 대상 배선이 아닌 상기 선택된 행 배선으로부터 상기 제1 부분에 인가된 전위와 다른 전위가 상기 대상 배선이 아닌 상기 선택된 행 배선에 접속된 상기 전도성 부재의 상기 제2 부분에 인가되며,상기 전도성 부재의 상기 제2 부분에 인가된 전위는, 상기 선택된 행 배선에 접속된 상기 복수의 전도성 부재의 상기 제1 부분 각각에서의 전위 간의 차에 기인하여, 상기 선택된 행 배선에 접속된 상기 복수의 전도성 부재 각각에 인가된 전압의 차를 완화하도록 설정되는 것을 특징으로 하는 전자원 제조 방법.
- 제69항 내지 제75항중 임의의 한 항에 있어서,상기 인가 단계에서 동시에 선택될 복수의 행 배선을 결정하는 단계를 더 포함하고,상기 결정 단계에서 상기 복수의 행 배선 각각의 배선 저항이 측정되고 동시에 선택될 상기 복수의 행 배선은 상기 배선 저항에 기초하여 선택되는 것을 특징으로 하는 전자원 제조 방법.
- 제92항에 있어서,상기 전도성 부재를 배치하는 단계를 더 포함하고,상기 결정 단계는 상기 전도성 부재의 배치 단계 전에 수행되는 것을 특징으로 하는 전자원 제조 방법.
- 제92항에 있어서,상기 전도성 부재에서의 전자 방출 부분으로서 기능을 하는 갭을 형성하는 단계를 더 포함하고,상기 결정 단계는 상기 갭의 형성 단계 전에 수행되는 것을 특징으로 하는 전자원 제조 방법.
- 제94항에 있어서,상기 결정 단계는 상기 전도성 부재를 형성하는 단계 이후 상기 갭의 형성 단계 이전에 수행되는 것을 특징으로 하는 전자원 제조 방법.
- 제69항 내지 제75항중 임의의 한 항에 있어서,상기 인가 단계는 동시에 선택될 복수의 행 배선을 결정하는 결정 단계를 포함하고,상기 결정 단계에서, 동시에 선택될 상기 복수의 행 배선은 상기 복수의 행 배선 각각에 접속된 인출 배선에서의 전위 강하에 기초하여 결정되는 것을 특징으로 하는 전자원 제조 방법.
- 제69항 내지 제75항중 임의의 한 항에 있어서,상기 인가 단계는 동시에 선택될 복수의 행 배선을 결정하는 결정 단계를 포함하고,상기 결정 단계에서, 동시에 선택될 상기 복수의 행 배선은 상기 전도성 부재 각각의 위치에서의 분위기에 기초하여 결정되는 것을 특징으로 하는 전자원 제조 방법.
- 제97항에 있어서,상기 결정 단계에서, 동시에 선택될 상기 복수의 행 배선은 상기 전도성 부재 각각의 위치에서의 분위기 압력에 기초하여 결정되는 것을 특징으로 하는 전자원 제조 방법.
- 제69항 내지 제75항중 임의의 한 항에 있어서,상기 제1 부분에 인가되는 전위의 변화에 따라 상기 제2 부분에 인가되는 전위가 변화되는 것을 특징으로 하는 전자원 제조 방법.
- 제69항 내지 제75항중 임의의 한 항에 있어서,상기 제2 부분에 인가되는 전위, 상기 제1 부분에 인가되는 전위, 또는 상기 제1 부분과 상기 제2 부분 모두에 인가되는 전위는 펄스로서 인가되는 것을 특징으로 하는 전자원 제조 방법.
- 제69항 내지 제75항중 임의의 한 항에 있어서,상기 인가 단계에서, 행 배선을 선택하여 상기 선택된 행 배선에 접속되는 상기 전도성 부재에 상기 전압을 시간 간격을 두고 인가하며, 상기 시간 간격을 두고 또 다른 행 배선을 선택하여 상기 도 다른 선택된 행 배선에 접속된 상기 전도성 부재에 상기 전압을 인가하는 것을 특징으로 하는 전자원 제조 방법.
- 전자원, 상기 전자원으로부터의 전자의 조사시 화상을 형성하기 위한 화상 형성 부재를 갖는 화상 형성 장치의 제조 방법에 있어서,제69항 내지 제75항중 임의의 한 항에 따른 제조 방법을 이용하여 전자원을 제조하는 단계; 및상기 전자원 및 상기 화상 형성 부재를 조립하는 단계를 포함하는 것을 특징으로 하는 화상 형성 장치의 제조 방법.
- 복수의 전자 방출 소자를 갖는 전자원 제조 장치에 있어서,교차하여 배열되어 있는 복수의 행 배선 및 열 배선으로 이루어진 매트릭스 배선을 통해, 상기 복수의 행 배선중 복수의 선택된 행 배선에 접속된 상기 전자 방출 소자중 적어도 일부로서 역할을 하는 복수의 전도성 부재에 전압을 인가하기 위한 인가 수단을 구비하고,상기 인가 수단은, 상기 복수의 전도성 부재의 제1 부분에 상기 복수의 선택된 행 배선을 통해 전위를 인가하고, 상기 복수의 전도성 부재의 제2 부분에 상기 복수의 열 배선 각각을 통해 전위를 인가하여, 상기 복수의 선택된 행 배선 각각과 상기 복수의 열 배선 각각을 통해 인가된 전위 간의 전위차로 결정된 전압을 상기 복수의 전도성 부재 각각에 인가하도록 하고,상기 선택된 행 배선에 접속된 상기 복수의 전도성 부재의 상기 제1 부분 각각에서의 전위 간의 차에 기인하여, 상기 선택된 행 배선에 접속된 상기 복수의 전도성 부재 각각에 인가되는 전압의 차를 완화시키도록, 상기 복수의 전도성 부재의 상기 제2 부분에 인가되는 전위는 상기 선택된 행 배선 각각을 통해 흐르는 전류의 평균값에 기초하여 설정되는 것을 특징으로 하는 전자원 제조 장치.
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