JP3715757B2 - 電子源の製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、複数の表面伝導型放出素子をマトリクス状に配置した電子源の製造方法に関するものである。
【0002】
【従来の技術】
従来から、電子放出素子として熱陰極素子と冷陰極素子の2種類が知られている。このうち冷陰極素子では、例えば表面伝導型放出素子や、電界放出型素子(以下FE型と記す)や、金属/絶縁層/金属型放出素子(以下MIM型と記す)などが知られている。
【0003】
FE型の例としては、例えば、W. P. Dyke & W. W. Dolan,“Field emission”, Advance in Electron Physics, 8, 89 (1956)や、或は、C. A. Spindt,“Physical properties of thin-film field emission cathodes with molybdenium cones”, J. Appl. Phys., 47, 5248 (1976)などが知られている。
【0004】
また、MIM型の例としては、例えば、C. A. Mead,“Operation of tunnel-emission Devices, J. Appl. Phys., 32,646 (1961)などが知られている。
【0005】
表面伝導型放出素子としては、例えば、M. I. Elinson, Radio E-ng. Electron Phys., 10, 1290, (1965)や、後述する他の例が知られている。
【0006】
表面伝導型放出素子は、基板上に形成された小面積の薄膜に、膜面に平行に電流を流すことにより電子放出が生ずる現象を利用するものである。この表面伝導型放出素子としては、前記エリンソン(Elinson)等によるSnO2薄膜を用いたものの他に、Au薄膜によるもの[G. Dittmer:“Thin Solid Films”, 9,317 (1972)]や、In2O3/SnO2薄膜によるもの[M. Hartwell and C. G. Fonstad:”IEEE Trans. ED Conf.”,519 (1975)]や、カーボン薄膜によるもの[荒木久 他:真空、第26巻、第1号、22(1983)]等が報告されている。
【0007】
これらの表面伝導型放出素子の素子構成の典型的な例として、図18に前述のM. Hartwellらによる素子の平面図を示す。同図において、3001は基板で、3004はスパッタで形成された金属酸化物よりなる導電性薄膜である。導電性薄膜3004は図示のようにH字形の平面形状に形成されている。この導電性薄膜3004に、後述の通電フォーミングと呼ばれる通電処理を施すことにより、電子放出部3005が形成される。図中の間隔Lは、0.5〜1[mm],幅Wは、0.1[mm]に設定されている。尚、図示の便宜から、電子放出部3005は導電性薄膜3004の中央に矩形の形状で示したが、これは模式的なものであり、実際の電子放出部の位置や形状を忠実に表現しているわけではない。
【0008】
M. Hartwellらによる素子をはじめとして上述の表面伝導型放出素子においては、電子放出を行う前に導電性薄膜3004に通電フォーミングと呼ばれる通電処理を施すことにより電子放出部3005を形成するのが一般的であった。即ち、通電フォーミングとは、前記導電性薄膜3004の両端に電圧を印加して通電し、導電性薄膜3004を局所的に破壊もしくは変形もしくは変質せしめ、電気的に高抵抗な状態の電子放出部3005を形成することである。尚、局所的に破壊もしくは変形もしくは変質した導電性薄膜3004の一部には亀裂が発生する。この通電フォーミング後に導電性薄膜3004に適宜の電圧を印加した場合には、前記亀裂付近において電子放出が行われる。
【0009】
上述の表面伝導型放出素子は、構造が単純で製造も容易であることから、大面積にわたり多数の素子を形成できる利点がある。そこで、例えば本出願人による特開昭64−31332において開示されるように、多数の素子を配列して駆動するための方法が研究されている。
【0010】
また、表面伝導型放出素子の応用については、例えば、画像表示装置、画像記録装置などの画像形成装置や、荷電ビーム源、等が研究されている。
【0011】
特に画像表示装置への応用としては、例えば本願出願人によるUSP5,066,883や特開平2−257551号公報や特開平4−28137号公報において開示されているように、表面伝導型放出素子と電子ビームの照射により発光する蛍光体とを組み合わせて用いた画像表示装置が研究されている。このような表面伝導型放出素子と蛍光体とを組み合わせて用いた画像表示装置は、従来の他の方式の画像表示装置よりも優れた特性が期待されている。例えば、近年普及してきた液晶表示装置と比較しても、自発光型であるためバックライトを必要としない点や、視野角が広い点が優れていると言える。
【0012】
【発明が解決しようとする課題】
上述した従来の表面伝導型放出素子のように、製造工程において通電によるフォーミング(高抵抗化処理)を行う電子放出素子を画像形成装置に応用する場合には、以下のような問題があった。
【0013】
平板型CRTをはじめとして、表面伝導型放出素子を応用した各種画像形成パネルにおいては、当然のことながら高品位・高精細な画像が望まれる。これを実現するには、例えば単純マトリクス配線された多数の表面伝導型放出素子を用いる。このため、行および列の数が数百〜数千にも達する素子配列が必要となり、かつ各表面伝導型放出素子の素子特性が均一であることが望まれる。
【0014】
しかしながら、例えば、これら素子のフォーミングに際して、各電子放出素子の電子放出部を形成する導電性薄膜に印加する電圧波形などをはじめとするフォーミングの条件によって、表面伝導型放出素子の電子放出特性が変化する場合がある。更に、単純マトリクス配線の場合、特定の1つの導電性薄膜のみをフォーミングしようとしても他の導電性薄膜への電流の回り込みが発生してしまう。従って、他の未フォーミングの導電性薄膜に影響を与えずに、1つの導電性薄膜毎に電流を集中させてフォーミングすることは極めて困難であった。このため、マトリクス状に配線された全ての導電性薄膜を同一条件でフォーミングできなくなり、フォーミング後の表面伝導型放出素子の電子放出特性がばらついてしまうという問題があった。
【0015】
そこで、本願発明者らは、マトリクス状に配線された素子を複数のグループに分割し、各グループ単位に順次フォーミング用の電圧を印加することにより電子放出部を作成するための導電性薄膜の高抵抗化処理を行った。即ち、図9に示すようなM行N列に配線された導電性薄膜に対して、例えば1行単位で順次フォーミング用電圧を印加した。図中、EY1〜EYNおよびEX1〜EXMは電極を示している。
【0016】
図10は、図9に示すように配線された導電性薄膜に対して、例えば2行目の導電性薄膜(図中、黒色で示す)にフォーミング用電圧を印加する場合の例を示す図である。この図10で示されるように、電極EX2にはフォーミング用の電圧源を接続し、他の電極はグランドレベル、即ち0Vに接続した。この方法によれば、原理的には2行目の導電性薄膜だけにフォーミング用電圧が印加され、他の導電性薄膜には電圧が印加されたり、或は電流が回り込んだりすることはない。実際にこの方法でフォーミングを行なったところ、これらマトリクス状に配線された表面伝導型放出素子の電子放出特性の均一化がみられた。
【0017】
しかしながら、それでも電子放出特性のバラツキを完全になくすることは困難であり、特にマトリクス配線の片側(電圧源から遠い側)に沿って、電子放出特性の劣る素子が多くなるという問題があった。より具体的には、フォーミング時に給電端から遠い側、即ち図10において、図中右側に位置する表面伝導型放出素子の電子放出特性が劣るという傾向があった。このようなマトリクス電子源を画像形成装置の電子源として用いた場合には、画像の片側の発光輝度或は濃度が不足することとなり、表示画像の品が低下するという不都合が生じていた。
【0018】
本願発明者等は、上述した問題点の発生原因について鋭意研究し、その発生原因を以下のように究明した。
【0019】
上述した図10に示す方法では、原理的には上述したように1行の導電性薄膜だけにフォーミング用電圧を印加することができるが、配線電極EX1〜EXM、EY1〜EYNの電気抵抗は実際は“0”ではないため、そこに電流が流れる際には電圧降下が発生する。そこで、図10においてフォーミング用電圧を印加している2行目の導電性薄膜群に着目し、その配線抵抗を含めたモデルを図11(a)に示す。
【0020】
図11(a)において、F1〜FNは表面伝導型放出素子の電子放出部を形成する導電性薄膜、r1〜rNは行配線EX2における各部の配線抵抗、ryは各列配線EY1〜EYNの給電端子から各導電性薄膜までの配線抵抗である。一般には、行配線EX2は一定の線幅、厚さ、材料で形成するように設計されるため、製造上のバラツキを除けばr1〜rNは等しいと考えてよい。また各列配線EY1〜EYNは一般にはどれも等しく設計されるので、製造上のバラツキを除けば各配線の抵抗ryは等しいと考えてよい。
【0021】
この図11(a)に示すモデルに流れる電流を説明するための図を、図11の(b)に示す。図11の(b)において、フォーミング用電源から供給される電流をI、各導電性薄膜F1〜FNに流れる電流をそれぞれi1〜iNとしたとき、
【0022】
【数1】
【0023】
I= Σik (k=1〜N)
なる関係がある。
【0024】
また、行方向の各部の配線抵抗r1〜rNに流れる電流を、それぞれir1〜irNとしたとき、
【0025】
【数2】
【0026】
irp=I−Σik
と表すことができる。ここでΣはk=0〜k=p−1の和を示し、i0=0、pは1〜Nの整数を示している。
【0027】
即ち、例えば抵抗r1に流れる電流ir1は、1行の全導電性薄膜に流れる電流の和と等しく、抵抗r2に流れる電流ir2は1行の全導電性薄膜に流れる電流の和から導電性薄膜F1に流れる電流i1を差し引いたものと等しい。また、抵抗rNに流れる電流irNは、導電性薄膜FNに流れる電流iNと一致する。従って、行方向配線に関しては、フォーミング用電源に近い部分ほど大きな電流が流れることが分かる。
【0028】
また各配線抵抗r1〜rNでは、各々に流れる電流値に応じて電圧降下が発生するため、各導電性薄膜にかかる電圧は、図13(a)に示すグラフ図の様になる。尚、図13(a)において、横軸は各導電性薄膜の番号を、縦軸は各導電性薄膜にかかる電圧を示す。尚、縦軸のEfはフォーミング用電圧源の出力電圧である。
【0029】
図13(a)によれば、フォーミング用電源に近い導電性薄膜ほど大きな電圧がかかることが分かる。従って、フォーミング用電源の出力電圧を0Vから徐々に上昇させていった場合、同一行の導電性薄膜であっても全で同時にフォーミング(高抵抗化)されるのではなく、電圧源に近い導電性薄膜F1から順にフォーミングされてゆくことが分かる。
【0030】
この場合の問題点について、導電性薄膜F1〜FNまでがフォーミングされる過程を、図13(b)を用いて説明することで明らかにする。
【0031】
まずフォーミング用電源の出力電圧Eを図示のように時間とともに直線的に上昇させていく。すると各導電性薄膜には上述した図13の(a)で説明したような比率で電圧が印加される。ここで各導電性薄膜が電圧Vformによりフォーミングされるものとすれば、時間Tf1においてまず導電性薄膜F1がフォーミングされる。この導電性薄膜F1の抵抗値は、フォーミングされた後に大幅に高くなる。このモデルを簡単化するため、フォーミング後の導電性薄膜(表面伝導型放出素子)には電流が流れないとすれば、導電性薄膜F1がフォーミングされた時点でのモデルは図12に示すようになる。この時、配線抵抗r1で発生する電圧降下は(r1×i1)だけ減少する。このときフォーミング前後で変化する電圧分布を図14(a)に示す。この図14(a)に示すように、各導電性薄膜のフォーミング後は全体的に電圧分布が上昇するが導電性薄膜F2にかかる印加電圧は、フォーミング電圧Vformに達することがなく、導電性薄膜F2がフォーミングされない。そのため、この導電性薄膜F2がフォーミングされるためには前述の電源の出力電圧Eが上昇されて、導電性薄膜F2への印加電圧がフォーミング電圧Vformに達するのを待たねばならない。このようにして各導電性薄膜のフォーミングが電圧印加端から1導電性薄膜ずつ行われることになるが、電圧印加端から遠くなるにつれて、フォーミング前後の電圧分布変化量が大きくなる。
【0032】
これについて説明する。図15はk番目の導電性薄膜がフォーミングされる直前の等価回路図を示す。各導電性薄膜の抵抗、フォーミング電圧にばらつきがないとき、各導電性薄膜がフォーミングされる直前の電流ik(k=1〜N)は一定である。この電流値をIformとするとk番目の導電性薄膜がフォーミングされる場合、抵抗r1〜rk間での電圧降下は、
【0033】
【数3】
【0034】
Iform×Σri=Iform×k×r
(ここでΣは、i=1〜kの和を示し、rは抵抗r1〜rkの平均値を示す。)
となる。これより電圧印加端から遠くなる(kの値が大きくなる)につれてフォーミング前後の電圧分布変化量は大きくなることが分かる。
【0035】
このように、導電性薄膜のフォーミングが進行するにつれて1つの導電性薄膜のフォーミング前後での電圧分布の変化量が大きくなり、s番目の導電性薄膜でフォーミングが起こった時、(s+1)番目の導電性薄膜に、その電圧が印加されることになる。このときの電圧分布の変化の様子を図14(b)に示す。
【0036】
このように一度連続してフォーミングが起こると連鎖的に導電性薄膜のフォーミングが進み、導電性薄膜Fs以降の導電性薄膜はほぼ同時にフォーミングされることになる。このとき、導電性薄膜F1と導電性薄膜FNに印加される電圧と電源電圧の関係を図16に示す。前述したように、時間に対して直線的に電源電圧を昇圧するときは横軸は時間に対してリニアになる。つまり導電性薄膜F1に対してはフォーミング時に緩やかな電圧の変化が加わるのに対して、導電性薄膜FNに対しては急激な電圧変化が生じてしまう。このような現象は、導電性薄膜Fs以降の導電性薄膜に対して共通に生じてしまい、例えば急速な電力投入による加熱などの理由により正常なフォーミングが行われず、その結果、良好な電子放出特性が得られなくなる。
【0037】
以上、モデルを簡略化して説明を行ったが、より厳密な回路モデルを用いて解析した結果でも同様の傾向となることを本願発明者らが見い出している。
【0038】
即ち、一般には行配線の給電端子から近い導電性薄膜は、他の導電性薄膜がフォーミングされてもその影響を受けにくく、それらへの印加電圧はほぼ電源の出力電圧に準じた割合で昇圧されるのに対して、給電端子から遠い導電性薄膜では、途中から雪崩的にフォーミングが起こり印加電圧が急激に上昇する傾向があると言える。このため給電端子から遠い側に特性の劣る表面伝導型放出素子が分布する結果となってしまうことが分かる。
【0039】
尚、上記図11から図16で示した各モデルでは、パルス電圧を直線的に上昇して印加した場合についての説明を行ったが、直流電圧を直線的に上昇して印加した場合にも同様に問題が発生することが説明できる。
【0040】
また上記説明では、単純マトリクス配線において、行方向配線の片側の電極より電圧を印加する場合について説明したが、行方向配線の両側電極から印加した場合にも同様の問題が生じる。図17(a)に、この場合の等価回路図を、図17(b)にその電圧分布を示す。この図17によれば、両側電極から印加した場合には、片側電極から印加した場合と異なり、両側の導電性薄膜から順次フォーミングが起こることが分かる。この場合は、片側電極から印加する例で説明したのと同じ理由により、中央部の表面伝導型放出素子の電子放出特性が悪くなり、これを用いた画像表示装置では、中央部の輝度分布が大きい低品位の画像が表示されてしまった。
【0041】
本発明は上記従来例に鑑みてなされたもので、均一な電子放出特性を有する複数の表面伝導型放出素子をマトリクス状に配線した電子源の製造方法を提供することを目的とする。
【0042】
また本発明の目的は、表面伝導型放出素子を形成するためのフォーミング時における配線抵抗、及びフォーミングが完了した素子の抵抗値の変化による各導電性薄膜への印加電圧の変動を抑えて、均一な特性を有する電子放出素子を作成できる電子源の製造方法を提供することにある。
【0043】
【課題を解決するための手段】
上記目的を達成するために本発明の電子源の製造方法は以下のような工程を備える。即ち、
マトリクス状に配線された複数の表面伝導型電子放出素子を有する電子源の製造方法であって、
基板上に複数の導電性薄膜を配置し、前記複数の導電性薄膜を複数の行方向配線と複数の列方向配線とによりマトリクス状に配線する工程と、
前記複数の行方向配線を順次選択し、各行方向配線に徐々に昇圧する電圧を印加し、更に、前記複数の列方向配線のそれぞれに所定の電位を印加することにより、各行方向配線に接続された前記複数の導電性薄膜に電子放出部を形成する電圧印加工程とを有し、
前記電圧印加工程における前記複数の列方向配線のそれぞれに印加される所定の電位は、選択された前記行方向配線に接続された複数の導電性薄膜に順次電子放出部が形成されることにより上昇する、当該行方向配線に接続された導電性薄膜に印加される電圧の内、フォーミング電圧より高くなる電圧分を打ち消すための電位を有することを特徴とする。
【0046】
【発明の実施の形態】
以下、添付図面を参照して本発明の好適な実施の形態を詳細に説明する。
【0047】
[実施の形態1]
図1は、本発明の実施の形態1における表面伝導型放出素子のフォーミング装置の一例を示す回路図である。
【0048】
図1において、101は単純マトリクス配線により接続された導電性薄膜を有するマルチ電子源基板、102は制御回路で、電源103、ライン選択回路104、D/A変換回路105の動作を制御している。電源103は、フォーミングに必要な電圧を発生している。ライン選択回路104は、電子源基板101の中のフォーミングするライン(行)を選択する。D/A変換回路105は、制御回路102よりの指示に基づいて、電子源基板101の各列方向配線に電圧を印加する。メモリ112は、後述するD/A変換回路105に出力するデジタル電圧値Vy1〜VyN及び電源103の出力電圧値を制御するためのデータ等を記憶している。
【0049】
以下、図1に示すフォーミング装置の動作について説明する。電源103はフォーミングに必要な電圧波形を発生するもので、図2(a)に示すような三角形状のパルス波形を出力する。図2(a)において、T1及びT2はそれぞれ電圧波形のパルス幅とパルス間隔を示し、本実施の形態ではT1を1マイクロ秒から10ミリ秒、T2を10マイクロ秒から100ミリ秒の範囲の値とした。また電圧の波高値Vfについては、後述するプロファイルに基づいて変化させる。制御回路102は、ライン選択回路104を制御して、電子源基板101の各行配線を順番に選択するとともに、予め記憶された昇圧プロファイルに基づいて電源103の出力電圧を制御する。さらに制御回路102は、予め記憶された分布の電圧値をD/A変換回路105に出力して、その出力電圧を制御する。D/A変換回路105は、制御回路102から入力されたN個の電圧(デジタル値)値をアナログ信号に変換し、電子源基板101の列方向(画素側)配線Dy1〜DyNに出力する。
【0050】
図3は、ライン選択回路104の構成を示す図である。
【0051】
ライン選択回路103は、リレー、アナログスイッチなどの複数のスイッチで構成され、電子源基板101がN×Mのマトリクス状に配線された導電性薄膜を有しているとき、図3のsw1〜swMで示すように、M行に対応してM個のスイッチが並列に並べられ、各スイッチの出力端子Sx1〜SxMを介して電子源基板101の行方向端子Dx1〜DxMに接続されている。また、これらスイッチsw1〜swMの切換は制御部102により制御され、フォーミングされるべき行配線に、図2(a)に示すような電源103からの電圧波形が印加されるように作動する。図3の例では、スイッチsw1が電源103からの出力電圧と行方向配線とを接続するように切換えられることにより第1ライン(Dx1)が選択され、その他のスイッチは、各行方向配線をグランドに接続するように切換えられている様子を示している。
【0052】
次に本実施の形態のフォーミング装置を用いて電子源基板101をフォーミングする手順について説明する。
【0053】
まず制御回路102は、ライン選択回路104にスイッチsw1をオン(電源103の出力電圧に接続)にするように制御信号を送る。これにより、電源103から出力されたフォーミング電圧は、端子Sx1を通じて電子源基板101の行方向配線用端子Dx1だけに印加される。次に制御回路102は、予めメモリ112に記憶していたデジタル電圧値Vy1〜VyNをD/A変換回路105に出力する。続いて制御回路102は、電源103に電圧波形の出力を開始させる。このとき電源103は、図2(b)に示すように、予め記憶されたプロファイルで波高値Vf(図2(a)に示したVfに相当する)を昇圧してVmaxに達したら波形出力を終了させる。このときの出力電圧の傾きは、電子源基板101のフォーミング前の導電性薄膜の抵抗、配線抵抗などから決定されるが、本実施の形態では、0.1V/秒にて行なった。
【0054】
次に制御回路102に記憶している電圧値Vy1〜VyNを求める方法について説明する。
【0055】
1本の行方向配線にフォーミング電圧をかけ、フォーミングを行うときの等価回路は、前述した図11(a)に示すように表わせる。このときの電圧分布は、前述した図13(a)に示したようになるため、印加する電圧の波高値を昇圧してフォーミングを行なったときには、導電性薄膜F1から順番にフォーミングが進んでいく。こうして(k−1)番目の導電性薄膜までフォーミングが完了し、k番目の導電性薄膜Fkがフォーミング直前の状態(導電性薄膜FkにはVformが印加されている)になっていると仮定した時、そのときの等価回路は、図15に示すようになる。このときの各導電性薄膜に印加される電圧分布は、導電性薄膜の抵抗、配線抵抗、Vformなどから、数値計算によって容易に求めることができる。
【0056】
この例を図4(A)に示す。図4(A)において、曲線401は、導電性薄膜Fkのフォーミング前の電圧分布を示す。但し、実際の計算値はプロットしたように離散的になるのは言うまでもなく、曲線401はこれを視覚的にするために便宜的に繋げたものである。次にフォーミング電圧の波高値が微小量上がり、導電性薄膜Fkがフォーミングされた時の電圧分布も、同様に数値計算により容易に求めることができ、図4(A)の曲線402に示すようになる。ここでも実際の計算値が離散的なのは同じである。ここで導電性薄膜Fk+1に印加される電圧は、導電性薄膜Fkのフォーミングの影響でV0k+1からV1k+1に上昇している。このときのV1k+1とVformとの差分からVyk+1が求められる。これを式で表すと、
Vyk+1=V1k+1−Vform
となる。但し、V1k+1がVformに達していないときはVyは印加する必要がないため、書き直すと、
V1k+1>Vformの時 Vyk+1=V1k+1−Vform
V1k+1≦Vformの時 Vyk+1=0
となる。このようにして求めたVykの分布を示したのが図4(B)である。ここで実際の計算値は、離散的であるのは先ほどと同じである。
【0057】
このようにして1ライン(Dx1)のフォーミングが終了すると制御回路102は、ライン選択回路104にスイッチsw1をオフ(グランドに接続)にして、その代わりにスイッチsw2をオン(電源103に接続)にするように信号を送り、後は前述のライン1と同じように電源103と、D/A変換回路105の出力電圧を制御してライン2のフォーミングを行う。
【0058】
このような動作を繰り返すことにより、ライン3,4,…N−1,Nと順次フォーミングを行うことにより、電子源基板101のフォーミングを完了した。
【0059】
図5は、本実施の形態1のフォーミング装置の制御回路102による制御処理を示すフローチャートである。
【0060】
まずステップS1で、電圧を印加する行配線を示すカウンタnの値を“1”に初期化し、次にステップS2で、D/A変換回路105の出力を制御するデジタル値(Vy1〜VyN)をD/A変換回路105に出力する。次にステップS3に進み、ライン選択回路104のスイッチswn(最初はsw1)をオンにし(電源103の出力と行配線端子に接続)、他のスイッチをグランドに接続する。そしてステップS4に進み、電源103の出力を制御して、図2(a)に示すような三角波を出力する。
【0061】
次にステップS5に進み、1秒が経過したかを調べ、1秒が経過するとステップS6に進み、三角波の波高値Vfを0.1Vだけ昇圧する。そしてステップS7で、その波高値VfがVmaxを越えたかどうかを調べ、越えていなければステップS4に戻り、前述と同様にして電源103の出力を制御する。こうして波高値Vfの値がVmaxになるとステップS8に進み、1本の行配線に接続された全ての導電性薄膜のフォーミングが完了したものとしてステップS8に進み、カウンタnの値を+1し、ステップS9で波高値Vfを初期値に戻す。次にステップS10に進み、カウンタnの値がMと等しくなったかどうか、即ち、電源基板101の全ての行方向配線におけるフォーミングが完了したかどうかを調べ、完了していなければステップS3に戻り、ライン選択回路104のスイッチswnだけをオンにして、前述と同様の処理を行う。またステップS10で、電源基板101の全ての行方向配線におけるフォーミングが完了したときはステップS11に進み、ライン選択回路104、D/A変換回路105の出力をオフにして処理を終了する。尚、このフローチャートでは、電源103の出力電圧Vfの値を0.1V/秒ずつ昇圧するのを、制御回路102の制御により行ったが、本発明はこれに限定されるものでなく、前述のように電源103が自動的に行っても良い。
【0062】
以上説明した方法を用いて、フォーミング処理をした電子源基板を用いて後述する表示パネルの構成と製造法で画像表示装置を試作したところ、輝度分布のほとんど無い高品位な画像を得ることができた。
【0063】
[実施の形態2]
次に本発明の実施の形態2について図面を用いて説明する。
【0064】
図6は、本発明の実施の形態2における表面伝導型放出素子のフォーミング装置の例を示す回路図である。図6において、上述した実施の形態1と同様の構成には同一番号を付し、その説明を省略する。尚、メモリ112は、後述する図8に示すVykの値をデジタルで記憶している。
【0065】
図6において、電子源基板120は、素子配置及び配線などの点で図1に示す電子源基板101と同様であるが、行方向配線(X配線)への電圧印加用端子を行方向配線の両端に備える点が前述の実施の形態1と異なっている。これら両側に設けられた端子は、同じ行方向配線に接続され、ライン選択回路104の1つの出力に接続されている。この装置における動作やフォーミングの手順などは、図5のフローチャートで示す前述の実施の形態1の処理と同様であるため、その説明を省略するが、各行方向配線への電圧の印加方法が異なることにより、フォーミング時に各導電性薄膜にかかる電圧分布が異なるので、これについて説明する。
【0066】
この場合の等価回路は、前述の図17(a)に示す通りである。この図では、2ライン目がフォーミングされている状態を表している。この2ライン目に注目したとき、各導電性薄膜にかかる印加電圧の分布は、図17(b)に示すようになる。この図から、フォーミング電圧の波高値Vfを昇圧してフォーミングを行なったとき、その行の両端に近い導電性薄膜からフォーミングされることが理解できるであろう。そして、両側からそれぞれ(k−1)番目の導電性薄膜までがフォーミングされ、k番目の素子がフォーミングされる直前の等価回路を図7に示す。
【0067】
この場合、この2行目の各導電性薄膜に印加される電圧の分布は、前述の実施の形態1と同様に、導電性薄膜の抵抗および配線抵抗などから、数値計算を用いて計算することができる。このようにして、制御回路102に記憶すべきVy1からVyNを求めたものを図8に示す。この図8に示すように、この行方向配線の両側から電圧を印加する場合は、左右対象のプロファイルになる。
【0068】
以上説明した方法を用いて、フォーミング処理をした基板を用いて後述する表示パネルの構成と製造法で画像表示装置を試作したところ、前述の実施の形態1の場合と同様に輝度分布のほとんど無い高品位な画像を得ることができた。
また、列方向の配線の全部でなく、その一部または複数からなる列方向の配線群毎にそれぞれ異なる電圧を印加しても良い。
【0069】
(表示パネルの構成と製造法)
次に、本発明の実施の形態に適用した画像表示装置の表示パネルの構成と製造法について、具体的な例を示して説明する。
【0070】
図19は、本実施の形態の表示パネル1000の外観斜視図であり、その内部構造を示すために表示パネル1000の1部を切り欠いて示している。
【0071】
図中、1005はリアプレート、1006は側壁、1007はフェースプレートであり、1005〜1007により表示パネルの内部を真空に維持するための気密容器を形成している。気密容器を組み立てるにあたっては、各部材の接合部に十分な強度と気密性を保持させるため封着する必要があるが、例えばフリットガラスを接合部に塗布し、大気中あるいは窒素雰囲気中で、400℃〜500℃で10分以上焼成することにより封着を達成した。気密容器内部を真空に排気する方法については後述する。
【0072】
リアプレート1005には、基板1001が固定されているが、この基板1001上には表面伝導型放出素子1002がN×M個形成されている(ここでN,Mは2以上の正の整数であり、目的とする表示画素数に応じて適宜設定される。例えば、高品位テレビジョンの表示を目的とした表示装置においては、N=3000,M=1000以上の数を設定することが望ましい。本実施の形態においては、N=3072,M=1024とした)。前記N×M個の表面伝導型放出素子1002は、M本の行方向配線1003とN本の列方向配線1004により単純マトリクス配線されている。前記1001〜1004によって構成される部分をマルチ電子ビーム源と呼ぶ。なお、マルチ電子ビーム源の製造方法や構造については、後で詳しく述べる。
【0073】
本実施の形態においては、気密容器のリアプレート1005にマルチ電子ビーム源の基板1001を固定する構成としたが、マルチ電子ビーム源の基板1001が十分な強度を有するものである場合には、気密容器のリアプレートとしてマルチ電子ビーム源の基板1001自体を用いてもよい。
【0074】
また、フェースプレート1007の下面には、蛍光膜1008が形成されている。本実施の形態の表示パネル1000はカラー表示用であるため、蛍光膜1008の部分にはCRTの分野で用いられる赤(R)、緑(G)、青(B)の3原色の蛍光体が塗り分けられている。各色の蛍光体は、たとえば図20(A)に示すようにストライプ状に塗り分けられ、各色の蛍光体のストライプの間には黒色の導電体1010が設けてある。この黒色の導電体1010を設ける目的は、電子ビームの照射位置に多少のずれがあっても表示色にずれが生じないようにするためや、外光の反射を防止して表示コントラストの低下を防ぐため、更には電子ビームによる蛍光膜のチャージアップを防止するためなどである。黒色の導電体1010には、黒鉛を主成分として用いたが、上記の目的に適するものであればこれ以外の材料を用いても良い。
【0075】
また、3原色の蛍光体の塗り分け方は図20(A)に示したストライプ状の配列に限られるものではなく、たとえば図20(B)に示すようなデルタ状配列や、それ以外の配列であってもよい。なお、モノクロームの表示パネルを作成する場合には、単色の蛍光体材料を蛍光膜1008に用いればよく、また黒色導電材料は必ずしも用いなくともよい。
【0076】
また、蛍光膜1008のリアプレート側の面には、CRTの分野では公知のメタルバック1009を設けてある。このメタルバック1009を設けた目的は、蛍光膜1008が発する光の一部を鏡面反射して光利用率を向上させるため、負イオンの衝突から蛍光膜1008を保護するため、電子ビーム加速電圧を印加するための電極として作用させるため、蛍光膜1008を励起した電子の導電路として作用させるためなどである。このメタルバック1009は、蛍光膜1008をフェースプレート基板1007上に形成した後、蛍光膜表面を平滑化処理し、その上にアルミニウムを真空蒸着する方法により形成した。なお、蛍光膜1008に低電圧用の蛍光体材料を用いた場合には、メタルバック1009は用いない。
【0077】
また、本実施の形態では用いなかったが、加速電圧の印加用や蛍光膜の導電性向上を目的として、フェースプレート基板1007と蛍光膜1008との間に、例えばITOを材料とする透明電極を設けてもよい。
【0078】
また、Dx1〜DxMおよびDy1〜DyNおよびHvは、当該表示パネル1000と不図示の電気回路とを電気的に接続するために設けた気密構造の電気接続用端子である。Dx1〜DxMはマルチ電子ビーム源の行方向配線1003と、Dy1〜DyNはマルチ電子ビーム源の列方向配線1004と、Hvはフェースプレートのメタルバック1009とそれぞれ電気的に接続している。
【0079】
また、気密容器内部を真空に排気するには、気密容器を組み立てた後、不図示の排気管と真空ポンプとを接続し、気密容器内を10のマイナス7乗[torr]程度の真空度まで排気する。その後、排気管を封止するが、気密容器内の真空度を維持するために、封止の直前あるいは封止後に気密容器内の所定の位置にゲッター膜(不図示)を形成する。ゲッター膜とは、たとえばBaを主成分とするゲッター材料をヒータもしくは高周波加熱により加熱し蒸着して形成した膜であり、該ゲッター膜の吸着作用により気密容器内は1×10マイナス5乗ないしは1×10マイナス7乗[torr]の真空度に維持される。
【0080】
以上、本発明の実施の形態の表示パネル1000の基本構成と製法を説明した。
【0081】
次に、この実施の形態の表示パネル1000に用いたマルチ電子ビーム源の製造方法について説明する。本実施の形態の画像表示装置に用いるマルチ電子ビーム源は、表面伝導型放出素子を単純マトリクス配線した電子源であれば、表面伝導型放出素子の材料や形状あるいは製法に制限はない。しかしながら、本願発明者らは、表面伝導型放出素子の中では、電子放出部もしくはその周辺部を微粒子膜から形成したものが電子放出特性に優れ、しかも製造が容易に行えることを見出している。したがって、高輝度で大画面の画像表示装置のマルチ電子ビーム源に用いるには、最も好適であると言える。そこで、上記実施の形態の表示パネルにおいては、電子放出部もしくはその周辺部を微粒子膜から形成した表面伝導型放出素子を用いた。そこで、まず好適な表面伝導型放出素子について基本的な構成と製法および特性を説明し、その後で多数の素子を単純マトリクス配線したマルチ電子ビーム源の構造について述べる。
【0082】
(表面伝導型放出素子の好適な素子構成と製法)
電子放出部もしくはその周辺部を微粒子膜から形成する表面伝導型放出素子の代表的な構成には、平面型と垂直型の2種類があげられる。
【0083】
(平面型の表面伝導型放出素子)
まず最初に、平面型の表面伝導型放出素子の素子構成と製法について説明する。図21に示すのは、平面型の表面伝導型放出素子の構成を説明するための平面図(A)および断面図(B)である。図中、1101は基板、1102と1103は素子電極、1104は導電性薄膜、1105は通電フォーミング処理により形成した電子放出部、1113は通電活性化処理により形成した薄膜である。
【0084】
基板1101としては、たとえば、石英ガラスや青板ガラスをはじめとする各種ガラス基板や、アルミナをはじめとする各種セラミクス基板、あるいは上述の各種基板上に、例えばSiO2を材料とする絶縁層を積層した基板などを用いることができる。
【0085】
また、基板1101上に基板面と平行に対向して設けられた素子電極1102と1103は、導電性を有する材料によって形成されている。たとえば、Ni,Cr,Au,Mo,W,Pt,Ti,Cu,Pd,Ag等をはじめとする金属、あるいはこれらの金属の合金、あるいはIn2O3−SnO2をはじめとする金属酸化物、ポリシリコンなどの半導体、などの中から適宜材料を選択して用いればよい。電極を形成するには、たとえば真空蒸着などの製膜技術とフォトリソグラフィ、エッチングなどのパターニング技術を組み合わせて用いれば容易に形成できるが、それ以外の方法(たとえば印刷技術)を用いて形成してもさしつかえない。
【0086】
素子電極1102と1103の形状は、当該電子放出素子の応用目的に合わせて適宜設計される。一般的には、電極間隔Lは通常は数百オングストロームから数百マイクロメータの範囲から適当な数値を選んで設計されるが、なかでも表示装置に応用するために好ましいのは数マイクロメータより数十マイクロメータの範囲である。また、素子電極の厚さdについては、通常は数百オングストロームから数マイクロメータの範囲から適当な数値が選ばれる。
【0087】
また、導電性薄膜1104の部分には微粒子膜を用いる。ここで述べた微粒子膜とは、構成要素として多数の微粒子を含んだ膜(島状の集合体も含む)のことをさす。微粒子膜を微視的に調べれば、通常は、個々の微粒子が離間して配置された構造か、あるいは微粒子が互いに隣接した構造か、あるいは微粒子が互いに重なり合った構造が観測される。
【0088】
微粒子膜に用いた微粒子の粒径は、数オングストロームから数千オングストロームの範囲に含まれるものであるが、中でも好ましいのは10オングストロームから200オングストロームの範囲のものである。また、微粒子膜の膜厚は、以下に述べるような諸条件を考慮して適宜設定される。即ち、素子電極1102或は1103と電気的に良好に接続するのに必要な条件、後述する通電フォーミングを良好に行うのに必要な条件、微粒子膜自身の電気抵抗を後述する適宜の値にするために必要な条件、などである。具体的には、数オングストロームから数千オングストロームの範囲のなかで設定するが、なかでも好ましいのは10オングストロームから500オングストロームの間である。
【0089】
また、微粒子膜を形成するのに用いられうる材料としては、たとえば、Pd,Pt,Ru,Ag,Au,Ti,In,Cu,Cr,Fe,Zn,Sn,Ta,W,Pbなどをはじめとする金属や、PdO,SnO2,In2O3,PbO,Sb2O3などをはじめとする酸化物や、HfB2 ,ZrB2 ,LaB6 ,CeB6,YB4,GdB4などをはじめとする硼化物や、TiC,ZrC,HfC,TaC,SiC,WCなどをはじめとする炭化物や、TiN,ZrN,HfN,などをはじめとする窒化物や、Si,Ge,などをはじめとする半導体や、カーボン、などがあげられ、これらの中から適宜選択される。
【0090】
以上述べたように、導電性薄膜1104を微粒子膜で形成したが、そのシート抵抗値については、10の3乗から10の7乗[オーム/□]の範囲に含まれるよう設定した。
【0091】
なお、導電性薄膜1104と素子電極1102および1103とは、電気的に良好に接続されるのが望ましいため、互いの一部が重なりあうような構造をとっている。その重なり方は、図21の例においては、下から、基板、素子電極、導電性薄膜の順序で積層したが、場合によっては下から基板、導電性薄膜、素子電極、の順序で積層してもさしつかえない。
【0092】
また、電子放出部1105は、導電性薄膜1104の一部に形成された亀裂状の部分であり、電気的には周囲の導電性薄膜よりも高抵抗な性質を有している。この亀裂は、導電性薄膜1104に対して、前述の通電フォーミングの処理を行うことにより形成する。亀裂内には、数オングストロームから数百オングストロームの粒径の微粒子を配置する場合がある。なお、実際の電子放出部の位置や形状を精密かつ正確に図示するのは困難なため、図21においては模式的に示した。
【0093】
また、薄膜1113は、炭素もしくは炭素化合物よりなる薄膜で、電子放出部1105およびその近傍を被覆している。薄膜1113は、通電フォーミング処理後に、後述する通電活性化の処理を行うことにより形成する。
【0094】
薄膜1113は、単結晶グラファイト、多結晶グラファイト、非晶質カーボン、のいずれかか、もしくはその混合物であり、膜厚は500[オングストローム]以下とするが、300[オングストローム]以下とするのがさらに好ましい。なお、実際の薄膜1113の位置や形状を精密に図示するのは困難なため、図21においては模式的に示した。また、平面図(A)においては、薄膜1113の一部を除去した素子を図示した。
【0095】
以上、好ましい素子の基本構成を述べたが、実施の形態においては以下のような素子を用いた。すなわち、基板1101には青板ガラスを用い、素子電極1102と1103にはNi薄膜を用いた。素子電極の厚さdは1000[オングストローム]、電極間隔Lは2[マイクロメータ]とした。
【0096】
微粒子膜の主要材料としてPdもしくはPdOを用い、微粒子膜の厚さは約100[オングストローム]、幅Wは100[マイクロメータ]とした。
【0097】
次に、好適な平面型の表面伝導型放出素子の製造方法について説明する。図22(a)〜(d)は、表面伝導型放出素子の製造工程を説明するための断面図で、各部材の表記は前記図21と同一である。
【0098】
(1)まず、図22(a)に示すように、基板1101上に素子電極1102および1103を形成する。これら電極を形成するにあたっては、予め基板1101を洗剤、純水、有機溶剤を用いて十分に洗浄後、素子電極の材料を堆積させる(堆積する方法としては、たとえば、蒸着法やスパッタ法などの真空成膜技術を用ればよい)。その後、堆積した電極材料を、フォトリソグラフィー・エッチング技術を用いてパターニングし、(a)に示した一対の素子電極(1102と1103)を形成する。
【0099】
(2)次に、同図(b)に示すように、導電性薄膜1104を形成する。この導電性薄膜1104を形成するにあたっては、まず前記(a)の基板に有機金属溶液を塗布して乾燥し、加熱焼成処理して微粒子膜を成膜した後、フォトリソグラフィー・エッチングにより所定の形状にパターニングする。ここで、有機金属溶液とは、導電性薄膜に用いる微粒子の材料を主要元素とする有機金属化合物の溶液である(具体的には、本実施の形態では主要元素としてPdを用いた。また、実施の形態では塗布方法として、ディッピング法を用いたが、それ以外のたとえばスピンナー法やスプレー法を用いてもよい)。
【0100】
また、微粒子膜で作られる導電性薄膜の成膜方法としては、本実施の形態で用いた有機金属溶液の塗布による方法以外の、たとえば真空蒸着法やスパッタ法、あるいは化学的気相堆積法などを用いる場合もある。
【0101】
(3)次に、同図(c)に示すように、フォーミング用電源1110から素子電極1102と1103の間に適宜の電圧を印加し、通電フォーミング処理を行って、電子放出部1105を形成する。
【0102】
通電フォーミング処理とは、微粒子膜で作られた導電性薄膜1104に通電を行って、その一部を適宜に破壊、変形、もしくは変質せしめ、電子放出を行うのに好適な構造に変化させる処理のことである。微粒子膜で作られた導電性薄膜のうち電子放出を行うのに好適な構造に変化した部分(すなわち電子放出部1105)においては、薄膜に適当な亀裂が形成されている。なお、電子放出部1105が形成される前と比較すると、形成された後は素子電極1102と1103の間で計測される電気抵抗は大幅に増加する。
【0103】
この通電方法は前述した通電方法によるものであるが、図23に、フォーミング用電源1110(図1の電源103に相当)から印加する適宜の電圧波形の一例を示す。微粒子膜で作られた導電性薄膜をフォーミングする場合には、パルス状の電圧が好ましく、本実施の形態の場合には、同図に示したようにパルス幅T1の三角波パルスをパルス間隔T2で連続的に印加した。その際には、三角波パルスの波高値Vpfを、順次昇圧した。また、電子放出部1105の形成状況をモニタするためのモニタパルスPmを適宜の間隔で三角波パルスの間に挿入し、その際に流れる電流を電流計1111で計測した。尚、これら導電性薄膜が複数マトリクス状に配線されている場合には、1つの選択された行方向配線に図23に示すパルス状の電圧が印加され、列方向配線には図4(両側より電圧を印加する際には図8)に示すような電圧が、その導電性薄膜の行方向の位置に応じて印加されることは前述の通りである。
【0104】
本実施の形態においては、たとえば10のマイナス5乗[torr]程度の真空雰囲気下において、たとえばパルス幅T1を1[ミリ秒]、パルス間隔T2を10[ミリ秒]とし、波高値Vpfを1パルスごとに0.1[V]ずつ昇圧した。そして、三角波を5パルス印加するたびに1回の割りで、モニタパルスPmを挿入した。フォーミング処理に悪影響を及ぼすことがないように、モニタパルスの電圧Vpmは0.1[V]に設定した。そして、素子電極1102と1103の間の電気抵抗が1×10の6乗[オーム]になった段階、すなわちモニタパルス印加時に電流計1111で計測される電流が1×10のマイナス7乗[A]以下になった段階で、フォーミング処理にかかわる通電を終了した。
【0105】
なお、上記の方法は、本実施の形態の表面伝導型放出素子に関する好ましい方法であり、たとえば微粒子膜の材料や膜厚、あるいは素子電極間隔Lなど表面伝導型放出素子の設計を変更した場合には、それに応じて通電の条件を適宜変更するのが望ましい。
【0106】
(4)次に、図22(d)に示すように、活性化用電源1112から素子電極1102と1103の間に適宜の電圧を印加し、通電活性化処理を行って、電子放出特性の改善を行う。この通電活性化処理とは、前記通電フォーミング処理により形成された電子放出部1105に適宜の条件で通電を行って、その近傍に炭素もしくは炭素化合物を堆積せしめる処理のことである。(図においては、炭素もしくは炭素化合物よりなる堆積物を部材1113として模式的に示した)。なお、通電活性化処理を行うことにより、行う前と比較して、同じ印加電圧における放出電流を典型的には100倍以上に増加させることができる。
【0107】
具体的には、10のマイナス4乗ないし10のマイナス5乗[torr]の範囲内の真空雰囲気中で、電圧パルスを定期的に印加することにより、真空雰囲気中に存在する有機化合物を起源とする炭素もしくは炭素化合物を堆積させる。堆積物1113は、単結晶グラファイト、多結晶グラファイト、非晶質カーボン、のいずれかか、もしくはその混合物であり、膜厚は500[オングストローム]以下、より好ましくは300[オングストローム]以下である。
【0108】
通電方法をより詳しく説明するために、図24(a)に、活性化用電源1112から印加する適宜の電圧波形の一例を示す。本実施の形態においては、一定電圧の矩形波を定期的に印加して通電活性化処理を行ったが、具体的には,矩形波の電圧Vacは14[V],パルス幅T3は、1[ミリ秒],パルス間隔T4は10[ミリ秒]とした。なお、上述の通電条件は、本実施の形態の表面伝導型放出素子に関する好ましい条件であり、表面伝導型放出素子の設計を変更した場合には、それに応じて条件を適宜変更するのが望ましい。
【0109】
図22(d)に示す1114は、該表面伝導型放出素子から放出される放出電流Ieを捕捉するためのアノード電極で、直流高電圧電源1115および電流計1116が接続されている。(なお、基板1101を、表示パネルの中に組み込んでから活性化処理を行う場合には、表示パネルの蛍光面をアノード電極1114として用いる)。活性化用電源1112から電圧を印加する間、電流計1116で放出電流Ieを計測して通電活性化処理の進行状況をモニタし、活性化用電源1112の動作を制御する。電流計1116で計測された放出電流Ieの一例を図24(b)に示す。活性化電源1112からパルス電圧を印加しはじめると、時間の経過とともに放出電流Ieは増加するが、やがて飽和してほとんど増加しなくなる。このように、放出電流Ieがほぼ飽和した時点で活性化用電源1112からの電圧印加を停止し、通電活性化処理を終了する。
【0110】
なお、上述の通電条件は、本実施の形態の表面伝導型放出素子に関する好ましい条件であり、表面伝導型放出素子の設計を変更した場合には、それに応じて条件を適宜変更するのが望ましい。
【0111】
以上のようにして、図22(e)に示す平面型の表面伝導型放出素子を製造した。
【0112】
(垂直型の表面伝導型放出素子)
次に、電子放出部もしくはその周辺を微粒子膜から形成した表面伝導型放出素子のもうひとつの代表的な構成、すなわち垂直型の表面伝導型放出素子の構成について説明する。
【0113】
図25は、本実施の形態の垂直型の基本構成を説明するための模式的な断面図であり、図中の1201は基板、1202と1203は素子電極、1206は段差形成部材、1204は微粒子膜を用いた導電性薄膜、1205は通電フォーミング処理により形成した電子放出部、1213は通電活性化処理により形成した薄膜、である。
【0114】
垂直型が先に説明した平面型と異なる点は、素子電極のうちの片方(1202)が段差形成部材1206上に設けられており、導電性薄膜1204が段差形成部材1206の側面を被覆している点にある。したがって、前記図21の平面型における素子電極間隔Lは、垂直型においては段差形成部材1206の段差高Lsとして設定される。なお、基板1201、素子電極1202および1203、微粒子膜を用いた導電性薄膜1204、については、前記平面型の説明中に列挙した材料を同様に用いることが可能である。また、段差形成部材1206には、たとえばSiO2 のような電気的に絶縁性の材料を用いる。
【0115】
次に、垂直型の表面伝導型放出素子の製法について説明する。図26(a)〜(f)は、製造工程を説明するための断面図で、各部材の表記は前記図25と同一である。
【0116】
(1)まず、図26(a)に示すように、基板1201上に素子電極1203を形成する。
【0117】
(2)次に、同図(b)に示すように、段差形成部材を形成するための絶縁層を積層する。絶縁層は、たとえばSiO2 をスパッタ法で積層すればよいが、たとえば真空蒸着法や印刷法などの他の成膜方法を用いてもよい。
【0118】
3)次に、同図(c)に示すように、絶縁層の上に素子電極1202を形成する。
【0119】
4)次に、同図(d)に示すように、絶縁層の一部を、たとえばエッチング法を用いて除去し、素子電極1203を露出させる。
【0120】
5)次に、同図(e)に示すように、微粒子膜を用いた導電性薄膜1204を形成する。形成するには、前記平面型の場合と同じく、たとえば塗布法などの成膜技術を用いればよい。
【0121】
6)次に、前記平面型の場合と同じく、通電フォーミング処理を行い、電子放出部を形成する(図22(c)を用いて説明した平面型の通電フォーミング処理と同様の処理を行えばよい)。
【0122】
(7)次に、前記平面型の場合と同じく、通電活性化処理を行い、電子放出部近傍に炭素もしくは炭素化合物を堆積させる(図22(d)を用いて説明した平面型の通電活性化処理と同様の処理を行えばよい)。
【0123】
以上のようにして、図26(f)に示す垂直型の表面伝導型放出素子を製造した。
【0124】
(表示装置に用いた表面伝導型放出素子の特性)
以上、平面型と垂直型の表面伝導型放出素子について素子構成と製法を説明したが、次に表示装置に用いた素子の特性について述べる。
【0125】
図27に、本実施の形態の表示装置に用いた素子の(放出電流Ie)対(素子印加電圧Vf)特性、および(素子電流If)対(素子印加電圧Vf)特性の典型的な例を示す。なお、放出電流Ieは素子電流Ifに比べて著しく小さく、同一尺度で図示するのが困難であるうえ、これらの特性は素子の大きさや形状等の設計パラメータを変更することにより変化するものであるため、2本のグラフは各々任意単位で図示した。
【0126】
表示装置に用いた素子は、放出電流Ieに関して以下に述べる3つの特性を有している。
【0127】
第一に、ある電圧(これを閾値電圧Vthと呼ぶ)以上の大きさの電圧を素子に印加すると急激に放出電流Ieが増加するが、一方、閾値電圧Vth未満の電圧では放出電流Ieはほとんど検出されない。すなわち、放出電流Ieに関して、明確な閾値電圧Vthを持った非線形素子である。
【0128】
第二に、放出電流Ieは素子に印加する電圧Vfに依存して変化するため、電圧Vfで放出電流Ieの大きさを制御できる。
【0129】
第三に、素子に印加する電圧Vfに対して素子から放出される電流Ieの応答速度が速いため、電圧Vfを印加する時間の長さによって素子から放出される電子の電荷量を制御できる。
【0130】
以上のような特性を有するため、表面伝導型放出素子を表示装置に好適に用いることができた。たとえば多数の素子を表示画面の画素に対応して設けた表示装置において、第一の特性を利用すれば、表示画面を順次走査して表示を行うことが可能である。すなわち、駆動中の素子には所望の発光輝度に応じて閾値電圧Vth以上の電圧を適宜印加し、非選択状態の素子には閾値電圧Vth未満の電圧を印加する。駆動する素子を順次切り替えてゆくことにより、表示画面を順次走査して表示を行うことが可能である。
【0131】
また、第二の特性かまたは第三の特性を利用することにより、発光輝度を制御することができるため、諧調表示を行うことが可能である。
【0132】
(多数素子を単純マトリクス配線したマルチ電子ビーム源の構造)
次に、上述の表面伝導型放出素子を基板上に配列して単純マトリクス配線したマルチ電子ビーム源の構造について述べる。
【0133】
図28に示すのは、前記図19の表示パネル1000に用いたマルチ電子ビーム源の平面図である。基板1001上には、前記図21で示したものと同様な表面伝導型放出素子が配列され、これらの素子は行方向配線電極1003と列方向配線電極1004により単純マトリクス状に配線されている。行方向配線電極1003と列方向配線電極1004の交差する部分には、電極間に絶縁層(不図示)が形成されており、電気的な絶縁が保たれている。
【0134】
図28のA−A’に沿った断面を図29に示す。
【0135】
なお、このような構造のマルチ電子源は、あらかじめ基板上に行方向配線電極1003、列方向配線電極1004、電極間絶縁層(不図示)、および表面伝導型放出素子の素子電極と導電性薄膜を形成した後、行方向配線電極1003および列方向配線電極1004を介して各素子に給電して通電フォーミング処理と通電活性化処理を行うことにより製造した。
【0136】
図30は、NTSC方式のテレビ信号に基づいてテレビジョン表示を行う為の駆動回路の概略構成をブロック図で示したものである。同図中、表示パネル1701は前述した表示パネル1000に相当するもので、前述した様に製造され、動作する。また、走査回路1702は表示ラインを走査し、制御回路1703は走査回路へ入力する信号等を生成する。シフトレジスタ1704は1ライン毎のデータをシフトし、ラインメモリ1705は、シフトレジスタ1704からの1ライン分のデータを変調信号発生器1707に入力する。同期信号分離回路1706はNTSC信号から同期信号を分離する。
【0137】
以下、図30の装置各部の機能を詳しく説明する。
【0138】
まず表示パネル1701は、端子Dx1ないしDxMおよび端子Dy1ないしDyN、および高圧端子Hvを介して外部の電気回路と接続されている。このうち、端子Dx1ないしDxMには、表示パネル1701内に設けられているマルチ電子ビーム源、すなわちM行N列の行列状にマトリクス配線された冷陰極素子を1行(n素子)ずつ順次駆動してゆくための走査信号が印加される。一方、端子Dy1ないしDyNには、前記走査信号により選択された1行分のn個の各素子の出力電子ビームを制御するための変調信号が印加される。また、高圧端子Hvには、直流電圧源Vaより、たとえば5[kV]の直流電圧が供給されるが、これはマルチ電子ビーム源より出力される電子ビームに蛍光体を励起するのに十分なエネルギーを付与するための加速電圧である。
【0139】
次に、走査回路1702について説明する。同回路は、内部にM個のスイッチング素子(図中、S1ないしSMで模式的に示されている)を備えるもので、各スイッチング素子は、直流電圧源Vxの出力電圧もしくは0[V](グランドレベル)のいずれか一方を選択し、表示パネル1701の端子Dx1ないしDxMと電気的に接続するものである。S1ないしSMの各スイッチング素子は、制御回路1703が出力する制御信号TSCANに基づいて動作するものだが、実際にはたとえばFETのようなスイッチング素子を組合わせる事により容易に構成することが可能である。なお、前記直流電圧源Vxは、図27に例示した電子放出素子の特性に基づき走査されていない素子に印加される駆動電圧が電子放出しきい値電圧Vth電圧以下となるよう、一定電圧を出力するよう設定されている。
【0140】
また、制御回路1703は、外部より入力する画像信号に基づいて適切な表示が行なわれるように各部の動作を整合させる働きをもつものである。次に説明する同期信号分離回路1706より送られる同期信号TSYNCに基づいて、各部に対してTSCANおよびTSFTおよびTMRYの各制御信号を発生する。同期信号分離回路1706は、外部から入力されるNTSC方式のテレビ信号から、同期信号成分と輝度信号成分とを分離するための回路で、良く知られているように周波数分離(フィルタ)回路を用いれば容易に構成できるものである。同期信号分離回路1706により分離された同期信号は、良く知られるように垂直同期信号と水平同期信号より成るが、ここでは説明の便宜上、TSYNC信号として図示した。一方、前記テレビ信号から分離された画像の輝度信号成分を便宜上DATA信号と表すが、同信号はシフトレジスタ1704に入力される。
【0141】
シフトレジスタ1704は、時系列的にシリアルに入力される前記DATA信号を、画像の1ライン毎にシリアル/パラレル変換する為のもので、前記制御回路1703より送られる制御信号TSFTに基づいて動作する。すなわち、制御信号TSFTシフトレジスタ1704のシフトクロックであると言い換えることもできる。シリアル/パラレル変換された画像1ライン分(電子放出素子n素子分の駆動データに相当する)のデータは、ID1ないしIDNのN個の信号として前記シフトレジスタ1704より出力される。
【0142】
ラインメモリ1705は、画像1ライン分のデータを必要時間の間だけ記憶する為の記憶装置であり、制御回路1703より送られる制御信号TMRYにしたがって適宜ID1ないしIDNの内容を記憶する。記憶された内容は、I'D1ないしI'DNとして出力され、変調信号発生器1707に入力される。
【0143】
変調信号発生器1707は、前記画像データI'D1ないしI'DNの各々に応じて、電子放出素子1002の各々を適切に駆動変調する為の信号源で、その出力信号は、端子Dy1ないしDyNを通じて表示パネル1701内の電子放出素子1002に印加される。
【0144】
図27を用いて説明したように、本実施の形態に係わる表面伝導型放出素子は放出電流Ieに対して以下の基本特性を有している。すなわち、電子放出には明確な閾値電圧Vth(後述する実施の形態の表面伝導型放出素子では8[V])があり、閾値Vth以上の電圧を印加された時のみ電子放出が生じる。また、電子放出閾値Vth以上の電圧に対しては、図27のグラフ図のように、電圧の変化に応じて放出電流Ieも変化する。このことから、本素子にパルス状の電圧を印加する場合、たとえば電子放出閾値Vth以下の電圧を印加しても電子放出は生じないが、電子放出閾値Vth以上の電圧を印加する場合には表面伝導型放出素子から電子ビームが出力される。その際、パルスの波高値Vmを変化させることにより出力電子ビームの強度を制御することが可能である。また、パルスの幅Pwを変化させることにより出力される電子ビームの電荷の総量を制御することが可能である。
【0145】
従って、入力信号に応じて、電子放出素子を変調する方式としては、電圧変調方式、パルス幅変調方式等が採用できる。電圧変調方式を実施するに際しては、変調信号発生器1707として、一定長さの電圧パルスを発生し、入力されるデータに応じて適宜パルスの波高値を変調するような電圧変調方式の回路を用いることができる。また、パルス幅変調方式を実施するに際しては、変調信号発生器1707として、一定の波高値の電圧パルスを発生し、入力されるデータに応じて適宜電圧パルスの幅を変調するようなパルス幅変調方式の回路を用いることができる。
【0146】
シフトレジスタ1704やラインメモリ1705は、デジタル信号式のものでもアナログ信号式のものでも採用できる。すなわち、画像信号のシリアル/パラレル変換や記憶が所定の速度で行われればよいからである。
【0147】
デジタル信号式を用いる場合には、同期信号分離回路1706の出力信号DATAをデジタル信号化する必要があるが、これには同期信号分離回路1706の出力部にA/D変換器を設ければよい。これに関してラインメモリ1705の出力信号がデジタル信号かアナログ信号かにより、変調信号発生器に用いられる回路が若干異なった物となる。すなわち、デジタル信号を用いた電圧変調方式の場合、変調信号発生器1707には、例えばD/A変換回路を用い、必要に応じて増幅回路などを付加する。パルス幅変調方式の場合、変調信号発生器1707には、例えば高速の発振器および発振器の出力する波数を計数する計数器(カウンタ)および計数器の出力値と前記メモリの出力値を比較する比較器(コンパレータ9を組み合わせた回路を用いる。必要に応じて、比較器の出力するパルス幅変調された変調信号を電子放出素子の駆動電圧にまで電圧増幅するための増幅器を付与することもできる。
【0148】
アナログ信号を用いた電圧変調方式の場合、変調信号発生器1707には、例えばオペアンプなどを用いた増幅回路を採用でき、必要に応じてシフトレベル回路などを付加することもできる。パルス幅変調方式の場合には、例えば、電圧制御型発信回路(VCO)を採用でき、必要に応じて電子放出素子の駆動電圧まで電圧増幅するための増幅器を付加することもできる。
【0149】
このような構成をとりうる本実施の形態の画像表示装置においては、各電子放出素子に、容器外端子Dx1乃至DxM、Dy1乃至DyNを介して電圧を印加することにより、電子放出が生じる。高圧端子Hvを介してメタルバック1009あるいは透明電極(不図示)に高圧を印加し、電子ビームを加速する。加速された電子は蛍光膜1008に衝突し、発光が生じて画像が形成される。
【0150】
ここで述べた画像表示装置の構成は、本実施の形態に適用可能な画像形成装置の一例であり、本発明の思想に基づいて種々の変形が可能である。入力信号についてはNTSC方式を挙げたが、入力信号はこれに限るものではなく、PAL、SECAM方式など他、これらより多数の走査線からなるTV信号(MUSE方式をはじめとする高品位TV)方式をも採用できる。
【0151】
以上説明したように本実施の形態によれば、単純マトリックス配線されたマルチ表面伝導型放出素子の画素側配線に電圧分布に対応した、電圧分布を印加しつつ、ライン順次のフォーミングを行うことにより、特性の分布、ばらつきの少ないマルチ表面伝導型放出素子が得られ、輝度分布の少ない高品位な画像形成装置を実現することができる。
【0152】
図31は本実施の形態の電子源の製造方法を示すフローチャートである。
【0153】
まずステップS21で、基板上に行方向配線1003及び列方向配線1004(図28参照)となる導電体を配線して、マトリクス状の配線を敷設する。次にステップS22で、これら配線に接続する電極(図29の1102、1103)を配設し、これら電極間に導電性薄膜1104を形成する。そしてステップS23で、前述の図5のフローチャートで示すようなフォーミング処理を行い、次にステップS24に進み、そのフォーミング済みの導電性薄膜に対して活性化処理を行う。こうしてマトリクス上に配線されたマルチ電子源を製造することができる。
【0154】
【発明の効果】
以上説明したように本発明によれば、均一な電子放出特性を有する複数の表面伝導型放出素子をマトリクス状に配線した電子源の製造方法を提供できる。
【0155】
また本発明によれば、表面伝導型放出素子を形成するためのフォーミング時における配線抵抗、及びフォーミングが完了した素子の抵抗値の変化による各導電性薄膜への印加電圧の変動を抑えて、均一な特性を有する電子放出素子を作成できるという効果がある。
【0156】
【図面の簡単な説明】
【図1】本発明の実施の形態1のフォーミング装置を構成を示す回路図である。
【図2】本実施の形態における通電フォーミング波形(a)とその波高値の変化(b)を示す図である。
【図3】本実施の形態のフォーミング装置のライン選択回路の構成を示す図である。
【図4】本実施の形態における1ラインの導電性薄膜における電圧分布を説明する図である。
【図5】本実施の形態のフォーミング装置の制御回路による制御処理を示すフローチャートである。
【図6】本発明の実施の形態2のフォーミング装置の構成を示す図である。
【図7】実施の形態2におけるフォーミング順を説明する図である。
【図8】本発明の実施の形態2における補正用電圧分布を表す図である。
【図9】マトリクス状に配線された導電性薄膜を示す平面図である。
【図10】2行目の導電性薄膜のフォーミングを説明する図である。
【図11】2行目の導電性薄膜のフォーミング時の等価回路図である。
【図12】最初の導電性薄膜のフォーミングが完了したときの等価回路図である。
【図13】各行配線における電圧降下を説明する図である。
【図14】フォーミングの完了の前後で発生する電圧分布を示す図である。
【図15】k番目の導電性薄膜がフォーミングされる直前の状態を示す等価回路図である。
【図16】1番目とN番目の導電性薄膜に印加される電圧の変化を説明する図である。
【図17】行方向配線の両側から電圧を印加してフォーミングする場合を示す図である。
【図18】従来知られた表面伝導型放出素子の一例を示す図である。
【図19】本実施の形態の画像表示装置の表示パネルの一部を切り欠いて示した斜視図である。
【図20】本実施の形態の表示パネルのフェースプレートの蛍光体配列を例示した平面図である。
【図21】本実施の形態で用いた平面型の表面伝導型放出素子の平面図(A),断面図(B)である。
【図22】本実施の形態の平面型表面伝導型放出素子の製造工程を示す断面図である。
【図23】通電フォーミング処理の際の印加電圧波形を示す図である。
【図24】通電活性化処理の際の印加電圧波形(a),放出電流Ieの変化(b)を示す図である。
【図25】本実施の形態で用いた垂直型の表面伝導型放出素子の断面図である。
【図26】垂直型の表面伝導型放出素子の製造工程を示す断面図である。
【図27】本実施の形態で用いた表面伝導型放出素子の典型的な特性を示すグラフ図である。
【図28】本実施の形態で用いたマルチ電子源の基板の一部平面図である。
【図29】本実施の形態で用いた図28のマルチ電子源の基板のA−A’断面図である。
【図30】本発明の実施の形態である画像表示装置の駆動回路の概略構成を示すブロック図である。
【図31】本発明の実施の形態の電子源の製造方法を示すフローチャートである。
Claims (3)
- マトリクス状に配線された複数の表面伝導型電子放出素子を有する電子源の製造方法であって、
基板上に複数の導電性薄膜を配置し、前記複数の導電性薄膜を複数の行方向配線と複数の列方向配線とによりマトリクス状に配線する工程と、
前記複数の行方向配線を順次選択し、各行方向配線に徐々に昇圧する電圧を印加し、更に、前記複数の列方向配線のそれぞれに所定の電位を印加することにより、各行方向配線に接続された前記複数の導電性薄膜に電子放出部を形成する電圧印加工程とを有し、
前記電圧印加工程における前記複数の列方向配線のそれぞれに印加される所定の電位は、選択された前記行方向配線に接続された複数の導電性薄膜に順次電子放出部が形成されることにより上昇する、当該行方向配線に接続された導電性薄膜に印加される電圧の内、フォーミング電圧より高くなる電圧分を打ち消すための電位を有することを特徴とする電子源の製造方法。 - 前記各行方向配線への所定の電位の印加は、当該行方向配線の両端から行われることを特徴とする請求項1に記載の電子源の製造方法。
- 前記選択された行方向配線に接続され、当該行方向配線の、前記所定の電位が印加される端部からk+1番目に位置する導電性薄膜の前記列方向配線に印加される電位は、
V1k+1>Vformのとき:Vyk+1=V1k+1−Vform
V1k+1<Vformのとき:Vyk+1=0
より求まるVyk+1であることを特徴とする請求項1に記載の電子源の製造方法。ここで、V1k+1は、前記端部からk+1番目に位置する導電性薄膜に印加される列方向配線の電位であり、Vformは、前記端部からk+1番目に位置する導電性薄膜に電子放出部が形成されるフォーミング電圧である。
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