JPH11120902A - 電子源の製造方法及び装置と該電子源を用いた画像形成装置 - Google Patents

Abstract

(57)【要約】 【課題】 均一な電子放出特性を有する複数の表面伝導
型放出素子をマトリクス状に配線した電子源の製造方法
及び装置と該電子源を用いた画像形成装置を提供する。 【解決手段】 マトリクス状に配線された複数の導電性
薄膜の各行方向配線を順次選択し、その選択された配線
に所定時間毎に一定電圧ずつ昇圧する電圧Ｖfを印加す
る。また列方向の配線のそれぞれには、各導電性薄膜の
位置に応じた電圧を印加することにより、各導電性薄膜
において、近傍の導電性薄膜のフォーミングが完了する
ことによる電圧の上昇分を打ち消して、各導電性薄膜に
おけるフォーミング特性の均一化をはかる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、複数の表面伝導型
放出素子をマトリクス状に配置した電子源の製造方法及
び装置と該電子源を用いた画像形成装置に関するもので
ある。

【０００２】

【従来の技術】従来から、電子放出素子として熱陰極素
子と冷陰極素子の２種類が知られている。このうち冷陰
極素子では、例えば表面伝導型放出素子や、電界放出型
素子（以下ＦＥ型と記す）や、金属／絶縁層／金属型放
出素子（以下ＭＩＭ型と記す）などが知られている。

【０００３】ＦＥ型の例としては、例えば、W. P. Dyke
& W. W. Dolan，“Field emission”, Advance in Ele
ctron Physics, 8, 89 (1956)や、或は、C. A. Spind
t，“Physical properties of thin-film field emissi
on cathodes with molybdeniumcones”, J. Appl. Phy
s., 47, 5248 (1976)などが知られている。

【０００４】また、ＭＩＭ型の例としては、例えば、C.
A. Mead，“Operation of tunnel-emission Devices,
J. Appl. Phys., 32,646 (1961)などが知られている。

【０００５】表面伝導型放出素子としては、例えば、M.
I. Elinson, Radio E-ng. Electron Phys., 10, 1290,
(1965)や、後述する他の例が知られている。

【０００６】表面伝導型放出素子は、基板上に形成され
た小面積の薄膜に、膜面に平行に電流を流すことにより
電子放出が生ずる現象を利用するものである。この表面
伝導型放出素子としては、前記エリンソン(Elinson)等
によるＳｎＯ2薄膜を用いたものの他に、Ａｕ薄膜によ
るもの［G. Dittmer：“Thin Solid Films”, 9,317 (1
972)］や、Ｉｎ2Ｏ3／ＳｎＯ2薄膜によるもの［M. Hart
well and C. G. Fonstad：”IEEE Trans. ED Conf.”，
519 (1975)］や、カーボン薄膜によるもの［荒木久
他：真空、第２６巻、第１号、２２（１９８３）］等が
報告されている。

【０００７】これらの表面伝導型放出素子の素子構成の
典型的な例として、図１８に前述のM. Hartwellらによ
る素子の平面図を示す。同図において、３００１は基板
で、３００４はスパッタで形成された金属酸化物よりな
る導電性薄膜である。導電性薄膜３００４は図示のよう
にＨ字形の平面形状に形成されている。この導電性薄膜
３００４に、後述の通電フォーミングと呼ばれる通電処
理を施すことにより、電子放出部３００５が形成され
る。図中の間隔Ｌは、０．５〜１［ｍｍ］，幅Ｗは、
０．１［ｍｍ］に設定されている。尚、図示の便宜か
ら、電子放出部３００５は導電性薄膜３００４の中央に
矩形の形状で示したが、これは模式的なものであり、実
際の電子放出部の位置や形状を忠実に表現しているわけ
ではない。

【０００８】M. Hartwellらによる素子をはじめとして
上述の表面伝導型放出素子においては、電子放出を行う
前に導電性薄膜３００４に通電フォーミングと呼ばれる
通電処理を施すことにより電子放出部３００５を形成す
るのが一般的であった。即ち、通電フォーミングとは、
前記導電性薄膜３００４の両端に電圧を印加して通電
し、導電性薄膜３００４を局所的に破壊もしくは変形も
しくは変質せしめ、電気的に高抵抗な状態の電子放出部
３００５を形成することである。尚、局所的に破壊もし
くは変形もしくは変質した導電性薄膜３００４の一部に
は亀裂が発生する。この通電フォーミング後に導電性薄
膜３００４に適宜の電圧を印加した場合には、前記亀裂
付近において電子放出が行われる。

【０００９】上述の表面伝導型放出素子は、構造が単純
で製造も容易であることから、大面積にわたり多数の素
子を形成できる利点がある。そこで、例えば本出願人に
よる特開昭６４−３１３３２において開示されるよう
に、多数の素子を配列して駆動するための方法が研究さ
れている。

【００１０】また、表面伝導型放出素子の応用について
は、例えば、画像表示装置、画像記録装置などの画像形
成装置や、荷電ビーム源、等が研究されている。

【００１１】特に画像表示装置への応用としては、例え
ば本願出願人によるＵＳＰ５，０６６，８８３や特開平
２−２５７５５１号公報や特開平４−２８１３７号公報
において開示されているように、表面伝導型放出素子と
電子ビームの照射により発光する蛍光体とを組み合わせ
て用いた画像表示装置が研究されている。このような表
面伝導型放出素子と蛍光体とを組み合わせて用いた画像
表示装置は、従来の他の方式の画像表示装置よりも優れ
た特性が期待されている。例えば、近年普及してきた液
晶表示装置と比較しても、自発光型であるためバックラ
イトを必要としない点や、視野角が広い点が優れている
と言える。

【００１２】

【発明が解決しようとする課題】上述した従来の表面伝
導型放出素子のように、製造工程において通電によるフ
ォーミング（高抵抗化処理）を行う電子放出素子を画像
形成装置に応用する場合には、以下のような問題があっ
た。

【００１３】平板型ＣＲＴをはじめとして、表面伝導型
放出素子を応用した各種画像形成パネルにおいては、当
然のことながら高品位・高精細な画像が望まれる。これ
を実現するには、例えば単純マトリクス配線された多数
の表面伝導型放出素子を用いる。このため、行および列
の数が数百〜数千にも達する素子配列が必要となり、か
つ各表面伝導型放出素子の素子特性が均一であることが
望まれる。

【００１４】しかしながら、例えば、これら素子のフォ
ーミングに際して、各電子放出素子の電子放出部を形成
する導電性薄膜に印加する電圧波形などをはじめとする
フォーミングの条件によって、表面伝導型放出素子の電
子放出特性が変化する場合がある。更に、単純マトリク
ス配線の場合、特定の１つの導電性薄膜のみをフォーミ
ングしようとしても他の導電性薄膜への電流の回り込み
が発生してしまう。従って、他の未フォーミングの導電
性薄膜に影響を与えずに、１つの導電性薄膜毎に電流を
集中させてフォーミングすることは極めて困難であっ
た。このため、マトリクス状に配線された全ての導電性
薄膜を同一条件でフォーミングできなくなり、フォーミ
ング後の表面伝導型放出素子の電子放出特性がばらつい
てしまうという問題があった。

【００１５】そこで、本願発明者らは、マトリクス状に
配線された素子を複数のグループに分割し、各グループ
単位に順次フォーミング用の電圧を印加することにより
電子放出部を作成するための導電性薄膜の高抵抗化処理
を行った。即ち、図９に示すようなＭ行Ｎ列に配線され
た導電性薄膜に対して、例えば１行単位で順次フォーミ
ング用電圧を印加した。図中、ＥＹ1〜ＥＹNおよびＥＸ
1〜ＥＸMは電極を示している。

【００１６】図１０は、図９に示すように配線された導
電性薄膜に対して、例えば２行目の導電性薄膜（図中、
黒色で示す）にフォーミング用電圧を印加する場合の例
を示す図である。この図１０で示されるように、電極Ｅ
Ｘ2にはフォーミング用の電圧源を接続し、他の電極は
グランドレベル、即ち０Ｖに接続した。この方法によれ
ば、原理的には２行目の導電性薄膜だけにフォーミング
用電圧が印加され、他の導電性薄膜には電圧が印加され
たり、或は電流が回り込んだりすることはない。実際に
この方法でフォーミングを行なったところ、これらマト
リクス状に配線された表面伝導型放出素子の電子放出特
性の均一化がみられた。

【００１７】しかしながら、それでも電子放出特性のバ
ラツキを完全になくすることは困難であり、特にマトリ
クス配線の片側（電圧源から遠い側）に沿って、電子放
出特性の劣る素子が多くなるという問題があった。より
具体的には、フォーミング時に給電端から遠い側、即ち
図１０において、図中右側に位置する表面伝導型放出素
子の電子放出特性が劣るという傾向があった。このよう
なマトリクス電子源を画像形成装置の電子源として用い
た場合には、画像の片側の発光輝度或は濃度が不足する
こととなり、表示画像の品が低下するという不都合が生
じていた。

【００１８】本願発明者等は、上述した問題点の発生原
因について鋭意研究し、その発生原因を以下のように究
明した。

【００１９】上述した図１０に示す方法では、原理的に
は上述したように１行の導電性薄膜だけにフォーミング
用電圧を印加することができるが、配線電極ＥＸ1〜Ｅ
ＸM、ＥＹ1〜ＥＹNの電気抵抗は実際は“０”ではない
ため、そこに電流が流れる際には電圧降下が発生する。
そこで、図１０においてフォーミング用電圧を印加して
いる２行目の導電性薄膜群に着目し、その配線抵抗を含
めたモデルを図１１（ａ）に示す。

【００２０】図１１（ａ）において、Ｆ1〜ＦNは表面伝
導型放出素子の電子放出部を形成する導電性薄膜、ｒ1
〜ｒNは行配線ＥＸ2における各部の配線抵抗、ｒyは各
列配線ＥＹ1〜ＥＹNの給電端子から各導電性薄膜までの
配線抵抗である。一般には、行配線ＥＸ2は一定の線
幅、厚さ、材料で形成するように設計されるため、製造
上のバラツキを除けばｒ1〜ｒNは等しいと考えてよい。
また各列配線ＥＹ1〜ＥＹNは一般にはどれも等しく設計
されるので、製造上のバラツキを除けば各配線の抵抗ｒ
yは等しいと考えてよい。

【００２１】この図１１（ａ）に示すモデルに流れる電
流を説明するための図を、図１１の（ｂ）に示す。図１
１の（ｂ）において、フォーミング用電源から供給され
る電流をＩ、各導電性薄膜Ｆ1〜ＦNに流れる電流をそれ
ぞれｉ1〜ｉNとしたとき、

【００２２】

【数１】

【００２３】Ｉ＝ Σｉk （ｋ＝１〜Ｎ） なる関係がある。

【００２４】また、行方向の各部の配線抵抗ｒ1〜ｒNに
流れる電流を、それぞれｉr1〜ｉrNとしたとき、

【００２５】

【数２】

【００２６】ｉrp＝Ｉ−Σｉk と表すことができる。ここでΣはｋ＝０〜ｋ＝ｐ−１の
和を示し、ｉ0＝０、ｐは１〜Ｎの整数を示している。

【００２７】即ち、例えば抵抗ｒ1に流れる電流ｉr1
は、１行の全導電性薄膜に流れる電流の和と等しく、抵
抗ｒ2に流れる電流ｉr2は１行の全導電性薄膜に流れる
電流の和から導電性薄膜Ｆ1に流れる電流ｉ1を差し引い
たものと等しい。また、抵抗ｒNに流れる電流ｉrNは、
導電性薄膜ＦNに流れる電流ｉNと一致する。従って、行
方向配線に関しては、フォーミング用電源に近い部分ほ
ど大きな電流が流れることが分かる。

【００２８】また各配線抵抗ｒ1〜ｒNでは、各々に流れ
る電流値に応じて電圧降下が発生するため、各導電性薄
膜にかかる電圧は、図１３（ａ）に示すグラフ図の様に
なる。尚、図１３（ａ）において、横軸は各導電性薄膜
の番号を、縦軸は各導電性薄膜にかかる電圧を示す。
尚、縦軸のＥｆはフォーミング用電圧源の出力電圧であ
る。

【００２９】図１３（ａ）によれば、フォーミング用電
源に近い導電性薄膜ほど大きな電圧がかかることが分か
る。従って、フォーミング用電源の出力電圧を０Ｖから
徐々に上昇させていった場合、同一行の導電性薄膜であ
っても全で同時にフォーミング（高抵抗化）されるので
はなく、電圧源に近い導電性薄膜Ｆ1から順にフォーミ
ングされてゆくことが分かる。

【００３０】この場合の問題点について、導電性薄膜Ｆ
1〜ＦNまでがフォーミングされる過程を、図１３（ｂ）
を用いて説明することで明らかにする。

【００３１】まずフォーミング用電源の出力電圧Ｅを図
示のように時間とともに直線的に上昇させていく。する
と各導電性薄膜には上述した図１３の（ａ）で説明した
ような比率で電圧が印加される。ここで各導電性薄膜が
電圧Ｖformによりフォーミングされるものとすれば、時
間Ｔｆ1においてまず導電性薄膜Ｆ1がフォーミングされ
る。この導電性薄膜Ｆ1の抵抗値は、フォーミングされ
た後に大幅に高くなる。このモデルを簡単化するため、
フォーミング後の導電性薄膜（表面伝導型放出素子）に
は電流が流れないとすれば、導電性薄膜Ｆ1がフォーミ
ングされた時点でのモデルは図１２に示すようになる。
この時、配線抵抗ｒ1で発生する電圧降下は（ｒ1×ｉ
1）だけ減少する。このときフォーミング前後で変化す
る電圧分布を図１４（ａ）に示す。この図１４（ａ）に
示すように、各導電性薄膜のフォーミング後は全体的に
電圧分布が上昇するが導電性薄膜Ｆ2にかかる印加電圧
は、フォーミング電圧Ｖformに達することがなく、導電
性薄膜Ｆ2がフォーミングされない。そのため、この導
電性薄膜Ｆ2がフォーミングされるためには前述の電源
の出力電圧Ｅが上昇されて、導電性薄膜Ｆ2への印加電
圧がフォーミング電圧Ｖformに達するのを待たねばなら
ない。このようにして各導電性薄膜のフォーミングが電
圧印加端から１導電性薄膜ずつ行われることになるが、
電圧印加端から遠くなるにつれて、フォーミング前後の
電圧分布変化量が大きくなる。

【００３２】これについて説明する。図１５はｋ番目の
導電性薄膜がフォーミングされる直前の等価回路図を示
す。各導電性薄膜の抵抗、フォーミング電圧にばらつき
がないとき、各導電性薄膜がフォーミングされる直前の
電流ｉk（ｋ＝１〜Ｎ）は一定である。この電流値をＩf
ormとするとｋ番目の導電性薄膜がフォーミングされる
場合、抵抗ｒ1〜ｒk間での電圧降下は、

【００３３】

【数３】

【００３４】Ｉform×Σｒi＝Ｉform×ｋ×ｒ （ここでΣは、ｉ＝１〜ｋの和を示し、ｒは抵抗ｒ1〜
ｒkの平均値を示す。）となる。これより電圧印加端か
ら遠くなる（ｋの値が大きくなる）につれてフォーミン
グ前後の電圧分布変化量は大きくなることが分かる。

【００３５】このように、導電性薄膜のフォーミングが
進行するにつれて１つの導電性薄膜のフォーミング前後
での電圧分布の変化量が大きくなり、ｓ番目の導電性薄
膜でフォーミングが起こった時、（ｓ＋１）番目の導電
性薄膜に、その電圧が印加されることになる。このとき
の電圧分布の変化の様子を図１４（ｂ）に示す。

【００３６】このように一度連続してフォーミングが起
こると連鎖的に導電性薄膜のフォーミングが進み、導電
性薄膜Ｆｓ以降の導電性薄膜はほぼ同時にフォーミング
されることになる。このとき、導電性薄膜Ｆ1と導電性
薄膜ＦNに印加される電圧と電源電圧の関係を図１６に
示す。前述したように、時間に対して直線的に電源電圧
を昇圧するときは横軸は時間に対してリニアになる。つ
まり導電性薄膜Ｆ1に対してはフォーミング時に緩やか
な電圧の変化が加わるのに対して、導電性薄膜ＦNに対
しては急激な電圧変化が生じてしまう。このような現象
は、導電性薄膜Ｆｓ以降の導電性薄膜に対して共通に生
じてしまい、例えば急速な電力投入による加熱などの理
由により正常なフォーミングが行われず、その結果、良
好な電子放出特性が得られなくなる。

【００３７】以上、モデルを簡略化して説明を行った
が、より厳密な回路モデルを用いて解析した結果でも同
様の傾向となることを本願発明者らが見い出している。

【００３８】即ち、一般には行配線の給電端子から近い
導電性薄膜は、他の導電性薄膜がフォーミングされても
その影響を受けにくく、それらへの印加電圧はほぼ電源
の出力電圧に準じた割合で昇圧されるのに対して、給電
端子から遠い導電性薄膜では、途中から雪崩的にフォー
ミングが起こり印加電圧が急激に上昇する傾向があると
言える。このため給電端子から遠い側に特性の劣る表面
伝導型放出素子が分布する結果となってしまうことが分
かる。

【００３９】尚、上記図１１から図１６で示した各モデ
ルでは、パルス電圧を直線的に上昇して印加した場合に
ついての説明を行ったが、直流電圧を直線的に上昇して
印加した場合にも同様に問題が発生することが説明でき
る。

【００４０】また上記説明では、単純マトリクス配線に
おいて、行方向配線の片側の電極より電圧を印加する場
合について説明したが、行方向配線の両側電極から印加
した場合にも同様の問題が生じる。図１７（ａ）に、こ
の場合の等価回路図を、図１７（ｂ）にその電圧分布を
示す。この図１７によれば、両側電極から印加した場合
には、片側電極から印加した場合と異なり、両側の導電
性薄膜から順次フォーミングが起こることが分かる。こ
の場合は、片側電極から印加する例で説明したのと同じ
理由により、中央部の表面伝導型放出素子の電子放出特
性が悪くなり、これを用いた画像表示装置では、中央部
の輝度分布が大きい低品位の画像が表示されてしまっ
た。

【００４１】本発明は上記従来例に鑑みてなされたもの
で、均一な電子放出特性を有する複数の表面伝導型放出
素子をマトリクス状に配線した電子源の製造方法及び装
置と該電子源を用いた画像形成装置を提供することを目
的とする。

【００４２】また本発明の目的は、表面伝導型放出素子
を形成するためのフォーミング時における配線抵抗、及
びフォーミングが完了した素子の抵抗値の変化による各
導電性薄膜への印加電圧の変動を抑えて、均一な特性を
有する電子放出素子を作成できる電子源の製造方法及び
装置と該電子源を用いた画像形成装置を提供することに
ある。

【００４３】

【課題を解決するための手段】上記目的を達成するため
に本発明の電子源の製造装置は以下のような構成を備え
る。即ち、マトリクス状に配線された複数の表面伝導型
電子放出素子を有する電子源の製造装置であって、複数
の導電性薄膜を配置し、前記複数の導電性薄膜をマトリ
クス状に配線した基板の各行方向の配線を順次選択する
選択手段と、前記選択手段により選択された行方向配線
に所定時間毎に昇圧した電圧を印加する電圧印加手段
と、前記基板の各列方向の配線のそれぞれに所定の電圧
を印加する列方向電圧印加手段と、前記選択手段により
選択された行方向配線の導電性薄膜のそれぞれに前記電
圧印加手段と前記列方向電圧印加手段とにより印加され
る差電圧を印加してフォーミングするように制御する制
御手段とを有することを特徴とする。

【００４４】上記目的を達成するために本発明の電子源
の製造方法は以下のような工程を備える。即ち、マトリ
クス状に配線された複数の表面伝導型電子放出素子を有
する電子源の製造方法であって、基板上に複数の導電性
薄膜を配置し、前記複数の導電性薄膜をマトリクス状に
配線する工程と、前記マトリクス状に配線された各行方
向の配線を順次選択し、各行方向配線への電圧の印加に
際して所定時間毎に昇圧して電圧を印加する印加工程
と、前記マトリクス状に配線された各列方向の配線のそ
れぞれに所定の電圧を印加することにより、各行単位に
当該行の導電性薄膜をフォーミングする工程とを有する
ことを特徴とする。

【００４５】上記目的を達成するために本発明の画像形
成装置は以下のような構成を備える。即ち、複数の表面
伝導型放出素子をマトリクス状に配線した電子源より放
出される電子により画像を形成する画像形成装置であっ
て、請求項１乃至４のいずれか１項に記載の電子源の製
造方法により製造された電子源と、画像信号に応じて前
記電子源の列方向配線に電圧を印加する第１電圧印加手
段と、前記電子源の行方向配線を順次選択して駆動する
第２電圧印加手段とを有することを特徴とする。また本
発明の電子源の製造方法は以下のような工程を備える。
即ち、マトリクス状に配線された複数の表面伝導型放出
素子を有する電子源の製造方法であって、基板上に複数
の導電性薄膜を配置し、前記複数の導電性薄膜をマトリ
クス状に配線する工程と、前記マトリクス状に配線され
た行方向の配線の内、この工程において電子放出部を形
成する前記導電性薄膜が接続される行方向の配線を選択
して、該選択した行方向の配線に前記電子放出部を形成
するための電圧を印加し、更に、列方向の配線に前記電
子放出部を形成するための電圧を印加して電子放出部を
形成する工程とを有しており、前記電子放出部を形成す
る工程において、各列方向の配線のそれぞれに前記電子
放出部を形成するための互いに異なる電圧を印加する
か、もしくは列方向の全数でない複数の配線からなる列
方向配線群のそれぞれに前記電子放出部を形成するため
の互いに異なる電圧を印加することを特徴とする。ここ
で更に具体的に説明すると、前記電子放出部を形成する
ための電圧、特に行方向の配線に印加する電圧は徐々に
昇圧するものであっても良い。また、その電圧はパルス
状であってもよく、そのパルス状の電圧を徐々に昇圧す
るものであってもよい。またその昇圧は、所定の時間毎
に行うものであっても良い。またここで言う電子放出部
は導電性薄膜に形成されるものであり、該導電性薄膜に
電圧を印加することにより形成される。この電子放出部
の形成に伴い導電性薄膜が高抵抗になる。このように導
電性薄膜に通電して電子放出部を形成することを通電フ
ォーミングと称する。以下の実施の形態は、この電子放
出部の具体的な構造として、導電性薄膜に亀裂が生じて
いるものを示している。またここで言う電子放出部と
は、上述の電子放出部を形成する工程の後、他の工程、
例えば前記電子放出部に他の材料、例えば炭素、もしく
は少なくとも炭素を含む材料などを付着させる工程を経
て実際に電子放出部として用いるものも含む。

【００４６】

【発明の実施の形態】以下、添付図面を参照して本発明
の好適な実施の形態を詳細に説明する。

【００４７】［実施の形態１］図１は、本発明の実施の
形態１における表面伝導型放出素子のフォーミング装置
の一例を示す回路図である。

【００４８】図１において、１０１は単純マトリクス配
線により接続された導電性薄膜を有するマルチ電子源基
板、１０２は制御回路で、電源１０３、ライン選択回路
１０４、Ｄ／Ａ変換回路１０５の動作を制御している。
電源１０３は、フォーミングに必要な電圧を発生してい
る。ライン選択回路１０４は、電子源基板１０１の中の
フォーミングするライン（行）を選択する。Ｄ／Ａ変換
回路１０５は、制御回路１０２よりの指示に基づいて、
電子源基板１０１の各列方向配線に電圧を印加する。メ
モリ１１２は、後述するＤ／Ａ変換回路１０５に出力す
るデジタル電圧値Ｖy1〜ＶyN及び電源１０３の出力電圧
値を制御するためのデータ等を記憶している。

【００４９】以下、図１に示すフォーミング装置の動作
について説明する。電源１０３はフォーミングに必要な
電圧波形を発生するもので、図２（ａ）に示すような三
角形状のパルス波形を出力する。図２（ａ）において、
Ｔ１及びＴ２はそれぞれ電圧波形のパルス幅とパルス間
隔を示し、本実施の形態ではＴ１を１マイクロ秒から１
０ミリ秒、Ｔ２を１０マイクロ秒から１００ミリ秒の範
囲の値とした。また電圧の波高値Ｖｆについては、後述
するプロファイルに基づいて変化させる。制御回路１０
２は、ライン選択回路１０４を制御して、電子源基板１
０１の各行配線を順番に選択するとともに、予め記憶さ
れた昇圧プロファイルに基づいて電源１０３の出力電圧
を制御する。さらに制御回路１０２は、予め記憶された
分布の電圧値をＤ／Ａ変換回路１０５に出力して、その
出力電圧を制御する。Ｄ／Ａ変換回路１０５は、制御回
路１０２から入力されたＮ個の電圧（デジタル値）値を
アナログ信号に変換し、電子源基板１０１の列方向（画
素側）配線Ｄｙ1〜ＤｙNに出力する。

【００５０】図３は、ライン選択回路１０４の構成を示
す図である。

【００５１】ライン選択回路１０３は、リレー、アナロ
グスイッチなどの複数のスイッチで構成され、電子源基
板１０１がＮ×Ｍのマトリクス状に配線された導電性薄
膜を有しているとき、図３のｓｗ1〜ｓｗMで示すよう
に、Ｍ行に対応してＭ個のスイッチが並列に並べられ、
各スイッチの出力端子Ｓｘ1〜ＳｘMを介して電子源基板
１０１の行方向端子Ｄｘ1〜ＤｘMに接続されている。ま
た、これらスイッチｓｗ1〜ｓｗMの切換は制御部１０２
により制御され、フォーミングされるべき行配線に、図
２（ａ）に示すような電源１０３からの電圧波形が印加
されるように作動する。図３の例では、スイッチｓｗ1
が電源１０３からの出力電圧と行方向配線とを接続する
ように切換えられることにより第１ライン（Ｄｘ1）が
選択され、その他のスイッチは、各行方向配線をグラン
ドに接続するように切換えられている様子を示してい
る。

【００５２】次に本実施の形態のフォーミング装置を用
いて電子源基板１０１をフォーミングする手順について
説明する。

【００５３】まず制御回路１０２は、ライン選択回路１
０４にスイッチｓｗ1をオン（電源１０３の出力電圧に
接続）にするように制御信号を送る。これにより、電源
１０３から出力されたフォーミング電圧は、端子Ｓｘ1
を通じて電子源基板１０１の行方向配線用端子Ｄｘ1だ
けに印加される。次に制御回路１０２は、予めメモリ１
１２に記憶していたデジタル電圧値Ｖy1〜ＶyNをＤ／Ａ
変換回路１０５に出力する。続いて制御回路１０２は、
電源１０３に電圧波形の出力を開始させる。このとき電
源１０３は、図２（ｂ）に示すように、予め記憶された
プロファイルで波高値Ｖｆ（図２（ａ）に示したＶｆに
相当する）を昇圧してＶmaxに達したら波形出力を終了
させる。このときの出力電圧の傾きは、電子源基板１０
１のフォーミング前の導電性薄膜の抵抗、配線抵抗など
から決定されるが、本実施の形態では、０．１Ｖ／秒に
て行なった。

【００５４】次に制御回路１０２に記憶している電圧値
Ｖy1〜ＶyNを求める方法について説明する。

【００５５】１本の行方向配線にフォーミング電圧をか
け、フォーミングを行うときの等価回路は、前述した図
１１（ａ）に示すように表わせる。このときの電圧分布
は、前述した図１３（ａ）に示したようになるため、印
加する電圧の波高値を昇圧してフォーミングを行なった
ときには、導電性薄膜Ｆ1から順番にフォーミングが進
んでいく。こうして（ｋ−１）番目の導電性薄膜までフ
ォーミングが完了し、ｋ番目の導電性薄膜Ｆkがフォー
ミング直前の状態（導電性薄膜ＦkにはＶformが印加さ
れている）になっていると仮定した時、そのときの等価
回路は、図１５に示すようになる。このときの各導電性
薄膜に印加される電圧分布は、導電性薄膜の抵抗、配線
抵抗、Ｖformなどから、数値計算によって容易に求める
ことができる。

【００５６】この例を図４（Ａ）に示す。図４（Ａ）に
おいて、曲線４０１は、導電性薄膜Ｆkのフォーミング
前の電圧分布を示す。但し、実際の計算値はプロットし
たように離散的になるのは言うまでもなく、曲線４０１
はこれを視覚的にするために便宜的に繋げたものであ
る。次にフォーミング電圧の波高値が微小量上がり、導
電性薄膜Ｆkがフォーミングされた時の電圧分布も、同
様に数値計算により容易に求めることができ、図４
（Ａ）の曲線４０２に示すようになる。ここでも実際の
計算値が離散的なのは同じである。ここで導電性薄膜Ｆ
k+1に印加される電圧は、導電性薄膜Ｆkのフォーミング
の影響でＶ0k+1からＶ1k+1に上昇している。このときの
Ｖ1k+1とＶformとの差分からＶyk+1が求められる。これ
を式で表すと、 Ｖyk+1＝Ｖ1k+1−Ｖform となる。但し、Ｖ1k+1がＶformに達していないときはＶ
yは印加する必要がないため、書き直すと、 Ｖ1k+1＞Ｖformの時 Ｖyk+1＝Ｖ1k+1−Ｖform Ｖ1k+1≦Ｖformの時 Ｖyk+1＝０ となる。このようにして求めたＶykの分布を示したのが
図４（Ｂ）である。ここで実際の計算値は、離散的であ
るのは先ほどと同じである。

【００５７】このようにして１ライン（Ｄｘ1）のフォ
ーミングが終了すると制御回路１０２は、ライン選択回
路１０４にスイッチｓｗ１をオフ（グランドに接続）に
して、その代わりにスイッチｓｗ２をオン（電源１０３
に接続）にするように信号を送り、後は前述のライン１
と同じように電源１０３と、Ｄ／Ａ変換回路１０５の出
力電圧を制御してライン２のフォーミングを行う。

【００５８】このような動作を繰り返すことにより、ラ
イン３，４，…Ｎ−１，Ｎと順次フォーミングを行うこ
とにより、電子源基板１０１のフォーミングを完了し
た。

【００５９】図５は、本実施の形態１のフォーミング装
置の制御回路１０２による制御処理を示すフローチャー
トである。

【００６０】まずステップＳ１で、電圧を印加する行配
線を示すカウンタｎの値を“１”に初期化し、次にステ
ップＳ２で、Ｄ／Ａ変換回路１０５の出力を制御するデ
ジタル値（Ｖy1〜ＶyN）をＤ／Ａ変換回路１０５に出力
する。次にステップＳ３に進み、ライン選択回路１０４
のスイッチｓｗn（最初はｓｗ1）をオンにし（電源１０
３の出力と行配線端子に接続）、他のスイッチをグラン
ドに接続する。そしてステップＳ４に進み、電源１０３
の出力を制御して、図２（ａ）に示すような三角波を出
力する。

【００６１】次にステップＳ５に進み、１秒が経過した
かを調べ、１秒が経過するとステップＳ６に進み、三角
波の波高値Ｖｆを０．１Ｖだけ昇圧する。そしてステッ
プＳ７で、その波高値ＶｆがＶmaxを越えたかどうかを
調べ、越えていなければステップＳ４に戻り、前述と同
様にして電源１０３の出力を制御する。こうして波高値
Ｖｆの値がＶmaxになるとステップＳ８に進み、１本の
行配線に接続された全ての導電性薄膜のフォーミングが
完了したものとしてステップＳ８に進み、カウンタｎの
値を＋１し、ステップＳ９で波高値Ｖｆを初期値に戻
す。次にステップＳ１０に進み、カウンタｎの値がＭと
等しくなったかどうか、即ち、電源基板１０１の全ての
行方向配線におけるフォーミングが完了したかどうかを
調べ、完了していなければステップＳ３に戻り、ライン
選択回路１０４のスイッチｓｗnだけをオンにして、前
述と同様の処理を行う。またステップＳ１０で、電源基
板１０１の全ての行方向配線におけるフォーミングが完
了したときはステップＳ１１に進み、ライン選択回路１
０４、Ｄ／Ａ変換回路１０５の出力をオフにして処理を
終了する。尚、このフローチャートでは、電源１０３の
出力電圧Ｖｆの値を０．１Ｖ／秒ずつ昇圧するのを、制
御回路１０２の制御により行ったが、本発明はこれに限
定されるものでなく、前述のように電源１０３が自動的
に行っても良い。

【００６２】以上説明した方法を用いて、フォーミング
処理をした電子源基板を用いて後述する表示パネルの構
成と製造法で画像表示装置を試作したところ、輝度分布
のほとんど無い高品位な画像を得ることができた。

【００６３】［実施の形態２］次に本発明の実施の形態
２について図面を用いて説明する。

【００６４】図６は、本発明の実施の形態２における表
面伝導型放出素子のフォーミング装置の例を示す回路図
である。図６において、上述した実施の形態１と同様の
構成には同一番号を付し、その説明を省略する。尚、メ
モリ１１２は、後述する図８に示すＶykの値をデジタル
で記憶している。

【００６５】図６において、電子源基板１２０は、素子
配置及び配線などの点で図１に示す電子源基板１０１と
同様であるが、行方向配線（Ｘ配線）への電圧印加用端
子を行方向配線の両端に備える点が前述の実施の形態１
と異なっている。これら両側に設けられた端子は、同じ
行方向配線に接続され、ライン選択回路１０４の１つの
出力に接続されている。この装置における動作やフォー
ミングの手順などは、図５のフローチャートで示す前述
の実施の形態１の処理と同様であるため、その説明を省
略するが、各行方向配線への電圧の印加方法が異なるこ
とにより、フォーミング時に各導電性薄膜にかかる電圧
分布が異なるので、これについて説明する。

【００６６】この場合の等価回路は、前述の図１７
（ａ）に示す通りである。この図では、２ライン目がフ
ォーミングされている状態を表している。この２ライン
目に注目したとき、各導電性薄膜にかかる印加電圧の分
布は、図１７（ｂ）に示すようになる。この図から、フ
ォーミング電圧の波高値Ｖｆを昇圧してフォーミングを
行なったとき、その行の両端に近い導電性薄膜からフォ
ーミングされることが理解できるであろう。そして、両
側からそれぞれ（ｋ−１）番目の導電性薄膜までがフォ
ーミングされ、ｋ番目の素子がフォーミングされる直前
の等価回路を図７に示す。

【００６７】この場合、この２行目の各導電性薄膜に印
加される電圧の分布は、前述の実施の形態１と同様に、
導電性薄膜の抵抗および配線抵抗などから、数値計算を
用いて計算することができる。このようにして、制御回
路１０２に記憶すべきＶy1からＶyNを求めたものを図８
に示す。この図８に示すように、この行方向配線の両側
から電圧を印加する場合は、左右対象のプロファイルに
なる。

【００６８】以上説明した方法を用いて、フォーミング
処理をした基板を用いて後述する表示パネルの構成と製
造法で画像表示装置を試作したところ、前述の実施の形
態１の場合と同様に輝度分布のほとんど無い高品位な画
像を得ることができた。また、列方向の配線の全部でな
く、その一部または複数からなる列方向の配線群毎にそ
れぞれ異なる電圧を印加しても良い。

【００６９】（表示パネルの構成と製造法）次に、本発
明の実施の形態に適用した画像表示装置の表示パネルの
構成と製造法について、具体的な例を示して説明する。

【００７０】図１９は、本実施の形態の表示パネル１０
００の外観斜視図であり、その内部構造を示すために表
示パネル１０００の１部を切り欠いて示している。

【００７１】図中、１００５はリアプレート、１００６
は側壁、１００７はフェースプレートであり、１００５
〜１００７により表示パネルの内部を真空に維持するた
めの気密容器を形成している。気密容器を組み立てるに
あたっては、各部材の接合部に十分な強度と気密性を保
持させるため封着する必要があるが、例えばフリットガ
ラスを接合部に塗布し、大気中あるいは窒素雰囲気中
で、４００℃〜５００℃で１０分以上焼成することによ
り封着を達成した。気密容器内部を真空に排気する方法
については後述する。

【００７２】リアプレート１００５には、基板１００１
が固定されているが、この基板１００１上には表面伝導
型放出素子１００２がＮ×Ｍ個形成されている（ここで
Ｎ，Ｍは２以上の正の整数であり、目的とする表示画素
数に応じて適宜設定される。例えば、高品位テレビジョ
ンの表示を目的とした表示装置においては、Ｎ＝３００
０，Ｍ＝１０００以上の数を設定することが望ましい。
本実施の形態においては、Ｎ＝３０７２，Ｍ＝１０２４
とした）。前記Ｎ×Ｍ個の表面伝導型放出素子１００２
は、Ｍ本の行方向配線１００３とＮ本の列方向配線１０
０４により単純マトリクス配線されている。前記１００
１〜１００４によって構成される部分をマルチ電子ビー
ム源と呼ぶ。なお、マルチ電子ビーム源の製造方法や構
造については、後で詳しく述べる。

【００７３】本実施の形態においては、気密容器のリア
プレート１００５にマルチ電子ビーム源の基板１００１
を固定する構成としたが、マルチ電子ビーム源の基板１
００１が十分な強度を有するものである場合には、気密
容器のリアプレートとしてマルチ電子ビーム源の基板１
００１自体を用いてもよい。

【００７４】また、フェースプレート１００７の下面に
は、蛍光膜１００８が形成されている。本実施の形態の
表示パネル１０００はカラー表示用であるため、蛍光膜
１００８の部分にはＣＲＴの分野で用いられる赤
（Ｒ）、緑（Ｇ）、青（Ｂ）の３原色の蛍光体が塗り分
けられている。各色の蛍光体は、たとえば図２０（Ａ）
に示すようにストライプ状に塗り分けられ、各色の蛍光
体のストライプの間には黒色の導電体１０１０が設けて
ある。この黒色の導電体１０１０を設ける目的は、電子
ビームの照射位置に多少のずれがあっても表示色にずれ
が生じないようにするためや、外光の反射を防止して表
示コントラストの低下を防ぐため、更には電子ビームに
よる蛍光膜のチャージアップを防止するためなどであ
る。黒色の導電体１０１０には、黒鉛を主成分として用
いたが、上記の目的に適するものであればこれ以外の材
料を用いても良い。

【００７５】また、３原色の蛍光体の塗り分け方は図２
０（Ａ）に示したストライプ状の配列に限られるもので
はなく、たとえば図２０（Ｂ）に示すようなデルタ状配
列や、それ以外の配列であってもよい。なお、モノクロ
ームの表示パネルを作成する場合には、単色の蛍光体材
料を蛍光膜１００８に用いればよく、また黒色導電材料
は必ずしも用いなくともよい。

【００７６】また、蛍光膜１００８のリアプレート側の
面には、ＣＲＴの分野では公知のメタルバック１００９
を設けてある。このメタルバック１００９を設けた目的
は、蛍光膜１００８が発する光の一部を鏡面反射して光
利用率を向上させるため、負イオンの衝突から蛍光膜１
００８を保護するため、電子ビーム加速電圧を印加する
ための電極として作用させるため、蛍光膜１００８を励
起した電子の導電路として作用させるためなどである。
このメタルバック１００９は、蛍光膜１００８をフェー
スプレート基板１００７上に形成した後、蛍光膜表面を
平滑化処理し、その上にアルミニウムを真空蒸着する方
法により形成した。なお、蛍光膜１００８に低電圧用の
蛍光体材料を用いた場合には、メタルバック１００９は
用いない。

【００７７】また、本実施の形態では用いなかったが、
加速電圧の印加用や蛍光膜の導電性向上を目的として、
フェースプレート基板１００７と蛍光膜１００８との間
に、例えばＩＴＯを材料とする透明電極を設けてもよ
い。

【００７８】また、Ｄx1〜ＤxMおよびＤy1〜ＤyNおよび
Ｈｖは、当該表示パネル１０００と不図示の電気回路と
を電気的に接続するために設けた気密構造の電気接続用
端子である。Ｄx1〜ＤxMはマルチ電子ビーム源の行方向
配線１００３と、Ｄy1〜ＤyNはマルチ電子ビーム源の列
方向配線１００４と、Ｈｖはフェースプレートのメタル
バック１００９とそれぞれ電気的に接続している。

【００７９】また、気密容器内部を真空に排気するに
は、気密容器を組み立てた後、不図示の排気管と真空ポ
ンプとを接続し、気密容器内を１０のマイナス７乗［to
rr］程度の真空度まで排気する。その後、排気管を封止
するが、気密容器内の真空度を維持するために、封止の
直前あるいは封止後に気密容器内の所定の位置にゲッタ
ー膜（不図示）を形成する。ゲッター膜とは、たとえば
Ｂａを主成分とするゲッター材料をヒータもしくは高周
波加熱により加熱し蒸着して形成した膜であり、該ゲッ
ター膜の吸着作用により気密容器内は１×１０マイナス
５乗ないしは１×１０マイナス７乗［torr］の真空度に
維持される。

【００８０】以上、本発明の実施の形態の表示パネル１
０００の基本構成と製法を説明した。

【００８１】次に、この実施の形態の表示パネル１００
０に用いたマルチ電子ビーム源の製造方法について説明
する。本実施の形態の画像表示装置に用いるマルチ電子
ビーム源は、表面伝導型放出素子を単純マトリクス配線
した電子源であれば、表面伝導型放出素子の材料や形状
あるいは製法に制限はない。しかしながら、本願発明者
らは、表面伝導型放出素子の中では、電子放出部もしく
はその周辺部を微粒子膜から形成したものが電子放出特
性に優れ、しかも製造が容易に行えることを見出してい
る。したがって、高輝度で大画面の画像表示装置のマル
チ電子ビーム源に用いるには、最も好適であると言え
る。そこで、上記実施の形態の表示パネルにおいては、
電子放出部もしくはその周辺部を微粒子膜から形成した
表面伝導型放出素子を用いた。そこで、まず好適な表面
伝導型放出素子について基本的な構成と製法および特性
を説明し、その後で多数の素子を単純マトリクス配線し
たマルチ電子ビーム源の構造について述べる。

【００８２】（表面伝導型放出素子の好適な素子構成と
製法）電子放出部もしくはその周辺部を微粒子膜から形
成する表面伝導型放出素子の代表的な構成には、平面型
と垂直型の２種類があげられる。

【００８３】（平面型の表面伝導型放出素子）まず最初
に、平面型の表面伝導型放出素子の素子構成と製法につ
いて説明する。図２１に示すのは、平面型の表面伝導型
放出素子の構成を説明するための平面図（Ａ）および断
面図（Ｂ）である。図中、１１０１は基板、１１０２と
１１０３は素子電極、１１０４は導電性薄膜、１１０５
は通電フォーミング処理により形成した電子放出部、１
１１３は通電活性化処理により形成した薄膜である。

【００８４】基板１１０１としては、たとえば、石英ガ
ラスや青板ガラスをはじめとする各種ガラス基板や、ア
ルミナをはじめとする各種セラミクス基板、あるいは上
述の各種基板上に、例えばＳｉＯ2を材料とする絶縁層
を積層した基板などを用いることができる。

【００８５】また、基板１１０１上に基板面と平行に対
向して設けられた素子電極１１０２と１１０３は、導電
性を有する材料によって形成されている。たとえば、Ｎ
ｉ，Ｃｒ，Ａｕ，Ｍｏ，Ｗ，Ｐｔ，Ｔｉ，Ｃｕ，Ｐｄ，
Ａｇ等をはじめとする金属、あるいはこれらの金属の合
金、あるいはＩｎ2Ｏ3−ＳｎＯ2をはじめとする金属酸
化物、ポリシリコンなどの半導体、などの中から適宜材
料を選択して用いればよい。電極を形成するには、たと
えば真空蒸着などの製膜技術とフォトリソグラフィ、エ
ッチングなどのパターニング技術を組み合わせて用いれ
ば容易に形成できるが、それ以外の方法（たとえば印刷
技術）を用いて形成してもさしつかえない。

【００８６】素子電極１１０２と１１０３の形状は、当
該電子放出素子の応用目的に合わせて適宜設計される。
一般的には、電極間隔Ｌは通常は数百オングストローム
から数百マイクロメータの範囲から適当な数値を選んで
設計されるが、なかでも表示装置に応用するために好ま
しいのは数マイクロメータより数十マイクロメータの範
囲である。また、素子電極の厚さｄについては、通常は
数百オングストロームから数マイクロメータの範囲から
適当な数値が選ばれる。

【００８７】また、導電性薄膜１１０４の部分には微粒
子膜を用いる。ここで述べた微粒子膜とは、構成要素と
して多数の微粒子を含んだ膜（島状の集合体も含む）の
ことをさす。微粒子膜を微視的に調べれば、通常は、個
々の微粒子が離間して配置された構造か、あるいは微粒
子が互いに隣接した構造か、あるいは微粒子が互いに重
なり合った構造が観測される。

【００８８】微粒子膜に用いた微粒子の粒径は、数オン
グストロームから数千オングストロームの範囲に含まれ
るものであるが、中でも好ましいのは１０オングストロ
ームから２００オングストロームの範囲のものである。
また、微粒子膜の膜厚は、以下に述べるような諸条件を
考慮して適宜設定される。即ち、素子電極１１０２或は
１１０３と電気的に良好に接続するのに必要な条件、後
述する通電フォーミングを良好に行うのに必要な条件、
微粒子膜自身の電気抵抗を後述する適宜の値にするため
に必要な条件、などである。具体的には、数オングスト
ロームから数千オングストロームの範囲のなかで設定す
るが、なかでも好ましいのは１０オングストロームから
５００オングストロームの間である。

【００８９】また、微粒子膜を形成するのに用いられう
る材料としては、たとえば、Ｐｄ，Ｐｔ，Ｒｕ，Ａｇ，
Ａｕ，Ｔｉ，Ｉｎ，Ｃｕ，Ｃｒ，Ｆｅ，Ｚｎ，Ｓｎ，Ｔ
ａ，Ｗ，Ｐｂなどをはじめとする金属や、ＰｄＯ，Ｓｎ
Ｏ2，Ｉｎ2Ｏ3，ＰｂＯ，Ｓｂ2Ｏ3などをはじめとする
酸化物や、ＨｆＢ2 ，ＺｒＢ2 ，ＬａＢ6 ，ＣｅＢ6，
ＹＢ4，ＧｄＢ4などをはじめとする硼化物や、ＴｉＣ，
ＺｒＣ，ＨｆＣ，ＴａＣ，ＳｉＣ，ＷＣなどをはじめと
する炭化物や、ＴｉＮ，ＺｒＮ，ＨｆＮ，などをはじめ
とする窒化物や、Ｓｉ，Ｇｅ，などをはじめとする半導
体や、カーボン、などがあげられ、これらの中から適宜
選択される。

【００９０】以上述べたように、導電性薄膜１１０４を
微粒子膜で形成したが、そのシート抵抗値については、
１０の３乗から１０の７乗［オーム／□］の範囲に含ま
れるよう設定した。

【００９１】なお、導電性薄膜１１０４と素子電極１１
０２および１１０３とは、電気的に良好に接続されるの
が望ましいため、互いの一部が重なりあうような構造を
とっている。その重なり方は、図２１の例においては、
下から、基板、素子電極、導電性薄膜の順序で積層した
が、場合によっては下から基板、導電性薄膜、素子電
極、の順序で積層してもさしつかえない。

【００９２】また、電子放出部１１０５は、導電性薄膜
１１０４の一部に形成された亀裂状の部分であり、電気
的には周囲の導電性薄膜よりも高抵抗な性質を有してい
る。この亀裂は、導電性薄膜１１０４に対して、前述の
通電フォーミングの処理を行うことにより形成する。亀
裂内には、数オングストロームから数百オングストロー
ムの粒径の微粒子を配置する場合がある。なお、実際の
電子放出部の位置や形状を精密かつ正確に図示するのは
困難なため、図２１においては模式的に示した。

【００９３】また、薄膜１１１３は、炭素もしくは炭素
化合物よりなる薄膜で、電子放出部１１０５およびその
近傍を被覆している。薄膜１１１３は、通電フォーミン
グ処理後に、後述する通電活性化の処理を行うことによ
り形成する。

【００９４】薄膜１１１３は、単結晶グラファイト、多
結晶グラファイト、非晶質カーボン、のいずれかか、も
しくはその混合物であり、膜厚は５００［オングストロ
ーム］以下とするが、３００［オングストローム］以下
とするのがさらに好ましい。なお、実際の薄膜１１１３
の位置や形状を精密に図示するのは困難なため、図２１
においては模式的に示した。また、平面図（Ａ）におい
ては、薄膜１１１３の一部を除去した素子を図示した。

【００９５】以上、好ましい素子の基本構成を述べた
が、実施の形態においては以下のような素子を用いた。
すなわち、基板１１０１には青板ガラスを用い、素子電
極１１０２と１１０３にはＮｉ薄膜を用いた。素子電極
の厚さｄは１０００［オングストローム］、電極間隔Ｌ
は２［マイクロメータ］とした。

【００９６】微粒子膜の主要材料としてＰｄもしくはＰ
ｄＯを用い、微粒子膜の厚さは約１００［オングストロ
ーム］、幅Ｗは１００［マイクロメータ］とした。

【００９７】次に、好適な平面型の表面伝導型放出素子
の製造方法について説明する。図２２（ａ）〜（ｄ）
は、表面伝導型放出素子の製造工程を説明するための断
面図で、各部材の表記は前記図２１と同一である。

【００９８】（１）まず、図２２（ａ）に示すように、
基板１１０１上に素子電極１１０２および１１０３を形
成する。これら電極を形成するにあたっては、予め基板
１１０１を洗剤、純水、有機溶剤を用いて十分に洗浄
後、素子電極の材料を堆積させる（堆積する方法として
は、たとえば、蒸着法やスパッタ法などの真空成膜技術
を用ればよい）。その後、堆積した電極材料を、フォト
リソグラフィー・エッチング技術を用いてパターニング
し、（ａ）に示した一対の素子電極（１１０２と１１０
３）を形成する。

【００９９】（２）次に、同図（ｂ）に示すように、導
電性薄膜１１０４を形成する。この導電性薄膜１１０４
を形成するにあたっては、まず前記（ａ）の基板に有機
金属溶液を塗布して乾燥し、加熱焼成処理して微粒子膜
を成膜した後、フォトリソグラフィー・エッチングによ
り所定の形状にパターニングする。ここで、有機金属溶
液とは、導電性薄膜に用いる微粒子の材料を主要元素と
する有機金属化合物の溶液である（具体的には、本実施
の形態では主要元素としてＰｄを用いた。また、実施の
形態では塗布方法として、ディッピング法を用いたが、
それ以外のたとえばスピンナー法やスプレー法を用いて
もよい）。

【０１００】また、微粒子膜で作られる導電性薄膜の成
膜方法としては、本実施の形態で用いた有機金属溶液の
塗布による方法以外の、たとえば真空蒸着法やスパッタ
法、あるいは化学的気相堆積法などを用いる場合もあ
る。

【０１０１】（３）次に、同図（ｃ）に示すように、フ
ォーミング用電源１１１０から素子電極１１０２と１１
０３の間に適宜の電圧を印加し、通電フォーミング処理
を行って、電子放出部１１０５を形成する。

【０１０２】通電フォーミング処理とは、微粒子膜で作
られた導電性薄膜１１０４に通電を行って、その一部を
適宜に破壊、変形、もしくは変質せしめ、電子放出を行
うのに好適な構造に変化させる処理のことである。微粒
子膜で作られた導電性薄膜のうち電子放出を行うのに好
適な構造に変化した部分（すなわち電子放出部１１０
５）においては、薄膜に適当な亀裂が形成されている。
なお、電子放出部１１０５が形成される前と比較する
と、形成された後は素子電極１１０２と１１０３の間で
計測される電気抵抗は大幅に増加する。

【０１０３】この通電方法は前述した通電方法によるも
のであるが、図２３に、フォーミング用電源１１１０
（図１の電源１０３に相当）から印加する適宜の電圧波
形の一例を示す。微粒子膜で作られた導電性薄膜をフォ
ーミングする場合には、パルス状の電圧が好ましく、本
実施の形態の場合には、同図に示したようにパルス幅Ｔ
１の三角波パルスをパルス間隔Ｔ２で連続的に印加し
た。その際には、三角波パルスの波高値Ｖｐｆを、順次
昇圧した。また、電子放出部１１０５の形成状況をモニ
タするためのモニタパルスＰｍを適宜の間隔で三角波パ
ルスの間に挿入し、その際に流れる電流を電流計１１１
１で計測した。尚、これら導電性薄膜が複数マトリクス
状に配線されている場合には、１つの選択された行方向
配線に図２３に示すパルス状の電圧が印加され、列方向
配線には図４（両側より電圧を印加する際には図８）に
示すような電圧が、その導電性薄膜の行方向の位置に応
じて印加されることは前述の通りである。

【０１０４】本実施の形態においては、たとえば１０の
マイナス５乗［torr］程度の真空雰囲気下において、た
とえばパルス幅Ｔ１を１［ミリ秒］、パルス間隔Ｔ２を
１０［ミリ秒］とし、波高値Ｖｐｆを１パルスごとに
０．１［Ｖ］ずつ昇圧した。そして、三角波を５パルス
印加するたびに１回の割りで、モニタパルスＰｍを挿入
した。フォーミング処理に悪影響を及ぼすことがないよ
うに、モニタパルスの電圧Ｖｐｍは０．１［Ｖ］に設定
した。そして、素子電極１１０２と１１０３の間の電気
抵抗が１×１０の６乗［オーム］になった段階、すなわ
ちモニタパルス印加時に電流計１１１１で計測される電
流が１×１０のマイナス７乗［Ａ］以下になった段階
で、フォーミング処理にかかわる通電を終了した。

【０１０５】なお、上記の方法は、本実施の形態の表面
伝導型放出素子に関する好ましい方法であり、たとえば
微粒子膜の材料や膜厚、あるいは素子電極間隔Ｌなど表
面伝導型放出素子の設計を変更した場合には、それに応
じて通電の条件を適宜変更するのが望ましい。

【０１０６】（４）次に、図２２（ｄ）に示すように、
活性化用電源１１１２から素子電極１１０２と１１０３
の間に適宜の電圧を印加し、通電活性化処理を行って、
電子放出特性の改善を行う。この通電活性化処理とは、
前記通電フォーミング処理により形成された電子放出部
１１０５に適宜の条件で通電を行って、その近傍に炭素
もしくは炭素化合物を堆積せしめる処理のことである。
（図においては、炭素もしくは炭素化合物よりなる堆積
物を部材１１１３として模式的に示した）。なお、通電
活性化処理を行うことにより、行う前と比較して、同じ
印加電圧における放出電流を典型的には１００倍以上に
増加させることができる。

【０１０７】具体的には、１０のマイナス４乗ないし１
０のマイナス５乗［torr］の範囲内の真空雰囲気中で、
電圧パルスを定期的に印加することにより、真空雰囲気
中に存在する有機化合物を起源とする炭素もしくは炭素
化合物を堆積させる。堆積物１１１３は、単結晶グラフ
ァイト、多結晶グラファイト、非晶質カーボン、のいず
れかか、もしくはその混合物であり、膜厚は５００［オ
ングストローム］以下、より好ましくは３００［オング
ストローム］以下である。

【０１０８】通電方法をより詳しく説明するために、図
２４（ａ）に、活性化用電源１１１２から印加する適宜
の電圧波形の一例を示す。本実施の形態においては、一
定電圧の矩形波を定期的に印加して通電活性化処理を行
ったが、具体的には，矩形波の電圧Ｖａｃは１４
［Ｖ］，パルス幅Ｔ３は、１［ミリ秒］，パルス間隔Ｔ
４は１０［ミリ秒］とした。なお、上述の通電条件は、
本実施の形態の表面伝導型放出素子に関する好ましい条
件であり、表面伝導型放出素子の設計を変更した場合に
は、それに応じて条件を適宜変更するのが望ましい。

【０１０９】図２２（ｄ）に示す１１１４は、該表面伝
導型放出素子から放出される放出電流Ｉeを捕捉するた
めのアノード電極で、直流高電圧電源１１１５および電
流計１１１６が接続されている。（なお、基板１１０１
を、表示パネルの中に組み込んでから活性化処理を行う
場合には、表示パネルの蛍光面をアノード電極１１１４
として用いる）。活性化用電源１１１２から電圧を印加
する間、電流計１１１６で放出電流Ｉeを計測して通電
活性化処理の進行状況をモニタし、活性化用電源１１１
２の動作を制御する。電流計１１１６で計測された放出
電流Ｉeの一例を図２４（ｂ）に示す。活性化電源１１
１２からパルス電圧を印加しはじめると、時間の経過と
ともに放出電流Ｉeは増加するが、やがて飽和してほと
んど増加しなくなる。このように、放出電流Ｉeがほぼ
飽和した時点で活性化用電源１１１２からの電圧印加を
停止し、通電活性化処理を終了する。

【０１１０】なお、上述の通電条件は、本実施の形態の
表面伝導型放出素子に関する好ましい条件であり、表面
伝導型放出素子の設計を変更した場合には、それに応じ
て条件を適宜変更するのが望ましい。

【０１１１】以上のようにして、図２２（ｅ）に示す平
面型の表面伝導型放出素子を製造した。

【０１１２】（垂直型の表面伝導型放出素子）次に、電
子放出部もしくはその周辺を微粒子膜から形成した表面
伝導型放出素子のもうひとつの代表的な構成、すなわち
垂直型の表面伝導型放出素子の構成について説明する。

【０１１３】図２５は、本実施の形態の垂直型の基本構
成を説明するための模式的な断面図であり、図中の１２
０１は基板、１２０２と１２０３は素子電極、１２０６
は段差形成部材、１２０４は微粒子膜を用いた導電性薄
膜、１２０５は通電フォーミング処理により形成した電
子放出部、１２１３は通電活性化処理により形成した薄
膜、である。

【０１１４】垂直型が先に説明した平面型と異なる点
は、素子電極のうちの片方（１２０２）が段差形成部材
１２０６上に設けられており、導電性薄膜１２０４が段
差形成部材１２０６の側面を被覆している点にある。し
たがって、前記図２１の平面型における素子電極間隔Ｌ
は、垂直型においては段差形成部材１２０６の段差高Ｌ
ｓとして設定される。なお、基板１２０１、素子電極１
２０２および１２０３、微粒子膜を用いた導電性薄膜１
２０４、については、前記平面型の説明中に列挙した材
料を同様に用いることが可能である。また、段差形成部
材１２０６には、たとえばＳｉＯ2 のような電気的に絶
縁性の材料を用いる。

【０１１５】次に、垂直型の表面伝導型放出素子の製法
について説明する。図２６（ａ）〜（ｆ）は、製造工程
を説明するための断面図で、各部材の表記は前記図２５
と同一である。

【０１１６】（１）まず、図２６（ａ）に示すように、
基板１２０１上に素子電極１２０３を形成する。

【０１１７】（２）次に、同図（ｂ）に示すように、段
差形成部材を形成するための絶縁層を積層する。絶縁層
は、たとえばＳｉＯ2 をスパッタ法で積層すればよい
が、たとえば真空蒸着法や印刷法などの他の成膜方法を
用いてもよい。

【０１１８】３）次に、同図（ｃ）に示すように、絶縁
層の上に素子電極１２０２を形成する。

【０１１９】４）次に、同図（ｄ）に示すように、絶縁
層の一部を、たとえばエッチング法を用いて除去し、素
子電極１２０３を露出させる。

【０１２０】５）次に、同図（ｅ）に示すように、微粒
子膜を用いた導電性薄膜１２０４を形成する。形成する
には、前記平面型の場合と同じく、たとえば塗布法など
の成膜技術を用いればよい。

【０１２１】６）次に、前記平面型の場合と同じく、通
電フォーミング処理を行い、電子放出部を形成する（図
２２（ｃ）を用いて説明した平面型の通電フォーミング
処理と同様の処理を行えばよい）。

【０１２２】（７）次に、前記平面型の場合と同じく、
通電活性化処理を行い、電子放出部近傍に炭素もしくは
炭素化合物を堆積させる（図２２（ｄ）を用いて説明し
た平面型の通電活性化処理と同様の処理を行えばよ
い）。

【０１２３】以上のようにして、図２６（ｆ）に示す垂
直型の表面伝導型放出素子を製造した。

【０１２４】（表示装置に用いた表面伝導型放出素子の
特性）以上、平面型と垂直型の表面伝導型放出素子につ
いて素子構成と製法を説明したが、次に表示装置に用い
た素子の特性について述べる。

【０１２５】図２７に、本実施の形態の表示装置に用い
た素子の（放出電流Ｉe）対（素子印加電圧Ｖf）特性、
および（素子電流Ｉf）対（素子印加電圧Ｖf）特性の典
型的な例を示す。なお、放出電流Ｉeは素子電流Ｉfに比
べて著しく小さく、同一尺度で図示するのが困難である
うえ、これらの特性は素子の大きさや形状等の設計パラ
メータを変更することにより変化するものであるため、
２本のグラフは各々任意単位で図示した。

【０１２６】表示装置に用いた素子は、放出電流Ｉeに
関して以下に述べる３つの特性を有している。

【０１２７】第一に、ある電圧（これを閾値電圧Ｖthと
呼ぶ）以上の大きさの電圧を素子に印加すると急激に放
出電流Ｉeが増加するが、一方、閾値電圧Ｖth未満の電
圧では放出電流Ｉeはほとんど検出されない。すなわ
ち、放出電流Ｉeに関して、明確な閾値電圧Ｖthを持っ
た非線形素子である。

【０１２８】第二に、放出電流Ｉeは素子に印加する電
圧Ｖfに依存して変化するため、電圧Ｖfで放出電流Ｉe
の大きさを制御できる。

【０１２９】第三に、素子に印加する電圧Ｖfに対して
素子から放出される電流Ｉeの応答速度が速いため、電
圧Ｖfを印加する時間の長さによって素子から放出され
る電子の電荷量を制御できる。

【０１３０】以上のような特性を有するため、表面伝導
型放出素子を表示装置に好適に用いることができた。た
とえば多数の素子を表示画面の画素に対応して設けた表
示装置において、第一の特性を利用すれば、表示画面を
順次走査して表示を行うことが可能である。すなわち、
駆動中の素子には所望の発光輝度に応じて閾値電圧Ｖth
以上の電圧を適宜印加し、非選択状態の素子には閾値電
圧Ｖth未満の電圧を印加する。駆動する素子を順次切り
替えてゆくことにより、表示画面を順次走査して表示を
行うことが可能である。

【０１３１】また、第二の特性かまたは第三の特性を利
用することにより、発光輝度を制御することができるた
め、諧調表示を行うことが可能である。

【０１３２】（多数素子を単純マトリクス配線したマル
チ電子ビーム源の構造）次に、上述の表面伝導型放出素
子を基板上に配列して単純マトリクス配線したマルチ電
子ビーム源の構造について述べる。

【０１３３】図２８に示すのは、前記図１９の表示パネ
ル１０００に用いたマルチ電子ビーム源の平面図であ
る。基板１００１上には、前記図２１で示したものと同
様な表面伝導型放出素子が配列され、これらの素子は行
方向配線電極１００３と列方向配線電極１００４により
単純マトリクス状に配線されている。行方向配線電極１
００３と列方向配線電極１００４の交差する部分には、
電極間に絶縁層（不図示）が形成されており、電気的な
絶縁が保たれている。

【０１３４】図２８のＡ−Ａ’に沿った断面を図２９に
示す。

【０１３５】なお、このような構造のマルチ電子源は、
あらかじめ基板上に行方向配線電極１００３、列方向配
線電極１００４、電極間絶縁層（不図示）、および表面
伝導型放出素子の素子電極と導電性薄膜を形成した後、
行方向配線電極１００３および列方向配線電極１００４
を介して各素子に給電して通電フォーミング処理と通電
活性化処理を行うことにより製造した。

【０１３６】図３０は、ＮＴＳＣ方式のテレビ信号に基
づいてテレビジョン表示を行う為の駆動回路の概略構成
をブロック図で示したものである。同図中、表示パネル
１７０１は前述した表示パネル１０００に相当するもの
で、前述した様に製造され、動作する。また、走査回路
１７０２は表示ラインを走査し、制御回路１７０３は走
査回路へ入力する信号等を生成する。シフトレジスタ１
７０４は１ライン毎のデータをシフトし、ラインメモリ
１７０５は、シフトレジスタ１７０４からの１ライン分
のデータを変調信号発生器１７０７に入力する。同期信
号分離回路１７０６はＮＴＳＣ信号から同期信号を分離
する。

【０１３７】以下、図３０の装置各部の機能を詳しく説
明する。

【０１３８】まず表示パネル１７０１は、端子Ｄx1ない
しＤxMおよび端子Ｄy1ないしＤyN、および高圧端子Ｈｖ
を介して外部の電気回路と接続されている。このうち、
端子Ｄx1ないしＤxMには、表示パネル１７０１内に設け
られているマルチ電子ビーム源、すなわちＭ行Ｎ列の行
列状にマトリクス配線された冷陰極素子を１行（ｎ素
子）ずつ順次駆動してゆくための走査信号が印加され
る。一方、端子Ｄy1ないしＤyNには、前記走査信号によ
り選択された１行分のｎ個の各素子の出力電子ビームを
制御するための変調信号が印加される。また、高圧端子
Ｈｖには、直流電圧源Ｖａより、たとえば５［ｋＶ］の
直流電圧が供給されるが、これはマルチ電子ビーム源よ
り出力される電子ビームに蛍光体を励起するのに十分な
エネルギーを付与するための加速電圧である。

【０１３９】次に、走査回路１７０２について説明す
る。同回路は、内部にＭ個のスイッチング素子（図中、
Ｓ1ないしＳMで模式的に示されている）を備えるもの
で、各スイッチング素子は、直流電圧源Ｖｘの出力電圧
もしくは０［Ｖ］（グランドレベル）のいずれか一方を
選択し、表示パネル１７０１の端子Ｄx1ないしＤxMと電
気的に接続するものである。Ｓ1ないしＳMの各スイッチ
ング素子は、制御回路１７０３が出力する制御信号ＴSC
ANに基づいて動作するものだが、実際にはたとえばＦＥ
Ｔのようなスイッチング素子を組合わせる事により容易
に構成することが可能である。なお、前記直流電圧源Ｖ
ｘは、図２７に例示した電子放出素子の特性に基づき走
査されていない素子に印加される駆動電圧が電子放出し
きい値電圧Ｖth電圧以下となるよう、一定電圧を出力す
るよう設定されている。

【０１４０】また、制御回路１７０３は、外部より入力
する画像信号に基づいて適切な表示が行なわれるように
各部の動作を整合させる働きをもつものである。次に説
明する同期信号分離回路１７０６より送られる同期信号
ＴSYNCに基づいて、各部に対してＴSCANおよびＴSFTお
よびＴMRYの各制御信号を発生する。同期信号分離回路
１７０６は、外部から入力されるＮＴＳＣ方式のテレビ
信号から、同期信号成分と輝度信号成分とを分離するた
めの回路で、良く知られているように周波数分離（フィ
ルタ）回路を用いれば容易に構成できるものである。同
期信号分離回路１７０６により分離された同期信号は、
良く知られるように垂直同期信号と水平同期信号より成
るが、ここでは説明の便宜上、ＴSYNC信号として図示し
た。一方、前記テレビ信号から分離された画像の輝度信
号成分を便宜上ＤＡＴＡ信号と表すが、同信号はシフト
レジスタ１７０４に入力される。

【０１４１】シフトレジスタ１７０４は、時系列的にシ
リアルに入力される前記ＤＡＴＡ信号を、画像の１ライ
ン毎にシリアル／パラレル変換する為のもので、前記制
御回路１７０３より送られる制御信号ＴSFTに基づいて
動作する。すなわち、制御信号ＴSFTシフトレジスタ１
７０４のシフトクロックであると言い換えることもでき
る。シリアル／パラレル変換された画像１ライン分（電
子放出素子ｎ素子分の駆動データに相当する）のデータ
は、ＩD1ないしＩDNのＮ個の信号として前記シフトレジ
スタ１７０４より出力される。

【０１４２】ラインメモリ１７０５は、画像１ライン分
のデータを必要時間の間だけ記憶する為の記憶装置であ
り、制御回路１７０３より送られる制御信号ＴMRYにし
たがって適宜ＩD1ないしＩDNの内容を記憶する。記憶さ
れた内容は、Ｉ'D1ないしＩ'DNとして出力され、変調信
号発生器１７０７に入力される。

【０１４３】変調信号発生器１７０７は、前記画像デー
タＩ'D1ないしＩ'DNの各々に応じて、電子放出素子１０
０２の各々を適切に駆動変調する為の信号源で、その出
力信号は、端子Ｄy1ないしＤyNを通じて表示パネル１７
０１内の電子放出素子１００２に印加される。

【０１４４】図２７を用いて説明したように、本実施の
形態に係わる表面伝導型放出素子は放出電流Ｉeに対し
て以下の基本特性を有している。すなわち、電子放出に
は明確な閾値電圧Ｖth（後述する実施の形態の表面伝導
型放出素子では８［Ｖ］）があり、閾値Ｖth以上の電圧
を印加された時のみ電子放出が生じる。また、電子放出
閾値Ｖth以上の電圧に対しては、図２７のグラフ図のよ
うに、電圧の変化に応じて放出電流Ｉeも変化する。こ
のことから、本素子にパルス状の電圧を印加する場合、
たとえば電子放出閾値Ｖth以下の電圧を印加しても電子
放出は生じないが、電子放出閾値Ｖth以上の電圧を印加
する場合には表面伝導型放出素子から電子ビームが出力
される。その際、パルスの波高値Ｖｍを変化させること
により出力電子ビームの強度を制御することが可能であ
る。また、パルスの幅Ｐｗを変化させることにより出力
される電子ビームの電荷の総量を制御することが可能で
ある。

【０１４５】従って、入力信号に応じて、電子放出素子
を変調する方式としては、電圧変調方式、パルス幅変調
方式等が採用できる。電圧変調方式を実施するに際して
は、変調信号発生器１７０７として、一定長さの電圧パ
ルスを発生し、入力されるデータに応じて適宜パルスの
波高値を変調するような電圧変調方式の回路を用いるこ
とができる。また、パルス幅変調方式を実施するに際し
ては、変調信号発生器１７０７として、一定の波高値の
電圧パルスを発生し、入力されるデータに応じて適宜電
圧パルスの幅を変調するようなパルス幅変調方式の回路
を用いることができる。

【０１４６】シフトレジスタ１７０４やラインメモリ１
７０５は、デジタル信号式のものでもアナログ信号式の
ものでも採用できる。すなわち、画像信号のシリアル／
パラレル変換や記憶が所定の速度で行われればよいから
である。

【０１４７】デジタル信号式を用いる場合には、同期信
号分離回路１７０６の出力信号ＤＡＴＡをデジタル信号
化する必要があるが、これには同期信号分離回路１７０
６の出力部にＡ／Ｄ変換器を設ければよい。これに関し
てラインメモリ１７０５の出力信号がデジタル信号かア
ナログ信号かにより、変調信号発生器に用いられる回路
が若干異なった物となる。すなわち、デジタル信号を用
いた電圧変調方式の場合、変調信号発生器１７０７に
は、例えばＤ／Ａ変換回路を用い、必要に応じて増幅回
路などを付加する。パルス幅変調方式の場合、変調信号
発生器１７０７には、例えば高速の発振器および発振器
の出力する波数を計数する計数器（カウンタ）および計
数器の出力値と前記メモリの出力値を比較する比較器
（コンパレータ９を組み合わせた回路を用いる。必要に
応じて、比較器の出力するパルス幅変調された変調信号
を電子放出素子の駆動電圧にまで電圧増幅するための増
幅器を付与することもできる。

【０１４８】アナログ信号を用いた電圧変調方式の場
合、変調信号発生器１７０７には、例えばオペアンプな
どを用いた増幅回路を採用でき、必要に応じてシフトレ
ベル回路などを付加することもできる。パルス幅変調方
式の場合には、例えば、電圧制御型発信回路（ＶＣＯ）
を採用でき、必要に応じて電子放出素子の駆動電圧まで
電圧増幅するための増幅器を付加することもできる。

【０１４９】このような構成をとりうる本実施の形態の
画像表示装置においては、各電子放出素子に、容器外端
子Ｄx1乃至ＤxM、Ｄy1乃至ＤyNを介して電圧を印加する
ことにより、電子放出が生じる。高圧端子Ｈｖを介して
メタルバック１００９あるいは透明電極（不図示）に高
圧を印加し、電子ビームを加速する。加速された電子は
蛍光膜１００８に衝突し、発光が生じて画像が形成され
る。

【０１５０】ここで述べた画像表示装置の構成は、本実
施の形態に適用可能な画像形成装置の一例であり、本発
明の思想に基づいて種々の変形が可能である。入力信号
についてはＮＴＳＣ方式を挙げたが、入力信号はこれに
限るものではなく、ＰＡＬ、ＳＥＣＡＭ方式など他、こ
れらより多数の走査線からなるＴＶ信号（ＭＵＳＥ方式
をはじめとする高品位ＴＶ）方式をも採用できる。

【０１５１】以上説明したように本実施の形態によれ
ば、単純マトリックス配線されたマルチ表面伝導型放出
素子の画素側配線に電圧分布に対応した、電圧分布を印
加しつつ、ライン順次のフォーミングを行うことによ
り、特性の分布、ばらつきの少ないマルチ表面伝導型放
出素子が得られ、輝度分布の少ない高品位な画像形成装
置を実現することができる。

【０１５２】図３１は本実施の形態の電子源の製造方法
を示すフローチャートである。

【０１５３】まずステップＳ２１で、基板上に行方向配
線１００３及び列方向配線１００４（図２８参照）とな
る導電体を配線して、マトリクス状の配線を敷設する。
次にステップＳ２２で、これら配線に接続する電極（図
２９の１１０２、１１０３）を配設し、これら電極間に
導電性薄膜１１０４を形成する。そしてステップＳ２３
で、前述の図５のフローチャートで示すようなフォーミ
ング処理を行い、次にステップＳ２４に進み、そのフォ
ーミング済みの導電性薄膜に対して活性化処理を行う。
こうしてマトリクス上に配線されたマルチ電子源を製造
することができる。

【０１５４】

【発明の効果】以上説明したように本発明によれば、均
一な電子放出特性を有する複数の表面伝導型放出素子を
マトリクス状に配線した電子源の製造方法及び装置と該
電子源を用いた画像形成装置を提供できる。

【０１５５】また本発明によれば、表面伝導型放出素子
を形成するためのフォーミング時における配線抵抗、及
びフォーミングが完了した素子の抵抗値の変化による各
導電性薄膜への印加電圧の変動を抑えて、均一な特性を
有する電子放出素子を作成できるという効果がある。

【０１５６】

【図面の簡単な説明】

【図１】本発明の実施の形態１のフォーミング装置を構
成を示す回路図である。

【図２】本実施の形態における通電フォーミング波形
（ａ）とその波高値の変化（ｂ）を示す図である。

【図３】本実施の形態のフォーミング装置のライン選択
回路の構成を示す図である。

【図４】本実施の形態における１ラインの導電性薄膜に
おける電圧分布を説明する図である。

【図５】本実施の形態のフォーミング装置の制御回路に
よる制御処理を示すフローチャートである。

【図６】本発明の実施の形態２のフォーミング装置の構
成を示す図である。

【図７】実施の形態２におけるフォーミング順を説明す
る図である。

【図８】本発明の実施の形態２における補正用電圧分布
を表す図である。

【図９】マトリクス状に配線された導電性薄膜を示す平
面図である。

【図１０】２行目の導電性薄膜のフォーミングを説明す
る図である。

【図１１】２行目の導電性薄膜のフォーミング時の等価
回路図である。

【図１２】最初の導電性薄膜のフォーミングが完了した
ときの等価回路図である。

【図１３】各行配線における電圧降下を説明する図であ
る。

【図１４】フォーミングの完了の前後で発生する電圧分
布を示す図である。

【図１５】ｋ番目の導電性薄膜がフォーミングされる直
前の状態を示す等価回路図である。

【図１６】１番目とＮ番目の導電性薄膜に印加される電
圧の変化を説明する図である。

【図１７】行方向配線の両側から電圧を印加してフォー
ミングする場合を示す図である。

【図１８】従来知られた表面伝導型放出素子の一例を示
す図である。

【図１９】本実施の形態の画像表示装置の表示パネルの
一部を切り欠いて示した斜視図である。

【図２０】本実施の形態の表示パネルのフェースプレー
トの蛍光体配列を例示した平面図である。

【図２１】本実施の形態で用いた平面型の表面伝導型放
出素子の平面図（Ａ），断面図（Ｂ）である。

【図２２】本実施の形態の平面型表面伝導型放出素子の
製造工程を示す断面図である。

【図２３】通電フォーミング処理の際の印加電圧波形を
示す図である。

【図２４】通電活性化処理の際の印加電圧波形（ａ），
放出電流Ｉeの変化（ｂ）を示す図である。

【図２５】本実施の形態で用いた垂直型の表面伝導型放
出素子の断面図である。

【図２６】垂直型の表面伝導型放出素子の製造工程を示
す断面図である。

【図２７】本実施の形態で用いた表面伝導型放出素子の
典型的な特性を示すグラフ図である。

【図２８】本実施の形態で用いたマルチ電子源の基板の
一部平面図である。

【図２９】本実施の形態で用いた図２８のマルチ電子源
の基板のＡ−Ａ’断面図である。

【図３０】本発明の実施の形態である画像表示装置の駆
動回路の概略構成を示すブロック図である。

【図３１】本発明の実施の形態の電子源の製造方法を示
すフローチャートである。

Claims (12)

【特許請求の範囲】
1. 【請求項１】 マトリクス状に配線された複数の表面伝
   導型電子放出素子を有する電子源の製造方法であって、 基板上に複数の導電性薄膜を配置し、前記複数の導電性
   薄膜をマトリクス状に配線する工程と、 前記マトリクス状に配線された各行方向の配線を順次選
   択し、各行方向配線へ電圧を印加する印加工程と、 前記マトリクス状に配線された各列方向の配線のそれぞ
   れに所定の電圧を印加することにより、各行単位に当該
   行の導電性薄膜に電子放出部を形成する工程と、を有す
   ることを特徴とする電子源の製造方法。
2. 【請求項２】 請求項１に記載の電子源の製造方法であ
   って、前記印加工程では、各行方向配線の両端から電圧
   を印加することを特徴とする。
3. 【請求項３】 請求項１又は２に記載の電子源の製造方
   法であって、前記列方向の配線のそれぞれに印加される
   所定の電圧は、前記行方向配線に電圧が印加される端部
   側より離れた列ほど高い電圧値となることを特徴とす
   る。
4. 【請求項４】 請求項１乃至３のいずれか１項に記載の
   電子源の製造方法であって、前記列方向の配線のそれぞ
   れに印加される所定の電圧は、導電性薄膜が順次フォー
   ミングされることにより上昇する各行方向配線の電圧値
   の上昇分を打ち消すための電圧値を有することを特徴と
   する。
5. 【請求項５】 マトリクス状に配線された複数の表面伝
   導型電子放出素子を有する電子源の製造装置であって、 複数の導電性薄膜を配置し、前記複数の導電性薄膜をマ
   トリクス状に配線した基板の各行方向の配線を順次選択
   する選択手段と、 前記選択手段により選択された行方向配線に所定時間毎
   に昇圧した電圧を印加する電圧印加手段と、 前記基板の各列方向の配線のそれぞれに所定の電圧を印
   加する列方向電圧印加手段と、 前記選択手段により選択された行方向配線の導電性薄膜
   のそれぞれに前記電圧印加手段と前記列方向電圧印加手
   段とにより印加される差電圧を印加してフォーミングす
   るように制御する制御手段と、を有することを特徴とす
   る電子源の製造装置。
6. 【請求項６】 請求項５に記載の電子源の製造装置であ
   って、前記列方向電圧印加手段は、各列に対応した電圧
   値をデジタル値で入力しアナログ信号に変換して出力す
   ることを特徴とする。
7. 【請求項７】 請求項５に記載の電子源の製造装置であ
   って、前記電圧印加手段は、各行方向配線の両端から電
   圧を印加することを特徴とする。
8. 【請求項８】 請求項５又は７に記載の電子源の製造装
   置であって、前記列方向の配線のそれぞれに印加される
   所定の電圧は、前記行方向配線に電圧が印加される端部
   側より離れた列ほど高い電圧値となることを特徴とす
   る。
9. 【請求項９】 複数の表面伝導型放出素子をマトリクス
   状に配線した電子源より放出される電子により画像を形
   成する画像形成装置であって、 請求項１乃至４のいずれか１項に記載の電子源の製造方
   法により製造された電子源と、 画像信号に応じて前記電子源の列方向配線に電圧を印加
   する第１電圧印加手段と、 前記電子源の行方向配線を順次選択して駆動する第２電
   圧印加手段と、を有することを特徴とする画像形成装
   置。
10. 【請求項１０】 請求項４に記載の電子源の製造方法で
    あって、前記列方向の配線のそれぞれのうち（ｋ＋１）
    番目（ｋは１以上の整数）に印加される所定の電圧は、 Ｖ1k+1＞Ｖformのとき：Ｖyk+1＝Ｖ1k+1−Ｖform Ｖ1k+1＜Ｖformのとき：Ｖyk+1＝０ より求まるＶyk+1であることを特徴とする。ここでＶyk
    +1は、ｋ番目の素子がフォーミングされた直後の（k＋
    １）番目の素子への印加電圧、Ｖformは素子のフォーミ
    ング電圧である。
11. 【請求項１１】 請求項１０に記載の電子源の製造方法
    であって、前記Ｖ1k+1は、以下の関係を満たすことを特
    徴とする。 Ｖ1k+1＝Ｖ0k+1＋Ｉform×ｋ×ｒ ここで、Ｉformはフォーミングされる素子を流れる電
    流、ｒは配線抵抗の平均値、Ｖ0k+1はｋ番目の素子がフ
    ォーミングされる直前の（k＋１）番目の素子への印加
    電圧である。
12. 【請求項１２】 マトリクス状に配線された複数の表面
    伝導型放出素子を有する電子源の製造方法であって、 基板上に複数の導電性薄膜を配置し、前記複数の導電性
    薄膜をマトリクス状に配線する工程と、 前記マトリクス状に配線された行方向の配線の内、この
    工程において電子放出部を形成する前記導電性薄膜が接
    続される行方向の配線を選択して、該選択した行方向の
    配線に前記電子放出部を形成するための電圧を印加し、
    更に、列方向の配線に前記電子放出部を形成するための
    電圧を印加して電子放出部を形成する工程とを有してお
    り、 前記電子放出部を形成する工程において、各列方向の配
    線のそれぞれに前記電子放出部を形成するための互いに
    異なる電圧を印加するか、もしくは列方向の全数でない
    複数の配線からなる列方向配線群のそれぞれに前記電子
    放出部を形成するための互いに異なる電圧を印加するこ
    とを特徴とする電子源の製造方法。