JP2006258891A - 表示装置 - Google Patents

Abstract

【課題】ＭＩＭ型電子放出素子を用いた表示装置において、行配線に生じる電圧降下による画素の輝度むらを抑制するために、電圧補正回路を含むドライバの消費電力を低減する。
【解決手段】１垂直走査期間が開始されると、走査回路６−１、６−２にスタートパルスＶＩＯ１が入力され、１水平走査期間毎にシフトレジスタ３３内を垂直クロックＶＣＬＫに同期してシフトし、選択信号が順次出力される。この選択信号と選択期間信号ＶＧＯとの論理積が、レベルシフタ３２により高電源電圧ＶＧＨＨ−非選択電圧ＶＧＬのレベルにレベルシフトされ、走査回路用参照電圧ＶＧ０〜ＶＧＭ’とｍビット走査回路用電圧降下補正データＤＶＲ又はＤＶＬから補正選択電圧発生回路３４により生成されたＶＶＲ又はＶＶＬだけ補正された選択電圧が出力回路３１に入力され表示パネルの選択行配線に選択電圧ＶＧＨとして出力される。
【選択図】図３

Description

本発明は、走査線(行配線)における電圧降下を補正する表示装置、特に、ＭＩＭ型電子放出素子を用いた表示装置に関する。

これまで、冷陰極電子放出素子として、例えば、金属／絶縁層／金属型電子放出素子（以下「ＭＩＭ型電子放出素子」という。）が知られている。このＭＩＭ型電子放出素子は、絶縁層を挟む上下の電極に電圧を印加することで、電極の表面から電子を放出させるものである。

このＭＩＭ型電子放出素子では、下部電極から放出される電子の９５％程度が電子放出されず上部電極に流れるため、上部電極に接続された行配線に電圧降下が生じ、輝度むらが生じる。これを防ぐため下部電極に接続された列配線の電圧を補正する方式が検討されている。

しかし、ＭＩＭ型電子放出素子では列配線の寄生容量が大きいため、補正による列配線電圧振幅増加により列配線を駆動する変調回路を構成するデータドライバの消費電力が増加するという問題が生じていた。

下記特許文献１には、表示する画像パターンに応じで決まる選択された行配線の各部における電圧降下を補正するために、電圧補正したドライブパルスを各列配線に出力するものが記載されている。

また、下記特許文献２，３には、行配線に流れる電流と行配線に接続された走査回路の出力オン抵抗とにより生じる電圧降下による行選択電圧の電圧変動を抑制する行選択電圧補正回路が記載されている。

特許第３３１１２０１号明細書 特許第２６１９００１号明細書 特開２００４−８６１３０号公報

上記特許文献１では、走査回路の出力オン抵抗による電圧降下補正を列配線に出力するパルスの電圧補正で行うので、上述したように、補正による列配線電圧振幅増加により列配線を駆動する変調回路を構成するデータドライバの消費電力が増加するという課題が生じる。

上記特許文献１，２では、行配線に流れる電流と走査回路の出力オン抵抗とにより生じる電圧降下を補正しているだけで、行配線抵抗により生じる電圧降下の補正については考慮されていない。また、走査回路を表示パネルの両側に設け同一行を両側から同時に駆動した場合の出力オン抵抗により生じる電圧降下補正についても考慮されていない。

本発明の目的は、補正による列配線振幅増加によるデータドライバの消費電力の増加を軽減しつつ、高精度の電圧補正を行うことにある。

本発明に係る表示装置は、複数の行配線と複数の列配線とそれらの各交点に配置された複数の電子放出素子を有する背面板と、アノード電圧が与えられる前面板とを有する表示パネルと、前記行配線の選択を行う走査回路と、前記列配線に変調電圧を与える変調回路とを備え、前記走査回路は、表示データによらず選択行の走査回路出力点の電圧が一定値となるように補正を行う補正選択電圧発生回路を備え、前記変調回路は、走査回路出力点での電圧降下量をゼロとして表示パターンに応じて決まる前記行配線各部における電圧降下を補償するための補正値で補正された変調電圧を出力することを特徴とする。

また、本発明に係る表示装置は、複数の行配線と複数の列配線とそれらの各交点に配置された複数の電子放出素子を有する背面板と、アノード電圧が与えられる前面板とを有する表示パネルと、前記行配線の選択を行う走査回路と、前記列配線に変調電圧を与える変調回路とを備え、前記走査回路は、同一行を両側から同時に駆動するため表示パネルの両側に設けられ、左右の走査回路毎に選択された行配線の左右の走査回路出力点の電圧が所定値となるように補正を行う補正選択電圧発生回路を備え、前記変調回路は、表示パターンに応じて決まる前記行配線各部における電圧降下を補償するための補正値で補正された変調電圧を出力することを特徴とする。

請求項１に係る発明によると、変調回路の出力電圧はスキャンドライバオン抵抗により生じる電圧降下の補正を含まなくなるため、出力電圧振幅を小さくでき、消費電力を低減し、データドライバ内の補正階調数が低減する。

また、請求項２に係る発明によると、走査回路を表示パネルの両側に設け同一行を両側から同時に駆動した場合も、上記１と同様の効果が得られる。

請求項３に係る発明によると、１水平走査期間内の積和演算は、全電流を計算するためのＮ×Ｎの積和演算となる。特許文献１に記載された従来の方法ではＮ×Ｎの積和演算をＮ回行っていたのに対し、積和演算は１／Ｎ倍と格段に減少できる。

請求項４に係る発明によると、走査回路の出力点から行配線の端部に配置された電子放出素子まで、行配線の抵抗による電圧降下を補償できる。

請求項５に係る発明によると、走査回路の出力点から行配線の端部に配置された電子放出素子まで、行配線の抵抗が配線配置等のために各行で異なっても画質劣化の発生を防ぐことができる。

以上、本発明に係る表示装置によると、高画質、低消費電力特性を実現できる。また、積和演算回数が減るため、簡単なハードウェアで実現できる。

以下、図面を用いて、本発明の実施例を説明する。

図１は、本発明に係る全体構成図であって、表示パネル４は、列配線１、行配線２、ＭＩＭ型電子放出素子３を備える背面板と、この背面板の対向面に蛍光膜１０とこの蛍光膜１０を覆うように形成されたメタルバック１１を備える前面板と、背面板と前面板とで画素が形成される表示パネル４内を真空にするために表示パネル４の周辺に設けられた側壁(図示せず)とからなる。蛍光膜１０は、ＭＩＭ型電子放出素子３の各列毎に塗分けられた赤、緑、青の３原色からなる。

変調回路５は、列配線１に変調信号を出力する。走査回路６−１、６−２は、表示パネル４の両側に配置され行選択を行う。

ドライバ電源７は、走査回路６−１と６−２に、高電源電圧ＶＧＨＨ、非選択電圧ＶＧＬ及び論理回路用電圧Ｖｃｃを供給し、また、変調回路５に、最大発光電圧ＶＥＬ、非発光電圧ＶＥＨ、論理回路用電圧Ｖｃｃを供給し、さらに、表示コントローラ８に、最大発光電圧ＶＥＬ、高電源電圧ＶＧＨＨ、論理回路用電圧Ｖｃｃを供給する。

表示コントローラ８は、走査回路６−１と６−２に、垂直クロックＶＣＬＫ、スタートパルスＶＩＯ、選択期間信号ＶＧＯ、走査回路用参照電圧ＶＧ０〜ＶＧＭ’、走査回路用電圧降下補正データＤＶＲ又はＤＶＬを出力し、また、変調回路５に、水平クロックＨＣＬＫ、スタートパルスＨＩＯ、出力切り替え信号ＳＴＢ、変調回路用参照電圧Ｖ０〜ＶＭ、赤、緑、青に対応する３出力ｎビットの表示データＤ０、Ｄ１、Ｄ２を出力する。

これらの制御信号と補正データ中、走査回路用参照電圧ＶＧ０〜ＶＧＭ’と変調回路用参照電圧Ｖ０〜ＶＭ以外の信号は、全て論理回路用電圧Ｖｃｃの振幅を持つ。

また、アノード電源９は、メタルバック１１に蛍光体１０を発光させるためのアノード電圧ＶＡを供給する。

図２は、図１に示す変調回路５を構成するデータドライバの構成図である。変調回路５は、データドライバの直列接続からなる。

図２において、２５は表示データを取り込むためのラッチ信号を生成するシフトレジスタ、２４は表示コントローラから同時に入力される赤、緑、青に対応するＤ００〜Ｄ０ｎ−１、Ｄ１０〜Ｄ１ｎ−１、Ｄ２０〜Ｄ２ｎ−１の３出力ｎビットの表示データを順次取り込むデータレジスタ、２３はデータレジスタの表示データを出力切り替え信号ＳＴＢに同期して取り込むデータラッチ、２６は表示コントローラ８の出力する変調回路用参照電圧Ｖ０〜ＶＭから抵抗分割により２のｎ乗個の階調電圧を発生させる階調電圧生成部、２２はデータラッチの出力するｎビット表示データに応じ２のｎ乗個の階調電圧から電圧を選択するデコーダ、２１はデコーダ出力電圧を出力電圧Ｙ１〜Ｙｍとして表示パネル４の列配線１の各々に出力するためのボルテージフォロワーからなる出力回路である。

ＨＲ／Ｌはシフトレジスタのシフト方向を決めるための信号で、論理回路用電圧Ｖｃｃ又は接地電圧ＧＮＤに固定されている。なお、変調回路用参照電圧Ｖ０〜ＶＭは、非発光電圧ＶＥＨから最大発光電圧ＶＥＬの間をＭ等分した電圧であり、階調電圧生成部２６を構成する抵抗の分割抵抗値は全て等しく、階調と出力電圧の関係は線形となっている。

ここで、１水平走査期間が開始されると、スタートパルスＨＩＯが、第１のデータドライバのＨＩＯ１(又はＨＩＯ２)信号として入力されたシフトレジスタ２５内を水平クロックＨＣＬＫに同期してシフトし、ラッチ信号が出力されると、３出力同時にｎビットの表示データが順次データレジスタ２４に取り込まれる。

第１のデータドライバのデータレジスタ２４への表示データ取り込みが終了するとＨＩＯ２(又はＨＩＯ１)の電圧が論理回路用電圧Ｖｃｃとなり、第２のデータドライバ(図示せず)のＨＩＯ１(又はＨＩＯ２)に入力され、第２のデータドライバへの表示データの取り込みが開始される。

このようにして、全表示データのデータレジスタ２４への取り込みが終了すると、１水平走査期間の直前に、出力切り替え信号ＳＴＢに同期して全表示データがデータレジスタ２４からデータラッチ２３に取り込まれる。取り込まれた表示データは、それぞれデコーダ２２により階調電圧に変換され、階調電圧は出力回路２１により各列配線に出力される。

図３は、図１に示す走査回路６−１、６−２を構成するスキャンドライバの構成図である。走査回路はスキャンドライバの直列接続からなる。

図３において、３３は１水平走査期間毎に選択行を順次切り替えるための選択信号を生成するシフトレジスタ、３２はシフトレジスタ３３からの出力を論理回路用電圧Ｖｃｃ−ＧＮＤのレベルから高電源電圧ＶＧＨＨ−非選択電圧ＶＧＬのレベルに変換するレベルシフタ、３１はレベルシフトされたレベルシフタ３２からの出力に応じ選択電圧ＶＧＨ又は非選択電圧ＶＧＬを出力電圧Ｇ１〜Ｇｎとして表示パネル４の行配線２の各々に出力するためのＣＭＯＳ反転回路からなる出力回路、３４は走査回路用参照電圧ＶＧ０〜ＶＧＭ’を用いて、ｍビット走査回路用電圧降下補正データＤＶＲ又はＤＶＬから出力回路３１にＶＶＲ又はＶＶＬだけ補正された選択電圧を出力する補正選択電圧発生回路である。ＶＲ／Ｌはシフトレジスタのシフト方向を決めるための信号で、論理回路用電圧Ｖｃｃ又は接地電圧ＧＮＤに固定されている。

ここで、１垂直走査期間が開始されると、スタートパルスＶＩＯが第１のスキャンドライバＶＩＯ１(又はＶＩＯ２)信号として入力され、１水平走査期間毎にシフトレジスタ３３内を垂直クロックＶＣＬＫに同期してシフトし、選択信号が順次出力される。

出力された選択信号と選択期間信号ＶＧＯとの論理積が、レベルシフタ３２により高電源電圧ＶＧＨＨ−非選択電圧ＶＧＬのレベルにレベルシフトされ、走査回路用参照電圧ＶＧ０〜ＶＧＭ’とｍビット走査回路用電圧降下補正データＤＶＲ又はＤＶＬから補正選択電圧発生回路３４により生成されたＶＶＲ又はＶＶＬだけ補正された選択電圧が出力回路３１に入力され表示パネル４の選択行配線に選択電圧ＶＧＨとして出力される。

他方、表示パネル４の非選択行配線には非選択電圧ＶＧＬが出力される。第１のスキャンドライバ内のシフトが終了するとＶＩＯ２（又はＶＩＯ１）の電圧が、論理回路用電圧Ｖｃｃとなり第２のスキャンドライバ(図示せず)のＶＩＯ１（又はＶＩＯ２）に入力され、第２のスキャンドライパ内のシフトが開始される。このようにして全行が順次選択される。各スキャンドライバの補正選択電圧発生回路３４は、ＶＩＯ１（又はＶＩＯ２）が入力されると動作可能となり、ＶＩＯ２（又はＶＩＯ１）が次のスキャンドライバに入力されると動作停止する。

図４は、１水平走査期間内のデータドライバ出力とスキャンドライバ出力のタイミング図であって、出力切り替え信号ＳＴＢに同期してデータドライバ出力が切り替わる。列配線の抵抗と容量及びデータドライバの出力インピーダンスにより決まるデータドライバ出力遅延時間経過後、選択行スキャンドライバ出力が非選択電圧ＶＧＬから選択電圧ＶＧＨに変化する。

１水平走査期間の終了時点で、選択行スキャンドライバ出力が選択電圧ＶＧＨから非選択電圧ＶＧＬに変化すると共にデータドライバ出力が切り替わる。行配線に電流が流れる場合には、電圧降下を防ぐために行配線抵抗は低く設定され、行配線時定数は列配線時定数に比し小さい。

本実施例のタイミングにおいては、発光時間は、配線時定数の小さな行配線に信号を出力するスキャンドライバの出力時間により決定される。この結果、配線遅延により生じる輝度の不均一性を小さくできる。

本発明では、表示データによらず選択時のスキャンドライバ出力点での電圧降下がそれぞれゼロとなり、スキャンドライバ出力点電圧が常に一定の選択電圧ＶＧＨとなるように左右スキャンドライバ出力回路へ入力される選択電圧を補正している。

図５は、この時の行配線電圧降下とデータドライバ出力電圧補正値を説明する図である。３はＭＩＭ型電子放出素子、ｒは１画素当たりの走査線抵抗、Ｒｏはスキャンドライバ出力回路オン抵抗、ｉｍは第ｍ番目の画素のタイオード電流、ｉＲｍは第ｍ番目の画素のタイオード電流中右から流れ込む成分、ｉＬｍは第ｍ番目の画素のタイオード電流中左から流れ込む成分、Ｖｍは第ｍ番目の画素に生じる行配線電圧降下、Ｉｍは第ｍ番目の画素から第ｍ＋１番目の画素に流れる電流、ＶＶＬは左端スキャンドライバ出力回路へ入力される選択電圧補正値、ＶＶＲは右端スキャンドライバ出力回路へ入力される補正選択電圧である。

ＭＩＭ型電子放出素子３の各画素に流れるタイオード電流ｉｍを所定値とするため、第ｍ番目の画素に出力されるデータドライバ出力には第ｍ番目の画素に生じる行配線電圧降下Ｖｍだけ補正された電圧が出力され、スキャンドライバ出力点での電圧降下がゼロとなるように左右のスキャンドライバ出力回路には、それぞれ補正値ＶＶＬ、ＶＶＲだけ補正された電圧が入力される。

第ｍ番目の画素に生じる行配線電圧降下Ｖｍとスキャンドライバ出力回路に入力される補正値ＶＶＬ、ＶＶＲは以下のように求められる。

スキャンドライバ出力回路に、それぞれ補正値ＶＶＬ、ＶＶＲを入力することによりスキャンドライバ出力点での電圧降下量はゼロとなり、左右スキャンドライバ出力点が仮想接地点となる。

第ｍ番目の画素のダイオード電流ｉｍは、両側の走査回路から流れ込むｉＬｍとｉＲｍの２成分からなる。ダイオード電流が第ｍ番目の画素だけに流れる場合に第ｍ番目の画素に生じる電圧降下をｖｍとすると、両端の接地点への電圧降下が等しいことから、次式（１）が成り立つ。

ｉＲｍ＝ｉｍ−ｉＬｍであることを考慮してｉＬｍを求めると次式（２）となる。

また、ｉＲｍは次式（３）となる。

右端の第Ｎ番目の画素に接地点から流れる電流ＩＮは、重ね合わせの定理により、式(3)に示す第ｍ番目の画素のダイオード電流ｉｍの中で右から流れ込む成分ｉＲｍを加算することにより次式(4)となる。

電流は保存されるから、第ｍ−１番目の画素から第ｍ番目の画素に流れる電流Ｉｍ−１は、第ｍ番目の画素から第ｍ＋１番目の画素に流れる電流Ｉｍに第ｍ番目の画素のダイオード電流ｉｍを加算して求められる。この関係は任意のｍについて成り立ち、ＩＮの向きが他とは逆であることを考慮して次式（５）が成り立つ。

さらに、第ｍ−１番目の画素に生じる電圧降下Ｖｍ−１は、電流Ｉｍ−１に１画素当たりの抵抗値ｒをかけた隣接画素間の電圧降下にＶｍを加えて求められる。この関係は任意のｍについて成り立ち、第Ｎ番目の画素での電圧降下ＶＮが常にゼロであることを考慮すると、式（６）が成り立つ。

以上から、式（４）に示すＩＮを初期値として、式（５），（６）を逐次計算することで第ｍ番目の画素に生じる電圧降下を計算できる。所定のダイオード電流を流すにはデータドライバ出力電圧をこの値だけ補正すればよい。また、電流は保存されるから、スキャンドライバオン抵抗Ｒｏにはそれぞれ電流ＩＮ、Ｉ０が流れる。したがって、スキャンドライバの出力点を仮想的接地点とするために、右端と左端のスキャンドライバ出力回路へ入力される選択電圧の補正値ＶＶＲ、ＶＶＬは、次式（７）（８）となる。

図６に、電圧降下補正回路（１）の詳細を示す。電圧降下補正回路（１）は、図１の表示コントローラ８内に設けられ、変調回路５に３出力ｎビットの表示データＤ０、Ｄ１、Ｄ２を、走査回路６−１，６−２に電圧降下補正データＤＶＲ，ＤＶＬを出力する。

表示コントローラ８の他の部分は、表示装置外部から映像信号を受取り、赤、緑、青に対応する３出力ｎビットの表示データＤ０、Ｄ１、Ｄ２を電圧降下補正回路(1)に出力し、また、制御信号を変調回路５と走査回路６−１、６−２に出力する。

６１は逆ガンマ処理部、６２は赤、緑、青に対応する表示データＤ０、Ｄ１、Ｄ２を表示パネル４上の配列に合わせ変換するＰ／Ｓ(パラレル／シリアル)変換回路、６３はシリアルデータに変換された表示データを保持するラインメモリ、６４は補正データを表示データに加算するための加算回路、６５は補正された表示データを赤、緑、青に対応する表示データＤ０、Ｄ１、Ｄ２に変換するＳ／Ｐ(シリアル／パラレル)変換回路である。

６６は表示データをダイオード電流に変換する変換テーブルよりなるデータ／電流変換回路、６８−１〜６８−７と６９−１〜６９−６は補正電圧を算出するための補正電圧算出手段、６７−１、６７−２は補正電圧を補正データに変換するための電圧データ変換回路である。

６８−１は各画素のダイオード電流値ｉｊを保持するラインメモリ、６８−２は各画素のダイオード電流値ｉｊと係数との乗算を順次加算し、式（４）に示す接地点から右端の第Ｎ番目の画素に向かって流れる電流ＩＮを計算するＩＮ計算回路、６８−３は計算された電流ＩＮを保持する電流ＩＮラッチ回路、６８−４はラインメモリ６８−１中の各画素のダイオード電流ｉｊをＮ番目から順次加算する電流ｉｊ加算回路、６８−５は電流ｉｊ加算回路６８−４の加算値から電流ＩＮラッチ回路６８−３に保持された電流ＩＮを減算し、式（５）に示す第ｍ−１番目の画素から第ｍ番目の画素に流れる電流Ｉｍ−１を求める電流Ｉｍ−１計算回路、６８−６は電流ＩｊをＮ番目から順次加算する電流Ｉｊ加算回路、６８−７は電流Ｉｊ加算回路６８−６の加算値に１画素当たりの走査線抵抗ｒを乗じた値を加算して、式（６）に示す第ｍ−１番目の画素に生じる電圧降下Ｖｍ−１を求めるＶｍ−１計算回路である。

一方、６９−１は各画素のダイオード電流値ｉｊをＮ番目まで加算する電流ｉｊ加算回路、６９−２は電流ｉｊ加算回路６９−１の値から電流ＩＮラッチ回路６８−３に保持された電流ＩＮを減算し、接地点から左端の第１番目の画素に向かって流れる電流Ｉ０を計算する電流Ｉ０計算回路、６９−３は計算された電流Ｉ０と係数とを乗算し、式（８）に示す左端スキャンドライバ出力回路への入力電圧補正値ＶＶＬを求める補正量ＶＶＬ計算回路、６９−４は計算された補正量ＶＶＬを保持する補正量ＶＶＬラッチ回路、６９−５は電流ＩＮラッチ回路６８−３に保持された電流ＩＮに係数を乗算し、式（７）に示す右端スキャンドライバ出力回路への入力電圧補正値ＶＶＲを求める補正量ＶＶＲ計算回路、６９−６は計算された補正量ＶＶＲを保持する補正量ＶＶＲラッチ回路である。

以下、動作を説明する。電圧降下補正回路（１）に入力された赤、緑、青に対応する３出力ｎビットの表示データＤ０、Ｄ１、Ｄ２は、逆ガンマ処理部６１で表示パネル４の駆動電圧と発光特性の関係に基づいて逆ガンマ補正がなされた後、Ｐ／Ｓ変換回路６２で、表示パネル４上の配列に合わせたシリアルデータに変換され、ラインメモリ６３に順次書き込まれる。これと並列に、シリアルデータはデータ電流変換部６６に入力され、ダイオード電流ｉｊに変換された後、補正電圧算出手段６８−１〜６８−７と６９−１〜６９−６に入力され補正電圧が計算される。

ダイオード電流ｉｊはラインメモリ６８−１に順次保持される。他方、ＩＮ計算回路６８−２では、順次ダイオード電流ｉｊと係数との乗算と前画素までの加算値との加算がなされ、式（４）に示す接地点から右端の第Ｎ番目の画素に向かって流れる電流ＩＮが計算され、Ｎ番目の画素の積和が終了した時点の値が電流ＩＮラッチ６８−３に保持される。

一方、電流ｉｊ加算回路６９−１では順次ダイオード電流値ｉｊが加算され、Ｎ番目の画素の加算が終了した時点の値から、電流Ｉ０計算回路６９−２で、電流ＩＮラッチ回路６８−３に保持された電流ＩＮが減算され、接地点から左端の第１番目の画素に向かって流れる電流Ｉ０が計算される。

さらに、補正量ＶＶＬ計算回路６９−３で、計算された電流Ｉ０と係数を乗算し式（８）に示す左端スキャンドライバ出力回路への入力電圧補正値ＶＶＬが求められ、補正量ＶＶＬラッチ回路６９−４に保持される。

また、補正量ＶＶＲ計算回路６９−５ではＩＮラッチ回路６８−３に保持された電流ＩＮに係数を乗算し、式（７）に示す右端スキャンドライバ出力回路への入力電圧補正値ＶＶＲが求められ、補正量ＶＶＲラッチ回路６９−６に保持される。

次の水平期間になると、ラインメモリ６３よりＮ番目の画素から順次表示データが読み出されるのに同期して、補正のための電圧降下が読み出されて、補正のための電圧降下が計算加算される。第ｍ−１番目の画素に生じる電圧降下Ｖｍ−１は以下の様に計算される。

ラインメモリ６８−１からｍ番目のダイオード電流ｉｍが読み出され、電流ｉｊ加算回路６８−４内に保持されたＮ番目の画素から第ｍ−１番目の画素のダイオード電流の和に加算される。加算された値から、電流Ｉｍ−１計算回路６８−５で、電流ＩＮラッチ回路６８−３に保持された電流ＩＮが減算され、式（５）に示す第ｍ−１番目の画素から第ｍ番目の画素に流れる電流Ｉｍ−１が計算される。

この電流Ｉｍ−１は、電流Ｉｊ加算回路６８−６内に保持された第Ｎ−１番目の画素から右端のＮ番目の画素に流れる電流−ＩＮ−１から第ｍ番目の画素から第ｍ＋１番目の画素に流れる電流Ｉｍまでの電流の和に加算される。

この加算値はＶｍ−１計算回路６８−７で、１画素当たりの走査線抵抗ｒを乗じられ、式（６）に示す第ｍ−１番目の画素に生じる電圧降下Ｖｍ−１が求められる。電圧降下Ｖｍ−１は電圧データ変換回路６７−１で補正データに変換され、加算回路６４でラインメモリ６３に保持された表示テータに加算される。

その後、補正された表示データはシリアル／パラレル変換回路６５で赤、緑、青に対応する表示データＤ０、Ｄ１、Ｄ２に変換される。また、左端スキャンドライバ出力回路への入力電圧補正値ＶＶＬと右端スキャンドライバ出力回路への入力電圧補正値ＶＶＲは、電圧データ変換回路６７−２でｍビット補正データＤＶＬまたはＤＶＲに変換され、出力される。

図７は、図３に示すスキャンドライバ内の補正選択電圧発生回路３４の詳細図であって、７１は水平走査期間毎に電圧降下補正回路（１）が出力するｍビット補正データＤＶＬまたはＤＶＲを保持するラッチ、７２はラッチ出力を論理回路用電圧Ｖｃｃ−ＧＮＤのレベルから高電源電圧ＶＧＨＨ−非選択電圧ＶＧＬのレベルに変換するレベルシフタ、７５は表示コントローラ８の出力する走査回路用参照電圧ＶＧ０〜ＶＧＭ’から、抵抗分割により２のｍ乗個の補正階調電圧を発生させる階調電圧生成部、７３はレベルシフタ７２の出力するｍビット補正データＤＶＬまたはＤＶＲに応じ２のｍ乗個の補正階調電圧から、電圧を選択するデコーダ、７４はデコーダの出力する補正選択電圧ＶＶＬまたはＶＶＲを選択行に出力するためのボルテージフォロワーからなる出力回路である。

なお、走査回路用参照電圧ＶＧ０〜ＶＧＭ’は、補正のない時の選択電圧から補正が最大となる時の選択電圧間をＭ’等分した電圧であり、階調電圧生成部７５を構成する抵抗の分割抵抗値は全て等しく、補正階調と出力電圧の関係は線形となっている。

図７において、電圧降下補正回路（１）から水平走査期間毎に出力されたｍビット補正データＤＶＬまたはＤＶＲは、ラッチ７１に保持された後、レベルシフタ７２でレベルシフトされ、デコーダ７３に入力される。この結果、階調電圧生成部７５で生成された補正階調電圧の１つが選択され、出力回路７４により出力される。

図８は、図１に示す表示コントローラ８内に設けられた参照電圧発生回路図であって、８２は抵抗ラダー、８１は抵抗ラダーの各節点電圧を出力するためのバッファアンプである。抵抗ラダー８２の両端にはスキャンドライバに入力される高電源電圧ＶＧＨＨとデータドライバに入力される最大発光電圧ＶＥＬが印加されている。

抵抗ラダー８２の抵抗比は、変調回路用参照電圧Ｖ０〜ＶＭが非発光電圧ＶＥＨから最大発光電圧ＶＥＬの間をＭ等分した電圧となるように、走査回路用参照電圧ＶＧ０〜ＶＧＭ’が補正のない時の選択電圧から補正が最大となる時の選択電圧間をＭ’等分した電圧となるように定められている。

本実施例では、変調回路用参照電圧Ｖ０〜ＶＭと走査回路用参照電圧ＶＧ０〜ＶＧＭ’をスキャンドライバに入力される高電源電圧ＶＧＨＨとデータドライバに入力される最大発光電圧ＶＥＬという同一電源から抵抗分割により生成しているため、電源電圧値が変動しても変調回路用参照電圧Ｖ０〜ＶＭと走査回路用参照電圧ＶＧ０〜ＶＧＭ’の相対値を一定値に保つことができる。この結果、変調回路と走査回路の両者で補正を行っても誤差の発生を少なくできる。

本実施例では、補正選択電圧発生回路３４により表示データによらず選択行のスキャンドライバ出力点での電圧降下がゼロとなりスキャンドライバ出力電圧が常に一定の選択電圧ＶＧＨとなるようにスキャンドライバ出力回路へ入力される選択電圧を補正し、また、データドライバ出力電圧を走査回路出力点での電圧降下量をゼロとして表示パターンに応じて決まる行配線各部における電圧降下を補償するための補正値で補正している。

この結果、データドライバ出力電圧はスキャンドライバオン抵抗により生じる電圧降下の補正を含まなくなるため、データドライバ出力電圧振幅を小さくでき、消費電力低減、データドライバ内の補正階調数低減という効果が得られる。

さらに、スキャンドライバからなる走査回路を表示パネルの両側に設け同一行を両側から同時に駆動すると共に、補正選択電圧発生回路を左右の走査回路毎に設け、左右の走査回路毎に選択された行配線の走査回路を構成するスキャンドライバ出力点の電圧が表示データによらず一定値となるように補正を行っている。

この結果、走査回路を表示パネルの両側に設けた場合もデータドライバ出力電圧はスキャンドライバオン抵抗により生じる電圧降下の補正を含まなくなるため、データドライバ出力電圧振幅を小さくでき、消費電力低減、データドライバ内の補正階調数低減という効果が得られる。

また、走査回路出力点から行配線の端部電子放出素子に向かって流れる全電流を各電子放出素子の行配線から列配線に流れるダイオード電流の中で走査回路出力点から各電子放出素子に向かって流れる成分を重ね合わせることにより求め、走査回路出力点から第ｍ番目までの電子放出素子で行配線から列配線に流れる電流を逐次加算し全電流から減算し隣接画素間で流れる電流を求め、走査回路出力点から第ｍ番目までの隣接画素間電流を逐次加算した値に１画素当たりの抵抗値を乗算して隣接画素間電圧降下を求め、各電子放出素子における電圧降下を求める。

この結果、１水平走査期間内の積和演算は、全電流ＩＮを計算するためのＮ×Ｎの積和演算だけとなる。従来の方法ではＮ×Ｎの積和演算をＮ回行っていたのに対し、積和演算は１／Ｎ倍と格段に減少できる。

本実施例では、スキャンドライバ出力電圧ＶＸを検出し、所定の選択電圧ＶＧＨと比較して、スキャンドライバの出力点における電圧が、所定の選択電圧ＶＧＨとなるようにスキャンドライバ出力回路への入力電圧ＶＯを変化させた。

図９は、本実施例のスキャンドライバの構成図であって、３２、３３は図３と同様、９１はレベルシフトされたシフトレジスタ出力に応じて選択電圧ＶＧＨ又は非選択電圧ＶＧＬを出力電圧Ｇ１〜Ｇｎとして表示パネル４の行配線２の各々に出力するための出力回路、９４は出力回路９１に入力する補正選択電圧ＶＯを発生させる補正選択電圧発生回路である。

図１０は、図９に示すスキャンドライバ内の出力回路９１と補正選択電圧発生回路９４の詳細を示す。９１−１は各行毎に設けられた出力回路のユニットを示す。１０２は非選択電圧ＶＧＬをオンオフするｎＭＯＳスイッチ、１０１は補正選択電圧発生回路９４の発生する補正選択電圧ＶＯをオンオフするｐＭＯＳスイッチ、１０３は選択行の出力回路の出力電圧Ｇｎを補正選択電圧発生回路９４への入力電圧ＶＸとして伝える検出用ｐＭＯＳである。また、１０４は出力回路ユニット９１−１からの入力電圧ＶＸが行配線に電流が流れず補正を行わない時の行選択電圧ＶＧＨに等しくなるように補正選択電圧ＶＯを出力する差動増幅器である。

図９において、図３と同様にしてレベルシフタ３２から行選択バルスが出力されると、図１０において、選択行のｎＭＯＳスイッチ１０２がオフし、ｐＭＯＳスイッチ１０１がオンし、出力電圧Ｇｎが非選択電圧ＶＧＬから選択電圧ＶＧＨへと上昇する。

ここで、定常状態での差動増幅器１０４は、出力回路ユニット９１−１からの入力電圧ＶＸが、行配線に電流が流れず補正を行わない時の行選択電圧ＶＧＨに等しくなるように補正選択電圧ＶＯを出力する。この時、ｐＭＯＳスイッチ１０３には電流は流れないから、出力電圧Ｇｎは入力電圧ＶＸに等しくなる。すなわち、出力電圧Ｇｎは常に行選択電圧ＶＧＨに等しくなる。

図１１は、行毎に設けられた各出力回路のユニット９１−１と補正選択電圧発生回路９４との間の配線の配置図であって、１１１は各出力回路のユニット９１−１内のｐＭＯＳスイッチ１０１と補正選択電圧発生回路９４内の差動増幅器１０４の出力を接続する差動増幅器出力配線、１１２は各出力回路のユニット９１−１内のｎＭＯＳスイッチ１０２に非選択電圧ＶＧＬを供給する電源線、１１３は各出力回路のユニット９１−１内の検出用ｐＭＯＳ１０３と補正選択電圧発生回路９４内の差動増幅器１０４の入力とを接続する差動増幅器入力配線である。本実施例では電源線１１２を差動増幅器出力配線１１１と差動増幅器入力配線１１３との間に配置し増幅器入出力間に寄生容量が発生することを防いでいる。

図１２は、本実施例の電圧降下補正回路（２）の詳細図であって、６１、６２、６３、６４、６５、６６、６７−１、６８−１〜６８−７は図６と同様である。

この電圧降下補正回路（２）では、図６と同様の表示データの補正が行われる。入力された赤、緑、青に対応する３出力ｎビットの表示データＤ０、Ｄ１、Ｄ２は、逆ガンマ処理部６１で表示パネル４の駆動電圧と発光特性の関係に基づいて逆ガンマ補正がなされた後、Ｐ／Ｓ変換回路６２で表示パネル４上の配列に合わせたシリアルデータに変換され、ラインメモリ６３に書き込まれる。これと並列に、Ｐ／Ｓ変換されたシリアルデータはデータ電流変換部６６に入力され、ダイオード電流ｉｊに変換された後、６８−１〜６８−７からなる補正電圧算出手段に入力され、式（６）により計算された電圧降下Ｖｍ−１が電圧／データ変換回路６７−１で、補正データに変換され、加算回路６４でラインメモリ６３に保持された表示テータに加算される。その後、補正された表示データはＳ／Ｐ変換回路６５で赤、緑、青に対応する表示データＤ０、Ｄ１、Ｄ２に変換される。

本実施例では、補正選択電圧発生回路９４で、スキャンドライバ出力回路９１−１の出力電圧ＶＸを検出し、所定電圧ＶＧＨと比較して、スキャンドライバ出力回路９１−１への入力電圧ＶＯを変化させることにより表示データによらずスキャンドライバ出力回路９１−１の出力電圧Ｇｎは、常に補正を行わない時の行選択電圧ＶＧＨに等しくしている。この結果、実施例１と同様に、データドライバ出力電圧の補正量はスキャンドライバオン抵抗により生じる電圧降下の補正を含まなくなるため、データドライバ出力電圧を小さくできるので、消費電力低減、データドライバ内の補正階調数低減という効果が得られる。

さらに、差動増幅器１０４の入力インピーダンスは高いためｐＭＯＳスイッチ１０３には定常電流は流れないから、スキャンドライバ出力回路９１−１の出力電圧Ｇｎと差動増幅器の入力電圧ＶＸは等しくなり、補正選択電圧発生回路９４を構成する差動増幅器１０４からスキャンドライバ出力回路９１−１のｐＭＯＳスイッチ１０１までの配線抵抗による電圧降下も補正できる。また、スキャンドライバ出力回路９１−１のオン抵抗が出力毎にばらついても出力電圧Ｇｎは、常に行選択電圧ＶＧＨに等しくできるという効果もある。他方、実施例１に比べ、補正選択電圧発生回路９４は差動増幅器だけで構成され、また、電圧降下補正回路（２）には、スキャンドライバ出力電圧補正値を計算するための回路が不要となり、ハードウェアを簡素化できる。

本実施例では、実施例２でスキャンドライバ出力点から両端の画素までの抵抗Ｒｏ２を考慮してデータドライバ出力電圧を補正した。図１３は、この時の行配線電圧降下と補正の様子を説明する図である。３、ｒ、 Ｒｏ、ｉｍは図５と同様、ｉＲｍ’、ｉＬｍ’、Ｖｍ’、Ｉｍ’、 ＶＶＬ’、 ＶＶＲ’は図５のｉＲｍ、ｉＬｍ、 Ｖｍ、Ｉｍ、ＶＶＬ、ＶＶＲと同様、Ｒｏ２はスキャンドライバ出力点から両端画素までの抵抗である。

図１３において、第ｍ番目の画素に生じる行配線電圧降下Ｖｍ’は以下のように求められる。スキャンドライバ出力回路にそれぞれ補正値ＶＶＬ’、ＶＶＲ’を入力することによりスキャンドライバ出力点の電圧降下量はゼロとなり、スキャンドライバ出力点が仮想接地点となる。第ｍ番目の画素のダイオード電流ｉｍは両端の走査回路から流れ込むｉＬｍ’とｉＲｍ’の２成分からなる。ダイオード電流が第ｍ番目の画素だけに流れる場合に第ｍ番目の画素に生じる電圧降下をｖｍ’とすると、両端の接地点への電圧降下が等しいことから、次式（９）が成り立つ。

ｉＲｍ’＝ｉｍ−ｉＬｍ’であることを考慮してｉＬｍ’を求めると式（１０）となる。

また、ｉＲｍ’は次式（１１）となる。

重ね合わせの定理により、式（１２）に示すように接地点から右端の第Ｎ番目の画素に向かって流れる電流ＩＮ’は第ｍ番目の画素のダイオード電流ｉｍ中右端から流れこむ成分ｉＲｍ’の和となる。

このＩＮ’にスキャンドライバ出力点から両端画素までの抵抗Ｒｏ２をかけると、第Ｎ番目の画素での電圧降下ＶＮ’が次式（１３）により求められる。

また、電流は保存されるから第ｍ−１番目の画素から第ｍ番目の画素に流れる電流Ｉｍ−１’は第ｍ番目の画素から第ｍ＋１番目の画素に流れる電流Ｉｍ’に第ｍ番目の画素のダイオード電流ｉｍを加算して求められる。この関係は任意のｍについて成り立ち、ＩＮ’の向きが他とは逆であることを考慮して次式（１４）が成り立つ。

さらに、第ｍ−１番目の画素に生じる電圧降下Ｖｍ−１’はＶｍ’から電流Ｉｍ−１’に１画素当たりの抵抗値ｒをかけた隣接画素間の電圧降下を加えて求められる。この関係は任意のｍについて成り立ち、第Ｎ番目の画素での電圧降下がＶＮ’であることを考慮すると、次式（１５）が成り立つ。

以上から、式（１２）（１３）に示すＩＮ’，ＶＮ’を初期値として式（１４），（１５）を逐次計算する事で第ｍ番目の画素に生じる電圧降下Ｖｍ’を計算できる。所定のダイオード電流を流すにはデータドライバ出力電圧をこの値だけ補正すればよい。

図１４に電圧降下補正回路（３）の詳細を示す。この電圧降下補正回路（３）は図１の表示コントローラ８内に設けられ、変調回路５に３出力ｎビットの表示データＤ０、Ｄ１、Ｄ２を出力する。表示コントローラ８の他の部分は、表示装置外部から映像信号を受取り、電圧降下補正回路（３）に赤、緑、青に対応する３出力ｎビットの表示データＤ０、Ｄ１、Ｄ２を、変調回路５と走査回路６−１，６−２に制御信号を出力する。

図１４において、６１、６２、６３、６４、６５、６６、６７−１は図６、図１２と同様、１４−１〜１４−９は補正電圧を算出するための補正電圧算出手段である。１４−１、１４−３、１４−６、１４−７、１４−８はそれぞれ図６、図１２の６８−１、６８−３、６８−４、６８−５、６８−６と同様である。

１４−２は各画素のダイオード電流値ｉｊと係数との乗算を順次加算し、式（１２）に示す接地点から右端の第Ｎ番目の画素に向かって流れる電流ＩＮ’を計算するＩＮ’計算回路、１４−４は電流ＩＮ’と係数を乗算し、式（１３）に示す第Ｎ番目の画素での電圧降下ＶＮ’を求める電圧降下ＶＮ’計算回路、１４−５は計算された電圧降下ＶＮ’を保持する電圧降下ＶＮ’ラッチ回路、１４−９はラッチ回路１４−５に保持された電圧降下ＶＮ’に、電流Ｉｊ加算回路１４−８の加算値に１画素当たりの走査線抵抗ｒを乗じた値を加えて、式（１５）に示す第ｍ−１番目の画素に生じる電圧降下Ｖｍ−１’を求めるＶｍ−１’計算回路である。

この電圧降下補正回路（３）では、図６と同様の表示データの補正が行われる。入力された赤、緑、青に対応する３出力ｎビットの表示データＤ０、Ｄ１、Ｄ２は、逆ガンマ処理部６１で表示パネル４の駆動電圧と発光特性の関係に基づいて逆ガンマ補正がなされた後、Ｐ／Ｓ変換回路６２で表示パネル４上の配列に合わせたシリアルデータに変換され、ラインメモリ６３に書き込まれる。これと並列に、Ｐ／Ｓ変換されたシリアルデータはデータ電流変換部６６に入力され、ダイオード電流ｉｊに変換された後、１４−１〜１４−９からなる補正電圧算出手段に入力され、式（１５）により計算された電圧降下Ｖｍ−１’が電圧データ変換回路６７−１で補正データに変換され、加算回路６４でラインメモリ６３に保持された表示テータに加算される。その後、補正された表示データはＳ／Ｐ変換回路６５で赤、緑、青に対応する表示データＤ０、Ｄ１、Ｄ２に変換される。

本実施例では、スキャンドライバ出力点から両端の画素までの抵抗Ｒｏ２を考慮してデータドライバ出力電圧を補正することでより高精度の補正ができる。

図１５は、本発明に係る他の全体構成図であって、画面を上下ブロックに分割し上下ブロックに画像を同時表示するものである。

図１５において、２、４、７、９、１０、１１は、図１と同様である。１５１−１と１５１−２は表示パネル４の中央で分割された列配線、１５５−１、１５５−２はそれぞれ上下の列配線に変調信号を出力する変調回路、１５６−１１、１５６−１２は表示パネル４の両側に配置され画面上部の行選択を行う走査回路、１５６−２１、１５６−２２は表示パネル４の両側に配置され画面下部の行選択を行う走査回路である。

ドライバ電源７は、走査回路１５６−１１、１５６−１２、１５６−２１、１５６−２２に高電源電圧ＶＧＨＨ、非選択電圧ＶＧＬ、論理回路用電圧Ｖｃｃを、変調回路１５５−１、１５５−２と表示コントローラ１５８に最大発光電圧ＶＥＬ、非発光電圧ＶＥＨ、論理回路用電圧Ｖｃｃを供給する。

表示コントローラ１５８は、走査回路１５６−１１、１５６−１２、１５６−２１、１５６−２２に垂直クロックＶＣＬＫ、スタートパルスＶＩＯ、選択期間信号ＶＧＯを、変調回路１５５−１、１５５−２に水平クロックＨＣＬＫ、スタートパルスＨＩＯ、出力切り替え信号ＳＴＢ、赤、緑、青に対応する３出力ｎビットの表示データＤ０、Ｄ１、Ｄ２、参照電圧Ｖ０〜ＶＭを出力する。これらの制御信号中、参照電圧Ｖ０〜ＶＭ以外の信号は全て論理回路用電圧Ｖｃｃの振幅を持つ。なお、赤、緑、青に対応する３出力ｎビットの表示データＤ０、Ｄ１、Ｄ２は変調回路１５５−１、１５５−２で異なるものが入力される。

変調回路１５５−１、１５５−２及び走査回路１５６−１１、１５６−１２、１５６−２１、１５６−２２の構成と動作は実施例２と同様である。表示コントローラ１５８内には電圧降下補正回路が２個設けられ、それぞれ変調回路１５５−１、１５５−２に同時に３出力ｎビットの表示データＤ０、Ｄ１、Ｄ２を出力する。表示コントローラ１５８の他の部分にはフレームメモリが設けられ、表示装置外部から映像信号を受取り、電圧降下補正回路に上下プロックに対応する赤、緑、青に対応する３出力ｎビットの表示データＤ０、Ｄ１、Ｄ２を、変調回路１５５−１、１５５−２と走査回路１５６−１，１５６−２に制御信号を出力する。

本実施例では、画面を上下ブロックに分割し上下プロックに画像を同時表示した。この結果、一行の表示時間を従来に比べ２倍にできるため、輝度を同一とすると行配線に流れる電流を１／２とでき補正する電圧降下量を１／２とできる。さらに、列配線を分割しているので、変調回路１５５−１、１５５−２の駆動容量が１／２となり、変調回路１５５−１と１５５−２で消費される電力を１／２とできる。

以上、実施例１から実施例４では補正選択電圧発生回路３４又は補正選択電圧発生回路９４はスキャンドライバ毎に設けたが、独立して動作する走査回路毎に設けてもよい。すなわち、図１に示すように表示パネル４の両側に走査回路６−１、６−２を配置する場合には、走査回路６−１、６−２毎に補正選択電圧発生回路を設けてもよい。また、図１５に示すように画面を上下ブロックに分割し上下プロックに画像を同時表示する場合には、走査回路１５６−１１、１５６−１２、１５６−２１、１５６−２２毎に補正選択電圧発生回路を設けてもよい。

また、実施例３では実施例２でスキャンドライバ出力点から両端の画素までの抵抗Ｒｏ２を考慮してデータドライバ出力電圧を補正したが、実施例１でも同様のデータドライバ出力電圧の補正ができる。

なお、スキャンドライバ出力点から両端の画素までの抵抗Ｒｏ２が配線配置のために各行で異なる場合がある。この時には、各行毎に異なるＲｏ２を用い係数を計算する。これによりスキャンドライバ出力点から両端の画素までの抵抗Ｒｏ２のばらつきにより発生する画質劣化を防ぐことができる。

本発明に係る全体構成図（１）。 図１に示す変調回路におけるデータドライバの構成図。 図１に示す走査回路におけるスキャンドライバの構成図（１）。 図２，図３に示すデータドライバとスキャンドライバの駆動タイミング図。 図１に示す行配線の等価回路図（１）。 図１に示す表示コントローラ内に設けられた電圧降下補正回路図（１）。 図３に示す補正電圧発生回路３４の詳細図。 図１に示す表示コントローラ８内に設けられた参照電圧発生回路図。 図１に示す走査回路における他のスキャンドライバの構成図（２）。 図９に示す出力回路９１と補正選択電圧発生回路９４の詳細図。 図１０に示す出力回路のユニット９１−１と補正選択電圧発生回路９４との間の配線の配置図。 図１に示す表示コントローラ内に設けられた他の電圧降下補正回路図（２）。 図１に示す行配線の他の等価回路図（２）。 図１に示す表示コントローラ内に設けられた他の電圧降下補正回路図（３）。 本発明に係る他の全体構成図（２）。

符号の説明

１…列配線、２…行配線、３…ＭＩＭ型電子放出素子、４…表示パネル、５…変調回路、６−１，６−２…走査回路、７…ドライバ電源、８…表示コントローラ、９…アノード電源。
２１…出力回路、２２…デコーダ、２３…データラッチ、２４…データレジスタ、２５…シフトレジスタ、２６…階調電圧生成部。
３１…出力回路、３２…レベルレジスタ、３３…シフトレジスタ、３４…補正選択電圧発生回路。
６１…逆γ処理部、６２…Ｐ／Ｓ変換回路、６３…ラインメモリ、６４…加算回路、６５…Ｓ／Ｐ変換回路、６６…データ／電流変換部、６７−１、６７−２…電圧／データ変換部、６８−１〜６８−７…補正電圧算出手段（６８−１…ラインメモリ、６８−２…電流ＩＮ計算回路、６８−３…電流ＩＮラッチ回路、６８−４…電流ｉｊ加算回路、６８−５…電流Ｉｍ−１計算回路、６８−６…電流Ｉｊ加算回路、６８−７…電圧降下Ｖｍ−１計算回路）、６９−１〜６９−６…補正電圧算出手段（６９−１…電流ｉｊ加算回路、６９−２…電流Ｉ０計算回路、６９−３…補正量ＶＶＬ計算回路、６９−４…補正量ＶＶＬラッチ回路、６９−５…補正量ＶＶＲ計算回路、６９−６…補正量ＶＶＲラッチ回路）。
７１…ラッチ、７２…レベルシフタ、７３…デコーダ、７４…出力回路、７５…階調電圧生成部。
８１…バッファアンプ、８２…抵抗ラダー。
９１…出力回路、９４…補正選択電圧発生回路。
１０１…ｐＭＯＳスイッチ、１０２…ｎＭＯＳスイッチ、１０３…検出用ｐＭＯＳ、１０４…差動増幅器。
１１１…差動増幅器出力配線、１１２…電源線、１１３…差動増幅器入力配線。
１４−１〜１４−９…補正電圧算出手段（１４−１…ラインメモリ、１４−２…ＩＮ’計算回路、１４−３…電流ＩＮ’ラッチ回路、１４−４…ＶＮ’計算回路、１４−５…ＶＮ’ラッチ回路、１４−６…電流ｉｊ加算回路、１４−７…電流Ｉｍ−１’計算回路、１４−８…電流Ｉｊ’加算回路、１４−９…Ｖｍ−１’計算回路）。
１５１−１，１５１−２…列配線、１５５−１，１５５−２…変調回路、１５６−１１，１５６−１２，１５６−２１，１５６−２２…走査回路、１５８…表示コントローラ。

Claims (5)

1. 複数の行配線と複数の列配線とそれらの各交点に配置された複数の電子放出素子を有する背面板と、アノード電圧が与えられる前面板とを有する表示パネルと、前記行配線の選択を行う走査回路と、前記列配線に変調電圧を与える変調回路とを備えた表示装置において、
   前記走査回路は、表示データによらず選択行の走査回路出力点の電圧が一定値となるように補正を行う補正選択電圧発生回路を備え、
   前記変調回路は、走査回路出力点での電圧降下量をゼロとして表示パターンに応じて決まる前記行配線各部における電圧降下を補償するための補正値で補正された変調電圧を出力することを特徴とする表示装置。
2. 複数の行配線と複数の列配線とそれらの各交点に配置された複数の電子放出素子を有する背面板と、アノード電圧が与えられる前面板とを有する表示パネルと、前記行配線の選択を行う走査回路と、前記列配線に変調電圧を与える変調回路とを備えた表示装置において、
   前記走査回路は、同一行を両側から同時に駆動するため表示パネルの両側に設けられ、左右の走査回路毎に選択された行配線の左右の走査回路出力点の電圧が所定値となるように補正を行う補正選択電圧発生回路を備え、
   前記変調回路は、表示パターンに応じて決まる前記行配線各部における電圧降下を補償するための補正値で補正された変調電圧を出力することを特徴とする表示装置。
3. 前記走査回路出力点から前記行配線の端部電子放出素子に向かって流れる全電流を、各電子放出素子の行配線から列配線に流れる電流の中で、前記走査回路出力点から各電子放出素子に向かって流れる成分を重ね合わせることにより求め、
   前記走査回路出力点から第ｍ番目までの電子放出素子で行配線から列配線に流れる電流を逐次加算し、前記全電流から減算して、隣接画素間で流れる電流を求め、
   前記走査回路出力点から第ｍ番目までの隣接画素間電流を逐次加算した値に１画素当たりの抵抗値を乗算して隣接画素間電圧降下を求め、
   各電子放出素子における電圧降下を求めることを特徴とする請求項１又は２に記載の表示装置。
4. 前記変調電圧の補正値は、行配線端部に配置された電子放出素子と前記走査回路出力点との間の抵抗による電圧降下を補償することを特徴とする請求項１又は２に記載の表示装置。
5. 前記抵抗の値が行毎に異なることを特徴とする請求項４に記載の表示装置。
   

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