JP2004233620A - 駆動回路 - Google Patents
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Abstract
【課題】比較的簡単な構成で接続部材の抵抗とそこを流れる電流による電圧降下分を補正することができる放出素子の駆動回路を提供する。
【解決手段】駆動用出力端子（４、１０）側と基準電圧源ＶＥＥ側とに一対の主電極が接続された駆動用トランジスタ１と、駆動用トランジスタ１から出力される出力電圧を制御するための演算増幅器３と、駆動用トランジスタ１に流れる電流ｉ１を検出するための検出用トランジスタ２と、駆動用出力端子（４、１０）の出力電圧を検出して、演算増幅器３に帰還させる第１の帰還ループＬ１と、検出用トランジスタ２の出力電流ｉ２を検出して、演算増幅器３に帰還させる第２の帰還ループＬ２と、を備え、駆動用トランジスタ１と検出用トランジスタ２とがミラー回路を構成する。
【選択図】 図１
【解決手段】駆動用出力端子（４、１０）側と基準電圧源ＶＥＥ側とに一対の主電極が接続された駆動用トランジスタ１と、駆動用トランジスタ１から出力される出力電圧を制御するための演算増幅器３と、駆動用トランジスタ１に流れる電流ｉ１を検出するための検出用トランジスタ２と、駆動用出力端子（４、１０）の出力電圧を検出して、演算増幅器３に帰還させる第１の帰還ループＬ１と、検出用トランジスタ２の出力電流ｉ２を検出して、演算増幅器３に帰還させる第２の帰還ループＬ２と、を備え、駆動用トランジスタ１と検出用トランジスタ２とがミラー回路を構成する。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、発光ダイオード、半導体レーザー、エレクトロルミネッセンス素子、電子放出素子など、少なくとも光又は電子を放出する放出素子の駆動回路に関する。
【０００２】
【従来の技術】
放出素子と駆動回路とをフレキシブル配線基板などの配線部材によって接続し、放出素子を駆動する場合、配線部材の抵抗とそこを流れる電流により、配線部材において電圧降下が発生し、放出素子に実際に印加される実効駆動電圧が駆動回路の出力駆動電圧よりも小さくなってしまうことがある。
【０００３】
図８は、表面伝導型の電子放出素子１０１と蛍光体（不図示）とを組み合わせたマトリクス表示パネル１００を模式的に描いた図である。
【０００４】
素子１０１の実効駆動電圧に影響を与える抵抗としては、金属などの導電体からなる列配線１０２の配線抵抗Ｒｘと金属などの導電体からなる行配線１０３の配線抵抗Ｒｙ、Ｒｙｏが挙げられるが、行配線１０３には、各列から電流が流れ込むことから、パネル１００内の行配線１０３の配線抵抗Ｒｙ、Ｒｙｏが支配的となる。
【０００５】
このパネル内の配線抵抗による電圧降下分を補正する方法が、例えば、特許文献１に開示されている。
【０００６】
また、従来は、行駆動回路の出力バッファ１０６内におけるスイッチのオン抵抗Ｒｏｎによる電圧降下を無視できるように、出力バッファ１０６のスイッチに、ゲート幅の大きな大面積トランジスタを用いていたので、行駆動回路を１チップに集積化した場合のチップ上の占有面積が大きくなり、ＩＣチップが高価になっていた。
【０００７】
【特許文献１】
特開２００２―２２１９３３号公報
【０００８】
【発明が解決しようとする課題】
そこで、従来採用されていたものより小さなトランジスタを出力バファに用いて、出力端子１１０の検出電圧を帰還させてそのオン抵抗による電圧降下分を補正する補正回路を用いる方法を検討した。
【０００９】
しかしながら、これでも駆動の精度を高めるためには、充分な補正方法ではない。例えば、行駆動回路とパネル１００とを接続するフレキシブル配線のような接続部材１０５自体も抵抗Ｒｆｐｃをもっており、この接続抵抗Ｒｆｐｃによる電圧降下を、比較的簡単な構成で補正することが求められている。
【００１０】
上述した出力端子の検出電圧を帰還させてそのオン抵抗による電圧降下分を補正する補正回路では、検出端子を接続抵抗より負荷となる放出素子側に設定しなければならない。そのため接続配線路が余分に必要となり、フレキシブル配線の導体パターンの配列ピッチが高密度となり、寄生容量の増大、高コスト化を招くことになる。
【００１１】
本発明は上記の従来技術の課題を鑑みなされたもので、その目的とするところは、比較的簡単な構成で接続部材の抵抗とそこを流れる電流による電圧降下分を精度良く補正することができる放出素子の駆動回路を提供することにある。
【００１２】
【課題を解決するための手段】
上記目的を達成するために本発明にあっては、
少なくとも光又は電子を放出する放出素子を接続部材を介して接続するための駆動用出力端子と、
前記駆動用出力端子からの出力電圧を補正するための補正回路と、を有する駆動回路において、
前記補正回路は、
前記駆動用出力端子側と基準電圧源側とに一対の主電極が接続された駆動用トランジスタと、
前記駆動用トランジスタから出力される出力電圧を制御するための演算増幅器と、
前記駆動用トランジスタに流れる電流を検出するための検出用トランジスタと、
前記駆動用出力端子の出力電圧を検出して、前記演算増幅器に帰還させる第１の帰還ループと、
前記検出用トランジスタの出力電流を検出して、前記演算増幅器に帰還させる第２の帰還ループと、を備え、
前記駆動用トランジスタと前記検出用トランジスタとがミラー回路を構成していることを特徴とする。
【００１３】
上記構成によれば、駆動用出力端子の出力電圧を検出して、演算増幅器に帰還させる第１の帰還ループを用いて演算増幅器の制御の下に出力電圧を一定に制御するので、駆動用トランジスタ自身のオン抵抗（Ｒｏｎ）に基づく電圧降下による出力電圧の変動を抑制することができる。
【００１４】
前記駆動用トランジスタと前記検出用トランジスタとがＮ：１（Ｎ＞１）の電流ミラー比をもつミラー回路を構成していることが好適である。
【００１５】
前記駆動用トランジスタと前記検出用トランジスタには、前記駆動回路とともに１チップに集積化された電流調整用抵抗が接続されていることが好適である。
【００１６】
また、本発明の他の態様にあっては、
少なくとも光又は電子を放出する放出素子を接続部材を介して接続するための駆動用出力端子と、
前記駆動用出力端子からの出力電圧を補正するための補正回路と、を有する駆動回路において、
前記補正回路は、
前記駆動用出力端子側と基準電圧源側とに一対の主電極が接続された駆動用トランジスタと、
前記駆動用トランジスタから出力される出力電圧を制御するための演算増幅器と、
前記駆動用トランジスタに流れる電流を検出するための検出用トランジスタと、
前記駆動用出力端子の出力電圧を検出して、前記演算増幅器に帰還させる第１の帰還ループと、
前記検出用トランジスタに流れる電流を検出して、前記演算増幅器に帰還させる第２の帰還ループと、
前記検出用トランジスタの制御電極の電位を該検出用トランジスタに流れる電流に応じて制御する制御手段と、
を具備することを特徴とする。
【００１７】
上記構成によれば、検出用トランジスタを用いて駆動用出力端子に流れる電流及び駆動用出力端子の電圧をリアルタイムで検出し、これを基に補正を行うので、電圧検出点を駆動用出力端子より先に、つまり付加側に設けることなく、接続部材の抵抗とそこを流れる電流による電圧降下分を補正することができる。
【００１８】
前記接続部材の抵抗値に応じて予め設定された抵抗値を有する調整用素子を用いて、検出された前記検出用トランジスタに流れる電流を電圧に変換し、該電圧を基に前記演算増幅器の制御の下で、出力電圧を補正することが好適である。
【００１９】
【発明の実施の形態】
以下に図面を参照して、この発明の好適な実施の形態を例示的に詳しく説明する。ただし、この実施の形態に記載されている構成部品の寸法、材質、形状、その相対配置などは、特に特定的な記載がない限りは、この発明の範囲をそれらのみに限定する趣旨のものではない。
【００２０】
（第１の実施の形態）
図１を参照して、第１の実施の形態に係る駆動回路について説明する。図１は本実施の形態に係る駆動回路の基本的な一例を示す回路構成図であり、少なくとも光又は電子を放出する放出素子１０１（図８参照）を、接続部材１０５（図８参照）を介して接続するための駆動用出力端子４を有する駆動回路を示している。
【００２１】
例えば、高電位の駆動用出力端子４側と、低電位の基準電圧源ＶＥＥ側とに一対の主電極であるソース・ドレインが接続された駆動用トランジスタ１としてのｎＭＯＳＦＥＴが接続されている。
【００２２】
また、駆動用トランジスタ１から出力される出力電圧Ｖｏを制御するための演算増幅器３と、駆動用トランジスタ１に流れる電流ｉ１を検出するための検出用トランジスタ２としてのｎＭＯＳＦＥＴと、が設けられている。
【００２３】
第１の帰還ループＬ１は、演算増幅器３の出力を、駆動用トランジスタ１と出力端子４を介して非反転入力端子に帰還させる系であり、駆動用出力端子４の出力電圧を検出して、演算増幅器３に帰還させる役目を担う。
【００２４】
第２の帰還ループＬ２は、演算増幅器３の出力を、検出用トランジスタ２を介して反転入力端子に帰還させる系であり、検出用トランジスタ２の出力電流ｉ２を検出して、調整用素子５で電圧に変換して、演算増幅器３に帰還させる役目を担う。
【００２５】
そして、駆動用トランジスタ１と検出用トランジスタ２とがカレントミラー回路を構成しており、こうして、駆動用出力端子４の出力電圧Ｖｏを補正するための補正回路（駆動用トランジスタ１，検出用トランジスタ２，演算増幅器３、第１の帰還ループＬ１，第２の帰還ループＬ２）が構成されている。
【００２６】
理解をしやすくするために、調整用抵抗６、７の値を無視し、駆動用トランジスタ１と検出用トランジスタ２とのミラー比を５００：１に設定した場合を想定する。
【００２７】
駆動用出力端子４の出力電圧ＶｏはＶｒｅｆ−Ｒｒｅｆ・ｉ２となり、出力端子に流れ込む出力電流、即ち、接続部材１０５に流れる電流をＩｏ（＝ｉ１）とすると、出力電圧ＶｏはＶｒｅｆ−Ｒｒｅｆ・Ｉｏ／５００となる。したがって、調整用素子５の抵抗値Ｒｒｅｆを駆動用出力端子４より先の接続部材の抵抗値Ｒｆｐｃに対応した値に設定すれば、当該接続部材における電圧降下の影響を補償することができる。調整用素子５はこの補正回路を含む駆動回路と同じ半導体チップに集積化してもよいが、当該チップの外付け抵抗として、半導体チップが搭載されるフレキシブルフィルムや配線回路に設置することが好ましいものである。
【００２８】
このように、本実施の形態によれば、駆動用出力端子４の出力電圧Ｖｏを検出して、演算増幅器３に帰還させる第１の帰還ループＬ１を用いて演算増幅器３の制御の下に出力電圧を一定に制御するので、駆動用トランジスタ１自身のオン抵抗（Ｒｏｎ）に基づく電圧降下による出力電圧の変動を抑制することができる。
【００２９】
また、Ｒｏｎを無視し得るような大きなトランジスタを用いる必要がなくなるので、駆動回路のチップ上の占有面積を小さくし、駆動回路を安価に提供できる。
【００３０】
また、駆動用トランジスタ１と検出用トランジスタ２とから主に構成されているミラー回路を用いて駆動用出力端子４に流れる電流Ｉｏ（ｉ１）をリアルタイムで検出し、これを基に補正を行うので、電圧検出点を駆動用出力端子４より先に設けることなく、接続部材１５の抵抗Ｒｆｐｃとそこを流れる電流による電圧降下分を補正することができる。従って、補正できる電圧降下分は抵抗Ｒｆｐｃに限定されることはなく、調整用素子５の抵抗値設定次第で、パネル内の接続部材の抵抗Ｒｙｏにおける電圧降下分をも補正することができる。
【００３１】
そして、ミラー回路により電流ｉ１を検出するので、ミラー比の設定により検出電流ｉ２を小さくし、検出に係る消費電力を小さくすることができ、補正回路の１チップ集積化が容易になる。調整用抵抗６、７は必要に応じて設けられるため、省略されていてもよく、この場合はミラー比のみで、駆動電流ｉ１と検出電流ｉ２との比を決めることができる。
【００３２】
また、抵抗である調整用素子５のみを補正すべき接続部材１０５の抵抗値Ｒｆｐｃに応じて設計するか、又は抵抗値Ｒｒｅｆをトリミング抵抗や可変抵抗などで調整可能に設置すればよいので、駆動回路の汎用性が高まる。
【００３３】
本実施の形態においては、電流調整用抵抗７の抵抗値を電流調整用抵抗６の抵抗値より大なる値として、電流比を調整すれば、ミラー比を大きくすることなく、極端に云えば、ミラー比１：１で、同様の効果を実現することができる。
【００３４】
（第２の実施の形態）
図２を参照して第２の実施の形態に係る駆動回路を説明する。図２は本実施の形態に係る複数の放出素子を駆動するためのマルチチャンネル出力の駆動回路を示す回路構成図である。
【００３５】
図１と異なる点は、多出力対応のために駆動用選択スイッチ８と、帰還ループ選択スイッチ９と、が設けられ、駆動用トランジスタ１、検出用トランジスタ２、演算増幅器３、調整用素子５などの補正回路の主たる制御部を全チャンネルに対して共通に設けた点である。各チャンネルに個別にそれら制御部を設ける場合に比べて、集積回路の占有面積を抑制しつつチャンネル毎の補正精度を高めることができる。
【００３６】
チャンネル選択用の制御信号Ｃ１、Ｃ２、Ｃ３を選択的にスイッチ８、９に供給することにより、１つの出力端子１０を選択することができる。そして、選択時のみ、そのチャンネルの帰還ループＬ１が成り立ち、動作精度を高めることができる。
【００３７】
こうして、選択された出力端子１０にのみ、配線部材の抵抗Ｒｆｐｃによる電圧降下分を補償する出力電圧Ｖｏを出力することができる。
【００３８】
回路図上は、電圧検出点４と出力端子１０が離れているが、この間の長さは非常に短いため配線抵抗は無視できる。
【００３９】
（第３の実施の形態）
図３を参照して第３の実施の形態に係る駆動回路を説明する。図３は本実施の形態に係る２次元マトリクス接続された放出素子を駆動するために好適なマルチチャンネル出力の駆動回路を示す回路構成図である。
【００４０】
図２の構成と異なる点は、まず、各チャンネルの出力回路Ｂ１、Ｂ２が、非選択時の出力端子１０の電位を所定の電位Ｖｕｓに保持する非選択電圧供給スイッチ１２としてｐＭＯＳＦＥＴを設け、出力バッファをｎＭＯＳＦＥＴ８との相補回路にした点である。更なる相違点は、第２の帰還ループＬ２が検出用トランジスタ２と検出選択スイッチ１１とを介して、選択チャンネル毎に、成り立つように構成されている点である。
【００４１】
そして、選択回路としてのシフトレジスタ１３により、マトリクスパネルの少なくとも１行に対応した１チャンネル毎に、制御信号Ｃ１又はＣ２をスイッチ８、９、１１、１２に供給する。これにより、制御信号がハイレベルとなった選択されたチャンネルでは、スイッチ８、９、１１がオンして、その出力端子１０に、Ｖｒｅｆ、Ｒｒｅｆ、ｉ２に応じて決まる電位の選択電圧Ｖｏが出力される。一方、制御信号がローレベルとなった選択されていない非選択チャンネルでは、非選択電圧供給スイッチ１２のみがオンしてその出力端子１０の電位Ｖｕｓに保持される。
【００４２】
このような動作が、マトリクスパネルの全行の選択が終了するまで順次行われることにより、マトリクスパネルの１フレーム走査が完了する。
【００４３】
接続部材１５は、全出力端子が非選択電位Ｖｕｓを出力している時に、検出用トランジスタ２のドレイン電圧Ｖｏｐｓを所定の値に固定するための抵抗器である。
【００４４】
抵抗器１４は、帰還回路の利得を決めるための帰還利得調整用素子である。
【００４５】
（第４の実施の形態）
図４を参照して第４の実施の形態に係るマトリックスパネルモジュールの回路構成の概略を説明する。図４は駆動回路を１チップ化してマトリクスパネルとともに組み立てたマトリクスパネルモジュールを示す模式図である。
【００４６】
ＤＹが図１〜３に示したような駆動回路チップであり、行選択回路を構成している。ここでは、マトリクスパネルの行選択は、複数の駆動回路チップＤＹで行われる。つまり、マトリクスパネルの全行に接続された全ての駆動回路チップＤＹにおけるチャンネルが順次選択されることにより、１フレーム走査が完了することになる。
【００４７】
ＤＸは列配線に供給する画素データに基づくデータ信号を発生する列駆動回路である。
【００４８】
ＦＸ、ＦＹはフレキシブル配線であり、ここではＴＡＢフィルムなどのテープキャリアに行選択回路ＤＹや列駆動回路ＤＸがパッケージングされたテープキャリアパッケージにより、マトリクスパネル１００に実装されている。
【００４９】
前述した調整用素子５は、各駆動回路チップＤＹ毎に設けてもよいし、全てのチップＤＹに共通に１つだけ設けてもよい。
【００５０】
（第５の実施の形態）
図５を参照して、第５の実施の形態に係る駆動回路について説明する。図５は本実施の形態に係る駆動回路の基本的な一例を示す回路構成図である。
【００５１】
図１に示した形態と異なる点は、検出用トランジスタ２１としてＮＰＮバイポーラトランジスタを用い、そのエミッタ電圧を基にバイポーラトランジスタの制御電極であるベース電位を制御する制御手段（演算増幅器）２２を設けた点である。
【００５２】
演算増幅器２２は、駆動用トランジスタ１を通して流れる電流ｉ１を検出するために、その非反転入力端子が検出点２５に接続されている。
【００５３】
より詳しくは、電流ｉ１と電流調整用抵抗２３による検出点２５の電圧が演算増幅器２２に入力され、その値に基づいて検出用トランジスタ２１のベース電圧を制御する。このとき、エミッタ電圧を反転入力端子に帰還させているので、検出用トランジスタ２１のベース・エミッタ間電圧（オフセット電圧）による電圧降下分を補償して、電流ｉ１に比例した電流ｉ２が精度良く検出用トランジスタ２１に流れる。電流比は主として電流調整用抵抗２３、２４の抵抗比に依存して定めることができる。
【００５４】
電圧検出端子を兼ねる駆動用出力端子４における出力電圧をＶｏ、そこに流れる電流をＩｏ（＝ｉ１）、電流調整用抵抗２３の抵抗値をＲ２３、電流調整用抵抗２４の抵抗値をＲ２４とすると、
Ｖｏ＝Ｖｒｅｆ−Ｒｒｅｆ・Ｉｏ・Ｒ２３／Ｒ２４となる。
【００５５】
抵抗比をＲ２３：Ｒ２４＝１：５００とすれば、実施形態１と同様にＶｏ＝Ｖｒｅｆ−Ｒｒｅｆ・Ｉｏ／５００となることがわかる。
【００５６】
本実施の形態によれば、検出用トランジスタ２１を用いて駆動用出力端子４に流れる電流Ｉｏ（ｉ１）及び駆動用出力端子４の出力電圧Ｖｏをリアルタイムで検出し、これを基に補正を行うので、電圧検出点を駆動用出力端子より先に、つまり付加側に設けることなく、接続部材の抵抗とそこを流れる電流Ｉｏによる電圧降下分を補正することができる。
【００５７】
また、駆動回路を提供する半導体集積回路の外部に、外付けで調整用抵抗素子を設ければ、駆動電流ｉ１と検出電流ｉ２の比を大きくする場合に、駆動用と検出用の一対のトランジスタサイズに係らず設計できるので、トランジスタの製造上の閾値ばらつきのような特性不均一性に起因するところの、チャンネル間の補正特性の不均一性、或いは半導体集積回路間の補正特性の不均一性を抑制することができる。
【００５８】
また、駆動電流と検出電流の比を調整用抵抗素子の抵抗比で調整可能であるので、駆動回路の汎用性がより高まる。
【００５９】
更には、検出用トランジスタの制御電極の電位を該検出用トランジスタに流れる電流ｉ２に応じて制御することにより、検出用トランジスタの制御電極と一方の主電極間のオフセット電圧を補正できるので、制御性の精度が高まる。
【００６０】
（第６の実施の形態）
図６を参照して、第６の実施の形態に係る駆動回路について説明する。図６は本実施の形態に係る複数の放出素子を駆動するためのマルチチャンネル出力の駆動回路を示す回路構成図である。
【００６１】
図５に示した補正回路を図２に示したようなマルチチャンネル出力の駆動回路に適用したものであり、その動作は図２及び図５の形態で説明したものと同様である。
【００６２】
（第７の実施の形態）
図７を参照して、第７の実施の形態に係る駆動回路について説明する。図７は本実施の形態に係る２次元マトリクス接続された放出素子を駆動するために好適なマルチチャンネル出力の駆動回路を示す回路構成図である。
【００６３】
図５に示した補正回路を図３に示したようなマルチチャンネル出力の駆動回路に適用したものであり、その動作は図３及び図５の形態で説明したものと同様である。
【００６４】
前述した調整用素子５、更には、電流調整用抵抗２３、２４は、全てのチップＤＹに共通に１つだけ設けてもよいが、このうち少なくとも電流調整用抵抗２３、２４は、各駆動回路チップＤＹ毎に個別に設けることが好ましいものである。
【００６５】
以上説明した図１〜図３に示した形態の駆動回路は、演算増幅器にバイポーラトランジスタを用いてＢｉＣＭＯＳプロセスで、或いは、演算増幅器を含めてフルＣＭＯＳプロセスで１チップのモノリシックＩＣとして製造することができる。
【００６６】
図５〜図７に示した形態の駆動回路は、ＢｉＣＭＯＳプロセスで製造できるが、検出用トランジスタ２１や演算増幅器をＭＯＳＦＥＴで構成すれば、フルＣＭＯＳプロセスでモノリシックに集積化できる。
【００６７】
また、少なくとも駆動用トランジスタ１と駆動用選択スイッチのトランジスタ８とにＤＭＯＳと呼ばれるトランジスタを採用することも好ましいものである。
【００６８】
また、図１〜図３に示した形態の駆動回路では、最も単純なミラー回路を用いたが、他の周知のミラー回路を用いることもできる。
【００６９】
また、図５〜図７に示した形態における制御手段としては、演算増幅器に替えて、ベース又はゲートのような制御電極を検出点２６に接続した単一のトランジスタを用いることもできる。
【００７０】
更に、各実施形態においては、電源電圧の正負を逆転させ、反対導電型のトランジスタを用いることもできるし、インバータを演算増幅器に直列に繋げば、入力端子の極性を逆転させることも可能であり、本発明は、図示した回路に限定されるものではない。
【００７１】
本発明に用いられる接続部材はフレキシブル配線に限定されることはなく、マトリクスパネル上の薄膜又は厚膜配線であってもよいし、それらの組み合わせであってもよい。
【００７２】
本発明に用いられる前述した調整用素子は、各駆動回路チップ毎に設けてもよいし、全てのチップに共通に１つだけ設けてもよい。
【００７３】
また、マトリクスパネルの駆動回路として、本発明の駆動回路を用いる場合には、駆動回路の実装方法は、前述したテープキャリアパッケージによる実装方法に限定されることはなく、共通の配線板に複数のチップを並べて配列し、フレキシブルケーブルでマトリクスパネルと接続を行う形態（チップオンボード：ＣＯＢ）であってもよいし、マトリクスパネルの基板に直接、行選択回路ＤＹや列駆動回路ＤＸを接続する形態（チップオンガラス：ＣＯＧ）と呼ばれる方法などで行われても良い。
【００７４】
本発明に用いられる放出素子としては、無機発光ダイオード、有機発光ダイオード、半導体レーザー、無機エレクトロルミネッセンス素子、有機エレクトロルミネッセンス素子、電界放出型の電子放出素子、表面伝導型の電子放出素子などが挙げられる。そして本発明の駆動回路は、これら放出素子が複数任意の位置に配置された、１次元または２次元マトリクス状に接続された放出素子の駆動回路として好適に用いられる。
【００７５】
【発明の効果】
以上説明したように、本発明によれば、従来採用されていたものより小さなトランジスタを出力バファに用いても、接続抵抗による電圧降下を、比較的簡単な構成で精度良く補正することができ、比較的安価で精度の高い駆動回路を提供することができる。
【図面の簡単な説明】
【図１】第１の実施の形態に係る駆動回路の基本的な一例を示す回路構成図である。
【図２】第２の実施の形態に係る複数の放出素子を駆動するためのマルチチャンネル出力の駆動回路を示す回路構成図である。
【図３】第３の実施の形態に係る２次元マトリクス接続された放出素子を駆動するために好適なマルチチャンネル出力の駆動回路を示す回路構成図である。
【図４】駆動回路を１チップ化してマトリクスパネルとともに組み立てたマトリクスパネルモジュールを示す模式図である。
【図５】第５の実施の形態に係る駆動回路の基本的な一例を示す回路構成図である。
【図６】第６の実施の形態に係る複数の放出素子を駆動するためのマルチチャンネル出力の駆動回路を示す回路構成図である。
【図７】第７の実施の形態に係る２次元マトリクス接続された放出素子を駆動するために好適なマルチチャンネル出力の駆動回路を示す回路構成図である。
【図８】表面伝導型の電子放出素子と蛍光体とを組み合わせたマトリクス表示パネルの模式図である。
【符号の説明】
１ 駆動用ドランジスタ
２ 検出用トランジスタ
３ 演算増幅器
４ 駆動用出力端子
５ 調整用素子
６、７電流調整用抵抗
８ 駆動用選択スイッチ
９ 帰還ループ選択スイッチ
１０ 出力端子
１１ 検出選択スイッチ
１２ 非選択電圧供給スイッチ
１３ シフトレジスタ
１４ 抵抗器
１５ 接続部材
２１ 検出用トランジスタ
２２ 演算増幅器
２３，２４ 電流調整用抵抗
２５，２６ 検出点
１００ パネル
１０１ 電子放出素子
１０２ 列配線
１０３ 行配線
１０５ 接続部材
１０６ 出力バッファ
ＤＸ 列駆動回路
ＤＹ 行選択回路
ｉ１ 駆動電流
ｉ２ 検出電流
Ｌ１ 帰還ループ
Ｌ２ 帰還ループ
Ｒｏｎ オン抵抗
Ｒｘ 配線抵抗
Ｒｙ 配線抵抗
Ｒｙｏ 抵抗
【発明の属する技術分野】
本発明は、発光ダイオード、半導体レーザー、エレクトロルミネッセンス素子、電子放出素子など、少なくとも光又は電子を放出する放出素子の駆動回路に関する。
【０００２】
【従来の技術】
放出素子と駆動回路とをフレキシブル配線基板などの配線部材によって接続し、放出素子を駆動する場合、配線部材の抵抗とそこを流れる電流により、配線部材において電圧降下が発生し、放出素子に実際に印加される実効駆動電圧が駆動回路の出力駆動電圧よりも小さくなってしまうことがある。
【０００３】
図８は、表面伝導型の電子放出素子１０１と蛍光体（不図示）とを組み合わせたマトリクス表示パネル１００を模式的に描いた図である。
【０００４】
素子１０１の実効駆動電圧に影響を与える抵抗としては、金属などの導電体からなる列配線１０２の配線抵抗Ｒｘと金属などの導電体からなる行配線１０３の配線抵抗Ｒｙ、Ｒｙｏが挙げられるが、行配線１０３には、各列から電流が流れ込むことから、パネル１００内の行配線１０３の配線抵抗Ｒｙ、Ｒｙｏが支配的となる。
【０００５】
このパネル内の配線抵抗による電圧降下分を補正する方法が、例えば、特許文献１に開示されている。
【０００６】
また、従来は、行駆動回路の出力バッファ１０６内におけるスイッチのオン抵抗Ｒｏｎによる電圧降下を無視できるように、出力バッファ１０６のスイッチに、ゲート幅の大きな大面積トランジスタを用いていたので、行駆動回路を１チップに集積化した場合のチップ上の占有面積が大きくなり、ＩＣチップが高価になっていた。
【０００７】
【特許文献１】
特開２００２―２２１９３３号公報
【０００８】
【発明が解決しようとする課題】
そこで、従来採用されていたものより小さなトランジスタを出力バファに用いて、出力端子１１０の検出電圧を帰還させてそのオン抵抗による電圧降下分を補正する補正回路を用いる方法を検討した。
【０００９】
しかしながら、これでも駆動の精度を高めるためには、充分な補正方法ではない。例えば、行駆動回路とパネル１００とを接続するフレキシブル配線のような接続部材１０５自体も抵抗Ｒｆｐｃをもっており、この接続抵抗Ｒｆｐｃによる電圧降下を、比較的簡単な構成で補正することが求められている。
【００１０】
上述した出力端子の検出電圧を帰還させてそのオン抵抗による電圧降下分を補正する補正回路では、検出端子を接続抵抗より負荷となる放出素子側に設定しなければならない。そのため接続配線路が余分に必要となり、フレキシブル配線の導体パターンの配列ピッチが高密度となり、寄生容量の増大、高コスト化を招くことになる。
【００１１】
本発明は上記の従来技術の課題を鑑みなされたもので、その目的とするところは、比較的簡単な構成で接続部材の抵抗とそこを流れる電流による電圧降下分を精度良く補正することができる放出素子の駆動回路を提供することにある。
【００１２】
【課題を解決するための手段】
上記目的を達成するために本発明にあっては、
少なくとも光又は電子を放出する放出素子を接続部材を介して接続するための駆動用出力端子と、
前記駆動用出力端子からの出力電圧を補正するための補正回路と、を有する駆動回路において、
前記補正回路は、
前記駆動用出力端子側と基準電圧源側とに一対の主電極が接続された駆動用トランジスタと、
前記駆動用トランジスタから出力される出力電圧を制御するための演算増幅器と、
前記駆動用トランジスタに流れる電流を検出するための検出用トランジスタと、
前記駆動用出力端子の出力電圧を検出して、前記演算増幅器に帰還させる第１の帰還ループと、
前記検出用トランジスタの出力電流を検出して、前記演算増幅器に帰還させる第２の帰還ループと、を備え、
前記駆動用トランジスタと前記検出用トランジスタとがミラー回路を構成していることを特徴とする。
【００１３】
上記構成によれば、駆動用出力端子の出力電圧を検出して、演算増幅器に帰還させる第１の帰還ループを用いて演算増幅器の制御の下に出力電圧を一定に制御するので、駆動用トランジスタ自身のオン抵抗（Ｒｏｎ）に基づく電圧降下による出力電圧の変動を抑制することができる。
【００１４】
前記駆動用トランジスタと前記検出用トランジスタとがＮ：１（Ｎ＞１）の電流ミラー比をもつミラー回路を構成していることが好適である。
【００１５】
前記駆動用トランジスタと前記検出用トランジスタには、前記駆動回路とともに１チップに集積化された電流調整用抵抗が接続されていることが好適である。
【００１６】
また、本発明の他の態様にあっては、
少なくとも光又は電子を放出する放出素子を接続部材を介して接続するための駆動用出力端子と、
前記駆動用出力端子からの出力電圧を補正するための補正回路と、を有する駆動回路において、
前記補正回路は、
前記駆動用出力端子側と基準電圧源側とに一対の主電極が接続された駆動用トランジスタと、
前記駆動用トランジスタから出力される出力電圧を制御するための演算増幅器と、
前記駆動用トランジスタに流れる電流を検出するための検出用トランジスタと、
前記駆動用出力端子の出力電圧を検出して、前記演算増幅器に帰還させる第１の帰還ループと、
前記検出用トランジスタに流れる電流を検出して、前記演算増幅器に帰還させる第２の帰還ループと、
前記検出用トランジスタの制御電極の電位を該検出用トランジスタに流れる電流に応じて制御する制御手段と、
を具備することを特徴とする。
【００１７】
上記構成によれば、検出用トランジスタを用いて駆動用出力端子に流れる電流及び駆動用出力端子の電圧をリアルタイムで検出し、これを基に補正を行うので、電圧検出点を駆動用出力端子より先に、つまり付加側に設けることなく、接続部材の抵抗とそこを流れる電流による電圧降下分を補正することができる。
【００１８】
前記接続部材の抵抗値に応じて予め設定された抵抗値を有する調整用素子を用いて、検出された前記検出用トランジスタに流れる電流を電圧に変換し、該電圧を基に前記演算増幅器の制御の下で、出力電圧を補正することが好適である。
【００１９】
【発明の実施の形態】
以下に図面を参照して、この発明の好適な実施の形態を例示的に詳しく説明する。ただし、この実施の形態に記載されている構成部品の寸法、材質、形状、その相対配置などは、特に特定的な記載がない限りは、この発明の範囲をそれらのみに限定する趣旨のものではない。
【００２０】
（第１の実施の形態）
図１を参照して、第１の実施の形態に係る駆動回路について説明する。図１は本実施の形態に係る駆動回路の基本的な一例を示す回路構成図であり、少なくとも光又は電子を放出する放出素子１０１（図８参照）を、接続部材１０５（図８参照）を介して接続するための駆動用出力端子４を有する駆動回路を示している。
【００２１】
例えば、高電位の駆動用出力端子４側と、低電位の基準電圧源ＶＥＥ側とに一対の主電極であるソース・ドレインが接続された駆動用トランジスタ１としてのｎＭＯＳＦＥＴが接続されている。
【００２２】
また、駆動用トランジスタ１から出力される出力電圧Ｖｏを制御するための演算増幅器３と、駆動用トランジスタ１に流れる電流ｉ１を検出するための検出用トランジスタ２としてのｎＭＯＳＦＥＴと、が設けられている。
【００２３】
第１の帰還ループＬ１は、演算増幅器３の出力を、駆動用トランジスタ１と出力端子４を介して非反転入力端子に帰還させる系であり、駆動用出力端子４の出力電圧を検出して、演算増幅器３に帰還させる役目を担う。
【００２４】
第２の帰還ループＬ２は、演算増幅器３の出力を、検出用トランジスタ２を介して反転入力端子に帰還させる系であり、検出用トランジスタ２の出力電流ｉ２を検出して、調整用素子５で電圧に変換して、演算増幅器３に帰還させる役目を担う。
【００２５】
そして、駆動用トランジスタ１と検出用トランジスタ２とがカレントミラー回路を構成しており、こうして、駆動用出力端子４の出力電圧Ｖｏを補正するための補正回路（駆動用トランジスタ１，検出用トランジスタ２，演算増幅器３、第１の帰還ループＬ１，第２の帰還ループＬ２）が構成されている。
【００２６】
理解をしやすくするために、調整用抵抗６、７の値を無視し、駆動用トランジスタ１と検出用トランジスタ２とのミラー比を５００：１に設定した場合を想定する。
【００２７】
駆動用出力端子４の出力電圧ＶｏはＶｒｅｆ−Ｒｒｅｆ・ｉ２となり、出力端子に流れ込む出力電流、即ち、接続部材１０５に流れる電流をＩｏ（＝ｉ１）とすると、出力電圧ＶｏはＶｒｅｆ−Ｒｒｅｆ・Ｉｏ／５００となる。したがって、調整用素子５の抵抗値Ｒｒｅｆを駆動用出力端子４より先の接続部材の抵抗値Ｒｆｐｃに対応した値に設定すれば、当該接続部材における電圧降下の影響を補償することができる。調整用素子５はこの補正回路を含む駆動回路と同じ半導体チップに集積化してもよいが、当該チップの外付け抵抗として、半導体チップが搭載されるフレキシブルフィルムや配線回路に設置することが好ましいものである。
【００２８】
このように、本実施の形態によれば、駆動用出力端子４の出力電圧Ｖｏを検出して、演算増幅器３に帰還させる第１の帰還ループＬ１を用いて演算増幅器３の制御の下に出力電圧を一定に制御するので、駆動用トランジスタ１自身のオン抵抗（Ｒｏｎ）に基づく電圧降下による出力電圧の変動を抑制することができる。
【００２９】
また、Ｒｏｎを無視し得るような大きなトランジスタを用いる必要がなくなるので、駆動回路のチップ上の占有面積を小さくし、駆動回路を安価に提供できる。
【００３０】
また、駆動用トランジスタ１と検出用トランジスタ２とから主に構成されているミラー回路を用いて駆動用出力端子４に流れる電流Ｉｏ（ｉ１）をリアルタイムで検出し、これを基に補正を行うので、電圧検出点を駆動用出力端子４より先に設けることなく、接続部材１５の抵抗Ｒｆｐｃとそこを流れる電流による電圧降下分を補正することができる。従って、補正できる電圧降下分は抵抗Ｒｆｐｃに限定されることはなく、調整用素子５の抵抗値設定次第で、パネル内の接続部材の抵抗Ｒｙｏにおける電圧降下分をも補正することができる。
【００３１】
そして、ミラー回路により電流ｉ１を検出するので、ミラー比の設定により検出電流ｉ２を小さくし、検出に係る消費電力を小さくすることができ、補正回路の１チップ集積化が容易になる。調整用抵抗６、７は必要に応じて設けられるため、省略されていてもよく、この場合はミラー比のみで、駆動電流ｉ１と検出電流ｉ２との比を決めることができる。
【００３２】
また、抵抗である調整用素子５のみを補正すべき接続部材１０５の抵抗値Ｒｆｐｃに応じて設計するか、又は抵抗値Ｒｒｅｆをトリミング抵抗や可変抵抗などで調整可能に設置すればよいので、駆動回路の汎用性が高まる。
【００３３】
本実施の形態においては、電流調整用抵抗７の抵抗値を電流調整用抵抗６の抵抗値より大なる値として、電流比を調整すれば、ミラー比を大きくすることなく、極端に云えば、ミラー比１：１で、同様の効果を実現することができる。
【００３４】
（第２の実施の形態）
図２を参照して第２の実施の形態に係る駆動回路を説明する。図２は本実施の形態に係る複数の放出素子を駆動するためのマルチチャンネル出力の駆動回路を示す回路構成図である。
【００３５】
図１と異なる点は、多出力対応のために駆動用選択スイッチ８と、帰還ループ選択スイッチ９と、が設けられ、駆動用トランジスタ１、検出用トランジスタ２、演算増幅器３、調整用素子５などの補正回路の主たる制御部を全チャンネルに対して共通に設けた点である。各チャンネルに個別にそれら制御部を設ける場合に比べて、集積回路の占有面積を抑制しつつチャンネル毎の補正精度を高めることができる。
【００３６】
チャンネル選択用の制御信号Ｃ１、Ｃ２、Ｃ３を選択的にスイッチ８、９に供給することにより、１つの出力端子１０を選択することができる。そして、選択時のみ、そのチャンネルの帰還ループＬ１が成り立ち、動作精度を高めることができる。
【００３７】
こうして、選択された出力端子１０にのみ、配線部材の抵抗Ｒｆｐｃによる電圧降下分を補償する出力電圧Ｖｏを出力することができる。
【００３８】
回路図上は、電圧検出点４と出力端子１０が離れているが、この間の長さは非常に短いため配線抵抗は無視できる。
【００３９】
（第３の実施の形態）
図３を参照して第３の実施の形態に係る駆動回路を説明する。図３は本実施の形態に係る２次元マトリクス接続された放出素子を駆動するために好適なマルチチャンネル出力の駆動回路を示す回路構成図である。
【００４０】
図２の構成と異なる点は、まず、各チャンネルの出力回路Ｂ１、Ｂ２が、非選択時の出力端子１０の電位を所定の電位Ｖｕｓに保持する非選択電圧供給スイッチ１２としてｐＭＯＳＦＥＴを設け、出力バッファをｎＭＯＳＦＥＴ８との相補回路にした点である。更なる相違点は、第２の帰還ループＬ２が検出用トランジスタ２と検出選択スイッチ１１とを介して、選択チャンネル毎に、成り立つように構成されている点である。
【００４１】
そして、選択回路としてのシフトレジスタ１３により、マトリクスパネルの少なくとも１行に対応した１チャンネル毎に、制御信号Ｃ１又はＣ２をスイッチ８、９、１１、１２に供給する。これにより、制御信号がハイレベルとなった選択されたチャンネルでは、スイッチ８、９、１１がオンして、その出力端子１０に、Ｖｒｅｆ、Ｒｒｅｆ、ｉ２に応じて決まる電位の選択電圧Ｖｏが出力される。一方、制御信号がローレベルとなった選択されていない非選択チャンネルでは、非選択電圧供給スイッチ１２のみがオンしてその出力端子１０の電位Ｖｕｓに保持される。
【００４２】
このような動作が、マトリクスパネルの全行の選択が終了するまで順次行われることにより、マトリクスパネルの１フレーム走査が完了する。
【００４３】
接続部材１５は、全出力端子が非選択電位Ｖｕｓを出力している時に、検出用トランジスタ２のドレイン電圧Ｖｏｐｓを所定の値に固定するための抵抗器である。
【００４４】
抵抗器１４は、帰還回路の利得を決めるための帰還利得調整用素子である。
【００４５】
（第４の実施の形態）
図４を参照して第４の実施の形態に係るマトリックスパネルモジュールの回路構成の概略を説明する。図４は駆動回路を１チップ化してマトリクスパネルとともに組み立てたマトリクスパネルモジュールを示す模式図である。
【００４６】
ＤＹが図１〜３に示したような駆動回路チップであり、行選択回路を構成している。ここでは、マトリクスパネルの行選択は、複数の駆動回路チップＤＹで行われる。つまり、マトリクスパネルの全行に接続された全ての駆動回路チップＤＹにおけるチャンネルが順次選択されることにより、１フレーム走査が完了することになる。
【００４７】
ＤＸは列配線に供給する画素データに基づくデータ信号を発生する列駆動回路である。
【００４８】
ＦＸ、ＦＹはフレキシブル配線であり、ここではＴＡＢフィルムなどのテープキャリアに行選択回路ＤＹや列駆動回路ＤＸがパッケージングされたテープキャリアパッケージにより、マトリクスパネル１００に実装されている。
【００４９】
前述した調整用素子５は、各駆動回路チップＤＹ毎に設けてもよいし、全てのチップＤＹに共通に１つだけ設けてもよい。
【００５０】
（第５の実施の形態）
図５を参照して、第５の実施の形態に係る駆動回路について説明する。図５は本実施の形態に係る駆動回路の基本的な一例を示す回路構成図である。
【００５１】
図１に示した形態と異なる点は、検出用トランジスタ２１としてＮＰＮバイポーラトランジスタを用い、そのエミッタ電圧を基にバイポーラトランジスタの制御電極であるベース電位を制御する制御手段（演算増幅器）２２を設けた点である。
【００５２】
演算増幅器２２は、駆動用トランジスタ１を通して流れる電流ｉ１を検出するために、その非反転入力端子が検出点２５に接続されている。
【００５３】
より詳しくは、電流ｉ１と電流調整用抵抗２３による検出点２５の電圧が演算増幅器２２に入力され、その値に基づいて検出用トランジスタ２１のベース電圧を制御する。このとき、エミッタ電圧を反転入力端子に帰還させているので、検出用トランジスタ２１のベース・エミッタ間電圧（オフセット電圧）による電圧降下分を補償して、電流ｉ１に比例した電流ｉ２が精度良く検出用トランジスタ２１に流れる。電流比は主として電流調整用抵抗２３、２４の抵抗比に依存して定めることができる。
【００５４】
電圧検出端子を兼ねる駆動用出力端子４における出力電圧をＶｏ、そこに流れる電流をＩｏ（＝ｉ１）、電流調整用抵抗２３の抵抗値をＲ２３、電流調整用抵抗２４の抵抗値をＲ２４とすると、
Ｖｏ＝Ｖｒｅｆ−Ｒｒｅｆ・Ｉｏ・Ｒ２３／Ｒ２４となる。
【００５５】
抵抗比をＲ２３：Ｒ２４＝１：５００とすれば、実施形態１と同様にＶｏ＝Ｖｒｅｆ−Ｒｒｅｆ・Ｉｏ／５００となることがわかる。
【００５６】
本実施の形態によれば、検出用トランジスタ２１を用いて駆動用出力端子４に流れる電流Ｉｏ（ｉ１）及び駆動用出力端子４の出力電圧Ｖｏをリアルタイムで検出し、これを基に補正を行うので、電圧検出点を駆動用出力端子より先に、つまり付加側に設けることなく、接続部材の抵抗とそこを流れる電流Ｉｏによる電圧降下分を補正することができる。
【００５７】
また、駆動回路を提供する半導体集積回路の外部に、外付けで調整用抵抗素子を設ければ、駆動電流ｉ１と検出電流ｉ２の比を大きくする場合に、駆動用と検出用の一対のトランジスタサイズに係らず設計できるので、トランジスタの製造上の閾値ばらつきのような特性不均一性に起因するところの、チャンネル間の補正特性の不均一性、或いは半導体集積回路間の補正特性の不均一性を抑制することができる。
【００５８】
また、駆動電流と検出電流の比を調整用抵抗素子の抵抗比で調整可能であるので、駆動回路の汎用性がより高まる。
【００５９】
更には、検出用トランジスタの制御電極の電位を該検出用トランジスタに流れる電流ｉ２に応じて制御することにより、検出用トランジスタの制御電極と一方の主電極間のオフセット電圧を補正できるので、制御性の精度が高まる。
【００６０】
（第６の実施の形態）
図６を参照して、第６の実施の形態に係る駆動回路について説明する。図６は本実施の形態に係る複数の放出素子を駆動するためのマルチチャンネル出力の駆動回路を示す回路構成図である。
【００６１】
図５に示した補正回路を図２に示したようなマルチチャンネル出力の駆動回路に適用したものであり、その動作は図２及び図５の形態で説明したものと同様である。
【００６２】
（第７の実施の形態）
図７を参照して、第７の実施の形態に係る駆動回路について説明する。図７は本実施の形態に係る２次元マトリクス接続された放出素子を駆動するために好適なマルチチャンネル出力の駆動回路を示す回路構成図である。
【００６３】
図５に示した補正回路を図３に示したようなマルチチャンネル出力の駆動回路に適用したものであり、その動作は図３及び図５の形態で説明したものと同様である。
【００６４】
前述した調整用素子５、更には、電流調整用抵抗２３、２４は、全てのチップＤＹに共通に１つだけ設けてもよいが、このうち少なくとも電流調整用抵抗２３、２４は、各駆動回路チップＤＹ毎に個別に設けることが好ましいものである。
【００６５】
以上説明した図１〜図３に示した形態の駆動回路は、演算増幅器にバイポーラトランジスタを用いてＢｉＣＭＯＳプロセスで、或いは、演算増幅器を含めてフルＣＭＯＳプロセスで１チップのモノリシックＩＣとして製造することができる。
【００６６】
図５〜図７に示した形態の駆動回路は、ＢｉＣＭＯＳプロセスで製造できるが、検出用トランジスタ２１や演算増幅器をＭＯＳＦＥＴで構成すれば、フルＣＭＯＳプロセスでモノリシックに集積化できる。
【００６７】
また、少なくとも駆動用トランジスタ１と駆動用選択スイッチのトランジスタ８とにＤＭＯＳと呼ばれるトランジスタを採用することも好ましいものである。
【００６８】
また、図１〜図３に示した形態の駆動回路では、最も単純なミラー回路を用いたが、他の周知のミラー回路を用いることもできる。
【００６９】
また、図５〜図７に示した形態における制御手段としては、演算増幅器に替えて、ベース又はゲートのような制御電極を検出点２６に接続した単一のトランジスタを用いることもできる。
【００７０】
更に、各実施形態においては、電源電圧の正負を逆転させ、反対導電型のトランジスタを用いることもできるし、インバータを演算増幅器に直列に繋げば、入力端子の極性を逆転させることも可能であり、本発明は、図示した回路に限定されるものではない。
【００７１】
本発明に用いられる接続部材はフレキシブル配線に限定されることはなく、マトリクスパネル上の薄膜又は厚膜配線であってもよいし、それらの組み合わせであってもよい。
【００７２】
本発明に用いられる前述した調整用素子は、各駆動回路チップ毎に設けてもよいし、全てのチップに共通に１つだけ設けてもよい。
【００７３】
また、マトリクスパネルの駆動回路として、本発明の駆動回路を用いる場合には、駆動回路の実装方法は、前述したテープキャリアパッケージによる実装方法に限定されることはなく、共通の配線板に複数のチップを並べて配列し、フレキシブルケーブルでマトリクスパネルと接続を行う形態（チップオンボード：ＣＯＢ）であってもよいし、マトリクスパネルの基板に直接、行選択回路ＤＹや列駆動回路ＤＸを接続する形態（チップオンガラス：ＣＯＧ）と呼ばれる方法などで行われても良い。
【００７４】
本発明に用いられる放出素子としては、無機発光ダイオード、有機発光ダイオード、半導体レーザー、無機エレクトロルミネッセンス素子、有機エレクトロルミネッセンス素子、電界放出型の電子放出素子、表面伝導型の電子放出素子などが挙げられる。そして本発明の駆動回路は、これら放出素子が複数任意の位置に配置された、１次元または２次元マトリクス状に接続された放出素子の駆動回路として好適に用いられる。
【００７５】
【発明の効果】
以上説明したように、本発明によれば、従来採用されていたものより小さなトランジスタを出力バファに用いても、接続抵抗による電圧降下を、比較的簡単な構成で精度良く補正することができ、比較的安価で精度の高い駆動回路を提供することができる。
【図面の簡単な説明】
【図１】第１の実施の形態に係る駆動回路の基本的な一例を示す回路構成図である。
【図２】第２の実施の形態に係る複数の放出素子を駆動するためのマルチチャンネル出力の駆動回路を示す回路構成図である。
【図３】第３の実施の形態に係る２次元マトリクス接続された放出素子を駆動するために好適なマルチチャンネル出力の駆動回路を示す回路構成図である。
【図４】駆動回路を１チップ化してマトリクスパネルとともに組み立てたマトリクスパネルモジュールを示す模式図である。
【図５】第５の実施の形態に係る駆動回路の基本的な一例を示す回路構成図である。
【図６】第６の実施の形態に係る複数の放出素子を駆動するためのマルチチャンネル出力の駆動回路を示す回路構成図である。
【図７】第７の実施の形態に係る２次元マトリクス接続された放出素子を駆動するために好適なマルチチャンネル出力の駆動回路を示す回路構成図である。
【図８】表面伝導型の電子放出素子と蛍光体とを組み合わせたマトリクス表示パネルの模式図である。
【符号の説明】
１ 駆動用ドランジスタ
２ 検出用トランジスタ
３ 演算増幅器
４ 駆動用出力端子
５ 調整用素子
６、７電流調整用抵抗
８ 駆動用選択スイッチ
９ 帰還ループ選択スイッチ
１０ 出力端子
１１ 検出選択スイッチ
１２ 非選択電圧供給スイッチ
１３ シフトレジスタ
１４ 抵抗器
１５ 接続部材
２１ 検出用トランジスタ
２２ 演算増幅器
２３，２４ 電流調整用抵抗
２５，２６ 検出点
１００ パネル
１０１ 電子放出素子
１０２ 列配線
１０３ 行配線
１０５ 接続部材
１０６ 出力バッファ
ＤＸ 列駆動回路
ＤＹ 行選択回路
ｉ１ 駆動電流
ｉ２ 検出電流
Ｌ１ 帰還ループ
Ｌ２ 帰還ループ
Ｒｏｎ オン抵抗
Ｒｘ 配線抵抗
Ｒｙ 配線抵抗
Ｒｙｏ 抵抗
Claims (5)
- 少なくとも光又は電子を放出する放出素子を接続部材を介して接続するための駆動用出力端子と、
前記駆動用出力端子からの出力電圧を補正するための補正回路と、を有する駆動回路において、
前記補正回路は、
前記駆動用出力端子側と基準電圧源側とに一対の主電極が接続された駆動用トランジスタと、
前記駆動用トランジスタから出力される出力電圧を制御するための演算増幅器と、
前記駆動用トランジスタに流れる電流を検出するための検出用トランジスタと、
前記駆動用出力端子の出力電圧を検出して、前記演算増幅器に帰還させる第１の帰還ループと、
前記検出用トランジスタの出力電流を検出して、前記演算増幅器に帰還させる第２の帰還ループと、を備え、
前記駆動用トランジスタと前記検出用トランジスタとがミラー回路を構成していることを特徴とする駆動回路。 - 前記駆動用トランジスタと前記検出用トランジスタとがＮ：１（Ｎ＞１）の電流ミラー比をもつミラー回路を構成していることを特徴とする請求項１に記載の駆動回路。
- 前記駆動用トランジスタと前記検出用トランジスタには、前記駆動回路とともに１チップに集積化された電流調整用抵抗が接続されていることを特徴とする請求項１に記載の駆動回路。
- 少なくとも光又は電子を放出する放出素子を接続部材を介して接続するための駆動用出力端子と、
前記駆動用出力端子からの出力電圧を補正するための補正回路と、を有する駆動回路において、
前記補正回路は、
前記駆動用出力端子側と基準電圧源側とに一対の主電極が接続された駆動用トランジスタと、
前記駆動用トランジスタから出力される出力電圧を制御するための演算増幅器と、
前記駆動用トランジスタに流れる電流を検出するための検出用トランジスタと、
前記駆動用出力端子の出力電圧を検出して、前記演算増幅器に帰還させる第１の帰還ループと、
前記検出用トランジスタに流れる電流を検出して、前記演算増幅器に帰還させる第２の帰還ループと、
前記検出用トランジスタの制御電極の電位を該検出用トランジスタに流れる電流に応じて制御する制御手段と、
を具備することを特徴とする駆動回路。 - 前記接続部材の抵抗値に応じて予め設定された抵抗値を有する調整用素子を用いて、検出された前記検出用トランジスタに流れる電流を電圧に変換し、該電圧を基に前記演算増幅器の制御の下で、出力電圧を補正することを特徴とする請求項１乃至４の何れか１項に記載の駆動回路。
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