JP3087849B1 - 電子源の製造方法とその製造装置及び画像形成装置の製造方法 - Google Patents

電子源の製造方法とその製造装置及び画像形成装置の製造方法

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Abstract

【要約】 【課題】行列状に配置された複数の導電部材それぞれに
印加される電圧の差を緩和する。 【解決手段】バッファアンプ１０７によって電位が印加
されて表面伝導型放出素子基板１０１の列配線に電位が
印加され、ライン選択回路１０２により選択されたの１
行の行配線に電位が印加される。これにより、選択され
た１列の導電部材の両端に生じる電位差で、その導電部
材が活性化される。その際、制御回路１０６は活性化の
進捗をモニタ回路１０３で監視し、電位分布発生回路１
０８によって、各導電部材による行配線の電位の降下に
見合った列配線電位が与えられる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、電子放出素子を多
数個備える電子源の製造方法と装置及び画像形成装置の
製造方法に関するものである。
【０００２】
【従来技術】従来、電子放出素子として熱陰極素子と冷
陰極素子の２種類が知られている。このうち冷陰極素子
では、例えば電界放出型素子（以下ＦＥ型と記す）や、
金属／絶縁層／金属型放出素子（以下ＭＩＭ型と記す）
や、表面伝導型放出素子などが知られている。
【０００３】ＦＥ型の例としては、例えば、W. P. Dyke
& W. W. Dolan,“Field emission”，Advance in Elec
tron Physics, 8,89 (1956)や、或は、C. A. Spindt，
“Physical Properties of thin-film field emission
cathodes with molybdeniumcones”，J. Appl. Phys.,
47,5248 (1976)などが知られている。
【０００４】また、ＭＩＭ型の例としては、例えば、C.
A. Mead，“Operation of tunnelemission Devices，
J. Appl. Phys., 32,646 (1961)などが知られている。
【０００５】また、表面伝導型放出素子としては、例え
ば、M. I. Elinson，Radio Eng．Electron Phys., 10,
1290，(1965)や、後述する他の例が知られている。
【０００６】表面伝導型放出素子は、基板上に形成され
た小面積の薄膜に、膜面に平行に電流を流すことにより
電子放出が生ずる現象を利用するものである。この表面
伝導型放出素子としては、前記エリンソン等によるＳｎ
Ｏ2 薄膜を用いたものの他に、Ａｕ薄膜によるもの［G.
Dittmer：“Thin Solid Films”，9,317（1972）］
や、Ｉｎ2Ｏ3／ＳｎＯ2薄膜によるもの［M. Hartwell a
nd C. G. Fonstad：“IEEE Trans．ED Conf．”，519
（1975）］や、カーボン薄膜によるもの［荒木久他：真
空、第２６巻、第１号、２２（１９８３）］等が報告さ
れている。
【０００７】これらの表面伝導型放出素子の素子構成の
典型的な例として、図３６に前述のM．Hartwellらによ
る素子の平面図を示す。同図において、３００１は基板
で、３００４はスパッタで形成された金属酸化物よりな
る導電性薄膜である。導電性薄膜３００４は図示のよう
にＨ字形の平面形状に形成されている。該導電性薄膜３
００４に後述の通電フォーミングと呼ばれる通電処理を
施すことにより、電子放出部３００５が形成される。図
中の間隔Ｌは、０．５〜１［ｍｍ］，Ｗは、０．１［ｍ
ｍ］で設定されている。尚、図示の便宜から、電子放出
部３００５は導電性薄膜３００４の中央に矩形の形状で
示したが、これは模式的なものであり、実際の電子放出
部の位置や形状を忠実に表現しているわけではない。
【０００８】M．Hartwellらによる素子をはじめとして
上述の表面伝導型放出素子においては、電子放出を行う
前に導電性薄膜３００４に通電フォーミングと呼ばれる
通電処理を施すことにより電子放出部３００５を形成す
るのが一般的であった。すなわち、通電フォーミングと
は、前記導電性薄膜３００４の両端に一定の直流電圧、
もしくは、例えば１Ｖ／分程度の非常にゆっくりとした
レートで昇圧する直流電圧を印加して通電し、導電性薄
膜３００４を局所的に破壊もしくは変形もしくは変質せ
しめ、電気的に高抵抗な状態の電子放出部３００５を形
成することである。尚、局所的に破壊もしくは変形もし
くは変質した導電性薄膜３００４の一部には、亀裂が発
生する。前記通電フォーミング後に導電性薄膜３００４
に適宜の電圧を印加した場合には、前記亀裂付近におい
て電子放出が行われる。
【０００９】上述の表面伝導型放出素子は、構造が単純
で製造も容易であることから、大面積にわたり多数の素
子を形成できる利点がある。そこで、例えば本出願人に
よる特開昭６４−３１３３２において開示されるよう
に、多数の素子を配列して駆動するための方法が研究さ
れている。
【００１０】また、表面伝導型放出素子の応用について
は、例えば、画像表示装置、画像記録装置などの画像形
成装置や、荷電ビーム源、等が研究されている。
【００１１】特に、画像表示装置への応用としては、例
えば本出願人によるＵＳＰ５，０６６，８８３や特開平
２−２５７５５１において開示されているように、表面
伝導型放出素子と電子ビームの照射により発光する蛍光
体とを組み合わせて用いた画像表示装置が研究されてい
る。表面伝導型放出素子と蛍光体とを組み合わせて用い
た画像表示装置は、従来の他の方式の画像表示装置より
も優れた特性が期待されている。例えば、近年普及して
きた液晶表示装置と比較しても、自発光型であるためバ
ックライトを必要としない点や、視野角が広い点が優れ
ていると言える。
【００１２】また、背景となる技術として、特開平７−
１７６２６５号及び特開平８−２４８９２０号がある。
【００１３】
【発明が解決しようとする課題】本願に関わる発明の課
題は、より好適な電子源の製造方法の実現、もしくは画
像形成装置の製造方法の実現、もしくは電子源の製造装
置の実現である。
【００１４】
【課題を解決するための手段】上記課題を解決するため
に本願発明は次のような構成からなる。すなわち、本願
発明に関わる電子源の製造方法は、複数の電子放出素子
を有する電子源の製造方法であって、互いに交叉する方
向に概略沿って配置される行配線の複数と列配線の複数
とからなるマトリクス配線を用いて、複数の行配線のう
ちの一部の行配線であって、かつ同時に選択された複数
の行配線に接続されている前記電子放出素子の少なくと
も一部となるべき複数の導電部材に電圧を印加する工程
を有しており、 前記電圧を印加する工程では、 前記複数
の導電部材の第１の部分に、前記選択された複数の行配
線を介して電位を印加するとともに、前記複数の導電部
材の第２の部分に前記複数の列配線のそれぞれを介して
電位を印加して、前記選択された複数の行配線のそれぞ
れと前記複数の列配線のそれぞれを介して印加される電
位差による電圧を前記複数の導電部材のそれぞれに印加
するものであり、前記選択された複数の行配線に接続さ
れる前記複数の導電部材のそれぞれの前記第１の部分に
おける電位の違いによる、前記選択された複数の行配線
に接続される前記複数の導電部材のそれぞれに印加され
る前記電圧の差を緩和するように、前記選択された複数
の行配線のそれぞれに流れる電流の平均値に基づいて決
定される電位を前記複数の導電部材のそれぞれの前記第
２の部分に印加することを特徴とする電子源の製造方法
である。
【００１５】
【発明の実施の形態】以下ではより具体的な課題を説明
する。
【００１６】発明者らは、上記従来技術に記載したもの
をはじめとして、さまざまな材料、製法、構造の表面伝
導型放出素子を試みてきた。さらに、多数の表面伝導型
放出素子を配列したマルチ電子源、ならびにこのマルチ
電子源を応用した画像表示装置について研究を行ってき
た。
【００１７】発明者らは、例えば図３７に示す電気的な
配線方法によるマルチ電子源を試みてきた。すなわち、
表面伝導型放出素子を２次元的に多数個配列し、これら
の素子を図示のようにマトリクス状に配線したマルチ電
子源である。
【００１８】図中、４００１は表面伝導型放出素子を模
式的に示したもの、４００２は行方向配線、４００３は
列方向配線である。行方向配線４００２および列方向配
線４００３は、実際には有限の電気抵抗を有するもので
あるが、図においては配線抵抗４００４および４００５
として示されている。上述のような配線方法を、単純マ
トリクス配線と呼ぶ。
【００１９】なお、図示の便宜上、６×６のマトリクス
で示しているが、マトリクスの規模はむろんこれに限っ
たわけではなく、例えば画像表示装置用のマルチ電子源
の場合には、所望の画像表示を行うのに足りるだけの素
子を配列し配線するものである。
【００２０】表面伝導型放出素子を単純マトリクス配線
したマルチ電子源においては、所望の電子ビームを出力
させるため、行方向配線４００２および列方向配線４０
０３に適宜の電気信号を印加する。例えば、マトリクス
の中の任意の１行の表面伝導型放出素子を駆動するに
は、選択する行の行方向配線４００２には選択電位Ｖs
を印加し、同時に非選択の行の行方向配線４００２には
非選択電位Ｖnsを印加する。これと同期して列方向配線
４００３に電子ビームを出力するための駆動電位Ｖeを
印加する。この方法によれば、配線抵抗４００４および
４００５による電位降下を無視すれば、選択する行の表
面伝導型放出素子には、(Ｖe−Ｖs)の電圧が印加され、
また非選択行の表面伝導型放出素子には(Ｖe−Ｖns)の
電圧が印加される。Ｖe，Ｖs，Ｖnsを適宜の大きさの電
位にすれば選択する行の表面伝導型放出素子だけから所
望の強度の電子ビームが出力されるはずであり、また列
方向配線の各々に異なる駆動電位Ｖeを印加すれば、選
択する行の素子の各々から異なる強度の電子ビームが出
力されるはずである。また、表面伝導型放出素子の応答
速度は高速であるため、駆動電位Ｖeを印加する時間の
長さを変えれば、電子ビームが出力される時間の長さも
変えることができるはずである。
【００２１】従って、表面伝導型放出素子を単純マトリ
クス配線したマルチ電子源にはいろいろな用途が考えら
れており、例えば画像情報に応じた電圧信号を適宜印加
すれば、画像表示装置用の電子源として応用できるもの
と期待される。
【００２２】一方、発明者らは表面伝導型放出素子の特
性を改善するための研究を鋭意行った結果、製造工程に
おいて通電活性化処理を行うことが効果的であることを
見いだした。
【００２３】すでに述べたように、表面伝導型放出素子
の電子放出部を形成する際には、導電性薄膜に電流を流
して該薄膜を局所的に破壊もしくは変形もしくは変質さ
せて亀裂を形成する処理（通電フォーミング処理）を行
う。この後さらに通電活性化処理を行うことにより電子
放出特性を大幅に改善することが可能である。
【００２４】すなわち、通電活性化処理とは通電フォー
ミング処理により形成された電子放出部に適宜の条件で
通電を行って、その近郷に炭素もしくは炭素化合物とい
った堆積物を堆積せしめる処理のことである。例えば、
適宜の分圧の有機物が存在し、全圧が１０の-４乗乃至
１０の-５乗［torr］の真空雰囲気中において、電圧パ
ルスを定期的に印加することにより、電子放出部の近傍
に単結晶グラファイト、多結晶グラファイト、非晶質カ
ーボン、のいずれかか、もしくはその混合物を５００
［オングストローム］以下の膜厚で堆積させる。ただ
し、この条件はほんの一例であって、表面伝導型放出素
子の材質や形状により適宜変更されるべきであるのは言
うまでもない。
【００２５】この様な処理を行うことにより、通電フォ
ーミング直後と比較して、同じ印加電圧における放出電
流を典型的には１００倍以上増加させることが可能であ
る。（なお、通電活性化終了後には、真空雰囲気中の有
機物の分圧を低減させるのが望ましい。）したがって、
上述の多数の表面伝導型放出素子を単純マトリクス配線
したマルチ電子源を製造する際においても、各素子に通
電活性化処理を行うことが望ましい。
【００２６】このように、製造工程において通電による
フォーミングにより高抵抗化処理及び通電活性化処理を
行う表面伝導型放出素子を画像形成装置に応用する場合
には、以下のような問題があった。製造工程における通
電活性化処理の問題点について以下に説明する。
【００２７】表面伝導型放出素子を応用した各種画像形
成パネルに於いては、当然のことながら高品位・高精細
な画像が望まれる。これを実現するには、例えば単純マ
トリクス配線された多数の表面伝導型電子放出素子を用
いる。このため、行及び列の数が数百〜数千にも達する
非常に多くの素子配列が必要となり、かつ各表面伝導型
放出素子の素子特性が均一であることが望まれる。さら
に、実際に高品位・高精細な各種画像形成パネルを作製
するためには多数の表面伝導型放出素子を均一に作製す
る必要がある。
【００２８】例えば、多数の表面伝導型放出素子を通電
活性化処理により作製する方法として、本出願人は、行
列状にマトリクス配線された表面伝導型放出素子を複数
のグループに分割し、クループ単位に順次通電活性化用
の電圧を印加してゆく方法を行った。即ち、図３８に示
すようなＭ行Ｎ列の表面伝導型放出素子に対して、例え
ば１行を単位として１行ずつ順次活性化用電圧を印加し
た。図中ＥＹ1〜ＥＹn、ＥＸ1〜ＥＸnは配線である。
【００２９】図３９は、例えば２行目の表面伝導型放出
素子（図中、黒色で示す）に通電活性化用電圧を印加す
る場合を例示したもので、図示のようにＥＸ２配線には
通電活性化用の電位源を接続し、他の電極にはクランド
レベルすなわち０（Ｖ）を接続した。この方法によれ
ば、原理的には２行目の表面伝導型放出素子だけに通電
活性化用電圧が印加され、他の表面伝導型放出素子には
電圧が印加されたり電流が回り込むことはない。実際に
この方法で通電活性化を行ったところ、表面伝導型放出
素子の電子放出特性の均一性は改善された。
【００３０】しかしながら電子放出特性のばらつきを完
全になくすことは困難であり、特にマトリクスの片側に
そって電子放出特性の異なる素子が分布してしまうとい
う問題があった。具体的には活性化時に給電端から遠か
った側、即ち図３９においては図中右側の表面伝導型放
出素子の放出特性が劣っていた。このような素子を画像
形成装置の電子源に用いた場合には画像の片側の輝度あ
るいは濃度が不足してしまった。
【００３１】発明者等はこの問題点の発生原因について
鋭意研究し、その発生原因を以下のように究明した。
【００３２】上述した図３９に示す方法では、原理的に
は１行の表面伝導型放出素子だけに活性化電圧を印加す
ることができるが、配線ＥＹ1〜ＥＹn、ＥＸ1〜ＥＸnの
電気抵抗は実際には０でないため、電流が流れると電位
降下が発生する。そこで図３９において活性化電圧を印
加していき２行目の表面伝導型素子群に着目し、その配
線抵抗を含めたモデルを図４０（ａ）に示す。
【００３３】図４０（ａ）において、Ｆ1〜ＦNは表面伝
導型放出素子、ｒ1〜ｒNは行配線ＥＸ2における素子間
の配線抵抗、ｒyは各配線ＥＹ1〜ＥＹNの給電端から表
面伝導型放出素子までの配線抵抗である。一般に行配線
ＥＸ2は一定の線幅、厚さ、材料で形成されるように設
計されるため、製造上のばらつきを除けばｒ1〜ｒNは等
しいと考えてよい。また各配線ＥＹ1〜ＥＹNは一般にど
れも等しく設計されるため各配線のｒyは等しいと考え
てよい。
【００３４】図４０（ａ）に示すモデルを流れる電流の
説明を図４０（ｂ）により行う。図４０（ｂ）におい
て、活性化用電位源から供給される電流をＩ、各表面伝
導型放出素子Ｆ1〜ＦNに流れる電流をそれぞれｉ1〜ｉN
とすると、電流Ｉは素子Ｆkを流れる素子電流ｉkの和、
すなわち、 Ｉ＝Σ｛k＝１〜Ｎ｝ｉk なる関係がある。
【００３５】また、行方向の各部の配線抵抗ｒ1〜ｒＮ
に流れる電流をそれぞれｉr1〜ｉrNとした時、 ｉrp＝Ｉ−Σ｛ｋ＝０〜ｐ−１｝ｉk（但しｉ０＝０、
ｐは１〜Ｎの整 数）なる関係がある。
【００３６】即ち、ｒ1を流れる電流ｉr1は全表面伝導
型放出素子に流れる電流の和に等しく、ｒ2を流れる電
流ｉr2は全表面伝導型放出素子に流れる電流の和から表
面伝導型放出素子Ｆ1に流れる電流ｉ1を差し引いたもの
と等しい。また、ｒNを流れる電流ｉrNは表面伝導型放
出素子ＦNに流れる電流ｉNと一致する。従って、行方向
配線に関しては電源に近い側程、大きな電流が流れるこ
とがわかる。
【００３７】また、通電活性化処理を行う場合、通電開
始から時間の経過時間の経過に従って素子電流、電子放
出電流の変化が観測されるが、これを図４１により説明
する。図４１は、マトリクス配線された表面伝導型放出
素子群の一つの素子に通電活性化処理を行う際の活性化
特性を図にしたものである。図に示すように通電活性化
処理を行うと表面伝導型放出素子を流れる素子電流（図
中Ｉf）、電子放出電流（図中Ｉe）が通電に従って増加
し、やがて飽和する。即ち通電活性化処理の進行ととも
に表面伝導型放出素子を流れる電流は増加し、通電活性
化処理の終了時に最も大きな電流が表面伝導型放出素子
を流れることになる。
【００３８】従って、図４０，図４１から、１行を単位
として１行ずつ順次活性化用電圧を印加した場合、通電
活性化の進行に従い、配線抵抗ｒ1〜ｒNで各素子を流れ
る素子電流Ｉfに応じて電位降下が発生し、特に通電活
性化処理の終了時に最も大きな電位降下が発生すること
が分かる。この時同じ行上に並んだ表面伝導型放出素子
にかかる電圧分布は、図４２に示すようになる。図４２
において、横軸は各表面伝導型放出素子の番号を、縦軸
は各表面伝導型放出素子にかかる電圧を示す。なお、縦
軸のＥａｃは活性化用電位源の出力電位である。このよ
うに１行を単位として通電活性化処理を行うと活性化終
了時に各素子に印加される電圧に大きな分布が生じるこ
とになる。このため、マトリクスの片側にそって電子放
出特性の異なる素子が分布してしまう。特に活性化時に
給電端から遠かった素子は十分な活性化電圧が印加され
ないため、図４１に示す理想的な活性化が行われず、表
面伝導型放出素子の放出特性が劣っていた。これにより
マトリクス配線された素子を画像形成装置の電子源に用
いた場合には画像の片側の輝度あるいは濃度が不足して
しまう現象が発現してしまった。
【００３９】なおこれまで、単純マトリクス配線された
表面伝導型放出素子基板の片側からの通電活性化処理の
場合について説明を行ったが、両側からの電極取り出し
の場合にも同様の問題が生じる。図４３Ａに両側からの
電極取り出した場合の通電回路の結線図を、図４３Ｂに
その時の素子印加電圧分布を示す。図から明らかなよう
に、両側電極からの通電処理の場合は、片側からの通電
処理で説明したのと同じ理由で中央部の表面伝導型放出
素子の特性が悪くなる現象が発現した。
【００４０】以下に述べる実施の形態では、上述した課
題を解決するために、表面伝導型放出素子を単純マトリ
クス配線した電子源が均一な電子放出特性を得られるよ
うな製造方法及び装置とそれによって製造された電子源
とを説明している。
【００４１】ここで、本願に関わる発明の一態様につい
て説明する。
【００４２】本願に関わる電子源の製造方法の発明の一
態様の一つは、電子放出素子の少なくとも一部となるべ
き複数の導電部材それぞれの第１の部分に該複数の導電
部材が共通に接続される配線を介して電位を印加すると
ともに、前記複数の導電部材それぞれの第２の部分に電
位を印加して、前記複数の導電部材それぞれに電圧を印
加する工程を有しており、前記複数の導電部材それぞれ
の前記第２の部分に印加される電位は、前記複数の導電
部材が共通に接続される配線における前記複数の導電部
材それぞれの前記第１の部分が接続される部分毎の電位
の違いによる前記複数の導電部材それぞれに印加される
電圧の差を緩和するように設定されることを特徴とす
る。
【００４３】ここで、導電部材の第１の部分の電位と第
２の部分の電位との電位差に相当する電圧が導電部材に
は印加される。例えば前記配線上の各部分で電位が異な
る場合、前記複数の導電部材それぞれの第２の部分の電
位を同じにすると、各導電部材の第１の部分と第２の部
分の間にかかる電圧が異なってしまう。そこで、上記発
明の一態様によると、第２の部分の電位を、該電圧の差
を緩和するように設定することにより、各導電部材の第
１の部分と第２の部分との間にかかる電圧を近づけるこ
とが出来る。
【００４４】ここで、第１の部分と第２の部分の間に実
質的に電圧を印加するためには、第１の部分と第２の部
分とにに印加される電位は異なっていればよい。いずれ
か一方の電位がグランドであってもよい。
【００４５】また、上記電圧の印加を受ける、前記電子
放出素子の少なくとも一部となるべき導電部材として
は、例えば表面伝導型放出素子のフォーミング工程を経
た導電部材を好適に用いうる。
【００４６】また、前記導電部材としては、導電膜を用
いることができる。また、前述の電圧を印加する工程を
受ける導電部材の形態としては、前記第１の部分と第２
の部分に高抵抗部、例えば第１の部分と第２の部分の間
に設けられた間隔（ギャップ）を有する形態が挙げられ
る。前述の電圧を印加する工程は、特には、前記間隔部
もしくはその近傍に堆積物を堆積させる工程に適用する
ことが出来る。上記電圧を印加する工程は、後述する実
施の形態の如く、導電部材に流れる電流が大きくなって
くる、もしくは導電部材が接続される配線に流れる電流
が大きくなってくる工程である場合に好適である。
【００４７】また、この電子源がマトリックスを構成す
る複数の行配線と複数の列配線を有している場合は、一
つの行配線にそれぞれの第１の部分が接続される複数の
前記導電部材に対して、該行配線に与えられる電位と、
各導電部材の第２の部分が接続される各列配線に与えら
れる電位とによって、前述の電圧印加工程を行えばよ
い。
【００４８】また、前記第１の部分に印加される電位の
変化に応じて前記第２の部分に印加される電位を変化さ
せる様にしてもよい。特に前記導電部材の第１の部分と
第２の部分の間での抵抗値が、電圧印加にしたがって変
化する場合は、前記配線における電位降下の程度も変化
し、それに伴い、第１の部分の電位が変化するので、そ
れに応じて第２の部分に印加する電位を制御することが
望ましい。
【００４９】ここで、前記第１の部分に印加される電位
は必ずしも実測される必要はない。例えば、導電部材に
流れる電流を測定することによって、推定することがで
きる。該測定した電流にしたがって、第２の電位が自動
的に設定される回路を用いてもよい。
【００５０】また、前記第１の部分に印加される電位、
もしくは前記第２の部分に印加される電位、もしくは前
記第１の部分に印加される電位と前記第２の部分に印加
される電位の両方は、パルス状に印加されるとよい。
【００５１】また特に、前記複数の導電部材が共通に接
続される配線に印加する電位と、前記第２の部分それぞ
れに印加する電位とは、それぞれパルス状に印加される
物であり、前記複数の導電部材が共通に接続される配線
に印加されるパルス状の電位は、前記第２の部分それぞ
れに印加されるパルス状の電位よりも遅れて印加される
ようにすると好適である。
【００５２】また、前記導電性部材は、マトリックスを
構成する複数の行配線の一つと複数の列配線の一つに接
続される物であり、前記電圧を印加する工程は、前記複
数の行配線のうちの選択された行配線に印加する電位に
より前記第１の部分に印加される電位と、前記複数の列
配線に印加する電位により前記第２の部分に印加される
電位とによって、前記選択された行配線に接続される前
記導電部材に電圧を印加する工程であるとよい。
【００５３】特に、前記電圧を印加する工程において、
前記複数の行配線のうちの選択されていない行配線であ
る非選択行配線には、前記列配線に印加される電位との
電位差により前記非選択行配線に流れる電流を抑制する
電位を与えるとよい。
【００５４】また、前記非選択行配線に印加される電
位、もしくは前記列配線に印加される電位、もしくは前
記非選択行配線に印加される電位と前記列配線に印加さ
れる電位の両方は、前記非選択行配線の電位が、前記複
数の列配線に印加される電位の最大値と最小値の間の電
位となるように設定するとよい。例えば、最大値と最小
値の中間値程度が好ましい。
【００５５】また、前記非選択行配線に印加される電
位、もしくは前記列配線に印加される電位、もしくは前
記非選択行配線に印加される電位と前記列配線に印加さ
れる電位の両方は、前記複数の列配線に印加される電位
の最大値と最小値の間にグランド電位が存在するように
設定されるとよい。
【００５６】また、前記選択される行配線を順次切替え
て、前記電圧を印加する工程を行うとよく、特には、あ
る行配線を選択して、該選択された行配線に接続される
前記導電部材に、前記電圧を時間間隔を空けて印加する
ことによって、前記電圧を印加する工程を行い、前記時
間間隔の間に、他の行配線を選択して、該他の行配線に
接続される前記導電部材に、前記電圧を印加する工程を
行うようにすると好適である。
【００５７】また本願は、画像形成装置の製造方法とし
て、電子源と、該電子源から照射される電子によって画
像を形成する画像形成部材とを有する画像形成装置の製
造方法であって、前述の電子源の製造方法によって電子
源を製造する工程と、該電子源と前記画像形成部材とを
組み合わせる工程とを有することを特徴とする発明の一
態様を含んでいる。
【００５８】また本願は、電子源の製造装置の発明の一
態様として、電子放出素子の少なくとも一部となるべき
複数の導電部材それぞれの第１の部分に該複数の導電部
材が共通に接続される配線を介して電位を印加する第１
の回路と、前記複数の導電部材それぞれの第２の部分に
電位を印加する第２の回路とを有しており、前記第２の
回路は、前記複数の導電部材それぞれの前記第２の部分
に印加される電位を、前記複数の導電部材が共通に接続
される配線における前記複数の導電部材それぞれの前記
第１の部分が接続される部分毎の電位の違いによる前記
複数の導電部材それぞれに印加される電圧の差を緩和す
るように設定するものであることを特徴とする電子源の
製造装置の発明の一態様を含んでいる。
【００５９】ここで、前記導電部材に流れる電流をモニ
タする電流モニタ回路を有すると好適である。
【００６０】ここで、前記第２の回路は、前記導電部材
に流れる電流に基づいて、前記電位を設定するものであ
るとよい。
【００６１】また、前記第２の回路は、前記第２の部分
に電位を印加している時間に応じて、前記第２の部分に
印加する電位を制御するものであるとよい。
【００６２】また、前記第２の回路は、前記第２の部分
に印加する電位を設定するために参照する記憶手段を有
するものであってもよい。
【００６３】ここで、前記第２の回路は、前記複数の導
電部材が共通に接続される配線における前記複数の導電
部材それぞれの前記第１の部分が接続される部分毎の電
位の違いと同等の電位の違いを生じることができる回路
を含む構成を取り得る。そのような構成は、例えば、前
記配線と略等しい抵抗を有する等価配線抵抗アレイの各
点から、各導電部材に流れる電流をシンクもしくは供給
することによって実現することができる。各導電部材に
流れる電流としては、前記配線に流れる電流をモニタ
し、該配線に接続されるどうで部材の数で該モニタされ
る電流を割って求めたり、前記第２の部分が接続される
各配線に流れる電流をモニタして求めたり、予め測定し
ておいたデータに従って求めたりすることができる。こ
の構成によって求められた電位分布とオフセット電位と
を重ね合わせて前記第２の部分それぞれに印加する電位
とすることができる。
【００６４】また、前記第１の回路は、前記配線の両側
から電位を印加するものであると、電位降下の程度を抑
制することができる。
【００６５】また、本願は、電子源の製造方法として以
下の発明の一態様を含む。以下の発明の一態様は、以上
述べた発明の一態様と組み合わせて用いることができ
る。
【００６６】複数の電子放出素子を有する電子源の製造
方法であって、互いに交叉する方向に概略沿って配置さ
れる行配線の複数と列配線の複数とからなるマトリック
ス配線を用いて、前記複数の行配線のうちの一部かつ複
数の同時に選択された行配線に接続されている前記電子
放出素子の少なくとも一部となるべき複数の導電部材に
電圧を印加する工程、を有しており、該電圧を印加する
工程は、前記複数の導電部材の第１の部分に、前記選択
された行配線を介して電位を印加するとともに、前記複
数の導電部材の第２の部分に前記複数の列配線を介して
電位を印加して、行配線と列配線を介して印加される電
位差による電圧を印加するものであり、前記複数の導電
部材それぞれの前記第２の部分に印加される電位は、前
記行配線における前記複数の導電部材それぞれの前記第
１の部分が接続される部分毎の電位の違いによる前記複
数の導電部材それぞれに印加される電圧の差を緩和する
ように設定されることを特徴とする電子源の製造方法。
【００６７】ここで、前記電圧を印加する工程は、前記
複数の行配線全てが少なくとも一回は前記選択された行
配線となる状態を経験するまで複数回行うとよい。
【００６８】また、前記電圧を印加する工程において前
記同時に選択される行配線を決定する工程を有するとよ
い。
【００６９】また、前記決定する工程においては、選択
された時に流れる電流が所定値になる行配線は、選択対
象から除外される様にするとよい。
【００７０】また、前記同時に選択される行配線は、互
いに隣接しない行配線であるとよい。
【００７１】また、前記同時に選択される行配線は、選
択された時に流れる電流値が略等しい行配線であるとよ
い。
【００７２】また、前記同時に選択される行配線は、選
択された時に前記列配線から印加する補償電位が略等し
い行配線であるとよい。
【００７３】また、前記同時に選択される行配線の数を
変更して、前記電圧を印加する工程を複数回行うように
してもよい。
【００７４】また、前記同時に選択される行配線の数
は、前記電圧を印加する工程において電子源に投入され
る電力に基づいて決定されるようにしてもよい。
【００７５】また、前記同時に選択される行配線は、同
時に選択された複数の行配線のそれぞれと共通の列配線
とに接続される複数の前記導電部材それぞれの前記第２
の部分に印加される電位の差が所定値以内になるように
決定されるようにしてもよい。
【００７６】また、前記電圧を印加する工程において前
記列配線に印加される電位は、同時に選択された複数の
行配線のそれぞれと共通の列配線とに接続される複数の
前記導電部材それぞれの前記第２の部分に印加される電
位の差が所定値以内になるように決定されるようにして
もよい。
【００７７】また、前記列配線を介して印加される電位
は、前記選択される行配線に流れる電流値に基づいて決
定されるようにしてもよい。
【００７８】また、前記列配線を介して印加される電位
は、前記同時に選択される行配線それぞれに流れる電流
の平均値に基づいて決定されるようにしてもよい。
【００７９】また、前記同時に選択される行配線それぞ
れに流れる電流値を、前記平均値を求めるのに使用する
か否かを判別する工程を有するようにしてもよい。
【００８０】また、前記同時に選択される行配線それぞ
れに流れる電流値のうちの最大値と所定の値との差に基
づいて前記判別を行うようにしたり、前記同時に選択さ
れる行配線それぞれに流れる電流値のうちの最小値と所
定の値との差に基づいて前記判別を行うようにしてもよ
い。
【００８１】また、前記電圧を印加する工程において、
前記導電部材に印加される前記電圧は、所定値以上の電
圧になるように制御されているとよい。
【００８２】また、前記電圧を印加する工程において、
前記導電部材に印加される前記電圧が、所定値以上の電
圧になるように、前記列配線を介して印加される電位が
制御されているとよい。
【００８３】また、前記複数の行配線のうち、前記選択
の対象としない行配線を判別する工程を有するようにし
てもよい。
【００８４】また、前記選択の対象としない行配線は、
異常が発生した行配線であったりする。
【００８５】また、前記選択の対象としない行配線は、
流れる電流値が所定の範囲から外れる行配線であったり
する。
【００８６】また、前記選択の対象としない行配線は、
流れる電流値の変化率が所定の範囲から外れる行配線で
あったりする。
【００８７】また、前記選択の対象から外された行配線
に接続される前記電子放出素子の少なくとも一部となる
べき導電部材へ電圧を印加する更なる電圧印加工程を有
するとよい。
【００８８】また、前記更なる電圧印加工程において
は、前記選択の対象からはずされた行配線を選択して所
定の電位を印加し、該所定の電位が印加される行配線に
接続される前記導電部材の前記第２の部分に、前記複数
の列配線を介して前記所定の電位が与えられる行配線に
より前記第１の部分に与えられる電位と異なる電位を印
加することによって、電圧を印加するとよい。
【００８９】また、前記更なる電圧印加工程において
は、前記選択の対象から外された行配線を選択して所定
の電位を印加し、該所定の電位が印加される行配線に接
続される前記導電部材の前記第２の部分に、前記複数の
列配線を介して前記所定の電位が与えられる行配線によ
り前記第１の部分に与えられる電位と異なる電位を印加
することによって、電圧を印加するものであり、前記複
数の導電部材それぞれの前記第２の部分に印加される電
位は、前記行配線における前記複数の導電部材それぞれ
の前記第１の部分が接続される部分毎の電位の違いによ
る前記複数の導電部材それぞれに印加される電圧の差を
緩和するように設定されるとよい。
【００９０】また、前記電圧を印加する工程において前
記同時に選択する行配線を決定する工程を有しており、
該決定する工程は、前記複数の行配線それぞれの配線抵
抗を測定して、該抵抗値に基づいて前記同時に選択する
行配線を決定するものであるとよい。
【００９１】また、前記導電部材を配置する工程を有し
ており、前記決定する工程は、前記導電部材を配置する
前に行うようにしてもよい。
【００９２】また、前記導電部材に電子放出部となるギ
ャップ部を形成する工程を有しており、前記決定する工
程は、前記ギャップ部を形成する前に行うようにしても
よく、また、前記決定する工程は、前記導電部材を形成
した後、前記ギャップ部を形成する前に行うようにして
もよい。
【００９３】また、前記電圧を印加する工程において前
記同時に選択する行配線を決定する工程を有しており、
該決定する工程は、前記電子源の構造に基づいて前記同
時に選択する行配線を決定するとよい。
【００９４】また、前記電圧を印加する工程において前
記同時に選択する行配線を決定する工程を有しており、
該決定する工程は、前記複数の行配線それぞれに接続さ
れる引き出し配線での電位降下に基づいて前記同時に選
択する行配線を決定するものであると良く、特には、電
位降下の状態の近い行配線を同時に速択するようにする
とよい。
【００９５】また、前記電圧を印加する工程において前
記同時に選択する行配線を決定する工程を有しており、
該決定する工程は、前記各導電部材の位置における雰囲
気に基づいて前記同時に選択する行配線を決定するとよ
く、特には接続される導電部材の位置における雰囲気の
分布が近い行配線が同時に選択されるようにするとよ
い。
【００９６】また、前記決定する工程は、前記各導電部
材の位置における雰囲気圧力に基づいて前記同時に選択
する行配線を決定するとよく、特には、接続される導電
部材の位置における雰囲気分圧が近い行配線が同時に選
択されるようにするとよい。既に述べたように、この発
明の一態様は、電子放出部への堆積物の堆積工程に好適
に用いることが出来、該堆積物の材料となる物質の分圧
に基づいて決定すると好適である。
【００９７】また本願は、電子源の製造装置として以下
の発明の一態様を含んでいる。
【００９８】複数の電子放出素子を有する電子源の製造
装置であって、互いに交叉する方向に概略沿って配置さ
れる行配線の複数と列配線の複数とからなるマトリック
ス配線を用いて、前記複数の行配線のうちの一部かつ複
数の同時に選択された行配線に接続されている前記電子
放出素子の少なくとも一部となるべき複数の導電部材に
電圧を印加する装置を有しており、該電圧を印加する装
置は、前記複数の導電部材の第１の部分に、前記選択さ
れた行配線を介して電位を印加する手段；前記複数の導
電部材の第２の部分に前記複数の列配線を介して電位を
印加する手段；ここで、前記複数の導電部材それぞれの
前記第２の部分に印加される電位は、前記行配線におけ
る前記複数の導電部材それぞれの前記第１の部分が接続
される部分毎の電位の違いによる前記複数の導電部材そ
れぞれに印加される電圧の差を緩和するように設定され
ることを特徴とする電子源の製造装置。
【００９９】以下ではより具体的な例を挙げて説明す
る。
【０１００】［参考例１］ 図１により本発明の参考例１である表面伝導型放出素子
の通電活性化装置について説明する。その前に、まず本
発明の実施の形態が適用される表示パネルの構成と製造
法について、具体的な例を示して説明する。
【０１０１】（表示パネルの構成と製造法） 図２２は、図１に示した本実施の形態に用いる表示パネ
ル１０１の斜視図であり、内部構造を示すためにパネル
の１部を切り欠いて示している。
【０１０２】図中、１００５はリアプレート、１００６
は側壁、１００７はフェースプレートであり、１００５
〜１００７により表示パネルの内部を真空に維持するた
めの気密容器を形成している。気密容器を組み立てるに
あたっては、各部材の接合部に十分な強度と気密性を保
持させるため封着する必要があるが、例えばフリットガ
ラスを接合部に塗布し、大気中あるいは窒素雰囲気中
で、４００〜５００℃で１０分以上焼成することにより
封着を達成した。気密容器内部を真空に排気する方法に
ついては後述する。
【０１０３】リアプレート１００５には、基板１００１
が固定されているが、該基板上には冷陰極素子１００２
がｎ×ｍ個形成されている（ｎ，ｍは２以上の正の整数
であり、目的とする表示画素数に応じて適宜設定され
る。例えば、高品位テレビジョンの表示を目的とした表
示装置においては、ｎ＝３０００，ｍ＝１０００以上の
数を設定することが望ましい。本実施の形態において
は、ｎ＝３０７２，ｍ＝１０２４とした）。これらｎ×
ｍ個の冷陰極素子は、ｍ本の行方向配線１００３とｎ本
の列方向配線１００４により単純マトリクス配線されて
いる。前記１００１〜１００４によって構成される部分
をマルチ電子源と呼ぶ。なお、マルチ電子源の製造方法
や構造については、後で詳しく述べる。
【０１０４】本実施の形態においては、気密容器のリア
プレート１００５にマルチ電子源の基板１００１を固定
する構成としたが、マルチ電子源の基板１００１が十分
な強度を有するものである場合には、気密容器のリアプ
レートとしてマルチ電子源の基板１００１自体を用いて
もよい。
【０１０５】また、フェースプレート１００７の下面に
は、蛍光膜１００８が形成されている。本実施の形態は
カラー表示装置であるため、蛍光膜１００８の部分には
ＣＲＴの分野で用いられる赤、緑、青、の３原色の蛍光
体が塗り分けられている。各色の蛍光体は、例えば図２
３（ａ）に示すようにストライプ状に塗り分けられ、蛍
光体のストライプの間には黒色の導電体１０１０が設け
てある。黒色の導電体１０１０を設ける目的は、電子ビ
ームの照射位置に多少のずれがあっても表示色にずれが
生じないようにするためや、外光の反射を防止して表示
コントラストの低下を防ぐため、電子ビームによる蛍光
膜のチャージアップを防止するためなどである。黒色の
導電体１０１０には、黒鉛を主成分として用いたが、上
記の目的に適するものであればこれ以外の材料を用いて
も良い。
【０１０６】また、３原色の蛍光体の塗り分け方は前記
図２３（ａ）に示したストライプ状の配列に限られるも
のではなく、例えば図２３（ｂ）に示すようなデルタ状
配列や、それ以外の配列であってもよい。
【０１０７】尚、モノクロームの表示パネルを作成する
場合には、単色の蛍光体材料を蛍光膜１００８に用いれ
ばよく、また黒色導電材料は必ずしも用いなくともよ
い。
【０１０８】また、蛍光膜１００８のリアプレート側の
面には、ＣＲＴの分野では公知のメタルバック１００９
を設けてある。メタルバック１００９を設けた目的は、
蛍光膜１００８が発する光の一部を鏡面反射して光利用
率を向上させるためや、負イオンの衝突から蛍光膜１０
０８を保護する事や、電子ビーム加速電圧を印加するた
めの電極として作用させるためや、蛍光膜１００８を励
起した電子の導電路として作用させるためなどである。
メタルバック１００９は、蛍光膜１００８をフェースプ
レート基板１００７上に形成した後、蛍光膜表面を平滑
化処理し、その上にＡｌを真空蒸着する方法により形成
した。なお、蛍光膜１００８に低電圧用の蛍光体材料を
用いた場合には、メタルバック１００９は用いない。
【０１０９】また、本実施の形態では用いなかったが、
加速電圧の印加用や蛍光膜の導電性向上を目的として、
フェースプレート基板１００７と蛍光膜１００８との間
に、例えばＩＴＯを材料とする透明電極を設けてもよ
い。
【０１１０】また、Ｄx1〜ＤxmおよびＤy1〜Ｄynおよび
Ｈｖは、当該表示パネルと不図示の電気回路とを電気的
に接続するために設けた気密構造の電気接続用端子であ
る。Ｄx1〜Ｄxmはマルチ電子源の行方向配線１００３
と、Ｄy1〜Ｄynはマルチ電子源の列方向配線１００４
と、Ｈｖはフェースプレートのメタルバック１００９と
電気的に接続している。
【０１１１】また、気密容器内部を真空に排気するに
は、気密容器を組み立てた後、不図示の排気管と真空ポ
ンプとを接続し、気密容器内を１０の-7乗［torr］程度
の真空度まで排気する。その後、排気管を封止するが、
気密容器内の真空度を維持するために、封止の直前ある
いは封止後に気密容器内の所定の位置にゲッター膜（不
図示）を形成する。ゲッター膜とは、例えばＢａを主成
分とするゲッター材料をヒータもしくは高周波加熱によ
り加熱し蒸着して形成した膜であり、該ゲッター膜の吸
着作用により気密容器内は１×１０の-5乗乃至１×１０
の-7乗［torr］の真空度に維持される。
【０１１２】以上、本実施の形態の表示パネルの基本構
成と製法を説明した。
【０１１３】次に、前記実施の形態の表示パネルに用い
たマルチ電子源の製造方法について説明する。本発明の
画像表示装置に用いるマルチ電子源は、冷陰極素子を単
純マトリクス配線した電子源であれば、冷陰極素子の材
料や形状あるいは製法に制限はない。したがって、例え
ば表面伝導型放出素子やＦＥ型、あるいはＭＩＭ型など
の冷陰極素子を用いることができる。
【０１１４】ただし、表示画面が大きくてしかも安価な
表示装置が求められる状況のもとでは、これらの冷陰極
素子の中でも、表面伝導型放出素子が特に好ましい。す
なわち、ＦＥ型ではエミッタコーンとゲート電極の相対
位置や形状が電子放出特性を大きく左右するため、極め
て高精度の製造技術を必要とするが、これは大面積化や
製造コストの低減を達成するには不利な要因となる。ま
た、ＭＩＭ型では、絶縁層と上電極の膜厚を薄くてしか
も均一にする必要があるが、これも大面積化や製造コス
トの低減を達成するには不利な要因となる。その点、表
面伝導型放出素子は、比較的製造方法が単純なため、大
面積化や製造コストの低減が容易である。また、発明者
らは、表面伝導型放出素子の中でも、電子放出部もしく
はその周辺部を微粒子膜から形成したものがとりわけ電
子放出特性に優れ、しかも製造が容易に行えることを見
いだしている。したがって、高輝度で大画面の画像表示
装置のマルチ電子源に用いるには、最も好適であると言
える。そこで、上記実施の形態の表示パネルにおいて
は、電子放出部もしくはその周辺部を微粒子膜から形成
した表面伝導型放出素子を用いた。そこで、まず好適な
表面伝導型放出素子について基本的な構成と製法および
特性を説明し、その後で多数の素子を単純マトリクス配
線したマルチ電子源の構造について述べる。
【０１１５】（表面伝導型放出素子の好適な素子構成と
製法） 電子放出部もしくはその周辺部を微粒子膜から形成する
表面伝導型放出素子の代表的な構成には、平面型と垂直
型の２種類があげられる。
【０１１６】（平面型の表面伝導型放出素子） まず最初に、平面型の表面伝導型放出素子の素子構成と
製法について説明する。図２４（ａ），（ｂ）は、平面
型の表面伝導型放出素子の構成を説明するためのそれぞ
れ平面図及び断面図である。図中、１１０１は基板、１
１０２と１１０３は素子電極、１１０４は導電性薄膜、
１１０５は通電フォーミング処理により形成した電子放
出部、１１１３は通電活性化処理により形成した薄膜で
ある。
【０１１７】基板１１０１としては、例えば、石英ガラ
スや青板ガラスをはじめとする各種ガラス基板や、アル
ミナをはじめとする各種セラミクス基板、あるいは上述
の各種基板上に例えばＳｉＯ2を材料とする絶縁層を積
層した基板、などを用いることができる。
【０１１８】また、基板１１０１上に基板面と平行に対
向して設けられた素子電極１１０２と１１０３は、導電
性を有する材料によって形成されている。例えば、Ｎ
ｉ，Ｃｒ，Ａｕ，Ｍｏ，Ｗ，Ｐｔ，Ｔｉ，Ｃｕ，Ｐｄ，
Ａｇ等をはじめとする金属、或はこれらの金属の合金、
或はＩｎ2Ｏ3−ＳｎＯ2をはじめとする金属酸化物、ポ
リシリコンなどの半導体、などの中から適宜材料を選択
して用いればよい。電極を形成するには、例えば真空蒸
着などの製膜技術とフォトリソグラフィー、エッチング
などのパターニング技術を組み合わせて用いれば容易に
形成できるが、それ以外の方法（例えば印刷技術）を用
いて形成しても差し支えない。
【０１１９】素子電極１１０２と１１０３の形状は、当
該電子放出素子の応用目的に合わせて適宜設計される。
一般的には、電極間隔Ｌは通常は数百オングストローム
から数百マイクロメータの範囲から適当な数値を選んで
設計されるが、なかでも表示装置に応用するために好ま
しいのは数マイクロメータより数十マイクロメータの範
囲である。また、素子電極の厚さｄについては、通常は
数百オングストロームから数マイクロメータの範囲から
適当な数値が選ばれる。
【０１２０】また、導電性薄膜１１０４の部分には、微
粒子膜を用いる。ここで述べた微粒子膜とは、構成要素
として多数の微粒子を含んだ膜（島状の集合体も含む）
のことをさす。微粒子膜を微視的に調べれば、通常は、
個々の微粒子が離間して配置された構造か、あるいは微
粒子が互いに隣接した構造か、あるいは微粒子が互いに
重なり合った構造が観測される。
【０１２１】微粒子膜に用いた微粒子の粒径は、数オン
グストロームから数千オングストロームの範囲に含まれ
るものであるが、中でも好ましいのは１０オングストロ
ームから２００オングストロームの範囲のものである。
また、微粒子膜の膜厚は、以下に述べるような諸条件を
考慮して適宜設定される。即ち、素子電極１１０２ある
いは１１０３と電気的に良好に接続するのに必要な条
件、後述する通電フォーミングを良好に行うのに必要な
条件、微粒子膜自身の電気抵抗を後述する適宜の値にす
るために必要な条件、などである。具体的には、数オン
グストロームから数千オングストロームの範囲のなかで
設定するが、なかでも好ましいのは１０オングストロー
ムから５００オングストロームの間である。
【０１２２】また、微粒子膜を形成するのに用いられう
る材料としては、例えば、Ｐｄ，Ｐｔ，Ｒｕ，Ａｇ，Ａ
ｕ，Ｔｉ，Ｉｎ，Ｃｕ，Ｃｒ，Ｆｅ，Ｚｎ，Ｓｎ，Ｔ
ａ，Ｗ，Ｐｂ，などをはじめとする金属や、ＰｄＯ，Ｓ
ｎＯ2，Ｉｎ2Ｏ3，ＰｂＯ，Ｓｂ2Ｏ3，などをはじめと
する酸化物や、ＨｆＢ2，ＺｒＢ2，ＬａＢ6，ＣｅＢ6，
ＹＢ4，ＧｄＢ4，などをはじめとする硼化物や、Ｔｉ
Ｃ，ＺｒＣ，ＨｆＣ，ＴａＣ，ＳｉＣ，ＷＣ，などをは
じめとする炭化物や、ＴｉＮ，ＺｒＮ，ＨｆＮ，などを
はじめとする窒化物や、Ｓｉ，Ｇｅ，などをはじめとす
る半導体や、カーボンなどがあげられ、これらの中から
適宜選択される。
【０１２３】以上述べたように、導電性薄膜１１０４を
微粒子膜で形成したが、そのシート抵抗値については、
１０の3乗から１０の7乗［Ω／□］の範囲に含まれるよ
う設定した。
【０１２４】なお、導電性薄膜１１０４と素子電極１１
０２および１１０３とは、電気的に良好に接続されるの
が望ましいため、互いの一部が重なり合うような構造を
とっている。その重なり方は、図２４（ａ），（ｂ）の
例においては、下から、基板、素子電極、導電性薄膜の
順序で積層したが、場合によっては下から基板、導電性
薄膜、素子電極、の順序で積層してもさしつかえない。
【０１２５】また、電子放出部１１０５は、導電性薄膜
１１０４の一部に形成された亀裂状の部分であり、電気
的には周囲の導電性薄膜よりも高抵抗な性質を有してい
る。亀裂は、導電性薄膜１１０４に対して、後述する通
電フォーミングの処理を行うことにより形成する。亀裂
内には、数オングストロームから数百オングストローム
の粒径の微粒子を配置する場合がある。なお、実際の電
子放出部の位置や形状を精密かつ正確に図示するのは困
難なため、図２４（ａ），（ｂ）においては模式的に示
した。また、薄膜１１１３は、炭素もしくは炭素化合物
よりなる薄膜で、電子放出部１１０５およびその近傍を
被覆している。薄膜１１１３は、通電フォーミング処理
後に、後述する通電活性化の処理を行うことにより形成
する。
【０１２６】薄膜１１１３は、単結晶グラファイト、多
結晶グラファイト、非晶質カーボン、のいずれかか、も
しくはその混合物であり、膜厚は５００［オングストロ
ーム］以下とするが、３００［オングストローム］以下
とするのが更に好ましい。
【０１２７】なお、実際の薄膜１１１３の位置や形状を
精密に図示するのは困難なため、図２４（ａ），（ｂ）
においては模式的に示した。また、平面図２４（ａ）に
おいては、薄膜１１１３の一部を除去した素子を図示し
た。
【０１２８】以上、好ましい素子の基本構成を述べた
が、実施の形態においては以下のような素子を用いた。
即ち、基板１１０１には青板ガラスを用い、素子電極１
１０２と１１０３にはＮｉ薄膜を用いた。素子電極の厚
さｄは１０００［オングストローム］、電極間隔Ｌは２
［マイクロメータ］とした。
【０１２９】微粒子膜の主要材料としてＰｄもしくはＰ
ｄＯを用い、微粒子膜の厚さは約１００［オングストロ
ーム］、幅Ｗは１００［マイクロメータ］とした。
【０１３０】次に、好適な平面型の表面伝導型放出素子
の製造方法について説明する。図２５（ａ）〜（ｄ）
は、表面伝導型放出素子の製造工程を説明するための断
面図で、各部材の表記は前記図２４（ｂ）と同一であ
る。
【０１３１】１）まず、図２５（ａ）に示すように、基
板１１０１上に素子電極１１０２および１１０３を形成
する。
【０１３２】これら素子電極を形成するにあたっては、
予め基板１１０１を洗剤、純水、有機溶剤を用いて十分
に洗浄後、素子電極の材料を堆積させる。（堆積する方
法としては、例えば、蒸着法やスパッタ法などの真空成
膜技術を用ればよい。）その後、堆積した電極材料を、
フォトリソグラフィー・エッチング技術を用いてパター
ニングし、（ａ）に示した一対の素子電極（１１０２と
１１０３）を形成する。
【０１３３】２）次に、図２５（ｂ）に示すように、導
電性薄膜１１０４を形成する。
【０１３４】この導電性薄膜を形成するにあたっては、
まず図２５（ａ）の基板に有機金属溶液を塗布して乾燥
し、加熱焼成処理して微粒子膜を成膜した後、フォトリ
ソグラフィー・エッチングにより所定の形状にパターニ
ングする。ここで、有機金属溶液とは、導電性薄膜に用
いる微粒子の材料を主要元素とする有機金属化合物の溶
液である。（具体的には、本実施の形態では主要元素と
してＰｄを用いた。また、実施の形態では塗布方法とし
て、ディッピング法を用いたが、それ以外の例えばスピ
ンナー法やスプレー法を用いてもよい）。また、微粒子
膜で作られる導電性薄膜の成膜方法としては、本実施の
形態で用いた有機金属溶液の塗布による方法以外の、例
えば真空蒸着法やスパッタ法、あるいは化学的気相堆積
法などを用いる場合もある。
【０１３５】３）次に、図２５（ｃ）に示すように、フ
ォーミング用電源１１１０から素子電極１１０２と１１
０３の間に適宜の電圧を印加し、通電フォーミング処理
を行って、電子放出部１１０５を形成する。
【０１３６】この通電フォーミング処理とは、導電性薄
膜１１０４に通電を行って、その一部を適宜に破壊、変
形、もしくは変質せしめ、電子放出を行うのに好適な構
造に変化させる処理のことである。ここでは、導電性薄
膜１１０４として微粒子膜を用いている。微粒子膜で作
られた導電性薄膜のうち電子放出を行うのに好適な構造
に変化した部分（即ち、電子放出部１１０５）において
は、薄膜に適当な亀裂が形成されている。なお、電子放
出部１１０５が形成される前と比較すると、形成された
後は素子電極１１０２と１１０３の間で計測される電気
抵抗は大幅に増加する。
【０１３７】この通電方法をより詳しく説明するため
に、図２６に、フォーミング用電源１１１０から印加す
る適宜の電圧波形の一例を示す。微粒子膜で作られた導
電性薄膜をフォーミングする場合には、パルス状の電圧
が好ましく、本実施の形態の場合には同図に示したよう
にパルス幅Ｔ１の三角波パルスをパルス間隔Ｔ２で連続
的に印加した。その際には、三角波パルスの波高値Ｖｐ
ｆを、順次昇圧した。また、電子放出部１１０５の形成
状況をモニタするためのモニタパルスＰｍを適宜の間隔
で三角波パルスの間に挿入し、その際に流れる電流を電
流計１１１１で計測した。
【０１３８】本実施の形態においては、例えば１０の-5
乗［torr］程度の真空雰囲気下において、例えばパルス
幅Ｔ１を１［ミリ秒］、パルス間隔Ｔ２を１０［ミリ
秒］とし、波高値Ｖｐｆを１パルスごとに０．１［Ｖ］
ずつ昇圧した。そして、三角波を５パルス印加するたび
に１回の割りで、モニタパルスＰｍを挿入した。フォー
ミング処理に悪影響を及ぼすことがないように、モニタ
パルスの電圧Ｖｐｍは０．１［Ｖ］に設定した。そし
て、素子電極１１０２と１１０３の間の電気抵抗が１×
１０の6乗［Ω］になった段階、即ち、モニタパルス印
加時に電流計１１１１で計測される電流が１×１０の-7
乗［Ａ］以下になった段階で、フォーミング処理に係わ
る通電を終了した。
【０１３９】なお、上記の方法は、本実施の形態の表面
伝導型放出素子に関する好ましい方法であり、例えば微
粒子膜の材料や膜厚、あるいは素子電極間隔Ｌなど表面
伝導型放出素子の設計を変更した場合には、それに応じ
て通電の条件を適宜変更するのが望ましい。
【０１４０】４）次に、図２５（ｄ）に示すように、活
性化用電源１１１２から素子電極１１０２と１１０３の
間に適宜の電圧を印加し、通電活性化処理を行って、電
子放出特性の改善を行う。
【０１４１】この通電活性化処理とは、前記電子放出
部、特に前記通電フォーミング処理により形成された電
子放出部１１０５に適宜の条件で通電を行って、その近
傍に炭素もしくは炭素化合物を堆積せしめる処理のこと
である。図においては、炭素もしくは炭素化合物よりな
る堆積物を部材１１１３として模式的に示した。なお、
通電活性化処理を行うことにより、行う前と比較して、
同じ印加電圧における放出電流を典型的には１００倍以
上に増加させることができる。
【０１４２】具体的には、１０の-4乗乃至１０の-5乗
［torr］の範囲内の真空雰囲気中で、電圧パルスを定期
的に印加することにより、真空雰囲気中に存在する有機
化合物を起源とする炭素もしくは炭素化合物を堆積させ
る。堆積物１１１３は、単結晶グラファイト、多結晶グ
ラファイト、非晶質カーボン、のいずれかか、もしくは
その混合物であり、膜厚は５００［オングストローム］
以下、より好ましくは３００［オングストローム］以下
である。
【０１４３】この通電方法をより詳しく説明するため
に、図２７（ａ）に、活性化用電源１１１２から印加す
る適宜の電圧波形の一例を示す。本実施の形態において
は、一定電圧の矩形波を定期的に印加して通電活性化処
理を行ったが、具体的には，矩形波の電圧Ｖａｃは１４
［Ｖ］，パルス幅Ｔ３は１［ミリ秒］，パルス間隔Ｔ４
は１０［ミリ秒］とした。なお、上述の通電条件は、本
実施の形態の表面伝導型放出素子に関する好ましい条件
であり、表面伝導型放出素子の設計を変更した場合に
は、それに応じて条件を適宜変更するのが望ましい。
【０１４４】図２５（ｄ）に示す１１１４は該表面伝導
型放出素子から放出される放出電流Ｉeを捕捉するため
のアノード電極で、直流高電圧電源１１１５および電流
計１１１６が接続されている（なお、基板１１０１を、
表示パネルの中に組み込んでから活性化処理を行う場合
には、表示パネルの蛍光面をアノード電極１１１４とし
て用いる）。活性化用電源１１１２から電圧を印加する
間、電流計１１１６で放出電流Ｉeを計測して通電活性
化処理の進行状況をモニタし、活性化用電源１１１２の
動作を制御する。電流計１１１６で計測された放出電流
Ｉeの一例を図２７（ｂ）に示すが、活性化電源１１１
２からパルス電圧を印加しはじめると、時間の経過とと
もに放出電流Ｉeは増加するが、やがて飽和してほとん
ど増加しなくなる。このように、放出電流Ｉeがほぼ飽
和した時点で活性化用電源１１１２からの電圧印加を停
止し、通電活性化処理を終了する。
【０１４５】なお、上述の通電条件は、本実施の形態の
表面伝導型放出素子に関する好ましい条件であり、表面
伝導型放出素子の設計を変更した場合には、それに応じ
て条件を適宜変更するのが望ましい。
【０１４６】以上のようにして、図２５（ｅ）に示す平
面型の表面伝導型放出素子を製造した。
【０１４７】（垂直型の表面伝導型放出素子） 次に、電子放出部もしくはその周辺を微粒子膜から形成
した表面伝導型放出素子のもうひとつの代表的な構成、
すなわち垂直型の表面伝導型放出素子の構成について説
明する。
【０１４８】図２８は、垂直型の基本構成を説明するた
めの模式的な断面図であり、図中の１２０１は基板、１
２０２と１２０３は素子電極、１２０６は段差形成部
材、１２０４は微粒子膜を用いた導電性薄膜、１２０５
は通電フォーミング処理により形成した電子放出部、１
２１３は通電活性化処理により形成した薄膜である。
【０１４９】垂直型が先に説明した平面型と異なる点
は、素子電極のうちの片方（１２０２）が段差形成部材
１２０６上に設けられており、導電性薄膜１２０４が段
差形成部材１２０６の側面を被覆している点にある。従
って、前記図２４（ａ）の平面型における素子電極間隔
Ｌは、垂直型においては段差形成部材１２０６の段差高
Ｌｓとして設定される。なお、基板１２０１、素子電極
１２０２および１２０３、微粒子膜を用いた導電性薄膜
１２０４、については、前記平面型の説明中に列挙した
材料を同様に用いることが可能である。また、段差形成
部材１２０６には、例えばＳｉＯ2のような電気的に絶
縁性の材料を用いる。
【０１５０】次に、垂直型の表面伝導型放出素子の製法
について説明する。図２９（ａ）〜（ｄ）は、製造工程
を説明するための断面図で、各部材の表記は前記図２８
と同一である。
【０１５１】１）まず、図２９（ａ）に示すように、基
板１２０１上に素子電極１２０３を形成する。
【０１５２】２）次に、図２９（ｂ）に示すように、段
差形成部材を形成するための絶縁層を積層する。絶縁層
は、例えばＳｉＯ2 をスパッタ法で積層すればよいが、
例えば真空蒸着法や印刷法などの他の成膜方法を用いて
もよい。
【０１５３】３）次に、図２９（ｃ）に示すように、絶
縁層の上に素子電極１２０２を形成する。
【０１５４】４）次に、図２９（ｄ）に示すように、絶
縁層の一部を、例えばエッチング法を用いて除去し、素
子電極１２０３を露出させる。
【０１５５】５）次に、図２９（ｅ）に示すように、微
粒子膜を用いた導電性薄膜１２０４を形成する。形成す
るには、前記平面型の場合と同じく、例えば塗布法など
の成膜技術を用いればよい。
【０１５６】６）次に、前記平面型の場合と同じく、通
電フォーミング処理を行い、電子放出部を形成する。
（図２５（ｃ）を用いて説明した平面型の通電フォーミ
ング処理と同様の処理を行えばよい）。
【０１５７】７）次に、前記平面型の場合と同じく、通
電活性化処理を行い、電子放出部近傍に炭素もしくは炭
素化合物を堆積させる。（図２５（ｄ）を用いて説明し
た平面型の通電活性化処理と同様の処理を行えばよ
い）。
【０１５８】以上のようにして、図２９（ｆ）に示す垂
直型の表面伝導型放出素子を製造した。
【０１５９】（表示装置に用いた表面伝導型放出素子の
特性） 以上、平面型と垂直型の表面伝導型放出素子について素
子構成と製法を説明したが、次に表示装置に用いた素子
の特性について述べる。
【０１６０】図３０に、表示装置に用いた素子の、（放
出電流Ｉe）対（素子印加電圧Ｖf）特性、および（素子
電流Ｉf）対（素子印加電圧Ｖf）特性の典型的な例を示
す。なお、放出電流Ｉeは素子電流Ｉfに比べて著しく小
さく、同一尺度で図示するのが困難であるうえ、これら
の特性は素子の大きさや形状等の設計パラメータを変更
することにより変化するものであるため、２本のグラフ
は各々任意単位で図示した。
【０１６１】表示装置に用いた素子は、放出電流Ｉeに
関して以下に述べる３つの特性を有している。
【０１６２】第一に、ある電圧（これを閾値電圧Ｖthと
呼ぶ）以上の大きさの電圧を素子に印加すると急激に放
出電流Ｉeが増加するが、一方、閾値電圧Ｖth未満の電
圧では放出電流Ｉeはほとんど検出されない。即ち、放
出電流Ｉeに関して、明確な閾値電圧Ｖthを持った非線
形素子である。
【０１６３】第二に、放出電流Ｉeは素子に印加する電
圧Ｖfに依存して変化するため、電圧Ｖfで放出電流Ｉe
の大きさを制御できる。
【０１６４】第三に、素子に印加する電圧Ｖfに対して
素子から放出される電流Ｉeの応答速度が速いため、電
圧Ｖfを印加する時間の長さによって素子から放出され
る電子の電荷量を制御できる。
【０１６５】以上のような特性を有するため、表面伝導
型放出素子を表示装置に好適に用いることができた。例
えば多数の素子を表示画面の画素に対応して設けた表示
装置において、第一の特性を利用すれば、表示画面を順
次走査して表示を行うことが可能である。即ち、駆動中
の素子には所望の発光輝度に応じて閾値電圧Ｖth以上の
電圧を適宜印加し、非選択状態の素子には閾値電圧Ｖth
未満の電圧を印加する。駆動する素子を順次切り替えて
ゆくことにより、表示画面を順次走査して表示を行うこ
とが可能である。
【０１６６】また、第二の特性かまたは第三の特性を利
用することにより、発光輝度を制御することができるた
め、諧調表示を行うことが可能である。
【０１６７】（多数素子を単純マトリクス配線したマル
チ電子源の構造） 次に、上述の表面伝導型放出素子を基板上に配列して単
純マトリクス配線したマルチ電子源の構造について述べ
る。
【０１６８】図３１に示すのは、図２２の表示パネルに
用いたマルチ電子源の平面図である。基板上には、図２
４（ａ），（ｂ）で示したものと同様な表面伝導型放出
素子が配列され、これらの素子は行方向配線電極１００
３と列方向配線電極１００４により単純マトリクス状に
配線されている。行方向配線電極１００３と列方向配線
電極１００４の交差する部分には、電極間に絶縁層（不
図示）が形成されており、電気的な絶縁が保たれてい
る。
【０１６９】図３１のＡ−Ａ’に沿った断面を、図３２
に示す。
【０１７０】なお、このような構造のマルチ電子源は、
予め基板上に行方向配線電極１００３、列方向配線電極
１００４、電極間絶縁層（不図示）、および表面伝導型
放出素子の素子電極と導電性薄膜を形成した後、行方向
配線電極１００３および列方向配線電極１００４を介し
て各素子に給電して通電フォーミング処理と通電活性化
処理を行うことにより製造した。
【０１７１】＜通電活性化装置の構成＞ 以上、表示パネルの構造と製造法を説明した。次に、こ
の説明でも言及した、表面伝導型放出素子の通電活性化
について、図を参照して詳しく説明する。
【０１７２】図１中、通電活性化される表面伝導型放出
素子基板１０１には複数の表面伝導型放出素子がマトリ
ックス状に配線されており、既にフォーミング処理が完
了しているものとする。基板１０１は不図示の真空排気
装置に接続されており、１０の-4乗乃至１０の-5乗［to
rr］程度に真空排気されている。さらに行方向配線端子
Ｄx1〜Ｄxm及び列方向配線端子Ｄy1〜Ｄynを介して外部
の電気回路と接続されている。活性化ラインを選択する
ライン選択回路１０２は、タイミング発生回路１０５の
指示に従って行方向配線を選択し、その選択した行方向
配線に電源１０４の選択電位を印加している。電流モニ
タ回路１０３は、選択した行方向配線に選択電位を印加
した際、選択した行に流れる電流をモニタしている。電
流モニタ回路１０３は、検出用抵抗Ｒmonと、抵抗の両
端に発生する電位差を計測する計測アンプを有してお
り、これにより電流Ｉfを検出し、活性化電流値１０９
として制御回路１０６に出力する。なお、検出用抵抗Ｒ
monの抵抗値は素子電流Ｉfが流れることによる電圧降下
により表面伝導型放出素子への印加電圧が影響を受けな
いように十分小さな値にしている。電源１０４は制御回
路１０６からの指令値によって、電子源の行方向配線に
印加する電位差を発生している。
【０１７３】バッファアンプ回路１０７は、タイミング
制御信号１０５からの制御クロックＨscan信号に同期し
たタイミングで、表面伝導型放出素子基板１０１の列方
向配線の端子Ｄy1〜Ｄynを駆動する。バッファアンプの
入力値、即ち端子Ｄy1〜Ｄynを駆動する電位振幅値は電
位分布発生回路１０８で決定される。
【０１７４】本参考例１においては通電活性化の進行状
況を活性化時に流れる電流量、即ち電流モニタ回路１０
３の出力データである活性化電流１０９を検出すること
で把握している。そして、制御回路１０６は通電活性化
開始の指令とともに活性化を開始し、詳細は後述する
が、活性化の進行状況に応じて変化する列方向の素子の
電圧分布を逐次補正する。即ち、電流モニタ回路１０３
出力を用いて、各素子を流れる素子電流を見積もり、こ
の値を電位分布発生回路１０８に設定電流値１１０とし
て設定する。電位分布発生回路１０８は、設定電流値１
１０に応じて素子の列方向に生じる電位分布を算出し、
電位として発生する。算出された電位は、バッファアン
プ１０７を通じて素子の列方向電極に印加される。これ
により、各素子において、素子電流と配線抵抗によって
生じる電圧分布が補正され、各素子に印加される電圧の
差が抑制される。活性化の進行に応じて逐次電位分布発
生回路１０８のデータを更新することで、活性化の終了
時まで電圧分布補正が行われる。
【０１７５】＜ライン選択回路＞ 次に、図２を参照してライン選択回路１０２を説明す
る。
【０１７６】同回路は、内部にｍ個のスイッチング素子
（ＳＷx1〜ＳＷxm）を備えるもので，各スイッチング素
子は、電源１０４の出力電位もしくは０［Ｖ］（グラン
ドレベル）のいずれか一方を選択し、表面伝導型放出素
子基板１０１の端子Ｄx1〜Ｄxmと電気的に接続するもの
である。各スイッチング素子は、タイミング発生回路１
０５が出力する制御信号Ｖscanに基づいて動作するもの
だが、実際には例えばＦＥＴ、リレーのようなスイッチ
ング素子を組み合わせる事により容易に構成する事が可
能である。図２においては１行目（Ｓx1）のラインが選
択され、行方向配線Ｄx1にのみ電源１０４の出力電位が
印加され、他のラインはグランドに接続されて電位０
［Ｖ］が与えられている。
【０１７７】＜電位分布発生回路＞ 図３は電位分布発生回路１０８の構成を示す回路図であ
る。
【０１７８】この回路１０８は、前述したように活性化
の進行によって各素子を流れる素子電流と行方向配線抵
抗（図４０のｒ1〜ｒnに相当）により発生する電圧降下
を補正するために、列方向から印加すべき補償電位量を
自動算出し、バッファアンプ１０７へ出力するように動
作する。このような動作を行うために、電位分布発生回
路１０８は、等価配線抵抗アレイ３０１と定電流回路３
０２から成り立っている。
【０１７９】等価配線抵抗アレイ３０１は単純マトリク
ス構成の表面伝導型放出素子基板１０１のある行配線上
の配線抵抗と等価な値を有する抵抗アレイである（図４
０を参照）。抵抗ｒd1〜ｒdnは行配線の各部の配線抵抗
と同じ値ｒ1〜ｒnに設定される。表面伝導型放出素子基
板１０１上に形成される電極の作製法に関しては後述す
るが、本実施の形態では一定の線幅、厚さ、材料で形成
されるように設計するため、製造上のばらつきを除けば
ｒd1〜ｒdnは等しいと考える。そこで、等価配線抵抗ア
レイ３０１は、実際の抵抗値と同じ模擬抵抗をアレイ上
に並べることにより構成できる。または表面伝導型放出
素子基板１０１の端に１ライン分の配線を余分に形成
し、これを取り出すことによって等価配線抵抗アレイ３
０１を構成してもよい。
【０１８０】定電流回路３０２は、トランジスタと抵抗
Ｒにより構成され、表面伝導型放出素子基板１０１の列
方向配線端子Ｄy1〜Ｄynに対応して合計ｎ個で成り立っ
ている。それぞれの定電流回路は、（ベース入力電位−
０．６＋Ｖ）／Ｒの電流量をシンクするよう動作する。
なお、定電流回路３０２のトランジスタのベースは共通
化され、設定電流値３０３が入力電位として印加され
る。従って、全ての定電流回路の電流設定値は同じにな
るように動作する。
【０１８１】＜活性化処理＞ 引き続き、本参考例１の装置を用いて、表面伝導型放出
素子基板１０１を活性化する手順について図１、４、５
を参照して説明する。活性化は全ての素子の素子電流が
目標値になるように行うが、この時の目標電流値は必要
とする電子放出量などから予め求められる。本参考例１
においては、最終的に表面伝導型放出素子基板１０１上
の各素子の素子電流が２ｍＡになるように電流モニタ回
路１０３出力をモニタしながら、通電活性化処理を行っ
た。
【０１８２】以下に活性化のフローについて説明する。
【０１８３】図１において、制御回路１０６が活性化開
始の指令を受信すると、制御回路１０６は行単位で通電
処理を行うためにタイミング発生回路１０５及び電源１
０４を制御する。
【０１８４】先ず、列方向配線端子Ｄy1〜Ｄynをグラン
ド電位になる様、設定電流値１１０を設定し、行方向配
線端子Ｄx1〜Ｄxmに順次活性化電位Ｅａｃをパルス状に
印加する。このパルスは、例えば、パルス幅１ミリ秒、
パルス高１８Ｖである。これにより表面伝導型放出素子
基板１０１は行方向単位に順次パルス電位が印加され、
活性化がライン単位で開始する。
【０１８５】本参考例１においては、行方向配線端子Ｄ
x1ライン上のｎ個の素子を活性化する場合について以下
説明する。
【０１８６】活性化電圧を印加している１行目の表面伝
導型素子群に着目し、その配線抵抗を含めたモデルで表
面伝導型放出素子群４０１を表し、この素子群を通電活
性化する様子を図４で説明する。図４において、Ｆ1〜
Ｆnは行方向配線端子Ｄx1ライン上の表面伝導型放出素
子、ｒ1〜ｒnは行配線Ｄx1における各部の配線抵抗、Ｒ
yは、各配線Ｄy1〜Ｄynの給電端から表面伝導型放出素
子までの配線抵抗である。ここでは行配線は一定の線
幅、厚さ、材料で形成されるように設計するため、製造
上のばらつきを除けばｒ1〜ｒnは等しいと考える。また
各配線はどれも等しく設計するため各配線のＲyは等し
いと考える。なお、通電活性化の前後で表面伝導型放出
素子の等価抵抗値は変化（減少）するが、Ｒyの値に比
べ各素子の等価抵抗は非常に大きく、ここではＲyはほ
とんど無視して考える。また、表面伝導型放出素子の等
価抵抗値は、ｒ1〜ｒnに比ベて大きく設計している。
【０１８７】表面伝導型放出素子群４０１を活性化する
ため、制御回路１０６はタイミング発生回路１０５を介
してライン選択回路１０２を制御し、活性化電位Ｅａｃ
を出力する電源１０４、電流モニタ回路１０３を行方向
配線端子Ｄx1に接続する。これにより端子Ｄx1は活性化
電位Ｅａｃが印加される。
【０１８８】一方、Ｄx1ライン上の素子のもう一方の電
極端子であるＤy1〜Ｄyn端子はバッファアンプ１０７に
より駆動される。バッファアンプ１０７は、各素子Ｆ1
〜ＦＮからの活性化電流ｉ1〜ｉnをシンクするように動
作するが、その出力電位振幅は電位分布発生回路１０８
によって決定される。
【０１８９】電位分布回路１０８は前述したように等価
配線抵抗アレイ３０１と定電流回路３０２から成り立っ
ている。等価配線抵抗アレイ３０１の各抵抗値ｒd1〜ｒ
dnは、行配線Ｄx1の配線抵抗値ｒ1〜ｒnと等しく設定さ
れている。定電流回路３０２を構成するｎ個の定電流源
Ｃｌ1〜Ｃｌnは、表面伝導型放出素子群４０１の各素子
Ｆ1〜Ｆnに対応し、活性化の進行に伴って素子に流れる
素子電流を等価的に置き換えている。
【０１９０】ここで、通電活性化を行う際、素子の電気
特性は図４１に示すような変化をする。即ち活性化の開
始時は素子電流はほとんど流れず、通電と共に素子電流
が流れ飽和する。この時、行配線Ｄx1上の素子群の端子
電位をモニタすると配線抵抗ｒ1〜ｒnの影響でＧy1〜Ｇ
yn電位は変化する。この電位変化は活性化の進行と共に
大きくなり活性化の最後に最も大きくなる。例えば、活
性化電流２ｍＡ／１素子、ｒ1〜ｒn＝１０ｍΩ、ｎ＝１
０００の場合、給電端から最も遠いＦn素子の端子Ｇyn
においては、 ΔＶ＝(１／２)×１０００×１００１×２ｍＡＸ１０ｍ
Ω≒１０Ｖ もの電位の変化が生じることになる。
【０１９１】そこで、この電位分布と同じ電位分布を電
圧分布発生回路１０８で発生させ、各素子に印加される
電圧の差をキャンセルする様にバッファアンプ１０７出
力Ｓy1〜Ｓynにより、Ｄy1〜Ｄyn端子を駆動する。
【０１９２】即ち、活性化の進行に伴って各素子Ｆ1〜
Ｆnに流れる電流による端子Ｇy1〜Ｇynの電位降下分布
を、電位分布発生回路１０８出力Ｂy1〜Ｂynで再現す
る。各素子Ｆ1〜Ｆnの活性化がほぼ一様に進行すると仮
定すると各素子を流れる素子電流ｉ1〜ｉnはほほ等し
く、その電流値は電流モニタ回路１０３で検出される電
流量Ｉを用いて、 ｉave＝ｉ1＝ｉ2＝…＝ｉn＝Ｉ／ｎ （１） で現される。
【０１９３】そこで、このｉaveを設定電流値として、
電位分布発生回路１０８に設定すれば、電位分布発生回
路１０８出力Ｂy1〜Ｂynには、各素子Ｆ1〜Ｆnに流れる
電流による端子Ｇy1〜Ｇynの電位降下分布と同じ分布が
生ずる。そこでこの電位量をバッファアンプ１０７出力
Ｓy1〜ＳynによりＤy1〜Ｄyn端子に印加すれば、各素子
Ｆ1〜Ｆnの端子間に印加される電圧は素子番号、活性化
の進行によらずに一定にすることができる。
【０１９４】図５（ａ），（ｂ）は、活性化の開始と終
了時に素子Ｆ1〜Ｆnの両端に印加される電位分布を示し
たものである。図５（ａ）は活性化開始直後の電位分布
を示している。横軸は素子番号Ｆ1〜Ｆnであり、素子の
位置を示している。縦軸は素子両端の端子電位を示して
いる。活性化の開始直後は前述したように各素子を流れ
る電流は小さい。従って電源１０４から印加する活性化
電位Ｅａｃ＝１８Ｖが各素子の端子Ｇy1からＧynに印加
される。また活性化電流がほとんど流れていないので電
位分布発生回路１０８の設定電流値もほぼ０となり、電
位分布発生回路１０８出力Ｂy1〜Ｂyn及びバッファ１０
７出力Ｓy1〜Ｓynもほぼ０Ｖになる。これにより各素子
には一定の印加電圧〜１８Ｖが印加され、活性化が進行
する。
【０１９５】また図５（ｂ）は活性化終了時の電位分布
を示している。活性化の開始終了時は前述したように各
素子を流れる電流はほぼ２ｍＡになっている。従って電
源１０４から印加する活性化電位Ｅａｃ＝１８Ｖが各素
子の端子Ｇy1〜Ｇynに印加される際に配線抵抗による電
位降下の影響で低下する。この時、電位分布発生回路１
０８の設定電流値を２ｍＡとすれば電位分布発生回路１
０８出力Ｂy1〜Ｂyn及びバッファ１０７出力Ｓy1〜Ｓyn
の分布はＧy1〜Ｇynの分布と同じになる。これにより各
素子には一定の印加電圧〜１８Ｖが印加されて活性化が
行われる。
【０１９６】即ち、活性化の進行に伴って素子電流が増
加すると配線抵抗の影響で素子に印加される電位の分布
が常に変化する。このとき、制御回路１０６は、活性化
の進行に応じて、電流モニタ回路１０３で検出される電
流値から上式（１）に従って素子電流値を得て、その値
に相当する電流値を電位分布発生回路１０８の設定電流
値として設定する。こうして、電位分布発生回路１０８
出力Ｂy1〜Ｂynを逐次更新することで活性化の開始から
終了まで全ての素子が一定の電圧で活性化される。そし
て各素子の素子電流が２ｍＡに達したところで活性化を
終了する。
【０１９７】本参考例１で説明した電位分布発生回路１
０８は、設定電流の更新時に出力Ｂy1〜Ｂynの応答が非
常に速いため、電源１０４からのパルス電圧印加毎に分
布を更新することも可能である。
【０１９８】図１５は、１ライン毎に活性化を完了さ
せ、ラインを進めていく手順で活性化を行なう場合の、
制御回路１０６による制御手順の一例である。図１５
は、１ラインについての手順を示している。通常は基板
１０１は複数ラインを有するため、ライン数分繰り返し
てこの制御手順が行われる。
【０１９９】図１５において、まず、電流モニタからの
入力値より、平均素子電流ｉaveを算出する（ステップ
Ｓ３４０１）。活性化前の状態では、図５（ａ）に示し
たように、素子電流は非常に小さい値であるため、最初
のパルスについては、ｉave≒０として始めても良い
し、あるいは実験的に求めた初期値を用いても良い。次
に、得られた素子電流値に応じて設定電流値１１０を更
新する（ステップＳ３４０２）。この状態で活性化電位
を選択されたラインに印加する（ステップＳ３４０
３）。所定の活性化手順を選択ラインについて終えたな
ら、このラインについては活性化を終了する（ステップ
Ｓ３４０４−ＹＥＳ）。次のラインがあるなら、ライン
切換信号を出力して次のラインを選択する。一方、選択
ラインの活性化が終了していないなら、ステップＳ３４
０１に戻って、ステップＳ３４０３で印加した活性化電
位に対する活性化電流値を電流モニタ１０３から読み取
り、設定電流値を更新して次のパルスを選択ラインに印
加する。これを、活性化が終了するまで繰り返す。
【０２００】以上の説明においては、行配線Ｄx1上の素
子の活性化の説明を行ったが、他のライン上の素子を活
性化する際も全く同様に連用できる。このようにして全
ての表面伝導型放出素子基板１０１の活性化を終了す
る。
【０２０１】また、活性化の際、あるライン上の素子の
活性化が完全に終了後、ライン選択回路１０２を切り替
えて他の活性化ラインの活性化を行う方法だけでなく、
活性化ラインを順次切り替えながら複数同時進行で通電
活性化を行ってもよい。この場合は、ライン毎に活性化
進行のばらつきがある可能性があるため、ラインごとの
平均素子電流を逐次メモリ等にストアし、ラインを切替
え時にメモリにストアされた平均素子電流を用いて電位
分布発生回路１０８出力を高速に更新しながら活性化を
行うことで均一な活性化が実現される。図１５では、１
ラインごとに活性化を完了させているが、ラインを順次
切換えながら複数ラインで平行に活性化を進める場合に
は、ステップＳ３４０３とステップＳ３４０４との間で
ライン切換信号を出力する必要がある。
【０２０２】また表面伝導型放出素子基板１０１の活性
化を速く終了させるため、複数のラインを同時に駆動し
てもよい。この場合、電流モニタ回路１０３は複数ライ
ン分の素子電流の総和が検出されるため、電位分布発生
回路１０８に与える設定電流値の見積もりに考慮が必要
となる。
【０２０３】また本参考例１においては、電源１０４出
力を正として、端子Ｄx1から端子Ｄy1〜Ｄynに電流を流
す方向で活性化を行ったが、これとは極性を逆にして端
子Ｄy1〜Ｄynから端子Ｄx1側に電流を流すように活性化
を行ってもよい。この場合は、電位分布も逆になるた
め、バッファアンプ１０７を（−１）倍の反転バッファ
アンプとして、電流をソースするように設定することで
全く同様の効果が得られる。
【０２０４】以上説明したように本参考例１の通電活性
化装置によれば、全ての素子の電子放出特性が均一化さ
れる。これにより、この電子源基板を用いて輝度または
濃度のばらつきが少ない方品位な画像表示装置が実現さ
れた。
【０２０５】［参考例２］ 図６により本発明の参考例２に係る表面伝導型放出素子
の通電活性化装置について説明する。
【０２０６】図６において、表面伝導型放出素子６０１
は、行方向配線端子Ｄx1〜Ｄxmを両側に備える点におい
て図１の基板１０１と異なっている。図６に示すように
両側から引き出された端子Ｄx1〜Ｄxmは、同じライン同
士で接続され、ライン選択回路６０２に接続されてい
る。ここで、装置全体の動作や活性化の手順等は参考例
１と同様なので省略するが、配線端子の取り出し方法が
異なることにより、活性化時に素子にかかる電位分布が
異なり、これにより駆動方法が参考例１のそれとは若干
異なっているので説明する。
【０２０７】本参考例のような表面伝導型放出素子基板
６０１に通電活性化を行うときの等価回路は図４３Ａに
示すようになる。図４３Ａにおいて、２ライン目の素子
を活性化している時の素子印加電位の分布は、図４３Ｂ
に示すようになる。つまり両側取り出しの場合は、左右
対称のプロファイルになる。
【０２０８】従って、図６において列方向配線端子Ｄy1
〜Ｄynに印加すべき電位分布量も左右対称で良いことに
なる。そこで、電位分布回路６０８は１〜（ｎ／２）本
の抵抗アレイと定電流源で構成すれば、電位分布を再規
できることになる。バッファ６０７出力の出力インピー
ダンスを十分小さくすれば、バッファアンプ６０７を
（ｎ／２）個用意して、対称な電位分布になる端子（例
えばＤy1とＤyn、Ｄy2とＤyn-1等）は共通に接続して駆
動することで回路を簡略できる。例えば、図４を用いて
説明すると、バッファアンプからの第１列目の出力Ｓy1
は端子Ｄy1とＤynに、第２列目の出力Ｓy2は端子Ｄy2と
Ｄyn-1に、という具合に順次接続し、第ｊ列目の出力Ｓ
yjは端子ＤyjとＤyn-j+1とに接続する。ｎが奇数であれ
ば、第（ｎ＋１）／２列目の出力は端子Ｄy(n+1)/2だけ
に接続される。
【０２０９】図７に参考例２に示す駆動を行った場合の
各素子の電位分布を示す。前述したように左右対称の電
位分布プロファイルが得られた。また列方向配線端子Ｄ
y1〜Ｄyn駆動電位Ｓy1〜Ｓynも活性化の進行と共に変化
し、常に各素子に一定の活性化電圧が印加されるように
補償を行った。
【０２１０】以上説明したように、本参考例の装置は、
全ての素子の電子放出特性が均一な電子源を製造するこ
とができる。
【０２１１】［参考例３］ 図８により本発明の参考例３に係る表面伝導型放出素子
の通電活性化装置について説明する。
【０２１２】図８においては、表面伝導型放出素子８０
１は図１の基板１０１と同じであり、装置全体の動作や
活性化の手順等は参考例１とほぼ同様なので省略する。
本参考例においては、電位分布回路８０８出力をそのま
ま列方向配線端子Ｄy1〜Ｄynに印加するのでなく、駆動
方法が参考例１のそれと若干異なっているので説明す
る。
【０２１３】参考例１と同様に、活性化電圧を印加して
いる１行目の表面伝導型素子群に着目し、その配線抵抗
を含めたモデルで表面伝導型放出素子群９０１を表し、
この素子群を通電活性化する様子を図９で説明する。図
９において、Ｆ1〜Ｆnは行方向配線端子Ｄx1ライン上の
表面伝導型放出素子、ｒ1〜ｒnは行配線Ｄx1における各
部の配線抵抗、Ｒyは各配線Ｄy1〜Ｄynの給電端から表
面伝導型放出素子までの配線抵抗である。
【０２１４】表面伝導型放出素子群９０１を活性化する
ため、制御回路８０６はタイミング発生回路１０５を介
してライン選択回路８０２を制御し、活性化電位Ｅａｃ
を出力する電源８０４、電流モニタ回路８０３を行方向
配線端子Ｄx1に接続する。これにより端子Ｄx1は活性化
電位Ｅａｃで駆動される。
【０２１５】一方、Ｄx1ライン上の素子のもう一方の列
方向端子であるＤy1〜Ｄyn端子はバッファアンプ８０７
により駆動される。バッファアンプ８０７はこの場合、
各素子Ｆ1〜Ｆnからの活性化電流ｉ1〜ｉnをシンクする
ように動作するが、出力電位振幅は電位分布発生回路８
０８によって決定される。この動作は参考例１と同様で
ある。
【０２１６】本参考例においても、活性化の進行によっ
て生じる電位分布を、電位分布発生回路１０８で発生さ
せ、電位分布をキャンセルする様にバッファアンプ８０
７出力Ｓy1〜Ｓynにより、Ｄy1〜Ｄyn端子を駆動した。
この時、電位分布回路１０８出力の電位値Ｂy1〜Ｂynを
そのまま端子に印加するのでなく、バッファアンプ８０
７で設定オフセット値８１２を加算して印加している。
またこの設定オフセット値８１２は活性化電位にも加算
され電源８０４振幅として印加される。
【０２１７】このようにオフセット電位を印加する理由
は次のようなものである。即ち、行単位で通電活性化を
行う場合、同一行上で列方向に生じる電位降下の分布を
列方向配線端子Ｄy1〜Ｄynからの印加電位により補償す
るのが本参考例の趣旨であるが、列方向配線端子Ｄy1〜
Ｄynからの印加電位は、表面伝導型放出素子が単純マト
リクス構成であるため、通電活性化ラインだけでなく、
通電活性化を行っていないラインの素子にも印加され
る。むろん列方向配線端子Ｄy1〜Ｄynは最大でも数Ｖと
小さいため、通電活性化を行っていないラインの素子
に、この電位が印加されても問題にならない。しかしな
がら通電活性化を行っていないラインの素子への電位印
加による基板の温度変化や温度分布の問題を少しでも軽
減する方が望ましい。そこで列方向配線端子Ｄy1〜Ｄyn
から印加される電位の絶対値を極力小さくするようにオ
フセット電圧を加算し駆動を行った。
【０２１８】この時、印加するオフセット電位値は以下
のようにして決定した。電位分布回路８０８出力で各端
子に発生する最大電位と最小電位の差を電位降下量８１
１として算出する。具体的には、図９において、電位分
布発生回路８０８出力Ｂy1〜Ｂynの電位降下量は、 電位降下量８１１＝Ｂy1電位−Ｂyn電位 で算出される。そこで、オフセット電位８１２＝１／２
×電位降下量８１１で決定し、印加した。これにより列
方向配線端子Ｄy1〜Ｄynから印加される電位の絶対値を
参考例１に比べ半分にすることができた。
【０２１９】図１０に本参考例に示す駆動を行った場合
の各素子の電位分布を示す。図１０（ａ）は活性化直後
の電位分布を表している。この時は参考例１で説明した
ように素子電流がほとんど流れていないため電圧分布が
ほとんど無く、オフセット電位値８２１もほぼ０Ｖであ
るため、参考例１の図５（ａ）とほとんど変わらない。
しかしながら活性化が進行し電位降下が発生するとオフ
セット電位８２１が発生するようになり、活性化終了時
には図１０（ｂ）に示すような電位分布プロファイルが
得られる。図に示す様に、各素子の電圧分布の様子は参
考例１の図５（ｂ）と同じであるが、列方向配線端子Ｄ
y1〜Ｄynに印加される駆動電位Ｓy1〜Ｓynにオフセット
電位が印加され、駆動電位の絶対値が低下した様子が示
されている。またこれに伴って、行方向配線端子Ｄx1か
ら印加される電位も(１８Ｖ＋Ｖoff)に変化している様
子も示きれている。
【０２２０】本参考例で用いたオフセット電位加算によ
る電圧印加により、参考例１と同様に、均一な特性の表
面伝導型放出素子を得ることができるとともに、表面伝
導型放出素子基板を活性化時に投入される投入電力をよ
り低減することができた。なお、オフセット電位の決定
方法は上述した方法だけでなく、表面伝導型放出素子基
板全体に印加される電力値が最小になるようにしてもよ
い。
【０２２１】［参考例４］ 図１１により本発明の参考例４である表面伝導型放出素
子の通電活性化装置について説明する。この図１１にお
いても、表面伝導型放出素子１１０１は図１の基板１０
１と同じであり、装置全体の動作や活性化の手順等は参
考例１とほぼ同様なので省略する。
【０２２２】参考例４においては、電流モニタ回路１１
０３と、電位分布回路８０８の構成とが若干異なってい
るので説明する。即ち、列方向配線端子Ｄy1〜Ｄynとバ
ッファアンプ１１０７間に電流モニタ回路１１０３を入
れ、活性化時に各素子を流れる素子電流を個別にモニタ
している。
【０２２３】参考例１と同様に、活性化電圧を印加して
いる１行目の表面伝導型素子群に着目し、その配線抵抗
を含めたモデルで表面伝導型放出素子群１２０１を表
し、この素子群を通電活性化する様子を図１２で説明す
る。
【０２２４】本参考例においても、活性化の進行によっ
て生じる電位分布を、電位分布発生回路１１０８で発生
させ、電位分布をキャンセルする様にバッファアンプ１
１０７出力Ｓy1〜Ｓynにより、Ｄy1〜Ｄyn端子を駆動す
る。このとき電位分布回路１１０８を構成する定電流回
路３０２の構成をこれまでの参考例と若干変更した。即
ち、定電流回路３０２を構成するｎ個の定電流源の設定
電流値をそれぞれ独立に設定できるように変更した。回
路的には、図３の回路において、定電流源を構成するト
ランジスタのベース電位をそれぞれ独立して設定できる
ように変更した。これにより図１２の電位分布回路１１
０８で示すように、外部からｎ個の定電流源に対応した
設定電流値１１１０を印加してそれぞれ独立に駆動でき
るようにした。
【０２２５】同時に、電流モニタ回路１１０３を、それ
により各素子を流れる素子電流を個別にモニタできるよ
うに変更した。即ち、電流モニタ回路１１０３は、検出
用抵抗Ｒmonとこの両端に発生する電圧を計測する計測
アンプから成り立っており、これにより電流Ｉfを検出
し、検出したｎ個の活性化電流値１１０９を出力する。
なお、検出用抵抗Ｒmonの抵抗値は、素子電流Ｉfが流れ
ることによる電位降下による表面伝導型放出素子への印
加電位への影響を抑制するように十分小さな値にしてい
る。
【０２２６】このように電圧分布回路１１０８を構成す
る定電流回路３０２の構成を、各列の設定電流を個別に
設定できるように変更することで、活性化の進行に伴
う、端子Ｇy1〜Ｇynの電位降下分布を、より正確に電位
分布発生回路１０８出力Ｂy1〜Ｂynで再現できる。これ
までの参考例では各素子Ｆ1〜Ｆnの活性化がほほ一様に
進行すると仮定し、各素子を流れる素子電流ｉ1〜ｉnは
ほほ等しいものとして、１ライン分の活性化電流から各
素子を流れる電流値を見積もり、電位分布発生回路１０
８の出力制御を行っていた。しかしながら本参考例に示
すように、各素子の活性化電流を個別にモニタすること
でより正確な電位分布を再現できる。この各素子の活性
化電流値を設定電流値として電位分布発生回路１１０８
における各列毎の定電流源Ｃｌ1〜Ｃｌnに与え、バッフ
ァアンプ１１０７出力Ｓy1〜Ｓynにより、通電活性化中
のラインにおける電位分布に応じた電位をＤy1〜Ｄyn端
子に印加する。即ち、参考例１において、素子電流とし
て平均値ｉaveを利用していたが、その代わりに各素子
ごとに測定した素子電流を適用する。こうすることで、
各素子Ｆ1〜Ｆnの端子間に印加される電圧は、素子の位
置や活性化の進行に依らず、一定にすることができた。
【０２２７】なお、バッファアンプ１１０７出力が０Ｖ
でない場合、電流モニタ回路１１０３で検出される電流
値は、必ずしも各素子を流れる素子電流と一致するわけ
ではない。これについて説明する。図１２には図示して
いないが、前述したように列方向配線端子Ｄy1〜Ｄynか
らの印加電位は、表面伝導型放出素子が単純マトリクス
構成であるため、通電活性化ラインだけでなく、通電活
性化を行っていないラインの素子にも印加される。従っ
て電流モニタ回路１１０３で検出される第ｘ列の電流Ｉ
xは、 Ｉx＝素子Ｆxに１８Ｖ印加時に流れる素子電流＋ 端子Ｄyxに接続された通電活性化を行わない素子（ｍ−
１個）にＳyx電位を印加時に流れる電流となる。上式の
第一項が真の素子電流であり、第二項の電流分が誤差と
して生じることになる。実際にＳyx電位と非選択ライン
との差は小さく、第二項目の電流分は小さいため無視し
てもよいが、より正確に測定するためには以下のステッ
プで計測を行えばよい。 （１）全ての行方向配線端子Ｄx1〜Ｄxmを０Ｖにして列
方向配線端子Ｄy1〜ＤynをＳy1〜Ｓynで駆動する。この
時計測される電流Ｉaは、Ｄyxに接続された全ての素子
にＳyx電位を印加時に流れる電流（ｍ個）である。 （２）行方向配線端子の内１本を選択して、列方向配線
端子Ｄy1〜ＤynをＳy1〜Ｓynで駆動する。この時計測さ
れる電流Ｉbは、“素子Ｆxに１８Ｖを印加した時に流れ
る素子電流＋Ｄyxに接続された通電活性化を行わない素
子（ｍ−１）個にＳyx電位を印加時に流れる電流”であ
る。
【０２２８】これら２回の測定により、素子Ｆxに１８
Ｖを印加した時に流れる素子電流＝Ｉb−Ｉaで算出され
るため、この値を用いて電位分布を算出すればより正確
な制御が可能になる。
【０２２９】［参考例５］ 図１３により本発明の参考例５に係る表面伝導型放出素
子の通電活性化装置について説明する。
【０２３０】図１３においても、表面伝導型放出素子１
３０１は図１の基板１０１と同じであり、装置全体の動
作や活性化の手順等は参考例１とほほ同様なので省略す
る。また電流モニタ回路１３０３の構成は参考例４と同
じであり、列方向配線端子Ｄy1〜Ｄynとバッファアンプ
１３０７間に電流モニタ回路１３０３を入れ、活性化時
に各素子を流れる素子電流を個別にモニタしている。し
かしながら電位分布回路１３０８の構成が参考例４とは
若干異なる。すなわち、素子を流れる活性化電流値から
制御回路１３０６が電位分布量を演算により計算し、そ
の計算結果から得られた電位分布に対応するデジタル出
力値を電位分布発生回路に対して転送するように設計さ
れている。
【０２３１】参考例１と同様に、活性化電圧を印加して
いる１行目の表面伝導型素子群に着目し、その配線抵抗
を含めたモデルで表面伝導型放出素子群１４０１を表
し、この素子群を通電活性化する様子を図１４で説明す
る。
【０２３２】本参考例においても、活性化の進行によっ
て生じる電位分布をキャンセルする様に、バッファアン
プ１３０７出力Ｓy1〜ＳynによりＤy1〜Ｄyn端子を駆動
する。ここで、電位分布回路１３０８をｎ個のＤ／Ａコ
ンバータ１４０２とラッチ回路１４０３で構成した。こ
れにより、外部からｎ個のＤ／Ａコンバータに対応した
デジタル設定出力値１３１０を印加してそれぞれ独立に
駆動できるようにした。デジタル設定出力値１３１０
は、制御回路１３０６により算出された電位降下分布量
として設定される。各Ｄ／Ａコンバータには独立な電位
が設定され、ラッチＣＬＫ１３１１により全出力が同期
して更新される。
【０２３３】電流モニタ回路１３０３は、参考例４と同
様に、各素子を流れる素子電流を個別にモニタできる。
即ち、電流モニタ回路１３０３は、検出用抵抗Ｒmonと
この両端に発生する電圧を計測する計測アンプから成り
立っており、これにより電流Ｉfを検出し、検出したｎ
個の活性化電流値１３０９を出力する。
【０２３４】本参考例において、活性化進行と共に発生
する素子電位の分布は以下のようにして計算している。
即ち、電流モニタ回路１３０３から各素子Ｆ1〜Ｆnを流
れる素子電流値ｉ1〜ｉnが得られる時、電位分布発生回
路１３０８出力端子に出力すべき電位Ｂy1〜Ｂynは、配
線抵抗値ｒ1〜ｒnを用いて、 Ｂy1＝−ｒ1×Σ｛ｋ＝１〜ｎ｝ｒk Ｂy2＝−ｒ2×Σ｛ｋ＝２〜ｎ｝ｒk ＋ Ｂy1 … Ｂyn＝−ｒn × ｉn ＋ Ｂyn-1 ＋ Ｂyn-2 ＋…＋ Ｂy1 として算出される。
【０２３５】活性化の進行に従って流れる素子電流を測
定し、制御回路１３０６は上式により各出力電位Ｂy1〜
Ｂynを逐次更新し、それに対応するデジタル出力データ
を、電位分布回路１３０８のラッチ回路１４０３に転送
する。素子電流計測→出力データの演算→ラッチ回路へ
のデータの転送の一連の作業が完了すると、制御回路１
３０６は、Ｄ／Ａデータの更新を行うためにラッチクロ
ック１３１１を全てのラッチ回路１３１０に印加し、同
期してデータの更新を行う。これにより電位分布発生回
路１３０８は素子Ｆ1〜Ｆnの端子Ｇy1〜Ｇynに生じる電
位分布量と同じ電位分布を発生する。なお素子数ｎが大
きくなった場合、素子電流計測→出力データの演算→デ
ータ転送の一連の作業は時間がかかる可能性があるた
め、各素子毎に並列して処理することで時間の短縮が図
れる。
【０２３６】以上説明したような方法で活性化時に素子
に生じる活性化電位分布を補償することで、全ての素子
の電子放出特性が均一化された。さらに、本参考例にお
いては、設定出力値がデジタル値であり、定電流回路や
等価配線抵抗アレイを用いていないために、通電活性化
しようとするラインにおける配線抵抗の分布と、等価配
線抵抗アレイにおける抵抗値の分布とが相違していると
いった、各ラインの特性により、活性化電圧が不均一に
なることを防止できる。
【０２３７】［参考例６］ 次に、参考例６である表面伝導型放出素子の通電活性化
について、図１６を参照して詳しく説明する。
【０２３８】図１６においても、表面伝導型放出素子基
板１０１は図１の基板１０１と同じであり、装置全体の
動作や活性化の手順等は参考例１とほほ同様なのでその
説明は省略する。しかしながら電位分布回路１６０８の
構成は参考例５におけるそれと同様、制御回路が電位分
布に対応するデジタル出力値を電位分布発生回路に対し
て転送するように設計されている。そのために、制御回
路１６０６から電位分布発生回路１６０８に対して、ラ
ッチクロック１１１が出力される。その他の構成につい
ては、参考例１と同様である。
【０２３９】また、本参考例においては、制御回路１６
０６は、通電活性化の進行状況を活性化時に流れる電流
量、即ち電流モニタ回路１０３の出カデータである活性
化電流１０９で把握している。そして、制御回路１６０
６は通電活性化開始の指令とともに活性化を開始し、詳
細は後述するが、活性化の進行状況に応じて変化する列
方向の素子の電位分布を逐次補正する。即ち、制御回路
１６０６は、電流モニタ回路１０３出力を用いて各素子
を流れる素子電流を見積もり、この値から、素子の列方
向に生じる電位分布を算出する。算出された電位設定値
１１０は、電位分布発生回路１６０８に転送され、バッ
ファアンプ１０７を通じて素子の列方向電極に印加され
る。この駆動法によって、活性化電流と行方向配線抵抗
で各素子に生じる電圧分布が補正され、活性化ライン上
の全ての素子の両端に一定の電圧が印加される。活性化
の進行に応じて逐次電位分布発生回路１６０８のデータ
を更新することで、活性化の終了時まで電位分布補正が
行われる。
【０２４０】＜電位分布発生回路＞ 図１７は電位分布発生回路１６０８の構成を示す回路図
と、これを用いてあるラインを通電活性化している様子
を説明するブロック図である。
【０２４１】電位分布発生回路１６０８は、活性化の進
行によって各素子を流れる素子電流と行方向配線抵抗
（図４０のｒ1〜ｒNに相当）により発生する電位降下を
補償するために、列方向から印加すべき補償電位量を発
生し、バッファアンプ１０７へ出力する。
【０２４２】本参考例において、活性化の進行によって
生じる電圧分布をキャンセルする様にバッファアンプ１
０７出力（Ｓy1〜Ｓyn）で表面伝導型放出素子群１０１
のＤy1〜Ｄyn端子を駆動する。
【０２４３】電位分布発生回路１６０８は、ｎ個のＤ／
Ａコンバータ３０２とラッチ回路３０３で構成されてい
る。ｎ個のＤ／Ａコンバータに対応したデジタル設定出
力値１１０は外部から独立に設定される。具体的には、
制御回路１６０６が電位降下分布量を演算により算出
し、デジタル設定出力値１１０として設定する。各Ｄ／
Ａコンバータには独立な電位量が設定され、ラッチＣＬ
Ｋ１１１により全出力が同期して更新される。
【０２４４】＜活性化処理＞ 引き続き、本参考例の装置を用いて、表面伝導型放出素
子基板１０１を活性化する手順について、図１６、図１
７、図５（ａ），５（ｂ）により説明する。活性化は全
ての素子電流が目標値になるように行うが、この時の目
標電流値は必要とする電子放出量などから予め求められ
る。本参考例においては、最終的に表面伝導型放出素子
基板１０１上の各素子の素子電流が２ｍＡになるように
電流モニタ回路１０３出力をモニタしながら、通電活性
化処理を行った。
【０２４５】以下に活性化のフローについて説明する。
【０２４６】制御回路１６０６は、活性化開始の指令を
受信すると、行単位で通電処理を行うために、タイミン
グ発生回路１０５及び電源１０４を制御する。
【０２４７】先ず、列方向配線端子Ｄy1〜Ｄynがグラン
ド電位になる様、設定電流値１０１を設定し、一方、行
方向配線端子Ｄx1〜Ｄxmに順次活性化電位Ｅａｃをパル
ス状に印加する。このパルスは、例えば、パルス幅１ミ
リ秒、パルス高１８Ｖ程度のパルスである。これにより
表面伝導型放出素子基板１０１は行方向単位に順次パル
ス電圧が印加され、活性化がライン単位で開始する。
【０２４８】本参考例においては、行方向配線端子Ｄx1
ライン上のｎ個の素子を活性化する場合の活性化につい
て以下説明する。
【０２４９】活性化電圧を印加している１行目の表面伝
導型素子群に着目し、その配線抵抗を含めたモデルで表
面伝導型放出素子群３０１を表し、この素子群を通電活
性化する様子を図１７で説明する。図１７において、Ｆ
1〜Ｆnは行方向配線端子Ｄx1ライン上の表面伝導型放出
素子、ｒ1〜ｒnは行配線Ｄx1における各部の配線抵抗、
Ｒyは各配線Ｄy1〜Ｄynの給電端から表面伝導型放出素
子までの配線抵抗である。ここでは行配線は一定の線
幅、厚さ、材料で形成されるように設計したため、製造
上のばらつきを除けばｒ1〜ｒnは等しいと考える。また
各配線は等しく設計したため、各配線のＲyは等しいと
考える。なお、通電活性化の前後で表面伝導型放出素子
の等価抵抗値は変化（減少）するが、Ｒyの値に比べ各
素子の等価抵抗は非常に大きく、Ｒyの影響は、ほとん
ど無視して考える。また表面伝導型放出素子の等価抵抗
値は、ｒ1〜ｒnに比べて大きく設計されている。
【０２５０】表面伝導型放出素子群３０１を活性化する
ため、制御回路１６０６はタイミング発生回路１０５を
介してライン選択回路１０２を制御し、活性化電位Ｅａ
ｃを電源１０４、電流モニタ回路１０３を介して行方向
配線端子Ｄx1に印加する。これにより端子Ｄx1は活性化
電位Ｅａｃで駆動される。
【０２５１】一方、Ｄx1ライン上の素子のもう一方の電
極端子であるＤy1〜Ｄyn端子はバッファアンプ１０７に
より駆動される。バッファアンプ１０７は、各素子Ｆ1
〜Ｆnからの活性化電流ｉ1〜ｉnをシンクまたはソース
するように動作するが、その出力電位振幅は電位分布発
生回路１６０８によって決定される。
【０２５２】通電活性化を行う際、素子の電気特性は図
４１に示すような変化をする。即ち活性化の開始時は素
子電流はほとんど流れず、通電と共に素子電流が流れ飽
和する。この時、行配線Ｄx1上の素子群の端子電位をモ
ニタすると配線抵抗ｒ1〜ｒnの影響でＧy1〜Ｇyn電位は
変化する。この電位変化は活性化の進行と共に大きくな
り活性化の最後に最も大きくなる。例えば、活性化電流
２ｍＡ／素子、ｒ1〜ｒn＝５ｍΩ、ｎ＝１０００の場
合、給電端から最も遠いＦn素子の端子Ｇynにおいて
は、 ΔＶ＝(１／２)×１０００×１００１×２ｍＡ×５ｍΩ
≒５Ｖ もの電位の差が生じることになる。
【０２５３】そこで、この電位分布と同じ電位分布を電
位分布発生回路１６０８で発生させ、各素子に生じる電
圧分布をキャンセルする様にバッファアンプ１０７出力
Ｓy1〜Ｓynにより、Ｄy1〜Ｄyn端子を駆動する。即ち、
活性化の進行に伴って各素子Ｆ1〜Ｆnに流れる電流によ
る端子Ｇy1〜Ｇynの電位降下分布を、電位分布発生回路
１０８出力Ｂy1〜Ｂynで再現する。各素子Ｆ1〜Ｆnの活
性化がほぼ一様に進行すると仮定すると、各素子を流れ
る素子電流ｉ1〜ｉnは、ほぼ等しく、その電流値は電流
モニタ回路１０３で検出される活性化電流Ｉ（１０９）
を用いて ｉave＝ｉ1＝ｉ2＝・・・＝ｉn＝Ｉ／ｎ （ｎは列方向素子数）で現される。
【０２５４】制御回路１６０６は、このｉaveを各素子
を流れる電流値として、各素子端子での電位降下量を算
出し、電位分布発生回路１６０８に設定する。これによ
り、電位分布発生回路１６０８出力Ｂy1〜Ｂynには、各
素子Ｆ1〜Ｆnの素子端子Ｇy1〜Ｇynと同じ電位降下分布
が実現される。この電位をバッファアンプ１０７出力Ｓ
y1〜ＳynによりＤy1〜Ｄyn端子に印加すれば、各素子Ｆ
1〜Ｆnの端子間に印加される電圧は素子番号、活性化の
進行によらずに一定にできる。
【０２５５】本参考例において、活性化進行と共に発生
する素子端子の電位の分布は以下のようにして計算して
いる。
【０２５６】活性化は、ほぼ、どの素子も同時に進行す
るものとして、電流モニタ回路１０で検出される活性化
電流Ｉ（１０９）から各素子Ｆ1〜Ｆnを流れる素子電流
値ｉ1〜ｉnを、 ｉave＝ｉ1＝ｉ2＝・・・＝ｉn＝Ｉ／ｎ （１） として見積もる。
【０２５７】この時、電位分布発生回路１０８出力端子
に出力すべき電位Ｂy1〜Ｂynは、配線抵抗値ｒ1〜ｒn≒
ｒを用いて、 Ｂy1＝−ｒ1×Σ｛ｋ＝１〜ｎ｝ｒk ≒−ｒ×ｎ×ｉave ≒−ｒ×Ｉ Ｂy2＝−ｒ2×Σ｛ｋ＝２〜ｎ｝ｒk＋Ｂy1 ≒−ｒ×(n-1)／ｎ×Ｉ＋（−ｒ×Ｉ） （２） … Ｂyn＝−ｒn×ｉn＋Ｂyn-1＋Ｂyn-2・・・・＋Ｂy1 ≒−ｒ×1/n×Ｉ＋・・・−ｒ×(n-1)/n ×Ｉ＋（−ｒ×Ｉ） ≒−1/2×ｒ×（ｎ＋１）×Ｉ として算出される。
【０２５８】活性化の進行に従って、制御回路１６０６
は活性化電流を測定し、上式により各出力電位Ｂy1〜Ｂ
ynを逐次算出する。引き続いて制御回路１６０６は、出
力電位Ｂy1〜Ｂynに対応したデジタル出カデータを電位
分布回路１６０８のラッチ回路３０３に転送する。素子
電流計測→出カデータの演算→ラッチ回路へのデータの
転送の一連の作業が完了すると、制御回路１６０６は、
Ｄ／Ａデータの更新を行うためにラッチクロック１１０
を全てのラッチ回路３０３に印加し、同期してデータの
更新を行う。これにより電位分布発生回路１６０８は素
子Ｆ1〜Ｆnの端子Ｇy1〜Ｇynに生じる電位分布量と同じ
電位分布を発生する。
【０２５９】図５（ａ），（ｂ）は、参考例１において
と同様、本参考例における活性化の開始と終了時に素子
Ｆ1〜Ｆnの両端に印加される電位分布を示したものであ
る。図５（ａ）は活性化開始直後の電圧分布を示してい
る。横軸は素子番号Ｆ1〜Ｆnであり、素子の位置を示し
ている。縦軸は素子両端の端子電圧を示している。活性
化の開始直後は前述したように各素子を流れる電流は小
さい。従って電源１０４から印加する活性化電位Ｅａｃ
＝１８Ｖが各素子の端子Ｇy1〜Ｇynに印加される。また
活性化電流がほとんど流れていないので電位分布発生回
路１０８の設定電流値もほぼ０となり、電位分布発生回
路１６０８出力Ｂy1〜Ｂyn及びバッファ１０７出力Ｓy1
〜Ｓynもほぼ０ｖになる。これにより各素子には一定の
印加電圧〜１８Ｖが印加され、活性化が進行する。
【０２６０】また図５（ｂ）は活性化終了時の電位分布
を示している。活性化の開始終了時は前述したように各
素子を流れる電流はほぼ２ｍＡになっている。従って電
源１０４から印加する活性化電位Ｅａｃ（印加端で１８
Ｖ）が各素子の端子Ｇy1〜Ｇynに印加される際に配線抵
抗の電位降下の影響で低下する。この時、電位分布発生
回路１６０８の設定電流値を２ｍＡとすれば電位分布発
生回路１６０８出力Ｂy1〜Ｂyn及びバッファ１０７出力
Ｓy1〜Ｓynの分布はＧy1〜Ｇynの分布と同じになる。こ
れにより各素子には一定の印加電圧〜１８Ｖが印加され
て活性化が行われる。
【０２６１】即ち、活性化の進行に伴って素子電流が増
加すると配線抵抗の影響で素子端に発生する電圧の分布
が常に変化する。このとき、制御回路１６０６は、活性
化の進行に応じて、電流モニタ１０３で逐次検出される
活性化電流値Ｉから、上式（２）にしたがって電位分布
発生回路１６０８出力Ｂy1〜Ｂynを算出し、電位分布発
生回路１６０８に含まれるラッチ回路３０３のＤＤ1〜
ＤＤnそれぞれについて、算出された値Ｂy1〜Ｂynに相
当する値を逐次更新し設定する。こうして、活性化の開
始から終了まで全ての素子が一定の電圧で活性化され
る。そして各素子の素子電流が２ｍＡに達したところで
活性化を終了する。
【０２６２】図２１は、１ライン毎に活性化を完了さ
せ、ラインを進めていく手順で活性化を行なう場合の、
制御回路１６０６による制御手順の一例である。図２１
は、１ラインについて示している。通常は基板１０１は
複数ラインを有するため、ライン数分繰り返してこの制
御手順が行われる。図２１において、まず、電流モニタ
１０３からの入力値より、電位分布Ｂy1〜Ｂynに相当す
るデジタル値を算出する（ステップＳ２７０１）。次
に、得られた値を、ラッチ回路ＤＤ1〜ＤＤnにセットす
る（ステップＳ２７０２）。この状態でラッチクロック
を電位分布発生回路に出力する（ステップＳ２７０
３）。これを、前述した活性化終了条件が満たされるま
で繰り返し、条件が満たされたなら、このラインについ
ては活性化を終了する（ステップＳ２７０４−ＹＥ
Ｓ）。次のラインがあるなら、ライン切換信号を出力し
て次のラインを選択する。一方、選択ラインの活性化が
終了していないなら、ステップＳ２７０１に戻って、ス
テップＳ２７０３で印加した活性化電圧に対する活性化
電流値を電流モニタ１０３から読み取り、再度ステップ
２７０１から繰り返す。なお、ステップ２７０３におい
て出力されるクロックは、制御回路１６０６の動作自体
を律するクロックなどを基に生成される所定周波数の信
号であってもよい。
【０２６３】以上説明したような方法で、活性化時に生
じた活性化電圧分布を補正することができ、全ての素子
の電子放出特性が均一化された。
【０２６４】なお、以上の説明においては、行配線Ｄx1
上の素子の活性化の説明を行ったが、他のライン上の素
子を活性化する際も全く同様に適用できる。このように
して全ての表面伝導型放出素子基板１０１の活性化を終
了する。
【０２６５】複数ラインを活性化する場合、上記したよ
うに、あるライン上の素子の活性化が完全に終了後にラ
イン選択回路１０２を切り替えて、他の活性化ラインの
活性化を行う方法（同時に１ラインずつ活性化）だけで
なく、活性化ラインを順次切り替えながら複数同時進行
で通電活性化を行ってもよい。この場合は、ライン毎に
活性化進行のばらつきがある可能性があるため、ライン
毎の平均素子電流を逐次メモリ等にストアする。ライン
を切替え時にメモリにストアされた平均素子電流を用い
て電位分布発生回路１６０８出力を高速に更新しながら
活性化を行う。この時、ライン毎に微妙に行方向配線抵
抗ｒ1〜ｒnが変化する場合は、この値もメモリ等にスト
アし、電位分布を更新する場合にライン毎の平均素子電
流値と共に適宜読み出して計算に使用してもよい。
【０２６６】また素子数ｎが大きくなった場合、活性化
電流計測→出カデータの演算→データ転送の一連の作業
は時間がかかる可能性があるため、各素子毎に並列して
処理することで時間の短縮が図れる。また本参考例にお
いて電位分布発生回路１６０８は表面伝導型放出素子基
板１０１の列方向配線数ｎと同じ数のＤ／Ａコンバータ
で構成したが、補償電位分布の形は図５（ａ），（ｂ）
に示すように緩やかに変化するため、Ｄ／Ａコンバータ
の数を間引いて、間引いた列方向配線端子に印加すべき
電位値を抵抗分割によって規定しても良い。これにより
Ｄ／Ａコンバータの数を減らして，計算時間の短縮やコ
ストダウンを可能とする。
【０２６７】また本参考例においては、電源１０４出力
を正として、端子Ｄx1から端子Ｄy1〜Ｄynに電流を流す
方向で活性化を行ったが、これとは極性を逆にして端子
Ｄy1〜Ｄynから端子Ｄx1側に電流を流すように活性化を
行ってもよい。この場合は、電位分布も逆になるため、
バッファアンプ１０７を（−１）倍の反転バッファアン
プとして、電流をソースするように設定することで全く
同様の効果が期待できる。
【０２６８】また本参考例においては、図１７中、Ｒy
で示される列方向配線抵抗の影響は、列方向配線の大き
さが表面伝導型放出素子の等価抵抗に比べ十分小さいと
して無視していた。しかしながら、取出し配線等の大き
さが大きくなって無視できない場合は、列方向配線抵抗
による電位降下の補償を行ってもよい。
【０２６９】以上説明したように、本参考例の通電活性
化装置によれば、活性過電流をモニタして１ライン中の
各素子の活性化電圧の分布を補正することで、全ての素
子の電子放出特性が均一化される。これにより、この電
子源基板を用いて輝度または濃度のばらつきが少ない高
品位な画像表示装置が実現される。
【０２７０】［参考例７］ 図１８により本発明の参考例７である表面伝導型放出素
子の通電活性化装置について説明する。図１８において
も、表面伝導型放出素子基板５０１は図６の基板１０１
と同じであり、装置全体の動作や活性化の手順等は参考
例６とほぼ同様なので省略する。
【０２７１】参考例７においては表面伝導型放出素子５
０１のライン選択回路５０２の駆動方法が参考例６のそ
れと異なっているので説明する。
【０２７２】図１９を参照してライン選択回路５０２の
駆動方法を説明する。
【０２７３】ライン選択回路５０２は、内部にｍ個のス
イッチング素子（ＳＷx1〜ＳＷxm）を備えるもので、各
スイッチング素子は、電源５０４の出力電位もしくは可
変電源５１３の出力電位のいずれか一方を選択し、表面
伝導型放出素子基板１０１の端子Ｄx1〜Ｄxmと電気的に
接続するものである。各スイッチング素子は、タイミン
グ発生回路１０５が出力する制御信号Ｖscanに基づいて
動作するものだが、実際には例えばＦＥＴ、リレーのよ
うなスイッチング素子を組み合わせる事により容易に構
成する事が可能である。
【０２７４】図１９においては１行目（Ｓx1）のライン
が選択され、行方向配線Ｄx1にのみ電源５０４の出力電
位が印加され、他のライン（Ｓx2〜Ｓxm）は可変電源５
１３の出力電位に接続されている。可変電源５１３の出
力電位は制御回路５０６が出力する非選択電位設定値５
１２により設定される。
【０２７５】本参考例においては、活性化電圧を印加し
ない非選択ライン（Ｓx2〜Ｓxm）に印加する電位である
非選択電位をグランドレベルでない電位にしている。こ
の理由を以下に記す。
【０２７６】行単位で通電活性化を行う場合、同一行上
で列方向に生じる電位降下の分布を列方向配線端子Ｄy1
〜Ｄynからの印加電位により補償するのが本実施例にか
かる電子源の製造方法の趣旨であるが、表面伝導型放出
素子基板が単純マトリクス構成であるため、列方向配線
端子Ｄy1〜Ｄynからの印加電位は通電活性化ラインだけ
でなく、通電活性化を行っていないラインの素子にも印
加される。むろん列方向配線端子Ｄy1〜Ｄynは最大でも
数Ｖと小さいが、通電活性化を行っていないラインの素
子への電位印加による消費電力増加を軽減する方が望ま
しい。そこで通電活性化を行っていないライン（非活性
化ライン）を束ね、これらのラインに接続された素子両
端に印加される電圧の絶対値を極力小さくするように、
束ねたラインに非選択電位設定値５１２を印加した。
【０２７７】この時、非選択電位設定値５１２は以下の
ようにして制御回路５０６で決定した。電位分布回路８
０８出力で各端子に発生する最大電位と最小電位の差を
電位降下量として算出する。具体的には図１８において
電位分布回路５０８出力Ｂy1〜Ｂynの最大電位分布量
は、 最大電位分布量＝Ｂy1電位−Ｂyn電位 で算出される。そこで、 非選択電位設定値５１２：Ｖoff＝−(１／２)×最大電
位分布量 と決定した。
【０２７８】本参考例においても、参考例１と同様に電
位分布回路１０８出力は電流モニタ回路５０３の活性化
電流値５０９（Ｉ）、配線抵抗値ｒ1〜ｒn≒ｒを用いて
以下のように算出できる。
【０２７９】 Ｂy1＝−ｒ1×Σ｛ｋ＝１〜ｎ｝ｒk ≒−ｒ×ｎ×ｉave ≒−ｒ×Ｉ … Ｂyn＝−ｒn×ｉn＋Ｂyn-1＋Ｂyn-2・・・・＋Ｂy1 ≒−ｒ×(1/n)×Ｉ＋・・・−ｒ×(n-1)/n ×Ｉ＋（−ｒ×Ｉ） ≒−(1/2)×ｒ×（ｎ＋１）×Ｉ 従って、非選択電位設定値５１２は、 Ｖoff＝−１／２×最大電位分布量 ＝−(１／２)×（Ｂy1電位−Ｂyn電位） ＝−(１／４)×ｒ×（ｎ−１）×Ｉ として算出される。
【０２８０】非選択ラインの電位をこのように設定して
駆動を行うと、非選択ライン上の素子両端には、 （Ｖoff−Ｂy1）≒（Ｖoff−Ｂyn）即ち、 −(１／４)×ｒ×（ｎ−５）×Ｉ≒(１／４)×ｒ×（ｎ＋３）×Ｉ の電圧が印加されることになる。
【０２８１】もし、非選択電位設定値５１２がグランド
レベルの場合、非選択ライン上の素子両端には、 （Ｖoff−Ｂy1）〜（Ｖoff−Ｂyn）は ｒx1 ≒ (１／２)×ｒ×（ｎ＋１）×Ｉ となるので、非選択ラインに、上記の非選択電位設定値
５１２を印加することで非選択ラインに接続された素子
両端に印加される電圧の絶対値が、ほぼ半分になった。
（通常ｎは１０００以上と大きいため。）図２０
（ａ），（ｂ）に、活性化開始直後と括性化終了それぞ
れの時点における、表面伝導型放出素子基板５０１の各
端子に印加される駆動電位波形の変化を示す。
【０２８２】図２０（ａ）は活性化開始直後、図２０
（ｂ）は活性化終了時点での各端子の駆動電位波形であ
る。
【０２８３】前述のように、各素子は駆動電圧１８Ｖ、
パルス幅１ｍｓのパルスで駆動される。図２０（ａ），
（ｂ）の波形（ａ）は、活性化を行う端子Ｄx1への駆動
波形を示し、これは電源５０４によって駆動される（駆
動電位１８Ｖ、パルス幅１ｍｓ）。波形（ｂ）は、活性
化を行っていない非選択ラインの端子Ｄx2〜Ｄxmへの駆
動波形を示し、これは非選択電位設定値５１２で設定さ
れる可変電源５１３によって駆動され非選択電位５１２
はＶoffで表される。波形（ｃ）と（ｄ）は、表面伝導
型放出素子基板５０１の列方向端子の駆動波形を示し、
これはバッファアンプ５０７で駆動される。波形（ｃ）
は、電位降下の最も小さな端子Ｄy1の駆動波形を、波形
（ｄ）は電位降下の最も大きな端子Ｄynの駆動波形を示
している。
【０２８４】図２０（ａ）に示す活性化開始直後におい
ては、活性化電流はそれ程流れていない。このため配線
抵抗での電位降下量も小さく、補償電位量や、非選択電
位設定値Ｖoffも小さい。一方、活性化が進行し、活性
化の終了時点では活性化電流が大きく流れる。このため
配線抵抗での電位降下量も大きくなり、図２０（ｂ）に
示すように補償電位量や、非選択電位設定値Ｖoffも大
きくなる。即ち、活性化の進行と共に逐次補償電位分布
が変化し常に設定した電圧＝１８Ｖが各素子に印加され
る。
【０２８５】なお各素子は、前述の様にパルス駆動され
る。この時、ライン選択回路５０２のパルス電位出力開
始は、電位分布を発生するバッファアンプ５０７のパル
ス出力の変化よりも遅れて出力を開始し、パルスが出力
を終了する場合はバッファアンプ５０７のパルス出力の
変化より先にパルス出力を終了するようにしたので、こ
れについて説明する。なお、この時間差は、図２０
（ａ），（ｂ）中、Δｔで表示されている。Δｔは数μ
ｓｅｃ程度である。
【０２８６】この時間差Δｔは、バッファアンプ出力の
アンプ毎の出力ばらつきにより、出カタイミングにチャ
ンネル間でディレイが生じるという問題に対応するため
のものである。つまり、ライン選択回路５０２のパルス
電圧出力が、電位分布を発生するバッファアンプ５０７
のパルス出力の変化よりも先に開始される場合がある。
この場合、出カタイミングにチャンネル間でディレイが
生じると、一瞬、選択ライン上の素子の一部しか十分な
駆動電圧が印加されない時間が生じる。この瞬間は、選
択ライン上の全ての素子が駆動されず、流れる活性化電
流が小さくなる。バッファアンプは選択ライン上の素子
がすべて十分駆動されていると仮定して算出された電位
を印加している。従って、この場合は設定より大きな駆
動電圧が素子に印加され、特性不均一を発生させる可能
性があった。
【０２８７】そこでライン選択回路５０２からのパルス
電位出力は、電位分布を発生するバッファアンプ５０７
のパルス出力の変化よりも遅れて開始され、バッファア
ンプ５０７のパルス出力の変化より先に終了される。こ
うすれば、バッファアンプの出カタイミングばらつきの
影響を回避できる。
【０２８８】本参考例のごとく、非選択ラインへ与える
電位をより列配線の電位に近くすることにより、表面伝
導型放出素子基板を活性化時に投入される投入電力をよ
り低減することができた。なお、オフセット電位の決定
方法は上述した方法だけでなく、表面伝導型放出素子基
板全体に印加される電力値が最小になるようにしてもよ
い。
【０２８９】以上説明したように、本参考例の通電活性
化装置によれば、活性化電流をモニタして１ライン中の
各素子の活性化電圧の分布を補正することで、全ての素
子の電子放出特性が均一化される。これにより、この電
子源基板を用いて輝度または濃度のばらつきが少ない高
品位な画像表示装置が実現される。
【０２９０】また通電活性化を行っていないラインに所
定の非選択電位を印加することで、非選択ラインの素子
への電圧印加による消費電力増加を軽減することができ
る。また、ライン選択のパルス電位出力開始を、バッフ
ァアンプからの活性化電位のパルス出力の変化よりも遅
れて出力を開始し、ライン選択のパルス出力を、バッフ
ァアンプからの活性化電位のパルス出力より先に終了す
ることで、バッファアンプからの出カタイミングにばら
つきがあっても、その影響を回避できる。
【０２９１】［参考例８］ 図３３により本発明の第８の実施例である表面伝導型放
出素子の通電活性化装置について説明する。この図３３
においても、表面伝導型放出素子基板７０１は図１の１
０１と同じであり、装置全体の動作や活性化の手順等は
実施例６とほぼ同様なので説明を省略する。
【０２９２】第６及び参考例７と異なり、参考例８で
は、表面伝導型放出素子７０１のライン選択回路７０２
に接続された電流モニタ回路が存在しない。その代り
に、電位分布発生回路７０８に発生すべき分布電位値を
格納した分布値メモリ７１２を具備し、このデータを制
御回路７０６からの指令によって、電位分布発生回路７
０８に転送できるようになっている。この理由について
説明する。
【０２９３】図２７（Ｂ）や図４１の活性化経過時間−
活性化電流の変化に示したように、通電活性化処理中、
素子電流は通電とともに増加し、やがて飽和する。第６
及び参考例７においては、最終的に表面伝導型放出素子
基板１０１上の各素子の素子電流が２ｍＡになるよう
に、電流モニタ回路で素子電流をモニタしながら通電活
性化処理を行っていた。しかしながら、活性化プロセス
の再現性が高く活性化経過時間と活性化電流の変化が、
表面伝導型放出素子基板７０１のいずれの素子を活性化
する場合に、ほぼ同じ場合は、電流モニタ回路によって
活性化進行をモニタしなくても、活性化の通電時間で活
性化終了を判断することが可能である。本実施例は、こ
のような活性化経過時間で活性化の終了を判断する活性
化方法を行う際、配線抵抗によりライン方向に生じる電
位降下を補償する方法を説明するものである。
【０２９４】参考例６，７と同様に、パルス幅１ミリ
秒、パルス周期１０ミリ秒、パルス高１８Ｖの活性化電
圧をパルスを印加し、活性化を行った。この時活性化素
子電流が２ｍＡ／素子得られるように、活性化を３０分
行った。このとき、図２７（Ｂ）や図４１に示すような
活性化経過時間−活性化電流の変化を３０分、予め測定
した。そして参考例６の（１）（２）式に従って、ある
活性化経過時間における活性化電流値から、電位分布発
生回路７０８から出力すべき電圧量を演算によって求
め、分布値補正メモリ７１２に格納した。
【０２９５】分布値補正メモリ７１２は、活性化経過時
間ｔと列方向配線番号１〜ｎでアドレシングされ、対応
した活性化経過時間において、各列方向配線番号１〜ｎ
で発生すべき電位補償値を設定出力値７１０として出力
し、対応する電位分布回路７０８のＤ／Ａコンバータの
値を設定する。これによって、各Ｄ／Ａコンバータには
独立な補償電位量が設定され、ラッチＣＬＫにより全出
力が同期して更新される。
【０２９６】図３４は、分布値補正メモリ７１２に格納
された補正電位値の一例を示すものである。図３４にお
いて、分布値補正メモリ７１２は、活性化経過時間ｔ＝
１分毎の補償電位量を格納した。活性化経過時間ｔ＝０
においては、列方向配線番号１〜ｎの補正電位値はすべ
て０Ｖであり、１分後は、−０．１Ｖから−０．３Ｖ。
２９分後は、−０．５Ｖから−３．０Ｖまでの補償電位
を発生する。即ち、分布値補正メモリ７１２は列方向配
線数ｎ×３０分の補償電位データを格納している。
【０２９７】図３５は、３０分の活性化を行った際に、
活性化の開始１分後と、終了間際の２９分後に素子Ｆ1
〜Ｆnの両端に印加される電圧分布を示したものであ
る。電位分布のグラフ図で横軸は素子番号Ｆ1〜Ｆnであ
り、素子の位置を示している。また縦軸は素子両端の素
子電圧を示している。活性化開始１分後に示すように、
活性化の、開始直後は前述したように各素子を流れる電
流は小さい。従って、電源７０４から印加する活性化電
位Ｅａｃ＝１８Ｖが各素子の端子Ｇy1〜Ｇynに印加され
る。また活性化電流がほとんど流れていない。また分布
値補正メモリ７１２の各値もほぼ０Ｖで、電位分布発生
回路１０８の設定電流値もほぼ０となり、電位分布発生
回路１０８出力Ｂy1〜Ｂyn及びバッファ１０７出力ｓy1
〜Ｓynもほぼ０Ｖになる。また図３５に示す活性化経過
時間２９分においては、分布値補正メモリ７１２の各値
が一番大きな補償電位を発生する。これにより各素子に
は一定の印加電圧〜１８Ｖが印加され、活性化が進行す
る。
【０２９８】なお、以上の説明においては、分布値補正
メモリ７１２は、活性化経過時間ｔ＝１分毎の補償電位
量を格納した。しかしながら活性化経過時間−活性化電
流プロファイルにおいて単位時間における活性化電流の
変化はいつも一定ではないため、実際のプロファイルに
あわせ、分布値補正メモリ７１２をアドレシングする活
性化経過時間ｔの間隔を調整することもできる。即ち、
単位時間における活性化電流の変化が大きい時間領域で
は分布値補正メモリ７１２をアドレシングする活性化経
過時間ｔの間隔を小さくし、単位時間における活性化電
流の変化が小さい時間領域では分布値補正メモリ７１２
をアドレシングする活性化経過時間ｔの間隔を大きくす
ることでメモリの容量を節約し、かつ制御性の高い電圧
補償が実現できる。
【０２９９】以上の各参考例によれば、表面伝導型放出
素子をマトリックス状に配線した表面伝導型放出素子基
板を通電活性化により製造する際に、配線抵抗と活性化
電流による電位降下の影響で、素子に印加される電圧に
不均一が生じて特性ばらつきが発生する現象を防いで、
多数の表面伝導型放出素子を単純マトリクス配線した電
子源が均一な電子放出特性を得られるような通電活性化
を実現できる。これにより、この電子源基板を用いて輝
度または濃度のばらつきが少ない高品位な画像表示装置
が実現された。
【０３００】また、通電活性化を行っていないラインに
所定の非選択電位を印加することで、より制御性が増
し、特に非選択電位を列配線の電位に近づけることによ
って、非選択ラインの素子への電圧印加による消費電力
増加を軽減することができる。また、ライン選択のパル
ス電位出力開始を、列配線電位のパルス出力の変化より
も遅れて出力を開始し、ライン選択のパルス出力を、列
配線電位のパルス出力より先に終了することで、電位の
出カ（接続）タイミングのばらつきの影響を回避でき
る。
【０３０１】以降の参考例では、複数のラインを同時に
選択し、該複数のラインのそれぞれに複数の接続される
素子に同時に通電を行う構成に特に有効な参考例を説明
する。
【０３０２】［参考例９］ 図４４は、本発明の参考例９の表面伝導型放出素子の通
電活性化装置の構成例を示すブロック図である。
【０３０３】図中、１０１は通電活性化をするための対
象となる表面伝導型放出素子基板である（本参考例９に
おける基板４４１０１には複数の表面伝導型放出素子が
マトリクス状に配線されており、既にフォーミング処理
が完了しているものとする）。基板４４１０１は不図示
の真空排気装置に接続された容器内に収容されており、
その容器内は１０の-４乗から-５乗（torr）程度に真空
排気されている。さらに行配線端子Ｄx1〜Ｄxm及び列配
線端子Ｄy1〜Ｄynを介して外部の電気回路と接続されて
いる。４４１０２は基板４４１０１における活性化する
ための行配線を選択するライン選択回路で、タイミング
発生回路４４１０５からのラインセレクト信号に従って
同時に２本以上の行配線を選択し、その選択した行配線
に電源４４１０４の電位を印加している。４４１０３は
電流検出回路で、選択した行配線に電圧印加した際、そ
の選択した各行配線に流れる電流を行毎に個別にモニタ
している。電流検出回路４４１０３は、検出用抵抗Ｒmo
nと、その検出用抵抗の両端に発生する電圧をサンプル
／ホールドするサンプルホールド回路と、この検出用抵
抗の両端に発生する電圧を計測する電圧計測器を備えて
いる。これらにより電源４４１０４から選択した行配線
に流れる電流Ｉfを検出し、その検出した電流値を活性
化電流値４４１０９として制御回路４４１０６に出力す
る。なお、検出用抵抗Ｒmonの抵抗値は、電流Ｉfが流れ
ることによる電圧降下で表面伝導型放出素子への印加電
圧が影響を受けないように十分小さな値に設定されてい
る。また電源４４１０４は制御回路４４１０６からの指
令値に応じて、表面伝導型放出素子基板４４１０１の各
行配線に印加する電位を決定している。
【０３０４】４４１０７はバッファアンプ回路で、タイ
ミング発生回路４４１０５からの制御クロックＨscan信
号に同期したタイミングで、表面伝導型放出素子基板４
４１０１の列配線の端子Ｄy1〜Ｄynに電位を印加する。
このバッファアンプ回路４４１０７の入力値、即ち、列
配線の端子Ｄy1〜Ｄynに印加する電位値は、画素電極駆
動回路４４１０８で決定される。
【０３０５】本参考例９においては、通電活性化の進行
状況を活性化時に流れる電流量（電流検出回路４４１０
３で検出される活性化電流４４１０９）で把握してい
る。そして、制御回路４４１０６は通電活性化開始の指
令とともに基板４４１０１の表面伝導型放出素子の活性
化を開始し、詳細は後述するが、活性化の進行状況に応
じて変化する列方向の素子の駆動電圧値の分布を逐次補
正する。即ち、メモリ４４１１１に格納された配線抵抗
値データと、電流検出回路４４１０３からの活性化電流
値４４１０９を参照して、活性化中の各素子の特性を補
償する電位値を算出し、この電位値を画素電極駆動回路
４４１０８に設定出力値４４１１０として設定する。こ
れにより画素電極駆動回路４４１０８は、この設定出力
値４４１１０に応じた駆動電電位を発生する。さらに、
この駆動電位はバッファアンプ４４１０７を通して、基
板４４１０１の列配線に印加される。これにより、活性
化されている各素子における素子電流と配線抵抗によっ
て生じる電圧分布が補正（電圧の差が抑制）され、活性
化中の各素子に常に一定の電圧が印加されることにな
る。また活性化の進行に応じて逐次画素電極駆動回路４
４１０８に設定する設定出力値４４１１０を更新するこ
とにより、活性化の終了時まで、その活性化されている
行の素子に印加される電圧分布が補正される。
【０３０６】また制御回路４４１０６は、電流検出回路
４４１０３で検出された活性化電流値４４１０９に基づ
いて活性化の進行をモニタし、ライン選択回路４４１０
２を介して電源４４１０４から電位が印加される行配線
を選択する。この動作の詳細も後述するが、制御回路４
４１０６は駆動ライン設定信号をタイミング発生回路４
４１０５に出力して駆動すべき（活性化すべき）行配線
を設定する。タイミング発生回路４４１０５は、電源４
４１０４とｍ本の行配線のいずれと接続するのかをライ
ンセレクト信号に応じて設定し、表面伝導型放出素子基
板４４１０１の活性化対象となる表面伝導型放出素子に
電源４４１０４の電位を印加する。なお、メモリ４４１
１１には、活性化の進行状況に応じて変化する列方向の
素子の駆動電圧値分布を補正するために、活性化電流値
と配線抵抗値とを格納しており、これらは制御回路４４
１０６により必要に応じて参照される。
【０３０７】次に、図４５を参照してライン選択回路４
４１０２の構成を説明する。
【０３０８】このライン選択回路４４１０２は、基板４
４１０１の行配線の数ｍに応じて内部にｍ個のスイッチ
ング素子（ＳＷx1〜ＳＷxm）を備えるもので、各スイッ
チング素子は、電源４４１０４の出力電位もしくは０
［Ｖ］（グランドレベル）のいずれか一方を選択し、そ
の選択した電位を表面伝導型放出素子基板４４１０１の
行配線端子Ｄx1〜Ｄxmに印加するものである。各スイッ
チング素子は、タイミング発生回路４４１０５が出力す
るラインセレクト信号に基づいて動作しており、例えば
ＦＥＴ、リレーのようなスイッチング素子を組み合わせ
ることにより容易に構成することができる。図４５にお
いては１行目（Ｓx1）と２行目（Ｓx2）の行配線が選択
され、基板４４１０１の行配線端子Ｄx1，Ｄx2にのみ電
源４４１０４の出力電位が印加され、他の行配線がグラ
ンドに接続されている状態を示している。
【０３０９】図４６は、画素電極駆動回路４４１０８の
構成を示す回路図である。
【０３１０】画素電極駆動回路４４１０８は、ｎ個のラ
ッチ回路４４３０１とＤ／Ａコンバータ４４３０２を備
え、表面伝導型放出素子基板４４１０１のｎ本の列配線
を駆動する駆動信号を発生する。制御回路４４１０６
は、後述する手順により活性化電流値４４１０９を基に
して、各列配線を駆動する駆動電位値Ｂy1〜Ｂynを逐次
更新する。制御回路４４１０６は駆動電位に対応した設
定出力値４４１０１（ＤＤ1〜ＤＤn）を画素電極駆動回
路４４１０８のラッチ回路４４３０１に転送する。
【０３１１】制御回路４４１０６は、活性化電流値４４
１０９の計測→設定出力値４４１１０の演算→ラッチ回
路４４３０１へのデータ転送といった一連の作業が完了
するとラッチクロックを全てのラッチ回路４４３０１に
出力する。これにより、Ｄ／Ａコンバータ４４３０２か
ら出力される駆動電位Ｂy1〜Ｂyが更新される。
【０３１２】次に本参考例９の装置を用いて、表面伝導
型放出素子基板４４１０１を活性化する手順について図
４４，図４７および図４８を参照して説明する。
【０３１３】活性化は全ての素子の素子電流Ｉfが目標
値となるように行う。この時、目標電流値は必要とする
電子放出量などから予め求められる。本参考例９におい
ては、最終的に表面伝導型放出素子基板４４１０１の各
素子の素子電流を２ｍＡになるように電流検出回路４４
１０３の出力をモニタしながら通電活性化処理を行っ
た。
【０３１４】以下に、活性化を行う処理の流れについて
説明する。
【０３１５】制御回路４４１０６は活性化開始の指令を
受信すると、基板４４１０１の素子を行単位で活性化す
るために、タイミング発生回路４４１０５、電源４４１
０４を制御する。
【０３１６】先ず、基板４４１０１の列配線端子Ｄy1〜
Ｄynをグランド電位になるように設定出力値４４１１０
を画素電極駆動回路４４１０８に設定する。また行配線
端子Ｄx1〜Ｄxmには順次活性化電位Ｅacをパルス状に印
加する（例えば、パルス幅１ミリ秒、パルス高１８
Ｖ）。これにより表面伝導型放出素子基板４４１０１に
は行単位に順次パルス電圧が印加され、基板４４１０１
の素子の活性化が行単位で行われる。なお、詳細は後述
するが、時間短縮のため、この参考例では活性化処理を
２行単位として同時に行った。
【０３１７】以下、行単位で通電処理を行う場合に、給
電端からの距離に依存して生じる素子特性のばらつきを
補正するために、本参考例９で用いた方法を説明する。
本参考例９では、行配線端子Ｄx1とＤx2の２本の行配線
に接続された表面伝導型放出素子を同時に駆動する際、
２本の行配線の１本に注目し、行配線端子Ｄx1に接続さ
れた１行目の行配線に接続されたｎ個の素子を活性化す
る場合について説明する。
【０３１８】活性化電圧を印加している１行目の行配線
（端子Ｄx1）に接続された表面伝導型素子群に着目す
る。図４７では、各素子の配線抵抗を含めたモデルで表
面伝導型放出素子群４４４０１を表し、この素子群を通
電活性化する様子を図４７を参照して説明する。
【０３１９】図４７において、Ｆ1〜Ｆnは行配線端子Ｄ
x1に接続された１行目の行配線に接続された表面伝導型
放出素子、ｒ1〜ｒnは１行目の行配線における各部の配
線抵抗、Ｒyは各列配線Ｄy1〜Ｄynの給電端（バッファ
アンプ４４１０７の出力端）から表面伝導型放出素子ま
での配線抵抗である。ここでは行配線は一定の線幅、厚
さ、材料で形成されるように設計されるため、製造上の
ばらつきを除けば配線抵抗ｒ1〜ｒnはほぼ等しいと考え
る。また各列配線は一般にどれも等しく設計されるため
各列配線の配線抵抗Ｒyもほぼ等しいと考える。なお、
通電活性化の前後で表面伝導型放出素子の等価抵抗値は
変化（減少）するが、各列配線の配線抵抗Ｒyの値に比
べ各素子の等価抵抗は非常に大きい。このため本参考例
９のように２本の行配線を同時に駆動して通電活性化を
行った場合でも、配線抵抗Ｒy両端での電圧降下量は非
常に小さくなるため、この配線抵抗Ｒyによる影響は無
視する。また、表面伝導型放出素子Ｆ1〜Ｆnの等価抵抗
値は、行配線における配線抵抗ｒ1〜ｒnに比べて大きく
設計されている。
【０３２０】図４７における表面伝導型放出素子群４４
４０１を活性化するため、制御回路４４１０６はタイミ
ング発生回路４４１０５を介してライン選択回路４４１
０２を制御して、活性化電位Ｅacを出力する電源４４１
０４、電流検出回路４４１０３を行配線端子Ｄx1に接続
する。これにより端子Ｄx1に接続されている１行目の行
配線に接続された表面伝導型放出素子が活性化電位Ｅac
で駆動されることになる。
【０３２１】一方、行配線端子Ｄx1に接続された行配線
上の素子のもう一方の電極端子である列配線端子Ｄy1〜
Ｄynには、バッファアンプ４４１０７よりの電圧が印加
される。バッファアンプ４４１０７は、各素子Ｆ1〜Ｆn
からの活性化電流ｉ1〜ｉnをシンクするように動作する
が、その出力電位値は、画素電極駆動回路４４１０８に
よって決定される。
【０３２２】画素電極駆動回路４４１０８の出力設定方
法を説明するため、通電活性化を行う際の各素子への駆
動電圧分布について説明する。
【０３２３】通電活性化を行う際、各素子を流れる素子
電流は図４１に示すような変化をする。即ち、活性化の
開始時は素子電流はほとんど流れず、通電時間の経過と
共に素子電流が流れ、やがて飽和する。この時、行配線
端子Ｄx1と接続する１行目の行配線に接続された各素子
の端子電位Ｇy1〜Ｇynをモニタすると、その行配線の配
線抵抗ｒ1〜ｒnによる影響のために端子電位Ｇy1〜Ｇy
は図４８に示すように変化する。この端子電位の変化
は、素子の活性化の進行と共に大きくなり、活性化の終
了時に最も大きくなる。例えば、活性化電流２ｍＡ／１
素子、配線抵抗ｒ1〜ｒn＝１０ｍΩ、素子数ｎ＝１００
０の場合、給電端から最も遠い素子Ｆnの端子電位Ｇyn
においては、もっとも左端の素子と比べて、 ΔＶ＝｛(１／２)×１０００×１００１×２ｍＡ×１０
ｍΩ｝−２ｍＡ×１０００×１０ｍΩ≒１０Ｖ もの電位差が生じることになる。
【０３２４】そこで、この電位差分布と同じ電位分布を
画素電極駆動回路４４１０８で発生させ、各素子に生じ
る電圧分布をキャンセルする様にバッファアンプ４４１
０７から出力される駆動信号Ｓy1〜Ｓynにより列配線端
子Ｄy1〜Ｄynを駆動する。
【０３２５】即ち、活性化の進行に伴って、各素子Ｆ1
〜Ｆnに流れる活性化電流と配線抵抗ｒ1〜ｒnによって
端子電位Ｇy1〜Ｇynに生じる電位降下の分布を制御回路
４４１０６で演算し、その分布を補正するような設定出
力値を画素電極駆動回路４４１０８のラッチ回路４４３
０１にラッチし、Ｄ／Ａコンバータ４４３０２の出力値
を設定する。こうして、駆動電位Ｂy1〜Ｂynにおいて電
位降下補償分布を再現できる。各素子Ｆ1〜Ｆnの活性化
がほぼ一様に進行すると仮定すると、各素子を流れる素
子電流ｉ1〜ｉnはほぼ等しく、その電流値は電流検出回
路４４１０３で検出される電流値Ｉを用いて、 ｉave＝ｉ1＝ｉ2＝・・・＝ｉn＝Ｉ／ｎ で表され
る。
【０３２６】この時、各素子Ｆ1〜Ｆnに流れる電流と配
線抵抗ｒ1〜ｒnによって端子電位Ｇy1〜Ｇynに生じる電
位降下分布、即ち、画素電極駆動回路４４１０８から出
力される駆動電位Ｂy1〜Ｂynは、配線抵抗値ｒ1〜ｒnと
ｉaveを用いて、 Ｂy1＝−ｒ1×ｎ×ｉave Ｂy2＝−ｒ2×（ｎ−１）×ｉave＋Ｂy1 ・ ・ Ｂyn＝−ｒn×ｉave＋Ｂyn-1＋Ｂyn-2・＋・・・・・・＋Ｂy1 … 式（３） として算出される。
【０３２７】制御回路４４１０６は、各素子の活性化の
進行に従って変化する活性化電流を測定し、上式（３）
により各出力電位Ｂy1〜Ｂynを逐次算出し、それに伴っ
て設定出力値４４１１０を求め、画素電極駆動回路４４
１０８のラッチ回路４４３０１に転送してラッチする。
こうして活性化電流４４１０９の計測→設定出力値４４
１１０の演算→ラッチ回路４４３０１への設定出力値の
転送といった一連の作業が完了すると、制御回路４４１
０６は、Ｄ／Ａデータの更新を行うためにラッチクロッ
クを全てのラッチ回路４４３０１に印加しデータの更新
を行う。これにより、画素電極駆動回路４４３０８は素
子Ｆ1〜Ｆnの端子Ｇy1〜Ｇynに生じる電位分布と同じ電
位分布を発生する。こうして各素子Ｆ1〜Ｆnの端子間に
印加される電圧は素子の位置、活性化の進行によらずに
ほぼ一定にすることができる。
【０３２８】図４８（ａ）（ｂ）は、活性化の開始と終
了時に素子Ｆ1〜Ｆnの両端に印加される電圧分布を示し
たものである。
【０３２９】図４８（ａ）は活性化開始直後の電圧分布
を示している。図４８において、横軸は素子番号Ｆ1〜
Ｆnを示し、これは素子の位置に対応している。また縦
軸は素子の電極間に印加される端子電圧を示している。
図４８（ａ）に示す活性化の開始直後では、前述したよ
うに各素子を流れる電流は小さい。従って電源４４１０
４から印加する活性化電位Ｅac＝１８［Ｖ］が各素子の
端子Ｇy1〜Ｇynに印加される。またこの時点では活性化
電流がほとんど流れていないので、画素電極駆動回路４
４１０８の設定電流値もほぼ“０”となり、画素電極駆
動回路４４１０８の駆動出力電位Ｂy1〜Ｂyn及びバッフ
ァアンプ４４１０７の出力Ｓy1〜Ｓynもほぼ０［Ｖ］に
なる。これにより各素子には一定の電圧（約１８Ｖ）が
印加され、活性化が進行する。
【０３３０】また図４８（ｂ）は活性化終了時の電圧分
布を示している。活性化の終了時は前述したように各素
子を流れる電流はほぼ２ｍＡになっている。従って、電
源４４１０４から印加する活性化電位Ｅac＝１８［Ｖ］
が、各素子の端子Ｇy1〜Ｇynに印加される際、配線抵抗
による電位降下の影響で低下する。この時、画素電極駆
動回路４４１０８の設定出力値を２ｍＡとすれば、画素
電極駆動回路４４１０８から出力される駆動電位Ｂy1〜
Ｂyn及びバッファアンプ４４１０７から出力される駆動
信号Ｓy1〜Ｓｙの分布は端子Ｇy1〜Ｇynにおける電位分
布と同じになる。これにより各素子には、略一定の電圧
（約１８Ｖ）が印加されて活性化が行われる。
【０３３１】即ち、活性化の進行に伴って素子電流が増
加すると、配線抵抗の影響で素子に印加される電圧分布
が変化する。この時、電位分布量を算出して画素電極駆
動回路４４１０８の設定出力値４４１１０として設定
し、画素電極駆動回路４４１０８駆動電位Ｂy1〜Ｂynを
逐次更新することにより、活性化の開始から終了まで全
ての素子が一定の電圧で活性化される。そして各素子の
平均素子電流ｉaveが２ｍＡに達したところで活性化を
終了した。
【０３３２】上述した説明においては、行配線端子Ｄx1
に接続された１行目の行配線の素子の活性化の説明を行
ったが、他の行配線に接続された素子を活性化する際も
全く同様に適用できる。本参考例９においては、活性化
する行配線を順次切り替えながら、複数行を同時に通電
活性化を行っていた。この参考例９では、２本の行配線
に接続されている素子を同時に通電活性化処理してい
る。このため、同時に通電活性化するための行配線の選
択に関して考慮が必要となった。この点に関して以下説
明する。
【０３３３】通電活性化処理を短時間で終らせるため
に、本参考例９では、同時に複数の行配線を選択して通
電活性化処理を行った。即ち、本参考例９においては、
２本の行配線を同時に選択して駆動しながら通電活性化
処理を行った。
【０３３４】前述したように本参考例９では、通電活性
化時に、活性化電流と配線抵抗により生じる各素子の印
加電圧の不均一を、画素電極駆動回路４４１０８から出
力する電位を制御することにより補償している。本参考
例９の基板４４１０１は、複数の表面伝導型放出素子を
単純マトリクス配線によって接続して構成している。従
って、２ライン分の表面伝導型放出素子を同時に活性化
する場合、画素電極駆動回路４４１０８は２本の行配線
に対して共通な補償電位を出力するため、各行配線には
同じ補償電圧が印加されることになる。この時、２ライ
ン分の表面伝導型放出素子の活性化特性が全く同じ場合
は同じ補償電圧を印加して補償ができる。しかしながら
実際には、製造ばらつきにより、各行配線の配線抵抗値
にばらつきが生じたり、個々の行配線毎に活性化の進行
速度が異なるなどして、２本の行配線に印加すべき補償
電位を異ならせる必要がある。
【０３３５】このように同時に複数の行配線に接続され
た表面伝導型放出素子の活性化を行う場合、印加すべき
補償電圧が異なる場合に対応するため、本参考例９で
は、活性化の進行と共に同時に活性化する行配線を逐次
変更し、活性化の進行が同じ行配線２本を同時に駆動し
た。この詳細について図４９のフローチャートにより説
明する。説明を分かりやすくするため、素子基板４４１
０１の行配線の数ｍを“４８０”として以下に説明す
る。
【０３３６】図４９は本参考例９の制御回路４４１０６
による活性化処理の制御工程を示すフローチャートであ
る。
【０３３７】まずステップＳ１で、活性化開始の指令に
より、制御回路４４１０６は通電活性化処理を開始す
る。ここでは先ず、活性化の開始時の初期駆動条件を設
定する。この初期駆動条件として設定する項目は、画素
電極駆動回路４４１０８への設定出力値４４１１０の設
定と、タイミング発生回路４４１０５に指示する同時駆
動する行配線の設定の２つである。
【０３３８】画素電極駆動回路４４１０８への初期電位
値の設定は以下のように行った。活性化処理の開始時、
各素子を流れる活性化電流はそれ程大きくないため、活
性化電流と配線抵抗により生じる各素子における印加電
圧の不均一の問題は生じない。従って、画素電極駆動回
路４４１０８から出力する補償電位は全て０［Ｖ］とな
るように設定する。また、行配線への通電は２本同時に
行うため、４８０本の行配線を２４０ブロックの通電処
理単位に分割する。この２４０ブロックの割付を行うの
が“同時駆動ラインの設定”である。なお、活性化処理
の開始時点においては、どの行配線も同一と考えてよい
ため、どのように２本の行配線を組み合わせても問題は
ない。ここでは、活性化電圧の印加時に、素子基板４４
１０１上に均等に電力が印加されるように、以下のよう
に行配線の組み合わせを設定した。
【０３３９】 ブロック１：１番目の行配線と２４１番目の行配線 ブロック２：２番目の行配線と２４２番目の行配線 ・ ・ ブロック２４０：２４０番目の行配線と４８０番目の行配線 次にステップＳ２では、ステップＳ１での設定に基づい
て駆動条件を設定した後、活性化処理を開始する。ここ
では２本の行配線ずつ駆動を行う。駆動する行配線の選
択は、上述したステップＳ１における同時駆動ラインの
設定値に基づいて決められ、これに基づく駆動ライン設
定信号がタイミング回路４４１０５に出力される。タイ
ミング発生回路４４１０５は、この設定信号に基づいて
ラインセレクト信号をライン選択回路４４１０２に出力
し、ライン選択回路４４１０２により選択された２本の
行配線に、電源４４１０４からの出力電位が同時に印加
される。またこの時、基板４４１０１上の選択された行
配線に接続された素子の活性化の進行状況をモニタし
て、各素子における活性化電流とそれら行配線の配線抵
抗により生じる電位降下の補償量を算出するため、電流
検出回路４４１０３により検出した各行配線を流れる活
性化電流４４１０９を入力し、その検出した電流値をメ
モリ４４１１１に格納する。
【０３４０】次にステップＳ３に進み、それぞれ２本の
行配線（１ブロック）ずつの活性化処理と電流検出を２
４０ブロック分に対して行ったかどうかを調べ、そうで
なければステップＳ２に戻り、次のブロックへの通電活
性化処理と各行配線における電流検出を行う。
【０３４１】こうして全ブロックに対する活性化処理が
一通り行われるとステップＳ４に進み、各素子の活性化
の進行により、活性化電流と配線抵抗により生じる電位
降下の補償電位を算出する。ここでは前述の式（３）に
より、各行配線毎の活性化電流と配線抵抗とから補償電
位値を算出することが可能である。各行配線において配
線抵抗ｒ1〜ｒnはほぼ等しいと考えてよく、各行配線ご
とのばらつきのみを補正するため、各行配線毎の配線抵
抗値を予め測定してメモリ４４１１１に格納しておく。
上述した２本の行配線を同時に駆動している際も、電流
検出回路４４１０３により各行配線の活性化電流を検出
し、前述のステップＳ２に従ってメモリ４４１１１に格
納した各ライン毎の活性化電流値と配線抵抗値を用いて
各ライン毎に補償電位値を算出する。
【０３４２】次にステップＳ５に進み、活性化の進行に
より、印加すべき補償電位値が各行配線毎に変化するた
め、同時に選択して電圧を印加する行配線の組み合わせ
も逐次更新する必要がある。そこで、このステップＳ４
では、同時に選択して駆動する行配線の設定を行う。先
ず、その行配線を流れる活性化電流が目標値（２ｍＡ／
１素子当り）に達した行配線は活性化が終了しているた
め次に選択するための行配線から除外する。そして次に
活性化をすべき行配線を選択するために、ステップＳ２
で算出した補償電位値が大きいものから順に並べ、補償
電位値の似た行配線を２本ずつ同時に選択する。この
時、選択される行配線として隣り合った２本の行配線同
士が選択されると、表面伝導型放出素子基板の一部に電
力が集中してしまう可能性がある。そこで１番目〜４８
０番目の行配線のうち１番目〜２４０番目の行配線をブ
ロックＡ、２４１番目〜４８０番目の行配線をブロック
Ｂとして、同時に選択される２本の行配線をブロックＡ
とブロックＢから各１本ずつ選択するようにした。
【０３４３】こうしてステップＳ６に進み、基板４４１
０１の全ての行配線に接続された素子の活性化が終了し
たかどうかを判断し、各行配線を流れる電流値が目標値
に達してすべての素子の活性化が終了したと判断される
と活性化を終了する。また全ての素子の活性化が終了し
ていない場合はステップＳ２に戻って、再びスクロール
駆動を開始する。この時の同時に選択する行配線の組み
合わせと画素電極駆動回路４４１０８からの補償電位値
は、前述のステップＳ３およびＳ４で設定された値を用
いる。
【０３４４】このようにして基板４４１０１の素子の活
性化を終了する。このように、活性化電流と配線抵抗に
よる電圧降下を補償するため画素電極駆動回路４４１０
８の出力Ｂy1〜Ｂynを逐次更新することにより、活性化
の開始から終了まで全ての素子が略一定の電圧で均一に
活性化され、かつ２本の行配線を同時に選択して駆動す
ることにより、１本ずつ駆動していた場合に比べ半分の
処理時間で通電活性化処理が完了できる。
【０３４５】なお、本参考例９においては、電源４４１
０４の出力電圧を正極性とし、行配線端子Ｄx1から列配
線端子Ｄy1〜Ｄynに電流を流す方向で活性化を行うよう
に説明したが、これと極性を逆にして列配線端子Ｄy1〜
Ｄynから行配線端子Ｄx1側に電流を流すようにして活性
化を行ってもよい。この場合は、電位分布も逆になるた
め、バッファアンプ４４１０７を（−１）倍の反転バッ
ファアンプとして電流をソース側とするように設定する
ことで全く同様の効果が期待できる。
【０３４６】また本参考例９において、画素電極駆動回
路４４１０８は基板４４１０１の列配線数ｎと同じ数の
Ｄ／Ａコンバータを用いて構成したが、補償電位分布の
形は図４８に示すように緩やかに変化するため、Ｄ／Ａ
コンバータの数を少なくして、間引いた列配線端子に印
加すべき電位値を抵抗分割によって規定しても良い。こ
れにより、画素電極駆動回路４４１０８のＤ／Ａコンバ
ータの数を減らしてコストダウンを可能とする。
【０３４７】また列配線方向の素子数ｎが大きくなった
場合、電流検出回路４４１０３における電流計測→設定
出力値４４１１０の演算→画素電極駆動回路４４１０８
へのデータ転送等の一連の作業は時間がかかる可能性が
ある。これを処理する際、各素子毎に並列して処理した
り、活性化電流値と配線抵抗値と各素子の位置とから設
定出力値４４１１０を発生するようなデータを記憶した
ルックアップテーブル（ＬＵＴ）を用いることで時間の
短縮が図れる。
【０３４８】また、設定出力値４４１１０の更新時間間
隔も、本参考例９に示したように、１スクロール毎に行
わなくても、活性化の進行速度に合わせて適宜行うよう
にしてもよい。
【０３４９】以上説明したように本参考例９の通電活性
化装置によれば、全ての素子の電子放出特性が均一化さ
れる。これにより、この電子源基板４４１０１を用いて
輝度または濃度のばらつきが少ない高品位な画像表示装
置が実現された。
【０３５０】［参考例１０］ 図５０は、本発明の参考例１０の表面伝導型放出素子の
通電活性化装置の構成を示すブロック図で、前述の参考
例９の構成と共通する部分は同じ番号で示し、その説明
を省略する。この参考例１０では、活性化時、同時に通
電駆動する行配線の選択方法が前述の参考例９と異なっ
ており、これにより一層通電処理時間の短縮化を実現し
たので以下に説明する。
【０３５１】本参考例１０においては、同時に通電駆動
する行配線の数を活性化処理の開始時から終了時まで一
定とせず逐次変更した。これを実現するために同時選択
ライン数決定回路４４１１２を備えている。このように
活性化の際の同時に選択する行配線の数を増やすことに
より通電処理時間は短縮化できるが、その一方、同時に
選択する行配線数をむやみに増やすことはできず、以下
の様な制限がある。 （１）配線抵抗Ｒyに生じる電位降下の影響 今まで、図４７の等価回路で列配線の配線抵抗Ｒyの影
響は小さいとして無視してきた。しかしながら同時に通
電駆動する行配線の数が増えると、配線抵抗Ｒyで生じ
る電位降下の影響が無視できなくなり、上述した電位降
下を補償できる効果が損なわれてしまう。（２）表面伝
導型放出基板への投入電力の問題 同時に複数の行配線に通電して駆動する場合、１本ずつ
駆動する場合に比べて表面伝導型放出素子基板４４１０
１に多くの電力が投入されることになる。一般に表面伝
導型放出素子基板４４１０１は、ガラス等のように熱伝
導率の悪い材料を使用する場合が多いため、余りに大量
の電力を投入すると表面伝導型放出素子基板４４１０１
を熱で破壊する可能性がある。
【０３５２】このような制限を考慮して、各素子の活性
化の進行状況に応じて最適な、同時選択する行配線の数
を決定するのが同時選択ライン数決定回路４４１１２で
ある。
【０３５３】本参考例１０において、同時選択ライン数
決定回路４４１１２は上記した制限のうち、投入電力の
制限の方が厳しかったため、投入電力を基に同時に選択
する行配線の数を最大１０本から最小２本の間で活性化
の進行と共に変化させた。
【０３５４】この詳細について図５１のフローチャート
を参照して説明する。ここでは説明を分かりやすくする
ため、表面伝導型放出素子基板４４１０１の行配線数ｍ
が２４０本として説明する。
【０３５５】まずステップＳ１１で、活性化開始の指令
により、制限回路４４１０６は通電活性化を開始する。
ここでは先ず、活性化の開始時の初期駆動条件の設定を
行う。初期駆動条件として設定する項目は、画素電極駆
動回路４４１０８から出力する初期電位値の設定と、同
時に選択して駆動する行配線の設定の２つである。
【０３５６】画素電極駆動回路４４１０８の初期電位値
設定は以下のように行った。駆動開始時には活性化電流
はそれ程流れないため、活性化電流と配線抵抗により生
じる各素子に印加される電圧の不均一の問題は生じな
い。従って、画素電極駆動回路４４１０８から印加する
補償電位量は全て０［Ｖ］となるように設定する。ま
た、通電は最初、１０本の行配線を同時に駆動するた
め、２４０本の行配線を通電処理する場合、２４ブロッ
クの通電処理単位に分けられる。ここでは、活性化電圧
の印加により表面伝導型放出素子基板４４１０１に均等
に電力が印加されるように、以下のように組み合わせを
設定した。
【０３５７】 ブロック１：１番目、２５番目、４９番目…２１７番目の行配線 ・ ・ ブロック２４：２４番目、４８番目、７２番目…２４０番目の行配線 次にステップＳ１２に進み、ステップＳ１１での設定に
基づいて駆動条件を設定した後、活性化を開始する。こ
こでは同時選択ライン数決定回路４４１１２で決められ
た本数の行配線ずつ同時に選択して駆動する。この駆動
する行配線の選択は、ステップＳ１１で設定された同時
駆動ラインの設定値に基づいて決められ、駆動ライン設
定信号としてタイミング回路４４１０５に出力される。
タイミング発生回路４４１０５は、この駆動ライン設定
信号に応じてラインセレクト信号を出力し、ライン選択
回路４４１０２で２本の行配線に同時に電源４４１０４
よりの電位が印加される。またこの時、電流検出回路４
４１０３で活性化の進行状況を電流値をもとにモニタす
る。即ち、電流検出回路４４１０３により各行配線を流
れる電流値を検出してメモリ４４１１１に格納する。こ
うして格納された値をもとに、後続のステップＳ１４で
活性化電流と配線抵抗により生じる電位降下の補償量を
算出する。
【０３５８】次にステップＳ１３に進み、１スクロール
の終了を検出するまで、全ブロックの通電活性化処理と
各行配線における電流検出を行う。
【０３５９】次にステップＳ１４に進み、活性化の進行
により、活性化電流と配線抵抗により生じる電位降下の
補償電位を算出する。ここでは前述の式（３）により、
各行配線毎の活性化電流と配線抵抗から補償電位値を算
出することが可能である。各行配線において配線抵抗ｒ
1〜ｒnはほぼ等しいと考えてよく、行配線ごとのばらつ
きのみを補正するため、各行配線の配線抵抗値を予め測
定してメモリ４４１１１に格納しておく。そして複数の
行配線を同時に駆動中も、電流検出回路４４１０３によ
り行配線毎の活性化電流を検出し、前述のステップＳ１
２に従ってメモリ４４１１１に格納した各行配線の活性
化電流値と配線抵抗値を用いて各行配線の補正電位値を
算出する。
【０３６０】次にステップＳ１５に進み、活性化の進行
により、印加すべき補償電位値が行配線毎に変化するた
め、同時に選択する行配線の組み合わせも逐次更新する
必要がある。そこで、同時に駆動する行配線の設定を行
う。ここでは先ず、活性化電流が目標値（２ｍＡ／１素
子）に達した行配線に接続されている素子は全て活性化
が終了しているため、その行配線を選択することはない
ため選択すべき行配線から除外する。次に、同時選択ラ
イン数決定回路４４１１２がパネル投入電力量を基に同
時に駆動すべき行配線数（以下、Ｘ）を“２”から“１
０”の間で決定する。次に活性化をすべき行配線を、ス
テップＳ１２で算出した補償電圧値が大きい行配線から
順に並べ、補償電位値の似た行配線をＸ本ずつ同時選択
する行配線として設定する。ここでスクロール駆動と
は、行配線にパルス電圧を印加する構成において、ある
行配線にパルス電圧を印加して、次のパルスを印加する
までの間に、他の行配線に（順次）パルスを印加するこ
とをいう。
【０３６１】こうしてステップＳ１６に進み、全ての行
配線の活性化電流値が目標値に達したか判断し、目標値
に達した場合は活性化を終了する。一方、まだ活性化が
終了していない場合はステップＳ１２に戻って、再びス
クロール駆動を開始する。この時の同時に選択する行配
線の組み合わせと画素電極駆動回路４４１０８からの補
償電位値は、前述のステップＳ３，ステップＳ４で設定
された値を用いる。ここでスクロール駆動とは、行配線
にパルス電位を印加する構成において、ある行配線にパ
ルス電位を印加して、次のパルスを印加するまでの間に
他の行配線に（順次）パルスを印加することをいう。
【０３６２】このようにして表面伝導型放出素子基板４
４１０１の活性化を終了する。活性化電流と配線抵抗に
よる電位降下を補償するため画素電極駆動回路４４１０
８の出力電位Ｂy1〜Ｂynを逐次更新することで活性化の
開始から終了まで全ての素子が略一定の電圧で均一に活
性化され、かつ複数行配線を同時に選択して駆動するこ
とにより、１本の行配線ずつ選択して駆動していた場合
に比べて、約１／４以下の処理時間で通電活性化処理が
完了した。
【０３６３】なお、本参考例１０では、同時に選択駆動
する行配線の数を“２”から“１０”の間で変化させた
が本発明はこれに限定されるものでなく、上述した範囲
内でさらに大きく変化させても良い。
【０３６４】なお、本参考例や他の参考例は、複数の機
器（例えばホストコンピュータ，インタフェイス機器，
リーダ，プリンタなど）から構成されるシステムに適用
しても、一つの機器からなる装置（例えば、複写機，フ
ァクシミリ装置など）に適用してもよい。
【０３６５】また、本参考例や他の参考例の目的は、前
述した参考例の機能を実現するソフトウェアのプログラ
ムコードを記録した記憶媒体を、システムあるいは装置
に供給し、そのシステムあるいは装置のコンピュータ
（またはＣＰＵやＭＰＵ）が記憶媒体に格納されたプロ
グラムコードを読出し実行することによっても達成され
る。
【０３６６】この場合、記憶媒体から読出されたプログ
ラムコード自体が前述した参考例の機能を実現すること
になり、そのプログラムコードを記憶した記憶媒体は本
発明を構成することになる。
【０３６７】プログラムコードを供給するための記憶媒
体としては、例えば、フロッピディスク，ハードディス
ク，光ディスク，光磁気ディスク，ＣＤ−ＲＯＭ，ＣＤ
−Ｒ，磁気テープ，不揮発性のメモリカード，ＲＯＭな
どを用いることができる。
【０３６８】また、コンピュータが読出したプログラム
コードを実行することにより、前述した参考例の機能が
実現されるだけでなく、そのプログラムコードの指示に
基づき、コンピュータ上で稼働しているＯＳ（オペレー
ティングシステム）などが実際の処理の一部または全部
を行い、その処理によって前述した参考例の機能が実現
される場合も含まれる。
【０３６９】さらに、記憶媒体から読出されたプログラ
ムコードが、コンピュータに挿入された機能拡張ボード
やコンピュータに接続された機能拡張ユニットに備わる
メモリに書込まれた後、そのプログラムコードの指示に
基づき、その機能拡張ボードや機能拡張ユニットに備わ
るＣＰＵなどが実際の処理の一部または全部を行い、そ
の処理によって前述した参考例の機能が実現される場合
も含まれる。
【０３７０】なお、本参考例では、複数の行配線の中か
ら複数本の行配線を選択して電位を印加し、列配線の全
てに電位分布を補正する電位を印加し、その選択された
行配線を流れる電流値を検出するようにしたが、本発明
はこれに限定されるものでなく、行配線と列配線とを入
れ替えて、列配線の中の選択した配線に電位を印加し、
電位分布を全ての行配線に印加する電位により補正して
も良い。
【０３７１】以上説明したように本参考例によれば、表
面伝導型放出素子をマトリクス状に配線した表面伝導型
放出素子基板を通電活性化により製造する際に、活性化
時に配線抵抗と活性化電流による電位降下の影響で、素
子に印加される電圧に不均一が生じて特性ばらつきが発
生する現象を防いで、多数の表面伝導型放出素子を単純
マトリクス配線した電子源が均一な電子放出特性を得ら
れるような通電活性化を実現できるようになった。
【０３７２】同時に、非常に多くの素子を構成した表面
伝導型放出素子基板を通電処理する場合の処理時間を短
くでき、工程時間の短縮化を実現した。
【０３７３】以上説明したように本参考例によれば、多
数の電子放出素子をマトリクス配線した電子源の電子放
出特性の均一化を可能とし、かつ活性化に要する時間を
大きく短縮できる。
【０３７４】また、電子放出素子を接続する配線の抵
抗、および或は活性化済みの素子を流れる電流による影
響を無くして、各電子放出素子の電子放出特性を均一化
できるという効果がある。
【０３７５】［参考例１１］ 本参考例における通電活性化装置の構成は参考例９と同
様である。この本参考例１１においては、活性化時、同
時に駆動するライン選択の選択方法が異なっており、こ
れにより通電処理時間の短縮化と、素子の電子放出特性
のさらなる均一化を実現したので以下に説明する。
【０３７６】本参考例１１においては、これまで影響が
少ないとして無視してきた列配線方向配線抵抗Ｒyに生
じる電位降下の影響を排するように同時に駆動するライ
ンの選択方法を最適化し、補償電位を設定した。
【０３７７】参考例９においては、図４７の等価回路で
配線抵抗Ｒyの影響は小さいとして無視してきた。しか
しながら厳密には同時駆動ラインの選択方法によって
は、Ｒyの両端に生じる電位降下の影響が無視できなく
なり、バッファアンプ４４１０７の出力からの補償電位
値が同時選択しているラインの位置によって変化し、電
位降下補償の効果が損なわれてしまう場合がある。本参
考例１１はこのように列配線方向配線抵抗Ｒyの影響を
最も少なくするような駆動例を示す。
【０３７８】引き続き、本参考例１１の装置により表面
伝導型放出素子基板４４１０１を活性化するステップに
ついて説明する。本参考例１１においても、活性化は全
ての素子のＩf値が目標となるように行う。この時、目
標電流値は必要とする電子放出量などから予め求められ
る。本参考例１１においては、最終的に表面伝導型放出
素子基板４４１０１上の各素子の素子電流を２ｍＡにな
るように電流検出回路４４１０３出力をモニタして、通
電活性化処理を行った。また通電活性化の条件として
は、参考例９と同様にパルス幅１ミリ秒、パルス高１８
Ｖの波形を印加し、時間短縮のため活性化は２ラインを
単位として同時に通電処理を行った。
【０３７９】先ず、同時に複数のラインを選択して通電
活性化を行う際に、列配線の配線抵抗の電位降下の影響
と低減方法を説明する。
【０３８０】図５２は、表面伝導型放出素子基板の行方
向配線端子Ｄx2とＤxm-1の２ラインを同時に選択し、通
電活性化処理している様子を示す図である。
【０３８１】この時、行方向配線端子Ｄx2とＤxm-1上の
素子に活性化電流と行方向配線抵抗で生じる電位降下分
布はほぼ等しい。ゆえにこの２本は同時に選択され活性
化用電源４４１０４で駆動され、対向する列方向配線端
子Ｄy1〜Ｄynからはバッファアンプ４４１０７によっ
て、電位降下を補償するような電位波形が印加されてい
るとする（図４８Ｂの駆動波形）。
【０３８２】この時、列方向配線抵抗の影響を検討する
ため、図５２において、バッファアンプ４４１０７のＳ
yn出力から列方向配線端子Ｄynに注目し、列配線番号ｎ
列目に接続された表面伝導型放出素子を配線抵抗も含め
たモデルで現したのが図５３である。図５３によって、
同時に複数のラインを選択して通電活性化を行う際に、
生じる列配線方向配線抵抗の電位降下量の見積もりと本
参考例１１で行った補償方法を以下に説明する。
【０３８３】図５３において、Ｆ1〜Ｆmは列方向配線端
子Ｄyn上の表面伝導型放出素子、Ｒx1〜Ｒxmは列配線Ｅ
Ｙnにおける各部の配線抵抗である。
【０３８４】図５２において、行方向配線端子Ｄx2とＤ
xm-1上の素子が通電活性化されており、図５３において
は素子Ｆ2とＦm-1が活性化され、それぞれ活性化電流ｉ
2、ｉm-1が流れているとする。これ以外の素子には、バ
ッファアンプ４４１０７のＳyn出力電位と、ＧＮＤ電位
が印加されるが、この電位差は一般に小さく、素子には
電流がほとんど流れない。
【０３８５】この時、列方向配線上のＧx1〜Ｇxmに列配
線抵抗の影響で生じる電位降下を見積もっている。Ｇxm
電位を基準とすると、 （式Ａ１） Ｇxm-1電位＝Ｇxm電位＋Ｒxm×ｉm＝Ｇxm電位 （式Ａ２） Ｇxm-2電位＝Ｇxm-1電位＋Ｒxm-1×ｉm ＝Ｇxm電位＋Ｒxm-1×ｉm-1 ： ： （式Ａm-2） Ｇx2電位＝Ｇxm電位＋（Ｒxm-1＋Ｒxm-2＋…Ｒx3）×ｉm-1 （式Ａm-1） Ｇx1電位＝Ｇx2電位＋Ｒx2×（ｉm-1＋ｉ2） ＝Ｇxm電位＋（Ｒxm-1＋Ｒxm-2＋…Ｒx3＋Ｒx2）×ｉm-1＋Ｒx2×ｉ2 （式Ａm） 端子Ｄyn電位＝Ｇx1電位＋Ｒx1×（ｉm-1＋ｉ2） ＝Ｇxm電位＋（Ｒxm-1＋Ｒxm-2＋…Ｒx2＋Ｒx1）×ｉm-1 ＋（Ｒx2＋Ｒx1）×ｉ2 これらの結果から、バッファアンプ４４１０７のＳyn出
力電位を基準とすると 、Ｇx2電位、Ｇxm-1電位の電圧降下量Δは、 ΔＧx2＝（Ｒx2＋Ｒx1）×（ｉ2＋ｉm-1） ΔＧxm-1＝（Ｒxm-1＋Ｒxm-2＋…Ｒx2＋Ｒx1）×ｉm-1 ＋（Ｒx2＋Ｒx1）×ｉ2 となる。これが、行配線端子Ｄx2とＤxm-1を同時に通電
活性化時に、列方向配線上のＧx1〜Ｇxmに列配線抵抗の
影響で生じる電位降下量である。この電位降下量Δは、 ・列配線抵抗値 ・活性化電流量 ・列配線上のどの素子が選択されているか によって決ることが分かる。
【０３８６】このうち、列配線抵抗値Ｒx1〜Ｒxmはほぼ
一定で、活性化電流量もほぼ一定になることを考える
と、これが、列方向配線上のＧx1〜Ｇxmに列配線抵抗の
影響で生じる電位降下の影響は、列配線上のどの素子が
選択されているかによってほぼ決定されると言える。
【０３８７】つまり、Ｒx1〜Ｒxm＝Ｒx ｉ2＝ｉm-1
＝ｉとして、 ΔＧx2'＝４・Ｒx・ｉ ΔＧxm-1'＝（ｍ−１）・Ｒx・ｉ＋２・Ｒx・ｉ＝（ｍ
＋１）・Ｒx・ｉこれによりΔＶを以下のようにして算
出し、列方向配線抵抗の影響評価量と定義する。
【０３８８】 ΔＶ＝｜ΔＧx2'−ΔＧxm-1'｜ ＝（ｍ−３）・Ｒx・ｉ …（式Ｂ） このΔＶが列方向配線抵抗によってＧx2とＧxm-1で生じ
る電位降下量の差である。
【０３８９】また、図５３はバッファアンプ４４１０７
のＳyn出力に注目し電位降下量を見積もったが、ΔＧx
2'やΔＧxm-1'の関係やΔＶの値は、活性化電流値と配
線抵抗値が同じならばＳy1からＳyn出力の何れでも同じ
であることが分かる。
【０３９０】つまりΔＶによって列方向配線抵抗の影響
を算出することができ、ΔＶが大きい場合は、Ｄx2とＤ
xm-1の２ラインを同時に選択して良いかを検討すること
になる。即ち、予め設定しておいた許容設定電圧値とΔ
Ｖを比較し、許容設定電圧値＜ΔＶの場合は、違うライ
ンを同時選択ラインの組み合わせとして選ぶ。
【０３９１】さらに、列方向配線上のＧx1〜Ｇxmに列配
線抵抗の影響で生じる電位降下の影響はバッファアンプ
４４１０７出力にオフセット値ΔＶoffsetを加算するこ
とで低減できることが分かる。
【０３９２】つまり、上記の場合は、 ΔＶoffset＝(1/2)×（ΔＧx2'＋ΔＧxm-1'） ＝(1/2)×（ｍ＋５）Ｒx・ｉ …（式Ｃ） の値をバッファアンプ４４１０７の出力Ｓy1からＳynに
オフセット量として差し引くことにより、行方向配線端
子Ｄx2とＤxm-1上の素子を同時に通電活性化処理する際
の列配線抵抗の影響で生じる電位降下の影響を低減でき
る。
【０３９３】本参考例１１においても、参考例９と同様
に、活性化の進行と共に同時に駆動すべきラインを逐次
変更し、活性化の進行が同じライン２本を束ねて駆動し
た。この時、本参考例１１においては上記のように、列
方向配線抵抗の影響を考慮し、その影響が最小となるよ
うな２本のラインを選択し駆動した。
【０３９４】この詳細について図５４のフローチャート
により説明する。説明をわかりやすくするため、表面伝
導型放出素子基板の行方向配線数ｎは４８０本あるもの
として以下説明する。 （ステップＳ２１）〜初期駆動条件設定 活性化開始の指令により、制御回路４４１０６は通電活
性化を開始する。先ず、活性化の開始時の初期駆動条件
設定を行う。初期駆動条件として設定する項目は、画素
電極駆動回路４４１０８出力電位の初期電位値設定と、
同時選択ラインの設定の２つである。
【０３９５】画素電極駆動回路４４１０８の初期電位値
設定は以下のように行った。駆動初期時、活性化電流は
それ程流れないため活性化電流と配線抵抗により生じる
各素子印加電圧の不均一の問題は生じない。従って画素
電極駆動回路４４１０８から印加する補償電位量は全て
０Ｖとなるように設定する。また通電は２ライン同時に
駆動を行うため、４８０本の行方向配線を通電処理する
場合、２４０ブロックの通電処理単位に分けられる。こ
の２４０ブロックの割付を行うのが“同時選択ラインの
設定”である。活性化の始まりにおいては、どのライン
も同一と考えてよいため、どのように２本を組み合わせ
ても問題はない。ここでは、活性化電圧印加時に表面伝
導型放出素子基板４４１０１上ほぼ均等に電力が印加さ
れるように、以下の様に組み合わせを設定した。
【０３９６】 ブロック１：行方向配線ｃｈ１と行方向配線ｃｈ２４１ ブロック２：行方向配線ｃｈ２と行方向配線ｃｈ２４２ ： ： ブロック２４０：行方向配線ｃｈ２４０と行方向配線ｃｈ４８０ （ステップＳ２２）〜スクロール駆動開始 ステップＳ２１の設定に基づいて駆動条件を設定後、活
性化を開始する。行方向配線２本ずつ同時に駆動を行
う。駆動ラインの選択は同時選択ラインの設定値に基づ
いて決められ、駆動ライン設定信号としてタイミング回
路４４１０５に転送される。タイミング発生回路４４１
０５はラインセレクト信号を出力し、ライン選択回路４
４１０２で２本のラインが同時に電源４４１０４で駆動
される。またこの時、活性化の進行をモニタして活性化
電流と行方向配線抵抗により生じる電位降下の補償量を
算出するため、電流検出回路４４１０３により各行方向
配線を流れる電流値を検出しメモリ４４１１１に格納す
る。 （ステップＳ２３）〜１クスロールの終了検出 ２４０ブロックの通電活性化処理と各ラインの電流検出
の終了迄待つ。 （ステップＳ２４）〜分布電圧値の算出 活性化の進行により、活性化電流と行方向配線抵抗によ
り生じる電位降下の分布を算出する。前述の参考例９の
式（１）により、各ライン毎の活性化電流と配線抵抗か
ら行方向配線抵抗で生じる電位分布量を算出することが
可能である。各ラインにおいて配線抵抗ｒ1〜ｒnは、ほ
ぼ等しいと考えてよく、ライン毎のばらつきのみを補正
するため、ライン毎の配線抵抗値を予め測定してメモリ
４４１１１に格納しておく。同時に２ラインを駆動中
も、電流モニタ回路４４１０３によりライン毎に活性化
電流を検出し、ステップＳ２２に従ってメモリ４４１１
１に格納した各ライン毎の活性化電流値と行方向配線抵
抗値を用いて各ライン毎に分布電位値を算出し、メモリ
４４１１１に格納する。 （ステップＳ２５）〜同時選択ラインの設定 活性化の進行により、印加すべき補償電位値がライン毎
に変化するため、同時選択ラインの組み合わせも逐次更
新する必要がある。そこで（ステップＳ２４）により、
同時に駆動する選択ラインの設定を行う。先ず、活性化
電流が目標値（２ｍＡ／１素子当り）に達したラインは
活性化をしないため、選択ラインから外す。次に活性化
すべきラインを（ステップＳ２５）で算出した分布電位
値が大きいものから順に並べ、電位値の似たラインを２
本ずつ同時選択ラインとして仮に設定する。
【０３９７】この時選択ラインとして隣り合った２ライ
ンが選択されると、表面伝導型放出素子基板の一部に電
力集中してしまう可能性がある。そこでライン１〜４８
０を１〜２４０のブロックＡ、ライン２４１〜４８０の
ブロックＢの２つに分け、２本の同時選択ラインをブロ
ックＡ、ブロックＢから各１本ずつ選択するようにし
た。
【０３９８】次に、列配線抵抗の電位降下の影響を、前
述の（式Ａ1）から（式Ａm）及び（式Ｂ）に従って評価
する。その結果、列配線抵抗の電位降下の影響量ΔＶが
許容設定値１００ｍＶを超える場合は同時選択ラインの
再設定を行う。同時選択ラインの再設定の際は、選択す
る２ラインが近接するように組み合わせを変更し再びΔ
Ｖを（式Ａ1）〜（式Ａm）及び（式Ｂ）に準拠して再算
出する。
【０３９９】全てのブロック（２４０）に対してΔＶが
許容値以下になる若しくは、許容値に最も近づくように
同時選択ラインの設定を行う。
【０４００】また、（式Ｃ）に従って、ΔＶの影響をも
っとも低減できるオフセット値ΔVoffsetを２４０ブロ
ック分算出し、メモリに格納する。 （ステップＳ２６）〜補償電位の算出 （ステップＳ２４）で算出された分布補償電位に、（ス
テップＳ２５）の２４０ブロック分のオフセット値ΔVo
ffsetを加えた補償電位値を算出し、メモリに格納す
る。（ステップＳ２７）〜活性化終了判断 全てのラインの活性化電流値が目標値に達したか判断
し、目標値に達した場合は活性化を終了する。活性化が
終了していない場合は、（ステップＳ２２）に戻って、
再びスクロール駆動を開始する。この時の同時選択ライ
ンの組み合わせと画素電極駆動回路４４１０８からの補
償電位値は、（ステップＳ２６）で設定された値を用い
る。
【０４０１】このようにして表面伝導型放出素子基板４
４１０１の活性化を終了する。活性化電流と配線抵抗に
よる電位降下を補償するための画素電極駆動回路４４１
０８出力Ｂy1〜Ｂynを逐次更新することで活性化の開始
から終了まで全ての素子が一定の電圧で均一に活性化さ
れ、かつ２ラインを同時に駆動することにより、１ライ
ンずつ通電活性化していた場合に比べ、半分の処理時間
で通電活性化処理が完了した。
【０４０２】以上説明したように本参考例１１の通電活
性化装置によれば、全ての素子の電子放出特性が均一化
される。これにより、この電子源基板を用いて輝度また
は濃度のばらつきが少ない高品位な画像表示装置が実現
された。
【０４０３】［実施の形態１］ 本実施の形態１における通電装置の全体構成は参考例９
（図４４）と同等である。本実施の形態１では、行配線
への電位の印加は図４４に示す様に片側のみから行うの
ではなく、行配線の両側から行う様にした。
【０４０４】図５５は、活性化電圧を印加している３本
（Ｄx1及びＤx161、Ｄx321）の行配線のうちＤx1に着目
し、各表面伝導型電子素子放出素子の配線抵抗を含めた
モデル図である。以下、表面伝導型放出素子群の活性化
について説明する。
【０４０５】図５５において、Ｆ1〜Ｆnは、行配線端子
Ｄx1ライン上の表面伝導型放出素子、ｒ1〜ｒnは行配線
Ｄx1の配線抵抗、Ｒy0は各列配線Ｄy1〜Ｄynの給電端か
ら表面伝導型放出素子までの配線抵抗、Ｒy1はラインＤ
x1とラインＤx161との間の列配線抵抗、Ｒy2はラインＤ
x161とラインＤx321との間の列配線抵抗を示している。
ここで、行配線、列配線とも一定の線幅、厚さ、材料で
形成されるように設計されているため、製造上のばらつ
きを除けばｒ1〜ｒnは等しいと考える。また、Ｒy0、Ｒ
y1、Ｒy2の各々の抵抗値もほぼ同抵抗値で製造されてい
ると考える。
【０４０６】なお、通電活性化の前後で、表面伝導型放
出素子の等価抵抗値は変化（減少）するが、Ｒy0、Ｒy
1、Ｒy2の値に比べ各表面伝導型放出素子の等価抵抗は
非常に大きいため、列配線の電圧降下の影響は無視して
考える。また表面伝導型放出素子Ｆ1〜Ｆnの等価抵抗値
は、ｒ1〜ｒnに比べて大きく設計している。
【０４０７】また、行配線Ｄx1及びＤx161、Ｄx321の３
行の行配線を同時に活性化するために、ライン選択回路
４４１０２が制御される。具体的には、まず制御回路４
４１０６（図４４）から出力される駆動ライン設定信号
及びＣＬＫ信号によって、タイミング発生器４４１０５
（図４４）がラインセレクト信号を発生する。ライン選
択回路４４１０２は、ラインセレクト信号が入力される
と、行配線端子Ｄx1及びＤx161、Ｄx321に、活性化電位
Ｅａｃを出力する電源４４１０４及び電流検出回路４４
１０３を接続する。これにより上記３ラインは活性化電
位Ｅａｃで駆動される。
【０４０８】バッファアンプ４４１０７は、行配線Ｄx1
においてはＦ1〜Ｆnからの活性化電流ｉ1〜ｉnとＤx161
及びＤx321のラインの各々の活性化電流とをシンクする
ように動作する。バッファアンプ４４１０７の増幅度
は、画素電極駆動回路４４１０８によって決定されてい
る。
【０４０９】図５６は、行配線Ｄx1及びＤx161、Ｄx321
の各々に流れる素子電流Ｉf1及びＩf161、Ｉf321を示す
図である。図５６によると、３ラインとも活性化の初期
状態では電流が流れず、徐々に活性化が進行するととも
に、電流が流れていることがわかる。
【０４１０】活性化がある程度進行すると、素子電流Ｉ
f1及びＩf161、Ｉf321で活性化電流の値が異なる現象が
みられる。これらの活性化電流のばらつきの要因として
は、例えば基板の大面積化に伴い表面伝導型放出素子の
形成時でのばらつきや、フォーミング時での亀裂形成の
ばらつき等が考えられる。
【０４１１】図５７は、行配線Ｄx1の表面伝導型放出素
子を活性化するときの電位分布を示す図である。図４
中、縦軸は素子両端の端子電位を示している。横軸は表
面伝導型放出素子Ｆ1〜Ｆnの位置を示している。なお、
電源４４１０４は、例えば１６ｖの活性化電位Ｅａｃを
各行配線Ｄx1及びＤx161、Ｄx321に印加している。
【０４１２】図５７では、活性化が進行した場合の分布
図を示している。配線抵抗の影響で、中央部の表面伝導
型放出素子の電圧が行配線側で降下している。活性化の
初期状態では、図５６に示したように未だ活性化電流が
流れないため、補償電位は０ｖ近辺に設定される。
【０４１３】続いて、図４４、図５５〜図５７を用い
て、本実施の形態１の通電活性化装置によって表面伝導
型放出素子基板４４１０１を活性化する手順について説
明する。
【０４１４】なお、本実施の形態１では、活性化工程の
時間を短縮するために、行配線３本を同時に通電処理す
る場合の説明をする。その際、表面伝導型放出放出素子
基板４４１０１での行配線ライン数を仮に４８０本とし
たとき、行配線端子Ｄx1、Ｄx161、Ｄx321の３本を同時
駆動する開始ラインとし、３本の活性化電流の平均値か
ら列配線に印加する補償電位を決定している。
【０４１５】先ず、図４４に示すように制御回路４４１
０６は、ユーザから活性化開始の指令が入力されると、
行単位で通電処理を行うためにタイミング発生回路４４
１０５、電源４４１０４及び画素電極駆動回路４４１０
８を制御する。列配線端子Ｄy1〜Ｄynがグランド電位に
なるように設定出力値４４１１０を設定する。そして、
例えばパルス幅１ｍ秒、パルス高１８Ｖである順次活性
化電位Ｅａｃのパルス波を、行配線端子Ｄx1〜Ｄxmに印
加する。これにより、表面伝導型放出素子基板４４１０
１は行配線単位に順次パルス電圧が印加され、活性化を
ライン単位で開始する。
【０４１６】次に、画素電極駆動回路４４１０８から出
力される補償電位の設定方法について説明する。
【０４１７】通電活性化を行う際、素子の電気特性は図
４１に示すような変化をする。すなわち、活性化を開始
した直後には素子電流がほとんど流れず、通電時間とと
もに素子電流が流れて飽和する。このとき、図５５に示
すように、行配線Ｄx1上の表面伝導型放出素子群の端子
電位をモニタすると、配線抵抗Ｒ1〜ｒnの影響で電位ｖ
1〜ｖnは変化する。この電位変化は活性化の進行と共に
大きくなる。
【０４１８】例えば、活性化電流２ｍＡ／１素子、ｒ1
〜ｒn＝１０Ω、ｎ＝１０００の場合、片側（Ｆ1側）か
らのみ電源４４１０４によって給電した場合には、給電
端から最も遠い表面伝導型放出素子Ｆnの端子ｖnにおい
ては、 ΔＶ＝(１／２)×１０００×１０００１×２ｍＡ×１０ｍΩ （式４） となり、最大１０Ｖもの電位差が生じることになる。
【０４１９】そこで、この電位の分布と同じ電位分布を
画素電極駆動回路４４０１８で発生させ、各表面伝導型
放出素子に生じる電位分布をキャンセルするようにバッ
ファアアンプ４４１０７を介して、Ｄy1〜Ｄyn端子に電
位を印加する。
【０４２０】すなわち、活性化の進行に伴って、各表面
伝導型放出素子Ｆ1〜Ｆnに流れる電流と配線抵抗ｒ1〜
ｒnとによって、端子ｖ1〜ｖnに生じる電位降下分布を
制御回路４４１０６で演算し、画素電極駆動回路４４１
０８のＤ／Ａコンバータの出力値を設定することで、列
配線側に電位降下分による補償電位の設定が実現でき
る。
【０４２１】本実施の形態１では、行配線を複数同時に
選択して電位を印加する手法（マルチライン駆動と称す
る）を行っており、行配線Ｄx1及びＤx161、Ｄx321の３
本を同時に駆動している。また、行配線への活性化電位
の印加は、Ｆ1〜Ｆnの配線の両側から電圧を印加してい
る。
【０４２２】ライン選択回路４４１０２より選択された
行配線の両側に電源４４１０４から所定の電位が印加さ
れると、行配線Ｄx1及びＤx161、Ｄx321に、各々Ｉf1及
びＩf161、Ｉf321の活性化電流が流れる。
【０４２３】本実施の形態１では、マルチライン駆動す
る行配線の平均活性化電流Ｉfaveを算出し、それに対す
る列配線側の補償電位を算出してそれを印加する方式を
用いている。平均活性化電流Ｉfaveの算出は、設定時間
ごとに、マルチライン駆動しているラインの電流値の検
出を逐次行い、検出した電流値を、電流検出回路４４１
０３から活性化電流４４１０９として制御回路４４１０
６に入力して、制御回路４４１０６においてされる。そ
して、算出した平均活性化電流Ｉfaveから補償電位の算
出を行う。
【０４２４】本実施の形態１では、行配線への活性化電
位の印加は、行配線の両側から電位印加を行うため、配
線抵抗による電位降下としては行配線での中央付近が最
も大きくなる。行配線の両側から電位を印加する場合に
は、図５５に示す電源４４１０４は、行配線Ｄx1ではａ
とａ’とが接続され、行配線Ｄx161ではｂとｂ’とが接
続され、行配線Ｄx321ではｃとｃ’とが接続される。
【０４２５】従って、上記の印加方法により補償電位出
力は、以下のように求められる。なお、１つの電子放出
素子に流れる素子電流の平均値をｉaveとすると、ｉave
はＩfave／ｎとなる。
【０４２６】 Ｄyn＝(１／２)×ｒn×ｎ×（ｎ＋１）×ｉave （式５） ｎ＝Ｆ1〜Ｆn/2 ただし、Ｆn/2以降の画素番号は、ｎ＝Ｆn-n'（ｎ’は
Ｆn/2〜Ｆn）までの画素番号として計算される）。
【０４２７】以上のような算出方法によって、マルチラ
イン駆動を行っている行配線を流れる活性化電流値の平
均素子電流Ｉfをもとにして列配線側の補償電位を決定
している。補償電位は、画素電極駆動回路４４１０８か
らバッファアンプ４４１０７を通して列配線Ｄy1〜Ｄyn
の端子に出力され、補償電位の設定は活性化プロセスが
終了するまで行われる。
【０４２８】そして、活性化の終了条件としては、マル
チライン駆動している各行配線の活性化電流から、各素
子の平均素子電流Ｉfが一定値に達した場合（例えば、
各素子が２ｍＡとなったとき）、或いは活性化電流があ
る程度流れた時点から時間的な制御を行う場合などがあ
る。
【０４２９】以上説明したように、本実施の形態１では
行配線の３本を同時に駆動して、活性化を同時に進行さ
せることで工程時間の短縮を図る。本実施の形態１にお
いては、表面伝導型放出素子基板４４１０１は、表面伝
導型放出素子を単純マトリックス配線によって構成して
いるため、補償電位の印加はマルチライン駆動している
行配線に対して共通である。
【０４３０】しかし、行配線ごとに流れる活性化特性
（活性化電流）は必ずしも一定ではなく、各々にばらつ
きがある。従って、各行配線ごとに算出される補償電位
にも当然電位差が生じる。そのため、マルチライン駆動
を行うときには、列配線側に印加する電位の設定が重要
となってくる。
【０４３１】補償電位の設定は、実際に活性化する素子
に印加される電圧のばらつきを少なくすることが必要で
ある。そのため、特定の行配線の活性化電流にあわせて
行うと、印加電圧にもばらつきが大きくなることが懸念
される。
【０４３２】本実施の形態１では、このような行配線の
ライン毎の特性ばらつきに対してより均一に素子の活性
化を行うために、列配線に出力する補償電位を、マルチ
ライン駆動している行配線の平均活性化電流から算出す
ることにより、行配線ごとに素子特性のばらつきを最小
限に抑えるための駆動を行っている。
【０４３３】図５８は、活性化を実現させるためのフロ
ーチャート図である。図５８を用いて活性化を実現する
ための説明をする。 （ステップＳ３１） ユーザによって活性化開始の指令が入力されると、ま
ず、活性化の開始時に、制御回路４４１０６は同時駆動
する行配線の選択条件などを設定する。この設定は、マ
ルチライン駆動を行うに当たって、同時駆動する行配線
の本数、駆動する行配線のライン間隔及び間引き間隔の
３つの設定である。本実施の形態１で行うマルチライン
駆動は、選択した複数の行配線を１ブロックとしてとら
え、ブロックごとに順々に電圧を印加していく。
【０４３４】この実施の形態１では、同時駆動する行配
線の本数を３本とし、同時駆動する行配線のライン間隔
を１６０本とし、間引き間隔の間引きの間隔を行配線１
０本としている。同時駆動する行配線の本数の設定は、
上記のブロック単位ごとの駆動により、表面伝導型放出
素子基板４４１０１に通電する電力量と通電時の発熱と
を考慮して最適に設定している。
【０４３５】駆動ラインの間隔とは、３本の行配線を同
時に駆動するときの、例えばラインＤx1及びＤx161，Ｄ
x321の各行配線の間隔をいう。本実施の形態１では、上
記のように駆動ライン間隔を１６０本としている。駆動
ライン間隔の設定も、表面伝導型放出素子基板４４１０
１での通電電力による熱分布の集中を考慮して、表面伝
導型放出素子基板基板４４１０１の全域に均等に指定す
る必要がある。
【０４３６】間引き間隔とは、同時駆動を行うときのブ
ロック間の間隔をいう。本実施の形態１では、最初に行
配線Ｄx1及びＤx161、Ｄx321の駆動をする。その後選択
する行配線としては、間引き間隔を１０本と設定してい
るため、Ｄx11及びＤx171、Ｄx331である。即ち、３本
×１０単位の３０本を１ブロックとして、順次１単位ご
と１〜１０単位を繰り返しながら活性を行う。そして、
ブロック単位としての設定したライン選択条件は、 となる。このような設定が終了すると、ステップＳ３２
に移行する。
【０４３７】ステップＳ３２では、表面伝導型放出素子
の活性化を行う。マルチライン駆動として３本の行配線
を同時に駆動するために、制御回路４４１０６は、ステ
ップＳ３１で行った行配線の選択条件などを設定の設定
信号をタイミング回路４４１０５に設定する。タイミン
グ回路４４１０５は、駆動する行配線を認識し、ライン
セレクト信号をライン選択回路４４１０２に出力する。
【０４３８】このラインセレクト信号により、所定の行
配線のＦＥＴリレーをオンにして、行配線を電源４４１
０４側と接続し、選択した行配線を駆動する。ブロック
ごとに活性化を開始すると、電流検出回路４４１０３
は、駆動する行配線の活性化電流を検出し、その電流値
はメモリ４４１１１に格納される。
【０４３９】ステップＳ３３では、１ブロック（本実施
の形態１では３０本）の活性化の終了と活性化電流の検
出の終了とを確認する。これらを確認するとステップＳ
３４へ移行する。
【０４４０】ステップＳ３４では、補償電位の算出を行
う。まず、ステップＳ３３においてメモリ４４１１１に
格納している活性化電流から平均活性化電流Ｉfaveを算
出する。平均活性化電流Ｉfaveは、マルチライン駆動を
行っている行配線ごとに算出する。
【０４４１】従って、ステップＳ３１で述べたように、
選択した行配線をブロックごとに順次活性化し、間引き
間隔を１０本としていることから、３本の行配線を同時
に活性化する場合には、１〜１０単位までの平均活性化
電流Ｉfaveを求めることができる。また、平均活性化電
流Ｉfaveは、活性化が進行して行く途中で電流検出のサ
ンプリング設定を行う。このことによって、所定の時間
ごとにマルチライン駆動している行配線の電流を検出
し、最新の平均活性化電流Ｉfaveをメモリ４４１１１に
格納していく。
【０４４２】次に、求めた平均活性化電流Ｉfaveから、
制御回路４４１０６において列配線側の補償電位の算出
を行う。この補償電位の算出は、式（５）を用いて求め
ることができる。各々の列配線の配線抵抗ｒ1〜ｒn-1
は、予め計測してメモリ４４１１１に格納しておく。補
償電位も平均活性化電流Ｉfaveの更新に伴い逐次計測す
る。また、必要に応じて補償電位値もプロセスの進行に
伴い変化するため、メモリ４４１１１に格納することも
できる。
【０４４３】ステップＳ３５では、ステップＳ３４でマ
ルチライン駆動ごとに算出した補償電位値を、画素電極
駆動回路４４１０８及びバッファアンプ４４１０７によ
って列配線に順次印加する。本実施の形態１では、マル
チライン駆動をブロック単位として行っていることか
ら、１つの活性化プロセスのライン数は３０ラインとな
る。
【０４４４】活性化プロセスにおいては、１プロセス単
位での設定はブロック単位として限定することはなく、
複数のブロックを予め設定することもできる。
【０４４５】最後に、ステップＳ３６で活性化プロセス
が進行し、マルチライン駆動しているラインの活性化が
終了したことを判断する。活性化が終了していない場合
にはステップＳ３２に戻って再びブロックごとに活性化
する。
【０４４６】活性化の終了する条件は、活性化電流を検
出しながら各表面伝導型放出素子の活性化電流が一定値
に達した場合に終了する場合と、活性化の開始から終了
時間を規定して行う場合とがある。各表面伝導型放出素
子の電流値が一定値に達した場合に終了するには、行配
線ごとに活性化状況を制御回路４４１０６によって把握
する必要がある。一方、活性化時間で制御する場合に
は、活性化が均一になるような時間設定が必要である。
本実施の形態１では、後者による条件で活性化を終了す
ることとしている。
【０４４７】以上のようにして、表面伝導型放出素子基
板４４１０１の活性化が終了する。上記のような手順を
実行することで、１行配線ずつ駆動していた場合に比べ
１／３のプロセス時間で活性化が終了する。
【０４４８】なお、本実施の形態１では、マルチライン
駆動を、３本の行配線で行った場合について述べたが、
同時駆動数はこれに限定するものではなく、活性化の処
理時間を更に短縮させるための表面伝導型放出素子基板
４４１０１内の発熱等を考慮し、同時駆動する行配線数
を増やすこともできる。
【０４４９】また、本実施の形態１では、電源４４１０
４からの出力を正極として印加するが、印加電位の極性
はこれとは逆の負極性でもよく、その場合には列配線側
に流れ込む電流の向きが逆となるため、バッファアンプ
４４１０７からの補償電位の極性も逆となる。
【０４５０】さらに、画素電極駆動回路４４１０８は、
列配線と同じ数のＤ／Ａコンバータを備えているが、補
償電位の分布は図５７に示したように穏やかに変化する
ため、Ｄ／Ａコンバータの数を間引いて印加すべき電位
を抵抗等で分割して電位を規定してもよい。
【０４５１】また、活性化のプロセスにおいては補償電
位値の更新も、本実施の形態１で示したように１ブロッ
クごとに行わなくても、活性化の進行に合わせて適宜行
ってもよい。
【０４５２】以上説明したように、本実施の形態１によ
って活性化工程を行うことで、電子放出特性にばらつき
の少ない比較的均一な表面伝導型放出素子を形成するこ
とができる。これにより、表面伝導型放出素子基板４４
１０１を用いて表示パネルを作成すると、ばらつきの少
ない高品位なものを実現することができる。また、マル
チライン駆動での同時駆動ライン数を増やすことで、活
性化時間を著しく短縮させることができる。
【０４５３】［実施の形態２］ 次に実施の形態２について説明する。本実施の形態２の
活性化工程における通電活性化装置及びそれを構成する
回路構成は図４４と同じである。
【０４５４】本実施の形態２と実施の形態１とは、補償
電位を算出するために平均素子電流Ｉf値を用いる点で
同じである。しかし、同時駆動する行配線をより特性の
似通っているものを選択することによって、素子電流Ｉ
fの平均値の信頼性を高め、補償電位を算出する精度を
向上することを目的としている。
【０４５５】マルチライン駆動を行い、複数の行配線を
駆動した場合には、各行配線の活性化電流値Ｉfのばら
つきの要因として以下のことが考えられる。
【０４５６】まず、実施の形態１でも述べたように、表
面伝導型放出素子をフォーミングするときのばらつき、
表面伝導型放出素子を形成するときでのばらつきがある
と考えられる。また、マトリックス配線上での物理的な
結果（断線／ショート）もばらつきの原因であると考え
られる。実際パネルを作成していく上では、表面伝導型
放出素子の特性のばらつきなどによってばらつきが生じ
ることが多い。
【０４５７】しかし、マルチライン駆動をしていく途中
で駆動ラインの中に、他の行配線と比べ若しくは活性化
電流が大きい或いは小さいものがあると、同時に駆動す
る行配線の素子電流Ｉfの平均値は、その行配線の影響
を受ける。そのため、算出する補償電位値も最高値とな
らない場合がある。
【０４５８】このような問題点を考慮して、本実施の形
態２ではマルチライン駆動している各行配線ごとに活性
化電流を求めた後に、一旦、平均活性化電流Ｉfaveを算
出する。そして、次にマルチライン駆動の各行配線の活
性化電流のＭＡＸ値とＭＩＮ値とを求める。これらに該
当する行配線を抜粋し、予め求めた平均活性化電流Ｉfa
ve値に対しての値を各々求める。
【０４５９】次に、平均活性化電流Ｉfaveと、ステップ
Ｓ３２において検出した抜粋したＭＡＸ値とＭＩＮ値と
にかかる各々の行配線の電流値との差を計算し、その値
によって抜粋した行配線が補償電位の算出用の対象ライ
ンとしてふさわしいかどうか判断を行う。以上の処理を
施した後、あらためて補償電位を算出するための平均活
性化電流Ｉfaveを求め、列配線側の補償電位値を算出す
る。
【０４６０】図５９は、本実施の形態２の活性化を実現
するためのフローチャートである。図５９を用いて活性
化を実現するための説明をする。説明の便宜上、表面伝
導型放出素子基板４４１０１の行配線及びマルチライン
駆動ラインは実施の形態１と同様である。 （ステップＳ４１） ユーザによって活性化開始の指令が入力されると、制御
回路４４１０６は通電活性化の開始と共に、実施の形態
１と同様に行配線の選択条件の設定を行う。この設定
は、マルチライン駆動を行うに当って、同時駆動を行う
本数、駆動する行配線のライン間隔及び間引き間隔の３
つの設定である。
【０４６１】本実施の形態２で行う活性化においても、
選択した行配線をブロックごとに順次しながら電位を印
加していく方法を採用する。従って、実施の形態１と同
様に、間引き間隔を１０本とし、３本の行配線を同時に
活性化する場合には、３×１０＝３０本をブロック単位
とする。同時駆動の本数の設定は、上記のブロック単位
ごとの駆動により、表面伝導型放出素子基板４４１０１
に通電する電力量と発熱とを考慮して最適に設定する。
【０４６２】駆動ライン間隔は、本実施の形態２でも１
６０本とする。駆動ライン間隔の設定も、実施の形態１
と同様に表面伝導型放出素子基板４４１０１での通電電
力による熱分布の集中を考慮して、表面伝導型放出素子
基板４４１０１の全域に均等に設定する必要がある。
【０４６３】間引き間隔の設定も、実施の形態１と同様
に、１０本に設定する。よって、１ブロックの駆動パタ
ーンは、実施の形態１と同様なものとなる。この設定を
終了すると、ステップＳ４２に移行する。 （ステップＳ４２） ステップＳ４２では、表面伝導型放出素子の活性化を開
始する。マルチライン駆動として、３本の行配線を同時
駆動するために、制御回路４４１０６は駆動する行配線
の設定信号をタイミング回路４４１０５に出力する。タ
イミング回路４４１０５は、駆動する行配線を認識し、
ラインセレクト信号をライン選択回路４４１０２に出力
する。
【０４６４】ラインセレクト信号により、所定の行配線
のＦＥＴリレーをオンにして、行配線を電源４４１０４
側と接続し、選択した行配線を駆動する。ブロックごと
に活性化を開始すると電流検出回路４４１０３により駆
動する行配線の活性化電流を検出して、その電流値をメ
モリ４４１１１に格納する。
【０４６５】ステップＳ４３では、１ブロック（本実施
の形態２では３０本）の活性化の終了と活性化電流の検
出の終了とを確認する。これらの終了を確認すると、ス
テップＳ４４へ移行する。ステップＳ４４では、補償電
位を算出する。そのために、制御回路４４１０６は、マ
ルチライン駆動している行配線から補償電位を算出する
ための対象ラインを選択する。
【０４６６】図５６に示したように、行配線Ｄx1及びＤ
x161、Ｄx321の活性化電流の平均値Ｉfaveを、メモリ４
４１１１に格納している活性化電流値から求める。次に
各行配線にかかる活性化電流値のＭＡＸ値とＭＩＮ値と
を検出する。検出に用いる電流値は、計測更新時の最新
値である。本実施の形態２では、マルチライン駆動をし
ている行配線が３本であるため、その中の２本がＭＡＸ
値或いはＭＩＮ値として選択されることになる。
【０４６７】そして、選択されたＭＡＸ値、ＭＩＮ値に
対し、予め求めた平均活性化電流Ｉfave１値をもとに、
以下の計算をする。
【０４６８】 ＭＡＸ値−Ｉfave１＝ΔＩfa Ｉfave１−ｍｉｎ値＝ΔＩfb 以上の計算によって求められたΔＩfa及びΔＩfbから、
抜粋したＭＡＸ値にかかる行配線とＭＩＮ値にかかる行
配線とが補償電位の算出用の対象ラインに該当するかど
うか判断する。この判断は、ΔＩfa及びΔＩfbがマルチ
ライン駆動しているなかで、著しく特性が異なっている
かどうかの判断を行うものであり、予め設定している許
容値と比較する。
【０４６９】本実施の形態２では、許容値である電流値
を例えば１Ａと設定し、平均活性化電流Ｉfave１値に対
して、１Ａ以上の電流差のある行配線を対象ライン外と
する。この手順を行うことで、前述したばらつき要因に
よる補償電位のずれを少なくすることができる。また、
本実施の形態２では、マルチライン駆動をしているライ
ンが比較的多いほど有効であり、例えば２ラインのマル
チライン駆動時では、実施の形態１において説明した手
順を採用する方が適している。
【０４７０】本実施の形態２では、マルチライン数を３
本として説明したが、同時に駆動するライン数を増やし
た場合、ＭＡＸ値、ＭＩＮ値にかかる行配線以外の行配
線の電流値が許容値異常である場合には、それらの行配
線についても、以下の手順によって、補償電位値のばら
つきの減少を実現することができる。
【０４７１】まず、上記のような補償電位を算出する対
象ラインの判別を行い、例えばＭＡＸ値にかかる行配線
の活性化電流値が許容値以上であるために対象ラインか
ら外れた場合には、ＭＡＸ値にかかる行配線の次に大き
い活性化電流が流れる行配線を抜粋し、この行配線を流
れる活性化電流の電流値が許容値以上であるか否かの判
断する。
【０４７２】許容値未満の場合には、その行配線を対象
ラインとする。一方、許容値以上の場合には、さらにそ
の行配線の次に大きな活性化電流が流れる行配線を選択
して、その行配線に対して上記の判断処理を行う。一
方、ＭＩＮ値に対する判断も上記と同様に行う。
【０４７３】以上のような手順を繰り返し実行すること
で、同時駆動する行配線の本数が多い場合でも、同時駆
動する行配線の本数が少ない場合と同様に対象ラインを
選択することができる。 （ステップＳ４５） 以上の処理を施した後、あらためて補償電位の算出のた
めの平均活性化電流Ｉfave値を求め、その値から列配線
に印加する補償電位を算出する。平均活性化電流Ｉfave
は、活性化していく途中で電流検出のサンプリング設定
を行い、所定の時間ごとにマルチライン駆動している行
配線の電流を検出し、最新の平均活性化電流Ｉfave値を
メモリ４４１１１に格納する。
【０４７４】次に、求めた活性化電流Ｉfaveから、列配
線側の補償電位の算出を行う。補償電位は、実施の形態
１において説明した式（５）から算出することができ
る。配線抵抗ｒは、予め各行配線の配線抵抗を計測して
メモリ４４１１１に格納しておく。補償電位値も平均活
性化電流Ｉfave値の更新に伴って逐次更新され、必要に
応じてメモリ４４１１１に格納することもできる。 （ステップＳ４６） 最後に、活性化プロセスが進行し、マルチライン駆動し
ている行配線の活性化が終了したことを判断する。活性
化が終了していない場合には、ステップＳ４２に戻って
再びブロックごとに活性化する。
【０４７５】活性化の終了する条件は、実施の形態１と
同様に活性化電流を検出しながら各表面伝導型放出素子
の活性化電流が一定値に達した場合に終了する場合と、
活性化の開始から終了時間を規定して行う場合とがあ
る。各表面伝導型放出素子の電流値が一定値に達した場
合に終了するには、行配線ごとに活性化状況を制御回路
４４１０６等によって把握する必要がある。一方、活性
化時間で制御する場合には活性化が均一となるような活
性化時間を設定が必要となってくる。本実施の形態２で
は、後者による条件で活性化を終了することとしてい
る。
【０４７６】［実施の形態３］ 図６０は、本実施の形態３の活性化を実現するためのフ
ローチャートである。なお、本実施の形態３では、活性
化プロセスにおける装置及び駆動回路、表面伝導型放出
素子基板の構成は、実施の形態１と同様である。
【０４７７】本実施の形態３では、各表面伝導型放出素
子に印加する活性化電圧の最低値を補償することを目的
としている。即ち、マルチライン駆動している全ての行
配線に対して、予め定めている最低限の活性化電位値以
上の活性化電位を各表面伝導型放出素子に印加する。
【０４７８】電位降下が最も大きい行配線では、行配線
の中央部での電位降下が最も大きくなることから、実際
に表面伝導型放出素子に印加している電圧値は低い、ま
た、補償電位は、複数の平均活性化電流Ｉfから求めた
ものであるため、電位降下の大きい行配線上の表面伝導
型放出素子には、本来印加されるべき活性化電圧よりも
低い活性化電圧が印加される。そこで、上記のように、
マルチライン駆動しているすべての行配線に対して、最
低限の活性化電圧値以上の活性化電圧を各表面伝導型放
出素子に印加できるようにする。
【０４７９】具体的には、活性化工程時に、表面伝導型
放出素子に流れる活性化電流Ｉfと行の配線抵抗の影響
とによって生じる電位降下が最も大きい行配線を選択
し、その行配線の素子電流Ｉf値が予め定めた閾値に対
してどの程度の差（ΔＩf）があるかを算出する。即
ち、ΔＩfは、マルチライン駆動している行配線のなか
で、最も活性化電流が大きい行配線が、予め定めた閾値
電流値を越える場合に対して算出されるものである。こ
れによって、補償する活性化電圧の最低値を算出する。
【０４８０】算出したΔＩfから列配線側の補償電位値
ΔＸを求め、これを電位降下が最も大きいラインの補償
電位に加えることで、行配線の表面伝導型放出素子に印
加する活性化電圧を最低活性化電圧として確保する。こ
のようにして、最低限の活性化電圧値以上の活性化電圧
を各表面伝導型放出素子に印加する。
【０４８１】また、活性化工程以降の処理工程におい
て、行配線を１本ごとに駆動する場合には、上記のよう
に低い活性化電圧で活性化された表面伝導型放出素子
は、活性化電圧以上の素子電圧が印加される場合もあ
る。そのような場合には、活性化工程によって素子特性
が保証されず、行配線ごともしくは表面伝導型放出素子
ごとに特性がばらついたパネルとなる。
【０４８２】以上のような問題に対して、本実施の形態
３ではマルチライン駆動している行配線のＭＡＸ値にか
かる行配線を選択し、その行配線を基準にして最低活性
化電圧を補償するように列配線側の補償電位を決定す
る。
【０４８３】以下、図６０のフローチャートを用いて説
明する。（ステップＳ５１） 実施の形態１と同様に、まず行配線の選択条件の設定を
行う。ユーザによって活性化開始の指令が入力される
と、制御回路４４１０６は通電活性化を開始する。ま
ず、活性化の開始時に同時に駆動する行配線の設定を行
う。この設定は、マルチライン駆動を行うに当って同時
駆動を行う本数の設定、駆動する行配線のライン間隔の
設定、さらに間引き間隔の設定である。
【０４８４】本実施の形態３で行う活性化においても、
選択した行配線をブロックごとに順次電位を印加してい
く方法を採用する。従って実施の形態１と同様に、間引
き間隔を１０本とし、３本の行配線を同時に活性化する
場合には、３×１０＝３０本をブロック単位とする。同
時駆動の本数の設定は、上記のブロック単位ごとの駆動
により、表面伝導型放出素子基板４４１０１に通電する
電力量と発熱とを考慮して最適に設定する。
【０４８５】駆動ライン間隔は、本実施の形態３でも１
６０本とする。駆動ライン間隔の設定も、実施の形態１
と同様に、表面伝導型放出素子基板４４１０１での通電
電力による熱分布の集中を考慮して、表面伝導型放出素
子基板４４１０１の全域に均等に指定する必要がある。
【０４８６】間引き間隔の設定も、実施の形態１と同様
に１０本に設定する。よって、１ブロックの駆動パター
ンは、実施の形態１と同様なものとなる。これらの設定
が終了すると、ステップＳ５２に移行する。
【０４８７】ステップＳ５２では、表面伝導型放出素子
の活性化を開始する。マルチライン駆動として、３本の
行配線を同時駆動するために、駆動する行配線の設定信
号をタイミング回路４４１０５に出力する。タイミング
回路４４１０５は駆動する行配線を認識し、ラインセレ
クト信号をライン選択回路４４１０２に出力する。
【０４８８】ラインセレクト信号により、所定の行配線
のＦＥＴリレーをオンにして、駆動する行配線と電源４
４１０４側との接続を行う。活性化が開始されると、電
流検出回路４４１０３により駆動する行配線の活性化電
流を検出して、その電流値をメモリ４４１１１に格納す
る。 （ステップＳ５３） １ブロック（本実施の形態３では３０本）の駆動の終了
と活性化電流の検出の終了とを確認する。これらが終了
したと確認すると、ステップＳ５４へ移行する。
【０４８９】ステップＳ５４では最低活性化電圧を確保
するために、マルチライン駆動している行配線から対象
ラインの選択処理を行う。図５６において、まず行配線
Ｄx1及びＤx161、Ｄx321の各々について、活性化電流Ｉ
f1及びＩf161、Ｉf321を求め、各々の行配線の活性化電
流をメモリ４４１１１に格納する。次に、メモリ４４１
１１に格納した各活性化電流値からＭＡＸ値を検出す
る。検出する電流値は、計測更新時に最新値である。
【０４９０】図５６に示すように、３本の行配線を同時
に活性化するときのＩfmaxは、行配線Ｄx1を選択する。
次に、選択された行配線Ｄx1の素子電流Ｉf値と、予め
活性化電位を補償するために定めている規定値との比較
を行う。
【０４９１】この規定値は、Ｉfmaxによる配線抵抗の電
位降下によって、素子への活性化電圧が低くなったとき
に、その印加電圧値が最低活性化電圧以上を補償されて
るかどうかを判断するためのライン電流目安値である。
従って、最低活性化電位は、行配線の配線抵抗と個別素
子電流によって電位降下が生じた場合に印加される活性
化電位よりも低い値に設定する。即ち、例えば最低活性
化電圧をＶａとするとき、活性化電圧Ｅａｃを印加した
ときの差Ｅａｃ−Ｖａ＝ΔＶｄを最大電圧降下値とし、
そのときの各個別素子電流Ｉfnを電圧降下の式 ΔＶｄ＝(１／２)×ｎ×（ｎ＋１）×ｒn×Ｉfn 式（６） （ｒnは素子間の配線抵抗値、Ｉfnは各個別素子電流、ｎは素子数） から求める。次に、Ｉfn×ｎ（個別電流×素子数）を計
算し、ライン電流の目安値となる規定値として決定す
る。
【０４９２】そして、判断処理ではＩfmax−規定値Ｉf
＝ΔＩfとして、ΔＩf＞０の場合には行配線Ｄx1の表面
伝導型放出素子が、電圧降下等によって最低活性化電圧
に到達していないとの判断される。また、ΔＩf≦０の
場合には少なくとも最低活性化電圧が印加されているも
のと判断する。
【０４９３】更に本実施の形態３では、活性化工程中
に、逐次各行配線を流れる活性化電流を電流検出回路４
４１０３によって検出するために、検出周期ごとに最低
活性化電圧Ｖａ値を変更し、規定値を活性化の進み具合
に合わせて変更する。特に、活性化初期値では、活性化
電流はほとんど流れないため（図４１）、電位降下によ
る電圧の減衰の影響もほとんど無視でき、最低活性化電
圧Ｖａは、活性化電圧Ｅａｃ／２とほぼ同じとなる。
【０４９４】この規定値の設定は、電位降下分の要因を
素子電流の変化と考え、パネル内の各行配線の配線抵抗
値が一定値であることが望まれる。行配線の電位降下
は、上記の式（６）から決定されるため、各行配線ごと
にｒnが同じであれば電位降下はＩfnが支配的とみるこ
とができる。
【０４９５】行配線ごとに配線抵抗値がばらついている
場合には、マルチライン駆動ごとに規定値の値を個別に
設定する必要がある。その場合には、マルチライン駆動
を行う行配線に対して予め配線抵抗値をメモリ４４１１
１に設定しておき、マルチライン駆動を行うときに選択
する活性化電流Ｉfmaxが流れる行配線の抵抗値をメモリ
４４１１１から読み込み、その値を使って規定値を決定
する。
【０４９６】以上より、ステップＳ５４でΔＩf値の算
出と、ΔＩf値から最低活性化電圧が確保されているか
どうかの判断を行う。
【０４９７】ステップＳ５５では補償電位の算出を行
う。ステップＳ５４でΔＩfの判定結果に基づいて、補
償電位値が変わる。ΔＩf＞０の場合には、最低電圧が
印加されていないとの判断をすることから、まずΔＩf
に対する補償電圧ΔＸの算出を行う。ΔＸは実施の形態
１で算出する方法と同じである。
【０４９８】次に予め設定している規定値の補償電位を
算出する。規定値の補償電位は予め求めておいても良
く、その場合には、メモリ４４１１１にその値を格納し
ておく。
【０４９９】そして、上述したように求められた補償電
圧ΔＸを、規定値にかかる補償電位に加える。以上の処
理によって求められた補償電位は、マルチライン駆動の
活性化電流Ｉfmaxラインに対して最低活性化電圧を確保
するための列配線側からの印加電位を設定することがで
きる。
【０５００】また、その他の行配線（図５６に示す行配
線Ｄx161及びＤx321は、活性化電流が行配線Ｄx1に対し
て小さいため、求めた補償電位を印加すると、最低活性
化電圧以上の印加電圧がかけられるため電圧値として問
題はない。
【０５０１】ΔＩf≦０の場合には、活性化電流Ｉfmax
ラインには、少なくとも最低活性化に必要な電位が印加
されているものと判断されるから、ΔＩf＞０の場合の
ような処理は必要ない。列配線側の補償電位は、例えば
マルチライン駆動している行配線の平均素子電流を求め
て補償電位を算出してもよい。
【０５０２】その場合にも、平均素子電流の値で決定さ
れる補償電位値はＩfmaxラインに対して、十分活性化電
圧が確保される値である。
【０５０３】ステップＳ５６では、ステップＳ５５でマ
ルチライン駆動ごとに算出した補償電位値を、画素電極
駆動回路４４１０８及びバッファアンプ４４１０７によ
って列配線に順次印加する。本実施の形態３では、マル
チライン駆動をブロック単位で行っているため、１つの
活性化プロセスのライン数は３０ラインとなる。
【０５０４】活性化プロセスにおいては、１プロセス単
位での設定はブロック単位として限定することはなく、
複数のブロックを予め設定することもできる。
【０５０５】最後に、ステップＳ５７で活性化プロセス
が進行し、マルチライン駆動しているラインの活性化が
終了したことを判断する。活性化が終了していない場合
にはステップＳ５２に戻って再びブロックごとに活性化
する。
【０５０６】活性化を終了する条件は、活性化電流を検
出しながら各表面伝導型放出素子の活性化電流が一定値
に達した場合に終了する場合と、活性化の開始から終了
時間を規定して行う場合とがある。各表面伝導型放出素
子の電流値が一定値に達した場合に終了するには、行配
線ごとに活性化状況を制御回路４４１０６等によって把
握する必要がある。一方、活性化時間で制御する場合に
は、活性化が均一になるような活性化時間の設定が必要
である。本実施の形態３では、実施の形態１と同様に活
性化時間の設定により終了条件としている。
【０５０７】以上説明したように、本実施の形態３に示
した活性化工程を行うことで、全ての表面伝導型放出素
子に対して最低活性化電圧を印加し、規定値の電圧の確
保ができる。従って、活性化工程以降の駆動工程で印加
する補償電圧によって、表面伝導型放出素子の特性が変
化することも抑制され、比較的特性が補償されたパネル
を作成することができる。
【０５０８】また、本実施の形態３においてもマルチラ
イン駆動を３本で行った場合について述べたが、同時駆
動数はこれに限定するものではなく、活性化の処理時間
をさらに短縮させるための表面伝導型放出素子基板４４
１０１内の発熱等を考慮し、同時駆動する行配線数を増
やすこともできる。
【０５０９】また実施の形態１と同様に、電源４４１０
４からの出力を正極として印加する場合について説明し
たが、印加電位の極性はこれとは逆の負極性でもよく、
その場合には列配線側に流れ込む電流の向きが逆になる
ため、バッファアンプ４４１０７からの補償電位の極性
も逆となる。
【０５１０】さらに、画素電極駆動回路４４１０８は、
列配線と同じ数のＤ／Ａコンバータを備えているが、補
償電圧の分布は図５７に示したように穏やかに変化する
ため、Ｄ／Ａコンバータの数を間引いて印加すべき電位
を抵抗等で分割して電位を規定してもよい。
【０５１１】本実施の形態３によれば、複数の電子放出
素子をマトリックス状に配置し、複数の行配線の内さら
に所定の複数の行配線を選択し、その選択した行配線に
流れる活性化電流の電流値を各行配線ごとに検出し、そ
の活性化電流の電流値と各行配線の抵抗値とから複数の
列配線に印加する補償電位の電位値を算出して印加す
る。そのため、電子放出素子の活性化工程において、行
配線の配線抵抗と活性化電流による電位降下の影響で、
電子放出素子に印加する電圧が均一となる。従って均一
な電子放出素子特性を有する電子放出素子を提供するこ
とができる。
【０５１２】［実施の形態４］ 本実施の形態４においては、通電装置の全体構成は参考
例９や４と同等である。ただし、図４７に相当する図６
１に示すように、ライン選択回路４４１０２と電流検出
回路４４１０３の配置が置き換わっている。また本実施
の形態４では、行配線に両側から電位を印加する構成を
採用している。
【０５１３】本実施の形態における画素電極駆動回路４
４１０８から出力される補償電位の設定方法について説
明する。
【０５１４】通電活性化を行う際、素子の電気特性は図
４１に示すような変化をする。即ち、活性化を開始した
直後には素子電流がほとんど流れず、通電時間とともに
素子電流が流れて飽和する。このとき図６１に示すよう
に、例えば、行配線Ｄx1上の表面伝導型放出電子素子群
の端子電位をモニタすると、配線抵抗ｒ1〜ｒnの影響で
電位ｖ1〜ｖnは変化する。この電位変化は活性化の進行
と共に大きくなる。
【０５１５】例えば、活性化電流２ｍＡ／１素子、ｒ1
〜ｒn＝１０Ω、ｎ＝１０００の場合、片側（Ｆ1側）か
らのみ電流４４１０４によって給電した場合には、給電
端から最も遠い表面伝導型放出素子Ｆnの端子ｖnにおい
ては、 ΔＶ＝(１／２)×１０００×１０００１×２ｍＡ×１０ｍΩ （式７） となり、最大１０Ｖもの電位差が生じることになる。
【０５１６】そこで、この電位の分布と同じ電位分布を
画素電極駆動回路４４１０８で発生させ、各表面伝導型
放出素子に生じる電位分布をキャンセルするようにバッ
ファアンプ４４１０７を介して、Ｄy1〜Ｄyn端子に電圧
を印加する。
【０５１７】即ち、活性化の進行に伴って、各表面伝導
型放出素子Ｆ1〜Ｆnに流れる電流と配線抵抗ｒ1〜ｒnと
によって、端子ｖ1〜ｖnに生じる電位降下分布を制御回
路４４１０６で演算し、画素電極駆動回路４４１０８の
Ｄ／Ａコンバータの出力値を設定することで、列配線側
に電位降下分による補償電位の設定が実現できる。
【０５１８】本実施の形態４では、行配線を複数同時に
駆動する手法（以下、マルチライン駆動と称する）を行
っている。また、行配線への活性化電圧の印加は、図７
０に示したように素子番号１〜Ｎの配線の両側から電位
を印加している。ライン選択回路４４１０２により選択
された行配線の両側に電源４４１０４から所定の電位が
印加されると、任意の行配線に、活性化電流Ｉfが流れ
る。図４１と同様に活性化初期状態では電流が流れず、
徐々に活性化が進行していくことでＩfが増加していく
特性を示す。
【０５１９】本実施の形態４で、例えば、列配線側の補
償電位を算出する方法として、マルチライン駆動する行
配線の平均活性化電流Ｉfaveを算出し、それに対する列
配線側の補償電位を算出する方式や、マルチライン駆動
している配線の特定の行に注目して、その行の平均活性
化電流Ｉfaveを使用してそれに対する列配線側の補償電
位を算出する方法を用いている。
【０５２０】平均活性化電流Ｉfaveの算出は、設定時間
ごとに、マルチライン駆動しているラインの電流値の検
出を逐次行い、検出した電流値を、電流検出回路４４１
０３から活性化電流４４１０９として制御回路４４１０
６に入力して、制御回路４４１０６においてされる。そ
して、算出した平均活性化電流Ｉfaveから補償電位の算
出を行う。
【０５２１】本実施の形態４では、行配線への活性化電
位の印加は、行配線の両側から電位印加を行うため、配
線抵抗による電位降下としては行配線での中央付近が最
も大きくなる。行配線の両側から電位を印加する場合に
は、図６１に示す電源４４１０４は、ａとａ’とが接続
される。従って、上記の算出方法によって算出した補償
電位を印加することにより、平均活性化電流Ｉfaveを用
いたときの補償電位出力は、以下のように求められる。
なお、１つの電子放出素子に流れる素子電流の平均値を
ｉaveとすると、 Ｄyn＝−(１／２)×ｒn×ｎ×（ｎ＋１）×ｉave （式８） ｎ＝Ｆ1〜Ｆn/2 但し、Ｆn/2以降の画素番号は、ｎ＝Ｆn-n'（ｎ’はＦn
/2〜Ｆnまでの画素番号として計算される）。
【０５２２】以上のような算出方法によって、マルチラ
イン駆動を行っている行配線を流れる活性化電流値の平
均素子電流Ｉfaveをもとにして、列配線側の補償電位を
決定している。補償電位は、画素電極駆動回路４４１０
８からバッファアンプ４４１０７を通して列配線Ｄy1〜
Ｄynの端子に出力され、補償電位の設定は活性化プロセ
スが終了するまで行われる。
【０５２３】そして、活性化の終了条件としては、マル
チライン駆動している各行配線の活性化電流から、各素
子の平均素子電流Ｉfが一定値に達した場合（例えば各
素子が２ｍＡとなったとき）、或いは活性化電流がある
程度流れた時点から時間的な制御を行う場合などがあ
る。以上説明したように、マルチライン駆動を行ったと
きの基本的な補償電位の印加方法について述べた。
【０５２４】本実施の形態４では、行配線Ｄx1〜Ｄxmの
うち、マルチライン駆動を行うための行配線を複数本選
択して、その行配線を１単位として順次駆動を行ってい
る。
【０５２５】図６２は、マルチライン駆動している１単
位での複数の行配線の活性化時間に対する活性化電流の
変化を示す図である。
【０５２６】活性化工程中にマルチライン駆動している
全行配線のうち、後述するように、図６２のマルチライ
ン駆動している行配線から活性化電流が著しくなる行配
線Ａの駆動を中止する（ｃｈｋ１）。また、２５分から
５分（Ｔ２）刻みで、マルチライン駆動している複数の
行配線の中から、後述するように駆動を中止する行配線
を特定するために、活性化電流値の平均値を求める（ｃ
ｈｋ２）。
【０５２７】更に、活性化電圧は約１０Ｖから１６Ｖま
で上昇するように設定する。活性化開始から約３０分後
には、１６Ｖまで上昇し、その後一定電圧になるように
設定する。
【０５２８】活性化工程中に行配線が条件を満たしてい
るか否かの判断は、まず、活性化開始からＴ１＝２０分
後にチェック（ｃｈｋ１）を実行する。ｃｈｋ１とは、
マルチライン駆動している行配線から活性化電流が著し
く異なる行配線を特定して、その行配線の駆動を中止す
ることをいう。ｃｈｋ１は、劣化している表面伝導型放
出素子などを予め活性化工程から除去するために行うも
のである。
【０５２９】具体的には、まず、マルチライン駆動して
いる全行配線Ｄx1〜Ｄxmの活性化電流値とその平均を求
める。そして、平均値から予め設定している閾値以上の
差がある活性化電流値にかかる行配線の駆動を中止す
る。
【０５３０】本実施の形態４において行う活性化工程で
は、補償電位は、マルチライン駆動している行配線の平
均素子電流Ｉfaveの電流値から算出する。従って、平均
素子電流Ｉfaveの電流値は所定の範囲内の値となること
が望ましい。ｃｈｋ１では、行配線に流れる活性化電流
の電流値のうち、他の行配線に流れる活性化電流の電流
値と大きく異なる行配線がある場合には、その行配線に
流れる活性化電流の電流値を、平均値を算出するときに
用いないようにする。
【０５３１】時間Ｔ１は、ある程度、活性化が進行して
いるときに設定することが望ましい。本実施の形態４で
は、活性化時間を６０分とし、電圧の上昇比率から活性
化電流が各ラインとも数Ａ程度となる時間を考慮して決
定している。従って、時間Ｔ１の長さは特に限定するも
のではない。
【０５３２】図６３は、マルチライン駆動の対象となる
全行配線Ｄx1〜Ｄxmの活性化電流のヒストグラムであ
る。行配線の総数は１００本としている。
【０５３３】まず、マルチライン駆動している全行配線
Ｄx1〜Ｄxmの活性化電流値とその平均値及び標準偏差を
算出する。ｃｈｋ１において、以下の条件に該当しない
行配線は、駆動を中止する。即ち、マルチライン駆動し
ている全行配線Ｄx1〜Ｄxmに流れる活性化電流Ｉfaveの
平均電流値と標準偏差σ値とから求めた基準値σ／Ｉfa
veの２倍の範囲外の電流値が流れる行配線である。
【０５３４】中止条件は、基準値σ／Ｉfaveに基づいて
定めるため、表面伝導型放出素子基板ごとに、駆動を中
止する行配線の基準が定められる。なお、中止条件の範
囲を基準値の２倍としたのは、劣化している表面伝導型
放出素子をおおざっぱに除去できさえすればよいからで
ある。
【０５３５】図６３に示したヒストグラムのデータよ
り、平均活性化電流Ｉfaveは３．５４Ａ、標準偏差σは
１．４８、基準値は０．４２となる。これにより、ｃｈ
ｋ１で中止条件に該当する活性化電流値は、０．４２×
２＝０．８４Ａとなる。従って、平均活性化電流値Ｉfa
ve±０．８４Ａの範囲外である２．７Ａ以下又は４．３
８Ａ以上の活性化電流の行配線を駆動中止ラインとす
る。
【０５３６】よって、図６３のヒストグラムから−２×
σ／Ｉfave以外に相当するラインが存在することがわか
る。また、図６２からマルチライン駆動を行っているラ
インのなかで、ｃｈｋ１で計算した範囲の閾値から行配
線ＡがＩf＝２．２Ａとなるため、駆動中止ラインに相
当することがわかる。
【０５３７】ｃｈｋ１が終了すると、ｃｈｋ２を実行す
る。ｃｈｋ２は、活性化がある程度進行した後に、活性
化電流の平均電流値をより整合するために行う。ｃｈｋ
２により、列配線に印加する補償電位値をより最適にす
ることができる。ｃｈｋ２は、実行時間Ｔ１から活性化
工程終了までの間に、マルチライン駆動している行配線
の平均活性化電流Ｉfaveに対して、上限下限の電流許容
値を設定し、その範囲から外れる行配線を駆動中止ライ
ンとする。
【０５３８】具体的には、図６２に示すように、実行時
間Ｔ２ごとにマルチライン駆動している平均活性化電流
Ｉfaveの電流値を求める。その値を○印で示す。また、
マルチライン駆動で選択している行配線に印加する電位
は、パルス幅１ｍ秒、デューティ１０％の波形のものと
する。
【０５３９】平均活性化電流Ｉfaveに対して、閾値を例
えば、±１０％と設定する。５分（Ｔ２）ごとにマルチ
ライン駆動して求める平均活性化電流Ｉfaveから、閾値
である±１０％の範囲を超える活性化電流にかかる行配
線が存在する場合には、その時点でその行配線の駆動を
中止する。例えば、活性化時間５０分の時点では行配線
Ｂに流れる活性化電流は、平均活性化電流Ｉfave−１０
％を下回るため、この時点で行配線Ｂの駆動を中止して
いる。
【０５４０】なお、閾値を小さくすると、行配線に流れ
る活性化電流が均一化される反面、駆動を中止する行配
線の本数が増加することになる。本実施の形態４では、
閾値を±１０％としているため、補償電位値のばらつき
は活性化電流のばらつきには大きく影響しないと考えら
れる。
【０５４１】本実施の形態４においては、実行時間Ｔ２
を５分としたが、実行時間はＴ２に限定されるものでは
なく、補償電位を印加するサイクルよりは長ければよ
い。補償電位を印加するタイミングは、実行時間Ｔ２と
は別に設定できるものである。マルチライン駆動してい
る複数の行配線の電流値と平均活性化電流Ｉfaveの電流
値とを求め、これらから補償電位を印加するサイクル数
は数秒単位となる。
【０５４２】また本実施の形態４では、活性化時間を６
０分としている。活性化時間が６０分のときは、活性化
電流は約５Ａになる。活性化工程は、活性化時間を設定
せずに、活性化電流が所望の電流値となったときに終了
してもよい。この場合には、行配線ごとに活性化時間が
異なる。以上、図６２及び図６３をもとに本実施の形態
４の活性化方法を説明した。
【０５４３】実行時間Ｔ１及び閾値は、予めマルチライ
ン駆動する前に制御回路４４１０６なかで設定される。
また、マルチライン駆動しているときの各行配線に流れ
る活性化電流は、制御回路４４１０６からメモリ４４１
１１に出力される。
【０５４４】図６４は、本実施の形態４の活性化工程の
手順を示すフローチャートである。本実施の形態４の活
性化工程の手順について図６４を用いて説明する。（ス
テップＳ６１）ユーザによって活性化開始の指令がなさ
れると、制御回路４４１０６は通電活性化を開始する。
まず、マルチライン駆動している複数の行配線のうち、
駆動を中止する行配線を特定するための条件を設定す
る。中心条件は、前述したように、ｃｈｋ１の実行時間
Ｔ１及び閾値、ｃｈｋ２の実行時間Ｔ２である。
【０５４５】次にステップＳ６２で制御回路４４１０６
は同時駆動する行配線の選択条件などを設定する。この
設定は、マルチライン駆動を行うに当たって、同時駆動
する行配線の本数、駆動する行配線のライン間隔及び間
引き間隔の３つの設定である。本実施の形態４で行うマ
ルチライン駆動は、選択した複数の行配線を１単位とし
てとらえ、単位ごとに順々に電位を印加していく。
【０５４６】前述したように、本実施の形態４では、間
引き間隔の本数を１０本としている。同時駆動する行配
線の本数の設定は、上記単位ごとの駆動により、表面伝
導型放出素子基板４４１０１に通電する電力量と通電時
の発熱とを考慮して最適に設定している。
【０５４７】次に、ライン間隔は、本実施の形態４で
は、全行配線Ｄx1〜Ｄxmに対してマルチライン駆動する
複数の行配線の本数が均等な間隔で設定され、上記通電
時の発熱が基板内意で均一になることが望ましい。
【０５４８】ステップＳ６３では、表面伝導型放出素子
の活性化を行う。マルチライン駆動するために、制御回
路４４１０６は、ステップＳ６２で行った行配線の選択
条件などを設定の設定信号をタイミング回路４４１０５
に設定する。タイミング発生回路４４１０５は、駆動す
る行配線を認識しラインセレクト信号をライン選択回路
４４１０２に出力する。
【０５４９】ラインセレクト信号により、所定の行配線
のＦＥＴリレーをオンにして、行配線を電源４４１０４
側と接続し、選択した行配線を駆動する。ブロックごと
に活性化を開始すると、電流検出回路４４１０３は、駆
動する行配線の活性化電流を検出、その電流値はメモリ
４４１１１に格納される。
【０５５０】次にステップＳ６４では、補償電位の算出
を行う。まずステップＳ６３においてメモリ４４１１１
に格納している活性化電流から平均活性化電流Ｉfaveを
算出する。平均活性化電流Ｉfaveは、マルチライン駆動
を行っている行配線ごとに算出する。平均活性化電流Ｉ
faveは、活性化工程が進行していく途中で電流検出のサ
ンプリング設定を行う。このことによって、所定の時間
ごとにマルチライン駆動している行配線の電流を検出
し、最新の平均活性化電流Ｉfaveをメモリ４４１１１に
格納していく。
【０５５１】次に、求めた平均活性化電流Ｉfaveから、
制御回路４４１０６において列配線側の補償電位の算出
を行う。補償電位の算出は、式（８）を用いて求めるこ
とができる。行配線側の配線抵抗は、予め計測しメモリ
４４１１１に格納しておく。補償電位も平均活性化電流
Ｉfaveの更新に伴い逐次計測する。また、必要に応じて
補償電位値も活性化工程の進行に伴い変化するため、メ
モリ４４１１１に格納することもできる。
【０５５２】次に、ステップＳ６５では、ステップＳ６
４でマルチライン駆動ごとに算出した補償電位値を、画
素電極駆動回路４４１０８及びバッファアンプ４４１０
７によって列配線に順次印加する。
【０５５３】次にステップＳ６６では、実行時間Ｔ１に
達したか否かの判断を行う。本実施の形態４では、ｃｈ
ｋ１を実行する時間Ｔ１を２０分としている。実行時間
に達している場合には、ステップＳ６７に移行する。一
方、実行時間に達していない場合には、ステップＳ６３
に戻る。
【０５５４】次にステップＳ６７では、実行時間に達す
ると、マルチライン駆動している全行配線に対して、ｃ
ｈｋ１を実行する。まず、制御回路４４１０６は、マル
チライン駆動している全行配線の活性化電流値をメモリ
４４１１１から読み出す。その活性化電流値から、以下
のような値を算出する。 (1)平均活性化電流の電流値Ｉfave (2)平均活性化電流の電流値Ｉfaveから標準偏差値σ (3)平均活性化電流の電流値Ｉfaveと標準偏差値σとか
ら基準値σ／Ｉfave そして、求めた各々値から、ｃｈｋ１において駆動を中
止する条件となる２σ／Ｉfaveを算出する。
【０５５５】ステップＳ６８では、制御回路４４１０６
は、マルチライン駆動している複数の行配線中でどの行
配線が、駆動の中止条件に該当するか否か判断する。中
止条件となる行配線が存在する場合には、その行配線の
駆動を中止するように、タイミング発生回路４４１０５
に中止信号を出力する。
【０５５６】タイミング発生回路４４１０５は、中心信
号に従って、ライン選択回路４４１０２に対してライン
セレクト信号を出力する。このラインセレクト信号は、
駆動を中止する行配線に印加している活性化を進行させ
るための電位の供給を止めさせる信号である。以上、ス
テップＳ６６〜Ｓ６８によって、ｃｈｋ１を実行し、中
止条件に該当する行配線の駆動を中止すると、その時点
から再度活性化工程を開始する。
【０５５７】次にステップＳ６９では、ステップＳ６３
と同様の手順により、選択した行配線の活性化を行う。
即ち、マルチライン駆動している複数の行配線の活性化
電流の電流値を検出する。各々の電流値はメモリ４４１
１１に格納される。
【０５５８】ステップＳ７０では、補償電位の電位値を
算出する。まず、ｃｈｋ２を実行するために、マルチラ
イン駆動している複数の行配線の平均活性化電流の電流
値Ｉfaveを求める。平均活性化電流の電流値Ｉfaveは、
ステップＳ６４と同様の手順によって求める。
【０５５９】次にステップＳ７１では、ステップＳ７０
でマルチライン駆動ごとに算出された補償電位値を、制
御回路４４１０６を通して、画素電極駆動回路４４１０
８及び、バッファアンプ４４１０７によって列配線に順
次印加される。
【０５６０】ステップＳ７２では、活性化を終了する条
件に達すると、活性化を終了する。一方、活性化が終了
する条件に達していない場合には、ステップＳ７３に移
行する。ステップＳ７３では、ｃｈｋ２を実行するため
に、実行時間Ｔ１後に実行時間Ｔ２に到達したか否か判
断する。実行時間Ｔ２に到達した場合にはステップＳ７
４へ移行する。一方、Ｔ２に到達していない場合には、
ステップＳ６９に戻る。
【０５６１】ステップＳ７４では、ｃｈｋ２を実行す
る。ｃｈｋ２は、前述したように、ある程度活性化が進
行してから実行する。具体的には、まず、実行時間Ｔ１
（２０分）後に実行時間Ｔ２（５分）に到達したら、マ
ルチライン駆動している行配線の平均活性化電流の電流
値Ｉfaveを算出する。平均活性化電流値Ｉfaveは、メモ
リ４４１１１に格納されている各行配線の活性化電流か
ら求める。そして、マルチライン駆動している駆動ライ
ン電流値を読み出し、以下の処理を行う。
【０５６２】算出した平均活性化電流値Ｉfaveと制御回
路４４１０６に予め設定している閾値±１０％とから、
マルチ駆動している各行配線の電流値の１本１本につい
て比較を行い駆動の中止条件を求める。なお、中止条件
は、上記のようにＩfave±１０％である。
【０５６３】次にステップＳ７５では、マルチライン駆
動している複数の行配線の活性化電流値が、ステップＳ
７４で求めた中止条件の範囲内であるかどうかの判断す
る。活性化電流値が中止条件に該当しなければ活性化工
程を継続する。一方、中止条件に該当すれば、ステップ
Ｓ６８で説明した手順と同様の手順によって、その行配
線の活性化を中止する。
【０５６４】以上説明したように、ステップＳ６１〜Ｓ
７５の手順を実行することで、補償電位の電位値を算出
するための活性化電流の電流値が、本来検出すべき活性
化電流値に近いものとなるため、表面伝導型放出素子に
均一に補償電圧を印加することができる。
【０５６５】図６５は、活性化を中止した行配線を再活
性化する手順を示すフローチャートである。ｃｈｋ１又
はｃｈｋ２によって活性化を中止した行配線を再活性化
する手順について図６５を用いて説明する。
【０５６６】ステップＳ８１では、再活性化する前に、
再活性化する行配線の駆動条件の設定と再活性化工程を
終了する条件の設定とを行う。
【０５６７】まず駆動条件について説明する。駆動条件
とは、再活性化工程をマルチライン駆動によって行うの
か、１本の行配線ごとに行うのかという条件をいう。な
お、駆動条件は、制御回路４４１０６において、駆動を
中止した行配線の本数と行配線の位置によって判断され
る。例えば、駆動を中止した行配線が表面伝導型放出素
子基板４４１０１上の１部分に集中している場合には、
それらの行配線をマルチライン駆動すると、行配線に流
れる電流が基板４４１０１上の１部に集中することにな
り、その部分が局所的に発熱したり、その発熱から表面
伝導型放出素子基板４４１０１が破損する場合もある。
そのため、それらの行配線に関しては１ラインずつのラ
イン駆動を行い上記の問題を回避するような駆動を行う
ことが望ましい。マルチライン駆動で行う場合には、同
時駆動する行配線の本数、駆動ライン間隔、間引き間隔
等の設定を行う。
【０５６８】１本ずつ行配線を駆動する場合には、駆動
間隔と間引き間隔とは、マルチライン駆動の設定と同じ
設定とする。従って、１本ずつ行配線を駆動する場合に
は、表面伝導型放出素子基板４４１０１にかかる電流の
集中は低減し、発熱等の問題も緩和されることになる。
【０５６９】一方、駆動を中止した行配線が、表面伝導
型放出素子基板４４１０１の全体に分散している場合に
は、マルチライン駆動を行い再活性化工程にかかる再活
性化時間を短縮するのが好ましい。
【０５７０】次に、再活性化工程の終了条件について説
明する。再活性化は、正常に活性化が終了したラインと
ほぼ同様の活性化電流を得るために、終了条件として設
定した活性化電流値になると活性化処理を終了する場合
と、活性化時間を予め設定して活性化時間に到達すると
終了する場合とがある。これらの判断は、駆動を中止し
た行配線が、ｃｈｋ１、ｃｈｋ２のいずれにおいて中止
となったかによって判断してもよい。
【０５７１】例えば、ｃｈｋ１を実行した結果、駆動を
中止した行配線（図６２に示した行配線Ａ）は、もとも
と活性化時間に対する活性化電流値の増加率が小さいた
め、再活性化を行っても、正常に活性化が終了したライ
ンと同等な活性化電流値を得ることは難しいと判断され
る。従って、ｃｈｋ１を実行して駆動を中止した行配線
は、活性化時間を設定して活性化時間に到達したら再活
性化工程を終了し、最終的な活性化電流値は、活性化の
時間が終了した時点で決まるものとする。
【０５７２】一方、ｃｈｋ２を実行した結果、活性化を
中止した行配線（図６２に示した行配線Ｂ）は、ある程
度活性化電流が流れているため、再活性化処理を行うこ
とによって、正常に活性化が終了したラインとほぼ同様
の活性化電流値に達すると判断される。従って、ｃｈｋ
２を実行して活性化を中止した行配線は、所望の活性化
電流値に到達するまで再活性化工程を行う。
【０５７３】次に、ステップＳ８２で再活性化工程を開
始し、上記駆動条件によって選択する行配線を駆動す
る。再活性化工程でも、マルチライン駆動している複数
の行配線に流れる活性化電流の電流値は、電流検出回路
４４１０３によって検出する。検出値は制御回路４４１
０６を介して、メモリ４４１１１に出力される。
【０５７４】ステップＳ８３では、印加する補償電位の
電位値の算出を行う。補償電位は、再活性化工程におい
てもマルチライン駆動している複数の行配線を流れる活
性化電流の平均値である平均活性化電流値Ｉfaveをもと
に算出する。平均活性化電流値Ｉfaveは、制御回路４４
１０６によりメモリ４４１１１に格納されている各行配
線の活性化電流値を出力して、所定の計算を行ってい
る。
【０５７５】また、再活性化工程の駆動条件に従って、
１本の行配線ごとに再活性化をする場合には、選択され
ている行配線の活性化電流値を、そのまま補償電位の電
位値を計算するために用いる。
【０５７６】ステップＳ８４では、制御回路４４１０６
で計算された補償電位値を、画素電極駆動回路４４１０
８、バッファアンプ４４１０７を通して表面伝導型型放
出素子基板４４１０１の列配線に順次印加する。
【０５７７】ステップＳ８５では、再活性化工程が終了
する条件に達したか否か判断する。終了条件に達した場
合には、再活性化工程を終了する。一方、再活性化工程
が終了する条件に達していない場合には、ステップＳ８
２に戻る。
【０５７８】以上のようにして、表面伝導型放出素子基
板４４１０１の活性化が終了する。上記のような手順に
よって、行配線を１本ずつ駆動していた場合に比べ数分
の１の時間で活性化を終了することができる。
【０５７９】また、ｃｈｋ１及びｃｈｋ２を実行するこ
とによって、補償電位値を算出するための平均活性化電
流値を均一化するため、補償電圧値を最適値に近い値で
駆動することができる。
【０５８０】なお、本実施の形態４におけるマルチライ
ン駆動において、活性化時間を更に短縮させるために、
表面伝導型放出素子基板４４１０１内の発熱等を考慮
し、同時駆動する行配線数を増やすこともできる。
【０５８１】また、本実施の形態４では、電源４４１０
４から出力される電位を正極として印加する場合につい
て説明したが、印加電圧の極性はこれとは逆の負極性で
もよく、その場合には列配線側に流れる電流の向きが逆
になる。そのため、バッファアンプ４４１０７からの補
償電位の極性も逆となる。
【０５８２】さらに、画素電極駆動回路４４１０８で
は、列配線と同じ数のＤ／Ａコンバータを構成している
が、補償電位の分布は、図６２に示したように緩やかに
変化するものである。そのため、Ｄ／Ａコンバータの数
は間引いて、印加すべき電位を抵抗等で分割して電位を
規定してもよい。また、活性化工程において、補償電位
値の更新も、本実施の形態４で説明したように１単位ご
とに行わずに、活性化工程の進行具合に合わせて適宜行
ってもよい。
【０５８３】以上説明したように、本実施の形態４で説
明した活性化工程によって、表面伝導型放出素子の電子
放出特性のばらつきを少なくすることができる。これに
より、表面伝導型放出素子基板４４１０１を用いて表示
パネルを作成した結果、ばらつきの少ない高品位な画像
表示装置を実現することができる。
【０５８４】また、マルチライン駆動において、同時に
駆動する行配線の本数を増やすことで、活性化時間を短
縮することができる。
【０５８５】［実施の形態５］ 図６６は、マルチライン駆動している複数の行配線の活
性化時間に対する活性化電流の変化を示す図である。本
実施の形態５の活性化工程に用いる装置及び駆動回路、
表面伝導型放出素子基板は図４４と同様のものを用い
る。
【０５８６】本実施の形態５では、所定の活性化時間に
所定の活性化電流が流れていない行配線の駆動を中止す
る。具体的には図６６に示すように、活性化を開始して
から２０分後にｃｈｋ３を実行する。ｃｈｋ３では、マ
ルチライン駆動を行っている複数の行配線の各活性化電
流値が、３Ａに達しているかどうか判断する。そして、
このとき３Ａに到達していない行配線Ｃの駆動を中止す
る。
【０５８７】図６７は、本実施の形態５の活性化工程の
手順を示すフローチャートである。本実施の形態５の活
性化工程の手順について図６７を用いて説明する。
【０５８８】まずステップＳ９１で、活性化を実行する
前に、マルチライン駆動している複数の行配線のうち、
駆動を中止する行配線を特定するための条件を設定す
る。中止条件は、ｃｈｋ３を実行することから、ｃｈｋ
３の実行時間Ｔ３と、そのときの活性化電流値の設定を
制御回路４４１０６に対して行う。
【０５８９】次にステップＳ９２で、ユーザによって活
性化開始の指令がなされると、制御回路４４１０６は通
電活性化を開始する。本実施の形態４と同様に、まず制
御回路４４１０６は同時駆動する行配線の選択条件など
を設定する。制御回路４４１０６は同時駆動する行配線
の選択条件などを設定する。
【０５９０】この設定は、マルチライン駆動を行うに当
たって、同時駆動する行配線の本数、駆動する行配線の
ライン間隔及び間引き間隔の３つの設定である。本実施
の形態５で行うマルチライン駆動も、選択した複数の行
配線を１単位としてとらえ、単位ごとに順々に活性化の
ための電位を印加していく。
【０５９１】実施の形態４と同様に、本実施の形態５で
は、間引き間隔の本数を１０本としている。同時駆動す
る行配線の本数の設定は、上記単位ごとの駆動により、
表面伝導型放出素子基板４４１０１に通電する電力量と
通電時の発熱とを考慮して最適に設定している。
【０５９２】次に、ライン間隔も、本実施の形態５で
は、全行配線Ｄx1〜Ｄxmに対してマルチライン駆動する
複数の行配線の本数が均等分割される間隔で設定され、
基板内で上記通電時での発熱が均一になることが望まし
い。
【０５９３】以上の設定は制御回路４４１０６により設
定され、ライン選択回路４４１０２への設定が行われ
る。
【０５９４】次に、ステップＳ９３では、表面伝導型放
出素子の活性化を行う。マルチライン駆動するために、
制御回路４４１０６は、ステップＳ９２で行った行配線
の選択条件などを設定の設定信号をタイミング回路４４
１０５に設定する。タイミング回路４４１０５は、駆動
する行配線を認識し、ラインセレクト信号をライン選択
回路４４１０２に出力する。このラインセレクト信号に
より、所定の行配線のＦＥＴリレーをオンにして、行配
線を電源４４１０４側と接続し、選択した行配線を駆動
する。１単位ごとに活性化を開始すると、電流検出回路
４４１０３は、駆動する行配線の活性化電流を検出し、
その電流値はメモリ４４１１１に格納される。
【０５９５】ステップＳ９４では、補償電位の算出を行
う。まず、ステップＳ９３においてメモリ４４１１１に
格納している活性化電流から平均活性化電流Ｉfaveを算
出する。平均活性化電流Ｉfaveは、マルチライン駆動を
行っている行配線ごとに算出する。
【０５９６】平均活性化電流Ｉfaveは、活性化が進行し
ていく途中で電流検出のサンプリング設定を行う。この
ことによって、所定の時間ごとにマルチライン駆動して
いる行配線の電流を検出し、最新の平均活性化電流Ｉfa
veをメモリ４４１１１に格納していく。
【０５９７】次に、求めた平均活性化電流Ｉfaveから、
制御回路４４１０６において列配線側の補償電位の算出
を行う。この補償電位の算出は、式（８）を用いて求め
ることができる。そして、予め各行配線の配線抵抗を計
測しメモリ４４１１１に格納しておく。補償電位も平均
活性化電流Ｉfaveの更新に伴い逐次計測する。また、必
要に応じて補償電圧値も活性化工程の進行に伴い変化す
るため、メモリ４４１１１に格納することもできる。
【０５９８】ステップＳ９５では、ステップＳ９４でマ
ルチライン駆動ごとに算出した補償電位値を、画素電極
駆動回路４４１０８及びバッファアンプ４４１０７によ
って列配線に順次印加する。本実施の形態５では、マル
チライン駆動を１単位として行っていることから、１つ
の活性化工程で活性化する行配線の本数は数１０本とな
る。この活性化工程においては、１プロセス単位での設
定は１単位として限定することはなく、複数の単位を予
め設定することもできる。
【０５９９】次にステップＳ９６では、実行時間Ｔ３に
達したか否かの判断を行う。本実施の形態５では、ｃｈ
ｋ３を実行する実行時間Ｔ３を２０分としている。実行
時間に達している場合には、ステップＳ９７に移行す
る。一方、実行時間に達していない場合には、ステップ
Ｓ９３に戻る。
【０６００】ステップＳ９７では、マルチライン駆動し
ている複数の行配線に対して、ｃｈｋ３を実行する。制
御回路４４１０６は、メモリ４４１１１からｃｈｋ３を
行うときの最新電流値を入力して、それと設定電流値と
の比較を行う。
【０６０１】次にステップＳ９８では、制御回路４４１
０６は、設定電流値に達していない活性化電流値にかか
る行配線を検出しその行配線の駆動を中止するように、
タイミング発生回路４４１０５に中止信号を出力する。
このタイミング発生回路４４１０５は、中心信号に従っ
て、ライン選択回路４４１０２に対してラインセレクト
信号を出力する。このラインセレクト信号は、駆動を中
止する行配線に印加している電圧の供給を止めさせる。
【０６０２】ステップＳ９９では、活性化の終了条件に
達すると、活性化を終了する。一方、活性化が終了する
条件に達していない場合には、ステップＳ９３に戻る。
活性化の終了条件は、活性化電流を検出しながら各表面
伝導型放出素子の素子電流が一定値に達した場合に終了
する場合と、活性化時間を設定してその時間になると終
了する場合とがある。
【０６０３】各表面伝導型放出素子の電流値が一定値に
達した場合に終了する方法では、制御回路４４１０６等
によって、行配線ごとに活性化状況を把握する必要があ
る。一方、活性化時間で制御する場合には、活性化が均
一になるような時間設定が必要となってくる。本実施の
形態５では、活性化時間の設定により終了条件としてい
る。
【０６０４】次に、駆動を中止した行配線を再活性化す
る。再活性化工程は、実施の形態４と同様の工程であ
る。以上のようにして、表面伝導型放出素子基板４４１
０１の活性化が終了する。上記のような手順によって、
行配線を１本ずつ駆動していた場合に比べ数分の１の時
間で活性化を終了することができる。
【０６０５】また、ｃｈｋ３を実行することによって、
補償電位値を算出するための平均活性化電流値を均一化
するため、補償電位値を最適値に近い値で駆動すること
ができる。なお、本実施の形態５におけるマルチライン
駆動において、活性化時間を更に短縮させるために、表
面伝導型放出素子基板４４１０１内の発熱等を考慮し、
同時駆動する行配線を増やすこともできる。
【０６０６】［実施の形態６］ 図６８は、マルチライン駆動している複数の行配線の活
性化時間に対する活性化電流の変化を示す図である。本
実施の形態６の活性化工程に用いる装置及び駆動回路、
表面伝導型放出素子基板は図４４と同様のものを用い
る。本実施の形態６では、活性化時間内において、任意
の２つの時間に活性化電流値の検出をし、検出時間の変
化量と活性化電流値の変換量とを算出して、活性化電流
値の変化量／活性化時間の変化量を求め、これが予め定
めている閾値を越えていない場合に、行配線の駆動を中
止する。
【０６０７】具体的には、まず、検出時間Ｔ４に到達し
たときに、マルチライン駆動を行っている行配線の活性
化電流値の検出を行う。次に、検出時間Ｔ５まで通常の
活性化駆動を行う。そして、各々検出した活性化電流値
の差をとり、検出時間の変化量と活性化電流値の変化量
とを算出する。そして、 活性化電流値の変化量／検出時間Ｔ５−検出時間Ｔ４ を求める。
【０６０８】この活性化電流値の変化量の検出時間は、
活性化電圧を昇圧している途中が好ましい。図中のΔＩ
f1のように変化が顕著となり、活性化状態を判断するの
に適しているからである。そのため、本実施の形態６で
は、検出時間Ｔ４及び検出時間Ｔ５を、活性化工程を開
始してから比較的早い時間に設定している。
【０６０９】駆動の中止条件となる電流変化量は、予め
固定値として設定しておいてもよい。また、実際にはマ
ルチライン駆動を行って、各行配線の電流変化量を算出
し、それらの行配線の中で著しく電流変化量が小さい行
配線の駆動を中止してもよい。例えば、マルチライン駆
動している複数の行配線の電流変化量の平均値を基準に
して、駆動の中止条件を設定したり、特定の行配線の変
化量を基準にしてその値から設定してもよい。
【０６１０】本実施の形態６では、行配線の駆動を中止
するための閾値を、マルチライン駆動している複数の行
配線の電流変化量の平均値から１Ａと設定する。そし
て、電流変化量が１Ａ以下の行配線は、駆動を中止す
る。
【０６１１】駆動を中止する行配線と指示された行配線
は、計測時間Ｔ５−計測時間Ｔ４の活性化電流値の変化
量が上記設定した１Ａと比較される。そうすると、ΔＩ
f1では、１Ａ以上の増加があるのに対し、ΔＩf2に相当
する行配線を駆動中止ラインとする。
【０６１２】図６９は、本実施の形態６の活性化工程の
手順を示すフローチャートである。本実施の形態６の活
性化工程の手順について図６９を用いて説明する。
【０６１３】まずステップＳ１０１で、活性化工程の前
にマルチライン駆動を行っている複数の行配線に対し
て、駆動の中止条件の設定を行う。上述したように、中
止条件は、検出時間Ｔ４及び検出時間Ｔ５と、検出時間
の変化量に対する活性化電流値の変化量とである。設定
は制御回路４４１０６に対して行う。
【０６１４】次にステップＳ１０２で、ユーザによって
活性化開始の指令がなされると、制御回路４４１０６は
通電活性化を開始する。実施の形態４と同様に、まず制
御回路４４１０６は同時駆動する行配線の選択条件など
を設定する。
【０６１５】この設定は、マルチライン駆動を行うに当
たって、同時駆動する行配線の本数、駆動する行配線の
ライン間隔及び間引き間隔の３つの設定である。本実施
の形態６で行うマルチライン駆動も、選択した複数の行
配線を１単位としてとらえ、単位ごとに順々に活性化の
ための電位を印加していく。従って、実施の形態４と同
様に、本実施の形態６では、間引き間隔の本数を１０本
としている。同時駆動する行配線の本数の設定は、上記
単位ごとの駆動により、表面伝導型放出素子基板４４１
０１に通電する電力量と通電時の発熱とを考慮して最適
に設定している。
【０６１６】次に、ライン間隔も、本実施の形態６で
は、全行配線Ｄx1〜Ｄxmに対して、同時に活性化のため
の電位を印加する複数の行配線の本数が均等分割される
間隔で設定され、基板内で上記通電時の発熱が均一にな
ることが望ましい。
【０６１７】以上の設定は制御回路４４１０６により設
定され、ライン選択回路４４１０２への設定が行われ
る。
【０６１８】次にステップＳ１０３では、表面伝導型放
出素子の活性化を行う。マルチライン駆動するために、
制御回路４４１０６は、ステップＳ１０２で行った行配
線の選択条件などを設定の設定信号をタイミング回路４
４１０５に設定する。タイミング回路４４１０５は、駆
動する行配線を認識し、ラインセレクト信号をライン選
択回路４４１０２に出力する。このラインセレクト信号
により、所定の行配線のＦＥＴリレーをオンにして、行
配線を電源４４１０４側と接続し、選択した行配線を駆
動する。ブロックごとに活性化を開始すると、電流検出
回路４４４１０３は、駆動する行配線の活性化電流を検
出し、その電流値はメモリ４４１１１に格納される。
【０６１９】ステップＳ１０４では、補償電位の算出を
行う。まずステップＳ１０３においてメモリ４４１１１
に格納している活性化電流から平均活性化電流Ｉfaveを
算出する。平均活性化電流Ｉfaveは、マルチライン駆動
を行っている行配線ごとに算出する。この平均活性化電
流Ｉfaveは、活性化が進行していく途中で電流検出のサ
ンプリング設定を行う。このことによって、所定の時間
ごとにマルチライン駆動している行配線の電流を検出
し、最新の平均活性化電流Ｉfaveをメモリ４４１１１に
格納していく。
【０６２０】次に、求めた平均活性化電流Ｉfaveから、
制御回路４４１０６において列配線側の補償電位の算出
を行う。補償電位の算出は、式（８）を用いて求めるこ
とができる。そして、予め各行配線抵抗を計測してメモ
リ４４１１１に格納しておく。補償電位も平均活性化電
流Ｉfaveの更新に伴い逐次計測する。また、必要に応じ
て補償電位値も活性化工程の進行に伴い変化するため、
メモリ４４１１１に格納することもできる。
【０６２１】ステップＳ１０５では、ステップＳ１０４
でマルチライン駆動ごとに算出した補償電位値を、画素
電極駆動回路４４１０８及びバッファアンプ４４１０７
によって列配線に順次印加する。本実施の形態６では、
マルチライン駆動をブロック単位として行っていること
から、１つの活性化工程で活性化する行配線の本数は数
１０本となる。活性化工程においては、１単位での設定
は単位として限定することはなく、複数の単位を予め設
定することもできる。
【０６２２】次にステップＳ１０６では、活性化時間
が、検出時間Ｔ４に達したか否かの判断を行う。検出時
間Ｔ４に達している場合には、ステップＳ１０７に移行
する。一方、実行時間に達していない場合には、ステッ
プＳ１０８に移行する。
【０６２３】ステップＳ１０７では、活性化工程で駆動
している行配線の活性化電流を検出する。活性化電流の
検出は、ステップＳ１０３と同様に、ライン選択回路４
４１０２より選択された行配線の活性化電流値を電流検
出回路４４１０３により検出する。検出値はメモリ４４
１１１に格納される。そして、活性化電流を計測した後
は、ステップＳ１０３に戻る。
【０６２４】ステップＳ１０８では、活性化時間が、計
測時間Ｔ５に達したかどうかの判断を行う。計測時間５
に達している場合には、ステップＳ１０９に移行する。
一方、達していない場合には、ステップＳ１１１に移行
する。
【０６２５】ステップＳ１０９では、活性化工程で駆動
している行配線の活性化電流値の検出を行う。活性化電
流値の検出は、ステップＳ１０７と同様に、ライン選択
回路４４１０２より選択した行配線の活性化電流値を、
電流検出回路４４１０３により検出する。その検出値は
メモリ４４１１１に格納される。活性化電流値を検出し
た後は、ステップＳ１１０に移行する。
【０６２６】ステップＳ１１０では、制御回路４４１０
６において、検出時間Ｔ４及び検出時間Ｔ５に検出した
活性化電流値をメモリ４４１１１から読み出し、活性化
電流値の変化量を算出する。その結果、マルチライン駆
動している複数の行配線のうち、所定の電流変化量（増
加量）に達していない行配線については駆動を中止す
る。具体的には、タイミング回路４４１０５からライン
選択回路４４１０２へラインセレクト信号が出力され、
これによって、駆動を中止する行配線を特定する。駆動
を中止する行配線を特定すると、ステップＳ１０３に戻
る。
【０６２７】ステップＳ１０５からステップＳ１１０ま
での手順によって、活性化工程が終了条件に達すると、
活性化工程を終了する。活性化工程が終了条件に達して
いない場合には、ステップＳ１０３に戻る。この活性化
の終了条件は、活性化電流を検出しながら各表面伝導型
放出素子の素子電流が一定値に達した場合に終了する場
合と、活性化時間を設定してその時間になると終了する
場合とがある。
【０６２８】各表面伝導型放出素子の電流値が一定値に
達した場合に終了する方法では、制御回路４４１０６等
によって、行配線ごとに活性化状況を把握する必要があ
る。一方、活性化時間で制御する場合には、活性化が均
一になるような時間設定が必要となってくる。本実施の
形態６では、活性化時間の設定により終了条件としてい
る。
【０６２９】次に、活性化を中止した行配線を再活性化
する。再活性化工程は、実施の形態４と同様の工程によ
って行う。
【０６３０】以上のようにして、表面伝導型放出素子基
板４４１０１の活性化が終了する。上記のような手順に
よって、行配線を１本ずつ駆動していた場合に比べ数分
の１の時間で活性化を終了することができる。
【０６３１】また、活性化電流値の変化量を算出するこ
とによって、補償電位値を算出するための平均活性化電
流値を均一化するため、補償電位値を最適値に近い値で
駆動することができる。
【０６３２】なお、本実施の形態６におけるマルチライ
ン駆動において、同時駆動数は５本に限定するものでは
なく、活性化時間を更に短縮させるために、表面伝導型
放出素子基板４４１０１内の発熱等を考慮し、同時駆動
する行配線数を増やすこともできる。
【０６３３】以上上述した本実施の形態によれば、複数
の電子放出素子をマトリックス状に配置し、複数の行配
線のうち、さらに所定の複数の行配線を選択し、その選
択した行配線に流れる活性化電流の電流値を各行配線ご
とに検出し、選択した複数の行配線の中から、所望の活
性化電流が得られない行配線の活性化を中止する。
【０６３４】そして、活性化工程を中止していない行配
線の活性化電流の電流値と各行配線の抵抗値とから複数
の列配線に印加する補償電位の電位値を算出して、それ
を印加する。そのため、電子放出素子の活性化工程にお
いて、行配線の配線抵抗と活性化電流による電位降下が
生じても電子放出素子に印加する補償電圧が均一にな
る。従って、均一な電子放出素子特性を有する電子放出
素子を提供することができる。
【０６３５】［参考例１２］ 以下の参考例では、これまで述べてきた実施の形態と一
部異なる構成をとっている。本参考例１２を説明するの
に先立ち、複数の行配線を同時に選択して電圧印加工程
を行う際に生じうる問題点を詳細に説明する。
【０６３６】以下に両側からの引き出し配線が接続され
ている場合について説明する。実際に２ラインを同時に
列配線から電圧補償を行いながら活性化電圧を印加して
いる様子を模式的に表わしたのが図７０である。この場
合、行配線の２行目と(Ｍ−３)行目が選択されており、
更に列配線からは電位補償をするための電位が印加され
ている。この場合の行配線上の電位分布の第１の例につ
いて図７３を用いて説明する。行配線上の電位分布は図
７３（ａ）に示す通りに２行目と(Ｍ−３)行目で異なっ
たものになっている。
【０６３７】このようになる原因としては、配線抵抗、
特には行配線抵抗の違いや、フォーミング時の亀裂形成
のばらつき、発生する活性化電流の違いなどにより電位
降下が異なることが考えられる。また、図７１に示すよ
うな真空容器（本図の詳細な構成、製造法、付加した符
号の意味は後述の実施の態様で述べる）を用いた場合を
考えると、構造的な要因で活性化材料ガスに図７２に示
すような分布が生じるため、活性化電流に違いが発生
し、電位降下が異なることが考えられる。この時、列配
線側より印加する電圧の分布は、図７３（ｂ）に示すも
ので２行目の電位分布に合わせたものになっている。こ
の場合、素子に印加される電圧の分布は図７３（ｃ）に
示す通りに２行目の素子については均一になるが、(Ｍ
−３)行目については中央部分で電圧が下がり、これは
素子特性の分布につながるものである。図示はしない
が、逆に、(Ｍ−３)行目に対して列配線側の補償電位を
決めたとすると、逆に２行目の素子については中央部分
で電圧が上がることになりやはり素子特性の分布につな
がってしまう。
【０６３８】次に、電位分布の第２の例について図７４
を用いて説明する。行配線上の電位分布は図７４（ａ）
に示すように、分布の形は同じであるがオフセットがか
かったようになっている。この原因としては、引き出し
配線抵抗が各行毎に異なっている場合があるため、引き
出し配線での電位降下量が異なってしまっていると考え
られる。この時、列配線側から印加する電位の分布を２
行目の電位降下に合わせて行ったとすると、その時の電
圧は図７３（ｂ）に示すようになる。この時の素子に印
加される電圧の分布を示したのが図７４（ｃ）であり、
２行目の素子に比較して全体が低い電圧になってしまっ
ている。この結果、２行目のラインと(Ｍ−３)行目のラ
インは特性が異なることになり、結果的には横縞状の画
像になってしまう。
【０６３９】ここで、各行配線に対して設けられる外部
回路との接続を行うための引き出し配線毎の電位降下の
違いによる影響について述べる。
【０６４０】単純マトリックス配線されたｍ行ｎ列のマ
ルチ表面伝導型放出素子の通電活性化工程において２行
目を通電活性化する時の等価回路を図８６に示す。また
このとき電圧が印加されている２行目のみに注目した等
価回路を図８７（ａ）に示す。本図のように単純マトリ
ックス配置の場合、素子間にはｒ1〜ｒn-1の配線抵抗が
存在しており、更に行配線毎に給電するための引き出し
配線抵抗ｒd2が接続されていることが分かる。このとき
２行目が活性化されていくに連れて増加していく、素子
電流Ｉf、放出電流Ｉeの素子を示したのが図８８であ
る。本図のとおり活性化時には、１行に流れる電流値Ｉ
fも、これによる放出電流Ｉeも共に増加していく。つま
り活性化の初期状態ではほぼＩfは流れていないため電
位降下はほとんどない。そのため１行上の素子に印加さ
れる電圧の分布は図８７（ｂ）の（ア）に示す様にな
る。しかし活性化が進行するにつれてＩfが流れるよう
になるため電位降下が生じ出し、活性化終了時には図８
７（ｂ）の（イ）に示す様になる。この電位降下は引き
出し配線部に因るものと素子配線部によるものに分けら
れる。ここで引き出し配線のパターンは、接続される配
線、プローブ等のピッチ、形状等に合わせて柔軟に設計
される場合が多く、各々の行番号に因って異なっている
場合がほとんどである。これは画像形成装置として高精
細、多画素化が進むにつれて顕著になり、ｒd1，ｒd2，
…，ｒdmそれぞれ異なった値になると考えられる。この
ような場合、ｒd2よりも引き出し配線抵抗が大きいライ
ンの活性化終了時の電位分布は図８７（ｂ）の（ウ）に
示す様になる。このように引き出し配線抵抗の違いによ
って活性化時の素子印加電圧がライン（行）毎に異なる
ことになり、活性化終了時の素子特性がそれぞれ異なる
ことになる。つまりこれが、ライン毎の輝度のばらつき
が生じる原因になっていた。
【０６４１】以上説明したように、行配線上の電位分布
を列配線から補償する場合に複数ラインを同時に選択し
て活性化する方法を組み合わせると、同時駆動ラインの
電位分布が異なると本来目標としている活性化電圧に対
してずれが生じてしまい、素子特性に分布や、ライン間
の違いが発生してしまうという問題が発生しうる。
【０６４２】ここで、電位分布の説明において電位の供
給端として行の両端を使用している場合について説明し
たが、片側から供給した場合も（電位降下の形が片側下
がりになるが）同様の問題が発生し得る。
【０６４３】以降の参考例では、複数の行配線とそれら
に交わる複数の列配線とにマトリックス状に配置し、前
記複数の行配線の内、更に所定の複数の行配線を選択
し、該選択した複数行配線と直交する列配線側から前記
選択した複数の行配線の電位分布に応じた補償電位を印
加して活性化した電子放出素子であって、前記複数の行
配線の選択は、前記電子放出素子を配置する前に、前記
複数の行配線の各々の配線抵抗を測定して、その配線抵
抗の抵抗値の大きさに従って決定したりする。
【０６４４】複数の行配線とそれらに交わる複数の列配
線とにマトリックス状に配置し、前記複数の行配線の
内、更に所定の複数の行配線を選択し、該選択した複数
行配線と直交する列配線側から前記選択した複数の行配
線の電位分布に応じた補償電位を印加して活性化した電
子放出素子であって、前記複数の行配線の選択は、前記
電子放出素子の１部を構成する導電性膜を複数形成した
後であって該導電性膜をフォーミングする前に、前記各
々の導電性膜の抵抗値を測定して、その抵抗値の大きさ
に従って決定したりする。
【０６４５】更に、複数の電子放出素子を、複数の行配
線とそれらに交わる複数の列配線とマトリックス状に配
置し、前記複数の行配線の内、更に所定の複数の行配線
を選択する選択手段と、前記複数の行配線に前記電子放
出素子を通電活性化する電位を印加する電源供給手段
と、前記複数の行配線に流れる電流の第１の電流値を各
行配線ごとに検出する検出手段と、前記第１の電流値を
もとにして前記複数の列配線に補償電位を印加する駆動
手段と、前記選択した複数の行配線を記憶する記憶手段
と、を備えた電子放出素子の製造装置であって、前記電
源供給手段は、前記電子放出素子を配置する前に前記複
数の行配線の各々に電位を印加し、前記検出手段は、前
記複数の行配線の各々に流れる電流の第２の電流値を各
行配線ごとに検出し、前記選択手段は、前記第２の電流
値の大きさに従って前記複数の行配線を選択したりす
る。
【０６４６】更に又、複数の電子放出素子を、複数の行
配線とそれらに交わる複数の列配線とマトリックス状に
配置し、前記複数の行配線の内、更に所定の複数の行配
線を選択する選択手段と、前記複数の行配線に前記電子
放出素子を通電活性化する電位を印加する電源供給手段
と、前記複数の行配線に流れる電流の第１の電流値を各
行配線ごとに検出する検出手段と、前記第１の電流値を
基にして前記複数の列配線に補償電位を印加する駆動手
段と、前記選択した複数の行配線を記憶する記憶手段
と、を備えた電子放出素子の製造装置であって、前記電
源供給手段は、前記電子放出素子を導通する導電性膜を
複数形成した後であって、該導電性膜をフォーミングす
る前に前記複数の行配線の各々に電位を印加し、前記検
出手段は、前記複数の行配線の各々に流れる電流の第３
の電流値を各行配線ごとに検出し、前記選択手段は、前
記第３の電流値の大きさに従って前記複数の行配線を選
択したりする。
【０６４７】また、複数の行配線とそれらに交わる複数
の列配線とにマトリックス状に配置し、前記複数の行配
線の内、更に所定の複数の行配線を選択し、該選択した
複数行配線と直交する列配線側から前記選択した複数の
行配線の電位分布に応じた補償電位を印加して活性化し
た電子放出素子の製造方法において、前記複数の行配線
の選択は、前記電子放出素子を配置する前に前記複数の
行配線の各々の配線抵抗を測定し、その配線抵抗の抵抗
値の大きさに従って決定したりする。
【０６４８】更に画像形成装置は、上記いずれかの電子
放出素子と、前記電子放出素子から放出される電子によ
って発光する蛍光体とを備えている。
【０６４９】更にまた、複数の行配線と、該複数の行配
線に接続する電子放出素子とを有する電子源の製造方法
であって、前記複数の行配線のうち所定の行配線を選択
してその行配線に電位を印加する工程を有しており、該
工程における前記行配線の選択は、行単位の素子抵抗値
に応じて行おうとしたりする。
【０６５０】本参考例１２について更に詳細に述べる。
【０６５１】図７５は、本参考例１２に係る表面伝導型
放出素子の通電活性化装置を示すブロック図である。
【０６５２】図７５中、７５１０１は通電活性化をする
ための表面伝導型放出素子基板である。表面伝導型放出
素子基板７５１０１には、複数の表面伝導型放出素子を
マトリックス状に配置しており、既にフォーミング処理
を完了したものである。表面伝導型放出素子基板７５１
０１は、図示しない真空排気装置に接続しており、１０
の-4乗〜１０の-5乗（torr）程度に真空排気する。更
に、行配線端子Ｄx1〜Ｄxm及び列配線端子Ｄy1〜Ｄynを
介して外部の電気回路と接続している。
【０６５３】また、７５１０２は活性化する行を選択す
るライン選択部である。ライン選択部７５１０２は、後
述するように、選択ライン記憶部７５１０７に記憶され
ている情報を基に制御部７５１０５から出力される指示
に従って、同時に２本以上の行配線を選択する。これら
選択した行配線には、電源部７５１０４から出力する電
位を印加する。７５１０３は電流検出部であって、選択
した行配線に電位を印加した際、選択した各行に流れる
電流Ｉfを各行ごとに個別モニタする。
【０６５４】電流検出部７５１０３は、後述するように
検出用抵抗Ｒmonとこれの両端に生じる電圧を計測する
計測アンプとを有する。これらにより、選択した複数の
行配線を流れる電流を検出して活性化電流として制御部
７５１０５に出力する。尚、検出用抵抗Ｒmonの抵抗値
は、選択した各ラインごとの素子電流Ｉfが流れること
による電位効果を制御するように十分小さな値にしてい
る。電源部７５１０４は、制御部７５１０５から出力さ
れる指令値によって、表面伝導型放出素子基板７５１０
１の行配線端子に印加する電位を出力する。
【０６５５】更に、７５１０６は駆動回路部であって、
制御部７５１０５から出力される制御クロックＨscan信
号に同期したタイミングで、表面伝導型放出素子基板７
５１０１の列配線の端子Ｄy1〜Ｄynに電位を印加してこ
れらを駆動する。
【０６５６】本参考例１２においては、通電活性化の進
行状況を活性化時に流れる電流量、即ち、活性化電流値
によって把握している。そして、制御部７５１０５は、
ユーザによって入力される通電活性化を開始する指令と
ともに、表面伝導型放出素子の活性化を開始する。また
詳細は後述するが、活性化の進行状況に応じて変化する
列の表面伝導型放出素子の駆動電位値を逐次補正する。
【０６５７】即ち、配線抵抗記憶部７５１０８に格納さ
れている配線抵抗値データと電流検出部７５１０３の出
力電流とを用いて、各表面伝導型放出素子に印加する電
圧を補償する電位量を算出する。そして、この電位量を
設定出力値として駆動回路部７５１０６に備えるラッチ
回路に記憶させる。
【０６５８】駆動回路部７５１０６は、設定出力値に応
じた駆動電位を発生して、それを各表面伝導型放出素子
の列端子Ｄy1〜Ｄynに印加する。これにより、各表面伝
導型放出素子において、素子電流と列配線抵抗によって
生じる電位分布が補償され、各表面伝導型放出素子に常
に一定の電圧が印加される。活性化の進行に応じて、逐
次駆動回路部７５１０６の駆動電位値を更新すること
で、活性化の終了時まで電位分布の補正が行われる。
【０６５９】制御部７５１０５は、活性化電流値から活
性化の進行具合をモニタし、ライン選択部７５１０２に
駆動するラインを決定させるための駆動ライン設定信号
を出力する。これによって、ライン選択部７５１０２は
行配線を設定する。更に、制御部７５１０５は、活性化
電流値を基にして、各列配線に印加する駆動電位値Ｂy1
〜Ｂynを逐次更新する。そして、駆動電位値に対応した
デジタル出力データ（Ｄａｔａ）を駆動回路部７５１０
６に出力する。
【０６６０】図７６は、ライン選択部７５１０２の構成
を示す回路図である。ライン選択部７５１０２は、内部
にｍ個のスイッチング素子（ＳＷ1〜ＳＷm）を備えてい
る。各スイッチング素子ＳＷ1〜ＳＷmは、電源部７５１
０４の出力電圧もしくは０［Ｖ］（グランドレベル）の
いずれか一方を選択し、表面伝導型放出素子基板７５１
０１に備えている端子Ｄx1〜Ｄxmと電気的に接続するか
否か選択するものである。
【０６６１】各スイッチング素子ＳＷ1〜ＳＷmは、制御
部７５１０５から出力される制御信号に基づいて動作す
るものであるが、例えばＦＥＴ、リレーのようなスイッ
チング素子を組み合わせることにより容易に構成するこ
ともできる。図７６においては、１行目（Ｓx1）と３行
目（Ｓx3）とのラインが選択され、行配線Ｄx1、Ｄx3に
のみ電源部７５１０４からの出力電位が印加され、他の
ラインは非選択電位であるグランドに接続される。
【０６６２】図７７は、電流検出部７５１０３の構成を
示す回路図である。電流検出部７５１０３は、ライン選
択部７５１０２から出力された通電活性化電位を配線Ｓ
x1からＳxmを通じて入力する。電流検出部７５１０３
は、検出用の抵抗Ｒmonと、この抵抗Ｒmonの両端電圧を
計測する電流計とを有している。図７６に示したよう
に、１行目及び３行目の行配線が選択されているときに
は、他の行配線には、電流が流れない。
【０６６３】そこで、１行目及び３行目の行配線に流れ
ている電流は、 Ｉ1−Ｖ1／Ｒmon Ｉ3−Ｖ3／Ｒmon から算出することができる。Ｒmonの抵抗値は、Ｉfが流
れるときの電位降下によって、表面伝導型放出素子基板
７５１０１への印加電圧に影響を与えないように十分低
い値に設定している。この電圧計は、Ａ／Ｄコンバータ
を使うことによって検出値を制御部に出力することがで
きる。
【０６６４】図７８は、駆動回路部７５１０６の構成を
示す回路図である。駆動回路部７５１０６は、ｎ個のラ
ッチ(Latch)回路７５４０１と、ｎ個のＤ／Ａコンバー
タ７５４０２と、ｎ個のバッファアンプ７５４０３とを
備えている。駆動回路部７５１０６は、表面伝導型放出
素子基板７５１０１のｎ本の列配線Ｄy1〜Ｄynを駆動す
る駆動信号を発生する。
【０６６５】駆動回路部７５１０６は、制御部７５１０
５から出力されるデジタル出力データ（Ｄａｔａ）をラ
ッチ回路７５４０１に入力する。活性化電流計測→出力
データの演算→ラッチ回路７５４０１へのデータの転送
の一連の作業が完了すると、制御部７５１０５から、Ｄ
／Ａコンバータ７５４０２の出力データの更新を行うた
めのラッチクロック(Tlatch)が全てのラッチ回路７５４
０１に印加される。これによって、ラッチ回路７５４０
１は、ラッチクロックに同期してデータの更新を行う。
【０６６６】図７９は、行配線の配線抵抗を測定すると
きのｍ行ｎ列の表面伝導型放出素子基板の等価回路図で
ある。図８０は、測定された配線抵抗値Ｒ1，Ｒ2，Ｒ
3，…，Ｒmに基づいて、同じ選択ペアを組み合わせる方
法を説明する図である。図７９及び図８０を用いて選択
ラインを決定する方法について説明する。なお、本参考
例１２においては、２ラインを同時に選択する場合を例
に説明する。活性化中の電位降下に違いが発生する原因
の１つに、配線抵抗のばらつきが挙げられる。本参考例
１２においては、これについて改善する方法について説
明する。
【０６６７】まず、表面伝導型放出素子基板の行配線に
配線抵抗を測定する。本参考例１２においては、行配線
ごとに活性化を行っていくため、まず、行配線の配線抵
抗を測定する。配線抵抗を測定する時期は、表面伝導型
放出素子を形成するための導電薄膜を、表面伝導型放出
素子基板上に形成する前に行うことが望ましい。これは
導電薄膜を形成した後には、導電薄膜に配線抵抗を測定
するための電流がリークしてしまい、正確な測定が困難
になるためである。
【０６６８】配線抵抗の測定は、図７９に示すように、
行配線Ｄx1の両端に測定プローブを接続することによっ
て行う。そして、順次ｍ行目まで測定を行う。測定した
配線抵抗値を、それぞれＲ1，Ｒ2，Ｒ3，…，Ｒmとし
て、配線抵抗記憶部にそのまま記憶させる。
【０６６９】次に、配線抵抗記憶部７５１０８におい
て、図８０に示すように、配線抵抗値を大きい順に並べ
て、並べた順位２行ずつのペアを作り、更にこれに番号
をつけて選択ライン記憶部７５１０７に記憶させる。こ
のような方法で１行目〜ｍ行目の行配線でほぼ配線抵抗
の揃ったペアをｍ／２個作ることができる。このように
して選択ラインのペアを決定する。
【０６７０】続いて、図７５、図７８及び図７９を用い
て表面伝導型放出素子を活性化する手順について説明す
る。活性化は全ての個々の表面伝導型放出素子を流れる
電流の電流値が目標となるようにする。このとき目標電
流値は、必要とする電子放出量などから予め求められ
る。本参考例１２においては、最終的に表面伝導型放出
素子基板７５１０１上の各表面伝導型放出素子の素子電
流を、２ｍＡになるように電流検出部７５１０３の出力
をモニタして、通電活性化処理を行う。
【０６７１】制御部７５１０５が、ユーザによって活性
化開始の指令が入力されると、制御部７５１０５は行単
位で通電処理を行うために、ライン選択部７５１０２、
電源部７５１０４を制御する。
【０６７２】まず、列配線端子Ｄy1〜Ｄynがグランド電
位になるように、駆動回路部７５１０６の設定出力値を
設定する。一方、行配線端子Ｄx1〜Ｄxmに順次活性化電
離Ｅａｃをパルス状に印加する。この活性化電位Ｅａｃ
は、例えば、パルス幅１ミリ秒、パルス高１８Ｖのパル
ス波である。これにより、表面伝導型放出素子基板７５
１０１は、行単位に順次パルス電位が印加され、活性化
がライン単位で開始する。なお、選択ライン記憶部７５
１０７に記憶されたペアに基づいて、時間短縮のため活
性化は２ラインを単位として同時に通電処理を行う。
【０６７３】以下、ラインを単位とした通電処理を行う
場合に、給電端からの距離に依存して起きる素子特性の
ばらつきを補正するための方法を説明する。本参考例１
２では、行配線端子Ｄx1とＤx241との２本を同時に駆動
する際、２本の内１本に注目し、行配線端子Ｄx1ライン
上のｎ個の素子を活性化する場合について説明する。
【０６７４】図８１は、１行目（Ｄx1ライン）の表面伝
導型放出素子群７５７０１を通電活性化する様子を示す
図である。図８１において、Ｆ1〜Ｆnは行配線端子Ｄx1
に接続した各表面伝導型放出素子、ｒ1〜ｒnは行配線Ｄ
x1の配線抵抗、Ｒyは各列配線Ｄy1〜Ｄynの給電端から
表面伝導型放出素子Ｆ1〜Ｆnまでの配線抵抗である。こ
こで行配線は、一定の線幅、厚さ、材料で形成されるよ
うに設計されているため、製造上のばらつきを除けばｒ
1〜ｒnは等しいと考えられる。また、各列配線は、一般
にどれも等しく設計されるため、各列配線のＲyは等し
いと考えられる。
【０６７５】なお、通電活性化の前後で、表面伝導型放
出素子Ｆ1〜Ｆnの等価抵抗値は変化（減少）するが、Ｒ
yの値に比べ各表面伝導型放出素子の等価抵抗は非常に
大きく、本参考例１２のように２ラインを同時に駆動し
た場合も、Ｒyの両端の電位降下量は、非常に小さいた
めＲyは無視して考える。またここで、表面伝導型放出
素子Ｆ1〜Ｆ2の等価抵抗値はｒ1〜ｒnに比べて大きく設
計されている。
【０６７６】表面伝導型放出素子群７５７０１を活性化
するため、制御部７５１０５はライン遅延部７５１０２
を制御する。これは、行配線端子Ｄx1に、活性化電位Ｅ
ａｃを出力する電源部７５１０４と電流検出部７５１０
３とを接続させる。これにより端子Ｄx1には、活性化電
位Ｅａｃが印加される。
【０６７７】一方、行配線Ｄx1上の表面伝導型放出素子
の列配線の端子Ｄy1〜Ｄynは、駆動回路部７５１０６に
より電圧が印加される。駆動回路７５１０６は、各表面
伝導型放出素子Ｆ1〜Ｆnからの活性化電流ｉ1〜ｉnをシ
ンクするように動作する。
【０６７８】駆動回路部７５１０６の出力電圧の値を設
定方法を説明するため、通電活性化を行う際の各素子へ
の駆動電位分布について説明する。
【０６７９】通電活性化を行う際、表面伝導型放出素子
の電気特性は、図４１に示すような変化をする。即ち、
活性化を開始するときは、素子電流はほとんど流れず、
通電が進行するにつれて、素子電流が流れてその後飽和
する。このとき、行配線Ｄx1上の表面伝導型放出素子群
の行配線上の電位をモニタすると、配線抵抗ｒ1〜ｒnの
影響でＧy1〜Ｇyn電位は変化する。この電位差は活性化
の進行と共に大きくなり、活性化の最後に最も大きくな
る。例えば、活性化電流２ｍＡ／１素子、ｒ1〜ｒn＝１
０ｍΩ、ｎ＝１０００の場合、給電端から最も遠いＦn/
2素子の端子Ｇynにおいては、 ΔＶ＝(１／２)×５００×５０１×２ｍＡ×１０ｍΩ から、約２．５Ｖ程度の電位効果が生じることになる。
【０６８０】そこで、この電位降下分布と同じ電位分布
を駆動回路部７５１０６で発生させ、各表面伝導型型電
子放出素子に生じる電位分布をキャンセルする様にＤy1
〜Ｄyn端子に電位を印加する。即ち、活性化の進行に伴
って、各表面伝導型放出素子Ｆ1〜Ｆnに流れる電流と配
線抵抗ｒ1〜ｒnとによって、端子Ｇy1〜Ｇynに生じる電
位降下分布を制御部７５１０５で演算し、駆動回路部７
５１０６のＤ／Ａコンバータ７５４０２の出力値を設定
することで、出力電圧Ｂy1〜Ｂynに電位降下分布を再現
できる。
【０６８１】各素子Ｆ1〜Ｆnの活性化がほぼ一様に進行
すると仮定すると、各表面伝導型放出素子を流れる素子
電流ｉ1〜ｉnはほぼ等しく、その電流値は電流検出部７
５１０３で検出される電流量Ｉを用いて、 ｉave＝（ｉ1＝ｉ2＝・・・＝ｉn）Ｉ／ｎ で表される。
【０６８２】このとき、各表面伝導型型電子放出素子Ｆ
1〜Ｆnに流れる電流と配線抵抗ｒ1〜ｒnとによって、端
子Ｇy1〜Ｇynに生じる電位降下分布、即ち、駆動回路部
７５１０６の出力端子に出力すべき電圧値Ｂy1〜Ｂyn
は、配線抵抗値ｒ1〜ｒnとｉaveとを用いて、 Ｂy1＝−ｒ1×ｎ×ｉave Ｂy2＝−ｒ2×（ｎ−１）×ｉave＋Ｂy1 Ｂyn/2＝−ｒn/2×ｉave＋Ｂyn-1＋Ｂyn-2＋…＋Ｂy1 式（９） として算出される。
【０６８３】ここで、配線抵抗ｒ1〜ｒnは、設計的には
通常同一であり実際もほぼ等しいので実効的には、ｒ＝
Ｒ1／ｎ（ここでＲ1は予め測定した１行目の行配線抵抗
値）として問題ない。そこで式（９）は一般化して Ｂyk＝−Σｒ×ｉave×（ｎ／２−ｋ＋１） 式（１０） 但し、ｋ＜ｎ／２、Σはｋ＝１〜ｋの総和を示す。
【０６８４】 ＝−Σｒ×ｉave×（ｋ−ｎ／２） 式（１１） 但し、ｋ＝ｎ／２又はｒ＞ｎ／２、Σはｋ＝１〜ｋの総
和を示す。とすることができる。
【０６８５】活性化の進行に従って変化する活性化電流
を測定し、式（１１）により各出力電圧値Ｂy1〜Ｂynを
逐次算出し、制御部７５１０５は、デジタル出力データ
を駆動回路部７５１０６のラッチ回路７５４０１に出力
する。電流計測→出力データの演算→ラッチ回路７５４
０１へのデジタル出力データの出力という一連の作業が
完了すると、制御部７５１０５は、Ｄ／Ａデータの更新
を行うために、ラッチクロックを全てのラッチ回路７５
４０１に印加する。
【０６８６】ラッチ回路７５４０１は、ラッチクロック
に同期してデータの更新を行う。これにより、駆動回路
部７５１０６は各表面伝導型放出素子Ｆ1〜Ｆnの端子Ｇ
y1〜Ｇynに生じる電位分布量と同じ電位分布を発生す
る。これにより各表面伝導型放出素子Ｆ1〜Ｆnの端子間
に印加される電圧は素子番号、活性化の進行によらずに
一定にすることができる。
【０６８７】図８２（ａ）は、活性化を開始した直後の
電位分布を示す図である。横軸は表面伝導型放出素子の
位置を示している。縦軸は表面伝導型放出素子の両端の
素子電位を示している。活性化を開始した直後には、前
述したように各表面伝導型放出素子を流れる電流は小さ
い。
【０６８８】従って、電源部７５１０４から印加する活
性化電位Ｅａｃを、例えば１８Ｖとする。また活性化電
流がほとんど流れていないので、駆動回路部７５１０６
の設定電流値もほぼ０となり、駆動回路部７５１０６の
出力電圧値Ｂy1〜Ｂyn及びバッファアンプ７５４０３
（図７８）の出力電位Ｓy1〜Ｓynもほぼ０Ｖになる。こ
れにより、各表面伝導型放出素子には、一定の印加電圧
である１８Ｖの電圧が印加され、活性化が進行する。
【０６８９】また、図８２（ｂ）は、活性化を終了した
ときの電位分布を示す図である。活性化の終了時に各表
面伝導型放出素子を流れる電流は、ほぼ２ｍＡになって
いる。従って、電源部７５１０４から印加する活性化電
位Ｅａｃである１８Ｖが、各表面伝導型放出素子の端子
Ｇy1〜Ｇynに印加される間に配線抵抗の電位降下の影響
で低下する。
【０６９０】このとき、駆動回路部７５１０６の設定電
流値を２ｍＡとすれば、駆動回路部７５１０６の出力電
圧値Ｂy1〜Ｂyn及びバッファアンプ７５４０３の出力電
圧Ｓy1〜Ｓynの分布は、Ｇy1〜Ｇynの分布と同じにな
る。これにより、各表面伝導型放出素子には一定の印加
電圧である１８Ｖの電圧が印加されて活性化が行われ
る。即ち、活性化の進行に伴って素子電流が増加する
と、配線抵抗の影響で表面伝導型放出素子に印加される
電位分布が常に変化する。このとき、電位分布量を算出
して駆動回路部７５１０６の設定出力値として設定し、
駆動回路部７５１０６の出力電位値Ｂy1〜Ｂynを逐次更
新することで、活性化の開始から終了まで全ての素子が
一定の電圧で活性化される。そして、各表面伝導型放出
素子の平均素子電流ｉaveが２ｍＡに達したところで活
性化を終了する。
【０６９１】以上の説明においては、行配線Ｄx1上の表
面伝導型放出素子の活性化の説明を行ったが、他のライ
ン上の表面伝導型放出素子を活性化する際も全く同様に
適用できる。本参考例１２においては活性化ラインを順
次切り替えながら複数同時進行で通電活性化を行う。
【０６９２】このとき、本参考例１２においては、２本
のラインを同時に通電活性化処理しているため、同時に
通電活性化するラインの選択に関して考慮が必要とな
る。しかし、これについては前述のように、予め選択ラ
イン記憶部７５１０７に記憶したペアの行番号の配線を
選択して行うため、電位降下量（即ち、駆動回路部７５
１０６の電位分布発生量）が同じになり、同時駆動によ
る素子印加電圧のずれが発生しない。
【０６９３】このようにして、表面伝導型放出素子基板
７５１０１の活性化を終了する。活性化電流と配線抵抗
による電位降下を補償するため、駆動回路部７５１０６
の出力電位値Ｂy1〜Ｂynを逐次更新することで、活性化
の開始から終了まで全ての表面伝導型放出素子が一定の
電位で均一に活性化され、かつ２ラインを同時に駆動す
ることにより、１ラインずつを駆動していた場合に比べ
半分の処理時間で通電活性化処理が完了する。
【０６９４】なお、本参考例１２においては、電源部７
５１０４の出力を正として、端子Ｄx1から端子Ｄy1〜Ｄ
ynに電流を流す活性化を行ったが、これとは極性を逆に
して端子Ｄy1〜Ｄynから端子Ｄx1側に電流を流すように
活性化を行ってもよい。この場合は、電位分布も逆にな
るため、バッファアンプ７５４０３を（−１）倍の反転
バッファアンプとして、電流をソースするように設定す
ることで全く同様の効果が期待できる。
【０６９５】また、本参考例１２において駆動回路７５
１０６は、表面伝導型放出素子基板７５１０１の列配線
数ｎと同じ数のＤ／Ａコンバータ７５４０２を用いて構
成しているが、補償電位分布の形は図８２に示すように
緩やかに変化するため、Ｄ／Ａコンバータ７５４０２の
数を間引いて、間引いた列配線端子に印加すべき電位値
を抵抗分割によって規定してもよい。これにより、Ｄ／
Ａコンバータ７５４０２の数を減らしてコストダウンす
ることができる。
【０６９６】さらに、列配線の表面伝導型放出素子の素
子数ｎが多くなった場合、素子電流計測→出力データの
演算→データ転送という一連の作業は、時間がかかる可
能性がある。これを処理する際、各表面伝導型放出素子
ごとに並列して処理したり、電流値と配線抵抗値と列配
線上の位置から補償電位値を発生するようなルックアッ
プテーブル（ＬＵＴ）参照方式を用いることで時間の短
縮が図れる。
【０６９７】以上説明したように、本参考例１２に示す
通電活性化装置によれば、全ての素子の電子放出特性が
均一化される。これにより、この電子源基板を用いて輝
度又は濃度のばらつきが少ない高品位な画素表示装置が
実現される。
【０６９８】［参考例１３］ 本参考例１３にかかる活性化装置は、参考例１２と同様
に構成している。本参考例１３と参考例１２との異なる
点は、同時に選択する行配線の本数と選択した行配線の
組み合わせ方である。
【０６９９】課題で述べたように、例えば活性化をする
行ごとで、同時に選択した行のそれぞれの活性化電流が
異なる場合には、素子印加電圧にずれが生じる。これ
は、素子特性がばらつく原因になる。活性化電流が異な
ったものになる原因として、フォーミング時に作成され
る亀裂がばらつくことによるものが挙げられる。このば
らつきは、フォーミング前の導電薄膜の抵抗ばらつきに
よって生じることがあり、つまりは薄膜抵抗値と活性化
電流との間の相関によって生じることがある。
【０７００】そこで、本参考例１３では、行配線ごとの
薄膜抵抗値を予め測定して、それによって活性化時の同
時選択ラインをグルーピングするものである。
【０７０１】図８３は、行配線ごとの導電薄膜抵抗を測
定しているときの表面伝導型放出素子基板の等価回路図
である。図８３中、７５９０１はフォーミング前の導電
薄膜を示している。この導電薄膜は、１素子当たり数１
００Ωから数ｋΩの抵抗を有しており、本参考例１３の
ように、列数ｎが数１００から数１０００に及ぶ場合に
は、配線抵抗の影響を受け正確に測定できるものではな
い。
【０７０２】しかし、本参考例１３においては、正確に
絶対値を必要とするものではなく、相対的に近いものを
グルーピングする目的のため、このことは問題とならな
いと考える。測定した行配線Ｄx1からＤxmごとの抵抗値
を各々Ｒs1からＲsmとする。なお、配線抵抗の測定は、
参考例１２と同様の手法によって行う。
【０７０３】図８４は、選択した行配線の組み合わせ方
の説明図である。まず、測定した抵抗値Ｒs1〜Ｒsmを抵
抗値の大きい順に並べて、上から順に例えば３個ずつ組
み合わせて、その組みごとに番号をつけて選択ライン記
憶部７５１０７に記憶させる。これにより、行配線３本
ずつのグループが(ｍ／３)個作成される。
【０７０４】従って、グループ分けされた行配線の番号
同士が同時に選択されて活性化され、本参考例１３にか
かる通電活性化装置によれば、すべての素子の電子放出
特性が均一化される。これにより、この電子源基板を用
いて輝度又は濃度のばらつきが少ない高品位な画像表示
装置を実現することができる。
【０７０５】［参考例１４］ 本参考例１４にかかる活性化装置の構成は、参考例１２
と同様である。本参考例１４と参考例１２などとの異な
る点は、選択した行配線の組み合わせ方である。
【０７０６】図８５は、同時選択ラインの組み合わせ方
の説明図である。まず、参考例１２と同様に行配線抵抗
を測定し、これをＲ1〜Ｒmとする。次に、参考例１３で
行ったように導電薄膜７５９０１を形成した後に、行ご
との抵抗を測定しこれをＲs1〜Ｒsmとする。まず、Ｒ1
〜Ｒmを大きい順に並べて、例えば２個ずつのペアを作
る（ステップＳ１２１、ステップＳ１２２）。
【０７０７】次に、作ったペア同士で配線抵抗の差を比
較し、その差が例えば０．１Ω以下のペア（グループ）
同士については、グループを一度解いて、その中で今度
は導電薄膜抵抗（Ｒs1〜Ｒsm）の大きさの順に並べ替え
る（ステップＳ１２３）。ここでは、ステップＳ１２２
で分けられたグループＮｏ．１〜Ｎｏ．３がこれに該当
して並び替えを行っている。上下のグループと比較して
０１Ω以上差があったグループはそのままである（図８
５では、Ｎｏ．ｍ／２−１とＮｏ．ｍ／２がこれに該当
する）。
【０７０８】並び替えがあったグループについては、そ
の中で再度上から２個ずつの新しいペアに分けて、最終
的な同じ選択行の組みを作り、選択ライン記憶部７５１
０７に書き込む（ステップＳ１２４）。
【０７０９】ここで、配線抵抗値の差を０．１Ωを境に
して並び替えする理由について説明する。前述の例で、
ｎ＝１０００，ｒ＝１０ｍΩのとき、行配線上の電位降
下の最大値は約２．５Ｖである。このとき、配線抵抗の
差０．１Ωはｒに換算すると０．１／１０００のときに
０．１ｍΩであり、これによる、電位降下のずれは、最
大値で０．０２５Ｖになる。このずれ量は、活性化印加
電圧１８Ｖに対して約０．１４％であり実質的には無視
できる量であると考えられる。そのため、この程度の配
線抵抗の差では、活性化電流の差のほうを優先してグル
ープ分けした方が実効的になるので、導電膜抵抗によっ
て再度グループ分けすることにしている。
【０７１０】なお、０．１Ωの値は、１例として挙げた
もので、これに限られるものではなくｎの数、配線抵抗
の絶対値などに応じて適宜決められるものである。
【０７１１】以上説明したように、本参考例１４にかか
る通電活性化装置によれば、全ての表面伝導型放出素子
の電子放出特性が均一化される。これにより、この電子
源基板を用いて輝度又は濃度のばらつきが少ない高品位
な画像表示装置を実現することができる。
【０７１２】以上、参考例１２〜１４で、活性化すると
きに選択する行配線を、予め設定する測定値として、配
線抵抗及び導電膜抵抗、これらの組み合わせについて述
べたが、予め活性化のときの電位分布の違いを予測でき
るものであればこれらに限るものではなく、新しい相関
が判明したときには適宜追加していけばよい。また、同
時駆動するライン数として２行及び３行について説明し
たが、行数はこれらに限るものではなく、マルチ表面伝
導型放出素子基板の発熱強度によって最大ライン数が決
定される。
【０７１３】さらに、本願の参考例において、行配線を
流れる素子電流を基準にして、列配線に印加する補償電
圧を決定しているが、列配線を流れる素子電流を基準に
して、行配線に印加する補償電位を決定してもかまわな
い。
【０７１４】本参考例は、マトリックス状に配置した電
子放出素子を通電活性化するときに、まず、電子放出素
子を配置する前に複数の行配線の各々の配線抵抗を測定
し、その配線抵抗の抵抗値の大きさに従って所定の行配
線を選択して、選択した所定の行配線と直交する列配線
側から選択した行配線の電位分布に応じた補償電位を印
加して活性化する。
【０７１５】そのため、全ての電子放出素子の電子放出
特性が均一化されるため、この電子放出素子を用いて輝
度又は濃度のばらつきが少ない高品位な画像表示装置を
実現することができる。
【０７１６】以降の参考例では、マルチ電子放出素子は
以下の構成を有する。即ち、複数の電子放出素子が、行
配線とそれに直交する列配線によりマトリックス接続さ
れ、行または列単位で通電活性化され、活性化単位と直
交配線側から活性化単位配線上の電位分布に応じた補償
電位を印加する活性化を施されるマルチ電子放出素子に
おいて、前記電圧印加単位が複数の列または行であり、
複数に印加される行または列の組み合わせが、マルチ電
子放出素子の設計値で決定されることを特徴とする。
【０７１７】また、複数の表面伝導型電子放出素子が、
行配線とそれに直交する列配線によりマトリックス接続
されたマルチ表面伝導型電子放出素子の活性化におい
て、行または列配線を選択して同時に複数のラインを通
電活性化処理を行うためのライン選択手段と電源供給手
段、通電活性化処理時に素子に流れる電流をライン単位
に計測する電流検出手段、前記電流検出手段の検出値を
基にして電位が決定される前記ライン選択手段が接続さ
れた行または列配線と直交する列または行配線と接続さ
れた駆動手段、予めマルチ表面伝導型電子放出素子を測
定する事で決められた同時に選択されるライン番号を記
憶する選択ライン記憶手段、及び前述の電流検出手段の
検出値と同じ選択ラインの記憶をした選択ライン記憶手
段に基づいてライン選択手段及び電源供給手段、駆動手
段を制御する制御手段を備える。
【０７１８】以下、添付図面に従って本発明に係る参考
例１５を詳細に説明する。
【０７１９】［参考例１５］ 次に、図８９により本参考例１５に係る表面伝導型電子
放出素子の通電活性化装置の例について説明する。
【０７２０】図中、７５１０１は通電活性化をするため
の表面伝導型電子放出素子基板である（本参考例１５に
おける基板７５１０１には複数の表面伝導型電子放出素
子がマトリックス状に配線されており、既にフォーミン
グ処理が完了しているものとする）。基板７５１０１は
不図示の真空排気装置に接続されており、１０のマイナ
ス４乗からマイナス５乗［torr］程度に真空排気されて
いる。さらに行方向配線端子Ｄx1〜Ｄxm及び列方向配線
端子Ｄy1〜Ｄynを介して外部の電気回路と接続されてい
る。７５１０２は詳細を図７６に示すように、活性化ラ
インを選択するライン選択部で、後述する様に予め表面
伝導型電子放出素子基板の設計値に基づいて、決められ
た組み合わせを記憶する選択ライン記憶部７５１０７を
参照にして制御部７５１０５が指示を出し、同時に２本
以上の行方向配線を選択し、その選択した行方向配線に
電源７５１０４の電位を印加している。７５１０３は電
流検出部で、選択した行方向配線に電圧印加した際、選
択した各行に流れる電流を行毎に個別モニタしている。
電流検出部７５１０３は、図７７に示すとおり検出用抵
抗Ｒmonと、抵抗の両端に発生する電圧を計測する計測
アンプから成り立っている。これらにより電源７５１０
４から選択したラインへ流れる電流Ｉfを検出して制御
部７５１０５に出力する。なお、検出用抵抗Ｒmonの抵
抗値は素子電流Ｉfが流れることによる電位降下で表面
伝導型電子放出素子への印加電圧が影響を受けないよう
に十分小さな値にしている。電源７５１０４は制御部７
５１０５からの指令値によって、表面伝導型電子放出素
子基板の行方向配線端子に印加する電位を発生してい
る。
【０７２１】一方、７５１０６は駆動回路部で、制御部
７５１０５からの制御クロックＴlatch信号に同期した
タイミングで、表面伝導型電子放出素子基板７５１０１
の列方向配線の端子Ｄy1〜Ｄynを駆動する。
【０７２２】本参考例１５においては、通電活性化の進
行状況を活性化時に流れる電流量：活性化電流で把握し
ている。そして、制御部７５１０５は通電活性化開始の
指令とともに活性化を開始し、詳細は後述するが、活性
化の進行状況に応じて変化する列方向の素子の駆動電位
値分布を逐次補正する。即ち、配線抵抗記憶部７５１０
８に格納された配線抵抗値データと、引き出し配線記憶
部７５１０９に格納された引き出し配線抵抗値データ
と、電流検出部７５１０３出力を用いて、各素子を補償
する電位量を算出し、この値を駆動回路部７５１０６に
設定出力値として設定する。駆動回路部７５１０６は、
この設定出力値に応じて駆動電位を発生し素子の列方向
電極に印加する。これにより、各素子において素子電流
と行方向配線抵抗によって生じる電位分布が補正され、
各素子に常に一定の電圧が印加される。活性化の進行に
応じて逐次駆動回路部７５１０６のデータを更新するこ
とで、活性化の終了時まで電位分布補正が行われる。ま
た制御部７５１０５は活性化電流値から活性化の進行を
モニタし、ライン選択部７５１０２を介して電源７５１
０４が同時に駆動する行方向配線を選択する。この動作
の詳細も後述するが、制御部７５１０５は駆動ライン設
定信号をライン選択部７５１０２に送信し、駆動すべき
行方向配線を設定する。
【０７２３】次に、図７６を参照してライン選択部７５
１０２を説明する。
【０７２４】同部は、内部にｍ個のスイッチング素子
（ＳＷ1〜ＳＷm）を備えるもので、各スイッチング素子
は、電源７５１０４の出力電位もしくは、非選択である
０［Ｖ］（グランドレベル）のいずれか一方を選択し、
表面伝導型電子放出素子基板７５１０１の端子Ｄx1〜Ｄ
xmと電気的に接続するものである。各スイッチング素子
は、制御部７５１０５が出力する制御信号に基づいて動
作するが、例えばＦＥＴ、リレーのようなスイッチング
素子を組み合わせることにより容易に構成することが可
能である。図７６においては１行目（Ｓx1）と３行目
（Ｓx3）のラインが選択され、行方向配線Ｄx1，Ｄx3に
のみ電源７５１０４の出力電位が印加され、他のライン
はグランドに接続されている。
【０７２５】図７８は、駆動回路部７５１０６の構成を
示す回路図である。
【０７２６】駆動回路部７５１０６は、ｎ個のラッチ回
路７５４０１とＤ／Ａコンバータ７５４０２及びバッフ
ァアンプ７５４０３で構成され、表面伝導型電子放出素
子基板７５１０１のｎ本の列方向配線を駆動する駆動信
号を発生する。制御部７５１０５は、後述する手順によ
り活性化電流値を基にして、各列方向配線を駆動する駆
動電圧値Ｂy1〜Ｂynを逐次更新する。制御部７５１０５
は駆動電位量に対応したデジタル出力データ（Ｄａｔ
ａ）を駆動回路部７５１０６のラッチ回路７５４０１に
転送する。活性化電流計測→出力データの演算→ラッチ
回路へのデータの転送の一連の作業が完了すると、制御
部７５１０５は、Ｄ／Ａコンバータ７５４０２出力デー
タの更新を行うためにラッチクロック（Ｔlatch）を全
てのラッチ回路７５４０１に印加し、同期してデータの
更新を行う。
【０７２７】次に本参考例１５における同じ選択ライン
（本参考例１５においては２ライン同時なので２本ずつ
のペア）を決定する方法について説明する。先に述べた
ように活性化中の電位降下に違いが発生する原因の第１
に引き出し配線抵抗の違いが挙げられる。本参考例１５
においてはこれについて改善する方法について述べる。
【０７２８】まず、引き出し配線抵抗が行配線毎に異な
っている例を図９０を用いて説明する。図９０（ａ）
は、表面伝導型電子放出素子基板上の行配線パターン全
体のアウトラインを模式的に表わしたもので、大きく
は、素子部配線と引き出し部配線に分ける事ができる。
ここで、引き出し部は、所定の行配線数毎にパターンが
絞り込まれて接続部につながっている。これらＰ部を詳
細に示したのが同図（ｂ）である。このようなパターン
になるのは、所謂フレキシブル配線（以降フレキと記
す）等を圧着するためのもので、通常フレキの寸法精度
などの理由から図９０（ｂ）に示した接続部に圧着でき
るフレキの幅が制限され、その幅毎に両側にデッドスペ
ースが必要になる。このような場合に引き出し部の抵抗
をそれぞれの行配線番号に対してプロットすると図９１
（ａ）のようになる。以降の説明においては行配線数ｍ
は４８０、フレキの配線単位は「８０」として説明す
る。このように、引き出し配線抵抗は、配線パターンの
繰り返しと同様に８０行ごとの繰り返しになっており、
各フレキ単位毎に１〜４０，４１〜８０が対称になって
いる。ここで示した抵抗値は、配線材料、配線の膜厚が
決まっていると配線のパターンから容易に計算できるの
で、パターン設計が決まると求めることができる。この
ようにして求めた引き出し配線抵抗はそれぞれＲd1，Ｒ
d2，Ｒd3，…Ｒd480として引き出し配線抵抗記憶部７５
１０９に記憶される。次に、このようにして求められた
引き出し配線抵抗に基づいて同時選択行の組み合わせを
図９１（ｂ）に示すように行う。つまり配線パターンで
対称になっている行配線同士を組み合わせて２４０組の
同時駆動行番号を設定し、これを選択ライン記憶部７５
１０７に記憶する。
【０７２９】引き続き、本参考例１５の装置を用いて、
表面伝導型電子放出素子基板７５１０１を活性化する手
順について図８９及び図７８により説明する。活性化は
全ての素子のＩf値が目標電流値を超えるように行う。
この時、目標電流値は必要とする電子放出量などから予
め求められる。本参考例１５においては、最終的に表面
伝導型電子放出素子基板７５１０１上の各素子の素子電
流を２ｍＡになるように電流検出部７５１０３出力をモ
ニタして通電活性化処理を行った。
【０７３０】以下に活性化のフローについて説明する。
【０７３１】制御部７５１０５が、活性化開始の指令
（外部より装置操作者が入力する）を受信すると、制御
部７５１０５は行単位で通電処理を行うために、ライン
選択部７５１０２、電源７５１０４を制御する。
【０７３２】先ず、列方向配線端子Ｄy1〜Ｄynをグラン
ド電位になる様、信号値Ｄａｔａを設定する一方、行方
向配線端子Ｄx1〜Ｄxmに順次活性化電位をパルス状に印
加する（例えば、パルス幅１ミリ秒、パルス高１８Ｖ：
以下この電位をＥａｃとする）。これにより表面伝導型
電子放出素子基板７５１０１は行方向単位に順次パルス
電位が印加され、活性化がライン単位で開始する。な
お、前述した選択ライン記憶部に記憶されたペアに基づ
いて、時間短縮のため活性化は２ラインを単位として同
時に通電処理を行った。
【０７３３】以下、ラインを単位とした通電処理を行う
場合に給電端からの距離に依存して起きる素子特性のば
らつきを補正するために本参考例１５で用いた方法を説
明する。本参考例１５では、行方向配線端子Ｄx1とＤx8
0の２本を同時に駆動する際、２本の内１本に注目し、
行方向配線端子Ｄx1ライン上のｎ個の素子を活性化する
場合について説明する。
【０７３４】活性化電圧を印加している１行目（Ｄx1ラ
イン）の表面伝導型素子群に着目する。各素子の配線抵
抗を含めたモデルで表面伝導型電子放出素子群７５７０
１を表し、この素子群を通電活性化する様子を図９２で
説明する。図９２において、Ｆ1〜Ｆnは行方向配線端子
Ｄx1ライン上の表面伝導型電子放出素子、ｒ1〜ｒn+1は
行配線Ｄx1における各部の配線抵抗、ｒd1は行配線Ｄx1
の引き出し配線抵抗、Ｒyは各配線Ｄy1〜Ｄynの給電端
から表面伝導型電子放出素子までの配線抵抗である。
【０７３５】ここで引き出し配線を除いた行配線は一定
の線幅、厚さ、材料で形成されるように設計されるた
め、製造上のばらつきを除けばｒ1〜ｒn+1は等しいと考
えてよい。また各列配線はどれも等しく設計されるため
各列配線のＲyは等しいと考えられる。なお、通電活性
化の前後で表面伝導型電子放出素子の等価抵抗値は変化
（減少）するが、Ｒyの値に比べ各素子の等価抵抗は非
常に大きく、本参考例１５のように２ラインを同時に駆
動した場合もＲy両端での電位降下量は非常に小さく、
Ｒyは無視して考えてよい。また一般に、表面伝導型電
子放出素子Ｆ1〜Ｆnの等価抵抗値は、ｒ1〜ｒn+1に比べ
て大きく設定されている。
【０７３６】表面伝導型電子放出素子群７５７０１を活
性化するため、制御部７５１０５はライン選択部７５１
０２を制御し、活性化電圧を出力する電源７５１０４、
電流検出部７５１０３を行方向配線端子Ｄx1に接続す
る。これにより行配線Ｄx1は活性化電位Ｅａｃで駆動さ
れる。
【０７３７】一方、Ｄx1ライン上の素子のもう一方の電
極端子であるＤy1〜Ｄyn端子は駆動回路部７５１０６に
より駆動される。駆動回路部７５１０６は、各素子Ｆ1
〜Ｆnからの活性化電流ｉ1〜ｉnをシンクするように動
作する。
【０７３８】駆動回路部７５１０６の出力設定方法を説
明するため、通電活性化を行う際の各素子への駆動電位
分布について説明する。
【０７３９】通電活性化を行う際、素子の電気特性は図
４１に示すような変化をする。即ち活性化の開始時は素
子電流はほとんど流れず、通電と共に素子電流が流れ飽
和する。この時、引き出し配線抵抗ｒd1によって行配線
１上のＧy0，Ｇy0’の電位が徐々に低下する。該電位降
下量をΔＶ1とすると、 ΔＶ1＝ｒd1×Ｉ／２ （ここでＩは図９２で示した様に給電端から行配線Ｄx1
に流れ込む電流）で表せる。
【０７４０】更に、行配線Ｄx1上の素子群の行配線上の
電位をモニタすると配線抵抗ｒ1〜ｒnの影響でＧy1〜Ｇ
yn電位は降下する。この電位降下は活性化の進行と共に
大きくなり活性化の最後に最も大きくなる。例えば、活
性化電流２ｍＡ／１素子、ｒ1〜ｒn+1＝１０ｍΩ，ｎ＝
１０００の場合、給電端から最も遠いＦn/2素子の端子
Ｇyn/2においては、ΔＶ2＝(１／２)×５００×５０１
×２[ｍＡ]×１０[ｍΩ]≒２．５[Ｖ]程度の電位降下が
生じることになる。この時、上述のΔＶ1は、ｒd1を１
[Ω]とすると、 ΔＶ1＝１[Ω]×２[ｍＡ]×１０００／２＝１[Ｖ] となり、両方で約３．５Ｖ程度の電位降下が生じる。
【０７４１】そこで、この電位分布と同じ電位分布を駆
動回路部７５１０６で発生させ、各素子に生じる電圧分
布をキャンセルする様にＤy1〜Ｄyn端子を駆動する。
【０７４２】即ち、活性化の進行に伴って、引き出し配
線抵抗ｒd1での電位降下及び、各素子Ｆ1〜Ｆnに流れる
電流と配線抵抗ｒ1〜ｒnによって端子Ｇy1〜Ｇynに生じ
る電位降下分布を、制御部７５１０５で演算し、駆動回
路部７５１０６のＤ／Ａコンバータ出力値を設定するこ
とで、出力Ｂy1〜Ｂynに電位降下分布を再現できる。各
素子Ｆ1〜Ｆnの活性化がほぼ一様に進行すると仮定する
と各素子を流れる素子電流ｉ1〜ｉnはほぼ等しく、その
電流値は電流検出部７５１０３で検出される電流量Ｉを
用いて ｉave＝ｉ1＝ｉ2＝・・・＝ｉn＝Ｉ／ｎで表される。
【０７４３】この時、各素子Ｆ1〜Ｆnに流れる電流と配
線抵抗ｒ1〜ｒn+1によって端子Ｇy1〜Ｇynに生じる電位
降下分布に上述のΔＶ1を加えた電位降下即ち、駆動回
路部７５１０６の出力端子に出力すべき電圧Ｂy1〜Ｂyn
は、配線抵抗値ｒ1〜ｒnとｉaveを用いて、 Ｂy1＝−ｒ1×ｎ×ｉave−ΔＶ1 Ｂy2＝−ｒ2×（ｎ−１）×ｉave＋Ｂy1−ΔＶ1 ・ ・ Ｂyn/2＝−ｒn／２×ｉave＋Ｂyn-1＋Ｂyn-2＋・・・＋Ｂy1−ΔＶ1 式（１２）として算出される。ここで配線抵抗ｒ1〜ｒn
は設計的には通常同一であり、実際もほぼ等しいので実
効的にはｒ＝Ｒ1／ｎ（ここでＲ１は予め測定した１行
目の行配線抵抗値）として問題無い。そこで式（１２）
は一般化して Ｂyk＝Σ｛ｒ×ｉave×（ｎ／２−ｋ＋１）｝−ΔＶ1 （ただし、Σはｋ＝１、２、…、ｎ／２＋１の合算でを
示す） Ｂyk＝Σ｛ｒ×ｉave×（ｋ−ｎ／２）｝−ΔＶ1 式（１３） （ただし、Σはｋ＝ｎ、ｎ−１、…、ｎ／２の合算を示
す）活性化の進行に従って変化する活性化電流を測定
し、上式により各出力電圧Ｂy1〜Ｂynを逐次算出し、デ
ジタル出力データを制御部７５１０５は駆動回路部７５
１０６のラッチ回路７５４０１に転送する。電流計測→
出力データの演算→ラッチ部へのデータの転送の一連の
作業が完了すると、制御部７５１０５は、Ｄ／Ａデータ
の更新を行うためにラッチクロックを全てのラッチ回路
７５４０１に印加し、同期してデータの更新を行う。こ
れにより駆動回路部７５１０６は素子Ｆ1〜Ｆnの端子Ｇ
y1〜Ｇynに生じる電位降下量と同じ電位分布を発生す
る。これにより各素子Ｆ1〜Ｆnの端子間に印加される電
圧は素子番号、活性化の進行によらずに一定にすること
ができる。
【０７４４】図９３は、活性化の開始と終了時に素子Ｆ
1〜Ｆnの両端に印加される電位分布を示したものであ
る。図９３（ａ）は活性化開始直後の電位分布を示して
いる。横軸は素子番号Ｆ1〜Ｆnであり、素子の位置を示
している。縦軸は素子両端の端子電位を示している。活
性化の開始直後は前述したように各素子を流れる電流は
小さい。従って電源７５１０４から印加する活性化電圧
Ｅａｃ＝１８Ｖが各素子の端子Ｇy1〜Ｇynに印加され
る。また活性化電流がほとんど流れていないので駆動回
路部７５１０６の設定電圧値もほぼ０となり、駆動回路
部７５１０６出力Ｂy1〜Ｂyn及びバッファアンプ４０３
の出力もほぼ０Ｖになる。これにより各素子には一定の
印加電圧約１８Ｖが印加され、活性化が進行する。
【０７４５】また図９３（ｂ）は活性化終了時の電圧分
布を示している。活性化の終了時は前述したように各素
子を流れる電流は、ほぼ２ｍＡになっている。従って電
源７５１０４から印加する活性化電位Ｅａｃ＝１８Ｖが
各素子の端子Ｇy1〜Ｇynに印加される間に配線抵抗の電
位降下の影響で低下する。この時、駆動回路部７５１０
６の設定電位値は、上述の式（１３）に基づいて制御部
７５１０５によって算出することで駆動回路部７５１０
６出力Ｂy1〜Ｂyn及びバッファアンプ７５４０３出力の
分布はＧy1〜Ｇynの分布と同じになる。これにより各素
子には一定の印加電圧約１８Ｖが印加されて活性化が行
われる。
【０７４６】即ち、活性化の進行に伴って素子電流が増
加すると配線抵抗の影響で素子に印加される電圧に分布
が常に変化する。この時、電位分布量を算出し駆動回路
部７５１０６の設定出力値として設定し、駆動回路部７
５１０６出力Ｂy1〜Ｂynを逐次更新することで活性化の
開始から終了まで全ての素子が一定の電圧で活性化され
る。そして各素子の平均素子電流ｉaveが２ｍＡに達し
たところで活性化を終了した。
【０７４７】以上の説明においては、行配線Ｄx1上の素
子の活性化の説明を行ったが、他のライン上の素子を活
性化する際も全く同様に適用できる。本参考例１５にお
いては、活性化ラインを順次切り替えながら複数同時進
行で通電活性化を行った。この時、本参考例１５におい
ては、２本のラインを同時に通電活性化処理しているた
め、同時通電活性化ラインの選択に関して考慮が必要と
なるがこれについては前述のように、予め選択ライン記
憶部７５１０７に記憶したペアの行番号の配線を選択し
て行うため、電位降下量（即ち駆動回路部７５１０６の
電位分布発生量）が同じになり、同時駆動による素子印
加電圧のずれが発生しない。
【０７４８】このようにして表面伝導型電子放出素子基
板７５１０１の活性化を終了する。活性化電流と配線抵
抗による電位降下を補償するため駆動回路部７５１０６
出力Ｂy1〜Ｂynを逐次更新することにより、活性化の開
始から終了まで全ての素子が一定の電圧で均一に活性化
され、かつ２ラインを同時に駆動することにより、１ラ
インずつを駆動していた場合に比べ半分の処理時間で通
電活性化処理が完了した。
【０７４９】なお、本参考例１５においては、電源７５
１０４の出力を正極性として、端子Ｄx1から端子Ｄy1〜
Ｄynに電流を流す方向で活性化を行ったが、これとは極
性を逆にして端子Ｄy1〜Ｄynから端子Ｄx1側に電流を流
すように活性化を行ってもよい。この場合は、電位分布
も逆になるため、バッファアンプ７５４０３を（−１）
倍の反転バッファアンプとして、電流をソースするよう
に設定することで全く同様の効果が期待できる。
【０７５０】また本参考例１５において、駆動回路部７
５１０６は表面伝導型電子放出素子基板７５１０１の列
方向配線数ｎと同じ数のＤ／Ａコンバータで構成した
が、補償電位分布の形は図９３に示すように緩やかに変
化するため、Ｄ／Ａコンバータの数を間引いて、間引い
た列方向配線端子に印加すべき電位値を抵抗分割によっ
て規定しても良い。これによりＤ／Ａコンバータの数を
減らしてコストダウンを可能とする。
【０７５１】また列配線方向の素子数ｎが大きくなった
場合、素子電流計測→出力データの演算→データ転送の
一連の作業は時間がかかる可能性がある。これを処理す
る際、各素子毎に並列して処理したり、電流値と配線抵
抗値と列方向配線上の位置から補償電圧値を発生するよ
うなルックアップテーブル（ＬＵＴ）参照方式を用いる
ことで時間の短縮が図れる。
【０７５２】以上説明したように本参考例１５の通電活
性化装置によれば、全ての素子の電子放出特性が均一化
される。これにより、この電子源基板を用いて輝度また
は濃度のばらつきが少ない高品位な画像表示装置が実現
される。
【０７５３】［参考例１６］ 本発明の参考例１６に係る活性化装置の構成は前述の参
考例１５と同じであるので説明は省略する。この参考例
１６において異なるのは選択組み合わせの方法なのでこ
れについて説明する。
【０７５４】先に説明したように、活性化を行う単位
（本参考例１６の場合は行）で、同時に選択した単位で
それぞれの活性化電流が異なった場合、素子印加電圧に
ずれが生じて特性バラ付きの原因になる。このような活
性化電流が異なったものになる原因として活性化時の材
料ガスの圧力分布が、排気管を含んだ真空容器の構造的
な要因によって生じるためである。そこで本参考例１６
では、構造的な要因によって生じる活性化材料ガスの分
布に基づいて同時駆動を行う行配線を設計時に予め決定
するものである。
【０７５５】本参考例１６における真空容器の構造は、
図７１で示したものと同様で４本の排気管により真空排
気装置及び活性化材料ガス供給源に接続されている。こ
の場合の、材料ガス圧力分布は、図７２のようになる
が、この分布についてさらに図９４を用いて説明する。
材料ガス分布図に素子マトリックス部を示したのが図９
４（ａ）である。実際に、活性化電流に影響を与えるの
は該図の素子マトリックス部の圧力分布であり、この部
分の断面Ａ−Ａにおける圧力分布を模式的に表したのが
図９４（ｂ）である。本図において横軸はマトリックス
の行配線番号であり、前述の参考例１５と同様にｍ＝４
８０として以下の説明を行う。本図の通り、構造的に対
称の場合は圧力分布は行配線番号に沿って中央で対称に
なる事が分かる。このような圧力分布は、真空容器の構
造、活性化材料ガスの種類、供給圧力などを決めると決
まるものであり予め予想ができる。
【０７５６】次に、図９５を用いて選択ラインの組み合
わせを行う方法について説明する。図９５（ａ）は図９
４（ｂ）で示した行配線番号に沿った活性化材料ガス分
布について一部の配線番号についてプロットで表したも
ので、それらに対応して２行配線同士を組み合わせたの
が図９５（ｂ）の表である。本図の通り活性化ガス圧力
が同じ値の行配線同士を組み合わせる。具体的には、１
と４８０、２と４７９…ｎと（４８１−ｎ）（ここでｎ
は１〜２４０の整数）、…２３９と２４０の２４０組み
ができる。図９５（ｂ）の表を選択ライン記憶部に格納
して、本参考例１６においても、前述の参考例１５と同
様に２行配線毎の同時駆動とした。
【０７５７】この後、これに沿って活性化装置が動作
し、電位降下が補償され活性化が行われる手順等につい
ては、参考例１５と同様のため説明は省略する。
【０７５８】以上説明したように、グループ分けされた
行配線番号同士が同時に選択されて活性化され、本参考
例１６の通電活性化装置によれば、全ての素子の電子放
出特性が均一化される。これにより、この電子源基板を
用いて輝度または濃度のばらつきが少ない高品位な画像
表示装置が実現された。
【０７５９】以上、参考例１５、１６で、活性化時に同
じに選択する行配線を予め設定するための設計値とし
て、引き出し配線抵抗及び真空容器の設計構造に起因す
る活性化ガスの分布について述べたが、予め活性化時の
電圧分布の違いを予測できるものであればこれらに限る
ものではなく、新しい相関が判明した時には適宜追加し
ていけば良い。また、同時駆動するライン数が２の場合
で説明したが、これに限るものではなく、マルチ表面伝
導型電子放出素子基板の発熱強度などによって最大ライ
ン数が決定される。また、組み合わせる行配線に対応す
る引き出し配線抵抗、ガス圧力として完全に一致してい
る場合だけではなく、電位降下分布の差が誤差として無
視できる程度であれば、同時駆動の組み合わせとして使
える事は言うまでもない。
【０７６０】以上説明したように本参考例１５、１６に
よれば、複数の表面伝導型電子放出素子が、行配線とそ
れに直交する列配線によりマトリックス接続されたマル
チ表面伝導型放出素子を活性化する場合、行または列配
線を選択して同時に複数のラインを通電活性化処理を行
い、その時に発生する配線上の電位分布を、それらの配
線と直交する列または行配線から補償するために、予め
表面伝導型電子放出素子基板の設計値より同時に選択す
るラインの組み合わせを設定することにより、全ての素
子の電子放出特性が均一化され、この電子源基板を用い
て輝度又は濃度のばらつきが少ない高品位な画像表示装
置が実現される。
【０７６１】以上説明したように本実施の形態によれ
ば、特にマトリックス接続された各電子放出素子の電子
放出特性にばらつきを少なくすることが可能になる。
【０７６２】
【発明の効果】以上述べた様に本発明によれば、電子源
の全ての素子の電子放出特性が均一化でき、このような
電子源を用いて高品位な画像を形成できる画像形成装置
を提供できる。
【図面の簡単な説明】
【図１】本発明の参考例１の通電活性化装置のブロック
図である。
【図２】参考例１で使用したライン選択回路を示す図で
ある。
【図３】参考例１で使用した電圧分布発生回路を示す図
である。
【図４】参考例１で、ある１ライン上の素子を通電活性
化している駆動例を示す図である。
【図５】参考例１で、ある１ライン上の素子を通電活性
化している時の各素子の駆動電圧分布を示す図である。
【図６】本発明の参考例２の通電活性化装置のブロック
図である。
【図７】参考例２で、ある１ライン上の素子を通電活性
化している時の各素子の駆動電圧分布を示す図である。
【図８】本発明の参考例３の通電活性化装置のブロック
図である。
【図９】参考例３である１ライン上の素子を通電活性化
している駆動例を示す図である。
【図１０】参考例３で、ある１ライン上の素子を通電活
性化している時の各素子の駆動電圧分布を示す図であ
る。
【図１１】本発明の参考例４の通電活性化装置のブロッ
ク図である。
【図１２】参考例４で、ある１ライン上の素子を通電活
性化している駆動例を示す図である。
【図１３】本発明の参考例５の通電活性化装置のブロッ
ク図である。
【図１４】参考例５で、ある１ライン上の素子を通電活
性化している駆動例を示す図である。
【図１５】１ライン毎に活性化を完了させ、ラインを進
めていく手順で活性化を行なう場合の制御手順のフロー
図である。
【図１６】本発明の参考例６の通電活性化装置のブロッ
ク図である。
【図１７】参考例６で、ある１ライン上の素子を通電活
性化している駆動例を示す図である。
【図１８】参考例７における表面伝導型放出素子の通電
活性化装置のブロック図である。
【図１９】参考例７の通電活性化装置で使用したライン
選択回路を示す図である。
【図２０】参考例７で、表面伝導型放出素子基板の各端
子に印加する駆動電圧波形を示す図である。
【図２１】１ライン毎に活性化を完了させ、ラインを進
めていく手順で活性化を行なう場合の制御手順のフロー
図である。
【図２２】本発明の実施例である画像表示装置の、表示
パネルの一部を切り欠いて示した斜視図である。
【図２３】表示パネルのフェースプレートの蛍光体配列
を例示した平面図である。
【図２４】実施の形態で用いた平面型の表面伝導型放出
素子の平面図（ａ），断面図（ｂ）である。
【図２５】平面型の表面伝導型放出素子の製造工程を示
す断面図である。
【図２６】通電フオーミング処理の際の印加電圧波形を
示す図である。
【図２７】通電活性化処理の際の印加電圧波形（ａ），
放出電流Ｉeの変化（ｂ）を示す図である。
【図２８】実施の形態で用いた垂直型の表面伝導型放出
素子の断面図である。
【図２９】垂直型の表面伝導型放出素子の製造工程を示
す断面図である。
【図３０】実施の形態で用いた表面伝導型放出素子の典
型的な特性を示すグラフである。
【図３１】実施の形態で用いたマルチ電子源の基板の平
面図である。
【図３２】実施の形態で用いたマルチ電子源の基板の一
部断面図である。
【図３３】実施の形態で用いた通電活性化装置のブロッ
ク図である。
【図３４】実施の形態で用いたメモリの内容を示す図で
ある。
【図３５】実施の形態における活性化の進行を説明する
図である。
【図３６】従来の技術を説明する図である。
【図３７】課題例を説明する図である。
【図３８】、
【図３９】、
【図４０】、
【図４１】、
【図４２】、
【図４３Ａ】、
【図４３Ｂ】課題例を説明する図である。
【図４４】本発明の参考例９に係る通電活性化装置の構
成を示すブロック図である。
【図４５】本発明の参考例９に係るライン選択回路の構
成を示す回路図である。
【図４６】本参考例９に係る画素電極駆動回路の構成を
示すブロック図である。
【図４７】参考例９において、１番目の行配線に接続さ
れた表面伝導型放出素子を通電活性化している際の状態
を示す図である。
【図４８】参考例９で、ある１行配線に接続されている
表面伝導型放出素子を通電活性化している時の各素子の
駆動電位分布を説明する図である。
【図４９】本発明の参考例９に係る活性化処理を示すフ
ローチャートである。
【図５０】本発明の参考例１０に係る活性化装置の構成
を示すブロック図である。
【図５１】本発明の参考例１０に係る活性化処理を示す
フローチャートである。
【図５２】本発明の参考例１１において素子を通電活性
化する駆動例を示す図である。
【図５３】参考例１１において素子を通電活性化する駆
動例を配線抵抗を含めて説明する図である。
【図５４】参考例１１に係る通電活性化を示すフローチ
ャートである。
【図５５】図４４の通電処理回路の一部の構成図であ
る。
【図５６】実施の形態１において行配線を同時駆動する
ときの各行配線の活性化特性図である。
【図５７】実施の形態１における活性化時の電位分布を
示す図である。
【図５８】実施の形態１における活性化処理を示すフロ
ーチャートである。
【図５９】実施の形態２における活性化処理を示すフロ
ーチャートである。
【図６０】実施の形態３における活性化処理を示すフロ
ーチャートである。
【図６１】実施の形態４に係る通電装置の一部構造図で
ある。
【図６２】実施の形態４における活性化電流を説明する
図である。
【図６３】実施の形態４における活性化電流のヒストグ
ラムを説明する図である。
【図６４】実施の形態４における活性化処理を示すフロ
ーチャートである。
【図６５】実施の形態４における再活性化処理を示すフ
ローチャートである。
【図６６】実施の形態５における活性化電流を説明する
図である。
【図６７】実施の形態５における活性化処理を示すフロ
ーチャートである。
【図６８】実施の形態６における活性化電流を説明する
図である。
【図６９】実施の形態６における活性化処理を示すフロ
ーチャートである。
【図７０】２ラインを同時に列配線から電位補償を行い
ながら活性化電圧を印加する様子を示す模式図である。
【図７１】表示装置の一部破断構成図である。
【図７２】図７１の真空容器の構造的な要因による活性
化材料ガスの分布を示す図である。
【図７３】２ラインを同時に列配線から電位補償を行い
ながら活性化電圧を印加する場合の行配線上の電位分
布、列配線側より印加する電位分布、及び素子に印加さ
れる電位分布を示す図である。
【図７４】２ライン同時の活性化電位を印加した際の、
行配線上の電位分布、列配線側から印加する電位分布、
及び素子に印加される電位分布を示す図である。
【図７５】本発明の参考例１２に係る通電活性化装置の
構成を示すブロック図である。
【図７６】図７５のライン選択回路の構成を示す回路図
である。
【図７７】図７５の電流検出回路の構成を示すブロック
図である。
【図７８】図７５の駆動回路の構成を示すブロック図で
ある。
【図７９】配線抵抗の測定を説明する図である。
【図８０】参考例１２に係る同時選択ラインの組み合わ
せ法を説明する図である。
【図８１】駆動回路での電位分布を補正する様子を説明
する図である。
【図８２】活性化処理中に変化する電位分布を説明する
グラフ図である。
【図８３】通電フォーミング前の行単位の導電膜の抵抗
測定を説明する図である。
【図８４】参考例１３に係る同時選択ラインの組み合わ
せ法を説明する図である。
【図８５】参考例１４に係る同時選択ラインの組み合わ
せ法を説明する図である。
【図８６】２行目の表面伝導型放出素子に通電活性化用
電圧を印加する場合の等価回路図である。
【図８７】図８６における２行目を通電活性化するとき
の等価回路図と活性化における素子印加電圧の変化を示
す図である。
【図８８】通電活性化されていく過程での素子電流Ｉf
と放出電流Ｉeの様子を示す図である。
【図８９】本発明の参考例１５に係る通電活性化装置の
構成を示すブロック図である。
【図９０】引出し配線パターンを説明する図である。
【図９１】参考例１５に係る同時選択ラインの組み合わ
せ法を説明する図である。
【図９２】駆動回路での電位分布を補正する様子を説明
する図である。
【図９３】活性化処理中に変化する電位分布を説明する
図である。
【図９４】参考例１６における活性化材料ガス分布を説
明する図である。
【図９５】参考例１６に係る同時選択ラインの組み合わ
せ法を説明する図である。
───────────────────────────────────────────────────── フロントページの続き (31)優先権主張番号 特願平11−51652 (32)優先日 平成11年２月26日(1999．2．26) (33)優先権主張国 日本（ＪＰ） (56)参考文献 特開 平９−161664（ＪＰ，Ａ) 特開 平８−248920（ＪＰ，Ａ) 特開 平９−134666（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01J 9/02

Claims (35)

    (57)【特許請求の範囲】
  1. 【請求項１】 複数の電子放出素子を有する電子源の製
    造方法であって、互いに交叉する方向に概略沿って配置される行配線の複
    数と列配線の複数とからなるマトリクス配線を用いて、
    複数の行配線のうちの一部の行配線であって、かつ同時
    に選択された複数の行配線に接続されている前記電子放
    出素子の少なくとも一部となるべき複数の導電部材に電
    圧を印加する工程を有しており、 前記電圧を印加する工程では、 前記複数の導電部材の第１の部分に、前記選択された複
    数の行配線を介して電位を印加するとともに、前記複数
    の導電部材の第２の部分に前記複数の列配線のそれぞれ
    を介して電位を印加して、前記選択された複数の行配線
    のそれぞれと前記複数の列配線のそれぞれを介して印加
    される電位差による電圧を前記複数の導電部材のそれぞ
    れに印加するものであり、前記選択された複数の行配線
    に接続される前記複数の導電部材のそれぞれの前記第１
    の部分における電位の違いによる、前記選択された複数
    の行配線に接続される前記複数の導電部材のそれぞれに
    印加される前記電圧の差を緩和するように、前記選択さ
    れた複数の行配線のそれぞれに流れる電流の平均値に基
    づいて決定される電位を前記複数の導電部材のそれぞれ
    の前記第２の部分に印加する ことを特徴とする電子源の
    製造方法。
  2. 【請求項２】 前記電圧を印加する工程は、前記複数の
    行配線の全てが少なくとも一回は選択されるまで複数回
    行うことを特徴とする請求項１に記載の電子源の製造方
    法。
  3. 【請求項３】 前記電圧を印加する工程は、前記同時に
    選択される複数の行配線を決定する工程を有することを
    特徴とする請求項１又は２に記載の電子源の製造方法。
  4. 【請求項４】 前記決定する工程においては、選択され
    た時に流れる電流が所定値になる行配線は、選択対象か
    ら除外されることを特徴とする請求項３に記載の電子源
    の製造方法。
  5. 【請求項５】 前記同時に選択される複数の行配線は、
    互いに隣接しない行配線であることを特徴とする請求項
    １乃至４のいずれか１項に記載の電子源の製造方法。
  6. 【請求項６】 前記同時に選択される複数の行配線は、
    選択された時に流れる電流値が互いに近い行配線である
    ことを特徴とする請求項１乃至５のいずれか１項に記載
    の電子源の製造方法。
  7. 【請求項７】 前記同時に選択される複数の行配線は、
    選択された時に前記複数の列配線のそれぞれから印加さ
    れる電位が近い値になる行配線が選択されるように決定
    されることを特徴とする請求項１乃至６のいずれか１項
    に記載の電子源の製造方法。
  8. 【請求項８】 前記同時に選択される複数の行配線の数
    を変更して、前記電圧を印加する工程を複数回行うこと
    を特徴とする請求項１乃至７のいずれか１項に記載の電
    子源の製造方法。
  9. 【請求項９】 前記同時に選択される複数の行配線の数
    は、前記電圧を印加する工程において、前記導電部材に
    投入される電力に基づいて決定されることを特徴とする
    請求項１乃至８のいずれか１項に記載の電子源の製造方
    法。
  10. 【請求項１０】 前記同時に選択される複数の行配線
    は、同時に選択された複数の行配線のそれぞれと、前記
    複数の列配線のそれぞれに接続される複数の前記導電部
    材それぞれの前記第２の部分に印加される電位の差が所
    定値以内になるように決定されることを特徴とする請求
    項１乃至９のいずれか１項に記載の電子源の製造方法。
  11. 【請求項１１】 前記電圧を印加する工程において、前
    記複数の列配線のそれぞれに印加される電位は、前記同
    時に選択された複数の行配線のそれぞれと、前記複数の
    列配線のそれぞれに接続される複数の前記導電部材それ
    ぞれの前記第２の部分に印加される電位の差が所定値以
    内になるように決定されることを特徴とする請求項１乃
    至１０のいずれか１項に記載の電子源の製造方法。
  12. 【請求項１２】 前記同時に選択される複数の行配線の
    それぞれに流れる電流値を、前記平均値を求めるのに使
    用するか否かを判別する工程を更に有することを特徴と
    する請求項１乃至１１のいずれか１項に記載の電子源の
    製造方法。
  13. 【請求項１３】 前記同時に選択される複数の行配線の
    それぞれに流れる電流値の内の最大値と所定値との差に
    基づいて前記判別を行うことを特徴とする請求項１２に
    記載の電子源の製造方法。
  14. 【請求項１４】 前記同時に選択される複数の行配線の
    それぞれに流れる電流値の内の最小値と所定値との差に
    基づいて前記判別を行うことを特徴とする請求項１２又
    は１３に記載の電子源の製造方法。
  15. 【請求項１５】 前記電圧を印加する工程において、前
    記導電部材に印加される前記電圧は、所定値以上の電圧
    になるように制御されていることを特徴とする請求項１
    乃至１４のいずれか１項に記載の電子源の製造方法。
  16. 【請求項１６】 前記電圧を印加する工程において、前
    記導電部材に印加される前記電圧は、所定値以上の電圧
    になるように、前記複数の列配線のそれぞれを介して印
    加される電位が制御されていることを特徴とする請求項
    １乃至１５のいずれか１項に記載の電子源の製造方法。
  17. 【請求項１７】 前記複数の行配線のうち、前記選択の
    対象としない行配線を判別する工程を有することを特徴
    とする請求項１乃至１６のいずれか１項に記載の電子源
    の製造方法。
  18. 【請求項１８】 前記選択の対象としない行配線は、異
    常が発生した行配線であることを特徴とする請求項１７
    に記載の電子源の製造方法。
  19. 【請求項１９】 前記選択の対象としない行配線は、流
    れる電流値が所定の範囲から外れる行配線であることを
    特徴とする請求項１７又は１８に記載の電子源の製造方
    法。
  20. 【請求項２０】 前記選択の対象としない行配線は、流
    れる電流値の変化率が所定の範囲から外れる行配線であ
    ることを特徴とする請求項１７乃至１９のいずれか１項
    に記載の電子源の製造方法。
  21. 【請求項２１】 前記選択の対象からはずされた行配線
    に接続される前記電子放出素子の少なくとも一部となる
    べき導電部材への電圧を印加する電圧印加工程を更に有
    することを特徴とする請求項１７乃至２０のいずれか１
    項に記載の電子源の製造方法。
  22. 【請求項２２】 前記電圧印加工程においては、前記選
    択の対象からはずさ れた行配線を選択して所定の電位を
    印加し、該所定の電位が印加される行配線に接続される
    前記導電部材の前記第２の部分に、前記複数の列配線の
    それぞれを介して前記所定の電位が与えられる行配線に
    より前記第１の部分に与えられる電位と異なる電位を印
    加することによって電圧を印加することを特徴とする請
    求項２１に記載の電子源の製造方法。
  23. 【請求項２３】 前記電圧印加工程においては、前記選
    択の対象からはずされた行配線を選択して所定の電位を
    印加し、該所定の電位が印加される行配線に接続される
    前記導電部材の前記第２の部分に、前記複数の列配線の
    それぞれを介して前記所定の電位が与えられる行配線に
    より前記第１の部分に与えられる電位と異なる電位を印
    加することによって、電圧を印加するものであり、前記
    複数の導電部材それぞれの前記第２の部分に印加される
    電位は、前記行配線における前記複数の導電部材それぞ
    れの前記第１の部分が接続される部分毎の電位の違いに
    よる前記複数の導電部材それぞれに印加される電圧の差
    を緩和するように設定されることを特徴とする請求項２
    １又は２２に記載の電子源の製造方法。
  24. 【請求項２４】 前記電圧を印加する工程において前記
    同時に選択する複数の行配線を決定する工程を更に有し
    ており、該決定する工程は、前記複数の行配線それぞれ
    の配線抵抗を測定して、該抵抗値に基づいて前記同時に
    選択する行配線を決定するものであることを特徴とする
    請求項１乃至２３のいずれか１項に記載の電子源の製造
    方法。
  25. 【請求項２５】 前記導電部材を配置する工程を更に有
    しており、前記決定する工程は、前記導電部材を配置す
    る前に行うことを特徴とする請求項２４に記載の電子源
    の製造方法。
  26. 【請求項２６】 前記導電部材に電子放出部となるギャ
    ップ部を形成する工程を更に有しており、前記決定する
    工程は、前記ギャップ部を形成する前に行うことを特徴
    とする請求項２４に記載の電子源の製造方法。
  27. 【請求項２７】 前記決定する工程は、前記導電部材を
    形成した後、前記ギャップ部を形成する前に行うことを
    特徴とする請求項２６に記載の電子源の製造方法。
  28. 【請求項２８】 前記電圧を印加する工程において、前
    記同時に選択する複 数の行配線を決定する工程を有して
    おり、該決定する工程は、前記複数の行配線のそれぞれ
    に接続される引き出し配線での電位降下に基づいて前記
    同時に選択する複数の行配線を決定することを特徴とす
    る請求項１乃至２７のいずれか１項に記載の電子源の製
    造方法。
  29. 【請求項２９】 前記電圧を印加する工程において、前
    記同時に選択する複数の行配線を決定する工程を更に有
    しており、該決定する工程は、前記各導電部材の位置に
    おける雰囲気に基づいて前記同時に選択する複数の行配
    線を決定することを特徴とする請求項１乃至２８のいず
    れか１項に記載の電子源の製造方法。
  30. 【請求項３０】 前記決定する工程は、前記各導電部材
    の位置における雰囲気圧力に基づいて前記同時に選択す
    る複数の行配線を決定することを特徴とする請求項２９
    に記載の電子源の製造方法。
  31. 【請求項３１】 前記第１の部分に印加される電位の変
    化に応じて前記第２の部分に印加される電位を変化させ
    ることを特徴とする請求項１乃至３０のいずれか１項に
    記載の電子源の製造方法。
  32. 【請求項３２】 前記第１の部分に印加される電位、も
    しくは前記第２の部分に印加される電位、もしくは前記
    第１の部分に印加される電位と前記第２の部分に印加さ
    れる電位の両方は、パルス状に印加されることを特徴と
    する請求項１乃至３１のいずれか１項に記載の電子源の
    製造方法。
  33. 【請求項３３】 ある行配線を選択し、当該選択された
    行配線に接続される前記導電部材に、前記電圧を時間間
    隔をおいて印加することによって、前記電圧を印加する
    工程を行い、前記時間間隔の間に、他の行配線を選択し
    て、当該他の行配線に接続される前記導電部材に、前記
    電圧を印加する工程を行うことを特徴とする請求項１乃
    至３２のいずれか１項に記載の電子源の製造方法。
  34. 【請求項３４】 電子源と、該電子源から照射される電
    子によって画像を形成する画像形成部材とを有する画像
    形成装置の製造方法であって、 請求項１乃至３３のいずれか１項に記載の電子源の製造
    方法によって電子源を製造する工程と、 前記電子源と前記画像形成部材とを組み合わせる工程
    と、 を有することを特徴とする画像形成装置の製造方法。
  35. 【請求項３５】 複数の電子放出素子を有する電子源の
    製造装置であって、 互いに交叉する方向に概略沿って配置される行配線の複
    数と列配線の複数とからなるマトリックス配線を用い
    て、複数の行配線のうちの一部の行配線であって、かつ
    同時に選択された複数の行配線に接続される電子放出素
    子の少なくとも一部となるべき複数の導電部材に電圧を
    印加する手段を有しており、 前記電圧を印加する手段は、 前記複数の導電部材の第１の部分に、前記選択された複
    数の行配線を介して電位を印加する第１印加手段と、 前記複数の導電部材の第２の部分に前記複数の列配線の
    それぞれを介して電位を印加する第２印加手段とを有
    し、 前記選択された複数の行配線のそれぞれと前記複数の列
    配線のそれぞれを介して印加される電位差による電圧を
    前記複数の導電部材のそれぞれに印加し、前記選択され
    た複数の行配線に接続される前記複数の導電部材のそれ
    ぞれの前記第１の部分における電位の違いによる、前記
    選択された複数の行配線に接続される前記複数の導電部
    材のそれぞれに印加される前記電圧の差を緩和するよう
    に、前記選択された複数の行配線のそれぞれに流れる電
    流の平均値に基づいて決定される電位を前記複数の導電
    部材のそれぞれの前記第２の部分に印加することを特徴
    とする電子源の製造装置。
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