KR100339948B1 - 영상 신호 재생 장치 - Google Patents

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Abstract

[목적] 본 발명은 비디오 게임기에 있어서, 간소한 구성으로 게임기 본체와 조작 장치 및 기록 장치를 접속해서 게임 조작하는 동시에 기록한다.
[구성] 게임기 본체와 복수의 조작 장치를 직렬 인터페이스에 접속하여, 소정의 통신 순서에 의해 직렬 데이터를 쌍방향에 통신하는 동시에, 복수의 조작장치에 각각 대응하는 직렬 인터페이스에 기록 장치를 접속하고, 통신 순서에 의해 게임기 본체가 소정의 데이터를 기록 장치에 기입 및 판독하도록 되어 있다.

Description

영상 신호 재생 장치
산업상의 이용분야
본 발명은 비디오 게임기에 관한 것으로, 예를들면 CD-ROM에 저장된 게임 내용을 화면 표시하면서 조작 장치로서 조작하여 게임을 진행하는 것에 적용할 수 있다.
종래의 기술
종래, 비디오 게임기로서, 예를들면 CD-ROM 등의 비디오 기록 매체에 저장된 게임 내용을 텔레비젼 수신기상에 화면 표시하면서 조장 장치로서 조작하여 게임을 진행하는 것이 있다. 이 비디오 게임기에 있어서 게임기 본체 및 조작 장차 사이는 통상 직렬 인터페이스로 접속되고, 게임기 본체로부터 클럭이 조작 장치로 보내지면, 그 클럭에 동기하여 단순히 조작 장치로부터 사용자의 조작에 응하여 동작한 키 스위치 정보등을 보내는 단순한 통신 수단이 이용되고 있다.
발명이 해결하고자 하는 과제
그런데 이러한 비디오 게임기에 있어서는, 게임 내용이 복잡하게 되고 게임종료까지 장시간을 요하는 게임의 경우, 게임 진행중의 상태를 도중에서 기록 장치에 기록하도록 이루어진 것이 있다. 이 경우 조작 장치가 접속되는 직렬인터페이스에, 기록 장치등을 접속하는 것이 고안되지만, 단순한 통신 수단으로서 조작 장치의 키 스위치 정보를 받아들이도록 되어 있으므로, 실용상 불가능하고, 게임을 하면서 동시에 기록 장치로 데이터를 기입하거나 판독하는 것은 불가능하였다.
또한 게임기 본체와 기록 장치를 기록 장치에 이용되는 메모리의 신호선으로 직접 접속하는 구성이 고안되지만, 이렇게 하면 기록 장치의 접속 신호선의 수가 많아져서, 접속부분이 복잡한 구성을 이루게 되는 문제가 있었다. 또한 이것에 더하여 그 접속 방법 때문에, 게임기 본체의 전원을 넣은 채로서는, 기록 장치를 끼웠다 뺐다하는 것이 불가능하였다.
본 발명은 이상의 사항을 고려한 것으로, 간편한 구성으로 게임기 본체와 조작 장치 및 기록 장치를 접속하고, 게임 조작을 하면서 필요에 따라서 동시에 게임 데이터를 기록할 수 있다.
과제를 해결하기 위한 수단
이러한 과제를 해결하기 위해서 본 발명에 있어서는, 비디오 기록 매체의 재생 기능을 지니며, 중앙 처리 장치가 설치된 게임기 본체에 접속된 복수의 조작 장치의 조작에 의해서 게임을 진행하는 비디오 게임기에 있어서, 조작, 장치에도 중앙처리 장치를 설치하고, 게임기 본체와 복수의 조작 장치를 직렬 인터페이스로 접속하고, 소정의 통신 수단에 의해서 직렬 데이터를 게임기 본체 및 복수의 조작 장치간에서 쌍방향으로 통신하는 것과 함께, 복수의 조작 장치에 각각 대응하는 직렬인터페이스에, 중앙 처리 장치 및 메모리를 지니는 기록 장치를 접속하여, 통신 순서에 따라서 게임기 본체가 소정의 데이터를 기록 장치에 기입 및 판독하도록 하였다.
작용
게임기 본체와 복수의 조작 장치를 직렬인터페이스로 접속하고, 소정의 통신수단에 의해서 직렬 데이터를 쌍방향으로 통신하는 것과 함께, 복수의 조작 장치에 각각 대응하는 직렬 인터페이스에 복수의 기록 장치를 접속하며, 통신 순서에 따라서 게임기 본체가 소정의 데이터를 기록 장치에 기입 및 판독하도록 하는 것에 의해, 간이한 구성으로서 게임기 본체와 조작 장치 및 기록 장치를 접속하고, 게임조작하면서 필요에 따라서 동시에 게임 데이터를 기록할 수 있다.
제 1 도는 본 발명에 의한 비디오 게임기의 외관을 나타내는 평면도.
제 2A 도 및 제 2 B도는 본 발명에 의한 비디오 게임기의 외관을 나타내는 측면도 몇 평면도.
제 3 도는 비디오 게임기의 게임기 본체의 구성을 나타내는 블럭도.
제 4 도는 게임기 본체와 기록 장치 및 조작 장치의 접속을 나타내는 블럭도.
제 5 도는 조작 장치의 구성을 나타내는 블럭도.
제 6 도는 기록 장치의 구성을 나타내는 블럭도.
제 7 도는 게임기 본체와 기록 장치 및 조작 장치의 통신 순서의 설명에 제공하는 타이밍 챠트.
제 8 도는 화면 재기록과 통신 타이밍의 설명에 제공하는 타이밍 챠트.
제 9 도는 본 발명에 관계되는 비디오 게임 장치의 구성을 나타내는 블럭도.
제 10 도는 상기 비디오 게임 장치에 있어서 장치 본체측의 호스트 CPU에 의한 복수의 메모리 카드로의 데이터 기입 제어의 순서를 나타내는 플로우챠트.
제 11 도는 상기 비디오 게임 장치에 있어서, 장치 본체측의 호스트 CPU에 의한 복수의 메모리 카드로부터의 판독 제어의 순서를 나타내는 플로우챠트,
*도면의 주요부분에 대한 부호의 설명*
12 : DRAM 18 : NTSC 인코더
53 : 메인 메모리 82 : 디코더
83 : 버퍼 94A : 메모리 카드
상술한 바와 같이 본 발명에 따르면, 게임기 본체와 복수의 조작 장치를 직렬인터페이스로 접속하고, 소정의 통신 순서에 따라서 직렬 데이터를 쌍방향으로 통신하는 것과 함께, 복수의 조작 장치에 각각 대응하는 직렬인터페이스에 기록 장치를 접속하고, 통신 순서에 따라서 게임기 본체가 소정의 데이터를 기록 장치에 기입 및 판독하도록 한 것에 의해, 간이한 구성으로 게임기 본체와 조작 장치 및기록 장치를 접속하여 게임 조작하면서 동시에 기록할 수 있는 비디오 게임기를 실현할 수 있다.
또한, 본 발명에 관계되는 비디오 게임 장치에서는, 복수의 외부 2 차 기억장치가 접속되는 복수의 슬롯을, 메인 버스에 접속된 통신 제어부를 통하여 중앙연산처리장치에 의해 제어하므로, 복수의 소용량의 외부 2 차 기억 장치를 대용량의 외부 2 차 기억 장치로서 이용할 수 있고, 복수의 외부 2 차 기억 장치에 걸친 데이터량이 많은 게임 소프트등을 백업할 수 있다.
또, 본 발명에 관계되는 비디오 게임 장치에서는, 복수의 외부 2 차 기억 장치가 접속되는 복수의 슬롯을 메인 버스에 접속된 통신 제어부를 통하여 중앙 연산처리 장치에 의해 독립으로 관리함으로써, 복수의 외부 2 차 기억 장치 사이에서 데이터를 직접 카피할 수 있다. 또, 복수의 외부 2 차 기억 장치로부터 각 데이터를장치 본체에 동시에 직접 받아들일 수 있다.
그리고, 본 발명에 관계되는 비디오 게임 장치에서는, 상기 슬롯에 접속되는 플래시 메모리로 구성되는 2 차 기억 장치에 의해, 게임 데이터등을 2 차 기억하므로, 데이터를 반영구적으로 보존할 수 있다.
실시예
이하 도면에 대하여 본 발명의 일 실시예를 상술한다.
(1) 비디오 게임기의 전체 구성.
제 1 도 및 제 2 도에 있어서는 전체로서 비디오 게임기의 외관 구성을 도시하며, 게임기 본체(1)에 대하여 조작 장치(2)가 커넥터(3)를 통하여 접속되어 있다. 게임기 본체(1)에는, CD-ROM 을 재생하는 CD-ROM 드라이브가 내장되어 있고, 상면에 해당 CD-ROM 드라이버의 덮개(4)와, 이 덮개(4)를 개폐하는 개폐 스위치(5A), 전원(5B), 리세트(5C)등이 배치되어 있다.
게임기 본체(1)에는 2 개의 조작 장치(2)가 각각 커넥터(3)를 통하여 접속할 수 있도록 구성되어 있으며, 이 때문에 게임기 본체(1)의 전면부에 커넥터(3)용의 접속부(6A 및 6B)가 각각 배치되어 있다. 또 이 게임기 본체(1)의 경우, 접속부(6A 및 6B)에 인접함으로써, 조작 장치(2) 마다 게임 데이터를 수시 기록할 수 있도록 이루어져 있다.
여기에서 이 게임기 본체(1)는, 제 3 도에 도시하는 바와 같이 구성되어 있고, 24 비트폭의 어드레스와 32 비트폭의 데이터로 구성되는 시스템 버스(10)에 대하여 CPU(11), DRAM (12), MDEC(13), GPU(Grafic Processing Unit 14)등이 각각 접속되어 있다. 또 CPU(11)에는, GTEC(Geometric Transter Engine 15)가 DMA 접속되어 있다.
이중 MDEC(13)는 동화 재생용의 프로세서이며, CD-ROM 으로부터 판독한 동화상을 전개한다. 또, GTE(15)는, 그래픽 전용 프로세서이며, 병렬 처리를 행하는 복수의 연산부로 구성되며, MDEC(13)에서 전개된 화상 데이터에 대하여 좌표 변환이나 렌터링등을 병렬 처리로 실행한다.
GPU(14)는 GTE(15)와 마찬가지로 그래픽 전용 프로세서이며, GTE(15)에서 좌표 변환 연산된 데이터를 토대로, 쉐딩, 텍스처 매핑, 래스터 처리등 실제의 묘화를 담당한다. 이 결과 얻어지는 화상- 데이터는, VRAM(16)을 통하여 VDAC 를 포함하는 신장 장치(17)로 송출된다. 신장 장치(17)는 화상 데이터의 신장을 행함과 동시에 디지탈 아날로그 변환하고, 이 결과 얻어지는 화상 신호가 RGB 신호로서 출력되는 것과 동시에, NTSC 인코더(18)에 입력되며, NTSC 방식의 비디오 신호로서 출력된다.
또 시스템 버스(10)의 한쪽 끝에 접속된 주변장치(19)로부터는, 24 비트폭의 어드레스 및 16 비트폭의 데이터로 구성되는 I/O 버스(20)가 형성되어 있다. 이 I/O 버스(20)에는, 부트 프로그램이 저장된 ROM(21), 확장 I/O 인터페이스(22)가 접속되어 있다. 또한 이 I/O 버스(20)에는, CD 드라이버(23)가 CD-DSP (24), CD-ROM 디코더(25)를 통하여 접속되어 있다.
CD-ROM 디코더(25)에는, SRAM(26), 기계적 제어기(27)가 접속되어 있으며, 디코더한 화상 데이터를 I/O 버스(20)에 송출하며 또한 음성 데이터를 SPU(Sound Processing Unit. 28)로 송출한다. SPU(28)는 음성 처리를 담당하는 프로세서이고, 접속된 DRAM(29)을 이용하여 CD-ROM 디코더(25)에서 디코더된 음성 데이터를 복호화하며, 이 결과 얻어지는 음성 데이터를 DAC(30)에서 디지탈 아날로그 변환하여 오디오 출력으로써 송출한다. 또 오디오 입력에 대하여 소정의 음성 처리를 행하여 I/O 버스(20)로 송출한다.
또 이 게임기 본체(1)의 경우, 주변장치(19)에 접속된 직렬 I/O 인터페이스(31)에, 조작 장치(2) 및 기록 장치(8)가 접속되어 있다. 이것에 의해 조작 장치(2)로부터 입력되는 게임 조작이 게임기 본체(1)에 받아들여지고, 또 조작 장치(2)마다의 게임 진행도중의 내용으로 구성되는 게임 데이터가 필요에 따라서 기록 장치(8)에 기록된다.
(2) 실시예의 비디오 게임기
여기에서 이 실시예의 경우, 제 3 도에 대하여 상술한 바와 같이 게임기 본체(1)의 직렬 I/O 인터페이스(31)에, 조작 장치(2) 및 기록 장치(8)가 복수 접속되고, 소정의 통신 순서로서 양방향으로 데이터를 전송할 수 있도록 구성되어 있다. 실제 게임기 본체(1)와, 조작 장치(2A, 2B) 및 기록장치(8A, 8B)는, 제 4 도에 도시하는 바와 같이 접속되어 있다. 이 실시예의 경우 게임기 본체(1)에는, 2 계통(A, B)의 조작 장치 (2A, 2B) 및 기록장치(8A, 8B)가 접속된다.
게임기 본체(1)와 조작 장치(2) 및 기록 장치(8)의 사이는, 게임기 본체(1)로부터 각각 조작 장치(2) 및 기록 장치(8)에 대하여 데이터를 보내는 데이터 전송용의 신호선 (TXD)과, 조작 장치(2) 및 기록 장치(8)에 대하여 데이터를 보내는 데이터 전송용의 신호선(TXD)과, 조작 장치(2) 및 기록 장치(8)로부터 게임기 본체(1)에 대하여 데이터를 보내는 데이터 전송용의 신호선(RXD)과, 각 데이타 전송용의 신호선(RXD, TXD)으로부터 데이터를 빼내는 직렬 동기 클럭용의 신호선(SCK)과, 2 계통 A, B 를 선택하여 통신의 확립 및 중단을 행하기 위한 제어선(DTR)과, 대량의 데이터 전송을 위한 프로 제어용의 제어선(DSR)으로 접속된다.
이중 데이터 전송용의 신호선(TXD, RXD)과 프로 제어용의 제어선(DSR)은 게임기 본체(1)로부터 각각의 조작 장치(2A, 2B) 및 기록 장치(8A, 8B)로 병렬로 접속된다. 또 제어선(DTR)은 2 계통 A, B 가 접속되므로, 게임기 본체(1)로부터 계통 A의 조작 장치(2A) 및 기록 장치(8A)에 제어선(DTRA)이 접속되며, 계통 B 의 조작장치(2B) 및 기록 장치(8B)에 제어선(DTRB)이 접속된다.
조작 장치(2)는 제 5 도에 도시하는 바와 같이, 게임기 본체(1)의 직렬 통신을 행하는 직렬 I/O 인터페이스(SIO), 스위치 정보를 입력하는 패러렐 I/O 인터페이스(PIO)를 포함하며, CPU, RAM 및 ROM 으로 구성되는 1 칩마이콘과, 조작 입력용의 복수의 스위치(SW)로 구성된다. 이 1 칩마이콘이 통신 순서를 제어한다. 기록장치(8)는 제 6 도에 도시하는 바와 같이, 게임기 본체(1)와 직렬 통신을 하는 직렬 I/O 인터페이스(SIO), 실제로 데이터를 기억해 두는 메모리(MEM, 예를들면 플래시 메모리로 구성된다)의 데이터 입출력을 하는 패러렐 I/O 인터페이스(PIO)를 포함하고, CPU, RAM 및 ROM 으로 구성되는 1 칩 마이콘과, 메모리(MEM)으로 구성된다. 기록 장치(8)에 있어서도, 이 1 칩 마이콘이 통신 순서를 제어한다.
여기에서 게임기 본체(1)와 조작 장치(2A, 2B) 몇 기록 장치(8A, 8B)의 통신 순서를 제 7 도에 도시한다. 실제로 제 7A 도는, 게임기 본체(1)가 계통(A)의 조작 장치(2A)와 통신하고, 예를들면 게임의 조작 데이터를 받아들이는 순서를 도시한다. 이 경우 게임기 본체(1)는 우선 제어선(DTRA)에 선택 데이터를 출력한다. 이 결과 계통(A)의 조작 장치(2A) 및 기록 장치(8A)는 제어선(DTRA)에 의해서 선택된 것을 확인하고, 각각 계속되는 TXD 수신대기 상태가 된다.
이때 계통(B)의 조작 장치(2B) 및 기록 장치(8B)는, 제어선(DTRB)이 변화하지 않으므로, 데이터 전송용의 신호선 (TXD)을 통하여 보내지는 데이터에 응답하지 않는 상태를 유지한다. 계속하여 게임기 본체(1)는 데이터 전송용의 신호선 TXD에 1 바이트로 조작 장치를 나타내는 확인 코드를 송출한다. 이것에 의해 계통 A의 조작 장치(2A) 및 기록 장치(8A)가 신호선(TXD)으로 부터 판별 코드를 받아들인다.
이 결과 조작 장치(2A)는, 확인 코드가 조작 장치를 나타냄에 따라서, 이 이후 게임기 본체(1)와의 통신을 개시 한다. 한편, 기록 장치(8A)는 확인 코드가 조작 장치를 나타냄에 따라 계속해서 전송용의 신호선(TXD)을 통하여 보내지는 데이터에 응답하지 않는 상태가 된다.
이것에 의해 게임기 본체(1)측으로 부터는, 조작 장치 (2A)의 제어용 데이터 등이 데이터 전송용의 신호선(TXD)을 하여 조작 장치(2A)로 송신된다. 반대로 조작 장치(2A)로 부터는, 게임 조작 데이터등이 데이터 전송용의 신호선(RXD)을 통과하며, 게임기 본체(1)로 송신된다. 이와 같이 하여 게임기 본체(1)와 조작 장치(2A)의 사이에서 직렬 데이터 통신이 이루어진다. 이 게임기 본체(1)와 조작 장치(2A)의 통신은, 게임기 본체(1)가 제어선(DTRA)을 통하여 선택 중지 데이터를 출력함으로써 종료한다.
또 제 7B 도는, 게임기 본체(1)가 계통(B)의 기록 장치 (8B)와 통신하며, 예를들면 게임의 경과 데이터등을 기록 장치 (8B)에 기록하는 순서를 도시한다. 이 경우 게임기 본체(1)는 먼저 제어선(DTRB)에 선택 데이터를 출력한다. 이 결과 계통(B)의 조작 장치(2B) 및 기록 장치(8B)는, 제어선(DTRB)에 의해서 선택되는 것을 확인하고, 각각 연속하는 TXD 수신 대기 상태가 된다.
이때 계통(A)의 조작 장치(2A) 및 기록 장치(8A)는, 제어선(DTRA)이 변화하지 않으므로, 데이터 전송용의 신호선 (TXD)을 통하여 보내지는 데이터에 응답하지 않는 상태를 유지한다. 이어서 게임기 본체(1)는, 데이터 전송용의 신호선 (TXD)에1 바이트로써 기록 장치를 나타내는 인식 코드를 송출한다. 이것에 의해 계통(B)의 조작 장치(2B) 및 기록 장치(8B)가 신호선(TXD)으로부터 이 식별 코드를 받아들인다.
이 결과 기록 장치(2B)는 인식 코드가 기록 장치를 나타내는 것에 의해, 이 이후 게임기 본체(1)와의 통신을 개시한다. 한편, 조작 장치(2B)는, 인식 코드가 기록 장치를 나타내는 것에 의해, 계속하여 데이터 전송용의 신호선(TXD)을 통하여 보내지는 데이터에 응답하지 않는 상태가 된다.
이렇게 하여 게임기 본체(1)와 기록 장치(8B)의 사이에서, 직렬 데이터 통신이 행해진다. 이 게임기 본체(1)와 기록 장치(8B)의 통신도, 게임기 본체(1)가 제어선(DTRB)을 통하여 선택 중지 데이터를 출력함으로써 종료한다. 이렇게 직렬 인터페이스를 이용한 통신 순서를 실행하는 것에 의해, 적은 신호수이고 또한 간이한 신호 접속으로 겔 데이터 통신을 할 수 있도록 구성되어 있다.
여기에서 이 실시예의 비디오 게임기의 경우, 게임기 본체(1)와 2 계통의 조작 장치(2A, 2B) 및 기록 장치(8A, 8B) 사이의 직렬 데이터 통신은, 제 8 도에 도시하는 바와 같이, 예를들면 화면 개시타이밍에 따라서 제어된다. 통상 게임기 본체(1)는, 화면 재기록의 타이밍(도시도 중에서는, 수직 동기 신호(VSYNC)가 화면 개시 타이밍을 나타낸다)에 연속하는 타이밍(A0 미 B0)에서, 계통(A)의 조작 장치(2A), 계통(B)의 조작 장치(2B)와의 통신을 하여 각각 게임 조작등의 스위치 정보를 얻는다.
여기에서 만약 계통(A)의 기록 장치(8A)로서 데이터의 기입 또는 판독이 필요한 경우, 이어지는 타이밍(C)에서 계통 (A)의 기록 장치(8A)와의 통신을 행한다. 동시에 계통(B)의 기록 장치(8B)로의 데이터의 기입 또는 판독이 필요한 경우, 계속하여 통신을 하면, 다음의 화면 재기록 타이밍을 초과하게 된다. 따라서 이 경우, 다음의 화면 개시 타이밍으로 이어진 후의, 타이밍(D)에서 계통(B)의 기록 장치(8B)와의 통신을 한다.
이렇게 직렬 통신의 타이밍을 제하는 것에 의해, 반드시 타이밍을 지켜야 하는 게임기 본체(1)와 조작 장치 (2A, 2B) 사이의 통신을 우선적으로 하고, 또한 게임도중의 경과 데이터의 기록등 대용량의 데이터 통신도 행할 수 있도록 구성되어 있다. 이렇게 하여 화면 재기록 타이밍마다, 조작 장치(2A, 2B)로부터 게임기 본체(1)에 데이터 입력을 행하는 것과 동시에, 이 간격마다 통신할 수 있는 기록장치(8A 또는 8B)를 선택하도록한 것에 의해, 조작 장치(2A, 2B)로부터의 조작 데이터의 수신을 중도에 끊어지게 하지 않고서, 효과적으로 직렬 통신은 행할 수 있다.
이상의 구성에 따르면, 게임기 본체(1)와 조작 장치 (2A, 2B)를 직렬 인터페이스로써 접속하고, 소정의 통신 순서에 따라서 직렬 데이터를 양방향으로 통신하는 것과 동시에, 조작 장치(2A, 2B)에 각각 대응하는 직렬 인터페이스에 기록 장치(8A, 8B)를 접속하고, 통신 순서에 따라서 게임기 본체(1)가 소정의 데이터를 기록장치(8A, 8B)에 기입 및 또는 판독하도록 함으로써, 간이한 구성으로 게임기 본체(1)와 조작 장치(2A, 2B) 및 기록 장치(8A, 8B)를 접속하여 게임 조작하면서 동시에 기록할 수 있는 비디오 게임기를 실현할 수 있다.
또한 상술한 구성에 따르면, 조작 장치(2A, 2B)와 게임기 본체(1)를 접속하는 직렬 인터페이스에, 기록 장치(8A, 8B)를 접속하도록 함으로써, 적은 신호선에 의한 단순한 접속으로 기록 장치를 접속할 수 있다. 또 접속 신호선이 적고, 기록장치(8A, 8B)에 사용되는 메모리(MEM)의 신호선과 독립하여 있으므로, 게임기 본체(1)의 전원을 넣은채로, 필요에 따라서 기록 장치 (8A, 8B)를 끼웠다 뺐다 할 수 있어 사용자가 이용하기 편리함을 향상시킬 수 있다.
그리고 또한 상술한 구성에 따르면, 동시에 접속되는 각 조작 장치(2A, 2B) 및 기록 장치(8A, 8B)와 게임기 본체(1)의 통신 데이터 길이를 가변 길이로 하는 것에 의해, 통신 데이터 길이가 긴 기록 장치(8A, 8B)나, 짧은 조작 장치(2A, 2B)도 각각이 필요한 시간 만큼 직렬 인터페이스를 점유하여 효율 좋게 통신에 이용할 수 있다.
(3) 다른 실시예
상술한 실시예에 있어서는, 게임기 본체에 조작 장치를 2 개 접속하고, 해당 조작 장치에 따라서 기록 장치를 2 개 접속하도록 한 경우에 대하여 설명하였으나, 조작 장치는 2 개에 한정되지 않고, 3 개 이상 접속할 수 있도록 해도 되며, 또한 각각의 조작 장치에 따라서 기록 장치를 접속하도록 해도 된다.
또 상술한 실시예에 있어서는, 통신 순서로서 계통마다의 선택용 제어선을 설치한 경우에 대하여 설명하였으나, 이것에 대신하여, 제어선을 이용하지 않고 복수의 조작 장치나 기록 장치에 각각 고유의 인식 코드를 전송 데이터로서 부가하고, 대응하는 조절 장치 또는 기록 장치만이 게임기 본체와 통신하도록 하더라도, 상술한 실시예와 같은 효과를 실현할 수 있다.
그리고, 본 발명에 관계되는 비디오 게임 장치의 다른 실시예에 대하여 도면을 참조하여 상세하게 설명한다. 본 발명에 관계되는 비디오 게임 장치, 예를들면 제 9 도에 도시하는 바와 같이 구성된다.
이 비디오 게임 장치는, 예를들면 광학 디스크등의 보조 기억장치에 기억되어 있는 게임 프로그램을 판독하여 실행함으로써, 사용자로부터의 지시에 따라서 게임을 행하므로, 제 9 도에 도시하는 바와 같이, 중앙연산처리장치(CPU: Central Processing Unit; 51) 및 그 주연장치 등으로 구성되는 제어계(50)와, 프레임 버퍼(63)에 묘화를 행하는 화상 처리 장치(CPU: Central Processing Unit: 62) 등으로 구성되는 그래픽 시스템(60)과, 악음, 효과음등을 발생하는 음성처리장치(SPU: Sound Processing Unit) 등으로 구성되는 사운드 시스템(70)과, 보조기억장치인 광할 디스크의 제어를 행하는 광학 디스크 제어부(80)와, 사용자로부터의 지시를 입력하는 제어기로부터의 지시입력 및 게임의 설정등을 기억하는 보조 메모리로부터의 입출력을 제어하는 통신 제어부(90)와, 상기 제어계(50), 통신 제어부 (90)가 접속되어 있는 버스(100)등이 갖추어져 있다.
상기 제어계(50)는, CPU(51)와, 분할 제어나 다이렉트 메모리 액세스(DMA: Dinamic memory Access) 전송의 제어등은 행하는 주변 디바이스 제어기(52)와 랜덤 액세스 메모리(RAM: Random Access Memory)로 구성되는 주기억 장치(메인 메모리 53)와, 메인 메모리(53), 그래픽 시스템(60), 사운드 시스템(70)등의 관리를 행하는 이른바 오퍼레이팅 시스템등의 프로그램이 저장된 리드 오운리 메모리(ROM: Read Only Memory 54)를 구비하고 있다. 상기 CPU(51)는, ROM(54)에 기억되는 32비트의 RISC CPU로 구성된다.
그리고, 이 비디오 게임 장치는 전원이 투입되면, 상기 제어계(50)의 CPU(51)이 ROM(54)에 기억되어 있는 오퍼레이팅 시스템을 실행하는 것에 의해, CPU(51)는, 상기 그래픽 시스템(60), 사운드 시스템(70)등의 제어를 행하도록 구성되어 있다. 또, 오퍼레이팅 시스템이 실행되면, CPU(51)로, 동작 확인등의 장치 전체의 초기화를 행한 후, 상기 광학 디스크 제어부(80)를 제어하고, 광학 디스크에 기록되어 있는 게임등의 프로그램을 실행한다. 이 게임등의 프로그램의 실행에 의해, CPU(51)는 사용자로부터의 입력에 따라서 상기 그래픽 시스템(60), 사운드 시스템(70)등을 제어해서, 화상의 표시, 효과음, 음악의 발생을 제어한다.
또, 상기 그래픽 시스템(60)은 좌표 변환등의 처리를 행하는 지오미트리 트랜스퍼 엔진(GTE: Geometry Transfer Engine)(61)과, CPU(51)로부터의 묘화 지시에 따라 묘화를 행하는 GPU(62)와, 해당 GPU(02)에 의해 묘화된 화상을 기억하는 프레임 버퍼(63)와 이산 코사인 변환등의 작행 변환에 의해 압축되어 부호화된 화상 데이터를 복호화 하는 화상 디코더 (64)를 구비하고 있다.
상기 GTE(61)는 예를들면 복수의 연산을 병렬로 실행하는 병렬 연산 기구를 구비하고, 상기 CPU(51)로부터의 연산 요구에 따라서 좌표변환, 광원계산, 행렬 혹은 백터등의 연산을 고속으로 행할 수 있도록 되어 있다. 구체적으로는 이 GTE(01)는 예를들면 하나의 삼각형상 폴리곤에 같은 색으로 묘화하는 플랫 셰딩을 행하는 연산의 경우에는, 1 초간에 최대 150 만 정도의 폴리곤 좌표연산을 행할 수 있도록 되어 있고, 이에 따라서 이 비디오 게임 장치에서는 CPU(51)의 부하를 저감함과 동시에 고속의 좌표 연산을 행할 수 있도록 되어 있다.
또한 상기 GPU(62)는 CPU(51)로부터의 묘화 명령에 따라 프레임 메모리(62)에 대해서 다각형(폴리곤)등의 묘화를 행한다. 이 GPU(62)는 1 초간에 최대 36만 정도의 폴리곤 묘화를 행할 수 있도록 되어 있다. 더욱이, 상기 프레임 버퍼(63)는 이른바 듀얼 포토(RAM)에서 이루어지고 GPU(62)에서 묘화 또는 메인 메모리로부터의 전송과 표시를 위해 판독을 동시에 행할 수 있도록 되어 있다. 이 프레임 버퍼(63)는 1M 바이트의 용량을 지니며 각각 16 비트의 횡(1024)에서 종(512)의 화소 매트릭스로서 취급된다.
또한 이 프레임 버퍼(63)에는 비디오 출력으로써 출력되는 표시 영역 이외에 GPU(62)가 폴리곤등의 묘화를 행할 때에 참조하는 칼라 룩 업 테이블(CLUT : Color Lock Up Table)이 기억되는 CLUT 영역과 묘화시에 좌표변환되어 GPU (62)에 의해 묘화되는 폴리곤등 중에 삽입(매핑)되는 소재(텍스처)가 기억되는 텍스처 영역이 설치되어 있다. 이들의 CLUT 영역과 텍스처 영역은 표시영역의 변경등에 따라 자동적으로 변경되도록 되어 있다.
또한 상기 GPU(62)는 상술의 플랫 셰딩 이외에 폴리곤 정점의 색에서 보완하여 폴리곤내의 색을 정하는 클로 셰딩과, 상기 텍스처 영역에 기억되어 있는 텍스처를 폴리곤에 붙이는 텍스처 매핑을 행할 수 있도록 되어 있다. 이들 글로 셰팅 또는 텍스처 매핑을 행하는 경우에는 상기 GTE(61)는 1 초간에 최대 50 만 정도의 폴리곤 좌표 연산을 행할 수 있다.
더욱이 화상 디코더(64)는 상기 CPU(51)로부터의 제어에 의해 메인메모리(53)에 기억되어 있는 정지화 또는 동화의 화상 데이터를 복호화하여 메인 메모리(53)에 기억한다. 또 이 재생된 화상-데이터는 CPU(62)를 거처서 프레임 버퍼(63)에 기억함으로써 상술의 GPU(62)에 따라 묘화되는 화상의 배경으로서 사용할 수 있도록 되어 있다.
상기 사운드 시스템(70)은 CPU(51)에서의 지시에 기초하여 악음, 효과음등을 발생하는 SPU(71)와, 해당 SPU (71)에 의해 파형 데이터등이 기록되는 사운드 버퍼(72)와, SPU(71)에 의해 발생되는 악음, 효과음등을 출력하는 스피커 (73)를 구비하고 있다.
상기 SPU(71)는 16 비트의 음성 데이터를 4 비트의 차분 신호로서 적응 예측 부호화(ADPCM: Adaptive Diffrential PCM)된 음성 데이터를 재생하는 ADPCM 복호기능과 사운드 버퍼(72)에 기억되어 있는 파형 데이터를 재생함으로써, 효과음등을 발생하는 재생기능과, 사운드 버퍼(72)에 기억되어 있는 파형 데이터를 변조시켜 재생하는 변조 기능등을 구비하고 있다.
이러한 기능을 구비함으로써 이 사운드 시스템(70)은 CPU(5)로부터의 지시에 따라 사운드 버퍼(72)에 기록된 파형 데이터에 악음, 효과음등을 발생하는 이른바 샘플링 음원으로써 사용할 수 있도록 되어 있다.
상기 광학 디스코 제어부(80)는 광학 디스크에 기록된 프로그램과 데이터등을 재생하는 광학 디스크 장치(81)와 예를들면 에러 정정 부호(ECC: Error Correction Code)가 부가되어 기록되어 있는 프로그램, 데이터등을 복호하는 디코더(82)와, 광학 디스크 장치(81)에서 재생 데아터를 일시적으로 기억함으로써 광학디스크에서 판독을 고속화 하는 버퍼(83)를 구비하고 있다.
또한 광학 디스크 장치(81)에서 재생되는 광학 디스크에 기록되어 있는 음성 데이터로서는 상술의 ADPCM 데이터 외에 음성 신호를 아나로그/디지탈 변환한 이른바 PCM 데이터가 있다.
ADPCM 데이터로써 예를들면 16 비트의 디지탈 데이터의 차분을 4 비트로 나타내어 기록되어 있는 음성 데이터는 디코더(82)에서 복호화된 후, 상술의 SPU(71)에 공급되고, SPU(71)에서 디지탈/아나로그 변환등의 처리가 행하여진 후 스피커(73)를 구동하기 위해 사용된다.
또한, PCM 데이터로써는 예를들면 16 비트의 디지탈 데이터로 기록되어 있는 음성 데아터는 디코더(82)에서 복호화된 후 스피커(73)를 구동하기 위해 사용된다.
더욱이, 통신 제어부(90)는 베이스(100)를 거쳐서 CPU(51)와의 통신 제어를 행하는 통신 제어기(91)를 구비하고, 사용자로부터의 지시를 입력하는 제어기(93)가 접속되는 슬롯 (93)과, 게임의 설정 데이터등을 2 차 기억하는 외부 2 차 기억장치로써 두개의 메모리카드(94A, 94B)가 접속되는 두개의 카드 커넥터(95A, 95B)가 상기 통신 제어기(91)에 설치되어 있다.
상기 슬롯(93)에 접속된 제어기(92)는 사용자의 지시를 입력하기 위해 예를 들면 16개의 지시키를 갖고, 통신 제어기(91)의 지시에 따라서 이 지시키의 상태를 동기식 통신에 의해 통신 제어기(91)에 매초 60회 정도 송신한다. 그리고, 통신 제어기(91)는 제어기(92)의 지시키 상태를 CPU (51)로 송신한다.
이에 따라 사용자로부터의 지시가 CPU(51)에 입력되고 CPU(51)는 실행하고있는 게임 프로그램등에 기초하여 사용자의 지시에 따른 처리를 행한다.
여기서, 상기 메인 메모리(53), GPU(62), 화상 디코더 (64) 및 디코더(82)등 간에는, 프로그램의 판독, 화상의 표시 혹은 묘화등을 행할 때에 대량의 화상 데이터를 고속으로 전송할 필요가 있다. 그래서, 이 비디오 게임 장치에서는 상술한 바와 같이 CPU(51)를 거치지 않고 주변 장치 제어부(52)의 제어에 의해 상기 메인 메모리(53), GPU(62), 화상 디코더(64) 및 디코더(82)등간에 직접 데이터의 전송을 행하는 이른바 DMA 전송을 행할 수 있도록 되어 있다. 이에 따라서, 데이터 전송에 의한 CPU(51) 의 부하를 저감시킬 수 있고, 고속의 데이터 전송을 행할 수 있다.
또한, 상기 CPU(51)는 실행하고 있는 게임의 설정 데이터 등을 기록할 필요가 있을 때에 해당 기록 데이터를 통신 제어기(9)에 송신하고, 통신 제어기(91)는 CPU(51)의 데이터를 상기 카드 커넥터(95A), 또는 카드 커넥트 슬롯에 접속된 메모리 카드(94A) 또는 메모리 카드(94B)에 기억한다.
여기서, 상기 통신 제어기(91)에는 전기작인 파괴를 방지하기 위한 보호 회로가 내장되어 있다. 상기 메모리 카드(94A, 94B)는, 베이스(100)에서 분리되어 있고, 장치 본체의 전원을 넣은 상태로 착탈할 수 있다. 따라서 기억 용량이 부족해질 경우에는 장치 본체의 전원을 차단하지 않고, 새로운 메모리 카드를 장착할 수 있고, 백업할 필요가 있는 게임 데이터가 손실되는 일이 없고, 새로운 메모리 카드를 장착하여 필요한 데이터를 새로운 메모리 카드에 기입할 수 있다.
또한, 상기 메모리 카드(94A, 94B)는 제 6도에 도시한 바와 같이, 랜덤 엑세스 가능하고 또 백업 전원을 필요로 하지 않는 플래시 메모리 MEM에서 이루어지고,카드 커넥터를 거쳐서 제어선(DTX, DTR), 데이터 전송용의 신호선(RXD, TXD) 및 직렬 동기 클록용의 신호선(SCK)에 접속되는 직렬 I/O 인터페이스 (SIO)와 상기 플래시 메모리(MEM)의 어드레스선(ADR ES), 데이터선(DATA) 및 제어선(CONTROL)의 접속된 병렬 직렬 I/ 인터페이스(PIO)를 지닌 마이크로컴퓨터(MPU)를 내장하고 있다. 이 메모리 카드(94A, 94B)는 상기 카드 커넥터(95A) 또는 카드 커넥터(95B)에 접속되면 그 카드 커넥터를 거쳐서 상기 마이크로 컴퓨터(MPU)에 장치 본체에서 전원이 공급되도록 되어 있다.
여기서 메모리 카드(94A, 94B)는 애플리케이션에서는 포토와 카드 커넥터를 지정하는 두자릿수의 16 진수로 식별되는 파일 디바이스로써 인식된다. 또 이 메모리 카드(94A, 94B)는 파일 오픈시의 자동 초기화 기능을 실장하고 있다. 그리고 상기 마이크로컴퓨터(MPU)는 메모리 카드(94A, 94B)가 카드 커넥터(95A) 또는 카드 커넥터(95B)에 접속되고, 장치 본체에서 전원이 공급되어 처음 시점에서 우선 내부 상태를 미통신의 상태로 설정하고 그 후에 상기 통신 제어기(91)를 거친 통신을 받아들이도록 되어 있다.
그리고, 장치 본체측의 CPU(51)는 통신 프로토콜중에서 카드에서 호스트로의 접속 확인을 위한 회답 버킷의 안에 있는 내부 상태를 나타내는 필드에 기초하여 카드 커넥터(95A) 또는 카드 커넥터(95B)에 접속된 메모리 카드(94A, 94B)에 내장되어 있는 마이크로컴퓨터(MPU)의 내부 상태를 테스트함에 따라 미통신의 경우에 새로이 접속된 메모리 카드(94A, 94B)의 통신인 것을 인식할 수 있다. 그리고, 새롭게 접속된 메모리 카드(94A, 94B)의 파일 관리 데이터의 구조, 예를 들면 파일명파일사이즈, 슬롯 번호나 상태등 정보를 판독한다.
이와 같은 통신 프로토콜에 따라서 메모리 카드(94A, 94B)의 동적인 끼고 빼냄에 대응한 통신을 행하는 것이 가능하게 되어 있다. 이에 따라서, 게임의 설정 등을 두개의 메모리 카드(94A, 94B)에 기억할 수 있다. 또, 두개의 메모리 카드(94A, 94B)에 데이터를 집적 복사하기도 하고, 두개의 메모리 카드(94A, 94B)에서 각종 데이터를 장치 본체로 동시에 직접 넣을 수 있다.
더욱이 상기 장치 본체측의 CPU(51)는 상기 카드 커넥터(95A) 또는 카드 커넥터(95)에 접속되는 복수의 메모리 카드로 데이터의 기입 제어를 예를 들던 제 10 도의 플로챠트에 도시한 순서로 행한다. 즉 복수의 메모리 카드 다다른 데이터를 기입하는 경우에는 우선 스텝(S1)에 있어서, 메모리 카드의 순번을 나타내는 오프셋(offset)을 0 으로 설정하고 다음 스텝(S2)에서 세이브하는 데이터의 크기 즉 데이터양에서 필요로 하는 메모리 카드의 총수를 산출한다.
그리고 다음의 스텝 3 에서는 상기 카드 커넥터 (95A)에 할당한 0 번째의 카드 슬롯에 미사용 즉 전 메모리 블록이 비어 있는 메모리 카드가 장착되어 있는지 아닌지 판정을 행한다. 이 스텝 3에 있는 판정 결과가 「NO」 즉 0번째의 카드 슬롯에 미사용의 메모리 카드가 장착되어 있지 않는 경우에는 스텝 4 로 이전하고 또 판정 결과가 「YES」 즉 0번째의 카드 슬롯에 미사용의 메모리 카드가 장착되어 있는 경우에는 스텝 6 을 이동한다.
상기 스텝 4 에서는 상기 카드 커넥터(95B)에 할당된 1번째의 카드 슬롯에 미사용, 즉 전 메모리 블록이 비어있는 메모리 카드가 장착되어 있는지 아닌지의판정을 행한다. 이 스텝 4에 있는 판정 결과가 「NO」, 즉 1번째의 카드 슬롯에 미사용의 메모리 카드가 장착되어 있지 않는 경우에는 스텝 5 로 이전하고 또 판정결과가 「YES」 즉 1번째의 카드 슬롯에 미사용의 메모리 카드가 장착되어 있는 경우에는 스텝 7 로 이동한다.
상기 스텝 5 에서는 0번째 또는 1번째의 카드 슬롯에 미사용의 메모리 카드를 장착해야한다는 취지를 사용자에게 알리는 「메세지 미사용의 메모리 카드를 넣어 주세요」 를 표시하여 상기 스텝 3 에 되돌아온다.
또 상기 스텝 6 에서는 미사용의 메모리 카드가 장착 되어 있는 0번째의 카드 슬롯을 선택하고, 데이터를 기입 슬롯으로써 지정한다. 그리고, 스텝 8 로 이동한다.
더욱이, 상기 스텝 7 에서는 미사용의 메모리 카드가 장착되어 있는 1번째의 카드 슬롯을 선택하고, 데이터를 기입 슬롯으로서 지정한다. 그리고, 스텝 8 로 이동한다. 또 상기 스텝 8 에서는 파일의 헤더 영역에 명칭과 오프셋 (offset) 및 총 카드 수를 기록한다. 이에 따라서 데이터를 기입한 메모리 카드를 특정할 수 있다.
다음의 스텝 9 에서는 데이터를 기입하는 메인 메모리(53) 상의 포인터를 다음의 기입 선두에 변경한다. 다음의 스텝 10 에서는 오프셋(offset)을 인클리멘트한다. 그리고, 다음의 스텝 11 에서는 모든 기입이 종료했는지 아닌지의 판정을 행한다. 이 스텝 11에 있는 판정 결과가 「NO」 즉, 기입해야할 데이타가 있는 경우에는 상기 스텝 3 으로 되돌아와 테이터의 기입 억제를 계속한다. 또, 판정결과가 「YES」 즉, 기입해야할 데이터가 없는 경부에는 데이터의 기입 제어를 종료한다.
또한, 상기 장치 본체측의 CPU(51) 는 상기 카드 커넥터(95A) 또는 카드 커넥터(95B)에 접속되는 복수의 메모리 카드로부터의 데이터 판독 제어를 예를 들면 제 11 도의 플로챠트에 도시한 순서로 행한다. 즉, 복수의 메모리 카드에 다다른 데이터를 판독할 경우에는 우선 스텝 S21 에 있어서 메모리 카드의 순번을 나타내는 오프셋(offset)을 0 으로 설정하고 다음의 스텝 S22 에서 로드하는 데이터의 크기, 즉 데이터량에서 필요로 하는 메모리 카드의 총수를 산출한다.
그리고, 다음의 스텝 S23에서는 상기 카드 커넥터(25A)에 할당된 0번째의 카드 슬롯에 로드해야할 파일의 데이터가 기입 되어 있는 목적의 메모리 카드가 장착되어 있는지 아닌지의 판정을 행한다. 이 스텝 S23에 있는 판정 결과가 「NO」 즉, 0번째의 카드 슬롯에 목적의 메모리 카드가 장착되어 있지 않는 경우에는 스텝 24로 이동하고 또, 판정 결과가 「YES」 즉 0번째의 카드 슬롯에 목적의 메모리 카드가 장착되어 있는 경우에는 스텝 16 으로 이동한다.
상기 스텝 S24 에서는 상기 카드 커넥터(95B)에 할당된 1번째의 카드 슬롯에 로드해야할 파일의 데이터가 기입되어 있는 목적의 메모리 카드가 장착되어 있는지 아닌지의 판정을 행한다. 이 스텝 S24에 있는 판정 결과가 「NO」 즉, 1번째의 카드 슬롯에 목적의 메모리 카드가 장착되어 있자 않은 경우에는 스텝 S25 로 이동하고, 또 판정 결과가 「YES」, 즉 1번째의 카드 슬롯에 목적의 메모리 카드가 장착되어 있는 경우에는 스텝 S27 로 이동한다.
또, 상기 스텝 S23 및 스텝 S24 에 있는 판정 처리는 파일의 헤더 영역에 기록되어 있는 오프셋의 일치를 검출하는 것에 따라 행한다. 그리고, 상기 스텝 S25에서는 0번째 또는 1번째의 카드 슬롯에 목적의 메모리 카드를 장착해야할 취지를 사용자에게 알리는 「메세지 오프셋번째의 메모리 카드를 넣어주세요」를 표시하고 상기 스텝 S23 으로 되돌아온다.
또 상기 스텝 6 에서는 목적의 메모리 카드가 장착 되어 있는 0번째의 카드 슬롯을 선택하고, 데이터를 판독하는 슬롯으로써 지정한다. 그리고, 스텝 S28 로 이동한다. 더욱이, 상기 스텝 S27 에서는 목적의 메모리 카드가 장착되어 있는 1번째의 카드 슬롯을 선택하고 데이터를 판독하는 슬롯 으로써 지정한다. 그리고 스텝 S28 로 이동한다.
그리고, 상기 스텝 S28 에서는 데이터를 판독하고, 메인 메모리(53)상의 포인터를 단음의 판독 선두로 변경한다. 다음의 스텝 S29 에서는 오프셋을 인클리멘트한다. 그리고 다음의 스텝 S30 에서는 모든 판독이 종료했는지 아닌지의 판정을 한다. 이 스텝 S30 에 있는 판정 결과가 「NO」 즉, 판독해야 할 데이터가 있는 경우에는 상기 스텝 S23 으로 되돌아오고 데이터의 판독 제어를 계속한다. 또, 판정 결과가 「YES」 즉, 기입해야 할 데이터가 없는 경우에는 데이터의 판독 제어를 종료한다.
이와 같이, 이 실시예의 비디오 게임 장치에서는 외부 2차 기억 장치로써 메모리 카드가 접속되는 복수의 카드 슬롯을 메인베이스(100)에 접속된 통신 제어부(91)를 거쳐서 호스트 CPU(51) 에 의해 독립으로 관리하고, 복수의 메모리 카드에 다다른 데이터의 기입 및/또는 판독을 제어하기 때문에 복수의 소용량 메모리 카드를 대용량의 외부 2차 기억 장치로써 사용할 수 있고, 복수의 메모리 카드에 다다른 데이터량이 많은 게임 소프트등을 백업할 수 있다.
또, 상기 메모리 카드(94A, 94B)는 랜덤 엑세스 기능하고 또 백업 전원을 필요로 하지 않는 플래시 메모리에서 이루어지므로 데이터를 반영구적으로 보존할 수 있다. 또 이 비디오 게임 장치는 베이스(100)에 접속된 병렬 입출력(I/O) (101)과 직렬 입출력(I/O)(102)을 구비하고 있다. 그러고, 병렬 I/O (101)을 거쳐서 주변기기와의 접속을 행할 수 있도록 되어 있고, 또 직렬 I/O (102)을 거쳐서 다른 비디오 게임 장치와의 통신을 행할 수 있도록 되어 있다.
또, 본원의 관련출원으로써, 일본출원번호 05-190764 (출원일 : 1993. 07. 02), 05-258625 (출원일 : 1993. 10. 15), 05-115573 (출원일 : 1994. 05. 27)가 동출원인에 의해 제안되고 있다.(Each by the assignee reference) (이들 3건의 일본출원 대응 미국특허는 현재 진행중이다).

Claims (10)

  1. 영상 신호 재생 장치에 있어서,
    비디오 기록 매체의 재생 장치와,
    상기 재생 장치를 제어하는 제 1 의 중앙 처리 장치와,
    상기 재생 장치를 조작하는 조작 장치와,
    상기 조작 장치에 배치된 제 2 의 중앙 처리 장치와,
    소정의 통신 순서에 따라 직렬 데이터를 상기 게임기 본체 및 상기 조작 장치간에 쌍방향으로 통신함과 동시에, 상기 게임기 본체와 상기 조작 장치를 접속하는 직렬 인터페이스와,
    상기 조작 장치에 각각 대응하는 상기 직렬 인터페이스에, 상기 통신 순서에 따라 상기 영상 신호 재생 장치가 상기 소정의 데이터를 상기 기록 장치에 기입 및 판독하도록 접속된 중앙 처리 장치 및 메모리를 갖는 기록 장치를 포함하는 영상 신호 재생 장치.
  2. 제 1 항에 있어서,
    상기 영상 신호 재생 처리에 상기 조작 장치를 복수 접속 가능하게 하고, 상기 통신 순서에 따라 상기 영상 신호 재생 장치로부터 상기 조작 장치를 별도로 제어하도록 한 영상 신호 재생 장치.
  3. 제 2 항에 있어서,
    상기 통신 순서는, 상기 복수의 조작 장치 및 상기 복수의 조작 장치에 대응하는 상기 복수의 기록 장치마다에 계통화하여 계통 선택 신호를 할당함과 동시에, 상기 조작 장치 및 상기 기록 장치에 각각 인식 코드를 할당하고, 상기 영상 신호 재생 장치에서 보내온 상기 계통 선택 신호에 의해 선택된 상기 계통의 상기 조작 장치 및 상기 기록 장치중, 상기 인식 코드에 대응하는 상기 조작 장치 또는 상기 기록 장치만 상기 영상 신호 재생 장치와 통신하도록 한 영상 신호 재생 장치.
  4. 제 3 항에 있어서,
    상기 통신 순서는 상기 영상 신호 재생 장치와 접속되는 상기 조작 장치 및 상기 기록 장치의 통신 데이터 길이를 가변 길이로 하도록 한 영상 신호 재생 장치.
  5. 제 4 항에 있어서,
    상기 통신 순서는 화면의 재기록 타이밍마다 상기 영상 신호 재생 장치와 통신하는 상기 복수의 조작 장치 또는 상기 복수의 기록 장치를 선택하고, 상기 복수의 조작 장치로부터의 데이터 수신을 중단없이 직렬 통신하도록 한 영상 신호 재생 장치.
  6. 게임 데이터 등을 외부 2차 기억 장치에 의해 2차 기억하는 기능을 갖는 비디오 게임 장치에 있어서,
    장치 본체의 중앙 연산 처리 장치가 접속된 메인 베이스에 접속된 통신 제어부와,
    상기 통신 제어부를 거쳐서 메인 베이스에 접속되어 외부 2차 기억 장치가 부착이 자유롭게 접속되는 복수의 슬롯과,
    상기 중앙 연산 처리 장치는, 상기 통신 제어부를 거쳐서 각 슬롯을 독립적으로 관리하고, 복수의 외부 2차 기억 장치에 걸친 데이터의 기입 및/또는 판독을 제어하는 제어 수단을 갖는 비디오 게임 장치.
  7. 제 6 항에 있어서,
    상기 중앙 연산 처리 장치는 상기 슬롯에 외부 2차 기억 장치가 접속되어 있는지 아닌지를 판정하는 접속 판정 기능을 갖는 비디오 게임 장치.
  8. 제 7 항에 있어서,
    외부 2차 기억 장치로서 플래시 메모리를 내장한 메모리 카드가 상기 슬롯에 접속되는 비디오 게임 장치.
  9. 비디오 기록매체의 재생기능을 가지며, 중앙 처리 장치가 배치된 영상 신호 재생 장치에 접속된 조작 장치의 조작에 의해 게임이 진행되고, 상기 영상 신호 재생 장치와 상기 조작 장치를 직렬 인터페이스에서 접속하고, 소정의 통신 순서에따라 직렬 데이터를 상기 영상 신호 재생 장치 및 상기 조작 장치간에서 쌍방향으로 통신함과 동시에, 상기 조작 장치에 각각 대응하는 상기 직렬 인터페이스에, 중앙 처리 장치 및 메모리를 갖는 기억 장치를 접속하고, 상기 통신 순서에 따라 상기 영상 신호 재생 장치가 소정의 데이터를 상기 기억 장치에 기입 및 또는 판독하도록 한 비디오 게임기에서의 데이터의 기입 방법에 있어서,
    복수의 기억 장치에 걸친 데이터를 기입하는 경우에, 기억 장치의 순번을 나타내는 오프셋을 설정하는 단계와,
    세이브하는 데이터의 크기, 즉 데이터량에서 필요로 하는 기억 장치의 총수를 산출하는 단계와,
    상기 카드 커넥터(95A)에 할당한 0번째의 카드 슬롯에 미사용, 즉 전(全) 메모리 블록이 비어 있는 기억 장치가 장착되어 있는지 아닌지의 판정을 행하는 단계와,
    파일의 헤더 영역에 명칭과 오프셋(offset) 및 총 카드수를 기록하는 단계와,
    데이터를 기입하는 메인 메모리(53)상의 포인터를 다음의 기입 선두로 변경하는 단계와,
    오프셋을 인클리멘트하는 단계와,
    모든 기입이 종료됐는지 아닌지의 판정을 행하는 단계를 포함하는 데이터 기입 방법.
  10. 제 9 항에 있어서,
    카드 슬롯에 미사용의 기억 장치가 장착되어 있지 않은 경우에는, 상기 카드 커넥터에 할당한 1번째의 카드 슬롯에 미사용, 즉 전 메모리 블록이 비어 있는 기억 장치가 장착되어 있는지 아닌지의 판정을 행하는 단계와,
    카드 슬롯에 미사용의 기억 장치를 장착해야 할 취지를 사용자에게 알리는 메세지를 표시하는 단계를 포함하는 데이터 기입 방법.
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