KR100319416B1 - Dll회로및그것을내장한메모리디바이스 - Google Patents

Abstract

본 발명은 단시간에 보다 정확한 타이밍으로 로크인할 수 있는 비루프형 DLL 회로와 그것을 내장하는 메모리 디바이스를 제공하는 것을 목적으로 한다.

본 발명의 DLL 회로는 기준 클록의 주기를 측정하는 클록 주기 측정부와 지연 제어 신호에 의해 지연 시간이 제어되는 가변 지연 회로를 구비한다. 상기의 클록 주기 측정부는 기준 클록 주기의 측정을 복수회 행하고, 복수의 측정 결과가 일치하는 경우에, 그 일치한 측정 결과에 기초하여 지연 제어 신호를 생성한다. 가변 지연 회로는 기준 클록 또는 기준 클록으로부터 소정의 위상 지연된 동일 주기의 내부 클록(제1 클록)을 공급받고, 상기 지연 제어 신호에 따라서 그 지연 시간이 제어되며, 출력 단자에 상기 기준 클록과 소정의 위상 관계로 동기하는 출력 클록(제2 클록)을 생성한다. 상기 발명의 DLL 회로는 단 1회의 기준 클록 주기의 측정에 따라서 지연 제어 신호를 생성하는 것이 아니라, 복수회의 기준 클록 주기의 측정을 행하고, 측정 결과가 일치했을 때의 측정 주기에 따라서 지연 제어 신호를 생성한다. 따라서, 본 발명의 DLL 회로는 단시간에 오차가 적은 지연 제어 신호의 생성을 가능하게 한다.

Description

ＤＬＬ 회로 및 그것을 내장한 메모리 디바이스{A DLL CIRCUIT AND A MEMORY DEVICE BUILDING THE SAME IN}

본 발명은 기준 클록과 소정의 위상 관계로 동기된 출력 클록을 발생시키는 지연 로크 루프(DLL) 회로에 관한 것으로써, 특히 잡음 등이 발생함에 따라 기준 클록에 변동이 생겨도 단시간에 정확한 출력 클록을 발생할 수 있는 DLL 회로 및 그 회로를 내장하는 메모리 디바이스에 관한 것이다.

예컨대, 외부의 기준 클록에 동기시키는 내부 클록을 발생하는 셀프 타이밍 제어 회로(STC 회로)에는 PLL 회로 및 DLL 회로가 있다. 이 DLL 회로는 통상 외부로부터 제공되는 기준 클록과 소정의 위상 관계로 동기하는 출력 클록을 발생하는 회로로서 알려져 있다.

근래의 고속 DRAM인 동기 DRAM(SDRAM) 등에는 이러한 DLL 회로가 내부에 설치되고, 메모리 제어기 측에서 제공되는 기준 클록에 대하여 소정의 위상 관계, 예컨대 동위상 또는 소정 각도의 위상 편차로서 동기하는 내부 클록이 발생된다. 이러한 내부 클록을 이용하여 출력을 판독하는 타이밍을 제어함으로써, 메모리 제어기 측이 제공하는 기준 클록에 독출 출력의 타이밍이 제어되어 SDRAM의 고속 동작을 가능하게 한다.

이러한 DLL 회로에는 기준 클록을 지연시켜 지연 클록을 발생하는 가변 지연 회로와, 기준 클록과 지연 클록사이의 위상차를 검출하는 위상 비교 회로와, 그 위상차가 없어지도록 지연 제어 신호를 발생하는 지연 제어 회로를 구비한 루프형 DLL 회로가 있다.

이러한 회로는 기준 클록과 지연 클록의 위상이 일치하는 로크 상태를 유지하도록 제어되기 때문에, 노이즈의 발생에 의해 기준 클록에 다소의 변동이 발생하여도, 소정의 장기간에 제공되는 기준 클록에 위상 동기한 클록을 발생할 수 있다. 단, 기준 클록이 제공될 때마다 위상이 일치하는지 여부의 판정을 행하면서 지연 제어 신호를 발생하기 때문에 로크 상태에 이르기까지 오랜 시간이 걸린다.

한편, 다른 DLL 회로에는 기준 클록을 지연시키는 목적의 출력 클록을 발생하는 가변 지연 회로를 가지며 기준 클록의 주기를 검출하여 그 주기의 길이에 알맞은 지연 제어 신호를 발생하는 클록 주기 측정부를 구비한 비루프형 DLL 회로가 있다. 이러한 회로는 상기 루프형 DLL 회로와 같이 로크 상태가 될 때까지 오랜 시간을 필요로 하지 않는다.

그러나, 비루프형 DLL 회로는 제공되는 기준 클록 주기의 길이를 실제로 측정하기 때문에, 그 주기를 측정할 때 발생한 노이즈의 영향으로 기준 클록이 변동되고, 통상의 주기와 다른 주기가 검출되면, 잘못된 주기에 따라 지연 제어 신호가 발생된다. 통상, 이러한 DLL 회로에서의 주기 측정 동작은 소비 전력을 억제할 목적으로 복수의 기준 클록 기간마다 행해진다. 따라서, 잘못된 주기에 따라 지연 제어 신호가 발생되면 그 후부터 다음 주기 측정시까지는 잘못된 타이밍의 출력 클록이 발생되게 된다.

그래서, 본 발명의 목적은 기준 클록 주기의 길이를 측정하고 정확한 주기의 측정에 따라 지연 제어 신호를 발생할 수 있는 DLL 회로를 제공하는데 있다.

본 발명의 다른 목적은 단시간에 로크 상태의 지연 제어 신호를 발생하고, 오차가 적은 출력 클록을 발생할 수 있는 DLL 회로를 제공하는데 있다.

본 발명의 또 다른 목적은 상기 DLL 회로를 내장하는 메모리 디바이스를 제공하는데 있다.

도 1은 본 발명의 DLL 회로의 전체 구성도.

도 2의 (a)~(d)는 DLL 회로의 기준 클록(CLK)과 생성되는 클록(CLK1)과의 관계를 도시하는 타이밍도.

도 3은 DLL 회로내의 클록 주기 측정부 및 가변 지연 포인터를 도시하는 개략 회로도.

도 4는 도 3에 도시된 클록 주기 측정부(12)를 이용한 DLL 회로 전체의 동작 흐름도.

도 5는 도 3에 도시된 클록 주기 측정부의 상세 회로도.

도 6은 도 5에 도시된 회로에서 2회 째의 측정 결과가 1회 째의 측정 결과와 일치한 경우의 타이밍도.

도 7은 도 5에 도시된 회로에서 2회 째까지의 측정 결과가 일치하지 않은 경우 3(=L)회 째 측정시의 타이밍도.

도 8은 별도의 실시의 형태예의 클록 주기 측정부와 가변 지연 포인터(13)의 상세 회로도.

도 9는 도 8 회로의 경우의 DLL 회로 전체의 동작 흐름도.

도 10은 3회의 측정으로 측정 결과가 일치하지 않은 경우 3회 째 측정시의 동작 타이밍도.

도 11은 도 1에 도시된 가변 지연 회로(14)의 구체적인 회로도.

〈도면의 주요 부분에 대한 부호의 설명〉

1: 입력 버퍼

2: 출력 버퍼

3: 메모리 셀 어레이

10: DLL 회로

11: DLL 제어 회로

12: 클록 주기 측정부

13: 가변 지연 포인터부

14: 가변 지연 회로

15: 지연 제어 신호

상기 목적을 달성하기 위해서, 본 발명의 DLL 회로는 기준 클록의 주기를 측정하는 클록 주기 측정부 및 지연 제어 신호에 의해 지연 시간이 제어되는 가변 지연 회로를 구비한다. 상기 클록 주기 측정부는 기준 클록 주기의 측정을 복수의 횟수 행하고, 복수의 측정 결과가 일치하는 경우에 그 일치한 측정 결과에 따라 지연 제어 신호를 발생한다. 상기 가변 지연 회로는 기준 클록 또는 기준 클록으로부터 소정의 위상 지연된 동일 주기의 내부 클록(제1 클록)이 제공되고, 상기 지연 제어 신호에 따라 그 지연 시간이 제어됨으로써 출력 단자에 상기 기준 클록과 소정의 위상 관계로 동기하는 출력 클록(제2 클록)을 발생한다.

상기 발명의 DLL 회로는 단 1회의 기준 클록 주기의 측정에 따라서 지연 제어 신호를 발생하는 것이 아니라, 복수회의 기준 클록 주기의 측정을 행하고 측정 결과가 일치했을 때 측정 주기에 따라서 지연 제어 신호를 발생한다. 따라서, 본 발명의 DLL 회로는 단시간에 오차가 적은 지연 제어 신호의 발생을 가능하게 한다.

상기 클록 주기 측정부는 상기 제1 클록의 개시 타이밍과 동기한 개시 펄스가 제공되는 측정용 지연 회로부와, 상기 제1 클록의 종료 타이밍과 동기시킨 앤드 펄스에 응답하여 측정용 지연 회로부의 지연 상태를 래치하는 지연 상태 래치부와, 상기 지연 상태 래치부가 래치한 지연 측정 결과를 유지하는 지연 측정 결과 래치부와, 지연 측정 결과 래치부가 기억하는 지연 측정 결과와 현재 측정한 지연 측정 결과를 비교하여 일치하는지 여부를 판정하는 일치 판정부를 구비한다. 그리고, 상기 일치 판정부에서 일치한 것으로 판정된 지연 측정 결과에 따라서 지연 제어 신호가 가변 지연 포인터에 래치된다.

또, 별도의 발명에 의한 DLL 회로는 상기 DLL 회로와 동일하게 기준 클록 주기의 측정을 복수의 횟수 행하고, 측정 결과가 일치하는 경우에는 주기에 따라서 지연 제어 신호를 발생하는 동시에, 소정 횟수의 측정을 행하여도 측정 결과가 일치하지 않는 경우에는 최후에 측정한 주기에 따라서 지연 제어 신호를 발생한다. 이 지연 제어 신호에 응답하여 기준 클록과 소정의 위상 관계를 갖는 출력 클록이 가변 지연 회로에 의해 발생된다.

이러한 발명에 의해 지연 제어 신호를 발생하는 시간을 단시간으로 제한할 수 있는 동시에 그 제한된 단시간 동안에 보다 정확한 지연 제어 신호를 발생시킬 수 있다.

또, 별도의 발명에 의한 DLL 회로는 상기 DLL 회로와 동일하게 기준 클록 주기의 측정을 복수의 횟수 행하고, 측정 결과가 일치하는 경우의 주기에 따라서 지연 제어 신호를 발생하는 동시에, 소정 횟수의 측정을 행하여도 측정 결과가 일치하지 않는 경우에는 측정 결과의 중앙치의 주기에 따라서 지연 제어 신호를 발생한다. 이 지연 제어 신호에 응답하여 기준 클록과 소정의 위상 관계를 갖는 출력 클록이 가변 지연 회로에 의해 발생된다.

이러한 발명에 의해, 지연 제어 신호를 발생하는 시간을 단시간으로 제한할 수 있는 동시에 그 제한된 단시간 동안에 보다 정확한 지연 제어 신호를 발생할 수 있다.

이하, 본 발명의 실시 형태에 대해서 도면을 참조하여 설명하지만, 본 발명의 기술적 범위가 그 실시 형태에 한정되는 것은 아니다.

도 1은 본 발명의 DLL 회로의 전체 구성도이다. 도 1의 예에서는 DLL회로(10)는 메모리 셀 어레이(3), 센스 증폭기(4), 컬럼 디코더(5) 및 로우 디코더(6)를 갖는 메모리 디바이스내에 내장되어 있다. DLL 회로(10)는 출력 버퍼(2)의 독출 데이터를 출력하는 출력 타이밍을 제어하는 출력 클록(CLK1)을 발생한다. 기준 클록(CLK)은 입력 버퍼(1)에 제공되고, 입력 버퍼(1)의 지연 시간(D1)만큼 지연된 내부 클록(CLK0)이 DLL 회로(10)에 제공된다.

상기 DLL 회로(10)는 내부 클록(CLK0)이 제공되어 제어 펄스(11A)를 발생하는 DLL 제어 회로(11)와, 그 DLL 제어 회로(11)가 발생하는 제어 펄스(11A)에 응답하여 기준 클록(CLK)의 주기를 측정하는 클록 주기 측정부(12)와, 클록 주기 측정부(12)에 의해 측정된 주기에 따라서 발생되는 지연 제어 신호(15)를 래치하는 가변 지연 포인터(13)와, 그 지연 제어 신호(15)에 따라 지연 시간이 제어되는 가변 지연 회로(14)를 갖는다. 상기 가변 지연 회로(14)는 내부 클록(CLK0)이 제공되고, 지연 제어 신호(15)에 따라 내부 클록(CLK0)을 지연시키며, 기준 클록과 소정의 위상 관계를 갖는 출력 클록(CLK1)을 출력한다. 출력 클록(CLK1)은 출력 버퍼(1)에 제공되고, 독출 데이터(DATA)의 출력(DQ)의 출력 타이밍을 제어한다.

도 2의 (a)~(d)는 DLL 회로의 기준 클록(CLK)과 발생 클록(CLK1)과의 관계를 도시하는 타이밍도이다. 기준 클록(CLK)은 시각 t1, t2, t3에서 각각 상승하여 그 주기를 개시한다. 메모리 디바이스의 출력 단자(DQ)는 독출 데이터(DATA)를 기준 클록(CLK)의 상승 에지의 타이밍(t1, t2, t3)으로 위상 동기하여 출력한다. 그 때문에, DLL 회로(10)내의 가변 지연 회로(14)는 기준 클록(CLK)의 1주기 시간으로부터 입력 버퍼(1)의 지연 시간(D1) 및 출력 버퍼(2)의 지연 시간(D2)을 제외한 지연시간(D14)을 발생한다. 그 결과, 도 2의 (a)~(d)에 도시되는 바와 같이, 입력 버퍼(1)는 기준 클록(CLK)으로부터 시간(D1)만큼 지연한 내부 클록(CLK0)을 발생한다. 또한, 내부 클록(CLK0)이 제공된 가변 지연 회로(14)는 내부 클록(CLK0)에 대하여 지연 시간(D14)후에 상승하는 출력 클록(CLK1)을 발생한다. 그리고, 출력 클록(CLK1)에 응답하여 출력 버퍼(2)는 지연 시간(D2) 후에 독출 데이터(DATA)를 출력 단자(DQ)에 출력한다.

도 2의 (a)~(d)에 도시된 타이밍도로부터 알 수 있는 바와 같이, DLL 회로(10)는 기준 클록(CLK)과 같은 주기를 갖는 내부 클록(CLK0)의 주기를 측정하고, 그 측정한 주기로부터 입력 버퍼(1)의 지연 시간(D1) 및 출력 버퍼(2)의 지연 시간 (D2)을 제외한 지연 시간(D14)을 발생할 수 있는 지연 제어 신호(15)를 발생한다. 그 결과, 메모리 디바이스의 출력 버퍼(2)는 기준 클록(CLK)과 완전히 위상 동기한 타이밍으로 출력(DQ)할 수 있다.

DLL 회로(10)에 의해 측정되는 기준 클록의 주기는 1 주기분에 한정되지 않고, 예컨대 복수 주기분을 측정하여 복수 주기만큼 지연시킨 출력(DQ)의 타이밍을 제어할 수도 있다. 또한, 입력 버퍼(1)의 출력을 기준 클록(CLK)에 소정 각도 지연시키는 회로를 추가함으로써 출력(DQ)을 기준 클록(CLK)과 소정의 위상차로 동기하여 출력시킬 수도 있다.

도 3은 DLL 회로(10)내의 클록 주기 측정부(12)와 가변 지연 포인터(13)를 도시하는 개략 회로도이다. 도 3의 하부에 가변 지연 포인터(13)가 설치되고, 그 이외에는 클록 주기 측정부(12)를 구성한다. 클록 주기 측정부(12)에는 도 1에 도시된 바와 같이, DLL 제어 회로(11)로부터의 제어 펄스(11A)로서 개시 펄스 START, 정지 펄스 STOP 및 게이트 펄스 GATE가 제공된다.

또한, 클록 주기 측정부(12)에는 기준 클록(CLK) 또는 내부 클록(CLK0)의 상승 에지와 위상이 일치하는 개시 펄스 START가 제공되는 측정용 지연 회로(121)와, 개시 펄스 START의 1 주기후의 상승 에지에서 상승하는 정지 펄스 STOP에 응답하여 개방하는 게이트부(122)와, 측정용 지연 회로(121)에서의 지연 상태를 일시적으로 래치하는 지연 상태 래치부(123)와, 그 래치된 지연 측정 결과를 래치하는 지연 측정 결과 래치부(126)와, 이미 측정한 지연 측정 결과와 현재 측정한 결과가 일치하는지 여부를 판정하는 일치 판정 회로(127)를 갖는다. 스위치(125)는 제어 펄스(A1 및 B1)에 각각 응답하여 지연 상태 래치부(123)의 래치 정보를 일치 판정 회로(127)에 제공하고, 또 지연 측정 결과 래치부(126)에 제공한다.

또, 클록 주기 측정부(12)는 일치 판정 회로(127)에 의해 측정 결과의 일치가 판정되었을 때에 발생되는 게이트 펄스 (GATE)에 응답하여 개방하는 게이트부(128)를 가지며, 측정 결과가 일치할 때 지연 제어 신호가 게이트부(128)를 경유하여 가변 지연 포인터(13)내에 래치된다. 노드(N115∼N1m5)의 신호가 지연 제어 신호(15)에 대응한다.

측정용 지연 회로(121)는 기본 지연 회로(20)와 NAND 게이트(21, 23, 25, 29) 및 인버터(22,24,26,30)로 이루어지는 가변 지연 회로로 구성된다. 내부 클록 (CLK0)의 상승 타이밍에 동기한 짧은 펄스 폭의 개시 펄스(START)를 기본 지연 회로(20)와 가변 지연 회로에 전달하여 노드(N110, N120, N130)를 순서대로 H 레벨로한다. 그리고, 내부 클록(CLK0)의 다음 상승 타이밍에 동기한 짧은 펄스 폭의 정지 펄스 STOP에 응답하여 게이트(122)가 폐쇄된다. 게이트부(122)는 P채널 트랜지스터(31,33,35,39) 및 N채널 트랜지스터(32,34,36,40)로 이루어지는 CMOS 전송 게이트로 구성된다. 따라서, 정지 펄스 STOP에 응답하여 내부 클록 (CLK0)의 주기에 따른 위치의 노드(N110, 120, 130…)중 어느 하나의 H 레벨과 그 이외의 L 레벨이 지연 상태 래치부(123)에 래치된다. 지연 상태 래치부(123)는 인버터(41∼50)로 이루어지는 래치 회로와 인버터(51∼59) 및 NOR 게이트(52∼60)를 가지며, H 레벨을 래치한 가장 우측의 노드에 대응하는 NOR 게이트의 출력(N111, N121, N131∼N1m1)을 H 레벨로 한다.

예컨대, 상기 기본 지연 회로(20)의 지연 시간은 출력 버퍼(2)의 지연 시간 (D2)에 상당하도록 형성된다. 그것에 의해, 게이트(21∼30)에서의 지연 시간은 가변 지연 회로(14)의 지연 시간(D14)에 대응하게 된다.

스위치(125)는 최초로 노드(N111∼N1m1)의 신호를 일치 판정 회로(127)의 NOR 게이트(127-1∼127-m)에 제공하고, 현재 측정한 결과와 이미 측정하여 래치부(126)에 기억된 결과가 일치하는지 여부를 판정한다. 또한, 일치하지 않는 경우에 스위치(125)는 노드(N111∼N1m1)의 신호를 래치부(126)에 제공한다. 즉, 내부 클록 (CLK0) 주기의 길이에 따라서 노드(N111∼N1m1)중 어느 하나가 H 레벨이 되고, 그 신호가 계속해서 지연 측정 결과 래치부(126)에 제공된다. 그리고, 그 후에 다시 같은 노드(N111∼N1m1)가 H 레벨로 되면 그 노드에 대응하는 일치 판정 회로(127)의 NOR 게이트가 노드(N115∼N1m5) 중 어느 하나를 H 레벨로 한다.

일치 판정 회로(127)가 일치를 판정하면, 도시하지 않은 일치 검출 신호가 발생되고, 그 신호에 응답하여 DLL 제어 회로(11)로부터 게이트 펄스(GATE)가 출력되며, 게이트부(128)의 CMOS 트랜스퍼 게이트(61∼70)가 개방된다. 그 결과, 노드 (N115∼N1m5)에 출력된 지연 제어 신호(15)가 가변 지연 포인터(13)에 래치된다. 가변 지연 포인터(13)는 인버터(81∼90)로 이루어지는 래치 회로 및 인버터(91∼99)를 갖는다. 측정 결과가 일치한 노드에 대응하는 노드(N115∼N1m5) 중 어느 하나가 H 레벨이 되고, 그 이외는 모두 L 레벨이 된다. 이 지연 제어 신호(15)는 노드(N116∼N1m6)로부터 가변 지연 회로(14)에 제공된다. 가변 지연 회로(14)에 대해서는 후술한다.

도 4는 도 3에 도시한 클록 주기 측정부(12)를 이용한 DLL 회로의 전체 동작의 흐름도이다. 상기한 바와 같이, DLL 제어 회로(11)가 내부 클록(CLK0)의 상승에 동기한 개시 펄스(START) 및 다음 내부 클록(CLK0)의 상승에 동기한 정지 펄스 (STOP)를 클록 주기 측정부(12)에 제공하고, 클록 주기 측정부(12)는 그 주기를 측정한다(S1). 이 예에서는 L회 측정하여 일치하는 측정 지연 결과를 얻을 수 없는 경우에는 강제적으로 최후의 L회 째의 측정 결과를 적용한다. 따라서, 최초의 측정에서는 L회 째에 도달하지 않기 때문에(S2), 펄스(A1)에 응답하여 일치 판정 회로(127)가 이전에 측정한 결과와 일치하는지 여부를 판정한다(S3). 일치하지 않으면, 펄스(B1)에 응답하여 지연 측정 결과 래치부(126)에 측정 결과를 래치한다(S4). 그리고, 다시 클록 주기의 측정을 행한다(S1).

L회의 주기를 측정하는 동안에 이전의 측정 결과와 현재의 측정 결과가 일치하면(S3), 도시하지 않은 게이트 펄스(GATE)(F1)에 응답하여 일치한 측정 결과가 가변 지연 포인터(13)에 래치된다(S5). 이 측정 결과는 상술한 바와 같이, 그대로 지연 제어 신호(15)가 된다. 그리고, 도시하지 않은 펄스(C1)에 의해 지연 측정 결과 래치부(123)의 래치 상태가 클리어된다(S6). 그리고, 소정수의 클록(CLK) 기간동안 대기한다(S7). 그 동안, 가변 지연 포인터(13)에 래치된 지연 제어 신호(15)에 따라서 가변 지연 회로(14)의 지연 시간이 제어된다.

또한, L회의 주기의 측정을 행하여도, 이전의 측정 결과와 일치하지 않는 경우(S2), 최후의 L회 째의 지연 측정 결과가 가변 지연 포인터(13)에 강제적으로 래치된다(S8). 이 강제적인 래치는 후술하는 바와 같이, 동시 발생되는 펄스(A1, B1)에 의해 노드(N111∼N1m1)의 신호를 래치부(126)와 일치 판정 회로(127)에 동시에 제공함으로써 행할 수 있다.

상기한 바와 같이, 도 3에 도시된 클록 주기 측정부(12)를 이용한 DLL 회로에서는 복수회의 클록 주기를 측정하고, 그 측정 결과가 적어도 2회 같은 결과가 되면 그 측정 결과에 따르는 지연 제어 신호를 발생한다. 그리고, 그 지연 제어 신호에 의해 제어된 가변 지연 회로(14)의 지연 시간에 의해 출력 클록(CLK1)이 발생된다. 따라서, DLL 회로는 기간이 짧아도 정밀도가 높은 클록의 주기 측정 결과에 의해 지연 제어 신호를 발생할 수 있다. 그리고, L로 한정된 횟수의 측정에 의해서도 일치하는 결과가 얻어지지 않는 경우에는 최종회의 측정 결과를 이용하여 지연 제어 신호를 발생한다.

도 5는 도 3의 클록 주기 측정부의 상세 회로를 도시하는 도면이다. 도 3에도 도시된 것과 동일한 부분에는 같은 인용 번호를 붙였다. 도 5에는 스위치부(125)와 지연 측정 결과 래치부(126)의 상세한 회로도가 추가로 도시된다. 또한, 도 5에는 게이트 펄스(GATE)가 펄스(F1)로 표시되고, 그 펄스 (F1)의 발생이 일치 판정 신호(E0)에 의해 발생되는 것도 표시된다.

스위치부(125)는 펄스(A1)로 개폐가 제어되는 AND 게이트(101,103,105,109)와, 펄스 B1로 제어되는 P채널 트랜지스터(102,104,106,110)로 구성된다. 또한, 지연 측정 결과 래치부(126)는 인버터(131∼140)로 이루어지는 래치 회로와, 각각의 래치 회로의 노드(N112∼N1m2)를 반전하는 인버터(141,143,145,149)와, 그 인버터로 제어되는 P형의 트랜지스터(142,144,146,150)를 갖는다. 노드(N111∼N1m1)의 H 레벨이 지연 측정 래치부(126)의 래치 회로에 유지되면, 트랜지스터(142,144,145, 150)내의 대응하는 트랜지스터가 도통되지 않고, 그 후의 지연 측정 결과는 래치 회로에 입력되지 않는다. 펄스(C1)로 제어되는 N형의 트랜지스터(151∼159)는 래치 상태를 클리어하는 회로이다.

일치 판정부(127)에는 일치 판정용 NOR 게이트(127-1∼127-m)에 추가되어 노드(N115∼N1m5)로 제어되는 N형 트랜지스터(71∼79)와, 저항(160)과, 인버터(161, 162)를 갖는다. 이들 회로는 일치 판정이 행해지면 트랜지스터(71∼79)중 어느 하나를 도통하여 노드(E0)를 접지 레벨로 낮추고, 일치 판정 신호(E1)를 발생한다. 일치 판정 신호(E1)은 DLL 제어 회로(11)에도 제공된다.

도 6은 도 5에 도시된 회로에 있어서, 2회 째의 측정 결과가 1회 째의 측정 결과와 일치한 경우의 타이밍도이다. 먼저 클록 주기의 측정이 행해지기 전의 상태에서는 정지 펄스(STOP)가 L 레벨에 있기 때문에, 게이트부(122)의 전송 게이트는 모두 도통 상태에 있다. 그리고, 제어 펄스(A0, B0)는 각각 H 레벨, L 레벨에 있고, 펄스(A1)가 L 레벨에서 NAND 게이트(101,103,105,109)는 각각 폐쇄한 상태에 있다. 또한, 펄스(B1)는 H 레벨에 있고, P형 트랜지스터(102,104,106,110)는 비도통 상태에 있다. 또, 지연 측정 결과 래치부(126)의 래치 회로의 노드(N112∼N1m2)는 모두 H 레벨로 리셋되고, 노드(N114∼N1m4)는 모두 L 레벨에 있으며 P형 트랜지스터(142, 144, 146, 150)는 모두 도통 상태에 있다.

그래서, 도 6의 타이밍(t10)에서 클록(CLK)의 상승 타이밍에 동기하여 DLL 제어 회로(11)가 개시 펄스(START)를 제공한다. 이 예에서는 개시 펄스(START)는 클록(CLK)의 2주기분의 펄스폭을 갖는다. 이 개시 펄스(START)는 측정용 지연 회로(121)의 기본 지연 회로(20)를 통과하여 각 노드(N110, N1m0)를 계속해서 H 레벨로 한다. 그 때, 게이트부(122)는 모두 도통 상태에 있기 때문에, 노드(N110)의 H 레벨이 래치부(123)의 래치 회로(41,42)에 의해 래치되고, L 레벨을 NOR 게이트(52)에 부여한다. 그 때, 노드(N120)가 아직 L 레벨이기 때문에, 인버터(51)의 출력은 L 레벨이 되며, 그것이 NOR 게이트(52)에 제공된다. 그리고, NOR 게이트(52)의 다른쪽 입력은 L 레벨이고, 일시적으로 노드(N111)는 H 레벨로 된다. 그러나, 개시 펄스(START)를 노드(N120)에 전송하면, 노드(N120)는 H 레벨로 되고, 래치 회로(43, 44)에서 래치되며, 인버터(51)의 출력은 H 레벨이 되고, 노드(N111)는 L 레벨로 복귀한다. 즉, 노드(N111)에는 NAND 게이트(23)와 인버터(24)의 전파 지연 시간분 만큼 펄스폭을 갖는 H 펄스가 발생된다. 이하, 동일하게 하여노드(N121)에도 짧은 펄스폭의 H 펄스가 발생된다.

그리고, 클록(CLK)의 다음 상승 타이밍(t11)에서 DLL 제어 회로(11)가 정지 펄스(STOP)를 제공한다. 이 정지 펄스(STOP)의 H 레벨에 의해, 게이트부(122)의 전송 게이트가 모두 폐쇄한다. 도 6의 예에서는 개시 펄스(START)가 노드(N130)까지 전송한 시점에서 정지 펄스(STOP)가 발생된다. 그 때, 다음 단의 노드(N140)는 L 레벨이기 때문에 인버터(55)의 출력은 L 레벨이고, 인버터(46)의 출력도 L 레벨이며, NAND 게이트(56)의 출력 N131만이 H 레벨이 된다. 이 H 레벨의 기간은 정지 펄스(STOP)가 L 레벨로 되어 게이트부(122)가 개방될 때까지 계속된다.

이상과 같이, 기준 클록(CLK)의 주기의 길이에 따라서 노드(N111∼N1m1) 중 어느 하나가 H 레벨로 된다. 기본 지연 회로(20)의 지연 시간을 적절히 선택함으로써 게이트(21∼30)에 가변 지연 회로(14)와 같은 지연 시간 (D14)을 발생할 수 있다.

다음에, 타이밍(t12)에 동기하여 제어 펄스(A0)의 L 레벨의 펄스가 제공된다. 최초 일치 판정 신호(E1)는 H 레벨이기 때문에, NAND 게이트(110)의 출력(A1)은 H 레벨의 펄스가 된다. 그 결과, 스위치부(125)의 NAND 게이트(101, 103, 105, 109)가 개방된 상태로 되고, 노드(N111∼N1m1)의 신호가 반전하여 일치 판정용 NOR 게이트(127)의 입력(N113∼N1m3)에 제공된다. 도 6에 도시된 바와 같이, 노드(N133)만이 L 레벨이 된다. 그리고, NOR 게이트로서, 그 시점에서 지연 측정 결과 래치부(126)의 래치 데이터의 노드(N112∼N1m2)와 일치하는지 여부를 판정한다. 1회 째의 측정 시점에서는 래치부(126)의 노드(N112∼N1m2)는 모두 H 레벨이고, 노드(N133)의 L 레벨과 일치하지 않기 때문에, NOR 게이트(127)의 출력(N115∼N1m5)은 모두 L 레벨로 된다.

일치 판정 펄스(A0)에 응답하여 일치 검출 신호(E1)가 L 레벨로 되지 않았기 때문에, DLL 제어 회로(11)가 지연 측정 결과를 래치하기 위한 H 레벨 펄스(B0)를 타이밍(t13)에서 발생한다. 그것에 응답하여 NAND 게이트(111)가 L 레벨의 제어 펄스(B1)를 발생하고 P형 트랜지스터(102,104,106,110)를 도통한다. 그 결과, 노드 (N111∼N1m1)의 지연 측정 결과가 지연 측정 결과 래치부(126)의 각 래치 회로에 래치된다. 이 예에서는 노드(N132)만이 L 레벨을 래치하고, 다른 노드(N112, N122. … N1m2)는 H 레벨의 래치 상태를 유지한다. 노드(N132)의 L 레벨의 래치에 응답하여, 인버터(145)는 노드(N134)를 H 레벨로 하고, P형 트랜지스터(146)를 비도통 상태로 한다. 그 결과, 그 이후의 측정 결과는 래치 회로(135,136)에는 취입되지 않는다.

타이밍(t14)에서, 정지 펄스(STOP)가 하강하고, 게이트부(122)를 모두 도통하여 노드(N131)는 L 레벨로 복귀한다. 이상으로 1회 째의 클록(CLK)의 주기 측정이 종료된다.

2회 째의 클록(CLK)의 주기 측정은 타이밍(t20)에 동기시킨 개시 펄스(START)로 개시된다. 타이밍(t21)에서 정지 펄스(STOP)가 H 레벨로 상승하면, 게이트부(122)가 일제히 폐쇄된다. 도 6의 예에서는 2회 째의 측정으로도 개시 펄스 (START)는 노드(N130)까지 도달하고 있다. 따라서, 1회 째와 같이, 노드(N131)만이 H 레벨로 되고, 다른 노드(N111, N121, N1m1)는 L 레벨로 된다.

그래서, 타이밍(t22)에서, 일치 판정 펄스(A0)가 DLL 제어 회로(11)로부터 발생되어 펄스(A1)의 H 레벨에 응답하여 스위치부(125)의 NAND 게이트(101,103, 105,…109)가 일제히 개방된다. 그리고, 노드(N111∼N1m1)의 지연 측정 결과 신호의 반전 신호가 래치부(126)의 노드(N112∼N1m2)의 래치 신호와 L 레벨로 일치하는지 여부의 판정이 NOR 게이트(127)로서 행해진다. 이 때, 노드(N133)는 L레벨, 1회 째의 측정 결과가 래치된 노드 N132도 L 레벨이기 때문에, NOR 게이트(127-3)의 출력(N135)이 H 레벨로 된다. 즉, 현재의 측정 결과가 그때까지의 측정 결과와 일치하는 것으로 판정된다.

노드(N135)의 H 레벨에 응답하여 N형 트랜지스터(75)가 도통하고, 노드(E0)를 L 레벨로 낮추어 일치 판정 신호(E1)를 L 레벨로 한다. 이 일치 판정 신호(E1)의 L 레벨에 의해, NAND 게이트(110, 111)가 동시에 출력(A1, B1)을 모두 H 레벨로 고정하고 일치 판정 상태를 고정한다. 한편, 일치 판정 신호(E1)의 L 레벨에 응답하여 인버터(164)와 NOR 게이트(163)에 의해 인버터(164)의 지연 시간 만큼의 펄스폭을 갖는 게이트 펄스(F1)가 발생된다. 그것에 응답하여 트랜스퍼 게이트(128)가 일제히 도통하고, 노드(N135)의 H 레벨과 그 이외의 노드(N115, N125, N1m5)의 L 레벨이 가변 지연 포인터(13)에 래치된다. 그 결과, 적어도 1회 째와 2회 째의 측정으로 일치한 지연 측정 결과에 따라 지연 제어 신호(15)가 노드(N116∼N1m6)로부터 가변 지연 회로(14)에 출력된다.

일치 판정 신호(E1)는 DLL 제어 회로(11)에도 제공되고, 그것에 응답하여 DLL 제어 회로(11)는 타이밍(t24)에서 리셋 펄스(C1)를 제공한다. 리셋 펄스(C1)의H 레벨에 응답하여 트랜지스터(151∼159)가 도통하고, 노드(N112∼N1m2)를 L 레벨에 리셋한다. 또한, 그것에 응답하여 노드(N135)는 L 레벨로 되고, 일치 판정 신호 (E1)가 H 레벨로 복귀하며, 펄스(A1, B1)의 H 레벨의 고정 상태가 해제된다.

도 7은 도 5에 도시된 회로에 있어서, 측정 제한 횟수 L=3의 경우로서, 2회 째까지의 측정 결과가 일치하지 않은 경우 3(=L)회 째 측정시의 타이밍도이다. 3회 째 측정시의 측정 결과에 따라 지연 제어 신호가 발생된다.

3회 째의 측정도 타이밍 t30의 개시 펄스 START에 의해 개시한다. 그리고, 타이밍(t31)의 정지 펄스(STOP)에 의해 게이트부(122)가 폐쇄된다. 이 경우도 개시 펄스 START가 노드(N130)까지 운반하고 있던 예로 설명한다. 정지 펄스 STOP에 응답하여 게이트부(122)가 폐쇄되고, 노드(N131)만이 H 레벨로 된다.

DLL 제어 회로(11)는 과거에 일치 판정이 이루어지지 않았기 때문에, 최종 3회 째의 측정에서는 펄스(A0, B0)를 타이밍(t32)에서 동시에 발생한다. 이 제어가 도 6에서 설명한 동작과 다른 점이다. 이 제어 펄스(A0, B0)의 동시 발생에 응답하여 노드(N131)의 H 레벨이 각각 반전하여 노드(N133)와 노드(N132)를 모두 L 레벨로 하고, NOR 게이트(127-3)의 출력(N135)을 H 레벨로 한다. 그 후의 동작은 상기 일치 판정시와 같고, 신호(E1)의 L 레벨에 의해 펄스(A1, B1)가 고정되어 발생되는 게이트 펄스(F1)에 의해 노드(N135)의 H 레벨 및 그 이외의 노드의 L 레벨이 지연 제어 신호로서 가변 지연 포인터(13)에 래치된다. 그 후, 리셋 펄스(C1)에 의해 최초의 상태로 리셋된다. 단, 가변 지연 포인터(13)는 지연 제어 신호를 계속해서 래치한다.

도 8은 별도의 실시 형태예의 클록 주기 측정부와 가변 지연 포인터(13)의 상세 회로도이다. 이 회로도는 선택 회로(129)와 그 게이트부(130)가 추가되어 있는 점에서 도 5의 회로도와 다르다. 또한, 도 5의 경우와 구별하기 위해서 각 노드의 인용 번호를 200번대로 변경하고 있지만, 밑의 2 자리수의 번호는 도 5의 경우와 같다. 도 5와 같은 부분의 인용 번호는 일부 생략하고 있다.

도 8의 다른 실시 형태예에서도 측정용 지연 회로(121), 게이트부(122), 지연 상태 래치부(123), 스위치부(125), 지연 측정 결과 래치부(126), 일치 판정 회로(127) 및 게이트부(128)를 갖는다.

상기 도 3 및 도 5의 회로예에서는 최대 측정 횟수까지 측정 결과가 일치하지 않는 경우는 최종 측정 결과에 따라 지연 제어 신호가 가변 지연 포인터(13)에 래치되었다. 도 8의 예에서는 2회의 측정 결과가 일치하면 그 측정 결과에 따라 지연 제어 신호를 래치하는 것은 같지만, 최대 측정 횟수까지 측정 결과가 일치하지 않는 경우는 과거의 측정 결과의 중간 측정치에 따라 지연 제어 신호를 래치한다. 이것에 의해, 노이즈의 발생 등에 의한 오차를 최소한으로 억제할 수 있게 된다.

도 9는 도 8의 회로의 경우의 DLL 회로의 전체 동작의 흐름도이다. 도 4의 흐름도와 비교하면 이해할 수 있는 바와 같이, 3회 째의 측정 결과까지는 과거의 측정 결과와 일치하는지 여부의 판정을 행하고(S13), 3회 째에서도 측정 결과가 일치하지 않는 경우는 과거 3회의 측정 결과 중 중간의 측정치에 기초하는 지연 제어 신호를 가변 지연 포인터(13)에 래치한다(S12,S18), 그 이외의 동작은 도 4의 경우와 같다.

도 10은 도 8의 회로에 있어서, 3회의 측정으로 측정 결과가 일치하지 않은 경우 3회 째의 측정시의 동작 타이밍도이다. 도 8의 회로의 경우도, 상술한 바와 같이, 3회 째의 측정까지 과거의 측정 결과와 일치하는지 여부가 일치 판정 회로(127)에서 행해진다. 도 10의 예에서는 1회 째와 2회 째에서 노드(N221)가 H레벨 및 노드(N231)보다 우측의 임의의 노드가 H 레벨로 되는 측정 결과가 대응하는 지연 측정 결과 래치부(126)에 래치되고, 3회 째의 측정으로 노드(N231)가 H 레벨이 되는 측정 결과가 래치부(126)에 래치된 경우를 상정한다. 따라서, 도 8 중의 (H) 및 (L)은 3회 째의 측정 결과가 래치된 시점에서의 각 노드의 상태를 나타내는 것으로 한다.

선택 회로(129)의 EOR 게이트(160,161,162,…)는 입력이 일치하는 경우에는 L 레벨을 출력하고, 입력이 불일치하는 경우에는 H 레벨을 출력한다. 그리고, EOR 게이트(160)의 한쪽의 입력이 접지 레벨의 L 레벨이다. 따라서, 과거 2회의 측정에 있어서, 최단의 주기가 측정되어 래치된 노드(N222)의 L 레벨에 따라서, EOR 게이트(161)의 출력으로부터 우측의 EOR 게이트의 출력이 모두 H 레벨이 된다. 또한, 2번째로 짧은 주기가 측정되어 래치된 노드(N2n2)(노드 N232보다 우측)의 L 레벨에 따라서 그로부터 우측의 EOR 게이트의 출력이 모두 L 레벨이 된다.

이러한 선택 회로(129)를 이용함으로써, 3회의 측정 중 중앙치의 주기에 따라 지연 제어 신호가 가변 지연 포인터(13)에 래치된다. 도 10으로 복귀해서 3회 째의 측정이 타이밍(t30)에서 발생되는 개시 펄스 START에 의해 개시된다. 그리고, 타이밍(t31)에서 발생되는 정지 펄스 STOP에 의해 게이트부(122)가 폐쇄되고, 노드(N231)의 H 레벨이 발생된다.

그리고, 통상적으로, 타이밍(t32)에서 제어 펄스(A0)가 발생되고, 펄스(A2)에 응답하여 노드(N233)가 L 레벨로 된다. 이 경우, 과거 2회의 측정 결과와 일치하지 않으며 일치 판정 신호(E2)는 H 레벨을 유지한다. 다음에, 타이밍(t33)에서 제어 펄스(B0)가 발생되고, 펄스 B2에 응답하여 노드 N231의 H 레벨이 래치부(126)에 래치되며, 노드(N232)가 L 레벨이 된다. 그것에 응답하여 인버터(144)에 의해 노드(N234)가 H 레벨로 되고, EOR 게이트(162)는 그 출력 N238을 L 레벨로 한다.

노드(N222)의 L 레벨에 의해 EOR 게이트(161)의 출력(N229)도 H 레벨이고, 노드 N234의 H 레벨에 응답하여 NAND 게이트(165)의 출력 L레벨 및 인버터(169)의 출력(N237)은 H 레벨로 된다. 선택 회로(12)내의 그 이외의 인버터(167,168,170)는 모두 L 레벨을 출력한다.

이렇게 하여, 3회 째의 측정 결과에 의해서도 일치하지 않은 것이 일치 판정 신호(E2)에 의해 판명되고, DLL 제어 회로(11)가 제어 펄스(D1)를 발생하며, 게이트부(130)의 전송 게이트(181∼188)를 도통한다. 그것에 의해, 노드 N237의 H 레벨이 지연 제어 신호로서 가변 지연 포인터(13)에 래치된다. 즉, 노드 N236은 H레벨이 되고, 그 이외의 노드(N216, N226, N2m6)는 모두 L 레벨이 된다.

상기한 바와 같이, 선택 회로(129)를 추가함으로써, 3회 측정후의 중간 주기에 대응하는 지연 제어 신호(15)를 발생하여 가변 지연 포인터(13)에 래치할 수 있다.

도 11은 도 1에 도시된 가변 지연 회로(14)의 구체적인 회로도이다. 지연 제어 신호(N116∼N1m6)에 의해 그 지연 시간이 선택된다. 이 가변 지연 회로는 입력 단자(IN)에 인가되는 내부 클록(CLK0)을 소정 시간 지연시켜 출력 단자(OUT)로 출력 클록(CLK1)을 출력한다. 이 예에서는 m단의 지연 회로가 되며, 1단 째는 NAND (711,712) 및 인버터(713)로 구성되며, 2단 째는 NAND(721,722) 및 인버터(723)로 구성되고, 이하 동일하게 하여 m단 째는 NAND(761,762,763)로 구성된다.

상술한 바와 같이, 지연 제어 신호(N116∼N1m6)는 어느 1개가 H 레벨이 되고, 그 이외에는 모두 L 레벨이 된다. 그리고, H 레벨이 된 지연 제어 신호에 의해 대응하는 AND(711,721,…761)가 1개만 개방되어 입력(IN)에 인가되는 내부 클록 (CLK0)을 통과시킨다. 다른 L 레벨의 지연 제어 신호에 의해, 대응하는 다른 NAND (711,721,…761)가 모두 폐쇄된다. 도시되는 바와 같이, 지연 제어 신호(N116)가 H 레벨일 때에는 NAND(711)가 개방되고, 입력 단자(IN)로부터 인버터(701), NAND (711, 712) 및 인버터(713)를 경유하여 출력 단자(OUT)까지의 지연 경로가 형성된다. 따라서, 게이트 4단의 지연을 갖는다.

지연 제어 신호(N126)가 H 레벨일 때에는 NAND(721)가 개방된다. 게이트(762)의 입력은 모두 H 레벨이기 때문에, 인버터(763)의 출력은 H레벨이고, 동일하게 인버터(753,743…)의 출력도 H 레벨이다. 따라서, NAND(722)도 개방된 상태이다. 그 결과, 입력 단자(IN)로부터, 인버터(701), 게이트(721∼723,712,713)를 경유하여 출력 단자(OUT)까지의 지연 경로가 형성된다. 따라서, 게이트 6단의 지연을 갖는 도 11 중에 도시된 바와 같이, H 레벨의 지연 제어 신호가 왼쪽으로 이동할 때에 지연 경로의 게이트수가 2게이트씩 증가한다. 지연 제어 신호(N1m6)가 H레벨일 때에는 2+2n단의 게이트수의 지연 경로가 된다. 따라서, 상기 클록 주기 측정부(12)에 의해 측정된 지연 결과에 기초하는 지연 제어 신호에 의해, 도 11의 가변 지연 회로는 측정된 주기의 길이에 따른 지연 시간(D14)을 발생할 수 있다.

이상 설명한 바와 같이, 본 발명에 따르면, 단시간에 보다 정확하게 클록의 주기를 측정하고, 그 주기에 따라 지연 제어 신호를 발생할 수 있는 DLL 회로를 제공할 수 있다.

Claims (6)

1. 제1 클록과 소정의 위상 관계로 동기하는 제2 클록을 발생하는 DLL 회로에 있어서,

   상기 제1 클록의 주기를 측정하고, 그 측정한 주기에 기초하여 지연 제어 신호를 발생하는 클록 주기 측정부와,

   상기 제1 클록을 입력하고 상기 지연 제어 신호에 의해 제어된 지연 시간 경과 후에 상기 제2 클록을 출력하는 가변 지연 회로를 구비하며,

   상기 클록 주기 측정부는 상기 제1 클록 주기의 측정을 복수의 횟수만큼 행하고, 그 복수의 측정 결과가 일치하는 경우에 상기 일치한 측정 결과에 기초하여 상기 지연 제어 신호를 발생하는 것을 특징으로 하는 DLL 회로.
2. 제1항에 있어서, 상기 클록 주기 측정부는,

   상기 클록 주기 측정부가 발생한 지연 제어 신호를 유지하는 가변 지연 포인터부를 더 구비하는 것을 특징으로 하는 DLL 회로.
3. 제1항에 있어서, 상기 클록 주기 측정부는,

   상기 제1 클록 개시 타이밍과 동기한 개시 펄스가 제공되는 측정용 지연 회로부와,

   상기 제1 클록 종료 타이밍과 동기한 종료 펄스에 응답하여 측정용 지연 회로부의 지연 상태를 래치하는 지연 상태 래치부와,

   상기 지연 상태 래치부가 래치한 지연 측정 결과를 유지하는 지연 측정 결과 래치부와,

   상기 지연 측정 결과 래치부가 기억하는 지연 측정 결과와 현재 측정한 지연 측정 결과를 비교하여 일치하는지 여부를 판정하는 일치 판정부를 포함하며,

   상기 일치 판정부에서 일치한다고 판정된 지연 측정 결과에 기초하여 상기 지연 제어 신호가 발생되는 것을 특징으로 하는 DLL 회로.
4. 제1항 또는 제3항에 있어서, 상기 클록 주기 측정부는 상기 복수의 횟수만큼 측정한 결과에 기초하여 상기 복수의 측정 결과가 일치하지 않은 경우, 최후에 측정한 결과에 기초하여 상기 지연 제어 신호를 발생하는 것을 특징으로 하는 DLL 회로.
5. 제1항 또는 제3항에 있어서, 상기 클록 주기 측정부는 상기 복수의 횟수만큼 측정한 결과에 기초하여 상기 복수의 측정 결과가 일치하지 않은 경우, 측정 결과 중 중앙치의 측정 결과에 기초하여 상기 지연 제어 신호를 발생하는 것을 특징으로 하는 DLL 회로.
6. 제1 클록과 소정의 위상 관계로 동기하여 데이터의 출력을 하는 메모리 디바이스에 있어서,

   데이터를 기억하는 메모리 셀 어레이와,

   상기 메모리 셀 어레이에서 독출된 데이터를 출력하는 출력 버퍼와,

   상기 제1 클록으로부터 상기 출력 버퍼의 출력 타이밍을 제어하는 출력 클록을 발생하는 DLL 회로를 구비하고,

   상기 DLL 회로는,

   상기 제1 클록의 주기를 측정하고, 그 측정한 주기에 기초하여 지연 제어 신호를 발생하는 클록 주기 측정부와,

   상기 제1 클록을 입력하고 상기 지연 제어 신호에 의해 제어된 지연 시간후에 상기 제2 클록을 출력하는 가변 지연 회로를 포함하고,

   상기 클록 주기 측정부는 상기 제1 클록 주기의 측정을 복수의 횟수만큼 행하고, 복수의 측정 결과가 일치하는 경우에 상기 일치한 측정 결과에 기초하여 상기 지연 제어 신호를 발생하는 것을 특징으로 하는 메모리 디바이스.