KR100317519B1

KR100317519B1 - 액티브매트릭스패널및표시장치

Info

Publication number: KR100317519B1
Application number: KR1019950034397A
Authority: KR
Inventors: 치무라히데히코
Original assignee: 야마자끼 순페이; 가부시키가이샤 한도오따이 에네루기 켄큐쇼
Priority date: 1994-10-07
Filing date: 1995-10-07
Publication date: 2002-04-24
Also published as: CN1154486A; US20050012704A1; US7864169B2; US20080084375A1; US6798394B1; CN1084883C; US7348971B2; KR960015015A; TW353731B

Abstract

액티브 매트릭스 패널에서, 다수의 게이트 라인들과, 다수의 소오스라인들과, 박막 트랜지스터들을 포함하는 화소 매트릭스가 제1 투명기판상에 형성되고, 제2 투명기판이 제1 투명기판의 맞은 편에 형성되어 있으며, 액정 재료가 제1 투명기판과 제2 투명기판 사이에 배치되어 있다. 게이트 라인 구동회로와 소오스 라인 구동회로가 P-형, N-형, 상보형 박막 트랜지스터들(규소막을 포함하는) 등에 의해 제1 투명기판상에 형성되어 있고, 또한, 마스크 처리 등을 행하기 위한 데이터 처리회로가 박막 트랜지스터들 등에 의해 제1 투명기판상에 형성되어 있다.

Description

액티브 매트릭스 패널 및 표시장치

본 발명은 박막트랜지스터(TFT)를 이용한 액티브 매트릭스 패널에 관한 것이다.

첨부도면 제 12 도는 종래의 액티브 매트릭스 패널을 나타낸다. 이 액티브 매트릭스 패널(12001)에서는, 일본국 공개특허공고 평1-289917호 공보에 개시된 바와 같이, 소스선 구동회로(12002), 게이트선 구동회로(12003) 및 화소 매트릭스(12004)가 동일(단일) 기판상에 형성되어 있다.

소스선 구동회로(12002)는 시프트 레지스터(12005)와, TFT로 형성된 샘플 홀드 회로(12006)들을 가지며, 소스선(12007)들을 통하여 화소 매트릭스(12004)에 접속되어 있다.

게이트선 구동회로(12003)는 시프트 레지스터(12008)와 버퍼 회로(12009)를 가지고 있고, 게이트선(12010)들을 통하여 화소 매트릭스(12004)에 접속되어 있다.

화소 매트릭스(12004)에서는, 화소(12012)들이 소스선(12007)들과 게이트선(12010)들의 교차점들에 형성되어 있고, 각각의 화소는 TFT(12013)와 액정 셀(12014)을 가지고 있다.

제 13 도는 마이크로컴퓨터에 의해 소프트웨어를 사용하여 랜덤 액세스 메모리(RAM)와 같은 기억장치에 저장된 화상 데이터를 처리하기 위한 시스템을 나타낸다. 이 시스템은 액정표시장치(13001), 디지털신호/아날로그신호 변환회로(D/A 변환회로)(13002), 화상 데이터 기억장치(13003), 마이크로컴퓨터(도시되지 않음)를 포함하는 화상 처리 시스템(13004), 데이터 버스(13005), 및 어드레스 버스(13006)를 가지고 있다. 부호 13007은 기억장치 제어신호를 나타내고, 13008은 액정표시장치(13001)와 D/A 변환회로(13002)를 위한 제어신호를 나타낸다.

작동을 설명한다. 화상 처리의 내용은 C언어 등에 의해 프로그램되어 있고, 화상 처리 시스템(13004)에서 컴파일된다. 화상 처리의 내용에 따라, 화상 데이터 기억장치(13003)에 저장된 화상 데이터가 데이터 버스(13005)에 읽어내어진 다음, 화상 처리 시스템(13004)에 의해 데이터 처리가 행해진다. 그 처리된 화상 데이터는 화상 데이터 기억장치(13003)에 저장되거나, D/A 변환회로(13002)를 통하여 액정표시장치(13001)에 표시된다. 그리하여, 액정표시장치(13001)는 화상 데이터를 표시하는 기능만을 가진다.

종래의 액티브 매트릭스 패널에서는, 다음과 같은 문제가 있었다.

(1) 표시장치 및 시스템의 소형화가 방해된다.

종래에는, 제 12 도에 도시된 바와 같이, 액티브 매트릭스 패널이 화소 매트릭스의 각 화소를 구동하기 위한 회로만을 가지기 때문에, 화소 매트릭스를 표시하기 위한 회로, 특히, 화상 처리 시스템에의 액세스가 액티브 매트릭스 패널의 외부로부터 행해진다. 최근, 화상 데이터의 증가와 데이터 처리의 복잡성 때문에, 외부에서의 처리가 증가되어, 데이터 처리량이 마이크로프로세싱 유니트(MPU)의 처리용량을 초과하게 된다. 따라서, MPU의 데이터 처리량을 감소시키기 위해, 전용(專用)의 외부 처리유니트가 반도체 집적회로에 합체되어 있다. 그러나, 이것은 화상 처리작동을 가지는 화상표시장치의 부품 수를 증가시키고, 시스템의 소형화를 방해한다.

(2) 사용되지 않는 영역이 패널내에 존재한다.

종래의 액티브 매트릭스 패널이 화소와, 게이트선 및 소스선을 위한 구동회로를 포함하기 때문에, 사용되지 않는 영역이 패널내에 존재한다. 외부 부품이 그 영역에 배치될 수 있으면, 물리적 공간을 효과적으로 사용함으로써 디스플레이 시스템의 추가 소형화가 행해질 수 있다.

(3) 화상처리를 행하기 위한 시스템의 고속동작이 방해된다.

화소들을 제어하기 위해서는, 패널 이외에 시스템내 MPU를 작동시키는 것이 필요하다. 그러나, 화상 처리 기술이 해마다 복잡하게 되고, 따라서, 소프트웨어가 복잡하게 되고 증대되기 때문에, MPU의 데이터 처리시간이 증가하고, 기억장치에의액세스 시간도 증가한다. 이것은, MPU가 기억장치에 액세스하는데 데이터 버스를 점유하기 때문이다. 이것을 해결하기 위해서는, 전용의 하드웨어를 사용하여 병렬처리를 행하는 것이 효과적이지만, 이 경우, 부품 수가 증가한다. 따라서, 부품 수가 감소되면, 시스템이 고속으로 동작할 수 없어, MPU의 처리시간이 더욱 증가되게 된다.

본 발명의 목적은, 상기한 문제들을 해결하고, 고속이고 소형의 액티브 매트릭스 패널을 제공하는데 있다.

본 발명에 따라, 제1 투명기판, 그 제1 투명기판의 맞은 편에 배치된 제2 투명기판, 및 제1 투명기판과 제2 투명기판 사이에 배치된 액정 재료를 포함하는 액티브 매트릭스 패널에 있어서, 상기 제1 투명기판이, 다수의 게이트선과, 다수의 소스선과, 상기 게이트선들과 상기 소스선들의 교차점들에 형성된 다수의 화소 박막트랜지스터들과, 제1 박막트랜지스터들로 형성되고 상기 게이트선들에 접속된 게이트선구동회로와, 제2 박막트랜지스터들로 형성되고 상기 소스선들에 접속된 소스선 구동회로와, 화상 데이터를 평균하기 위한, 제3 박막트랜지스터들로 형성된 데이터 처리회로를 구비하는 것을 특징으로 하는 액티브 매트릭스 패널이 제공된다.

상기 처리회로는 다음 소자들중 적어도 하나를 가진다.

(1) 규소막을 사용하여 형성되는 P형, N형 또는 상보형 MOS 트랜지스터, 또는 MIM(금속-절연체 금속), NIN, PIP, PIN, NIP 등의 박막 다이오드로 구성된 기준 클록 발생회로;

(2) 규소막을 사용하여 형성되는 P형, N형 또는 상보형 MOS 트랜지스터, 또는 MIM(금속-절연체 금속), NIN, PIP, PIN NIP 등의 박막 다이오드로 구성된 카운터 회로;

(3) 규소막을 사용하여 형성되는 P형, N형 또는 상보형 MOS 트랜지스터, 또는 MIM(금속-절연체 금속), NIN, PIP, PIN, NIP 등의 박막 다이오드로 구성된 분주(分周)회로;

(4) 규소막을 사용하여 형성되는 P형, N형 또는 상보형 MOS 트랜지스터, 또는 MIM(금속-절연체 금속), NIN, PIP, PIN, NIP 등의 박막 다이오드로 구성된, 외부로부터 액티브 매트릭스 패널로 신호를 전달하기 위한 전달소자회로;

(5) 규소막을 사용하여 형성되는 P형, N형 또는 상보형 MOS 트랜지스터, 또는 MIM(금속-절연체 금속), NIN, PIP, PIN, NIP 등의 박막 다이오드로 구성된, 액티브 매트릭스 패널로부터 외부로 신호를 전달하기 위한 전달소자회로;

(6) 규소막을 사용하여 형성되는 P형, N형 또는 상보형 MOS 트랜지스터, 또는 MIM(금속-절연체 금속), NIN, PIP, PIN, NIP 등의 박막 다이오드로 구성된, 액티브 매트릭스 패널로부터 외부로 신호를 전달하고 외부로부터 액티브 매트릭스 패널로 신호를 전달하기 위한 전달소자회로.

본 발명의 상기 구성에서, 화상 데이터를 저장하고 있는 다수의 기억장치로부터, 화상 데이터의 읽어냄의 제어하에 화상 데이터가 읽어내어진 다음, 처리되고, 그 처리된 화상 데이터가 화소로 전달되어 그 화소에서 표시되도록 되어 있다. 즉, 액티브 매트릭스 패널에서, 화소 매트릭스를 구동하는 것뿐만 아니라, 화상 데이터의 처리, 액티브 매트릭스 패널로부터 외부로의 신호전달, 및 기억장치 등의제어도 행해질 수 있다.

따라서, MPU의 작동없이, 화상 데이터가 처리되고, 다수의 기억장치에의 직접 액세스에 의해 화소 매트릭스상에 표시되어, 데이터 처리를 위한 부품들의 수가 적게 될 수 있다.

[실시예 1]

이 실시예에서는, 구체적인 화상 처리로서 마스크 처리(화상의 노이즈 감소)를 위한 방법이 설명된다. 이 마스크 처리는 특히 화상 데이터가 소형 스캐너와 같은 화상 판독장치로부터 생성되는 경우에, 격리된 점 노이즈를 제거하기 위해 화상을 수정하는데 필요하다.

제 1 도는 실시예 1의 액티브 매트릭스 패널을 나타내고, 아래의 회로들이 동일한 투명 기판상에 형성되어 있다.

액티브 매트릭스 패널(1001)에서는, N개의 선을 포함하는 소스선(1002)과 M개의 선을 포함하는 게이트선(1003)이 매트릭스 형태로 배치되어 있고, 그 소스선(1002)들과 게이트선(1003)들의 교차점들 각각에 화소(1004)가 배치되어 있다. 따라서, 수평방향(X방향)으로 N개의 화소들을 배치하고 수직방향(Y방향)으로 M개의 화소들을 배치함으로써 NxM의 매트릭스로 화소(1004)들이 제공되기 때문에, 어드레스 A(x,y)를 지정함으로써 화소(1004)들중 원하는 화소가 결정될 수 있다.

소스선(1002)들은 샘플 홀드 회로(1005)들을 통하여 소스 구동회로(1024)에 접속되고, 게이트선(1003)들은 게이트 구동회로(1023)의 출력부들에 접속되어 있다. 클록선(1006)과 스타트 신호선(1007)이 게이트 구동회로(1023)의 입력부들에접속되어 있고, 비디오 신호선(1008)이 샘플 홀드 회로(1005)들의 입력부에 접속되어 있으며, 다른 클록선(1009)과 스타트 신호선(1010)이 소스 구동회로(1024)에 접속되어 있다. 게이트 구동회로(1023)와 소스 구동회로(1024)는 P형, N형 또는 상보형 MOS 박막트랜지스터(TFT), 또는 MIM(금속-절연체 금속), NIN, PIP, PIN, NIP 등의 박막 다이오드를 사용하여 구성된다.

또한, 액티브 매트릭스 패널(1001)에는, 마스크 처리될 화소(1004)들의 어드레스를 지정하기 위한 회로가 제공되어 있다. 기준 클록 발생회로(1025)의 출력부가 기준 클록선(1026)을 통하여, X좌표값을 카운트하기 위한 X좌표 카운터회로(1011)와, Y좌표값을 카운트하기 위한 Y좌표 카운터회로(1012), 및 외부 기억장치들(도시되지 않음)에 대한 읽기 및 쓰기 신호를 제어하도록 클록 신호를 발생하기 위한 기억장치 제어회로(1013)에 접속되어 있다. 상기 카운터회로(1011, 1012)들의 출력부가 좌표변환회로(1015)에 순차적으로 접속되어 있고, 그 좌표변환회로(1015)는 어드레스 보유회로(1016), 어드레스 버퍼(1018) 및 어드레스 버스(1019)에 접속되어 있고 외부 제어장치(도시되지 않음)에 출력한다. 기억장치 제어회로(1013)의 출력부는 평균화 스타트 신호선(1028)의 신호에 의해 클록 버퍼(1027)를 통하여 액티브 매트릭스 패널(1001) 외측의 외부 제어부에 접속된다. X좌표 및 Y좌표 카운터회로(1011, 1012), 기억장치 제어회로(1013), 좌표변환회로(1015) 및 어드레스 보유회로(1016)는 P형, N형 또는 상보형 MOS TFT, 또는 MIM(금속-절연체 금속), NIN, PIP, PIN, NIP 등의 박막 다이오드를 사용하여 구성된다.

또한, 액티브 매트릭스 패널(1001)에는, 화상 데이터를 처리하기 위한 데이터 처리회로(1014)가 제공되어 있다. 데이터를 읽고 쓸 수 있는 입출력 제어회로(1017)와, 입출력 선택 신호선(1020), 양방향 버퍼(1021) 및 데이터 버스(1022)가 데이터 처리회로(1014)에 순차적으로 접속되어 있고, 각각의 소자가 신호(데이터)를 입출력할 수 있다. 데이터 버스(1022)는 액티브 매트릭스 패널(1001) 외측의 외부 제어부에 접속되어 있다. 데이터 처리회로(1014)와 입출력 제어회로(1017)는 P형, N형 또는 상보형 MOS TFT, 또는 MIM(금속-절연체 금속), NIN, PIP, PIN, NIP 등의 박막다이오드를 사용하여 구성된다.

제 2 도는 디스플레이 시스템을 나타낸다. 화상 데이터를 저장하기 위한 기억장치(2001)와, 전체 시스템을 제어하기 위한 마이크로프로세싱 유니트(MPU)(2002)가 액티브 매트릭스 패널(1001) 외측에 제공되어 있다. 액티브 매트릭스 패널(1001)과 MPU(2002)의 출력이 어드레스 버스(1019)에 의해 기억장치(2001)에 접속되고, 또한, 데이터 버스(1022)에 의해, 액티브 매트릭스 패널(1001)의 양방향 버퍼(1021), 기억장치(2001) 및 MPU(2002)가 신호(데이터)를 입출력할 수 있다. 데이터 버스(1022)는 D/A 변환기(2003)에 접속되어 있고, 그 D/A 변환기(2003)는 비디오 신호선(1008)을 통하여 액티브 매트릭스 패널(1001)에 접속되어 있다. 액티브 매트릭스 패널(1001)이 기억장치 제어라인(2004)에 의해 기억장치(2001)와 MPU(2002)에 접속되어 있고, 또한, 제어신호선(2005)에 의해 액티브 매트릭스 패널(1001)이 MPU(2002)에 접속되어 있다.

제 8 도 및 제 9 도는 양방향 버퍼의 예들을 나타낸다. 제 8 도에서는, 출력핀(8001)이, P형 트랜지스터(8002)의 드레인 전극을 N형 트랜지스터(8003)의 소스 전극에 접속하는 연결단자에 전속되어 있다. P형 트랜지스터(8002)의 게이트 전극은 NAND 회로(8004)의 출력부에 접속되고, N형 트랜지스터(8003)의 게이트 전극은 NOR 회로(8005)의 출력부에 접속되어 있다. NAND 회로(8004)의 입력단자들중 하나는 입력 핀(8009)에 접속되고, NAND 회로(8004)의 다른 입력단자는 인버터 회로(8006)에 접속되어 있다. 또한, NOR 회로(8005)의 입력단자들중 하나는 입력 핀(8009)에 접속되고, NOR 회로(8005)의 다른 입력단자는 인버터 회로(8007)에 접속되어 있다. 인버터 회로(8007)의 출력부가 인버터 회로(8006)에 접속되고, 출력상태 제어 핀(8008)이 인버터 회로(8007)에 접속되어 있다.

제 9 도에서는, 양방향 핀(9001)이 트라이스테이트(tristate) 버퍼(9002)의 출력단자와 입력 버퍼(9003)의 입력단자에 접속되어 있다. 그 트라이스테이트 버퍼(9002)는 입력 핀(9004)과 입출력 선택 핀(9005)에 접속되고, 입력 버퍼(9003)는 입력핀(9006)에 접속되어 있다.

마스크 처리에서, 평균화 스타트 신호선(1028)상의 신호가 H(고) 레벨일 때, 기준 클록 발생회로(1025)에 의해 발생된 클록신호와 동기하여, X좌표 및 Y좌표 카운터회로(1011, 1012)가 순차적으로 좌표(2,2)로부터 좌표(x,y)를 카운트한다.

평균화 스타트 신호선(1028)상의 신호가 L(저) 레벨일 때는, X좌표 및 Y좌표 카운터회로(1011, 1012)가 좌표의 카운트를 멈추어, 좌표(x,y)가 결정되게 한다. 좌표변환회로(1015)에서, 화소(1004)들의 어드레스 A(x,y)가 좌표(x,y)에 따라 결정된다. 따라서, 화소(1004)들내 어드레스 A(x,y)의 화상 데이터 D(x,y)가 마스크처리된다.

제 3 도는 마스크 처리를 위한 알고리듬(algorithm)의 단계들을 나타낸다. 좌표변환회로(1015)에 의해 결정된 어드레스 A(x,y)가 어드레스 보유회로(1016)에 저장되고, 동시에 어드레스 버퍼(1018)와 어드레스 버스(1019)를 통하여 기억장치(2001)로 출력된다. 화상 데이터 D(x,y)가 MPU(2002)에 의해 기억장치(2001)로부터 읽어내어지고, 데이터 처리회로(1014)로 출력된다. 화상 데이터로서 계조(階調) 데이터가 사용된다.

제 4A 도에서, 화소(1004)들내 어드레스 A(x,y) 주위에 8개의 어드레스 A(x-1, y-1), A(x,y-1), A(x.1,y-1), A(x-1,y), A(x.1,y), A(x-1,y+1), A(x,y+1), A(x+1,y+1)이 발생된다. 따라서, 제 4B 도에서, 이들 어드레스 A(x,y)에 대응하는 화상 데이터 D(x-1,y-1), D(x,y-1), D(x+l,y-1), D(x-1,y), D(x+1,y), D(x-1,y+1), D(x,y+1), D(x+1,y+1)이 기억장치(2001)로부터 순차적으로 읽어내어지고, 데이터 처리회로(1014)로 출력된다. 그 데이터 처리회로(1014)에서, 이들 화상 데이터 D(x,y)가 순차적으로 더해진다. 그 더해진 결과가 화상 데이터 D의 전체 수에 해당하는 9로 나누어져, 어드레스 A(x,y)의 평균된 화상 데이터 D'(x,y)를 얻는다.

기록신호가 기억장치 제어회로(1013)로부터 기억장치(2001)에 입력된 때, 어드레스 버퍼(1018)와 어드레스 버스(1019)를 통하여 어드레스 A(x,y)가 어드레스 보유회로(1016)로부터 기억장치(2001)에 입력되어 저장된다. 동시에, 데이터 버스(1022)를 통하여, 평균된 화상 데이터 D'(x,y)가 데이터 처리회로(1014)로부터 기억장치(2001)에 입력되어 저장된다.

상기 처리가 제 6 도에 도시된 바와 같이 어드레스 A(2,2) 내지 A(N-1,M-1)에 대하여 화소(1004)들에 행해져, 전체 화면을 마스크 처리한다.

제 3 도의 알고리듬을 행하기 위해, 기억장치 제어회로(1013)는 판독상태이도록 설정되고, 양방향 버퍼(1021)의 입력 및 출력이 입출력 제어회로(1017)에 의해 변경될 수 있다.

이 알고리듬에서는, 화상 데이터 D(x,y)가 단순히 평균된다. 그러나, 그 화상데이터 D(x,y)는 가중(weighting)될 수도 있다. 제 5 도는 평균된 화상 데이터 D'(x,y)를 강조하기 위해 화상 데이터 D(x,y)를 가중시키기 위한 알고리듬을 나타낸다.

좌표변환회로(1015)에 의해 결정된 어드레스 A(x,y)가 어드레스 보유회로(1016)에 저장되고, 동시에 어드레스 버퍼(1018)와 어드레스 버스(1019)를 통하여 기억장치(2001)로 출력된다. 화상 데이터 D(x,y)가 MPU(2002)에 의해 기억장치(2001)로부터 읽어내어지고 데이터 처리회로(1014)로 출력된다. 그 데이터 처리회로(1014)에서, 가중된 화상 데이터 D(x,y)는, 후에 부가될 화상 데이터 D(x,y)의 전체 수를 나타내는 8과 화상 데이터 D(x,y)를 곱함으로써 얻어진다.

제 4A 도에서, 화소(1004)들내 어드레스 A(x,y) 주위에 8개의 어드레스 A(x-1,y-1), A(x,y-1), A(x+1,y-1), A(x-1,y), A(x+1,y), A(x-1,y+1), A(x,y+1), A(x+1,y+1)이 발생된다. 따라서, 제 4B 도에서, 이들 어드레스 A(x,y)에 대응하는 화상 데이터 D(x-1,y-1), D(x,y-1), D(x+1,y-1), D(x-1,y), D(x+1,y), D(x-1,y+1), D(x,y+1), D(x+1, y+1)이 기억장치(2001)로부터 순차적으로 읽어내어지고 데이터처리회로 (1014)로 출력된다. 그 데이터 처리회로(1014)에서, 이들 화상 데이터 D(x,y)가 가중된 화상 데이터 D(x,y)에 순차적으로 더해진다. 그 결과가 16으로 나누어져, 어드레스 A(x,y)의 평균된 화상 데이터 D'(x,y)를 얻는다.

[실시예 2]

실시예 1에서는 액티브 매트릭스 패널(1001)에 하나의 외부 기억장치만이 제공되어 있다. 이 경우, 원래의 화상 데이터가 덮어 쓰여지기 때문에, 마스크 처리의 결과가 확인될 수 없다. 따라서, 이 실시예 2에서는, 액티브 매트릭스 패널(1001)외측에 2개의 외부 기억장치가 제공되어, 마스크 처리 전과 후의 화상 데이터가 저장되도록 한다.

제 7 도는 실시예 2의 디스플레이 시스템을 나타낸다. 액티브 매트릭스 패널은 실시예 1에서의 것과 동일한 구조이다. 화상 데이터를 저장하기 위한 2개의 기억장치(7001, 7002)와, 전체 시스템을 제어하기 위한 MPU(7003)가 액티브 매트릭스 패널(1001) 외측에 제공되어 있다. 액티브 매트릭스 패널(1001)과 MPU(7003)의 출력은 어드레스 버스(1019)를 통하여 기억장치(7001, 7002)에 접속되어 있다. 액티브 매트릭스 패널(1001), 기억장치(7001, 7002) 및 MPU(7003)가 신호(데이터)를 입출력하도록 데이터 버스(1022)를 통하여 서로 접속되어 있다. 그 데이터 버스(1022)는, 비디오 신호선(1008)을 통하여 액티브 매트릭스 패널(1001)에 접속된 D/A 변환기(7004)에 접속되어 있다. 기억장치 제어라인(7005)이 액티브 매트릭스 패널(1001), 기억장치(7001, 7002) 및 MPU(7003)를 서로 접속한다. 제어신호선(7006)을 통하여, 액티브 매트릭스 패널(1001)이 MPU(7003)에 접속되어있다.

마스크 처리에서는, 제 3 도 또는 제 5 도의 알고리듬이 사용된다. 기억장치(7001)에 저장된 화상 데이터가 마스크 처리된 다음, 그 마스크 처리된 화상 데이터가 기억장치(7002)에 저장된다.

[실시예 3]

실시예 1 및 2에서는, 표시화면 전체에 대한 마스크 처리의 예들이 설명되었다. 이 실시예 3에서는, 처리시간을 더욱 단축시키기 위해, 마스크 처리가 필요하지 않은 지역에 대해서는 마스크 처리가 행해지지 않는다.

제 11 도는 이 실시예의 액티브 매트릭스 패널을 나타낸다. 이 액티브 매트릭스 패널은, 화소의 어드레스를 지정하기 위한 회로를 제외하고는 제 1 도의 것과 동일한 구조이다. 제 11 도에서, X방향 마스크 처리 시작/종료 신호선(11001), Y방향 마스크 처리 시작/종료 신호선(11002) 및 마스크 처리 스타트 신호선(11003)의 출력들이 감산회로(11004)에 접속되고, 그 감산회로(11004)의 출력은 X좌표 및 Y좌표카운터회로(1011, 1012)와 좌표변환회로(1015)에 접속되어 있다. 감산회로(11004)와 좌표값 발생회로(11005)는 P형, N형 또는 상보형 MOS TFT, 또는 MIM(금속-절연체 금속), NIN, PIP, PIN, NIP 등의 박막 다이오드로 구성된다.

액티브 매트릭스 패널은 실시예 1과 마찬가지로 NxM개의 화소(N은 X방향화소의 수이고, M은 Y방향 화소의 수이다)들을 가지고 있다. 아래의 기호 i, j, k 및 l에서는, l<i, k<N, l<j, 및 l<M의 관계가 설정된다.

마스크 처리에서, 마스크 처리 스타트 신호가 마스크 처리 스타트신호선(11003)으로부터 감산회로(11004)에 입력된다. 또한, X방향 및 Y방향 마스크 처리시작/종료 신호선(11001, 11002)으로부터, 마스크 처리되는 시작 좌표(i,j)와 종료 좌표(k,l)가 감산회로(11004)에 입력된다. 그 감산회로(11004)에서, X방향 카운터 종료값(p=k-1+1)과 Y방향 카운터 종료값(q=l-j+1)이 계산되어, p값을 사용하여 X좌표 카운터회로(1011)의 카운터값을 리세트하고 q값을 사용하여 Y좌표 카운터회로(1012)의 카운터값을 리세트하도록 제어가 행해진다. 따라서, X좌표 카운터회로(1011)는 p부호화(p-coded)(2진, 10진 등을 포함하는) 카운터회로이고, Y좌표 카운터회로(1012)는 q부호화(2진, 10진 등을 포함 하는) 카운터회로이다.

좌표값 발생회로(11005)에서, 어드레스들(i + X좌표 카운터값, j + Y좌표 카운터값)이 계산되어, 마스크 처리될 지역을 나타내는 어드레스 A(x,y)를 발생한다. 발생된 어드레스 A(x,y)에 대응하는 화소(1004)들에 대하여 실시예 1의 알고리듬이 실행되어, 화소(1004)들에서 제 10 도의 지역에 대해서만 마스크 처리가 행해지게 한다.

이 실시예에서는, 마스크 처리 전과 후에 화상 데이터를 저장하기 위해, 실시예 2에 도시된 바와 같이, 2개 이상의 기억장치가 제공될 수도 있다.

상기한 바와 같이, 본 발명에 의해, TFT 등으로 형성된 액티브 매트릭스 패널에서, 데이터 처리와 같은 논리 기능을 가지는 회로가 동일 기판상에 TFT 등에 의해 형성된다. 따라서, MPU의 처리시간의 증가 없이, 노이즈 제거와 같은 화상처리가 고속으로 행해질 수 있다. 또한, 시스템의 소형화가 실현될 수 있다.

제 1 도는 본 발명의 일 실시예의 액티브 매트릭스 패널을 나타내는 도면,

제 2 도는 상기 실시예의 디스플레이 시스템을 나타내는 도면,

제 3 도는 마스크 처리를 위한 알고리듬의 단계들을 나타내는 도면,

제 4A 도 및 제 4B 도는 화상 데이터의 예들을 나타내는 도면,

제 5 도는 마스크 처리를 위해 데이터가 가중(weighting)되는 알고리듬의 단계들을 나타내는 도면,

제 6 도는 마스크 처리가 행해지는 화소 범위를 나타내는 도면,

제 7 도는 다른 실시예의 디스플레이 시스템을 나타내는 도면,

제 8 도 및 제 9 도는 양방향 버퍼를 나타내는 도면,

제 10 도는 표시지역의 일 부분에 대한 마스크 처리의 예를 나타내는 도면,

제 11 도는 다른 실시예의 액티브 매트릭스 패널을 나타내는 도면,

제 12 도는 종래의 액티브 매트릭스 패널을 나타내는 도면,

제 13 도는 종래의 데이터 처리 시스템을 나타내는 도면이다.

*도면의 주요 부분에 대한 부호의 설명

1001: 액티브 매트릭스 패널 1004: 화소

1005: 샘플 홀드 회로 1011: X좌표 카운터회로

1012: Y좌표 카운터회로 1013: 기억장치 제어회로

1014: 데이터 처리회로 1015: 좌표변환회로

1016: 어드레스 보유회로 1017: 입출력 제어회로

1018: 어드레스 버퍼 1019: 어드레스 버스

1021: 양방향 버퍼 1022: 데이터 버스

1023: 게이트 구동회로 1024: 소스 구동회로

1027: 클록 버퍼 2001, 7001, 7002: 기억장치

2002, 7003: MPU 2003, 7004: D/A 변환기

11004: 감산회로 11005: 좌표값 발생회로

Claims

제1 투명기판과, 그 제1 투명기판의 맞은 편에 배치된 제2 투명기판과, 상기 제1 투명기판과 상기 제2 투명기판 사이에 배치된 액정물질을 포함하는 액티브 매트릭스 패널에 있어서,

상기 제1 투명기판이,

다수의 게이트선과,

다수의 소스선과,

상기 게이트선들과 상기 소스선들의 교차점들에 형성된 다수의 화소 박막트랜지스터와,

제1 박막트랜지스터들로 형성되고 상기 게이트선들에 접속된 게이트선 구동회로와,

제2 박막트랜지스터들로 형성되고 상기 소스선들에 접속된 소스선 구동회로, 및 화상 데이터를 평균하기 위한, 제3 박막트랜지스터들로 형성된 데이터 처리회로를 구비하고 있는 것을 특징으로 하는 액티브 매트릭스 패널.
제 1 항에 있어서, 상기 제1, 제2 및 제3 박막트랜지스터들이 상보형, P형 및 N형중 어느 한가지 형의 박막트랜지스터인 것을 특징으로 하는 액티브 매트릭스 패널.
제1 투명기판과, 그 제1 투명기판의 맞은 편에 배치된 제2 투명기판과, 상기 제1 투명기판과 상기 제2 투명기판 사이에 배치된 액정물질을 포함하는 액티브 매트릭스 패널에 있어서,

상기 제1 투명기판이,

다수의 게이트선과,

다수의 소스선과,

상기 게이트선들과 상기 소스선들의 교차점들에 형성된 다수의 화소 박막트랜지스터와,

제1 박막트랜지스터들로 형성되고 상기 게이트선들에 접속된 게이트선 구동회로와,

제2 박막트랜지스터들로 형성되고 상기 소스선들에 접속된 소스선 구동회로, 및 화상 데이터를 평균하기 위한, 제3 박막트랜지스터들로 형성된 데이터 처리회로를 구비하고,

상기 처리회로가 분주(分周)회로를 포함하는 것을 특징으로 하는 액티브 매트릭스 패널.
제 7 항에 있어서, 상기 제1, 제2 및 제3 박막트랜지스터들이 상보형, P형 및 N형중 어느 한가지 형의 박막트랜지스터인 것을 특징으로 하는 액티브 매트릭스 패널.
제1 투명기판과, 그 제1 투명기판의 맞은 편에 배치된 제2 투명기판과, 상기 제1 투명기판과 상기 제2 투명기판 사이에 배치된 액정물질을 포함하는 액티브 매트릭스 패널에 있어서,

상기 제1 투명기판이,

다수의 게이트선과,

다수의 소스선과,

상기 게이트선들과 상기 소스선들의 교차점들에 형성된 다수의 화소 박막트랜지스터와,

제1 박막트랜지스터들로 형성되고 상기 게이트선들에 접속된 게이트선 구동회로와,

제2 박막트랜지스터들로 형성되고 상기 소스선들에 접속된 소스선 구동회로, 및 화상 데이터를 평균하기 위한, 제3 박막트랜지스터들로 형성된 데이터 처리회로를 구비하고,

상기 처리회로가, 외부로부터 신호를 받기 위한 전달소자회로를 포함하는 것을 특징으로 하는 액티브 매트릭스 패널.
제 9 항에 있어서, 상기 제1, 제2 및 제3 박막트랜지스터들이 상보형, P형 및 N형중 어느 한가지 형의 박막트랜지스터인 것을 특징으로 하는 액티브 매트릭스 패널.
제1 투명기판과, 그 제1 투명기판의 맞은 편에 배치된 제2 투명기판과, 상기 제1 투명기판과 상기 제2 투명기판 사이에 배치된 액정물질을 포함하는 액티브 매트릭스 패널에 있어서,

상기 제1 투명기판이,

다수의 게이트선과,

다수의 소스선과,

상기 게이트선들과 상기 소스선들의 교차점들에 형성된 다수의 화소 박막트랜지스터와,

제1 박막트랜지스터들로 형성되고 상기 게이트선들에 접속된 게이트선 구동회로와,

제2 박막트랜지스터들로 형성되고 상기 소스선들에 접속된 소스선 구동회로, 및 화상 데이터를 평균하기 위한, 제3 박막트랜지스터들로 형성된 데이터 처리회로를 구비하고,

상기 처리회로가, 외부로 신호를 전송하기 위한 전달소자회로를 포함하는 것을 특징으로 하는 액티브 매트릭스 패널.
제 11 항에 있어서, 상기 제1, 제2 및 제3 박막트랜지스터들이 상보형, P형 및 N형중 어느 한가지 형의 박막트랜지스터인 것을 특징으로 하는 액티브 매트릭스 패널.
제1 투명기판과, 그 제1 투명기판의 맞은 편에 배치된 제2 투명기판과, 상기 제1 투명기판과 상기 제2 투명기판 사이에 배치된 액정물질을 포함하는 액티브 매트릭스 패널에 있어서,

상기 제1 투명기판이,

다수의 게이트선과,

다수의 소스선과,

상기 게이트선들과 상기 소스선들의 교차점들에 형성된 다수의 화소 박막트랜지스터와,

제1 박막트랜지스터들로 형성되고 상기 게이트선들에 접속된 게이트선 구동회로와,

제2 박막트랜지스터들로 형성되고 상기 소스선들에 접속된 소스선 구동회로, 및 화상 데이터를 평균하기 위한, 제3 박막트랜지스터들로 형성된 데이터 처리회로를 구비하고,

상기 처리회로가, 외부로 신호를 송신하고 외부로부터 신호를 수신하기 위한 전달소자회로를 포함하는 것을 특징으로 하는 액티브 매트릭스 패널.
제 13 항에 있어서, 상기 제1, 제2 및 제3 박막트랜지스터들이 상보형, P형 및 N형중 어느 한가지 형의 박막트랜지스터인 것을 특징으로 하는 액티브 매트릭스 패널.
제 1 항에 있어서, 상기 액티브 매트릭스 패널 외측에 기억장치가 제공된 것을 특징으로 하는 액티브 매트릭스 패널.
제 7 항에 있어서, 상기 액티브 매트릭스 패널 외측에 기억장치가 제공된 것을 특징으로 하는 액티브 매트릭스 패널.
제 9 항에 있어서, 상기 액티브 매트릭스 패널 외측에 기억장치가 제공된 것을 특징으로 하는 액티브 매트릭스 패널.
제 11 항에 있어서, 상기 액티브 매트릭스 패널 외측에 기억장치가 제공된 것을 특징으로 하는 액티브 매트릭스 패널.
제 13 항에 있어서, 상기 액티브 매트릭스 패널 외측에 기억장치가 제공된 것을 특징으로 하는 액티브 매트릭스 패널.
화상의 노이즈를 감소시키는 마스크 처리 기능을 가지는 표시장치로서, 제1 투명기판과, 그 제1 투명기판의 맞은 편에 배치된 제2 투명기판과, 상기 제1 투명기판과 상기 제2 투명기판 사이에 배치된 액정물질을 포함하는 표시장치에 있어서,

상기 제1 투명기판이,

다수의 게이트선과,

다수의 소스선과,

상기 게이트선들과 상기 소스선들의 교차점들에 형성된 다수의 화소 박막트랜지스터와,

제1 박막트랜지스터들로 형성되고 상기 게이트선들에 접속된 게이트선 구동회로와,

제2 박막트랜지스터들로 형성되고 상기 소스선들에 접속된 소스선 구동회로와,

제3 박막트랜지스터들을 가지는 기준 클록 발생회로와,

제4 박막트랜지스터들을 가지는 카운터회로, 및

상기 기준 클록 발생회로와 별개이고 상기 게이트선 구동회로와 상기 소스선구동회로중 적어도 하나를 제어하는 클록 발생기를 구비하고,

상기 카운터회로가 상기 기준 클록 발생회로에서 발생된 클록 신호에 의해 제어되고,

상기 카운터회로가 마스크 처리될 화소들의 어드레스를 지정하는 회로인 것을 특징으로 하는 표시장치.
제 22 항에 있어서, 상기 제1, 제2, 제3 및 제4 박막트랜지스터들이 상보형, P형 및 N형중 어느 한가지 형의 박막트랜지스터인 것을 특징으로 하는 표시장치.
제 22 항에 있어서, 상기 표시장치 외측에 기억장치가 제공된 것을 특징으로하는 표시장치.
화상의 노이즈를 감소시키는 마스크 처리 기능을 가지는 표시장치로서, 제1 투명기판과, 그 제1 투명기판의 맞은 편에 배치된 제2 투명기판과, 상기 제1 투명기판과 상기 제2 투명기판 사이에 배치된 액정물질을 포함하는 표시장치에 있어서,

상기 제1 투명기판이,

다수의 게이트선과,

다수의 소스선과,

상기 게이트선들과 상기 소스선들의 교차점들에 형성된 다수의 화소 박막트랜지스터와,

제1 박막트랜지스터들을 가지는 기준 클록 발생회로, 및

제2 박막트랜지스터들을 가지는 카운터회로를 구비하고,

상기 카운터회로가 상기 기준 클록 발생회로에서 발생된 클록 신호에 의해 제어되고,

상기 카운터회로가 마스크 처리될 화소들의 어드레스를 지정하는 회로인 것을 특징으로 하는 표시장치.
화상의 노이즈를 감소시키는 마스크 처리 기능을 가지는 표시장치로서, 제1 투명기판과, 그 제1 투명기판의 맞은 편에 배치된 제2 투명기판과, 상기 제1 투명기판과 상기 제2 투명기판 사이에 배치된 액정물질을 포함하는 표시장치에 있어서,

상기 제1 투명기판이,

다수의 게이트선과,

다수의 소스선과,

상기 게이트선들과 상기 소스선들의 교차점들에 형성된 다수의 화소 박막트랜지스터와,

제1 박막트랜지스터들을 가지는 기준 클록 발생회로, 및

제2 박막트랜지스터들을 가지는 카운터회로를 구비하고,

상기 기준 클록 발생회로의 출력단자가 상기 카운터회로에 직접 접속되어 있고, 상기 카운터회로가 마스크 처리될 화소들의 어드레스를 지정하는 회로인 것을 특징으로 하는 표시장치.
화상의 노이즈를 감소시키는 기능을 가지는 표시장치로서,

기판과,

다수의 화소를 포함하는 표시영역, 및

상기 노이즈를 감소시키도록 마스크 처리될 화소들의 어드레스를 지정하는 회로를 포함하는 회로영역을 포함하고,

상기 표시영역과 상기 회로영역이 상기 기판상에 형성된 것을 특징으로 하는 표시장치.
제 27 항에 있어서, 상기 기판이 투명 기판인 것을 특징으로 하는 표시장치.
제 27 항에 있어서, 상기 표시장치가 액정 패널인 것을 특징으로 하는 표시장치.
제 27 항에 있어서, 상기 표시장치 외측에 기억장치가 제공된 것을 특징으로 하는 표시장치.
화상의 노이즈를 감소시키는 기능을 가지는 표시장치로서,

기판과,

다수의 화소를 포함하는 표시영역, 및

상기 노이즈를 감소시키도록 마스크 처리될 화소들의 어드레스를 지정하는 회로를 포함하는 회로영역을 포함하고,

상기 표시영역과 상기 회로영역이 상기 기판상에 형성되고, 어드레스를 지정하는 상기 회로가 카운터회로인 것을 특징으로 하는 표시장치.
제 31 항에 있어서, 상기 기판이 투명 기판인 것을 특징으로 하는 표시장치.
제 31 항에 있어서, 상기 표시장치가 액정 패널인 것을 특징으로 하는 표시장치.
제 31 항에 있어서, 상기 표시장치 외측에 기억장치가 제공된 것을 특징으로 하는 표시장치.
화상의 노이즈를 감소시키는 기능을 가지는 표시장치로서,

다수의 화소를 포함하는 표시영역과,

상기 노이즈를 감소시키도록 마스크 처리될 화소들의 어드레스를 지정하는 회로와 기준 클록 발생회로를 포함하는 회로영역을 포함하고,

상기 표시영역과 상기 회로영역이 동일 기판상에 형성되고, 어드레스를 지정하는 상기 회로가 카운터회로이며, 그 카운터회로가 상기 기준 클록 발생회로에서 발생되는 클록 신호에 의해 제어되는 것을 특징으로 하는 표시장치.
제 35 항에 있어서, 상기 기판이 투명 기판인 것을 특징으로 하는 표시장치.
제 35 항에 있어서, 상기 표시장치가 액정 패널인 것을 특징으로 하는 표시장치.
제 35 항에 있어서, 상기 표시장치 외측에 기억장치가 제공된 것을 특징으로 하는 표시장치.
화상의 노이즈를 감소시키는 기능을 가지는 표시장치로서,

다수의 화소를 포함하는 표시영역과,

상기 노이즈를 감소시키도록 마스크 처리될 화소들의 어드레스를 지정하는 회로와 기준 클록 발생회로를 포함하는 회로영역을 포함하고,

상기 표시영역과 상기 회로영역이 동일 기판상에 형성되고, 어드레스를 지정하는 상기 회로가 CMOS 회로를 포함하는 카운터회로이며, 그 카운터회로가 상기 기준 클록 발생회로에서 발생된 클록 신호에 의해 제어되는 것을 특징으로 하는 표시장치.
제 39 항에 있어서, 상기 기판이 투명 기판인 것을 특징으로 하는 표시장치.
제 39 항에 있어서, 상기 표시장치가 액정 패널인 것을 특징으로 하는 표시장치.
제 39 항에 있어서, 상기 표시장치 외측에 기억장치가 제공된 것을 특징으로 하는 표시장치.
화상의 노이즈를 감소시키는 마스크 처리 기능을 가지는 표시장치로서,

기판과,

그 기판상에 형성된 다수의 게이트선과,

상기 기판상에 형성된 다수의 소스선과,

상기 게이트선들과 상기 소스선들의 교차점들에 형성된 다수의 화소 박막트랜지스터와,

상기 기판상에 형성되고 제1 박막트랜지스터들을 가지는 기준 클록 발생회로, 및

상기 기판상에 형성되고 제2 박막트랜지스터들을 가지는 카운터회로를 포함하고,

상기 카운터회로가 상기 기준 클록 발생회로에서 발생된 클록 신호에 의해 제어되고,

상기 카운터회로가 마스크 처리될 화소들의 어드레스를 지정하는 회로인 것을 특징으로 하는 표시장치.
제 43 항에 있어서, 상기 제1 및 제2 박막트랜지스터들이 상보형, P형 및 N형중 어느 한가지 형의 박막트랜지스터인 것을 특징으로 하는 표시장치.
제 43 항에 있어서, 상기 기판 외측에 기억장치가 제공된 것을 특징으로 하는 표시장치.
화상의 노이즈를 감소시키는 마스크 처리 기능을 가지는 표시장치로서,

기판과,

그 기판상에 형성된 다수의 게이트선과,

상기 기판상에 형성된 다수의 소스선과,

상기 게이트선들과 상기 소스선들의 교차점들에 형성된 다수의 화소 박막트랜지스터와,

상기 기판상에 형성되고 제1 박막트랜지스터들을 가지는 기준 클록 발생회로, 및

상기 기판상에 형성되고 제2 박막트랜지스터들을 가지는 카운터회로를 포함하고,

상기 기준 클록 발생회로의 출력단자가 상기 카운터회로에 직접 접속되어 있고, 상기 카운터회로가 마스크 처리될 화소들의 어드레스를 지정하는 회로인 것을 특징으로 하는 표시장치,
제 46 항에 있어서, 상기 기판 외측에 기억장치가 제공된 것을 특징으로 하는 표시장치.
화상의 노이즈를 감소시키는 마스크 처리 기능을 가지는 표시장치고서,

기판과,

그 기판상에 형성된 다수의 게이트선과,

상기 기판상에 형성된 다수의 소스선과,

상기 게이트선들과 상기 소스선들의 교차점들에 형성된 다수의 화소 박막트랜지스터와,

상기 기판상에 형성되고 제1 박막트랜지스터들을 가지는 기준 클록 발생회로와,

상기 기판상에 형성되고 제2 박막트랜지스터들을 가지는 카운터회로, 및

상기 기판 외측에 제공되어 표시장치를 제어하는 마이크로프로세싱 유니트를 포함하고,

상기 카운터회로가 상기 기준 클록 발생회로에서 발생된 클록 신호에 의해 제어되고,

상기 카운터회로가 마스크 처리될 화소들의 어드레스를 지정하는 회로인 것을 특징으로 하는 표시장치.
제 48 항에 있어서, 상기 제1 및 제2 박막트랜지스터들이 상보형, P형 및 N형중 어느 한가지 형의 박막트랜지스터인 것을 특징으로 하는 표시장치.
제 48 항에 있어서, 상기 기판 외측에 기억장치가 제공된 것을 특징으로 하는 표시장치.
기판 위에 제공되고 박막트랜지스터를 포함하는 화소 매트릭스와,

상기 기판 외측에 제공된 데이터 버스와,

상기 기판 외측에 제공된 어드레스 버스와,

화상 데이터를 처리하기 위해 상기 기판 위에 제공되고, 박막트랜지스터를포함하는 데이터 처리회로와,

상기 데이터 버스의 입력과 출력 사이를 스위칭하기 위해 상기 기판 위에 제공되고, 박막트랜지스터를 포함하는 입출력 제어회로와,

상기 어드레스 버스에 어드레스를 전송하기 위해 상기 기판 위에 제공되고, 박막트랜지스터를 포함하는 어드레스 버퍼회로와,

상기 기판 외측에 제공된 기억장치, 및

적어도 상기 기억장치로부터 상기 화상 데이터를 읽어내고 그 읽어내어진 화상 데이터를 상기 데이터 처리회로에 출력하기 위해 상기 기판 외측에 제공된 마이크로프로세싱 유니트를 포함하고,

처리된 화상 데이터가 상기 데이터 버스를 통해 상기 기억장치로 전송되고, 상기 어드레스가 상기 어드레스 버스를 통해 상기 기억장치로 전송되는 것을 특징으로 하는 표시장치.
기판 위에 제공되고 박막트랜지스터를 포함하는 화소 매트릭스와,

상기 기판 외측에 제공된 데이터 버스와,

상기 기판 외측에 제공된 어드레스 버스와,

화상 데이터를 평균하기 위해 상기 기판 위에 제공되고, 박막트랜지스터를 포함하는 데이터 처리회로와,

상기 데이터 버스의 입력과 출력 사이를 스위칭하기 위해 상기 기판 위에 제공되고, 박막트랜지스터를 포함하는 입출력 제어회로와,

상기 어드레스 버스에 어드레스를 전송하기 위해 상기 기판 위에 제공되고, 박막트랜지스터를 포함하는 어드레스 버퍼회로와,

상기 기판 외측에 제공된 기억장치, 및

적어도 상기 기억장치로부터 상기 화상 데이터를 읽어내고 그 읽어내어진 화상 데이터를 상기 데이터 처리회로에 출력하기 위해 상기 기판 외측에 제공된 마이크로프로세싱 유니트를 포함하고,

평균된 화상 데이터가 상기 데이터 버스를 통해 상기 기억장치로 전송되고, 상기 어드레스가 상기 어드레스 버스를 통해 상기 기억장치로 전송되는 것을 특징으로 하는 표시장치.