KR100314199B1 - 박막트랜지스터기판과액정표시장치및박막트랜지스터기판의제조방법 - Google Patents

박막트랜지스터기판과액정표시장치및박막트랜지스터기판의제조방법 Download PDF

Info

Publication number
KR100314199B1
KR100314199B1 KR1019980028949A KR19980028949A KR100314199B1 KR 100314199 B1 KR100314199 B1 KR 100314199B1 KR 1019980028949 A KR1019980028949 A KR 1019980028949A KR 19980028949 A KR19980028949 A KR 19980028949A KR 100314199 B1 KR100314199 B1 KR 100314199B1
Authority
KR
South Korea
Prior art keywords
film
ohmic contact
semiconductor active
electrode
silicon compound
Prior art date
Application number
KR1019980028949A
Other languages
English (en)
Other versions
KR19990013971A (ko
Inventor
채기성
Original Assignee
엘지.필립스 엘시디 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지.필립스 엘시디 주식회사 filed Critical 엘지.필립스 엘시디 주식회사
Publication of KR19990013971A publication Critical patent/KR19990013971A/ko
Application granted granted Critical
Publication of KR100314199B1 publication Critical patent/KR100314199B1/ko

Links

Classifications

    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H01L29/66765—Lateral single gate single channel transistors with inverted structure, i.e. the channel layer is formed after the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41733—Source or drain electrodes for field effect devices for thin film transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H01L29/456—Ohmic electrodes on silicon
    • H01L29/458—Ohmic electrodes on silicon for thin film silicon, e.g. source or drain electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Nonlinear Science (AREA)
  • Mathematical Physics (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Optics & Photonics (AREA)
  • Thin Film Transistor (AREA)
  • Liquid Crystal (AREA)

Abstract

본 발명은 소스전극 및 드레인전극과 반도체능동막을 저저항 실리콘화합물막을 개재하여 접속하고, 그들의 전기적 접속을 양호하게 하는 것으로 온전류를 높이는 동시에 반도체능동막과 오믹컨택홀막과의 전기적 접속을 양호하게 하여 오프전류를 적게 한 기술의 제공을 목적으로 한다.
본 발명은 기판 36상에 게이트전극 40과 게이트절연막41이 설치되고, 게이트전극 상측에 게이트절연막을 개재하여 반도체능동막42가 대향하여 설치되고, 반도체능동막상에 한쌍의 오믹컨택막43, 44가 격리하여 설치되고, 각 오믹컨택막 및 상기 오믹컨택막에 이르는 저저항 실리콘화합물45, 47이 설치되고, 소스전극46과 드레인전극48이 저저항 실리콘화합물막 상에 설치되어 있는 것을 특징으로 한다.

Description

박막트랜지스터기판과 액정표시장치 및 박막트랜지스터기판의 제조방법
본 발명은 박막트랜지스터기판과 그것을 구비한 액정표시장치 및 박막트랜지스터기판의 제조방법에 관하고, 소스전극 및 드레인전극과 반도체능동막과의 접속부분을 특수한 구조로 하는 것으로 트랜지스터로서의 특성을 향상시키는 것이 가능한 기술에 관한다.
도6과 도7은 종래의 박막트랜지스터형 액정표시장치에 있어서 게이트배선G와 소스배선S 등의 부분을 기판 상에 구비한 박막트랜지스터 어레이기판의 일 구조예를 나타내는 것이다. 도6과 도7에 나타내는 박막트랜지스터 어레이기판에 있어서 글래스 등의 투명한 기판6 상에 게이트배선G와 소스배선S가 매트릭스상으로 배선되어 있다. 또, 게이트배선G와 소스배선S로 둘러싸인 영역이 화소부1이 되고, 각 화소부1에는 박막트랜지스터3이 설치되어 있다.
도6과 도7에 나타내는 박막트랜지스터3은 에치스토퍼형의 일반적 구성이고, 게이트배선G와 이 게이트배선G에서 인출하여 설치한 게이트전극8 상에 게이트절연막9를 설치하고, 이 게이트절연막9 상에 아몰퍼스실리콘(a-Si)으로 이루어지는 반도체능동막10을 게이트전극8에 대향시켜서 설치하고, 그리고 이 반도체능동막10 상에 도전재료로 이루어지는 드레인전극11과 소스전극12를 서로 대향하게 설치하여 구성되어 있다. 또 반도체능동막10의 양측 상부측에는 인 등의 도너가 되는 불순물을 고농도로 도프한 아몰퍼스실리콘 등의 오믹컨택막10a, 10a가 형성되고, 그들 상의 드레인전극11과 소스전극12의 사이에 개재된 상태로 에칭스토퍼13이 형성되어 있다. 또 드레인전극11의 위에서 드레인전극11의 측면쪽에 걸쳐 투명기판재료로 이루어지는 투명화소전극15가 접속되어 있다.
그리고, 상기 게이트절연막9와 투명화소전극15와 드레인전극11과 소스전극12 등의 위를 덮어 이들 위에 패시베이션막16이 설치되어 있다. 이 패시베이션막16 상에는 도시하지 않은 배향막이 형성되고, 이 배향막 위측에 액정이 설치되어 액티브매트릭스 액정표시장치가 구성되어 있고, 상기 투명화소전극15에 의하여 액정의 분자에 전계를 인가하면 액정분자의 배향제어가 가능하도록 되어 있다.
상기 구조의 액정표시장치에 있어서는, 통상 투명기판6의 뒤측에 백라이트를 설치하고, 이 백라이트에서 나온 빛을 배향제어된 액정이 차단하는가 투과하는가에 의해 사용자에 명암을 인식시키는 구성으로 되어 있다.
그런데, 여기서 예를 들어 투명기판6에 대하여 입사한 빛의 일부가 드레인전극11과 소스전극12 사이의 반도체능동막10에 도달하는 것이 있으면 이 빛에 의해 려기되어 반도체능동막10에 전하가 발생하고, 광전류가 흐르므로 박막트랜지스터를 구동하고 있는 경우에는 회로를 오프(OFF)로 하고 있음에도 불구하고 리크전류가 흐른 것이 되고, 이러한 리크전류가 흐르면 액정구동 시의 오프전류(IOFF)가 증대하게 되어, 액정의 광투과 특성에 악영향을 미칠 우려가 있다.
그렇기 때문에 반도체능동막10에 백라이트의 빛이 도달하지 않도록 반도체능동막10보다도 게이트전극8을 크게 형성하고, 게이트전극8을 차광성의 도전막으로 형성하는 구조가 제안되고 있다.
도8은 이런 종류의 박막트랜지스터구조의 일 예를 나타내는 것으로, 기판20 상에 차광성의 도전재료로 이루어지는 게이트전극21을 설치하고, 이 게이트전극21을 게이트절연막으로 덮고, 게이트절연막22 상에 게이트전극21에 대향시켜 게이트전극21보다 작은 반도체능동막23을 설치하고, 반도체능동막23의 양측부 상에 오믹컨택막24, 24를 설치하고, 한측의 오믹컨택막24 상에 덮이도록 소스전극25를, 다른측의 오믹컨택막24 상에 덮이도록 드레인전극26을 각각 설치하여 박막트랜지스터27이 구성되어 있다.
도8에 나타내는 구조에서는, 게이트전극21이 차광층이 되므로 반도체능동막23에 백라이트의 빛이 입사되는 것을 방지하는 동시에 소스전극25 및 드레인전극26과 반도체능동막23과의 양호한 전기적 컨택을 오믹컨택막24, 24로 확보하는 것이 가능하다.
그러나, 도8에 나타내는 구조에서는 박막트랜지스터로서의 오프전류(IOFF)와 온전류(ION)을 측정하면 도10의 곡선a에 나타내는 바와 같이 되고, 오프전류의 수치를 충분히 낮게 할 수 없는 문제점이 있었다. 이 원인을 본 발명자들이 연구한 결과, 도8에 나타내는 구조에 있어서, 전계가 강하게 부여되는 반도체능동막23의 소스전극25측 단부와 소스전극25가, 혹은 반도체능동막23의 드레인전극26측 단부와 드레인전극26이 도8의 e부분에서 직접 접하고 있기 때문에 홀 블록킹 효과를 충분히 얻을 수 없는 것이 원인으로 생각되어진다.
이어서, 도9는 종래의 박막트랜지스터의 다른 구조예를 나타내는 것으로, 이 예의 박막트랜지스터28에서는 반도체능동막23의 단부와 그 측쪽의 게이트절연막22에 덮이도록, 즉 소스전극25의 하부측으로 소스전극25에 적층되는 형상으로 오믹컨택막29가 설치되는 동시에 드레인전극26의 하부측으로 드레인전극26에 적층되는 형상으로 오믹컨택막29가 설치되어 구성되어 있다.
그러나, 도9에 나타내는 구조에서는 박막트랜지스터로서의 오프전류(IOFF)와 온전류(ION)을 측정하면 도10의 곡선b로 나타내는 바와 같이 되고, 오프전류의 수치는 충분히 낮게 할 수 있지만, 온전류의 수치를 크게 하는 것이 불가능한 문제가 있었다.
이것은 도9에 나타내는 구조의 박막트랜지스터28을 제조하는 경우, 게이트절연막22 상에 반도체능동막23을 형성하기 위하여 일단 게이트절연막22의 상면 전부에 반도체능동막23을 형성하기 위한 막 형성을 실시하고, 이 막을 패터닝하여 원하는 크기의 아일랜드형상의 반도체능동막23으로 할 때에 반도체능동막23의 상면이 오염되기 쉽고, 이 후에 오믹컨택막29를 성막하여도 반도체능동막23과 오믹컨택막29와의 전기적인 접속을 충분히 얻을 수 없다고 하는 것이 원인으로 생각되어진다.
본 발명은 상기 사정을 고려한 것으로 소스전극 및 드레인전극과 반도체능동막을 직접 접속하지 않도록 하여 저저항 실리콘화합물막을 개재하여 접속하고, 그들의 전기적 접속을 양호하게 하는 것으로 온전류를 높이는 동시에 반도체능동막과 오믹컨택막과의 전기적 접속을 양호하게 하여 오프전류를 적게 하도록 한 박막트랜지스터와 그것을 구비한 액정표시장치를 제공하는 것 및 그러한 구조의 박막트랜지스터의 제조방법을 제공하는 것을 목적으로 한다.
도1은 본 발명에 관한 실시예1의 액정표시장치와 박막트랜지스터의 단면도이다.
도2는 도1에 나타내는 박막트랜지스터의 제조방법을 설명하는 것으로, 도2a는 기판 상에 게이트전극과 게이트절연막과 반도체능동막과 오믹컨택막을 형성한 상태를 나타내는 단면도, 도2b는 오믹컨택막 상에 저저항 실리콘화합물막과 도전막을 형성한 상태를 나타내는 단면도, 도2c는 박막트랜지스터의 단면도이다.
도3은 본 발명에 관한 실시예2의 액정표시장치와 박막트랜지스터의 단면도이다.
도4는 도3에 나타내는 박막트랜지스터의 제조방법을 설명하기 위한 것으로, 도4a는 기판 상에 게이트전극과 게이트절연막과 반도체능동막과 오믹컨택막을 형성한 상태를 나타내는 단면도, 도4b는 오믹컨택막 상에 실리사이드 준비박막을 형성한 상태를 나타내는 단면도, 도4c는 열처리에 의하여 저저항 실리콘화합물막을 형성한 상태를 나타내는 단면도, 도4d는 박막트랜지스터의 단면도이다.
도5는 실시예에서 얻은 박막트랜지스터의 온전류와 오프전류의 특성을 나타내는 도이다.
도6은 종래의 액정표시장치의 일 예인 화소부의 평면약도이다.
도7은 동 액정표시장치의 단면도이다.
도8은 종래의 박막트랜지스터의 일 예를 나타내는 단면도이다.
도9는 종래의 박막트랜지스터의 다른 예를 나타내는 단면도이다.
도10은 종래의 각 예의 박막트랜지스터의 온전류와 오프전류의 특성을 병기하여 나타내는 도이다.
도면의 주요부분에 대한 부호의 설명
T, T2 박막트랜지스터
30, 60 액정표시장치
31, 61 박막트랜지스터어레이기판
32, 62 대향기판
33, 63 액정층
35 화소전극
36 기판
40 게이트전극
41 게이트절연막
42 반도체능동막
43, 44 오믹컨택막
45, 47, 64, 65 저저항 실리콘화합물막
46, 66 소스전극
48, 68 드레인전극
본 발명은 상기 과제를 해결하기 위하여, 기판 상에 게이트전극이 설치되고, 상기 게이트전극을 덮어 상기 기판 상에 게이트절연막이 설치되고, 상기 게이트전극 상측에 상기 게이트절연막을 개재하여 반도체능동막이 대향하여 설치되고, 상기 반도체능동막상에 한쌍의 오믹컨택막이 격리하여 설치되고, 각각의 오믹컨택막 및 상기 오믹컨택막과 중첩하는 반도체능동막 부분을 덮도록 오믹컨택막에서 상기 게이트절연막에 이르는 저저항 실리콘화합물막이 설치되고, 소스전극과 드레인전극이 상기 저저항 실리콘화합물막 상에 설치되어 있는 것을 특징으로 한다.
이러한 구성에 의하여 소스전극 및 드레인전극과 반도체능동막이 부분적으로 직접 접하는 것이 없어지고, 소스전극 및 드레인전극과 반도체능동막과의 접속이 오믹컨택막과 저저항 실리콘화합물막을 개재하여 접속되므로, 오프전류를 작게 하는 것이 가능하다.
또 반도체능동막의 상면측에만 오믹컨택막이 적층되어 있으면 반도체능동막과 오믹컨택막을 적층한 후 양자를 패터닝에 의하여 필요한 형상으로 가공할 수 있으므로 적층 형성한 반도체능동막과 오믹컨택막과의 전기적인 접속을 충분히 취하는 것이 가능하고, 온전류도 충분히 높이는 것이 가능하다.
또, 본 발명에 관한 액정표시장치는 상기 과제를 해결하기 위하여 앞서 기재한 박막트랜지스터기판을 액정층을 협지하는 한쌍의 기판 중 한쪽 기판으로 한 것을 특징으로 한다.
이러한 구성으로 하는 것에 의하여 앞서 기재한 오프전류가 작고 온전류가 큰 박막트랜지스터를 구비한 액정표시장치를 제공할 수 있다.
이어서, 본 발명 방법은 기판 상에 게이트전극을 형성하고, 상기 게이트전극을 덮는 게이트절연막, 반도체막 및 불순물을 첨가한 불순물 반도체막을 순서대로 연속하여 성막하고, 상기 반도체막 및 불순물 반도체막에서 상기 게이트전극 상측으로 게이트전극과 대향시켜 반도체능동막 및 불순물 반도체막을 소망의 형상으로 에칭 형성하고, 상기 반도체능동막, 불순물 반도체막 및 상기 게이트절연막을 덮어 저저항 실리콘화합물막과 전극막을 순서대로 연속하여 성막하고, 상기 불순물 반도체막, 저저항 실리콘화합물막 및 전극막을 에칭하여 한쌍의 격리한 오믹컨택층 및 각각의 오믹컨택층에서 상기 게이트절연막에 이르게 적층한 저저항 실리콘화합물막 및 소스전극 등에 적층한 실리콘화합물막 및 드레인전극을 형성하는 것을 특징으로 한다.
이러한 방법으로 박막트랜지스터를 제조하는 것에 의하여 소스전극 및 드레인전극과 반도체능동막을 직접 접촉시키는 것은 없어지고, 소스전극 및 드레인전극과 반도체능동막과의 접속을 오믹컨택막과 저저항 실리콘화합물막을 개재하여 접속할 수 있으므로, 오프전류를 적게 할 수 있는 박막트랜지스터를 얻는 것이 가능하다.
반도체능동막의 상면에만 오믹컨택막을 적층하면 반도체능동막과 오믹컨택층을 적층하고나서 양자를 패터닝하여 필요한 형상으로 가공할 수 있으므로 반도체능동막과 오믹컨택막과의 전기적 접속을 충분히 취하는 것이 가능하고, 온전류를 높이는 것이 가능하다.
본 발명 방법에 있어서 기판 상에 게이트전극을 형성하고, 상기 게이트전극을 덮는 게이트절연막, 반도체막 및 불순물을 첨가한 불순물 반도체막을 순서대로 연속하여 성막하고, 상기 반도체막 및 불순물 반도체막에서 상기 게이트전극 상측으로 게이트전극과 대향시켜 반도체능동막 및 불순물 반도체막을 소망의 형상으로 에칭 형성하고, 상기 반도체능동막, 불순물 반도체막 및 상기 게이트절연막을 덮어 금속막을 형성하는 동시에 가열하여 상기 반도체능동막 및 불순물 반도체막에 접촉하는 상기 금속막 부분에 저저항 실리콘화합물막을 형성하고, 상기 금속막을 에칭 제거하여 상기 저저항 실리콘화합물막만을 남기고, 상기 반도체능동막, 불순물 반도체막 및 남은 저저항 실리콘화합물막을 덮어 전극막을 성막하고, 상기 불순물 반도체막, 저저항 실리콘화합물막 및 전극막을 에칭하여 한쌍의 격리한 오믹컨택막 및 각각의 오믹컨택막에서 상기 게이트절연막에 이르는 소스전극 및 드레인전극을 형성하는 것을 특징으로 한다.
게이트절연막 상에 반도체능동막과 오믹컨택막을 연속성막하면 양자의 계면을 청정화한 상태에서 양자를 적층할 수 있으므로 양막의 전기적 접합상태를 양호하게 할 수 있다.
또 반도체능동막과 오믹컨택막을 덮는 저저항 실리콘화합물준비막에 열처리를 실시하여 원소의 상호 확산을 행하는 것으로 반도체능동막 및 오믹컨택막을 덮는 저저항 실리콘화합물막을 형성할 수 있다. 그리고, 이 저저항 실리콘화합물막 상에 소스전극 혹은 드레인전극을 형성하는 것으로 저저항 실리콘화합물막을 개재하여 반도체능동막에 접속하고, 반도체능동막에 직접 접촉하는 것 없는 소스전극과 드레인전극을 형성할 수 있다.
*발명의 실시 형태*
이하에 본 발명의 각 실시형태를 상세히 설명하지만, 본 발명은 이들의 실시 형태에 한정되지 않는다.
도1은 본 발명에 관한 액정표시장치 제1형태의 요부를 나타내는 것으로, 이 예의 액정표시장치30은 박막트랜지스터 어레이기판31과, 이 박막트랜지스터 어레이기판31에 평행하게 격리하여 설치된 투명한 대향기판32과, 상기 박막트랜지스터 어레이기판31과 대향기판32의 사이에 봉입된 액정층33을 구비하여 구성되어 있다.
상기 박막트랜지스터어레이기판31에는 도6에 나타낸 종래의 구조와 마찬가지로 종열인 다수의 소스배선과 횡열인 다수의 게이트배선이 대향기판32의 상면측에서 평면으로 본 경우에 매트릭스상이 되도록 배열 형성되고, 소스배선과 게이트배선으로 둘러싸인 다수 영역의 각각이 화소부로 되고, 각 화소부에 대응하는 영역에 각각 ITO(인듐산화물) 등의 투명도전재료로 이루어지는 화소전극35가 형성되는 동시에 각 화소전극35의 근방에 박막트랜지스터T가 설치되어 있다.
도1은 소스배선과 게이트배선으로 둘러싸인 1개의 화소부에 대응하는 영역에설치된 박막트랜지스터T 부분과 그 주위 부분을 확대하여 나타내는 단면도로 박막트랜지스터어레이기판31에는 화소부의 다수개가 정렬형성되어 액정표시장치30으로서의 표시화면이 구성되어 있다.
이 형태의 박막트랜지스터어레이기판31에 있어서는 각 화소부에서 기판36 상에 Cr, Mo 등의 차광성 도전재료로 이루어지는 게이트전극40이 설치되고, 이 게이트전극40과 기판36을 덮어 게이트절연막41이 설치되고, 게이트전극40 상의 게이트절연막41 상에 게이트전극40보다도 작은 반도체능동막42가 적층되고, 이 반도체능동막42의 양단부 상에 n+층 등으로 이루어지는 오믹컨택막43, 44가 반도체능동막42의 단부와 위치를 맞추고, 반도체능동막42의 중앙부측에 간격을 두어 상호 격리하여 적층되어 있다. 여기서 상기 기판36의 하측에 설치되는 백라이트의 빛을 반도체능동막42에 입사시키지 않도록 게이트전극40은 반도체능동막42보다도 폭 및 안길이 모두 크게 형성되어 있다.
이어서 도1의 좌측(도1에 나타내는 화소전극35에서 떨어진 측)에 있는 오믹컨택막43의 상면과 좌측면과 그 아래의 반도체능동막42의 좌측면과 그들에 연속하는 게이트절연막41 상면의 일부분을 덮고, 즉 반도체능동막42와 오믹컨택막43이 겹치는 부분(중첩부분)을 덮고 a-Si：n+층, 크롬실리사이드 등으로 이루어지는 저저항 실리콘화합물막45가 설치되고, 그 위에 Al 혹은 Al합금 등의 도전성이 좋은 금속재료로 이루어지는 소스전극46이 형성되어 있다. 또 도1의 우측(도1에 나타내는 화소전극35에 가까운 측)에 있는 오믹컨택막44의 상면과 우측면과 그 아래의 반도체능동막43의 우측면과 그들에 연속하는 게이트절연막41의 상면의 일부분을 덮고,즉, 반도체능동막42와 오믹컨택막43의 중첩부분을 덮어 n+층으로 이루어지는 저저항 실리콘화합물막47이 설치되고, 그 위에 Al 등의 도전성이 좋은 금속재료로 이루어지는 드레인전극48이 형성되어 있다.
또 이들 각 막의 위에는 이들을 덮어 패시베이션막49가 설치되고, 드레인전극47의 우측 단부상의 패시베이션막49 상에는 화소전극35가 형성되어 있고, 이 화소전극35는 패시베이션막49에 형성된 콘택홀(도통홀)50에 설치한 접속도체부51을 개재하여 드레인전극48에 접속되어 있다.
한편, 박막트랜지스터어레이기판31에 대하여 설치되어 있는 대향기판32의 액정측에는 대향기판32 측에서 순서대로 칼라필터52와 공통전극막53이 적층되어 있다. 상기 칼라필터52는 표시에 기여하지 않는 박막트랜지스터부분이나 게이트배선부분 및 소스배선부분을 덮어 가리기 위한 블랙매트릭스54와, 화소전극35를 설치한 화소영역에서 표시에 기여하는 부분을 통과하는 빛을 투과시키고, 또 칼라표시를 하기 위한 칼라 화소부55를 주체로하여 구성되어 있다. 이들의 칼라 화소부55는 액정표시장치가 칼라표시의 구조인 경우에 필요하게 되고, 화소부마다 설치되어 있지만 인접하는 화소부에서 색만 달라지게 되듯이, 예를 들면 R(적), G(녹), B(청)의 3원색이 색의 치우침이 없도록 규칙적으로 혹은 랜덤하게 배치된다.
또, 도1에 나타내는 단면 구조에서는 박막트랜지스터어레이기판31의 액정측과 대향기판32의 액정측에 설치되는 배향막은 생략하고 있고, 또 박막트랜지스터어레이기판31의 외측과 대향기판32의 외측에 설치되는 편광판을 생략하고 있다.
도1에 나타내는 구조에서는 소스전극46 및 드레인전극48은 저저항 실리콘화합물45, 47을 개재하고, 또 반도체능동막 상의 오믹컨택막43, 44를 개재하여 반도체능동막42에 접속되어 있고, 소스전극46 및 드레인전극48과 반도체능동막42이 직접 접촉하지 않으므로 홀 블록킹효과를 확실하게 얻을 수 있는 동시에 소스전극46 및 드레인전극48을 구성하는 Al 혹은 Al합금 등의 도전성이 좋은 금속재료가 반도체능동막42 속으로 확산할 우려가 없기 때문에 박막트랜지스터T에서 오프전류를 낮게 하는 것이 가능하다.
이어서, 반도체능동막42 상에 오믹컨택막43, 44를 적층하는 경우에 도1에 나타내는 구조라면, 진공성막장치에서 꺼내지 않고도 연속성막이 가능하므로 반도체능동막42와 오믹컨택막43, 44와의 계면의 전기적인 접합상태도 양호한 것으로 하는 것이 가능하다. 따라서, 이 형태의 박막트랜지스터T는 온전류도 양호한 수치로 하는 것이 가능하다.
이어서, 도1에 나타내는 구조의 박막트랜지스터T를 제조하는 방법의 일 예에 관하여 도2를 기초로 설명한다.
도2a에 나타내는 기판36을 준비했다면, 이 기판 상에 스퍼터장치 등의 성막장치에 의하여 Cr, Mo 등의 차광성인 도전성 금속재료제의 도전막을 형성하고, 이어서 레지스트를 도포하여 패턴 노광하고, 에칭에 의하여 불필요한 부분을 제거한 후에 레지스트를 박리하는 패터닝을 실시하고, 기판 상에 게이트배선(도시하지 않음)의 다수를 평행하게 형성하는 동시에 화소부에 상당하는 각 위치에 각각 게이트배선에 접속하는 게이트전극40을 형성한다.
게이트전극40을 형성했다면, 재차 성막장치에 의해 게이트배선과게이트전극40을 덮도록 SiNx등의 절연재료제로 게이트절연막41을 형성하고, 이어서 게이트전극40 상의 게이트절연막41에 있어서 게이트전극40과 대향하는 위치에 게이트전극40보다도 작은 아일랜드 형상의 반도체능동막42와 오믹컨택막43a를 연속 성막한다. 이들 반도체능동막42와 오믹컨택막43a를 형성할 때에는 이들 막의 재료가 되는 막을 게이트절연막41 상의 전면에 성막장치에 의하여 연속 증착한 후에 불필요한 부분을 에칭에 의하여 제거하고 남긴 부분을 반도체능동막42와 오믹컨택막43a로 하면 좋다.
이어서 도2b에 나타내는 바와 같이 상기 오믹컨택막43a 상과 게이트절연막41 상을 덮도록 반도체 재료 속에 인 원소 등을 첨가한 n+층 등의 저저항 실리콘화합물막50을 성막하고, 이어서 그들 위에 Al 혹은 Al합금 등의 도전성 금속재료로 이루어지는 도전막51을 성막한다. 이 때에 저저항 실리콘화합물막50과 도전막51을 성막장치로 동일 진공분위기 중에서 연속 성막하면, 저저항 실리콘화합물막50과 도전막51과의 계면에 불순물 등을 개재시키는 것 없이 양자를 전기적으로 양호한 상태로 결합 형성할 수 있다.
이어서 반도체능동막42의 중앙부분의 상부를 에칭에 의하여 제거하고, 도2c에 나타내는 바와 같이 반도체능동막42의 중앙부분 상의 오믹컨택막43a와 저저항 실리콘화합물막50과 도전막51을 제거하는 것으로 반도체능동막42의 양단부분 상에 상호 격리하여 오믹컨택막43, 44를 형성하고, 각 오믹컨택막 상에 피복된 형태의 저저항 실리콘화합물45, 47과 소스전극46과 드레인전극48을 형성하는 것이 가능하고, 도2c에 나타내는 바와 같이 반도체능동막42와 오믹컨택막43, 44와의 중첩부분을 저저항 실리콘화합물막45, 47로 덮는 구조의 박막트랜지스터T를 얻는 것이 가능하다.
또 소스배선에 관하여는 도면에 기재하지 않지만 게이트절연막41 상에 소스전극46을 형성하는 경우의 성막 시 및 에칭 시에 동시 형성하면 좋다.
이상 설명한 방법에 의하여 박막트랜지스터T를 제조하면, 반도체능동막42와 그 위에 형성되는 오믹컨택막43a는 연속 성막하는 것이 가능하고, 성막장치 내의 진공분위기를 깨지않고 동등한 진공분위기에서 양층을 연속하여 적층하는 것이 가능하므로 반도체능동막42와 그 위에 형성하는 오믹컨택막43a와의 접합계면에 불순물 등을 혼입시키는 것 없이 양자를 양호한 전기적 접합상태에서 접합형성하는 것이 가능하다. 또, 저저항 실리콘화합물막45와 소스전극46과의 접합계면의 전기적 접합상태와, 저저항 실리콘화합물막47과 드레인전극48과의 접합계면의 전기적 상태를 모두 양호하게 할 수 있다. 또, 도2c에 나타내는 구조에서는 소스전극46이 반도체능동막42에 직접 접하고 있는 부분이 없는 동시에 드레인전극47이 반도체능동막42에 직접 접하고 있는 부분도 없으므로 박막트랜지스터T에서 오프전류를 작게 하는 것이 가능하다.
이러한 것으로 온전류가 높고, 오프전류가 작은 트랜지스터 특성이 우수한 박막트랜지스터T를 구비한 박막트랜지스터기판을 얻는 것이 가능하다.
이어서, 도3은 본 발명에 관한 액정표시장치의 제2형태의 요부를 나타내는 것으로, 이 예의 액정표시장치60은 박막트랜지스터어레이기판61과, 이 박막트랜지스터어레이기판61에 평행하게 격리하여 설치된 투명한 대향기판62와, 상기 박막트랜지스터어레이기판61과 대향기판62와의 사이에 봉입된 액정층63을 구비하여 구성되어 있다.
상기 박막트랜지스터어레이기판61에는 도6에 나타낸 종래의 구조와 마찬가지로 종열인 다수의 소스배선과 횡열인 다수의 게이트배선이 대향기판62의 상면측에서 평면으로 본 경우에 매트릭스상이 되도록 배열 형성되고, 소스배선과 게이트배선으로 둘러싸인 다수 영역의 각각이 화소부로 되고, 각 화소부에 대응하는 영역에 각각 ITO(인듐산화물) 등의 투명도전재료로 이루어지는 화소전극35가 형성되는 동시에 각 화소전극35의 근방에 박막트랜지스터T2가 설치되어 있다.
도3은 소스배선과 게이트배선으로 둘러싸인 1개의 화소부에 대응하는 영역에 설치된 박막트랜지스터T2의 부분과 그 주위부분을 확대하여 나타내는 것으로, 박막트랜지스터어레이기판61에는 화소부의 다수개가 정렬 형성되어 액정표시장치60로서의 표시화면이 구성되어 있다.
이 형태의 박막트랜지스터어레이기판61에 있어서는 각 화소부에서 기판36 상에 Cr, Mo 등의 차광성인 도전성 재료로 이루어지는 게이트전극40이 설치되고, 이 게이트전극40과 기판36을 덮어 게이트절연막41이 설치되고, 게이트전극40 상의 게이트절연막41 상에 게이트전극40보다도 작은 반도체능동막42가 적층되고, 이 반도체능동막42의 양단부 상에 n+층 등으로 이루어지는 오믹컨택층43, 44가 반도체능동막42의 단부와 위치를 맞추고, 반도체능동막42의 중앙부측에 간격을 두어 상호 격리하여 적층되어 있다. 여기서 상기 기판36의 하측에 설치되는 백라이트의 빛을 반도체능동막42로 입사시키지 않도록 게이트전극40은 반도체능동막42보다도 폭 및 안길이 모두 크게 형성되어 있다.
이어서, 도3의 좌측(도3에 나타내는 화소전극35에서 떨어진 쪽)에 있는 오믹컨택막43의 상면과 좌측면과 그 아래의 반도체능동막42의 좌측면을 덮고, 바꿔말하면 반도체능동막42와 오믹컨택막43의 겹치는 부분(중첩부분)을 덮는 실리사이드막 등으로 이루어지는 저저항 실리콘화합물64가 설치되고, 그 위에 저저항 실리콘화합물막64를 덮고 그것에 인접하는 게이트절연막41의 일부에 적층된 Al 혹은 Al합금 등의 도전성이 좋은 금속재료로 이루어지는 소스전극66이 형성되어 있다.
또, 도3의 우측(도3에 나타내는 화소전극35에 가까운 쪽)에 있는 오믹컨택막44의 상면과 우측면과 그 아래의 반도체능동막42의 우측면을 덮고, 즉 반도체능동막42와 오믹컨택막44의 중첩부분을 덮는 실리사이드막 등으로 이루어지는 저저항 실리콘화합물막65가 설치되고, 또 그 위에 Al 혹은 Al합금 등의 도전성이 좋은 금속재료로 이루어지는 드레인전극68이 형성되어 있다.
여기서 상기 실리사이드막이란 Mo, Cr, W, Ta, Pt, Nb, Zr, Ni 등의 금속원자를 Si막에 확산시켜서 형성된 것이지만, 그 중에서도 Mo를 확산시킨 몰리브덴실리사이드가 바람직하다.
더하여 이들 각 막의 위에는 이들을 덮고 패시베이션69가 설치되고, 드레인전극68의 우측부상의 패시베이션막69 위에는 화소전극35가 형성되어 있고, 이 화소전극35는 패시베이션막69에 형성된 콘택홀70에 설치된 접속도체부71을 개재하여 드레인전극68에 접속되어 있다.
한편, 박막트랜지스터 어레이기판61에 대하여 설치되어 있는 대향기판62의 액정측에는 대향기판62 측에서 순서대로 칼라필터52와 공통전극막53이 적층되어 있다. 상기 칼라필터52는 표시에 기여하지 않는 박막트랜지스터부분이나 게이트배선부분 및 소스배선부분을 덮어 가리기 위한 블랙매트릭스54와, 화소전극35를 설치한 화소영역에서 표시에 기여하는 부분을 통과하는 빛을 투과시키고, 또 칼라표시를 하기 위한 칼라화소부55를 주체로서 구성되어 있다. 이들의 칼라 화소부55는 액정표시장치가 칼라표시의 구조인 경우에 필요하게 되고, 화소부마다 설치되어 있지만 인접하는 화소부에서 색만 달라지게 되듯이, 예를 들어 R(적), G(녹), B(청)의 3원색인 것이 색 겹침이 없도록 규칙적으로 혹은 랜덤하게 배치된다.
또, 도3에 나타내는 단면구조에서는 박막트랜지스터어레이기판61의 액정측과 대향기판62의 액정측에 설치되는 배향막은 생략하고, 또 박막트랜지스터어레이기판61의 외측과 대향기판62의 외측에 설치되는 편광판도 생략하고 있다.
도3에 나타내는 구조에서는 소스전극66 및 드레인전극68은 실리사이드막으로 이루어지는 저저항 실리콘화합물막64, 66를 개재하고, 또 반도체능동막 상의 오믹컨택막43, 44을 개재하여 반도체능동막42에 접속되어 있고, 소스전극66 및 드레인전극68과 반도체능동막42가 직접 접촉하지 않으므로, 홀 블록킹효과를 확실히 얻을 수 있는 동시에 소스전극66 및 드레인전극68을 구성하는 Al 혹은 Al합금 등의 도전성이 좋은 금속재료가 반도체능동막42 속으로 확산할 우려가 없으므로 박막트랜지스터T2에서 오프전류를 낮게 하는 것이 가능하다.
이어서, 반도체능동막42 상에 오믹컨택막43, 44를 적층하는 경우에 성막장치에서 꺼내지않아도 연속 성막할 수 있으므로 반도체능동막42와 오믹컨택막43, 44와의 전기적인 접합 상태도 양호하게 하는 것이 가능하다. 따라서 이 형태의 박막트랜지스터T2는 온전류도 양호한 수치로 하는 것이 가능하다.
이어서 도3에 나타내는 구조의 박막트랜지스터T2를 제조하는 방법의 일 예에 관하여 도4를 기초하여 설명한다.
도4a에 나타내는 기판36을 준비했다면 이 기판 상에 스퍼터장치 등의 성막장치에 의한 Cr, Mo 등 도전성 금속재료제의 도전막을 형성하고, 이어서 레지스터를 도포하여 패턴 노광하고, 에칭에 의하여 불필요한 부분을 제거한 후에 레지스트를 박리하는 패터닝을 실시하고, 게이트배선(도시하지 않음)의 다수개를 평행하게 형성하는 동시에 화소부에 상당하는 각 위치에 각각 게이트배선에 접속하는 게이트전극40을 형성한다.
게이트전극40을 형성했다면, 다시 성막장치에 의하여 게이트배선과 게이트전극40을 덮도록 SiNx등 절연재료제의 게이트절연막41을 형성하고, 이어서 게이트전극40 상의 게이트절연막41에서 게이트전극40과 대향하는 위치에 게이트전극40보다도 작은 아일랜드형상의 반도체능동막42와 오믹컨택막43a를 형성한다. 이들 반도체능동막42와 오믹컨택막43a를 형성할 때에는 이들 막의 재료가 되는 막을 게이트절연막41 상의 전면에 성막장치에 의하여 연속적층한 후에 불필요한 부분을 에칭에 의하여 제거하고 남은 부분을 반도체능동막42와 오믹컨택막43a로 하면 좋다.
이어서, 도4b에 나타내는 바와 같이, 상기 오믹컨택막43a 상과 게이트절연막41 상을 덮도록 Mo, Ta, W, Cr, Pt, Nb, Zr, Ni 등으로 이루어지는 실리사이드준비박막80을 형성하고 열처리한다. 이 열처리에 의하여 반도체능동막42의 양측면 부분에서 실리사이드준비박막80에 접촉한 부분에 실리사이드막81을 생성한다. 그리고 열처리 후, 예를들면 요소산, 불산 및 초산혼합액으로 이루어지는 에칭액을 사용하여 선택적으로 제거하는 수단으로 저저항 실리콘화합물준비박막(실리사이드준비박막)80을 제거하는 처리를 실시하면 게이트절연막41 상에 적층된 저저항 실리콘화합물 준비박막80의 부분은 제거되고, 실리사이드막81로 된 부분만이 에칭되지 않고 잔류하므로 도4c에 나타내는 바와 같이 오믹컨택막43a와 반도체능동막42를 둘러싼 실리사이드막81을 얻을 수 있다.
계속하여 상기 실리사이드막81 상과 게이트절연막41 상에 Al 혹은 Al합금 등의 도전성 금속재료로 이루어지는 도전막을 성막한다.
이어서, 반도체능동막42의 중앙부 상측부분을 상기 포토리소그래피기술을 이용하여 제거하고, 도4d에 나타내는 바와 같이 반도체능동막42의 중앙부분 상의 오믹컨택막43a와 실리사이드막81과 도전막을 제거하는 것으로 반도체능동막42의 양단부분 상에 오믹컨택막43, 44를 형성하고, 각 실 리사이드막 상에 피복된 형태의 소스전극66과 드레인전극68을 형성하는 것이 가능하고, 도4d에 나타낸 구조인 박막트랜지스터T2를 얻는 것이 가능하다.
또, 소스배선에 관해서는 도면에 기재하지 않았지만, 게이트절연막41 상에 소스전극46을 형성하는 경우의 성막시 및 에칭시에 동시에 형성하면 좋다.
이상 설명한 방법에 의하여 박막트랜지스터T2를 제조하면, 반도체능동막42와 그 위에 형성하는 오믹컨택막43a는 연속성막이 가능하고, 다시말하면 성막장치내의 진공분위기를 깨지 않고 동등한 진공분위기에서 양층을 연속하여 적층하는 것이 가능하므로 반도체능동막42와 그 위에 형성하는 오믹컨택막43a와의 접합계면에 불순물 등을 혼입시키는 것 없이 양자를 양호한 전기적인 접합상태로 접합 형성하는 것이 가능하다. 또 도4d에 나타내는 구조에서는 소스전극66이 반도체능동막42에 접하고 있는 부분이 없는 동시에 드레인전극68이 반도체능동막42에 접하고 있는 부분도 없으므로 박막트랜지스터T2로서의 오프전류를 작게 하는 것이 가능하다.
이러한 것으로 온전류가 높고, 오프전류가 낮은 트랜지스터 특성이 우수한 박막트랜지스터T2를 얻는 것이 가능하다.
〔실시예〕
(실시예1)
투명한 글래스기판상에 폭 13㎛인 도1에 나타내는 장방형상의 게이트전극을 Cr막으로 형성하고, 그 위를 SiNx의 게이트절연막으로 덮고, 더하여 게이트전극 중앙부분 상의 게이트절연막 상에 폭 9㎛의 장방형상의 a-Si으로 이루어지는 반도체막을 형성하고, 그 양단부상에 인을 도프한 n+ a-Si층으로 이루어지는 폭 3㎛의 오믹컨택막을 각각 형성하고, 더하여 이 오믹컨택막을 덮도록 인(P)을 도프한 n+ a-Si층으로 이루어지는 저저항 실리콘화합물막을 적층하고, 또 그 위에 Al으로 이루어지는 소스전극과 드레인전극을 적층하여 도1에 나타내는 단면구조의 박막트랜지스터를 제조했다.
얻어진 박막트랜지스터의 오프전류(IOFF)와 온전류(ION)을 측정한 결과를 도5에 나타낸다.
도5에 나타내는 곡선이 표시하는 오프전류 및 온전류와 도10에 나타내는 종래 구조의 오프전류 및 온전류와 비교하면, 도1에 나타내는 구조를 채용하는 것으로 오프전류를 낮게, 온전류를 높게 할 수 있다는 것이 명백하게 되었다.
(실시예2)
투명한 글래스기판 상에 폭 13㎛의 도3에 나타내듯이 장방형의 게이트전극을 Cr막으로 형성하고, 그 위를 SiNx의 게이트절연막으로 덮고, 더하여 게이트전극 중앙부분 상의 게이트절연막 상에 폭 9㎛의 장방형의 a-Si으로 이루어지는 반도체능동막을 형성하고, 그 양단부 상에 인을 도프한 n+ a-Si층으로 이루어지는 폭 3㎛의 오믹컨택막을 형성하고, 또 이 오믹컨택막의 상면과 측면과 그 아래의 반도체능동막의 측면을 덮도록 Mo의 실리사이드막으로 이루어지는 저저항 실리콘화합물막을 형성하고, 또 그 위에 Al으로 이루어지는 소스전극과 드레인전극을 적층하여 도3에 나타내는 단면구조의 박막트랜지스터를 제조하였다.
또 실리사이드막을 형성할 때에는, 반도체능동막과 오믹컨택막을 적층한 후에 이들을 덮어 Mo의 저저항 실리콘화합물준비박막(실리사이드준비막)을 형성하고, 그 후에 280℃로 가열하는 열 처리를 실시하여 원소 확산을 행하고, 그 후에 저저항 실리콘화합물준비박막을 에칭액으로 제거하는 동시에 반도체능동막의 중앙부상의 실리사이드막을 에칭 제거하고, 더하여 그 아래의 오믹컨택막을 에칭 제거하는 것으로 실시하였다.
얻어진 박막트랜지스터의 오프전류(IOFF)와 온전류(ION)을 측정한 결과는 도5에 나타낸 실시예1에서 얻어진 결과와 일치하였다.
도5에 나타내는 곡선이 표시하는 오프전류 및 오전류와 도10에 나타내는 종래 구조의 오프전류 및 온전류와 비교하면, 도3에 나타내는 구조를 채용하는 것으로 오프전류를 낮게, 온전류를 높게 할 수 있다는 것이 명백해졌다.
이상 설명한 바와 같이 본 발명에 의한 박막트랜지스터에 의하면 소스전극 및 드레인전극을 구성하는 재료와 반도체능동막을 직접 접촉시키는 것이 없어지고, 소스전극 및 드레인전극과 반도체능동막과의 접속을 오믹컨택막과 저저항 실리콘화합물막을 개재하는 접속으로 가능하므로 트랜지스터의 오프전류를 작게 하는 것이 가능하다.
또, 반도체능동막의 양측부 상면에만 오믹컨택막을 적층한 구조로 하면, 반도체능동막과 오믹컨택막을 연속하여 적층한 후 양자를 패터닝에 의하여 필요한 형상으로 가공하는 것이 가능하고, 성막 시에 진공분위기를 깨지 않고 연속성막할 수 있으므로 적층형성한 반도체능동막과 오믹컨택막과의 계면에 불순물 등을 혼입시키는 것이 없어지고, 양자의 전기적인 접속을 충분하게 취하는 것이 가능한 결과 온전류도 충분히 높이는 것이 가능하다.
따라서, 종래의 박막트랜지스터에서는 양립할 수 없었던 높은 온전류와 낮은 오프전류의 양쪽 특성을 만족시킨 박막트랜지스터기판을 제공할 수 있다.
이어서, 본 발명에 관한 액정표시장치에서는 높은 온전류와 낮은 오프전류의 양쪽 특성을 만족시킨 박막트랜지스터기판을 구비한 액정표시장치를 제공할 수 있다.
또, 본 발명 방법에 의하면 소스전극 및 드레인전극과 반도체능동막을 직접 접촉시키는 것 없이 소스전극 및 드레인전극과 반도체능동막과의 접속을 오믹컨택막과 저저항 실리콘화합물막을 개재하여 접속할 수 있으므로, 오프전류를 작게하는 것이 가능한 박막트랜지스터를 제공할 수 있다.
또, 반도체능동막의 상면에만 오믹컨택막을 적층하면 반도체능동막과 오믹컨택막을 연속하여 적층한 후 양자를 패터닝에 의하여 필요한 형상으로 가공할 수 있으므로 반도체능동막과 오믹컨택막과의 전기적인 접속을 충분하게 얻는 것이 가능하고, 온전류를 높게 하는 것이 가능한 박막트랜지스터를 제공할 수 있다.
더하여, 본 발명 방법에 의하면 게이트절연막 상에 반도체능동막과 오믹컨택막을 연속 성막하면 양자의 계면을 청정화한 상태에서 양자를 적층할 수 있으므로 양막의 전기적 접합 상태를 양호하게 할 수 있다.

Claims (4)

  1. 기판상에 게이트전극이 설치되고, 상기 게이트전극을 덮어 상기 기판상에 게이트절연막이 설치되고, 상기 게이트전극 상측에 상기 게이트절연막을 개재하여 반도체능동막이 대향하여 설치되고, 상기 반도체능동막 상에 한쌍의 오믹컨택막이 격리하여 설치되고, 각각의 오믹컨택막 및 상기 오믹컨택막과 중첩하는 반도체능동막 부분을 덮도록 오믹컨택막에서 상기 게이트절연막에 이르는 저저항 실리콘화합물막이 설치되고, 소스전극과 드레인전극이 상기 저저항 실리콘화합물막 상에 설치되어 있는 것을 특징으로 하는 박막트랜지스터기판.
  2. 제1항에 있어서, 박막트랜지스터기판을 액정층을 협지하는 한쌍의 기판의 한쪽 기판으로 한 것을 특징으로 하는 액정표시장치.
  3. 기판 상에 게이트전극을 형성하고, 상기 게이트전극을 덮는 게이트절연막, 반도체막 및 불순물을 첨가한 불순물 반도체막을 순서대로 연속하여 성막하고, 상기 반도체막 및 불순물 반도체막에서 상기 게이트전극 상측으로 게이트전극과 대향시켜서 반도체능동막 및 불순물 반도체막을 소망의 형상으로 에칭 형성하고, 상기 반도체능동막, 불순물 반도체막 및 상기 게이트절연막을 덮어 저저항 실리콘화합물막과 도전막을 순서대로 연속하여 성막하고, 상기 불순물 반도체막, 저저항 실리콘화합물막 및 전극막을 에칭하여 한쌍의 격리한 오믹컨택막 및 각각의 오믹컨택층에서 상기 게이트절연막에 걸쳐 적층한 저저항실리콘화합물막 및 소스전극 등에 적층한 저저항 실리콘화합물막 및 드레인전극을 형성하는 것을 특징으로 하는 박막트랜지스터기판의 제조방법.
  4. 기판 상에 게이트전극을 형성하고, 상기 게이트전극을 덮는 게이트절연막, 반도체막 및 불순물을 첨가한 불순물 반도체막을 순서대로 연속하여 성막하고, 상기 반도체막 및 불순물 반도체막에서 상기 게이트전극 상측으로 게이트전극과 대향시켜서 반도체능동막 및 불순물 반도체막을 소망의 형상으로 에칭 형성하고, 상기 반도체능동막, 불순물 반도체막 및 상기 게이트절연막을 덮어 금속막을 형성하는 동시에 가열하여 상기 반도체능동막 및 불순물 반도체막에 접촉하는 상기 금속막부분에 저저항 실리콘화합물막을 형성하고, 상기 금속막을 에칭 제거하여 상기 저저항 실리콘화합물막만을 남기고, 상기 반도체능동막, 불순물 반도체막 및 남은 저저항 실리콘화합물막을 덮어 도전막을 성막하고, 상기 불순물 반도체막, 저저항 실리콘화합물막 및 전극막을 에칭하여 한쌍의 격리한 오믹컨택막 및 각각의 오믹컨택막에서 상기 게이트절연막에 이르는 소스전극 및 드레인전극을 형성하는 것을 특징으로 하는 박막트랜지스터기판의 제조방법.
KR1019980028949A 1997-07-18 1998-07-16 박막트랜지스터기판과액정표시장치및박막트랜지스터기판의제조방법 KR100314199B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP09-194644 1997-07-18
JP19464497A JPH1140814A (ja) 1997-07-18 1997-07-18 薄膜トランジスタ基板と液晶表示装置および薄膜トランジスタ基板の製造方法

Publications (2)

Publication Number Publication Date
KR19990013971A KR19990013971A (ko) 1999-02-25
KR100314199B1 true KR100314199B1 (ko) 2003-06-19

Family

ID=16327948

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019980028949A KR100314199B1 (ko) 1997-07-18 1998-07-16 박막트랜지스터기판과액정표시장치및박막트랜지스터기판의제조방법

Country Status (3)

Country Link
US (2) US6303946B1 (ko)
JP (1) JPH1140814A (ko)
KR (1) KR100314199B1 (ko)

Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1140814A (ja) * 1997-07-18 1999-02-12 Furontetsuku:Kk 薄膜トランジスタ基板と液晶表示装置および薄膜トランジスタ基板の製造方法
JP4034479B2 (ja) * 1999-07-07 2008-01-16 エルジー フィリップス エルシーディー カンパニー リミテッド 薄膜トランジスタ基板および液晶表示装置
TWI243484B (en) * 2004-12-10 2005-11-11 Au Optronics Corp Thin film transistor and method of making the same
JP4579012B2 (ja) * 2005-03-03 2010-11-10 シャープ株式会社 液晶表示装置の製造方法
KR101152528B1 (ko) * 2005-06-27 2012-06-01 엘지디스플레이 주식회사 누설전류를 줄일 수 있는 액정표시소자 및 그 제조방법
JP2007121788A (ja) * 2005-10-31 2007-05-17 Hitachi Displays Ltd アクティブマトリクス基板およびそれを用いた液晶表示装置
CN100449715C (zh) * 2006-01-23 2009-01-07 友达光电股份有限公司 薄膜晶体管及其制造方法
KR100763913B1 (ko) * 2006-04-27 2007-10-05 삼성전자주식회사 박막 트랜지스터의 제조방법
TWI275184B (en) * 2006-05-18 2007-03-01 Au Optronics Corp Thin film transistor and fabrication method thereof
CN100437311C (zh) * 2006-05-30 2008-11-26 中华映管股份有限公司 画素结构
TWI328877B (en) * 2006-07-20 2010-08-11 Au Optronics Corp Array substrate
US8143115B2 (en) 2006-12-05 2012-03-27 Canon Kabushiki Kaisha Method for manufacturing thin film transistor using oxide semiconductor and display apparatus
JP5303119B2 (ja) * 2007-06-05 2013-10-02 株式会社ジャパンディスプレイ 半導体装置
KR100920483B1 (ko) * 2007-07-20 2009-10-08 엘지디스플레이 주식회사 액정표시장치용 어레이 기판 및 그 제조방법
US9391099B2 (en) * 2008-02-15 2016-07-12 Lg Display Co., Ltd. Array substrate and liquid crystal display module including TFT having improved mobility and method of fabricating the same
TWI500160B (zh) 2008-08-08 2015-09-11 Semiconductor Energy Lab 半導體裝置及其製造方法
WO2010032640A1 (en) 2008-09-19 2010-03-25 Semiconductor Energy Laboratory Co., Ltd. Display device
JP5361651B2 (ja) 2008-10-22 2013-12-04 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR20100067612A (ko) * 2008-12-11 2010-06-21 가부시키가이샤 한도오따이 에네루기 켄큐쇼 박막 트랜지스터 및 표시 장치
US8704216B2 (en) 2009-02-27 2014-04-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
EP2256814B1 (en) * 2009-05-29 2019-01-16 Semiconductor Energy Laboratory Co, Ltd. Oxide semiconductor device and method for manufacturing the same
KR101291434B1 (ko) 2009-07-31 2013-08-07 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 디바이스 및 그 형성 방법
KR102153841B1 (ko) * 2009-07-31 2020-09-08 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
KR20220122778A (ko) 2009-09-24 2022-09-02 가부시키가이샤 한도오따이 에네루기 켄큐쇼 발광 장치
KR101812683B1 (ko) 2009-10-21 2017-12-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 제작방법
KR101949538B1 (ko) * 2010-09-22 2019-02-18 도판 인사츠 가부시키가이샤 박막 트랜지스터 및 그 제조 방법, 및 화상 표시 장치
JP5687133B2 (ja) * 2010-11-05 2015-03-18 三菱電機株式会社 半導体装置及び表示装置
US9287405B2 (en) * 2011-10-13 2016-03-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising oxide semiconductor
KR102012854B1 (ko) * 2012-11-12 2019-10-22 엘지디스플레이 주식회사 액정표시장치용 어레이기판 및 그 제조방법
KR102210366B1 (ko) * 2014-06-12 2021-02-02 삼성디스플레이 주식회사 표시 장치
CN108110061A (zh) * 2017-12-22 2018-06-01 信利（惠州）智能显示有限公司 低温多晶硅薄膜晶体管及其制作方法和显示装置

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0462931A (ja) * 1990-06-30 1992-02-27 Nec Corp 半導体装置
JPH0527248A (ja) * 1991-07-22 1993-02-05 Sony Corp 液晶表示装置

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2647100B2 (ja) * 1987-11-10 1997-08-27 株式会社東芝 薄膜トランジスタ
US5402254B1 (en) * 1990-10-17 1998-09-22 Hitachi Ltd Liquid crystal display device with tfts in which pixel electrodes are formed in the same plane as the gate electrodes with anodized oxide films before the deposition of silicon
JPH07175084A (ja) * 1993-12-21 1995-07-14 Hitachi Ltd 液晶表示装置及びその製造方法
JPH08204200A (ja) * 1995-01-20 1996-08-09 Toshiba Corp 薄膜トランジスタ
JP2655126B2 (ja) 1995-03-31 1997-09-17 日本電気株式会社 薄膜トランジスタの製造方法
JP2809153B2 (ja) * 1995-09-28 1998-10-08 日本電気株式会社 液晶表示装置及びその製造方法
KR100229676B1 (ko) * 1996-08-30 1999-11-15 구자홍 셀프얼라인 박막트랜지스터 제조방법
JPH1140814A (ja) * 1997-07-18 1999-02-12 Furontetsuku:Kk 薄膜トランジスタ基板と液晶表示装置および薄膜トランジスタ基板の製造方法
US5917199A (en) * 1998-05-15 1999-06-29 Ois Optical Imaging Systems, Inc. Solid state imager including TFTS with variably doped contact layer system for reducing TFT leakage current and increasing mobility and method of making same
EP1020920B1 (en) * 1999-01-11 2010-06-02 Sel Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having a driver TFT and a pixel TFT on a common substrate

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0462931A (ja) * 1990-06-30 1992-02-27 Nec Corp 半導体装置
JPH0527248A (ja) * 1991-07-22 1993-02-05 Sony Corp 液晶表示装置

Also Published As

Publication number Publication date
US20020110963A1 (en) 2002-08-15
US6451632B1 (en) 2002-09-17
US6303946B1 (en) 2001-10-16
KR19990013971A (ko) 1999-02-25
JPH1140814A (ja) 1999-02-12

Similar Documents

Publication Publication Date Title
KR100314199B1 (ko) 박막트랜지스터기판과액정표시장치및박막트랜지스터기판의제조방법
JP3622934B2 (ja) 薄膜トランジスタ型液晶表示装置
KR0169385B1 (ko) 블랙 매트릭스 구조가 가능한 액정용 박막 트랜지스터 기판 및 그 제조방법
KR100638525B1 (ko) 컬러 액정표시장치용 어레이기판 제조방법
JPH061314B2 (ja) 薄膜トランジスタアレイ
CN113467145B (zh) 阵列基板及制作方法、显示面板
US6887731B2 (en) Liquid crystal display and method of manufacturing the same
KR20050014060A (ko) 박막 트랜지스터 표시판 및 그의 제조 방법
KR20080047085A (ko) 액정표시장치용 어레이 기판 및 그 제조방법
KR101172666B1 (ko) 액정표시소자 및 그 제조방법
KR100626600B1 (ko) 액정 표시 장치용 어레이 기판 및 그 제조 방법
KR100852806B1 (ko) 액정 표시 장치의 제조 방법
JP3901703B2 (ja) 薄膜トランジスタ型液晶表示装置
KR20010060519A (ko) 액정 표시 장치용 박막 트랜지스터 기판 및 그의 제조 방법
JP3294509B2 (ja) 液晶表示装置
KR20070049741A (ko) 액정표시장치용 어레이기판과 그 제조방법
CN113589612B (zh) 阵列基板及制作方法、显示面板
KR100488933B1 (ko) 액정표시소자및그의제조방법
KR100291268B1 (ko) 액정표시장치
KR100864486B1 (ko) 액정 표시 장치용 박막 트랜지스터 기판 및 그 제조 방법
KR100683142B1 (ko) 박막트랜지스터-액정표시장치의 제조방법
KR100380140B1 (ko) 액정표시장치용 패널 및 그의 제조방법
JP2946755B2 (ja) 薄膜トランジスタマトリクス基板
CN117471795A (zh) 液晶显示面板及其制作方法
CN117471778A (zh) 液晶显示面板及其制作方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
N231 Notification of change of applicant
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120928

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20130930

Year of fee payment: 13

FPAY Annual fee payment

Payment date: 20140918

Year of fee payment: 14

EXPY Expiration of term