KR100313693B1

KR100313693B1 - 프로그래머블 표시 장치

Info

Publication number: KR100313693B1
Application number: KR1019997006610A
Authority: KR
Inventors: 사또시 나까무라; 히로유끼 야마무라; 신지 야마모또; 마사아끼 모리야
Original assignee: 마찌다 가쯔히꼬; 샤프 가부시키가이샤
Priority date: 1997-01-23
Filing date: 1999-07-22
Publication date: 2001-11-16
Also published as: DE69840431D1; KR20000070377A; US7256789B1; WO1998033167A1; MY140857A; ID22589A; JPH10207446A; EP0955625A1; EP0955625B1; CN1107936C; EP0955625A4; CN1251191A; TW367461B

Abstract

메인 CPU, 프로그램이나 표시 데이타나 그 밖의 데이타를 기억시키는 메인 메모리, 메인 메모리의 표시 데이타를 디스플레이 표시의 데이타 형식으로 변환하는 처리를 행하는 데이타 처리 회로, 변환 처리된 표시 데이타를 기억하는 표시 메모리부, 표시 데이타를 화면에 출력하기 위한 처리를 행하는 출력 처리 회로, 메인 메모리에의 데이타 억세스를 행하는 DMA, 프로그램 메모리, 데이타 메모리, 프로그램 메모리나 데이타 메모리에 기술된 명령·데이타를 해석하고, 그에 따라 주로 표시 데이타의 전송등을 행하는 표시 프로세서, 및 동기 신호 생성 회로로 구성된다.

Description

프로그래머블 표시 장치{PROGRAMMABLE DISPLAY DEVICE}

종래, 일반적인 컴퓨터에 있어서, 단일의 프레임 메모리 상에서 표시 데이타의 중첩이나 합성 처리는 그 메모리 상에서 직접 메인 프로세서 또는 이미지 장치가 연산하여 합성한다. 도 1은 종래의 화상 표시 장치의 하나의 실시예를 나타내는 블럭도이다. 이 화상 표시 장치는 메인 CPU(101), 메인 메모리(102), 데이타 처리 회로(103), 라인 메모리(104), 출력 처리 회로(105), 시스템 컨트롤러(106), 동기 신호 생성 회로(107)로 구성된다.

메인 메모리(102)에는 소정의 표시 데이타가 저장되어 있다. 예를 들면, 여러 종류의 윈도우 표시를 행하는 경우를 생각하면, 각 윈도우에 대응한 표시 데이타가 저장되어 있다. 이 윈도우를 중첩시켜 한 화면에 표시하는 경우, 한 화면 표시가 되도록, 메인 CPU(101)이 각 표시 데이타를 선택하여 판독하고, 한 화면의 표시 데이타를 다시 메인 메모리(102)에 저장한다. 동기 신호 생성 회로(107)에서 발생한 동기 신호의 타이밍에 따라, 시스템 컨트롤러(106)가 데이타 전송용으로 메인 메모리(102)의 어드레스를 생성한다. 이 어드레스에 따라 메인 메모리(102)로부터 표시 데이타를 판독하여, 미리 정해진 데이타 처리를 데이타 처리 회로(103)에서 행한 후, 라인 메모리(104)에 데이타를 전송한다. 라인 메모리(104)로부터의 데이타는 동기 신호 타이밍에 따라 출력되고, 출력 처리 회로(105)에 의해 표시용 처리를 행하여 디스플레이에 표시한다.

또한, 특개평 제6-149527호 공보에 개시되어 있는 바와 같이, 중첩에 필요한 매수만큼 프레임 메모리를 준비하여, 영상 출력시에 모든 프레임 메모리로부터 데이타를 판독하여 각 프레임간의 우선 순위를 바탕으로 합성 결과를 표시하는 시스템이 있다.

또한, 특개평 제6-295169호 공보에 개시되어 있는 바와 같이, 표시용 메모리와는 별도로 표시 영역 메모리의 각 표시 도트마다 식별 메모리를 설치함으로써 각 표시 도트가 지금 어떠한 모드(예를 들면, 1화소의 비트수)에 있는지를 식별하고, 그 모드에 맞춰 표시한 후, 하나의 화면 상에서 다른 표시 모드를 표시하는 시스템이 있다.

또한, 상기 특허에도 있는 바와 같이 식별 메모리의 내용을 참조하거나, 특개평 제7-334342호 공보에 개시된 바와 같이 별도 마스크 메모리를 이용하여, 표시하고 있는 각 윈도우 내의 정보를 변경하여 재기록하는 경우에 그 영역 밖을 마스크하는 시스템이 있다.

그러나 종래와 마찬가지로 메인 CPU(101)이 각 윈도우의 중첩 등의 처리를 행하는 경우, 메인 CPU(101)의 부담이 과대해지고, 다른 처리를 할 수 없어 전체의 처리 속도가 시간이 늦어지는 등의 문제가 있었다.

또한, 각 윈도우의 중첩을 하는데 필요한 매수분의 프레임 메모리를 구비함으로써, 소프트웨어의 처리 부하를 경감시키는 방법으로 처음부터 그 시스템에서 필요하다고 생각되어지는 최대 매수분의 프레임 메모리가 필요하다. 즉, 화면 상에 표시하는 윈도우의 사이즈에 관계없이 표시 영역의 최대 사이즈의 프레임 메모리를 필요로 한다. 그로 인한, 메모리의 이용 효율이 매우 나빠지는 데다가, 다수의 윈도우를 동시에 개방한 경우 그 윈도우에 대응하는 모든 프레임 메모리로부터 동시에 데이타를 판독할 필요가 있다. 즉, 윈도우가 중복되어 실제로는 표시되지 않은 부분의 데이타도 판독할 필요가 있다. 이렇게 함으로써, 화면 상에 개방하는 윈도우의 매수에 비례하여 소비 전력이 커져 버린다.

또한, 종래와 마찬가지로 하나의 화면 상에서 다른 표시 모드를 혼재 표시하는 방법으로서 표시 영역의 메모리의 각 표시 도트마다 식별 메모리를 설치함으로써 각 표시 도트가 지금 어떠한 모드에 있는지를 식별하는 방법이 있다. 그 방법으로는 풀 스크린 분의 메모리에 대해 별도 수비트의 식별 메모리가 필요해지기 때문에 다른 용도로 전용할 수 없는 메모리(식별 메모리)가 여분으로 필요해진다. 이것은, 마스크 메모리를 이용하는 경우에도 동일하다고 할 수 있다.

본 발명의 목적은 표시 데이타를 수납하는 메모리 공간을 필요한 것만으로 하고, 표시를 위한 메모리 억세스 횟수를 억제하여 처리를 고속화할 수 있음과 동시에, 주 제어부의 부담을 경감할 수 있는 프로그래머블 표시 장치를 제공하는 것이다.

<발명의 요약>

본 발명은 상기 목적을 달성하기 위해 이루어진 것으로, 그 요지로 하는 점은 다음과 같다.

우선 본 발명의 제1 특징은

표시 데이타가 저장되는 메인 메모리;

상기 표시 데이타의 데이타 형식을 화면 표시의 데이타 형식으로 변환하는 데이타 처리 회로부;

상기 데이타 처리 회로부에 의해 변환된 표시 데이타를 표시 라인 단위로 저장하는 복수의 라인 메모리;

상기 메인 메모리로부터 상기 라인 메모리에 표시 데이타를 전송 저장시켜, 상기 라인 메모리로부터 필요한 표시 데이타를 판독하여 화면 표시하는 제어를 행하는 표시 제어부; 및

상기 메인 메모리에 상기 표시 데이타를 저장시키고, 데이타 형식 및 저장 어드레스를 포함하는 저장 정보를 상기 표시 제어부로 전송하는 주 제어부

를 포함하고,

상기 표시 제어부는 전송원인 상기 메인 메모리에 대해 상기 저장 정보에 기초하여, 화면 표시시킬 가능성이 있는 1라인분의 표시 데이타의 어드레스를 지정하여 상기 표시 데이타를 판독하고, 상기 데이타 처리 회로부로 데이타를 변환시켜,상기 라인 메모리를 선택하여 상기 표시 데이타를 저장하는 것을 특징으로 하는 프로그래머블 표시 장치에 있다.

이어서, 본 발명의 제2 특징은, 상기 표시 제어부가 상기 라인 메모리에 반복하여 이용하는 표시 데이타를 저장하고, 상기 반복 표시 데이타를 표시하는 경우, 상기 라인 메모리로부터 상기 반복 표시 데이타의 어드레스를 지정하여 판독하고 화면 표시하는 것을 특징으로 하는 상기 특징 1에 기재된 프로그래머블 표시 장치에 있다.

또한, 본 발명의 제3 특징은, 반복 이용하는 표시 데이타를 저장하는 데이타 버퍼 메모리를 구비하고,

상기 표시 제어부는 상기 데이타를 화면 표시하는 경우, 상기 데이타 버퍼 메모리로부터 상기 반복 표시 데이타를 판독하고, 화면 표시하는 것을 특징으로 하는 상기 특징 1에 기재된 프로그래머블 표시 장치에 있다.

이어서 본 발명의 제4 특징은 상기 메인 메모리로부터 판독한 표시 데이타를 저장하는 제1 버퍼 메모리;

상기 제1 버퍼 메모리로부터 판독한 표시 데이타를 저장하는 제2 버퍼 메모리; 및

상기 제1 및 제2 버퍼 메모리의 판독 및 기록 어드레스를 카운트하는 어드레스 카운터

를 포함하고,

상기 표시 제어부가 상기 어드레스 카운터에 대해 판독 및 기록 어드레스 카운트를 각각 정지/동작의 제어하고, 확대·축소·스킵의 처리를 수행하여, 그 데이타를 상기 라인 메모리에 저장하는 것을 특징으로 하는 상기 특징 1에 기재된 프로그래머블 표시 장치에 있다.

또한, 본 발명의 제5 특징은, 상기 표시 제어부가 제1 버퍼 메모리로부터의 판독 어드레스 카운트를 소정의 순서대로 정지/동작을 반복시키는 것을 특징으로 하는 상기 특징 4에 기재된 프로그래머블 표시 장치에 있다.

또한, 본 발명의 제6 특징은, 상기 데이타 처리 회로부가 각종 데이타 형식을 변환하는 복수의 변환 처리 회로를 구비하고,

상기 표시 제어부는 상기 저장 정보의 데이타 형식 정보에 기초하여 상기 변환 처리 회로를 선택하는 것을 특징으로 하는 상기 특징 1에 기재된 프로그래머블 표시 장치에 있다.

이어서, 본 발명의 제7 특징은 상기 표시 제어부에 필요한 프로그램과 데이타를 저장하는 프로그램 메모리와 데이타 메모리를 구비한 것을 특징으로 하는 상기 특징 1에 기재된 프로그래머블 표시 장치에 있다.

또한, 본 발명의 제8 특징은, 상기 표시 제어부가 상기 프로그램 메모리와 상기 데이타 메모리에 필요한 정보를 상기 메인 메모리로부터 전송시키는 것을 특징으로 하는 상기 특징 7에 기재된 프로그래머블 표시 장치에 있다.

또한, 본 발명의 제9 특징은, 상기 표시 제어부가 상기 라인 메모리에 표시 데이타를 저장할 때에 몇 라인째에서 사용하는 데이타인지를 나타내는 라인 정보를 부가하고, 상기 라인 메모리로부터 표시 데이타를 판독할 때 라인 정보도 동시에판독하여, 상기 표시 데이타를 사용하는 라인이 라인 정보와 동일한 경우만 화면 표시하는 것을 특징으로 하는 상기 특징 1에 기재된 프로그래머블 표시 장치에 있다.

상기 발명의 제1 특징에 있어서, 표시할 때 필요한 부분의 표시 데이타를 메인 메모리 내에서 추출하여 사용한다. 그 때문에, 메인 메모리 내에서 임의의 위치의 데이타를 추출하여 임의로 조합하는 것이 가능하다. 이 제어는 전부 표시 제어부가 행하고, 주 제어부가 처리를 행할 필요가 없어, 주 제어부의 소프트웨어에 있어서의 처리 부하를 저감시킬 수 있다.

발명의 제2 특징에 있어서, 윈도우 시스템의 배경 등과 같이, 라인 방향에 대해 반복하는 데이타인 경우, 판독 라인 메모리 어드레스를 임의의 위치에서 루프할 수 있다.

발명의 제3 특징에 있어서, 커서나 반복 배경 등을 데이타 버퍼 메모리에 수납해 둘 수 있기 때문에, 다 결정된 데이타를 메인 메모리로부터 판독할 필요가 없다. 데이타 버스의 사용 횟수를 감할 수 있다.

발명의 제4 특징에서, 표시 데이타를 판독할 때에 확대 축소 처리를 하기 위해, 표시용 데이타에 대한 확대 축소 처리를 사전에 할 필요가 없어, 버스의 사용 효율을 올릴 수 있다. 또한, 비디오 입력 영상을 표시하는 경우에 영상 사이즈의 변경이 필요해지는 것이 보통이지만, 출력단에 확대 축소 처리를 거는 것으로 확대 축소 회로를 보다 유효하게 이용할 수 있다. 또한, 이것에 따라 비디오 데이타를 항상 풀 사이즈로 취득하면서, 그 데이타를 일단 프레임 메모리 등으로 전송하지않고 표시는 임의의 사이즈로 설정할 수 있다.

발명의 제5 특징에 있어서, 제1 버퍼 메모리로부터의 판독 어드레스 카운트를 소정의 순서대로 정지/동작을 반복함에 따라, 일정 배율의 확대·축소를 간단한 처리로 행할 수 있다.

발명의 제6 특징에 있어서, 표시 제어부는 저장 정보의 데이타 형식 정보에 기초하여 데이타 변환을 할 수 있으므로, 표시용 데이타를 수납하는 형식등에 제한이 없다.

발명의 제7 특징에 있어서, 상기 표시 제어부에 필요한 프로그램과 데이타를 저장하는 프로그램 메모리와 데이타 메모리를 구비하므로, 처리될 때마다 메인 메모리로부터 데이타를 판독할 필요가 없다.

발명의 제8 특징에 있어서, 상기 표시 제어부는 상기 프로그램 메모리와 데이타 메모리에 필요한 정보를 메인 메모리로부터 전송하기 때문에, 화면 모드 또는 그래픽 영역의 변경에 유연하게 대응할 수 있다. 용량을 넘는 프로그램 또는 데이타는 메인 메모리로부터 판독하면 되므로, 메모리의 용량은 작게 끝난다.

발명의 제9 특징에 있어서, 각 라인의 표시마다 라인 메모리 내의 데이타를 소거할 필요가 없고, 수직 귀선 기간마다 모든 라인 메모리의 사용 라인 정보를 소거만 해도 되므로 처리의 고속화를 꾀할 수 있다.

본 발명은 영상 데이타를 표시하는 컴퓨터 시스템에 있어서의 프로그래머블 표시 장치에 관한 것으로, 특히 그래픽 디스플레이 시스템에서 메모리로부터의 표시용 데이타의 판독 방법이 매우 유연하고, 메모리로부터 표시용 데이타를 판독할 때에 판독하는 화소 데이타의 최소 단위를 화소마다, 동적으로 정의할 수 있는 시스템에 관한 것이다.

도 1은 종래의 화상 표시 장치의 일례를 나타내는 블럭도.

도 2는 본 발명에 따른 화면 표시 장치의 일실시예를 나타내는 블럭도.

도 3은 이 화면 표시 장치의 데이타 처리 회로와 표시 메모리부를 나타내는 블럭도.

도 4는 이 화면 표시 장치의 표시 프로세서를 나타내는 블럭도.

도 5A∼도 5C는 메인 메모리의 표시 데이타와 디스플레이의 표시 출력을 나타내는 설명도.

도 6은 베타 스크린 데이타를 1화면분 표시하는 흐름도.

도 7은 베타 스크린의 표시 화면예.

도 8은 베타 스크린 데이타가 저장되어 있는 메인 메모리의 메모리 맵.

도 9는 각종 표시 데이타가 저장되어 있는 메인 메모리의 메모리 맵.

도 10은 복수의 윈도우를 합성 표시하는 흐름도.

도 11은 α블랜딩 없는 통상 라인 전송의 흐름도.

도 12의 (a)는 α블랜딩 없는 표시 화면예, 도 12의 (b)는 라인 번호L에서의 라인 메모리의 메모리 맵.

도 13은 α블랜딩을 포함한 라인 전송의 흐름도.

도 14의 (a)는 α블랜딩의 표시 화면예, 도 14의 (b)는 라인 번호 L에서의 통상 라인 메모리와 α블랜딩용 라인 메모리의 메모리 맵.

도 15는 컨트롤 데이타의 동작 내용을 나타내는 설명도.

도 16은 확대·축소·스킵을 행하지 않는 등배일 때의 전송용 버퍼 메모리사이의 전송 동작의 설명도.

도 17은 전송용 버퍼 메모리의 축소 동작을 나타내는 설명도.

도 18은 전송용 버퍼 메모리의 확대 동작을 나타내는 설명도.

도 19는 전송용 버퍼 메모리의 스킵 동작을 나타내는 설명도.

도 20은 확대·축소·스킵의 혼재한 전송용 버퍼 메모리의 동작을 나타내는 설명도.

도 21은 확대·축소·스킵의 혼재한 전송용 버퍼 메모리의 다른 동작을 나타내는 설명도.

도 22는 확대·축소·스킵이 혼재한 전송용 버퍼 메모리의 또 다른 동작을 나타내는 설명도.

도 23는 전송용 버퍼 메모리의 일정 배율의 축소 동작을 나타내는 설명도.

도 24는 전송용 버퍼 메모리의 일정 배율의 확대 동작을 나타내는 설명도.

도 25는 사용 라인 정보를 저장하는 표시 메모리부를 나타내는 블럭도.

도 26A는 표시 화면의 일례, 도 26B는 사용 라인 정보가 N인 경우의 라인 메모리의 메모리 맵과 출력 데이타, 도 26C는 사용 라인 정보가 N+2인 경우의 라인 메모리의 메모리 맵과 출력 데이타, 도 26D는 사용 라인 정보가 N+4인 경우의 라인 메모리의 메모리 맵과 출력 데이타.

도 27은 배경을 반복 이용하는 경우의 동작 설명도.

이하, 본 발명의 실시예에 대해 도면을 이용하여 설명한다.

도 2는 본 발명에 따른 프로그래머블 표시 장치의 제1 실시예를 나타내는 블럭도이다. 이 표시 장치는 메인 CPU(11), 프로그램이나 표시 데이타나 그 밖의 데이타를 기억하는 메인 메모리(12), 메인 메모리(12)의 표시 데이타를 디스플레이 표시의 데이타 형식으로 변환하는 처리를 행하는 데이타 처리 회로(13), 변환 처리된 표시 데이타를 기억하는 표시 메모리부(14), 표시 데이타를 화면에 출력하기 위한 처리를 행하는 출력 처리 회로(17), 메인 메모리(12)에의 데이타 억세스를 행하는 DMA(Direct Memory Access : 18), 프로그램 메모리(19), 데이타 메모리(20), 프로그램 메모리(19)나 데이타 메모리(20)에 기술된 명령·데이타를 해석하고, 그에 따라 주로 표시 데이타의 전송 등을 행하는 표시 프로세서(21), 동기 신호 생성 회로(22), 및 비디오 입력(23, 24)으로 구성된다.

데이타 처리 회로(13)는 도 3에 도시된 바와 같이 표시 프로세서(19)로부터 이송되어 온 표시 데이타에 대해 YUV→RGB 변환을 행하는 YUV 디코더(27a), 동일 표시 데이타에 대해 런 랭스(run length) 전개를 행하는 런 랭스 전개 회로(27b), 동일 표시 데이타에 대해 컬러 데이타의 신장을 행하는 컬러 신장 회로(27c), 동일 표시 데이타에 대해 펠릿(pallet) 변환을 행하는 복수의 컬러 펠릿(27d, 27e)의 복수의 처리 회로 및 셀렉터(28)로 구성된다. 표시 메모리부(14)는 도 3에 도시된 바와 같이 커서의 패턴 데이타등의 저장에 사용할 수 있는 데이타 버퍼(15), 데이타 표시 데이타 및 사용 라인 정보를 기억하는 복수의 라인 메모리(16)로 구성된다. 출력 처리 회로(17)는 복수의 라인 메모리(16)로부터 임의의 라인 메모리를 선택하는 셀렉터, α블랜딩을 실현하기 위해 표시 데이타의 밝기를 변화시키는 감쇠기 및 그 출력을 가산하는 가산기, 반복 배경 데이타나 커서등의 합성에 사용되는 셀렉터, 및 디스플레이에 표시하기 위해 D/A 변환을 행하는 D/A 컨버터 등으로구성된다. 표시 프로세서(21)는 도 4에 도시된 바와 같이, 전송용 버퍼 메모리(25a, 25b, 26a, 26b)를 구비한다.

이 표시 장치는 전용의 프레임 버퍼를 구비하지 않고, 메인 메모리(12)에 표시 데이타를 동거시키는 UMA(Unifide Memory Architecture) 구성을 도입하지만, 메인 메모리(12)에 전용의 프레임 버퍼를 구비한 구성이 되어도 상관없다.

이하, 이 실시예의 동작을 설명한다.

우선, 표시 데이타가 실제로 표시되기까지의 대충의 흐름을 이하에 설명한다.

메인 CPU(11)에 의해 표시 데이타는 주로 메인 메모리(12)에 저장되어 있다. 이들 표시 데이타는 DMA(18)에 의해 판독되고, 도 4에 도시된 표시 프로세서(21) 내부의 전송용 버퍼 메모리(25a, 25b)에 일시적으로 저장된다. 그래서 확대, 축소, 스킵등의 조작되어 전송용 버퍼 메모리(26a, 26b)에 저장된 후, 데이타 처리 회로(13)에 의해 단순한 RGB 형식의 데이타로 변환되고, 라인 메모리(16)에 저장된다. 라인 메모리(16)에 기록된 데이타는 동기 신호 생성 회로(22)가 발생하는 동기 신호의 도트 클럭에 맞춰 1 화소분씩 판독된다. 출력 처리 회로(17)에 의해 2화면의 α블랜딩 처리, 또는 반복 배경 데이타나 커서 등으로 합성되고, D/A 변환되어 동기 신호 등과 함께 디스플레이에 출력되어 표시된다. 이상이 표시까지의 대충의 흐름이다.

이 표시 장치에 있어서, 표시의 상당한 부분의 제어는 표시 프로세서(21)에 의해 행해진다. 표시 프로세서(21)는 전용 프로그램 메모리(19) 및 데이타메모리(20)를 구비하고 있고, 그것에 저장되어 있는 프로그램 및 데이타를 해석하여, 이에 따라 표시 데이타의 전송등을 행한다. 프로그램 메모리(19) 및 데이타 메모리(20)의 정보는 필요에 따라 메인 메모리(12)로부터 전송되어 온다. 메인 메모리(12)에는 표시 구성, 및 그래픽 영역의 변경 등에 따라 복수의 프로그램/데이타를 저장해 둔다.

메인 메모리(12)로부터의 표시 데이타의 전송 명령은 메인 CPU11로부터 직접 표시 프로세서(21)에 대해 발행하는 경우와, 표시 프로세서(21) 자신이 발행하는 경우가 있다. 전송 명령을 메인 CPU11이 발행하는 것은 주로 표시 모드(1화소의 정보를 나타내는 비트수)가 변경이 된 경우이고, 표시 프로세서(21) 자신이 발행하는 것은 주로 1 화면을 구성하기 위해 필요한 프로그램/데이타가 표시 프로세서의 RAM 용량보다 큰 경우이다. 이 때 표시 도중에 프로그램/데이타를 교체한다.

이러한 구성으로 함으로써, 필요에 따라 정보를 전송하면 되기 때문에, 화면 모드 또는 그래픽 영역의 변경에 유연하게 대응할 수 있다. 또한 메모리 용량을 넘은 프로그램 또는 데이타를 실행 가능하게 한다. 이렇게 함으로써 표시 프로세서의 RAM은 소용량으로 끝난다. 컴팩트 또는 저비용으로 시스템을 구축할 수 있다.

또한 표시 프로세서(21)의 동작이 결정되어 변경이 필요없는 경우에는 프로그램 메모리(19) 또는 데이타 메모리(20)는 ROM이라도 상관없다. 이 경우는 메인 메모리(12)로부터 전송는 데에는 미치지 않는다. ROM은 동일 용량의 RAM에 비교하여 칩면적이 작아도 되므로, 비용면에서 유리해진다.

이어서, 표시 프로세서(21)에 프로그램을 부여하여 화면 표시를 행할 때의, 표시 프로세서(21)의 기본 동작에 대해 설명한다. 도 5A∼도 5C는 메인 메모리 (12)의 표시 데이타와 디스플레이의 표시 출력을 나타내는 설명도이다. 모두 미리 메인 메모리(12) 상에 저장해두는 표시 데이타를 라인 메모리(16)에 저장하는 것이다. 베타 스크린을 표시하는 경우와 복수의 윈도우 등을 합성하여 표시하는 경우에 대해 설명한다.

베타 스크린은 도 5A에 도시된 바와 같이 메인 CPU(11)에 의해, 배경, 커서, 윈도우 등을 합성된 베타 스크린 데이타로서 미리 메인 메모리(12) 상에 저장해둔다. 표시하기 위해서는 저장되어 있는 선두 어드레스로부터 순서대로 판독하여 라인 메모리(16)로 전송해가면 된다.

복수 윈도우등의 합성에는 α블랜딩을 고려하지 않은 경우(도 5B 참조)와, 고려하는 경우(도 5C 참조)의 2개의 경우가 있다. α블랜딩은 반투명 합성의 것으로, 예를 들면 2개의 윈도우가 중복되는 경우, 보통 중복된 부분은 바로 앞의 윈도우만이 표시되지만, α블랜딩의 지정을 하면 바로 앞의 윈도우가 들여다보여, 속의 윈도우가 보이게 된다. 다시 말하면, α블랜딩은, 이와 같이 복수의 표시 데이타를 어느 비율로 합성하여 표시하는 기능을 말한다. 한편, 표시 프로세서(21)의 동작에는 실제로는 확대·축소·스킵의 조작이나 데이타 처리 회로(13)나 사용 라인 정보 등의 제어가 관여되지만, 이들 동작에 대해서는 후술하겠다.

이어서, 이들 화면 표시를 행하는 경우의 표시 장치의 동작에 대해 설명한다. 도 6는 베타 스크린 데이타를 1 화면 분 표시하는 흐름도이다. 도 7는 그 때의 표시 화면예이고, 도 8는 베타 스크린 데이타가 저장되어 있는 메인 메모리(12)의 메모리 맵이다. 우선, 1 화면을 표시하기 위해 스텝 A1에서 베타 스크린 데이타의 X 방향의 좌표 사이즈 x1, 베타 스크린 데이타의 Y 방향의 좌표 사이즈 y1을 취득한다.

이어서, 스텝 A2에서 메인 메모리(12) 상의 베타 스크린 데이타 저장 선두 어드레스 beta_addr를 라인 번호 L에 상당하는 베타 스크린 저장 선두 어드레스 addr로서 취득한다. 이들 데이타는 고정 데이타이면 프로그램 내에서 고정된 이미디에이트 데이타로서 취득할 수도 있다. 또한, 임의의 사이즈이면 메인 메모리(12) 상에 존재하는 이들 데이타를 데이타 메모리(20)에 전송하고, 데이타 메모리(20)를 참조함으로써도 취득하는 것이 가능하다. 스텝 A3에서, 현재 표시 중인 수평 라인 번호의 다음 수평 라인 번호를 라인 번호 L로서 취득하고, 이 값이 짝수나 홀수를 스텝 A4에서 판별한다. 짝수이면, 스텝 A5에서 라인 메모리(16a)로, 홀수이면 스텝 A6에서 라인 메모리(16b)로, 메인 메모리(12)의 라인 번호 L에 상당하는 베타 스크린 데이타 저장 선두 어드레스 addr로부터 x1사이즈의 데이타 전송을 행한다.

짝수와 홀수의 라인 번호에 따라 라인 메모리(16a)와 라인 메모리(16b)에의 기록을 전환하는 것은, 라인 메모리가 표시측에서 억세스될 때, 표시 프로세서(21)로부터는 억세스할 수 없기 때문이다. 표시에 사용되고 있는 라인 메모리와는 다른 라인 메모리를 설치함에 따라, 표시 중에도 표시 프로세서(12)가 라인 메모리에 억세스할 수 있도록 하고 있다.

라인 메모리(16a) 또는 라인 메모리(16b)에의 데이타 전송 후, 스텝 A7에서 베타 스크린 Y방향의 좌표 사이즈 y1과, 다음에 표시하는 라인 번호 L을 비교한다. (L+1)의 값이 y1보다도 작을 때, 스텝 A8에서 라인 번호 L에 상당하는 베타 스크린 데이타 저장 선두 어드레스 addr를 베타 스크린 X 방향의 좌표 사이즈 x1만 가산하여, 다음 라인 번호에 상당하는 베타 스크린 저장 선두 어드레스 addr을 취득한다. 동기용 웨이트 (스텝 A9)는 현재 표시에 사용되고 있는 라인 메모리(16a) 또는 라인 메모리(16b)가 아직 사용 중에 있는지의 여부, 즉 다음 수평 표시의 시작까지 대기한 후 라인 메모리에의 기록을 행함으로써, 라인 메모리에의 2중 기록을 제어하고 있다. 상기에 설명한 라인 메모리(16a) 또는 라인 메모리(16b)에의 전송을 y1회 행함으로써 1 화소분의 표시를 행하는 것이 가능해진다.

이어서 복수의 윈도우 등을 합성하여 표시하는 경우에 대해 설명한다.

베타 스크린의 표시에서는 메인 메모리(12)에 있는 표시 데이타를 그 선두 어드레스로부터 순서대로 판독하고 표시하는 것뿐이었으나, 표시 프로세서(21)에 부여하는 프로그램에 의해서는 메인 메모리(12)의 임의의 위치의 데이타를 임의의 수만큼 추출한 것을 임의의 맞추기로 표시할 수 있다. 예를 들면, 윈도우 시스템의 경우, 복수의 윈도우의 표시 데이타를 각각 별도의 어드레스에 완성된 형태로 메인 메모리(12) 상에 저장해두고, 각 윈도우의 위치와 우선 순위에 따라, 표시할 때에 리얼 타임에 중첩시켜 표시할 수 있다.

여기서는 도 9의 메모리 맵에 도시된 바와 같이, 메인 메모리(12) 상의 임의의 어드레스 위치에 배경 데이타, 커서 데이타, 윈도우(1) 데이타, 윈도우(2) 짝수 데이타, 윈도우(2) 홀수 데이타 등의 각종 표시 데이타가 완성된 형태로 저장되어 있는 것으로 한다. 이들 표시 데이타 중, 합성했을 때에 표시되는 데이타만을 판독하여 라인 메모리로 전송한다. 윈도우(2) 짝수 데이타, 윈도우(2) 홀수 데이타는 NTSC 신호와 같은 인터레이스 신호를 메인 메모리(12) 상에 취득할 때에, 필드마다 짝수 데이타, 홀수 데이타로서 취득한 경우 등의 데이타 구조이다. 단, 커서의 표시에 대해서는 후술하겠다.

도 10은 복수의 윈도우를 합성 표시하는 흐름도이다. 도 9의 각종 데이타를 합성했을 때에 표시되는 데이타만을 판독하여 1 화면 분 표시하는 동작이다.

윈도우 좌표나 우선 순위등의 표시 데이타는 언제 변경될지 모르는 임의의 데이타이므로, 1화면을 표시할 때마다, 스텝 B1에서 표시 프로세서(21)에 의한 메인 메모리(12)로부터 데이타 메모리(20)에의 데이타 전송을 행한다. 또한 1화면을 표시하기 위해 스텝 B2에서 화면 Y 방향의 좌표 사이즈 y1을 취득하고, 스텝 B3에서 현재 표시중인 수평 라인 번호의 다음 수평 라인 번호를 라인 번호 L로서 취득한다. α블랜딩하는지의 여부를 B4에서 판단하고, α블랜딩하지 않은 것이면 통상 라인 전송(스텝 B5)을 행하고, α블랜딩하는 것이면 α블랜딩 라인 전송(스텝 B6)을 행한다. 이어서 스텝 B7에서, 표시하는 라인 번호 L과 화면 Y 방향의 좌표 사이즈 y1을 비교하고, y1회의 루프가 종료하지 않으면 라인 메모리에의 2중 기록을 제어하는 동기용 웨이트 (스텝 B8)의 처리를 행하고, 이상의 처리를 y1회 행함에 따라 1화면분의 표시를 행한다.

도 11은 α블랜딩이 없는 통상 라인 전송의 흐름도이다.

도 12의 (a)는 α블랜딩 없는 표시 화면예, 도 12의 (b)는 라인 번호 L에서의 라인 메모리의 메모리 맵이다. 도 12의 라인 번호 L을 다음에 표시되는 라인 번호 L로서, 그 라인 번호 상에서의 통상 라인 전송을 이하에 설명한다. 스텝C1에서, 표시 프로세서(21)가, α블랜딩 없는 라인 번호 L 상의 각 표시 데이타끼리의 경계 포인트 및 포인트수를 산출한다. 데이타 메모리(20) 상에 각 윈도우의 표시 데이타가 전송되어, 우측 윗좌표, 좌측 밑좌표, X 방향 좌표 사이즈, Y 방향 좌표 사이즈, 및 우선 번호 등으로부터, 경계 포인트나 포인트 수가 산출된다. 또는, 메인 CPU11에 의해 미리 산출해둔 데이타를 데이타 메모리(20)에 전송해두고, 데이타 메모리(20)를 참조하는 것만으로 취득해도 좋다.

이 때의 경계 포인트를 xpt[] ([]안은 배열순을 나타내는 수를 기입함), 경계 포인트의 수를 xpm으로 정의한다. 도 12의 (a)에 도시된 바와 같이, 라인 번호 L 상의 경계 포인트는 xpt[0]=xs0, xpt[1]=xs1, xpt[2]=(xe1+1), xpt[3]=(xe2+1), xpt[4]=(xe0+1)이 되고, 경계 포인트수 xpm은 5가 된다. 스텝 C2에서, 경계 카운터 xp를 클리어하고, 스텝 C3에서 라인 L 상의 좌측 경계 포인트 xp1을 취득하고, 스텝 C4에서 좌측 경계 포인트의 가장 가까운 우측 경계 포인트 xpr을 취득한다. 이 xp1, xpr 사이의 표시 데이타를 판별하고, 스텝 C5에서 라인 번호 L에 상당하는 표시 데이타 저장 선두 어드레스 addr을 취득한다. 처음에는 xp1=xpt[0]=xsO이고, xpr=xpt[1]=xs1이기 때문에, 이 표시 데이타는 배경 데이타인 것을 판별할 수 있고, addr=back_addr+x1*L+xs0에 의해 라인 번호 L에 상당하는 배경 데이타 저장 선두 어드레스 addr를 산출할 수 있다.

스텝 C6에서 라인 번호 L이 짝수나 홀수를 판단하고, 라인 메모리(16a)에의 데이타 전송(스텝 C7) 또는 라인 메모리(16b)에의 데이타 전송(스텝 C8)의 전환을 행한다. 라인 메모리(16a) 및 라인 메모리(16b)에의 데이타 전송 사이즈는 표시 범위가 xp1, 및 xpr-1이므로, xpr-xp1이 된다. 라인 메모리(16a) 또는 라인 메모리(16b)에의 기록 위치는 xp1이므로, 라인 메모리(16a) 또는 라인 메모리(16b)에의 데이타 전송은 addr로부터 (xs1-xs0)의 데이타를 라인 메모리(16a) 또는 라인 메모리(16b)의 xs0으로 전송하게 된다. 우측 경계 포인트 xpr은 다음 xs1, (xe1+1) 사이의 데이타를 전송할 때에는 좌측 경계 포인트 xp1이 되기 때문에, 스텝 C9에서 xp1=xpr로 함에 따라 좌측 경계 포인트 xp1을 취득할 수 있다. 이미 설명한 우측 경계 포인트 xpr의 취득(스텝 C4)으로 이행하고, 이들 동작을 xs1, (xe1+1), (xe1+1), (xe2+1), (xe2+1), (xe0+1)의 경계사이에서도 마찬가지로 행함에 따라, 라인 번호 L의 1라인의 데이타전송을 행할 수 있다. 스텝 C10에서 경계 카운트 xp와 경계 포인트수 xpm의 비교를 행하고, 경계 카운트 xp가 경계 포인트수 xpm과 동일하던지 커짐에 따라 다음 라인의 처리로 이행한다.

도 13은 α블랜딩을 포함한 라인 전송의 흐름도이다. 도 14는 α블랜딩을 포함하는 표시 화면예이다. 도 14의 (a)는 α블랜딩의 표시 화면예, 도 14의 (b)는 라인 번호 L에서의 통상 라인 메모리와 α블랜딩용 라인 메모리의 메모리 맵이다. 도 14의 라인 번호 L을 다음에 표시되는 라인 번호 L로서, 그 라인 번호 상에서의 α블랜딩 라인 전송을 이하에 설명한다. 스텝 D1에서, 표시 프로세서(21)는 α블랜딩이 있는 라인 번호 L 상에서의 각 표시 데이타끼리의 경계 포인트 및 포인트수를 산출한다. 도 12의 통상 표시 화면예보다도 경계 포인트수가 하나 증가한다. 이 경계 포인트나 포인트수는 데이타 메모리(20) 상에 전송되어 얻어진 각 표시 데이타의 우측 윗좌표, 좌측 밑좌표, X 방향 좌표 사이즈, Y 방향 좌표 사이즈, 및 우선 순위 등에 따라 산출된다. 또는, 메인 CPU(1l)에 의해 미리 산출해 둔 데이타를 데이타 메모리(20)에 전송해두고, 데이타 메모리(20)를 참조하는 것만으로 취득해도 된다.

라인 번호 L 상의 경계 포인트는 xpt[0]=xs0, xpt[1]=xs1, xpt[2]=xs2, xpt[3]=(xe1+1), xpt[4]=(xe2+1), xpt[5]=(xe0+1)이 되어 경계 포인트수 xpm은 6이 된다. α블랜딩이 없는 경계는 통상 라인 전송과 동일하기 때문에, α블랜딩이 있는 경계 카운터 xp일 때에 대해 설명한다. 스텝 D14에 의해 취득되는 라인 L 상의 좌측 경계 포인트 xp1은 xp1=xpr=xpt[2]=xs2이고, D4에 의한 우측 경계 포인트 xpr의 취득에 의해 xpr=xpt[3]=(xe1+1)이 된다. 이 표시 데이타의 라인 번호 L에 상당하는 윈도우(1) 데이타 저장 선두 어드레스 addr는, addr=win1_addr+(xel-xs1+1)*(L-ys1)+(xs2-xs1)로 산출된다(스텝 D5). 라인 번호 L이 짝수나 홀수를 스텝 D6에서 판단하고, 라인 메모리(16a)에의 데이타 전송(스텝 D7) 또는 라인 메모리(16b)에의 데이타 전송(스텝 D8)이 전환을 행한다.

라인 메모리(16a) 또는 라인 메모리(16b)에의 데이타 전송 사이즈는 표시 범위가 xp1, 및 xpr-1이므로, xpr-xp1이 된다. 라인 메모리(16a) 또는 라인 메모리(16b)에의 기록 위치는 xp1이므로, 라인 메모리(16a) 또는 라인 메모리(16b)에의 데이타 전송은 addr로부터 ((xe1+1)-xs2)의 데이타를 라인 메모리(16a) 또는라인 메모리(16b)의 xs2로 전송하게 된다. 데이타 전송 종료 후, 그 데이타에 대해 α블랜딩하는 다른 데이타가 있는지의 여부를 스텝 D9에서 판단한다. 여기서는 윈도우(1)와 윈도우(2)가 α블랜딩이고, 이 표시 데이타의 라인 번호 L에 상당하는 윈도우(2) 짝수 데이타 저장 선두 어드레스 addr은 addr=win2e_addr+(xe2-xs2+1)*(L-ys2)로 산출된다(스텝 D10).

라인 번호 L이 짝수나 홀수를 스텝 D11에서 판단하여 라인 메모리(16c)에의 데이타 전송(스텝 D12) 또는 라인 메모리(16d)에의 데이타 전송(스텝 D13)이 전환을 행한다. 이 때의 라인 메모리(16c) 또는 라인 메모리(16d)는 α블랜딩용 라인 메모리이다. 라인 메모리(16c) 또는 라인 메모리(16d)에의 데이타 전송 사이즈는 표시 범위가 xp1, 및 xpr-1이므로, xpr-xp1이 된다. 라인 메모리(16c) 또는 라인 메모리(16d)에의 기록 위치는 xp1이므로, 라인 메모리(16c) 또는 라인 메모리(16d)에의 데이타 전송은, addr로부터 ((xe1+1)-xs2)의 데이타를 라인 메모리(16c) 또는 라인 메모리(16d)의 xs2로 전송하게 된다. 통상 라인 메모리에는 α블랜딩하지 않은 데이타를, α블랜딩용 라인 메모리에는 α블랜딩하는 데이타를 따로따로 구비할 수 있고, 하드웨어의 α블랜딩 처리에 따라 합성 표시를 행하는 것이 가능해진다. 이후의 처리인 스텝 D14, 스텝 D15는 통상 라인 전송과 동일하다.

커서의 표시는 상기된 기재된 동작 순서에 따라서도 표시할 수 있지만, 상기 의 1라인분의 표시 데이타를 라인 메모리에 전송한 후, 커서의 좌표, 커서 X 방향사이즈, 커서 Y 방향의 사이즈, 및 커서 데이타 저장 선두 어드레스 curs_addr 등을 부여하여 마지막으로 합성 표시함에 따라 실현할 수 있다. α블랜딩의 데이타상에 표시하는 경우에는 통상의 라인 메모리와 α블랜딩용의 라인 메모리의 양방에 기록함으로써, 커서의 표시를 행할 수 있다. 이 방법으로는 커서는 항상 최상위의 우선 순위가 되고, 처리 속도를 빠르게 할 수 있다. 이상이 표시 프로세서(21)의 기본 동작의 설명이다.

이어서 표시 프로세서(21)가 행하는 다른 동작에 대해 설명한다.

우선 표시 데이타의 확대·축소·스킵의 처리에 대해 설명한다. 도 4에 도시된 바와 같이, 표시 프로세서(21)는 내부에 전송용 버퍼 메모리를 2세트 구비하고 있다. 메인 메모리(12)로부터 판독된 표시 데이타는 우선 1세트째의 전송용 버퍼 메모리(25a, 25b)에 저장되고, 이어서 또 다른 1세트의 전송용 버퍼 메모리(26a, 26b)에 저장된 후에, 표시용 라인 메모리(16)로 저장된다. 이 전송용 버퍼 메모리간의 판독 및 기록은 표시 프로세서(21)에 부여하는 프로그램에 의해 정밀하게 제어할 수 있다.

구체적으로는, 1세트 째의 전송용 버퍼 메모리(25a, 25b)(판독 메모리라고 함)의 판독 카운터의 스타트/스톱, 다른 1세트의 전송용 버퍼 메모리(26a, 26b)(기록 메모리라고 함)에의 기록 카운터의 스타트/스톱 및 기록을 함/하지 않음을 화소 단위로 임의의 위치에서 행할 수 있다. 이에 따라 표시 화상의 확대, 축소나, 어느 한 위치보다 우측의 화상이 우측 방향으로 틀어져 화상에 구멍이 생긴것처럼 보이는 표현(스킵이라고 함) 및 이들을 혼재시킨 표시 데이타로 변화시킬 수 있다.

확대·축소·스킵의 동작은 도 15에 도시된 컨트롤 데이타의 동작 설명도에 도시된 바와 같이 제어된다. 컨트롤 데이타는 1화소당 2비트의 정보를 갖고, 화소단위로 전송용 버퍼 메모리(25a, 25b, 26a, 26b) 사이의 판독 카운터 및 기록 카운터 및 기록을 함/하지 않음을 제어한다. 도 16은 확대·축소·스킵을 행하지 않은 등배일 때의 전송용 버퍼 메모리사이의 전송 동작이고, 이 경우 컨트롤 데이타로서 '00'을 계속 부여한다. 그렇게 하면, 판독 카운터·기록 카운터 모두 한번씩 카운트업되어 가고, 판독 메모리와 동일한 데이타가 기록 메모리에 기록되어 등배의 전송이 된다.

축소를 행하는 경우에, 컨트롤 데이타가 생략하고 싶은 화소에 대응하는 데이타를 '01'로 한다. 축소 동작을 나타내는 도 17에서, 기록 메모리에는 0, 1, 2, 3까지는 순서대로 표시 데이타가 기록되지만, 3의 위치의 컨트롤 데이타가 '01'이므로, 기록 카운터가 스톱하고, 이어서 3의 위치에 4를 중첩하여 기록한다. 이것으로 표시 데이타가 1 화소분만 축소한다. 컨트롤 데이타에 1화소간격으로 '01'을 설정하면 화소의 수평 방향은 1/2로 축소하고, 부분적으로 '01'을 설정하는 비율을 바꾸면, 예를 들면 화상이 원주 모양이 되기도 한다.

확대를 행하는 경우에는 컨트롤 데이타의 대응하는 위치에 '10'을 설정한다. 도 18에서, 기록 메모리에는 0, 1, 2, 3까지는 순서대로 표시 데이타가 기록되지만, 3의 위치의 컨트롤 데이타가 '10'이므로, 판독 카운터가 스톱하고, 이어서 3옆에 또 한번 3이 기록된다. 이것으로서 1화소분의 확대가 행해진다.

컨트롤 데이타가 '11'일 때에는 스킵이다. 도 19에서 0, 1, 2까지는 그대로 기록되지만, 3의 위치의 컨트롤 데이타가 '11'이기 때문에, 판독 어드레스가 정지한다. 이 때문에 3의 표시 데이타는 우측에 이웃한 화소에 기록되게 된다. 또한기록 메모리에의 기록이 행해지지 않고, 기록 메모리의 3의 위치에는 아무것도 쓰여지지 않는다. 이것으로서 1 화소분의 스킵이 행해진다.

이상과 같이 컨트롤 데이타의 값을 설정함에 따라, 확대·축소·스킵이 가능하고, 또한 도 20∼도 22와 마찬가지로 확대·축소·스킵을 혼재하여 설정함으로써 일부는 확대하지만 다른 일부는 축소한다고 한 복잡한 표시 데이타의 변형을 행할 수 있다.

그런데 확대·축소율이 수평 방향으로 일정한 것은 많지만, 이 경우 컨트롤 데이타는 동일한 패턴의 반복이 된다. 본 실시예에서는 반복하는 패턴과 반복 포인트를 설정함으로써, 1수평 라인분의 컨트롤 데이타를 기록하는데 비교하여, 적은 데이타로 확대·축소등의 지정을 할 수 있다. 예를 들면 0.75배로 축소하는 경우에는 도 23와 마찬가지로 컨트롤 데이타는 '00', '00', '00', '01'의 반복이 된다. 이 경우, 이 4화소분의 컨트롤 데이타와 4화소 단위로 반복이 행해지도록 반복 포인트의 설정을 함에 따라, 동일한 컨트롤 데이타가 반복적으로 사용되고, 축소 동작이 행해진다. 마찬가지로 도 24는 1.75배로 확대한 경우이다.

이어서, 본 실시예에서는 비디오 입력을 2계통 가지고 있지만, 표시 프로세서(21)는 이에 대해 비디오 영상 데이타의 취득을 행할 수 있다. 비디오 영상 신호는 A/D 변환된 후, 비디오 입력용 라인 메모리에 저장된다. 비디오 입력용 라인 메모리는 비디오 입력 1계통에 대해 2개 있고, 다른 라인 메모리와 마찬가지로 판독과 기록을 행하는 메모리를 교대로 전환하여 사용한다. 비디오 입력용 라인 메모리에 기록된 비디오 데이타는 표시용 프로세서(21)에 의해 판독되고, 표시 프로세서(21) 내에서 확대·축소·스킵 처리 등을 행한 후, 라인 메모리(16)로 전송된다.

이어서 데이타 처리 회로(13)에 대해 설명한다. 메인 메모리(12)에 저장되어 있는 표시 데이타는 통상의 RGB 형식의 데이타 뿐만 아니라, 여러가지의 데이타 형식으로 저장되어 있다. 표시 프로세서(21)에 의해 메인 메모리(12)로부터 표시 데이타가 판독되어 라인 메모리(16)에 기록되는 동안, YUV 디코더(27a), 런 랭스 전개 회로(27b), 컬러 신장 회로(27c), 컬러 펠릿(27d, 27e)의 처리 회로가 있고, 그래서 각종 데이타 형식의 표시 데이타는 RGB 형식으로 변환되어 라인 메모리(16)에 저장된다. 어떤 데이타 처리 회로에 의해 변환을 행할지는 표시 프로세서(21)가 화소 단위로 셀렉터(28)에 지시하여 선택된다. 컬러 펠릿은 복수개 구비할 수 있고, 예를 들면 윈도우마다 사용하는 펠릿을 바꿀 수 있다. 또한, 다른 데이타 처리 회로를 추가함으로써, 여러 가지의 표시 데이타의 포맷에 대응할 수 있다.

데이타 처리 회로(13)를 통과한 표시 데이타는 라인 메모리(16)에 기록되지만, 표시 데이타 중 몇개의 값을, 실제로는 표시되지 않은 라이트 스루 데이타로서 설정할 수 있다. 메인 메모리(12)나 데이타 버퍼(15)로부터 표시 프로세서(21)가 표시 데이타를 라인 메모리(16)로 전송할 때, 라이트 스루 데이타가 있으면, 그 화소에 대해서는 라인 메모리(16)에의 기록을 행하지 않는다. 이것은 구형이 아닌 화상, 예를 들면 마우스 커서 등의 표시에 유효하다.

이어서 사용 라인 정보를 이용하여 화면 표시를 행하는 동작에 대해 설명한다. 통상, 표시용의 라인 메모리는 2개 한 셋트로 동작한다. 이것은 표시를 위해판독을 행하는 라인 메모리에 대해, 표시 프로세서(21)가 기록 억세스를 행할 수 없기 때문에, 판독을 행하는 라인 메모리와는 별도의 또 다른 라인 메모리에 다음 라인의 표시 데이타의 기록을 행한다. 표시하는 라인이 변할 때마다, 이 판독과 기록을 행하는 라인 메모리를 교대로 교체하여 표시를 진행시켜 간다. 그런데 도 5B, 도 5C와 마찬가지로 복수의 화면을 합성하여 표시하는 경우, 특히 배경을 표시하지 않을 때, 라인 메모리에의 표시 데이타의 기록은 윈도우를 표시하는 부분에 대해서만 행해지고, 그 밖의 부분에는 앞 라인의 표시 데이타가 남은 상태가 되는 경우가 있다. 그 때문에 기록 전에 라인 메모리의 클리어가 필요해지고, 그로 인한 시간이 필요해진다. 사용 라인 정보는 이 라인 메모리의 클리어 작업을 불필요로 하는 것이다.

사용 라인 정보는 라인 메모리 상의 각 화소의 표시 데이타에 1 대 1로 대응하고, 그 표시 데이타가 몇 라인째의 표시로 사용되는 데이타인지를 나타내는 정보이다. 표시 데이타 1 화소에 대응하는 사용 라인 정보는 (화면의 수직 방향의 화소수+1)을 표현할 수 있는 비트수(화면 사이즈가 1280×1024이면 11비트)이상으로, 그것이 각 라인 메모리에 표시 데이타와 동일한 화소수분, 즉 수평 화소수분뿐이다.

도 25는 사용 라인 정보를 저장하는 표시 메모리부(14)를 나타내는 블럭도이다. 라인 메모리(16a∼16f)에는 각각 비교기(31∼36), 및 AND 회로(37∼42)가 접속되어 있다. 라인 메모리(16e, 16f)는 후술되는 배경 데이타를 저장하는 메모리이다. 비교기(31∼36)는 표시 라인수와 사용 라인 정보를 비교하고, 값이 일치하는 경우에는 논리치(1)를 출력하고, 불일치하는 경우에는 논리치 0을 출력한다. AND 회로(37∼42)는 논리치(1)가 입력되면, 표시 데이타를 그대로 출력하고, 논리치 0이 입력되면 표시 데이타를 출력하지 않는다.

이하, 화면 표시 동작에 대해 도 26을 바탕으로 설명한다. 도 26A는 표시 화면예, 도 26B는 사용 라인 정보가 N인 경우의 라인 메모리의 메모리 맵과 출력 데이타, 도 26C는 사용 라인 정보가 N+2인 경우의 라인 메모리의 메모리 맵과 출력 데이타, 도 26D는 사용 라인 정보가 N+4인 경우의 라인 메모리의 메모리 맵과 출력 데이타이다. 도 26B에 도시된 바와 같이, (N-l)라인째의 표시를 행하는 동안, 표시 프로세서(21)는 라인 메모리에 N 라인째의 표시 데이타를 기록한다. N 라인째에는 윈도우(1)가 있고, 윈도우(1)의 표시 데이타(6) 기록할 때에 동시에 사용 라인 정보에 N을 기록한다. N 라인째를 표시할 때에는 라인 메모리의 1화소마다 표시중의 라인 번호 N과 사용 라인 정보를 비교하여, 그것이 동일한 경우에만 표시 데이타 유효라고 간주하고, 라인 메모리 중의 표시 데이타를 출력한다.

이어서 동일한 라인 메모리에 기록을 행하는 것은 라인 메모리를 2개 교대로 사용하기 때문에 (N+2)라인째이다. 도 26C에 도시된 바와 같이 (N+2)라인 째에는 윈도우(1)와 윈도우(2)의 2개가 있고, 그 표시 데이타와 사용 라인 정보에는 (N+2)를 기록한다. 이것을 마찬가지로 하여 표시를 행한다.

이어서 (N+4)라인째의 기록을 행한다. (N+4) 라인째는 윈도우(2)에 대해서뿐이고, 도 26D에 도시된 바와 같이, 표시 데이타와 사용 라인 정보에 (N+4)의 기록을 행한다. 이 때 (N+2)라인째에서 기록한 윈도우(1) 데이타가 남은 상태로 되어 있고, 어떠한 연구를 행하지 않은 경우는 이것이 표시되어 버리고, 틀린 표시가 된다. 그러나 본 실시예에서는 이 오래된 윈도우(1)의 부분의 사용 라인 정보는 (N+2)상태이므로 무시되어, 윈도우(2)만 정확하게 표시된다.

이러한 방식으로 모든 라인에 대해 표시를 행하지만, 수직 귀선 기간마다 모든 라인 메모리의 사용 라인 정보를 클리어할 필요가 있다. 이것은 전의 수직 표시 기간의 표시 데이타가 표시되는 것을 막기 위해서이다. 또 클리어는 사용 라인 정보로서 사용되지 않은 값을 기록함에 따라 행한다.

이어서 동일한 패턴의 반복 표시에 대해 설명한다. 윈도우 시스템의 배경 화면등에 잘 보이지만, 수평 방향으로 동일한 패턴이 반복 표시되는 것이 자주 있다. 이 경우 라인 메모리(16)로부터 판독하는 판독 어드레스를 임의의 범위에서 루프할 수 있도록 함으로써, 특정한 패턴을 반복 표시할 수 있다. 이에 따라 특히 배경 데이타를 메인 메모리(12)에 저장하는 경우 등은 판독하는 데이타량을 삭감할 수 있고, 메인 CPU11의 데이타 버스의 트래픽을 저하시킬 수 있다. 이 기능을 사용할 때에는 통상의 라인 메모리 외에 반복 패턴을 저장하는 전용의 라인 메모리(16e, 16f)가 2개 한 셋트 필요하다. 따라서 라인 메모리는 최소한 4개, α블랜딩을 동시에 사용하는 경우는 최저 6개 필요해진다. 이 특정 패턴의 반복 표시 기능에 대해 이하에 설명한다.

도 27은 배경을 반복 이용하는 경우의 동작 설명도이다. N 라인째에 대해 라인 메모리의 기록을 행하는 경우, 우선 통상과 마찬가지로 윈도우 데이타를 수납하는 라인 메모리에 윈도우의 표시 데이타 및 사용 라인 정보 N을 기록한다. 이어서 배경 데이타를 수납하는 라인 메모리에 배경의 표시 데이타와 사용 라인 정보 N을 기록하고, 또한 반복 포인트를 설정한다. 반복 포인트의 설정 방법에는 몇개의 방법을 생각할 수 있고, 전용의 레지스터를 설치하거나, 사용 라인 정보나 표시 데이타에 통상과 구별할 수 있는 값을 기록하거나, 전용 라인 메모리를 준비한다고 하는 방법을 생각할 수 있다.

표시할 때는 우선 윈도우 데이타를 수납하는 라인 메모리의 사용 라인 정보를 표시중인 라인 번호와 비교한다. 일치하면 윈도우의 표시 데이타를 출력하고, 일치하지 않은 경우는 배경 데이타를 출력한다. 배경 데이타는 도시하지 않았지만 내부의 배경 데이타 판독 카운터에 따라 나타내는 배경 데이타가 출력된다. 이 판독 카운터의 값이 반복 포인트의 값과 일치하면, 판독 카운터의 값이 클리어된다. 이에 따라 출력되는 배경 데이타는 배경 데이타를 수납하는 라인 메모리의 처음으로 복귀하고, 배경 데이타가 이 범위에서 반복하여 출력된다.

이어서 데이타 버퍼(15)에 대해 설명한다. 표시 데이타는 메인 메모리(12) 상에 저장하는 것이 보통이지만, 커서 등 사이즈가 작아 패턴이 결정되는 표시 데이타는 데이타 버퍼(15)에 저장하면 된다. 데이타 버퍼(15)에 저장된 표시 데이타는 표시 프로세서(21)에 의해 라인 메모리(16)에 기록할 수 있다. 또한 라인 메모리(16)가 아니라 표시 프로세서(21)의 프로그램 메모리(19)나 데이타 메모리(20)나 메인 메모리(12)에 전송할 수 있으므로, 커서의 표시 등에 한하지 않고 범용으로 사용할 수 있다.

또한, α블랜딩으로 2화면의 혼합 비율을 설정하는 방법에는 몇개를 생각할수 있다. 하나는 혼합 비율을 저장하는 전용 레지스터를 준비하여, α블랜딩할 때에 그 레지스터에 의해 혼합 비율을 판독하는 방법이 있다. 그 경우, 혼합 비율이 변화할 때마다 표시 프로세서(21)가 레지스터의 내용을 재기록할 필요가 있다. 그 외에는 혼합 비율을 복수 저장하는 LUT를 준비하고, 라인 메모리에 표시 데이타를 기록할 때에, 그 LUT의 호출 어드레스를 모두 화소 단위로 라인 메모리에 기록하는 방법, 또는 직접 혼합 비율을 라인 메모리에 화소 단위로 기록하는 방법 등을 생각할 수 있다.

발명의 제1 특징에 따르면, 표시를 할 때에 필요한 부분의 표시 데이타를 메인 메모리 내에서 추출하여 사용하기 때문에, 메인 메모리 내의 임의의 위치의 데이타를 추출하여 조합하는 것이 가능하다. 이 제어는 모두 표시 제어부가 행하므로, 주 제어부가 표시하기 위해 스크린 상에 복수의 윈도우를 동시 표시하는 등의 때의 소프트웨어에 있어서의 처리 부하를 저감시킬 수 있고, 각 윈도우의 이동이나 전환을 고속화할 수 있다.

발명의 제2 특징에 따르면, 라인 메모리 상의 데이타를 판독할 때, 그것이 라인 방향에 대해 반복하는 데이타였을 경우(윈도우 시스템에 있어서의 배경등), 판독 라인 메모리 어드레스를 임의의 위치에서 루프할 수 있기 때문에, 장황한 처리가 불필요해지고, 처리의 고속화를 꾀할 수 있다.

발명의 제3 특징에 따르면, 커서나 반복 배경등을 데이타 버퍼 메모리에 수납해 둘 수 있기 때문에, 결정된 데이타를 메인 메모리로부터 판독할 필요가 없으므로, 데이타 버스의 부하를 삭감하고, 장황한 처리가 불필요해지고, 처리의 고속화를 꾀할 수 있다.

발명의 제 4특징에 따르면, 표시 데이타를 판독할 때에 확대 축소 처리를 하기 때문에, 표시용 데이타에 대한 확대 축소 처리를 사전에 할 필요가 없고, 버스의 사용 효율을 올릴 수 있다. 또한, 비디오 입력 영상을 표시하는 경우에 영상 사이즈의 변경이 필요해지는 것이 보통이지만, 출력단에 확대 축소 처리를 거는 것으로 확대 축소 회로를 보다 유효하게 이용할 수 있다. 또한, 이에 따라 비디오 데이타를 항상 풀 사이즈로 취득하면서, 그 데이타를 일단 프레임 메모리등에 전송하지 않아 표시는 임의의 사이즈로 행할 수 있다.

발명의 제 5특징에 따르면, 제1 버퍼 메모리로부터의 판독 어드레스 카운트를 소정의 순서대로 정지/동작을 반복함에 따라, 일정 배율의 확대·축소가 간단한 처리로 행할 수 있어, 처리의 고속화를 할 수 있다.

발명의 제 6특징에 따르면, 표시 제어부는 저장 정보의 데이타 형식 정보에 기초하여 데이타 변환을 할 수 있으므로, 표시용 데이타를 수납하는 형식등에 제한이 없기 때문에, 데이타 메모리 상에 수납되어 있는 표시 캐릭터등을 일부러 프레임 버퍼등에 전송할 필요가 없어, 처리의 고속화를 꾀할 수 있다.

발명의 제7 특징에 따르면, 상기 표시 제어부에 필요한 프로그램과 데이타를 저장하는 프로그램 메모리와 데이타 메모리를 구비하므로, 메인 메모리로부터 처리할 때마다 메인 메모리로부터 데이타를 판독할 필요가 없어, 데이타 버스의 사용 횟수를 삭감하고, 처리의 고속화를 꾀할 수 있다.

발명의 제 8특징에 따르면, 상기 표시 제어부는 상기 프로그램 메모리와 데이타 메모리에 필요한 정보를 메인 메모리로부터 전송시키기 위해, 화면 모드 또는 그래픽 영역의 변경에 유연하게 대응할 수 있다. 용량을 넘은 프로그램 또는 데이타는 메인 메모리로부터 판독하면 되므로, 소용량으로 끝나고, 컴팩트 또는 저비용으로 시스템을 구축할 수 있다.

발명의 제 9특징에 있어서, 각 라인 메모리에 표시 데이타를 전송할 때, 그 데이타를 사용하는 라인 번호를 동시에, 1도트마다 대응한 사용 라인 정보 메모리에 기록하고, 표시할 때에 표시하려고 하는 라인의 번호와 비교함으로써 라인 메모리 상의 데이타가 유효한지의 여부를 판별함으로써, 라인 메모리를 사용하기 전에 매회 라인 메모리의 내용을 클리어할 필요가 없어지고, 처리의 고속화를 꾀할 수 있다. 각 라인의 표시마다 라인 메모리 내의 데이타를 소거할 필요가 없어, 수직 귀선 기간마다 모든 라인 메모리의 사용 라인 정보를 소거하는 것만으로 되므로 처리의 고속화를 꾀할 수 있다.

Claims

표시 데이타가 저장되어 있는 메인 메모리;

상기 표시 데이타의 데이타 형식을 화면 표시의 데이타 형식으로 변환하는 데이타 처리 회로부;

상기 데이타 처리 회로부에 의해 변환된 표시 데이타를 표시 라인 단위로 저장하는 복수의 라인 메모리;

상기 메인 메모리로부터 상기 라인 메모리에 표시 데이타를 전송 저장시켜, 상기 라인 메모리로부터 필요한 표시 데이타를 판독하여 화면 표시하는 제어를 행하는 표시 제어부; 및

상기 메인 메모리에 상기 표시 데이타를 저장시켜, 데이타 형식 및 저장 어드레스를 포함하는 저장 정보를 상기 표시 제어부로 전송하는 주 제어부

를 포함하고,

상기 표시 제어부는 전송원인 상기 메인 메모리에 대해 상기 저장 정보에 기초하여, 화면 표시시킬 가능성이 있는 1 라인분의 표시 데이타의 어드레스를 지정하여 상기 표시 데이타를 판독하고, 상기 데이타 처리 회로부로 데이타 변환시켜, 상기 라인 메모리를 선택하고 상기 표시 데이타를 저장하는 것을 특징으로 하는 프로그래머블 표시 장치.
제1항에 있어서,

상기 표시 제어부는 상기 라인 메모리에 반복 이용하는 표시 데이타를 저장하고, 상기 반복 표시 데이타를 표시하는 경우, 상기 라인 메모리로부터 상기 반복 표시 데이타의 어드레스를 지정하여 판독하고, 화면 표시하는 것을 특징으로 하는 프로그래머블 표시 장치.
제1항에 있어서,

반복 이용하는 표시 데이타를 저장하는 데이타 버퍼 메모리를 구비하고,

상기 표시 제어부는 상기 데이타를 화면 표시하는 경우, 상기 데이타 버퍼 메모리로부터 상기 반복 표시 데이타를 판독하고, 화면 표시하는 것을 특징으로 하는 프로그래머블 표시 장치.
제1항에 있어서,

상기 메인 메모리로부터 판독한 표시 데이타를 저장하는 제1 버퍼 메모리;

상기 제1 버퍼 메모리로부터 판독한 표시 데이타를 저장하는 제2 버퍼 메모리; 및

상기 제1 및 제2 버퍼 메모리의 판독 및 기록 어드레스를 카운트하는 어드레스 카운터

를 포함하고,

상기 표시 제어부는 상기 어드레스 카운터에 대해 판독 및 기록 어드레스 카운트를 각각 정지/동작의 제어를 행하고, 확대·축소·스킵의 처리를 행하여, 그데이타를 상기 라인 메모리에 저장하는 것을 특징으로 하는 프로그래머블 표시 장치.
제4항에 있어서,

상기 표시 제어부는 제1 버퍼 메모리로부터의 판독 어드레스 카운트를 소정의 순서대로 정지/동작을 반복시키는 것을 특징으로 하는 프로그래머블 표시 장치.
제1항에 있어서,

상기 데이타 처리 회로부는 각종 데이타 형식을 변환하는 복수의 변환 처리회로를 구비하고,

상기 표시 제어부는 상기 저장 정보의 데이타 형식 정보에 기초하여 상기 변환 처리 회로를 선택하는 것을 특징으로 하는 프로그래머블 표시 장치.
제1항에 있어서,

상기 표시 제어부에 필요한 프로그램과 데이타를 저장하는 프로그램 메모리와 데이타 메모리를 구비한 것을 특징으로 하는 프로그래머블 표시 장치.
제7항에 있어서,

상기 표시 제어부는 상기 프로그램 메모리와 상기 데이타 메모리에 필요한 정보를 상기 메인 메모리로부터 전송시키는 것을 특징으로 하는 프로그래머블 표시장치.
제1항에 있어서,

상기 표시 제어부는 상기 라인 메모리에 표시 데이타를 저장할 때에 몇라인째에서 사용하는 데이타인지를 나타내는 라인 정보를 부가하고, 상기 라인 메모리로부터 표시 데이타를 판독할 때에 라인 정보도 동시에 판독하여, 상기 표시 데이타를 사용하는 라인이 라인 정보와 동일한 경우에만 화면 표시하는 것을 특징으로 하는 프로그래머블 표시 장치.