KR100307791B1 - Fm다중방송수신용동기회로 - Google Patents

Abstract

본 발명은 RDS와 DARC 두 방식의 FM 다중 방송 데이타를 하나의 프론트엔드를 이용해 수신한다. BIC 검출 회로(101)는, 수신 데이타 중에 포함되는 블록 식별 부호(BIC)를 검출한다. 일치/불일치 검출 회로(104)는, BIC 검출 타이밍 기구가 바른지의 여부를 판정하여, 일치/불일치 펄스를 출력한다. 전방 보호 회로(106)는, 불일치 펄스의 출력 횟수를 카운트해 카운트값이 소정값을 넘기까지 확립된 동기 상태를 유지한다. 그리고, 전방 보호 제어 회로(108)는, 선국을 위한 서치가 행하여지고 있을 때는 전방 보호 회로의 카운트 동작을 금지한다. 또한, 후방 보호 회로(105)는, 일치 펄스의 출력 횟수를 카운트하고, 카운트값이 소정값에 도달한 때 동기 상태를 확립한다. 그리고, 후방 보호 회로(800)는 서치가 행하여지고 있을 때는 후방 보호 회로의 카운트 동작을 금지한다.

Description

ＦＭ 다중 방송 수신용 동기 회로

본 발명은 DARC 방식의 FM 다중 방송을 수신 가능한 수신기에 관한 것으로, 특히 전방 보호 회로 또는 후방 보호 회로를 갖는 동기 회로에 관한 것이다.

현재, FM 다중 방송으로서는, 유럽에서 널리 행하여지고 있는 RDS(Radio Data System) 방식과 일본에서 행하여지고 있는 DARC(Data Radio Channel) 방식이 있다.

RDS 방식의 데이타는, (1) 프로그램 식별 데이타(PI 데이타)와, (2) 방송국명 데이타(PS 데이타), (3) 동일 프로그램 방송중의 다른 방송국의 주파수 리스트(AF 리스트), (4) 프로그램 내용의 식별 데이타(PTY), (5) 음악이나 회화의 식별 데이타(M/S 데이타), (6) 교통 정보국의 식별 데이타(TP), (7) 교통 정보 방송중의 식별 데이타(TA) 등을 포함하고 있다.

그리고, 현재의 RDS 차량 탑재 수신기는, 이들 데이타를 이용하여 차량의 이동에 따라 현재 수신국의 수신 상태가 악화했을 경우, 동일 프로그램 방송중의 다른 방송국으로 전환하는 서치 기능을 갖고 있다. 예를 들어, AF 서치라고 불리는 서치 기능에서는, 먼저 동일 프로그램 방송국의 주파수 리스트(AF 리스트)를 복조하고, 이 리스트에 기재되어 있는 주파수 방송국으로 차례로 수신 주파수를 전환하여 그 수신 전계 강도를 체크하고, 수신 전계 강도가 최대인 AF국을 검출한다. 다음에 검출된 AF국의 PI 데이타를 복조해 현재 수신국의 PI 데이타와 일치하는지의 여부를 판정한다. 일치했을 경우는, 이 수신 전계 강도가 최대인 AF국을 수신한다. 반대로 일치하지 않을 경우는, 다음으로 수신 전계 강도가 큰 AF국의 PI 데이타를 복조해 현재 수신국의 PI 데이타와 일치하는지의 여부를 판정하고, 이후 차례로 이 동작을 행한다. PI 데이타의 판정이 필요한 이유는, AF 리스트에 기재되어 있는 것도 실제로는 RDS를 방송하고 있지 않을 경우가 있거나 혹은 동일 주파수의 방송국이 다수 존재하고 있어 PI 데이타가 다를 경우가 많기 때문이다.

그렇지만, 도 1 및 도 2에 도시하는 바와 같이, RDS의 데이타는, 104비트를 1그룹으로 하여 반복해 전송되고 있다. 하나의 그룹은 각각 26비트 구성의 4블록으로 이루어지고, 각 블록은 16비트의 데이타부와 10비트의 체크 비트로 구성된다. 비트율은 1.1875KHz이고, 1블록은 약 22m초로 송신된다. 따라서, 1블록은 약 88m초로 반복해 송신되고 있다. RDS의 데이타 전송 방식에는 버전 A와 버전 B를 갖는다. 버전 A의 경우, PI 데이타는 4블록 중의 제1 블록에 할당된다. 따라서, PI 데이타의 반복 주기는 약 88m초로 된다. 버전 B일 경우, PI 데이타는 4블록 중의 제1 블록 및 제3 블록으로 할당된다. 따라서, PI 데이타의 반복 주기는 약 44m초로 된다. 이 때문에, PI 데이타의 검출을 병용한 AF 서치를 행하면, AF국의 PI 데이타를 복조하기 위해서는 상기의 반복 주기에 더하여 RDS 데이타의 블록 동기 시간 60m초 정도도 필요하게 된다.

한편, 도 3에 도시하는 바와 같이, DARC의 데이타는 288비트로 1블록을 구성한다. 한편, 272블록으로 1프레임을 구성해 반복 전송된다. 272블록 중 82블록은 오류 정정용 블록(수직 패리티)이고, 남은 190블록이 정보 블록이다. 한편, 이 정보 블록의 288비트는 오류 정정용(수평 패리티)에 82비트, 오류 검출용 CRC 14비트, 정보 176비트 및 블록 및 프레임 동기 검출에 이용되는 블록 식별 부호(BIC : Block Identification Code)용 16비트로 구성된다. 오류 정정용 블록의 288비트는 오류 정정용 272비트와 BIC용 16비트로 구성된다. 비트율은 16KHz이고, 1블록은 18m초로 송신된다. 따라서, 1프레임은 약 5초로 반복해 송신되고 있다.

이후, 유럽에서는 RDS 방식과 DARC 방식의 FM 다중 방송이 동일 방송국에서 방송되도록 하고 있다. 따라서, 상기의 PI 데이타의 검출을 병용한 AF 서치 기능을 갖는 RDS 수신기에, 또한 프론트엔드가 공통이고, DARC 방식의 FM 다중 복조 기능을 추가했을 경우, RDS의 AF 서치 중에는 150m초 정도, 현재 수신국의 음성 뿐만 아니라 DARC의 데이타도 두절되는 일이 일어난다.

DARC 방식의 데이타 복조에는, 블록 동기 회로 및 프레임 동기 회로가 필요하고, 두 동기 회로도 다소의 노이즈 등에 의해 바른 데이타가 수신되지 않아도 동기 상태를 유지하는 임계치를 갖은 전방 보호 기능을 갖고 있다. 그러나, 이 임계치를 넘어 바르게 데이타를 수신할 수 없었을 경우 동기가 벗어나 버리고, 일단 동기가 벗어나면 재동기(후방 보호)하기까지는 많은 시간을 필요로 한다.

따라서, 150m초 동안 DARC 데이타가 두절되면, DARC 데이타는 8블록 이상 연속하여 동기용 BIC를 검출할 수 있게 되고, 예를 들어 전방 보호 기능이 있어도 현재 수신국의 DARC의 동기가 벗어나 버릴 우려가 있다. 그리고, 일단 동기가 벗어나면 재동기가 취해지기까지 수신된 데이타의 처리(오류 정정)를 행할 수 없고, 이 사이 수신된 데이타는 무효로 되어 버린다.

또한, 블록 동기 회로 및 프레임 동기 회로는 다소의 노이즈 등에 의해 1∼2 비트 정도 잘못된 BIC에서도 소정의 타이밍으로 BIC가 수십회 검출되면 비동기 상태에서 동기 상태로 끌어 들이는 후방 보호 회로를 갖고 있다. 그러나, 일단 잘못된 데이타에 의해 후방 보호 회로가 동기 상태로 끌려 들어가 버리면 전방 보호 회로의 기능에 의해 오동기 상태가 계속돼 버린다.

따라서, 상기와 같이 AF 서치를 행하였을 경우, 현재 수신국에 있어서 DARC 데이타에 대해서 동기 회로가 비동기 상태 기간 중에 다른국을 수신하면, 동기 회로가 다른국의 DARC 데이타 또는 노이즈로 동기 끌어 들임을 행하여 버릴 가능성이 있다. 이 때, 현재 수신국에 주파수를 다시 맞춰도 동기 회로는 다른국의 데이타 타이밍으로 동작해 버리고, 전방 보호 회로가 동기 벗어난 것으로 판정하기까지의 기간, 오로크(lock) 상태가 계속돼 버린다. 오로크 상태에서는 바르게 블록 동기, 또는 프레임 동기가 행하여지지 않기 때문에, 바르게 데이타가 얻어지지 않고 이 사이 수신된 데이타는 무효로 되어 버린다.

한편, DARC 방식의 FM 다중 데이타에도, RDS와 마찬가지의 AF(대체 주파수) 리스트가 있고, DARC 방식의 차량 탑재용 수신기에 있어서도 RDS 수신기의 AF 서치와 마찬가지의 서치 기능이 이후 구비되도록 하고 있다. 따라서, DARC 방식 단독의 차량 탑재용 수신기에 있어서도 AF 서치 등의 서치 기능을 실행했을 경우는 상술한 바와 마찬가지의 문제가 일어난다.

본 발명은 AF 서치 등을 행하여 DARC 데이타가 두절되어도 DARC의 동기가 벗어나지 않도록 하고, 양호한 DARC 데이타의 수신을 행할 수 있는 FM 다중 방송 수신기를 제공하는 것을 목적으로 한다.

또한, 본 발명은 AF 서치 등에 의해 DARC 데이타 수신국 이외로 수신 주파수를 일단 변경했을 경우에도 DARC의 동기 회로가 잘못해 로크(lock)하지 않도록 하고, 양호한 DARC 데이타의 수신을 행할 수 있는 FM 다중 방송 수신기를 제공하는 것을 목적으로 한다.

본 발명에 따르면, RDS에서의 PI 데이타의 검출을 병용한 AF 서치 등의 서치를 행하여 DARC 데이타가 길게 두절되었을 경우에도 DARC의 동기가 벗어나지 않기 때문에 서치 종료 직후의 수신 데이타에서 데이타 처리(오류 정정)를 행할 수 있어 무효로 하는 수신 데이타가 없게 된다. 특히, AF 서치 기능을 갖는 RDS 수신기에 프론트엔드를 공통으로 DARC 방식의 FM 다중 복조 기능을 추가했을 경우에 유효하다.

또한, 본 발명에 따르면, 현재 수신국의 데이타에 동기가 취해져 있지 않을 경우에, 다른국의 서치를 행하여도 다른국의 데이타 타이밍으로 동기가 걸리는 일이 방지되고, 서치 완료 후, 현재 수신국으로 빠르게 동기가 취해진다. 이 때문에, 서치 종료 직후의 동기 확립한 수신 데이타에서 데이타 처리(오류 정정)를 행할 수 있고, 무효로 하는 수신 데이타가 적게 된다.

도 1은 RDS의 버전 A의 데이타 구조의 예를 나타내는 도면.

도 2는 RDS의 버전 B의 데이타 구조의 예를 나타내는 도면.

도 3은 DARC의 데이타 구조의 예를 나타내는 도면.

도 4는 본 발명의 동기 회로를 포함하는 FM 다중 방송 수신기 전체를 나타내는 블록도.

도 5는 실시 형태의 구성을 나타내는 블록도.

도 6은 전방 보호 제어 회로 및 전방 보호 회로의 구성을 나타내는 도면.

도 7은 실시 형태의 요부 동작을 나타내는 타이밍차트.

도 8은 실시 형태의 동작을 나타내는 타이밍차트.

도 9는 다른 실시 형태의 구성을 도시하는 블록도.

도 10은 BIC 검출 회로 및 BIC 검출 제어 회로의 구성을 도시하는 도면.

도 11은 BIC의 비트 패턴예를 나타내는 도면.

도 12는 다른 실시 형태의 동작을 나타내는 타이밍차트.

도 13은 또 다른 실시 형태의 구성을 나타내는 도면.

도 14는 도 13의 실시 형태의 요부 구성을 나타내는 도면.

<도면의 주요 부분에 대한 부호의 설명>

01 : BIC 검출 회로

102 : 블록 동기용 288진 카운터

104 : 일치/불일치 검출 회로

105 : 후방 보호 회로

106 : 전방 보호 회로

107 : 동기 판정 회로

도 4는 본 발명의 실시 형태인 DARC 동기 회로(314)를 포함하는 FM 다중 방송 수신기의 전체 구성을 도시하는 블록도로서, 이 수신기는 동일 방송국에서 RDS와 DARC 두 방식의 FM 다중 방송이 송신되고 있을 경우에, 이 방송을 수신 가능하도록 구성되어 있다.

즉, FM 프론트엔드(301)에는, IF 증폭기(302)와, 멀티플렉서(303), AF 증폭기(304), 스피커(305)가 차례로 접속됨과 동시에, IF 증폭기(302)에는 그 출력인 컴포지트 신호를 입력하는 RDS 수신 회로(308a)와 DARC 수신 회로(312a)가 설치되어 있다. RDS 수신 회로(308a)는 캐리어 주파수인 57KHz의 대역 통과 필터(308)와, BPSK 복조를 행하는 RDS 복조기(309)와, 복조 데이타를 기초로 동기 재생을 행하는 RDS 동기 회로(310)와, 오류 정정을 실행하는 RDS 오류 정정 회로(311)로 이루어지고, 또한 DARC 수신 회로(312a)는, 캐리어 주파수인 76KHz의 대역 통과 필터(312)와, L-MSK 복조를 행하는 DARC 복조기(313)와, 복조 데이타를 기초로 동기 재생을 행하는 DARC 동기 회로(314)와, 오류 정정을 실행하는 DARC 오류 정정 회로(315)로 구성된다. 그리고, 오류 정정 후의 RDS 데이타 및 DARC 데이타는 콘트롤러(316)에 입력되고, FM 다중 데이타 처리부(316b)에서 각각의 데이타 처리가 실행된다.

또한, 콘트롤러(316)에는 선국 제어부(316a)가 설치되어 있고, FM 프론트엔드(301)에 접속된 PLL 주파수 신시사이저(306)에 주파수 데이타를 송출함으로써 선국 제어를 행한다. 요컨대, RDS의 AF 서치 등의 서치 동작을 행할 때는 현재 수신하고 있는 국과 다른 주파수 데이타를 PLL 주파수 신시사이저(306)로 송출하고, 이 서치 동작의 개시 시점으로부터 종료 시점까지 서치 신호를 DARC 동기 회로(314)로 송출한다.

다음에, 도 5에 클록 동기 회로인 DARC 동기 회로(314)의 구성을 도시한다.

먼저, 참조 번호 101은 수신 데이타로부터 블록 식별 부호(BIC)를 검출하는 BIC 검출 회로이고, 참조 번호 102는 16KHz의 시스템 클록(DARC의 비트율과 동일 주파수의 클록)을 카운트하는 것으로, 1블록 즉 BIC를 반복해 18m초 간격으로 펄스를 발생하는 블록 동기용 288진 카운터이며, 참조 번호 103은 BIC 검출 회로(101)와 288진 카운터(102)의 초기의 동기를 취하기 위한 게이트 회로이고, 참조 번호 104는 BIC 검출 회로(101)와 288진 카운터(102)의 출력 펄스의 발생 타이밍을 비교하는 타이밍 일치/불일치 검출 회로이다. 이 BIC 검출 회로(101), 블록 동기용 288진 카운터(102), 게이트 회로(103) 및 일치/불일치 검출 회로(104)는 동기 검출 회로를 구성하고 있다. 그리고, 일치 펄스(P1)가 출력되었을 경우, 바르게 BIC 검출 회로(101)가 수신 데이타로부터 BIC를 검출한 것으로 된다. 한편, 불일치 펄스(P2)가 출력되었을 경우, BIC 검출 회로(101)는 BIC를 검출할 수 없었거나 틀린 타이밍으로 검출한 것으로 된다.

또한, 참조 번호 105는 일치 펄스(P1)가 소정 횟수(M) 입력되면, 블록 동기를 확립(비동기에서 동기 상태로 됨)시키는 후방 보호 회로이고, 참조 번호 106은 불일치 펄스(P2)가 소정 횟수(N) 입력되면, 블록 동기를 벗어나는(동기로부터 비동기 상태로 됨) 전방 보호 회로이며, 참조 번호 108은 서치 신호에 따라 불일치 펄스(P2) 및 일치 펄스(P1)를 전방 보호 회로(106)로 보낼지 여부를 결정하는 전방 보호 제어 회로이다. 한편, 참조 번호 107은 전방 보호 회로(106) 및 후방 보호 회로(105)의 상태를 판정하여 동기 신호(BL)를 출력하는 동기 판정 회로이다.

그래서, 본 발명의 특징인 전방 보호 회로(106) 및 전방 보호 제어 회로 (108)의 상세 회로도와 그 동작을 나타내는 타이밍차트를 각각 도 6, 도 7에 도시한다.

도 6에 도시하는 바와 같이, 전방 보호 제어 회로(108)는 하나의 인버터 (401)와, 2개의 AND 게이트(402, 403)로 이루어져 있다. 그리고, 서치 신호(S)가 인버터(401)를 통해 AND 게이트(402, 403)로 입력되고 있다. 또한, AND 게이트 (402)에 P1 일치 펄스, AND 게이트(403)에 P2 불일치 펄스가 입력되고 있다. 따라서, 서치 신호(S)가 하이 레벨이고 서치가 행하여지고 있을 때에는 AND 게이트 (402, 403)의 출력은 로우 레벨로 고정된다. 한편, 서치 신호(S)가 로우 레벨이고 서치가 행하여지고 있지 않을 때에는 AND 게이트(402, 403)에서 P1 일치 펄스 및 P2 불일치 펄스가 각각 클록 신호(ck) 및 프리셋 신호로서 출력된다.

또한, 전방 보호 회로(106)는, NOR 게이트(404)와 3개의 인버터(405, 406, 407), 하나의 AND 게이트(408), 3개의 플립플롭(409, 410, 411)로 구성되어 있다. 3개의 플립플롭(409, 410, 411)의 J 단자에는 데이타 단자(D0, D1, D2)가 인버터(405, 406, 407)를 통해 접속되고, 프리셋 신호가 하이 레벨일 때에 각 플립플롭(409, 410, 411)에 D0, D1, D2가 각각 프리셋된다. 또한, 전방 보호 회로(108)로부터의 클록 신호(ck)는 NOR 게이트(404)를 통한 후 플립플롭(409)의 클록 단자(CK)로 반전하여 입력되고 있다. NOR 게이트(404)의 다른 입력 단자에는 AND 게이트(408)의 출력이 입력되고 있다.

플립플롭(409)의 출력(Q1)은 AND 게이트(408)로 입력됨과 동시에 플립플롭 (410)의 클록 단자(CK)로 반전하여 입력되고 있다. 또한, 플립플롭(410)의 출력 (Q1)은, AND 게이트(408)로 입력됨과 동시에, 플립플롭(411)의 클록 단자(CK)로 반전하여 입력되고 있다. 그리고, 플립플롭(412)의 출력(Q3)은 AND 게이트(408)에 입력되어 있다.

따라서, P1 일치 신호의 하이 레벨에 의해 플립플롭(409, 410, 411)에 프리셋값(N값=D0, D1, D2)이 반전해 취입된다. 예를 들어, 6을 프리셋하면 플립플롭 (409, 410, 411)에는 1, 0, 0이 프리셋된다. 그리고, 플립플롭(409, 410, 411)은 3비트의 2진 카운터로 되어 있다. 그래서, P2 불일치 펄스의 6개의 입력에 의해 플립플롭(409, 410, 411)이 1, 1, 1로 되고, AND 게이트(408)에서 하이 레벨이 출력된다. 또한, 이 AND 게이트(408)의 출력이 NOR 게이트(404)로 입력되기 때문에 AND 게이트(408)의 출력은 프리셋 신호가 입력되기까지는 하이 레벨인 채 유지된다. 도 7의 타이밍예에서는 N=6(D2=1, D1=1, D0=0)으로 하고 있고, 따라서 이 경우(106)는 6진 카운터로 된다. 먼저, 도 7의 To 기간에 P1(일치 펄스) 신호에 의해 6이 프리셋된다. 그 후, T1, T2 및 T3에 불일치 펄스(P2)가 입력되어 카운터의 값이 증가한다. 그러나, T4 및 T5 기간에 서치 신호(S)가 입력되기 때문에 이 기간은 P2가 입력되어도 카운터는 카운트의 증가를 행하지 않는다. 그 후, 서치 신호 (S)가 없게 되어 P2 신호가 입력되면 카운트 동작을 재개하고, T8의 타이밍으로 N진 카운터의 출력(C2)이 나온다. 또한, T10의 경우는 서치 신호 출력중은 P1 신호에 의한 프리셋도 금지된다. 이상과 같이, 서치 신호(S)와, 일치 펄스(P1) 및 불일치 펄스(P2)를 전방 보호 제어 회로(108)로 입력하는 것으로, 전방 보호 회로(106)의 카운트 동작을 서치 신호로 금지할 수 있다. 요컨대, RDS로 PI 데이타의 검출을 병용한 AF 서치 등을 행함으로써 현재 수신국의 DARC 데이타가 길게 두절된 경우에도 DARC의 동기를 벗어나지 않는 바와 같이 제어가 가능하게 된다.

다음에, 서치를 행하였을 경우의 보다 구체적인 동작을 도 8의 타이밍차트를 참조하여 설명한다. 단, 전방 보호 횟수(N)를 7, 후방 보호 횟수(M)를 3으로 하고, 현재 수신국을 F0, 서치국을 F1으로 한다.

이 예에서는, F1국에 서치 기간 중(T6에서 T15의 기간), F0국의 DARC 데이타(BIC)가 10블록분 소실된다. 이 때, 종래예에서는 BIC의 소실에 의해 전방 보호 횟수(N)는 7이기 때문에 블록 동기가 벗어난다. 즉, 블록 동기 신호(BL)가 T13∼T18의 기간 "0"으로 된다. 따라서, 현재 수신국(F0)으로 되돌아가도 후방 보호 횟수(M)는 3이기 때문에 T19에서 동기 상태로 된다. 한편, 본 실시 형태에 의하면 서치국(F1)을 수신 중은 서치 신호(S)에 의해 전방 보호 회로의 동작이 정지하기 때문에, BIC 데이타가 소실해 불일치 펄스(P2)가 전방 보호수(7)를 넘는 횟수(본 예의 경우 10회) 출력되어도 블록 동기 회로는 비동기로는 되지 않는다. 이 때문에, 현재 수신국(F0)으로 다시 되돌아 간 시점(T17)에서 DARC의 데이타를 좌표에서 추출하는 것이 가능하게 된다.

그렇지만, 본 실시 형태에서는 서치 기간중에 전방 보호를 벗어나지 않기 때문에, 입력을 금지함으로써 보호 카운터의 동작을 금지하고 있지만, 이에 한정되는 것은 아니다. 예를 들어, 도 6의 프리셋 가능한 카운터의 경우, 프리셋 신호(PE)가 발생 중은 클록(CK)이 입력되어도 카운트 동작이 행하여지지 않기 때문에 이 기능을 이용하여 서치 기간중은 프리셋 상태로 하고 있어도 된다. 또한, 도 6에서는 3비트의 2진 카운터이지만 이것을 6비트로 증가시킴은 63까지 전방 보호 횟수를 증가시킬 수 있다. 따라서, 서치 기간 중은 통상 수신시에 대해서 동기가 벗어나지 않도록 보호 회로를 늘리는, 극단적으로는 무한대로 하는 것으로써 마찬가지의 효과가 얻어진다.

단, 본 발명은 DARC 단독의 수신기에 있어서도 RDS의 AF 서치와 마찬가지의 서치를 행할 경우에는 적용 가능한 것은 말할 필요도 없다.

다음에, 다른 실시 형태에 대해서 설명한다. 본 실시 형태에서는, 도 9에 도시하는 바와 같이, 후방 보호 회로(105)의 전단에 BIC 검출 제어 회로(109)를 갖고 있다. 또한, 전방 보호 제어 회로(108)는 설치하지 않는다. 그 외의 구성은 도 5와 동일하다.

BIC 검출 제어 회로는 서치 신호(S)가 "1"인 상태, 즉 서치 기간 중은 BIC 검출 회로(101)의 출력을 금지하는 회로에 있어서, 이 회로가 후방 보호 회로의 동작을 서치 기간 중 실질적으로 정지시킨다. 단, BIC 검출 제어 회로(109)로서는, 서치 기간 중 BIC 검출 회로(101)의 출력을 금지하는 대신, 입력인 수신 데이타를 금지하는 구성으로서도 된다.

그래서, 도 10 및 도 11에, 본 발명의 특징인 BIC 검출 제어 회로(109)의 상세 회로와 BIC의 비트 패턴을 나타낸다.

도 10의 4개의 비교 회로(501, 502, 503, 504)에 의해 도 11에 도시하는 비트 패턴(BK1∼4)과 수신 데이타가 비교되고, 비교 결과 BIC1∼4 중 어느 하나의 패턴에 수신 데이타가 일치하면 OR 게이트(506)의 출력인 BICDE가 “1”로 된다. 또, 오류 비트 허용수 설정부(505)는, 비교에 의한 오류 허용수를 교정한다. BIC 검출 제어 회로(108)는 AND 게이트(507)와 인버터(508)에 의해 구성되고, 도면에서 명확해지는 바와 같이, 서치 기간 중(S=1)에서는 BIC가 검출되어 BICDE1이 “1”로 되어도 출력(BICDE2)은 “0”인 채 있다. 한편, 서치하고 있지 않은 통상 수신 시(S=0)는 출력(BICDE2)=BICDE1로 되어 통상의 BIC 검출 출력이 얻어진다. 단, 오류 비트 허용수 레지스터(405)는 16비트로 구성되는 BIC와, 수신 데이타가 소정 비트수 일치하지 않을 경우에도 당해 BIC로 하는 허용 비트수를 설정하는 것이다. 통상 이 값은 1∼3으로 설정되고, 혹시 이 값이 0이면, 약전계에서의 수신시 등, 수신 BIC에 오류가 있을 경우 검출할 수 없게 된다.

다음에, 서치를 행하였을 경우의 보다 구체적인 동작을 도 12의 타이밍차트를 참조하여 설명한다. 단, 전방 보호 횟수(N)는 7, 후방 보호 횟수(M)는 2로 하고, 현재 수신국을 F0, 서치국을 F1으로 한다. 이 예는, 현재 수신국(F0)이 수신 전계 강도가 저하하고, 노이즈 등에 의해 BIC가 T2∼T8의 기간 소실해 동기가 벗어나고 있을 경우를 나타낸다. 이 상태로, F1국에서 서치를 행하였을 경우(T9), 종래예에서는 T10, T11의 기간에서 F1국의 BIC를 검출하면, 동기 회로는 F1국의 데이타의 타이밍에서 후방 보호 회로가 동기를 검출한다. 따라서, T12에서 F0국으로 수신 주파수를 되돌려도 전방 보호 회로의 작용에 의해 T18까지 F1의 데이타 타이밍으로 동기 회로가 동작해 버린다(오 블록 동기). 바르게 F0의 데이타 타이밍으로 동기가 취해지는 것은 T20으로 된다.

한편, 본 발명에 의하면, 서치 신호 발생 기간 중(S=1)에서 검출된 BIC는 무시된다(T10, T11). 따라서, F1국의 서치 종료 후, T13, T14에서 검출한 F0국의 데이타 타이밍으로 동기가 걸린다(T14). 이 때문에, 비동기 상태로 다른국으로 수신 주파수를 변경해도 다른국의 데이타 타이밍으로 DARC의 동기가 걸리는 일이 없이 현재 수신국으로 되돌아가 BIC가 바르게 검출되면 즉시 동기를 확립할 수 있다.

그렇지만, 이상 설명한 실시 형태에서는 서치 기간 중에 검출된 BIC는 무시하고, 동기를 끌어 들이지 않도록 하고 있지만, 도 13에 도시하는 회로에 의해서도 서치 기간 중 후방 보호 회로(105)를 실질적으로 정지시킬 수 있다.

즉, 도 13에 도시하는 바와 같이, M진 카운터로 구성된 후방 보호 회로(105)의 입력단에 후방 보호 제어 회로(800)를 설치하고, 이로써 서치 기간 중(S=1)은 클록(ck)으로서의 일치 펄스(P1) 및 프리셋 신호(preset)으로서의 불일치 펄스(P2)가 후방 보호 회로(105)로 공급되는 것을 금지하고 있다. 후방 보호 회로(105)와 후방 보호 제어 회로(800)의 상세 회로는 도 14에 도시하는 바와 같다.

이와 같이, 후방 보호 제어 회로(800)는 도 6에 도시하는 전방 보호 제어 회로(108)와 마찬가지의 구성으로, 하나의 인버터(901)와 2개의 AND 게이트(902, 903)으로 되어 있다. 그리고, 서치 신호(S)의 하이 레벨에서 AND 게이트(902, 903)로부터의 출력이 금지된다. 또한, 후방 보호 회로(105)는 전방 보호 회로와 마찬가지의 2진 카운터로 구성되고, 하나의 NOR 게이트(904)와, 3개의 인버터(905, 906, 907)와, 하나의 AND 게이트(908), 3개의 플립플롭(909, 910, 911)으로 되어 있다. 그리고, P2 불일치 펄스에 의해 플립플롭(909, 910, 911)에 프리셋값(M=D0, D1, D2의 반전)이 셋되고, 프리셋값까지 P1 일치 펄스를 카운트업한다.

그러나, 본 발명은 상기 실시 형태에 한정되는 것은 아니다. 예를 들어, 도 14의 프리셋 가능한 카운터(909, 910, 911)의 경우 프리셋 신호(PE)가 발생 중은 클록(CK)이 입력되어 카운트 동작이 행하여지지 않기 때문에 이 기능을 이용하여 서치 기간 중은 프리셋 상태로 하고 있어도 된다. 또한, 도 14에서는 3비트의 2진 카운터이지만, 이것을 6비트로 증가시킴은 63까지 후방 보호 회로를 증가시킬 수 있다. 따라서, 서치 기간 중은 통상 수신시에 대해 동기가 벗어나지 않도록 보호 횟수를 늘리는 극단적으로는 무한대로 함으로써도 마찬가지의 효과가 얻어진다.

또, 도 13에서는 전방 보호 제어 회로(108)도 설치되어 있다.

단, 본 발명은 DARC 단독의 수신기에 있어서도 RDS의 AF 서치와 마찬가지의 서치를 행할 경우에는 적용 가능한 것은 말할 필요도 없다.

Claims (10)

1. 블록 식별 부호를 포함하는 FM 다중 방송 데이타를 수신하는 수신기에서의 동기 회로에 있어서,

   상기 블록 식별 부호가 소정의 타이밍으로 검출되었는지의 여부를 판정하여 동기 검출을 행하는 동기 검출 회로;

   상기 동기 검출 회로에서 비동기로 검출된 횟수가 소정값을 넘기까지 확립된 동기 상태를 유지하는 전방 보호 회로; 및

   선국용 서치 신호를 입력하고, 서치 기간은 상기 전방 보호 회로의 동작을 실질적으로 정지시키는 전방 보호 제어 회로

   를 갖는 것을 특징으로 하는 동기 회로.
2. 제1항에 있어서, 상기 FM 다중 방송 데이타는 DARC 방식의 FM 다중 방송 데이타인 것을 특징으로 하는 동기 회로.
3. 제2항에 있어서, 상기 수신기는 DARC 방식의 FM 다중 방송 데이타 및 RDS 방식의 FM 다중 방송 데이타 모두를 수신 가능하고,

   상기 서치 신호는 RDS국을 선국하기 위한 서치 신호인 것을 특징으로 하는 동기 회로.
4. 제1항에 있어서, 상기 전방 보호 회로는 상기 동기 검출 회로에서 비동기로 검출된 횟수를 카운트하는 카운터를 갖고,

   상기 전방 보호 회로 제어 회로는 서치 기간 중 상기 카운터의 카운트 동작을 금지하는 것을 특징으로 하는 동기 회로.
5. 제1항에 있어서, 상기 전방 보호 제어 회로는 상기 서치 신호의 입력에 응답하여 상기 소정값을 증가시키는 것을 특징으로 하는 동기 회로.
6. 블록 식별 부호를 포함하는 FM 다중 방송 데이타를 수신하는 수신기에서의 동기 회로에 있어서,

   상기 블록 식별 부호가 소정의 타이밍으로 검출되었는지의 여부를 판정하여 동기 검출을 행하는 동기 검출 회로;

   상기 동기 검출 회로에서 동기로 검출된 횟수가 소정값에 도달한 경우에 동기 상태를 확립하는 후방 보호 회로; 및

   선국용 서치 신호를 입력하고, 서치 기간은 상기 전방 보호 회로의 동작을 실질적으로 정지시키는 후방 보호 제어 회로

   를 갖는 것을 특징으로 하는 동기 회로.
7. 제6항에 있어서, 상기 FM 다중 방송 데이타는 DARC 방식의 FM 다중 방송 데이타인 것을 특징으로 하는 동기 회로.
8. 제7항에 있어서, 상기 수신기는 DARC 방식의 FM 다중 방송 데이타 및 RDS 방식의 FM 다중 방송 데이타 모두를 수신 가능하고,

   상기 서치 신호는 RDS국을 선국하기 위한 서치 신호인 것을 특징으로 하는 동기 회로.
9. 제6항에 있어서, 상기 후방 보호 회로는 상기 동기 검출 회로에서 비동기로 검출된 횟수를 카운트하는 카운터를 갖고,

   상기 후방 보호 제어 회로는 서치 기간 중 상기 카운터의 카운트 동작을 금지하는 것을 특징으로 하는 동기 회로.
10. 제6항에 있어서, 상기 후방 보호 제어 회로는 상기 서치 신호의 입력에 응답하여 상기 소정값을 증가시키는 것을 특징으로 하는 동기 회로.