KR100304844B1 - 반도체집적회로장치 - Google Patents

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KR100304844B1
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다츠노리 고모이케
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다니구찌 이찌로오, 기타오카 다카시
미쓰비시덴키 가부시키가이샤
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    • G06F11/267—Reconfiguring circuits for testing, e.g. LSSD, partitioning

Abstract

종래에 CPU 또는 LOGIC(4)과 DRAM(2)을 동일칩(1)상에 탑재한 반도체 집적 회로 장치에서는, CPU 또는 LOGIC(4)과 DRAM(2) 사이에 배선(5)이 형성되어 칩(1)의 외부로부터 CPU 또는 LOGIC(4) 혹은 DRAM(2)에 직접 테스트 패턴을 입력할 수 없어서 테스트를 실시할 수가 없었다.
본 발명에서는 CPU 또는 LOGIC(4)과 DRAM(2)을 접속하는 배선(5)상에 마련되고, 배선(6)을 거쳐 입력된 제어 신호에 따라, 배선(7)과 DRAM(2)을 접속하거나, 혹은 CPU 또는 LOGIC(4)과 DRAM(2)을 접속하는 복수의 선택기(8)를 구비한 반도체 집적 회로 장치를 제공한다.

Description

반도체 집적 회로 장치{SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE}
본 발명은 하나의 반도체 칩상에 CPU 또는 논리 회로와 DRAM을 탑재한 반도체 집적 회로 장치에 관한 것이다.
도 21은 종래의 DRAM을 탑재한 반도체 집적 회로 장치를 나타내는 블럭구성도로서, 도면에 있어서, 참조부호 (1)은 반도체 칩, 참조부호 (2)는 반도체 칩(1)상에 탑재된 DRAM, 참조부호 (3)은 반도체 칩(1)의 외부로부터 DRAM(2)에 대한 테스트 패턴을 공급하는 배선이다.
또한, 도 22는 종래의 CPU 또는 LOGIC 회로와 DRAM을 탑재한 혼재형(hybrid type) 반도체 집적 회로 장치를 나타내는 블럭구성도로서, 도면에 있어서, 참조부호 (4)는 반도체 칩(1)상에 탑재된 CPU 또는 LOGIC 회로, 참조부호 (5)는 그 CPU 또는 LOGIC 회로(4)와 DRAM(2)을 접속하는 배선이다.
다음에, 종래의 반도체 집적 회로 장치의 동작에 대하여 설명한다.
도 21은 반도체 칩(1)상에 DRAM(2)만을 탑재한 구성의 종래의 반도체 집적 회로이고, 도 21에 나타내는 구성에 있어서, DRAM(2)의 테스트를 실시하는 경우는, 반도체 칩(1)의 외부로부터 테스트용 입력 단자를 거쳐 테스트 패턴을 입력하고, 배선(3)을 거쳐 테스트 패턴을 DRAM(2)에 공급한다.
또한, DRAM(2)으로 테스트 패턴을 입력하여, DRAM(2)의 동작 테스트를 실시한 후, 테스트 결과인 테스트 패턴을 DRAM(2)으로부터 반도체 칩(1)의 외부로, 테스트용 출력 단자를 거쳐 판독한다. 그 후 DRAM(2)에 공급한 테스트 패턴과 테스트 결과를 비교하여, 비교 결과에 따라 DRAM(2)의 양부(良否)를 판정한다.
또한, 도 22는 대규모 반도체 집적 회로 장치로서 주류를 이루고 있는, CPU 또는 LOGIC 회로(4)와 DRAM(2)을 동일한 반도체 칩상에 탑재한 종래의 혼재형 반도체 집적 회로 장치이고, 이러한 구성을 갖는 혼재형 반도체 집적 회로 장치에서는, 양자가 직접 배선(5)으로 접속되어 있기 때문에, CPU 또는 LOGIC 회로(4)의 칩과 DRAM(2)의 칩 사이에 인터페이스를 마련하고 있는 다른 반도체 집적 회로 장치에서 발생된 지연이나 노이즈의 발생 및 전력 소비의 상승 등의 과제를 해소할 수 있다.
그러나, 도 22에 나타내는 구성의 종래의 혼재형 반도체 집적 회로 장치에 있어서, CPU 또는 LOGIC 회로(4)와 DRAM(2) 사이에는, 그것을 직접 접속하는 배선(5)이 형성되어 있기 때문에, 각 구성 요소의 동작 테스트를 실시하고자 하는 경우에 있어서도, 반도체 칩(1)의 외부로부터 CPU 또는 LOGIC 회로(4) 혹은 DRAM(2)으로 직접 테스트 패턴을 입력할 수 없어, 따라서, 테스트를 실시할 수가 없다고 하는 과제가 있었다.
종래의 반도체 집적 회로 장치는 이상과 같이 구성되어 있기 때문에, 도 22에 나타낸 CPU 또는 LOGIC 회로(4)와 DRAM(2)을 동일한 반도체 칩(1)상에 탑재한 종래의 혼재형 반도체 집적 회로 장치에서는, CPU 또는 LOGIC 회로(4)와 DRAM(2) 사이에 그것들을 직접 접속하는 배선(5)이 마련되어 있어서, 예를 들면, DRAM(2)만의 테스트를 실시하고자 해도, 반도체 칩(1)의 외부로부터 DRAM(2)으로 직접 테스트 패턴을 입력할 수 없어서, 정확하고, 또한 효율적으로 테스트를 실시할 수가 없는 등의 과제가 있었다.
본 발명은 상기한 종래의 반도체 집적 회로 장치가 갖는 과제를 해결하기 위해서 이루어진 것으로서, CPU 또는 LOGIC 회로와 DRAM을 동일 칩상에 탑재한 혼재형 반도체 집적 회로 장치의 구성에 있어서, DRAM의 테스트, 혹은 CPU 또는 LOGIC 회로의 테스트를 용이하고 효율적으로 실시할 수 있는 반도체 집적 회로 장치를 얻는 것을 목적으로 한다.
도 1은 본 발명의 실시예 1에 따른 CPU 또는 LOGIC 회로와 DRAM을 탑재한 반도체 집적 회로 장치를 나타내는 블럭구성도,
도 2는 도 1에 있어서의 반도체 집적 회로 장치를 상세하게 나타내는 블럭구성도,
도 3은 본 발명의 실시예 2에 따른 CPU 또는 LOGIC 회로와 DRAM을 탑재한 반도체 집적 회로 장치를 나타내는 블럭구성도,
도 4는 도 3에 있어서의 반도체 집적 회로 장치의 변형예를 도시하는 블럭구성도,
도 5의 (a)∼(f)는 스캔 경로 회로의 동작을 나타내는 설명도,
도 6은 본 발명의 실시예 3에 따른 CPU 또는 LOGIC 회로와 DRAM을 탑재한 반도체 집적 회로 장치를 나타내는 블럭구성도,
도 7은 도 6에 있어서의 반도체 집적 회로 장치를 상세하게 나타내는 블럭구성도,
도 8은 실시예 1에서 나타낸 반도체 집적 회로 장치의 구성과 도 7에 도시한 반도체 집적 회로 장치의 구성을 비교하기 위한 블럭구성도,
도 9는 본 발명의 실시예 4에 따른 CPU 또는 LOGIC 회로와 DRAM을 탑재한 반도체 집적 회로 장치를 나타내는 블럭구성도,
도 10은 도 9에 있어서의 반도체 집적 회로 장치를 상세하게 나타내는 블럭구성도,
도 11은 본 발명의 실시예 5에 따른 CPU 또는 LOGIC 회로와 DRAM을 탑재한 반도체 집적 회로 장치에 있어서의 CPU 또는 LOGIC 회로를 주로 나타내는 블럭구성도,
도 12는 본 발명의 실시예 6에 따른 CPU 또는 LOGIC 회로와 DRAM을 탑재한 반도체 집적 회로 장치에 있어서의 CPU 또는 LOGIC 회로를 주로 나타내는 블럭구성도,
도 13은 본 발명의 실시예 7에 따른 CPU 또는 LOGIC 회로와 DRAM을 탑재한 반도체 집적 회로 장치에 있어서의 CPU 또는 LOGIC 회로를 주로 나타내는 블럭구성도,
도 14는 본 발명의 실시예 8에 따른 CPU 또는 LOGIC 회로와 DRAM을 탑재한 반도체 집적 회로 장치에 있어서, 주로 DRAM 상에 본 발명의 실시예 3과 마찬가지로 선택기를 마련한 경우를 나타내는 블럭구성도,
도 15는 본 발명의 실시예 9에 따른 CPU 또는 LOGIC 회로와 DRAM을 탑재한 반도체 집적 회로 장치에 있어서, 주로 DRAM 상에 실시예 4와 마찬가지로 일부의 선택기를 생략한 경우를 나타내는 블럭구성도,
도 16은 본 발명의 실시예 10에 따른 CPU 또는 LOGIC 회로와 DRAM을 탑재한반도체 집적 회로 장치에 있어서, 주로 DRAM 상에 실시예 5와 마찬가지로 스캔 플립플롭을 마련한 경우를 나타내는 블럭구성도,
도 17은 본 발명의 실시예 11에 따른 CPU 또는 LOGIC 회로와 DRAM을 탑재한 반도체 집적 회로 장치에 있어서, 주로 DRAM 상에 본 실시예 6과 마찬가지로 스캔 플립플롭과 플립플롭을 마련한 경우를 나타내는 블럭구성도,
도 18은 본 발명의 실시예 12에 따른 CPU 또는 LOGIC 회로와 DRAM을 탑재한 반도체 집적 회로 장치에 있어서, 주로 DRAM 상에 본 실시예 7과 마찬가지로 선택기와 스캔 플립플롭을 마련한 경우를 나타내는 블럭구성도,
도 19는 본 발명의 실시예 13에 따른 CPU 또는 LOGIC 회로와 DRAM을 탑재한 반도체 집적 회로 장치를 나타내는 블럭구성도,
도 20은 도 19에 도시한 반도체 집적 회로 장치의 일례를 나타내는 블럭구성도,
도 21은 종래의 DRAM을 탑재한 반도체 집적 회로 장치를 나타내는 블럭구성도,
도 22는 종래의 CPU 또는 LOGIC 회로와 DRAM을 탑재한 반도체 집적 회로 장치를 나타내는 블럭구성도.
도면의 주요 부분에 대한 부호의 설명
1 : 칩 2, 21, 22, 23, 24, 25, 26 : DRAM
4, 41, 42, 43, 44, 45, 46 : CPU 또는 LOGIC 회로(논리 회로)
5 : 배선(제 1 배선) 6 : 배선(제 2 배선)
7 : 배선(제 3 배선) 8, 8A, 8B, 11 : 선택기(전환 회로)
9, 15 : 스캔 플립플롭(스캔 경로 회로)
10, 12 : 플립플롭(스캔 경로 회로)
13 : 배선(제 4 배선)
청구항 1에 기재된 발명에 따른 반도체 집적 회로 장치는, CPU 또는 LOGIC 회로와 DRAM을 접속하는 복수의 제 1 배선과, 제어 신호를 입력하는 제 2 배선과, 테스트 패턴을 입출력하는 제 3 배선과, 제 1 배선상에 마련되고, 제 2 배선을 거쳐 입력된 제어 신호에 따라 제 1 배선 사이를 접속할 것인지 또는 제 1 배선 사이를 차단하여 제 1 배선과 제 3 배선을 접속할 것인지를 전환하는 복수의 전환 회로를 구비한 것이다.
또한, 본 발명에 따른 반도체 집적 회로 장치는, 제 3 배선을 거쳐 입력된 직렬의 테스트 패턴을 병렬의 테스트 패턴으로 변환하여 제 1 배선에 출력함과 동시에, 제 1 배선으로부터 입력된 병렬의 테스트 패턴을 직렬의 테스트 패턴으로 변환하여 제 3 배선에 출력하는 스캔 경로 회로를 구비한 것이다.
또한, 청구항 2에 기재된 발명에 따른 반도체 집적 회로 장치는, CPU 또는 LOGIC 회로 및 DRAM 중의 적어도 한쪽에 마련되고, 제 2 배선을 거쳐 입력된 제어 신호에 따라 테스트시 이외의 통상시에 이용되는 제 4 배선과 제 1 배선측을 접속할 것인지, 또는 제 3 배선과 제 1 배선측을 접속할 것인지를 전환하는 복수의 전환 회로를 구비한 것이다.
또한, 본 발명에 따른 반도체 집적 회로 장치는, 제 4 배선으로부터 제 1 배선측으로 출력되는 신호를 예기(豫期)할 수 있는 개소는, 제 4 배선과 제 1 배선측을 직접 접속하는 것이다.
또한, 청구항 3에 기재된 발명에 따른 반도체 집적 회로 장치는, CPU 또는 LOGIC 회로 및 DRAM 중의 적어도 한쪽에 마련되며, 제 2 배선을 거쳐 입력된 제어 신호에 따라 테스트시 이외의 통상시에 이용되는 제 4 배선과 제 1 배선측을 차단하고, 제 3 배선을 거쳐 입력된 직렬의 테스트 패턴을 병렬의 테스트 패턴으로 변환하여 제 1 배선측에 출력함과 동시에, 제 1 배선측으로부터 입력된 병렬의 테스트 패턴을 직렬의 테스트 패턴으로 변환하여 제 3 배선에 출력하는 스캔 경로 회로를 구비한 것이다.
또한, 본 발명에 따른 반도체 집적 회로 장치는, 스캔 경로 회로로서, 제어 신호에 따라 제 4 배선과 제 1 배선측을 차단하는 개소에 스캔 플립플롭을 이용하여, 제 4 배선으로부터 제 1 배선측으로 출력되는 신호를 예기할 수 있는 개소에 제 4 배선의 신호를 테스트 패턴으로서 제 1 배선측에 출력시키는 플립플롭을 이용하는 것이다.
또한, 본 발명에 따른 반도체 집적 회로 장치는, CPU 또는 LOGIC 회로 및 DRAM 중의 적어도 한쪽에 마련되고, 제 2 배선을 거쳐 입력된 제어 신호에 따라 테스트시 이외의 통상시에 이용되는 제 4 배선과 제 1 배선측을 접속할 것인지, 또는 제 3 배선과 제 1 배선측을 접속할 것인지를 전환하는 전환 회로와, 전환 회로가 마련된 CPU 또는 LOGIC 회로 및 DRAM에 마련되고, 제 2 배선을 거쳐 입력된 제어 신호에 따라 테스트시 이외의 통상시에 이용되는 전환 회로가 마련되어 있지 않은 제 4 배선과 제 1 배선측을 차단해서, 제 3 배선을 거쳐 입력된 직렬의 테스트 패턴을 병렬의 테스트 패턴으로 변환하여 제 1 배선측에 출력함과 동시에, 제 1 배선측으로부터 입력된 병렬의 테스트 패턴을 직렬의 테스트 패턴으로 변환하여 제 3 배선에 출력하는 스캔 경로 회로를 구비한 것이다.
또한, 본 발명에 따른 반도체 집적 회로 장치는, 전환 회로 및 스캔 경로 회로를 CPU 또는 LOGIC 회로로부터 테스트 패턴을 제 1 배선측으로 출력하는 경우에, 제 1 배선에 대응하는 DRAM으로부터 테스트 패턴을 입력하여 제 3 배선에 출력하고, DRAM으로부터 테스트 패턴을 제 1 배선측으로 출력하는 경우에, 제 1 배선에대응하는 CPU 또는 논리 회로로부터 테스트 패턴을 입력하여 제 3 배선에 출력하도록 한 것이다.
본 발명의 상기 및 그 밖의 목적, 특징, 국면 및 이익 등은 첨부 도면을 참조로 하여 설명하는 이하의 상세한 실시예로부터 더욱 명백해질 것이다.
발명의 실시예
이하, 본 발명의 반도체 집적 회로 장치의 실시의 일례를 설명한다.
(실시예 1)
도 1은 본 발명의 실시예 1에 따른 CPU 또는 LOGIC 회로와 DRAM을 탑재한 반도체 집적 회로 장치(혼재형 반도체 집적 회로 장치)를 나타내는 블럭구성도로서, 도 1에 있어서, 참조부호 (1)은 반도체 칩, 참조부호 (2)는 반도체 칩(1)상에 탑재된 DRAM, 참조부호 (4)는 반도체 칩(1)상에 탑재된 CPU 또는 LOGIC 회로(논리 회로), 참조부호 (5)는 그 CPU 또는 LOGIC 회로(4)와 DRAM(2)을 접속하는 복수의 배선으로 이루어지는 배선(제 1 배선)이다.
이상의 구성 요소는 도 22에 나타낸 종래의 반도체 집적 회로 장치의 구성 요소와 동일한 것이다.
또한, 참조부호 (6)은 반도체 칩(1)의 외부로부터 제어 신호를 입력하는 배선(제 2 배선), 참조부호 (7)은 반도체 칩(1)의 외부로부터 테스트 패턴을 입출력하는 복수의 배선으로 이루어지는 배선(제 3 배선), 참조부호 (8)은 배선(5) 및 배선(7) 중의 어느 하나와 DRAM(2)의 단자와의 접속을 전환하는 선택기군(전환 회로)이고, 이 선택기군(8)은 배선(6)을 거쳐 입력된 제어 신호에 의해 제어되며, 배선(5, 7)을 구성하는 배선의 수에 대응한 복수의 선택기로 구성되어 있다.
도 2는 도 1에 있어서의 반도체 집적 회로 장치를 상세하게 나타내는 블럭구성도로서, 도면에 있어서, 참조부호 (8A)는 2개의 AND 게이트와 1개의 OR 게이트로 이루어지는 선택기(전환 회로), 참조부호 (8B)는 2개의 AND 게이트로 이루어지는 선택기(전환 회로)이다. 선택기군(8)은 이들 구성 요소(8A, 8B)로 이루어지는 복수의 선택기로 구성되어 있다.
다음에, 실시예 1의 반도체 집적 회로 장치의 동작에 대하여 설명한다.
도 1 및 도 2는 모두 동일 기능을 갖는 반도체 집적 회로 장치를 도시한 것이기 때문에, 이하의 설명에서는 주로 도 2에 근거하여, 실시예 1의 반도체 집적 회로 장치의 동작을 설명한다.
우선, DRAM(2)의 동작을 테스트하고자 하는 경우에는, 테스트 모드 신호(제어 신호)를 하이 레벨 "H"로 설정하여, AND 게이트 a, c, e, g, i, k, m, o, q, s를 금지로 함과 동시에, AND 게이트 b, d, f, h, j, l, n, p, r, t를 허가로 한다. 따라서, CPU 또는 LOGIC 회로(4)의 단자 A∼E로부터 DRAM(2)의 입력 단자 A∼E 및 DRAM(2)의 출력 단자 F∼J로부터 CPU 또는 LOGIC 회로(4)의 단자 F∼J로의, 통상에서 실시되고 있는 신호의 송/수신이 차단됨과 동시에, 테스트용 입력 단자 A∼E로부터 배선(7)을 거쳐 DRAM(2)의 입력 단자 A∼E가 접속되고, 또한 DRAM(2)의 출력 단자 F∼J로부터, 배선(7)군을 거쳐 테스트용 출력 단자 F∼J가 접속된다.
다음에, 테스트용 입력 단자 A∼E로부터 테스트 패턴을 입력하여, DRAM(2)의 입력 단자 A∼E로부터 그 테스트 패턴에 따른 데이터를 DRAM(2)내로 기입한다. 그 후, 기입된 DRAM(2)의 테스트 패턴 데이터를 DRAM(2)의 출력 단자 F∼J로부터 판독하여 테스트용 출력 단자 F∼J로부터 외부로 출력시킨다. 그리고, 입력한 테스트 패턴과 출력된 테스트 패턴 데이터를 비교하여, 비교 결과에 따라 DRAM(2)의 양부를 판정한다.
그 후, 테스트 모드 신호를 로우 레벨 "L"로 설정함으로써, CPU 또는 LOGIC 회로(4)의 단자 A∼E로부터 DRAM(2)의 입력 A∼E 및 DRAM(2)의 출력 F∼J로부터 CPU 또는 LOGIC 회로(4)의 단자 F∼J로의 통상의 신호가 유효로 된다.
또, 본 실시예 1의 반도체 집적 회로 장치에서는, 반도체 칩(1)의 외부로부터 제어 신호 및 테스트 패턴을 DRAM(2)으로 입출력했지만, 동일한 반도체 칩(1)내의 다른 노드로부터 제어 신호 및 테스트 패턴을 입력하여 판독된 테스트 패턴 데이터를 동일 칩(1)내의 다른 노드로 출력하여, 거기서 비교하도록 하더라도 좋다.
이상과 같이, 본 실시예 1의 반도체 집적 회로 장치에 따르면, DRAM(2)과 CPU 또는 LOGIC 회로(4)를 동일한 반도체 칩상에 탑재한 혼재형 반도체 집적 회로 장치에 있어서도, 선택기군(8)을 전환함으로써, 테스트 패턴을 공급할 수 있고, 또한 DRAM(2)의 동작 테스트를 실시할 수 있다.
(실시예 2)
도 3은 본 발명의 실시예 2에 따른 CPU 또는 LOGIC 회로(4)와 DRAM(2)을 탑재한 반도체 집적 회로 장치를 나타내는 블럭구성도로서, 도 3에 있어서, 참조부호 (7)은 테스트 패턴을 입출력하는 배선이고, 이들 배선(7)은 테스트 입력용 및 테스트 출력용으로서의 배선을, 각 1개씩 마련한 것이다. 또한, 참조부호 (9)는 배선(7)을 거쳐 입력된 직렬의 테스트 패턴을 병렬의 테스트 패턴으로 변환하여, DRAM(2)측으로 출력함과 동시에, DRAM(2)측으로부터 송신된 병렬의 테스트 패턴 데이터를 수신하여, 직렬의 테스트 패턴 데이터로 변환하여 배선(7)으로 출력하는 스캔 플립플롭(스캔 경로 회로)이다.
도 4는 도 3에 있어서의 반도체 집적 회로 장치의 변형예를 나타내는 블럭구성도로서, 도 4에 있어서, 참조부호 (6A)는 스캔 모드 신호(제어 신호), 참조부호 (6B)는 클럭 신호(제어 신호), 참조부호 (10)은 플립플롭(스캔 경로 회로)이다. 도 4의 구성에서는, 5개의 테스트 데이터 입력용 플립플롭(10)이 마련된다. 도 5는 도 4에 나타낸 반도체 집적 회로 장치내의 스캔 경로 회로의 동작을 나타내는 설명도이다. 도 5에 있어서, 참조부호 (10)은 스캔 플립플롭(9)내에 내장된 플립플롭(스캔 경로 회로)이다. 그 밖의 구성 요소는 실시예 1의 반도체 집적 회로 장치의 구성 요소와 마찬가지이기 때문에, 동일 참조번호를 이용하고 그 중복되는 설명을 생략한다.
다음에, 실시예 2의 반도체 집적 회로 장치의 동작에 대하여 설명한다.
우선, 도 5에 근거하여 실시예 2의 반도체 집적 회로 장치내의 스캔 경로 회로(9)의 기본적인 동작에 대하여 설명한다.
도 5의 (a)는 스캔 경로 회로로서의 스캔 플립플롭(9)의 구성을 나타내는 것이며, 내부에 플립플롭(10)이 마련되어 있어, SM 신호(스캔 모드 신호)가 로우 레벨 "L"일 때에 D 신호(데이터 신호)가 내부의 플립플롭(10)으로 전송되고, SM 신호(스캔 모드 신호)가 하이 레벨 "H"일 때에 SI 신호(스캔 데이터 신호)가 내부의 플립플롭(1O)으로 전송된다. 그들 데이터는 T 신호(클럭 신호)에 의해, 플립플롭(1O) 내에 취입되거나, 또는, 플립플롭(1O)으로부터 Q 및 QC 신호(출력 신호)가 출력된다.
도 5의 (b)에 도시하는 바와 같이, 예를 들면, 3개의 스캔 플립플롭 L, M, N을 접속한 경우에 있어서의 테스트 대상 회로 Y로의 테스트 데이터의 입력 및 테스트 대상 회로 X로부터의 테스트 데이터의 출력에 대하여 이하에 설명한다.
도 5의 (c)에 있어서, SM 신호를 하이 레벨 "H"로 설정하고, SI 신호의 단자로부터 직렬의 테스트 데이터를 입력한다. 복수회의 클럭 신호에 의해 도 5의 (c)의 굵은선으로 나타내는 경로로 테스트 데이터가 전송되고, 스캔 플립플롭 L로 테스트 데이터가 전송되면, 다음 클럭 신호에 의해 도 5의 (d)의 굵은선으로 나타내는 경로로 병렬의 테스트 데이터가 테스트 대상 회로 Y로 전송된다.
다음에, 도 5의 (e)에 있어서, SM 신호를 로우 레벨 "L"로 설정하고, 클럭 신호에 의해 굵은선으로 나타내는 경로로 테스트 대상 회로 X의 병렬의 출력 데이터를 스캔 플립플롭 L∼N으로부터 취입한다.
다음에, SM 신호를 하이 레벨 "H"로 설정하고, 클럭 신호에 의해 도 5의 (f)의 굵은선으로 나타내는 경로로 테스트 대상 회로 X의 출력 데이터가 스캔 플립플롭 N, M, L의 순서로 전송되어, SO 신호의 단자로부터 직렬의 출력 데이터를 출력할 수 있다.
도 3은 도 5에 있어서 설명한 스캔 플립플롭(9)을 각 선택기(8)에 대응시켜 마련한 것이다. 우선, DRAM(2)을 테스트하고자 할 때는, 배선(6)의 테스트 모드 신호를 하이 레벨 "H"로 설정하고, 선택기(8)를 스캔 플립플롭(9)측으로 전환한다. 이에 따라, 배선(7)과 DRAM(2)의 입출력 단자는 접속된다.
다음에, 배선(7)으로부터 직렬의 테스트 패턴을 입력하여, 최상 위치에 나타낸 스캔 플립플롭(9)(도 3의 최상부의 플립플롭(9))까지 테스트 패턴이 전송되면, 다음 클럭 신호에 의해 상단 4개분의 스캔 플립플롭(9)에 의해 병렬의 테스트 패턴을 DRAM(2)으로 송신하여, DRAM(2)내에 기입한다. 다음에, 그 기입된 DRAM(2)의 병렬의 테스트 패턴 데이터를 클럭 신호에 의해 하단 3개분의 스캔 플립플롭(9)에 의해 판독하여 직렬의 테스트 데이터로 변환하고 복수회의 클럭 신호에 근거하여 직렬의 테스트 패턴 데이터를 배선(7)을 거쳐 외부로 출력시킨다.
또한, 도 4에 나타내는 구성은, 도 3에 있어서, DRAM(2)으로의 테스트 패턴 입력용으로서 스캔 플립플롭(9) 대신에 플립플롭(10)을 이용한 것이다. DRAM(2)으로부터 테스트 패턴 데이터의 판독할 때에는, 한번에 판독하지 않으면 안되기 때문에, 도 5의 (a)에 나타낸 SM 신호(스캔 모드 신호)의 전환에 의해 D(데이터)로부터 테스트 패턴을 판독하여, SI 신호(스캔 데이터 신호)의 단자로부터 판독한 테스트 패턴 데이터를 스캔해야 하므로, 스캔 플립플롭(9)을 이용할 필요가 있지만, DRAM(2)으로 테스트 패턴을 기입할 때에는, SM 신호(스캔 모드 신호)의 전환은 불필요하여, 플립플롭(10)을 이용할 수 있다.
이상과 같이, 본 실시예 2의 반도체 집적 회로 장치에 따르면, DRAM(2)으로 테스트 패턴을 기입할 때에, 및 DRAM(2)으로부터 테스트 패턴 데이터를 판독할 때에, 스캔 플립플롭(9) 또는 플립플롭(10)에 의해, 테스트 패턴 데이터를 스캔하여, 즉, 직렬의 테스트 패턴을 병렬의 테스트 패턴으로 변환하여 DRAM(2)에 기입함과 동시에, 판독한 병렬의 테스트 패턴을 직렬의 테스트 패턴으로 변환하여 출력시킬 수 있어, 테스트용 입출력의 배선(7)을 구성하는 배선수를 저감할 수 있다.
또한 상기한 효과에 덧붙여, 도 4에 나타낸 구성에서는 스캔 플립플롭(9) 대신에 플립플롭(10)을 사용하고 있지만, 플립플롭(10)은 스캔 플립플롭(9)에 비해서 회로 규모가 작기 때문에, 반도체 칩(1)상의 영역을 더 삭감할 수 있어, 삭감한 영역을 다른 용도로 효율적으로 이용할 수 있다.
(실시예 3)
도 6은 본 발명의 실시예 3에 따른 CPU 또는 LOGIC 회로와 DRAM을 탑재한 반도체 집적 회로 장치를 나타내는 블럭구성도로서, 도 6에 있어서, 참조부호 (41)은 CPU 또는 LOGIC 회로이고, 참조부호 (11)은 CPU 또는 LOGIC 회로(41)내에 최적의 설계에 근거하여 마련되고, 테스트시 이외의 통상시에 이용되는 배선(제 4 배선)(13)과 테스트 패턴을 입력하는 배선(7)내의 배선을 전환하는 선택기(전환 회로)이다. 참조부호 (12)는 선택기에 접속된 CPU 또는 LOGIC 회로(41)의 인터페이스로서의 플립플롭(스캔 경로 회로)이다. 이와 같이, 도 6은 실시예 3의 반도체 집적 회로 장치내의 CPU 또는 LOGIC 회로의 구성을 나타내고 있다.
도 7은 도 6에 있어서의 실시예 3의 반도체 집적 회로 장치를 상세하게 나타내는 블럭구성도이다. 그 밖의 구성 요소는 실시예 1의 반도체 집적 회로 장치내의 구성 요소와 마찬가지이기 때문에, 동일한 참조번호를 이용하고 그 중복되는 설명을 생략한다.
다음에, 실시예 3의 반도체 집적 회로 장치의 동작에 대하여 설명한다.
도 6 및 도 7에 나타내는 구성은 모두 동일 기능을 갖는 회로를 나타낸 것이기 때문에, 이하에서는 주로 도 7의 구성에 근거하여 동작을 설명한다.
우선, DRAM(2)을 테스트하고자 할 때는 테스트 모드 신호를 하이 레벨 "H"로 설정하고, 선택기(11)에 의해, 통상시에 이용되는 배선(13)과 플립플롭(12)의 접속을 차단하여, 테스트용 입력의 배선(7)과 플립플롭(12)을 접속한다. 다음에, 테스트용 입력으로부터 테스트 패턴이 입력되고, 선택기(11)를 거쳐 테스트 패턴이 클럭 신호에 따라 플립플롭(12)으로 공급된다. 또한, 다음 클럭 신호에 따라 테스트 패턴이 배선(5)을 거쳐 DRAM(2)에 송신되어, DRAM(2)의 내부에 기입된다.
또, 본 실시예 3의 반도체 집적 회로 장치에서는, CPU 또는 LOGIC 회로(41)로부터 DRAM(2)으로 테스트 패턴을 전송하여 기입하는 경우만을 나타내었지만, 테스트 패턴의 기입 종료후에, DRAM(2)에 기입된 테스트 패턴 데이터를 판독하여 CPU 또는 LOGIC 회로(41)에 전송하고, 그 후, 배선(7)으로부터 그 테스트 패턴 데이터를 외부의 장치(도시하지 않음)로 출력하는 구성으로 해도 좋다.
도 8은 실시예 1의 반도체 집적 회로 장치의 구성과, 도 7에 나타낸 실시예 3의 반도체 집적 회로 장치의 구성을 비교하기 위해 리라이트한 블럭구성도로서,CPU 또는 LOGIC 회로(4)내의 선택기(11)는 생략되어 있다. 도 8에 나타내는 바와 같이 CPU 또는 LOGIC 회로(4)내의 플립플롭(12)으로부터, 클럭 신호에 대응하여 DRAM(2)으로 테스트 데이터를 전송하는 경우는, 배선(5)상에 선택기(8)가 마련되어 있기 때문에, 지연, 노이즈의 발생 및 전력 소비의 증대 등의 과제가 발생한다.
한편, 도 7에 도시한 실시예 3의 반도체 집적 회로 장치내의 CPU 또는 LOGIC 회로(41)내에 선택기(11)를 형성한 구성에서는, 클럭 신호에 대응하여 플립플롭(12)으로부터 DRAM(2)으로 데이터를 전송하는 경우, CPU 또는 LOGIC 회로(41) 및 DRAM(2) 사이는 배선(5)의 배선이 형성되어 있을 뿐이기 때문에, 상기한 지연이나 노이즈의 발생 및 전력 소비의 증대 등의 과제를 해소할 수 있다.
이상과 같이, 본 실시예 3의 반도체 집적 회로 장치에 따르면, 실시예 1의 반도체 집적 회로 장치가 갖는 효과에 덧붙여, CPU 또는 LOGIC 회로(41)와 DRAM(2) 사이의 전송시에 발생하는 지연, 노이즈의 발생 및 전력 소비의 증대 등을 해소할 수 있다.
또한, 선택기(11)는 CPU 또는 LOGIC 회로(41)내에 최적의 설계에 근거하여 마련되어 있기 때문에, LOGIC 회로를 상쇄하거나, 공용하거나, 조합하거나 함으로써, 반도체 칩(1)상에서의 배치 면적을 작게 할 수 있다.
(실시예 4)
도 9는 본 발명의 실시예 4에 따른 CPU 또는 LOGIC 회로와 DRAM을 탑재한 반도체 집적 회로 장치를 나타내는 블럭구성도로서, 이 도 9에 나타내는 구성은 도 8에 나타내는 구성에 있어서, 배선(13)을 거쳐 송신되는 신호의 값을 예측할 수 있는 경우에는, 그 배선(13)에 접속하는 선택기(11)를 생략한 것이다. 도 10은 도 9에 나타낸 반도체 집적 회로 장치를 상세하게 나타내는 블럭구성도로서, 도면에 있어서, 참조부호 (14)는 인버터, 참조부호 (42)는 CPU 또는 LOGIC 회로이다. 그 밖의 구성 요소는 실시예 3의 반도체 집적 회로 장치에 있어서의 구성 요소와 마찬가지이기 때문에, 동일한 참조번호를 이용하고 그 중복되는 설명을 생략한다.
다음에, 실시예 4의 반도체 집적 회로 장치의 동작에 대하여 설명한다.
도 9 및 도 10에 나타낸 반도체 집적 회로 장치는, 모두 동일 기능을 갖는 회로를 나타낸 것이기 때문에, 이하에서는, 주로 도 10에 나타내는 구성의 반도체 집적 회로 장치에 근거하여 동작을 설명한다.
도 7에 나타낸 실시예 3의 반도체 집적 회로 장치에서는, 모든 회로에 선택기(11)를 마련하였지만, 도 10에 나타내는 구성과 같이, 반도체 칩(1)의 외부 단자 M으로부터 입력되는 데이터가 인버터(14)를 거쳐 플립플롭(12)에 접속되어 있는 경우, 테스트시에 CPU 또는 LOGIC 회로(42)로부터 DRAM(2)으로 전송되는 데이터를 예측할 수 있다. 이 경우에는, 그 반도체 칩(1)의 외부 단자 M으로부터 입력되어, 인버터(14)를 거쳐 얻어진 데이터를 테스트 패턴으로 함으로써, 선택기(11)를 생략할 수 있다.
이상과 같이, 본 실시예 4의 반도체 집적 회로 장치에 따르면, 실시예 3의 반도체 집적 회로 장치가 구비하고 있는 효과에 덧붙여, 소정수의 선택기(11)를 생략할 수 있어, 그만큼 반도체 칩(1)상의 영역을 효율적으로 이용할 수 있다.
(실시예 5)
도 11은 본 발명의 실시예 5에 따른 CPU 또는 LOGIC 회로와 DRAM을 탑재한 반도체 집적 회로 장치를 나타내는 블럭구성도로서, 도 11에 있어서, 참조부호 (43)은 CPU 또는 LOGIC 회로이고, 참조부호 (15)는 CPU 또는 LOGIC 회로(4)에 최적으로 설계되어, 제어 신호에 따라 테스트시 이외의 통상시에 이용되는 배선(13)과 배선(5)측을 차단하고, 배선(7)을 거쳐 입력된 직렬의 테스트 패턴을 병렬의 테스트 패턴으로 변환하여 배선(5)측에 출력하는 스캔 플립플롭(스캔 경로 회로)이다.
다음에, 실시예 5의 반도체 집적 회로 장치의 동작에 대하여 설명한다.
배선(7)을 거쳐 직렬의 테스트 패턴을 입력하면, 도 11에 나타내는 최상 위치의 스캔 플립플롭(15)까지 테스트 패턴이 전송되거나, 다음 클럭 신호의 입력에 근거하여 스캔 플립플롭(15)에 의해 병렬의 테스트 패턴을 DRAM(2)에, 배선(5)을 거쳐 전송하여 DRAM(2)내에 기입한다. 또, 이 실시예 5의 반도체 집적 회로 장치에서는, CPU 또는 LOGIC 회로(43)로부터 DRAM(2)으로의 테스트 패턴 전송만을 나타냈지만, DRAM(2)내에 기입된 병렬의 테스트 패턴 데이터를 스캔 플립플롭(15)에 의해 판독하고, 또한 직렬의 테스트 패턴 데이터로서 배선(7)을 거쳐 외부에 출력시키는 구성으로 해도 좋다.
이상과 같이, 본 실시예 5의 반도체 집적 회로 장치에 따르면, 실시예 2의 반도체 집적 회로 장치의 경우와 마찬가지로, 테스트용 입출력의 배선(7)의 배선수를 저감할 수 있다. 또한, 실시예 3의 반도체 집적 회로 장치와 마찬가지로, 지연 및 노이즈의 발생 및 전력 소비의 증대 등의 과제를 해소하여, 최적의 설계에 의해, 반도체 칩(1)상에서의 배치 면적을 작게 할 수 있다.
(실시예 6)
도 12는 본 발명의 실시예 6에 따른 CPU 또는 LOGIC 회로와 DRAM을 탑재한 반도체 집적 회로 장치를 나타내는 블럭구성도로서, 도 12에 나타내는 구성은, 도 11에 나타내는 구성에 있어서, 배선(13)을 거쳐 송신되는 신호를 예측할 수 있는 경우에, 스캔 플립플롭(15) 대신에 플립플롭(12)을 마련한 것이다. 또한, 참조부호 (44)는 CPU 또는 LOGIC 회로이다. 그 밖의 구성 요소는 실시예 5의 반도체 집적 회로 장치의 구성 요소와 마찬가지이기 때문에, 동일 참조번호를 이용하고 그 중복되는 설명을 생략한다.
다음에, 실시예 6의 반도체 집적 회로 장치의 동작에 대하여 설명한다.
도 11에 나타낸 실시예 5의 반도체 집적 회로 장치의 구성에서는, 모든 회로에 스캔 플립플롭(15)을 마련하였지만, 실시예 4에서도 나타낸 바와 같이, 테스트시에 CPU 또는 LOGIC 회로(44)로부터 DRAM(2)으로 전송되는 데이터를 예측할 수 있는 경우에는, 도 12에 나타내는 구성과 같이, 스캔 플립플롭(15) 대신에 플립플롭(12)을 마련하여, 스캔하는 일 없이 그대로의 데이터를 테스트 패턴으로서 DRAM(2)에 전송한다.
이상과 같이, 본 실시예 6의 반도체 집적 회로 장치에 따르면, 실시예 5의 반도체 집적 회로 장치에 의해 얻어지는 효과에 덧붙여, 스캔 플립플롭(15) 대신에 플립플롭(12)을 사용할 수 있어, 반도체 칩(1)상의 영역을 효율적으로 이용할 수있다.
(실시예 7)
도 13은 본 발명의 실시예 7에 따른 CPU 또는 LOGIC 회로와 DRAM을 탑재한 반도체 집적 회로 장치를 나타내는 블럭구성도이다. 도 13에 있어서, 참조부호 (45)는 CPU 또는 LOGIC 회로이다. 이 실시예 7의 반도체 집적 회로 장치에서는, CPU 또는 LOGIC 회로(45)내에 선택기(11)와 플립플롭(12)으로 이루어지는 회로와, 스캔 플립플롭(15)을 적절하게 선택하여 조합한 구성을 갖는다.
이상과 같이, 본 실시예 7의 반도체 집적 회로 장치에 따르면, 실시예 5의 반도체 집적 회로 장치가 갖는 효과와 마찬가지의 효과를 얻을 수 있음과 동시에, 최적의 설계시에, 선택기(11)와 플립플롭(12)으로 이루어지는 회로와, 스캔 플립플롭(15)을 적절하게 선택하고 조합하여 마련할 수 있어, 최적한 설계의 선택도를 확대할 수 있다.
(실시예 8)
도 14는 본 발명의 실시예 8에 따른 반도체 집적 회로 장치내의, 특히, DRAM을 나타내는 블럭구성도이다. 도 14에 있어서, 참조부호 (21)은 DRAM이다. 실시예 8의 반도체 집적 회로 장치에서는, 실시예 3의 반도체 집적 회로 장치내의 선택기를 조립한 CPU 또는 LOGIC 회로(41)의 구성에 덧붙여(도 6을 참조), DRAM(21)의 내부에 선택기(11)를 배선(13) 및 배선(7)에 대응하여 더 형성한 구성을 갖는 반도체 집적 회로 장치이다. DRAM(21)내의 선택기(11)의 구성은 실시예 5의 CPU 또는 LOGIC 회로(41)의 구성과 마찬가지이기 때문에, 여기서는 그 설명을 생략한다.
이와 같이, 도 14에 나타내는 실시예 8의 반도체 집적 회로 장치의 구성에서는, DRAM(21)내에도 선택기(11) 및 플립플롭(12)을 형성하였기 때문에, 실시예 3의 반도체 집적 회로 장치가 갖는 효과에 덧붙여, 즉, DRAM(21)의 테스트가 가능한 것에 덧붙여, CPU 또는 LOGIC 회로의 테스트도 실시할 수 있다.
(실시예 9)
도 15는 본 발명의 실시예 9에 따른 반도체 집적 회로 장치내의, 특히, DRAM을 나타내는 블럭구성도이다. 도 15에 있어서, 참조부호 (22)는 DRAM이다. 이 실시예 9의 반도체 집적 회로 장치는, 실시예 4의 반도체 집적 회로 장치에 나타낸 선택기를 일부 생략한 구성의 CPU 또는 LOGIC 회로(42)의 구성에 덧붙여, 선택기를 일부 생략한 구성의 DRAM(22)을 탑재한 반도체 집적 회로 장치이다. DRAM(22)내의 선택기(11)의 구성은 실시예 4의 CPU 또는 LOGIC 회로(42)의 구성과 동일하기 때문에, 여기서는 그 설명을 생략한다.
이와 같이, 실시예 9의 반도체 집적 회로 장치는, DRAM(22)내에도 선택기를 일부 생략한 구성의 선택기(11) 및 플립플롭(12)을 형성하였기 때문에, 실시예 4의 반도체 집적 회로 장치가 갖는 효과에 덧붙여, CPU 또는 LOGIC의 테스트를 실시할 수 있다.
(실시예 10)
도 16은 본 발명의 실시예 10에 따른 반도체 집적 회로 장치내의, 특히, DRAM을 나타내는 블럭구성도이다. 도 16에 있어서, 참조부호 (23)은 DRAM이다. 실시예 10의 반도체 집적 회로 장치는, 도 11에 나타낸 실시예 5의 반도체 집적 회로 장치내의 CPU 또는 LOGIC 회로(43)의 구성에 덧붙여, DRAM(23)내에 스캔 플립플롭(15)을 마련한 구성의 반도체 집적 회로 장치이다. DRAM(23)내의 스캔 플립플롭(15)의 구성은 실시예 5의 CPU 또는 LOGIC 회로(43)의 구성과 동일하기 때문에, 여기서는 그 설명을 생략한다.
이와 같이, 실시예 10의 반도체 집적 회로 장치는 DRAM(23)내에도 스캔 플립플롭(15)을 형성하였기 때문에, 실시예 5의 반도체 집적 회로 장치가 갖는 효과에 덧붙여, CPU 또는 LOGIC 회로의 테스트를 실시할 수 있다.
(실시예 11)
도 17은 본 발명의 실시예 11에 따른 반도체 집적 회로 장치내의, 특히, DRAM을 나타내는 블럭구성도이다. 도 17에 있어서, 참조부호 (24)는 DRAM이다. 실시예 11의 반도체 집적 회로 장치는, 도 12에 나타낸 실시예 6의 반도체 집적 회로 장치내의 CPU 또는 LOGIC 회로(44)의 구성에 덧붙여, DRAM(24)내에 스캔 플립플롭(15)과 플립플롭(12)을 마련한 구성의 DRAM(24)을 탑재한 반도체 집적 회로 장치이다. DRAM(24)내의 스캔 플립플롭(15)과 플립플롭(12)의 구성은, 실시예 6의 CPU 또는 LOGIC 회로(44)의 구성과 동일하기 때문에, 여기서는 그 설명을 생략한다.
이와 같이, 실시예 11의 반도체 집적 회로 장치는 DRAM(24)내에도 스캔 플립플롭(15)과 플립플롭(12)을 형성하였기 때문에, 실시예 6의 반도체 집적 회로 장치가 갖는 효과에 덧붙여, CPU 또는 LOGIC 회로의 테스트를 실시할 수 있다.
(실시예 12)
도 18은 본 발명의 실시예 12에 따른 반도체 집적 회로 장치내의, 특히, DRAM을 나타내는 블럭구성도이다. 도 18에 있어서 참조부호 (25)는 DRAM이다. 실시예 12의 반도체 집적 회로 장치는, 도 13에 나타낸 실시예 7의 반도체 집적 회로 장치내의 CPU 또는 LOGIC 회로(45)의 구성에 덧붙여, 선택기(11)와 스캔 플립플롭(15)을 마련한 DRAM(25)을 탑재한 반도체 집적 회로 장치이다. DRAM(25)내의 선택기(11)와 스캔 플립플롭(15)의 구성은 실시예 7의 CPU 또는 LOGIC 회로(45)의 구성과 동일하기 때문에, 여기서는 그 설명을 생략한다.
이와 같이, 실시예 12의 반도체 집적 회로 장치는, DRAM(24)내에도 선택기(11)와 스캔 플립플롭(15)을 형성하였기 때문에, 실시예 7의 반도체 집적 회로 장치가 갖는 효과에 덧붙여, CPU 또는 LOGIC 회로의 테스트를 실시할 수 있다.
(실시예 13)
도 19는 본 발명의 실시예 13에 따른 CPU 또는 LOGIC과 DRAM을 탑재한 반도체 집적 회로 장치를 나타내는 블럭구성도이다. 도 19에 나타내는 실시예 13의 반도체 집적 회로 장치는, CPU 또는 LOGIC(46)으로서, 도 6∼도 13에 나타낸 실시예3 내지 실시예 7의 반도체 집적 회로 장치내의 CPU 또는 LOGIC 회로 중 어느 하나를 배치하고, DRAM(26)으로서, 도 14∼도 18에 나타낸 실시예 8 내지 실시예 12의 반도체 집적 회로 장치내의 DRAM 중 어느 하나를 탑재한 구성의 반도체 집적 회로 장치이다. 도 20은 도 19에 나타낸 반도체 집적 회로 장치의 일례을 나타내는 블럭구성도이다.
다음에, 실시예 13의 반도체 집적 회로 장치의 동작에 대하여 설명한다.
도 19에 나타낸 바와 같이, CPU 또는 LOGIC 회로(46)로서 도 6∼도 13에 나타낸 실시예 3 내지 실시예 7의 구성을 갖는 반도체 집적 회로 장치내의 CPU 또는 LOGIC 회로 중 어느 하나와, DRAM(26)으로서 도 14∼도 18에 나타낸 실시예 8 내지 실시예 12의 구성을 갖는 반도체 집적 회로 장치내의 DRAM 중 어느 하나를 조합하여, 반도체 칩상에 탑재한 구성을 갖는다. 이와 같이, 본 발명의 각 실시예에 나타낸 CPU 또는 LOGIC 회로 및 DRAM을 조합함으로써, 최적의 설계를 실시할 때에 있어서, 여러 가지 구성을 조합하는 것이 가능하며, 최적 설계시의 CPU 또는 LOGIC 회로 및 DRAM의 구성의 선택도를 확대할 수 있다. 또한, 도 20은 반도체 집적 회로 장치에 있어서의 최적 설계의 일례로서, CPU 또는 LOGIC 회로(46) 및 DRAM(26) 사이의 접속 테스트를 행하기 위한 구성이고, 우선, CPU 또는 LOGIC 회로(46) 및 DRAM(26)의 양 테스트 모드 신호를 하이 레벨 "H"로 설정하여, CPU 또는 LOGIC 회로(46)에 있어서의 배선(7), 선택기(11), 플립플롭(12) 및 배선(5), DRAM(2)에 있어서의 선택기(11), 배선(7)의 라인을 접속한다. 이에 따라, 도면의 굵은선으로 나타낸 바와 같이, CPU 또는 LOGIC 회로(46)로부터 테스트 패턴을 입력하고,DRAM(26)으로부터 그 테스트 패턴을 출력시킴으로써, CPU 또는 LOGIC 회로(46) 및 DRAM(26) 사이의 접속 테스트를 행할 수 있다.
이상과 같이, 본 실시예 13의 반도체 집적 회로 장치에 따르면, 실시예 3 내지 실시예 12의 반도체 집적 회로 장치가 갖는 효과를 얻을 수 있음과 동시에, CPU 또는 LOGIC 회로(46)와 DRAM(26)에, 임의의 구성을 마련함으로써, 최적 설계시에 선택도를 확대할 수 있다. 또한, CPU 또는 LOGIC 회로(46) 및 DRAM(26) 사이의 접속 테스트를 행할 수 있다.
이상과 같이, 청구항 1에 기재된 발명에 따르면, DRAM과 CPU 또는 LOGIC 회로를 동일한 반도체 칩상에 탑재한 반도체 집적 회로 장치에 있어서도, 전환 회로를 전환함으로써, 테스트 패턴을 직접 DRAM 등에 공급할 수 있어서, 테스트를 실시하는 것이 가능한 효과가 얻어진다.
또한, 본 발명에 따르면, 스캔 경로 회로에 의해 테스트 패턴 데이터를 직렬 데이터 및 병렬 데이터로 서로 변환하기 때문에, 제 3 배선의 수를 저감하는 것이 가능한 효과를 얻을 수 있다.
또한, 청구항 2에 기재된 발명에 따르면, DRAM 및 CPU 또는 LOGIC 회로내에 배선의 접속을 전환하는 변환 회로를 마련하기 때문에, DRAM 및 CPU 또는 LOGIC 회로 사이를 접속하는 제 1 배선상에는 전환 회로를 마련할 필요가 없어서, CPU 또는 LOGIC 회로와 DRAM 사이의 전송시에 발생하는 지연, 노이즈 및 전력 소비 등의 증대를 해소할 수 있다. 또한, 전환 회로를 최적으로 설계함으로써, LOGIC 회로를 상쇄하거나, 공용하거나, 조합하여 설계할 수 있어서, 반도체 칩상에서의 배치 면적을 작게 하는 것이 가능한 효과를 얻을 수 있다.
또한, 본 발명에 따르면, 신호의 값을 예측할 수 있는 배선으로서는, 전환 회로를 생략할 수 있어서, 그만큼 반도체 칩상의 영역을 효율적으로 이용하는 것이 가능한 효과를 얻을 수 있다.
또한, 청구항 3에 기재된 발명에 따르면, 스캔 경로 회로에 의해, 테스트 패턴 데이터를 직렬 데이터 및 병렬 데이터로 서로 변환할 수 있기 때문에, 제 3 배선의 수를 저감할 수 있다. 또한, 제 1 배선상에는 전환 회로를 마련할 필요가 없어서, CPU 또는 LOGIC 회로와 DRAM 사이의 전송시에 발생하는 지연, 노이즈 및 전력 소비 등의 증대를 해소할 수 있다. 또한, 스캔 경로 회로를 최적으로 설계하는 것이 가능하며, LOGIC 회로를 상쇄하거나, 공용하거나, 조합하여 설계할 수 있어서, 반도체 칩상에서의 배치 면적을 작게 하는 것이 가능한 효과를 얻을 수 있다.
또한, 본 발명에 따르면, 스캔 플립플롭 대신에 플립플롭을 마련할 수 있어서, 그만큼 반도체 칩상의 영역을 유효하게 이용하는 것이 가능한 효과를 얻을 수 있다.
또한, 본 발명에 따르면, 최적 설계시에, 적절히 전환 회로와 스캔 경로 회로를 선택하여 마련할 수 있어서, 최적 설계의 선택도가 확대되는 효과를 얻을 수 있다.
또한, 본 발명에 따르면, DRAM과 CPU 또는 LOGIC 회로에 관해 상기한 다양한구성을 조합함으로써, 최적의 설계를 실시하는 경우에 선택도를 확대할 수 있다. 또한, DRAM과 CPU 또는 LOGIC 회로 사이의 접속 테스트를 행하는 것이 가능한 효과를 얻을 수 있다.
이상 본 발명자에 의해서 이루어진 발명을 상기 실시예에 따라 구체적으로 설명하였지만, 본 발명은 상기 실시예에 한정되는 것이 아니고, 그 요지를 이탈하지 않는 범위에서 여러 가지로 변경 가능한 것은 물론이다.

Claims (3)

  1. 반도체 칩상에 탑재된 CPU 또는 논리 회로와,
    동일한 상기 반도체 칩상에 탑재된 DRAM과,
    상기 CPU 또는 논리 회로와 상기 DRAM을 전기적으로 접속시키는 복수의 라인을 갖는 제 1 배선과,
    제어 신호가 입력되는 제 2 배선과,
    테스트 패턴 데이터가 입출력되는 하나 이상의 라인을 갖는 제 3 배선과,
    상기 제 2 배선을 통해 수신된 제어 신호에 따라, 상기 제 1 배선을 통한 상기 CPU 또는 논리 회로와 상기 DRAM간의 접속으로부터 상기 제 1 배선을 통한 상기 DRAM과 상기 제 3 배선간의 접속으로 혹은 그 역으로 전환시키는 복수의 전환 회로
    를 포함하는 반도체 집적 회로 장치.
  2. 반도체 칩상에 탑재된 CPU 또는 논리 회로와,
    동일한 상기 반도체 칩상에 탑재된 DRAM과,
    상기 CPU 또는 논리 회로와 상기 DRAM을 전기적으로 접속시키는 복수의 라인을 갖는 제 1 배선과,
    제어 신호가 입력되는 제 2 배선과,
    테스트 패턴 데이터가 입출력되는 하나 이상의 라인을 갖는 복수의 제 3 배선과,
    상기 CPU 또는 논리 회로와 상기 DRAM중 적어도 한쪽에 마련되고, 상기 제 2 배선을 거쳐 수신된 제어 신호에 따라, 테스트 동작 이외의 정규 동작중에 이용되는 복수의 제 4 배선과 상기 제 1 배선간의 접속으로부터 상기 제 3 배선과 상기 제 1 배선간의 접속으로 및 그 역으로 전환시키는 복수의 전환 회로
    를 포함하는 반도체 집적 회로 장치.
  3. 반도체 칩상에 탑재된 CPU 또는 논리 회로와,
    동일한 상기 반도체 칩상에 탑재된 DRAM과,
    상기 CPU 또는 논리 회로와 상기 DRAM을 전기적으로 접속시키는 복수의 라인을 갖는 제 1 배선과,
    제어 신호가 입력되는 제 2 배선과,
    테스트 패턴 데이터가 입출력되는 하나 이상의 라인을 갖는 제 3 배선과,
    상기 CPU 또는 논리 회로와 상기 DRAM중 적어도 한쪽에 마련되고, 상기 제 2 배선을 거쳐 수신된 제어 신호에 따라, 테스트 동작 이외의 정규 동작중에 이용되는 하나 이상의 라인을 갖는 제 4 배선과 상기 제 1 배선간의 접속을 차단하고, 상기 제 3 배선을 거쳐 입력된 직렬의 테스트 패턴 데이터를 병렬의 테스트 패턴 데이터로 변환하며, 변환된 상기 병렬의 테스트 패턴 데이터를 상기 제 1 배선으로 출력하며, 또한 상기 제 1 배선을 통해 상기 DRAM으로부터 전송된 테스트 결과로서의 병렬의 테스트 패턴 데이터를 직렬의 테스트 패턴 데이터로 변환하고, 변환된 상기 병렬의 테스트 패턴 데이터를 테스트 결과로서 상기 제 3 배선으로 출력하는 스캔 경로 회로
    를 포함하는 반도체 집적 회로 장치.
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