KR100302577B1 - 반도체장치및그제조방법 - Google Patents

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Abstract

액티브 매트릭스 표시 방법(active display method)을 채용하는 반도체 장치 특히, LCD 패널의 접속 단자에 있어서 고습도하에서도 금속 배선의 부식에 의한 단자간 전류 누설에 기인하여 발생하는 단락을 방지하기 위한 반도체 장치 및 그 제조 방법을 제공한다.
단자간 단락 방지 패턴(interterminal anti-circuiting pattern)은 외부 구동용 LSI 등에 접속되기 위해 하부 유리 기판(2)의 돌출된 부분에 위치한 접속 단자(3) 내에 포함된 상층 금속 배선 내에 형성된다. 이러한 단자간 단락 방지 패턴은 오목부(4) 및 아일랜드(5)를 포함한다. 보호 절연막을 통하여 형성된 콘택트 홀(12a)이 아일랜드(5) 상에 위치한다. 보호 절연막은 높은 방습성을 가짐으로써 외부로부터 습기의 침투를 방지하는 데 효과적이다. 아일랜드(5) 내에서 부식이 발생하는 경우, 아일랜드를 둘러싸는 오목부에 의해 부식의 확산이 차단될 수 있어, 아일랜드(5) 내에서만 부식이 정지될 수 있다. 즉, 아일랜드로부터 용출된 금속 이온은 절대 아일랜드(5) 밖으로 확산되지 않아, 결국은 단자간 전류 누설에 의한 단락의 발생을 방지할 수 있다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR PRODUCING THE SAME}
본 발명은 액티브 매트릭스 표시 유닛(active matrix display unit)을 사용하는 컬러 LCD(Liquid Crystal Display device) 등의 반도체 장치 및 그 제조 공정에 관한 것으로, 더 상세히는 외부 구동 회로에 접속된 부분에 있는 돌출된 배선의 접속 단자 구조를 개선한 반도체 장치에 관한 것이다.
액티브 매트릭스 표시 방법을 채용하는 액정 표시 장치는 풀-컬러 화상(full-color image) 표시, 고 콘트라스트 화상(high contrast image) 표시, 및 고 해상도 화상(high resolution image) 표시를 갖는 정밀 화상을 실현시킬 수 있다.
액티브 매트릭스 표시 방법을 사용하는 표시 장치에서, 매트릭스 전극과 복수의 화소 전극들이 전극 기판의 내면에 형성되어 다른 전극 기판에 대향한다. 모든 화소 전극에는 액티브 스위칭 소자로서 박막 트랜지스터(TFT)가 배치되어 있다. 이러한 TFT는 매트릭스 구조에 따라 동작되어 각각의 화소 전극을 스위칭하게 된다.
TFT에 의해 각 스위칭 소자를 매트릭스 구조에 따라 동작시키기 위해, 소자 각각을 외부 구동 회로의 LSI 등에 접속시킬 필요가 있다. TFT 스위칭 소자를 포함하는 매트리스 전극 배선을 구성하고 액정 패널 기판의 돌출부에 위치한 각각의 배선 접속 단자는 화학적으로 안정한 ITO(Indium-Tin-Oxide)으로 된 투명 도전막으로 피복된다.
도 11은 상술한 바와 같은 종래예의 접속 단자 구조를 도시한다. 도 12는 도 11의 A-A 라인을 따라 취한 측면 단면도를 도시한다.
상부 및 하부 유리 기판(top and bottom glass substrate: 1,2)의 돌출된 단(jogged end) 사이의 영역에 구동용 LSI의 접속 소자가 접속되고, 투명도전막(13)이 피착되고, 그 하부에 금속 배선(11)이 형성된다. 이러한 경우, 다음과 같은 문제가 발생할 것이다. 금속 배선에서 금속은, 투명 도전막이 기공이 많고(porous) 고습도의 환경 하에서는 습기의 침투(infiltration)를 차단하기에 덜 효율적이기 때문에 투명 도전막을 통하여 투과되는 습기(수분)에 의해 이온화되기 쉽다. 결과적으로, 금속 부식이 발생하여 부식된 금속이 단자들 사이에서 용출되어 단자간 전류 누설이라는 장애를 발생시키게 된다.
이러한 문제를 해결하기 위해, 본건 출원인에 의해 제안된 일본국 특개평 JP-A-8-6059(1996)에서 무기 보호막 또는 단자에 접속된 접속 재료로 피복되지 않은 단자부가 제거된 상층 금속 배선을 갖는 액티브 매트릭스 기판을 개시한다.
그러나, 상기에서 개시된 액티브 매트릭스 기판은 다음과 같은 문제점들이 있다. 플라스틱 배선판의 배선에 접속되는 상층 금속 배선부에서 부식이 발생하면 이와 동시에 단자간에 전류가 누설되는 장애가 발생된다. 더 상세히 설명하면, 상층 금속 배선은 일반적으로 이방성 도전막(anisotropic conductive film)으로 피복되고, 테이프-캐리어 패키지 방법(tape-carrier package method)에 의해 이방성 도전막을 통하여 유연한(flexible) 배선판의 배선에 접속된다. 그러나, 이방성 도전막은 어느 정도까지는 흡습 능력이 있어 이방성 도전막을 통하여 침투하는 습기가 상층 금속 배선의 금속과 반응하게 된다. 더우기, 염화물(chlorine) 등의 불순물 이온이 이방성 도전막 또는 유연한 배선판 중 하나에 접착되는 경우에서, 접착된 불순물 이온이 금속과 반응하게 된다. 결과적으로, 금속 부식이 발생하여, 부식된 금속이 단자들 간에 용출되어 단자간에 전류가 누설되는 장애를 야기시킨다.
따라서, 본 발명의 목적은 반도체 장치가 고습도의 환경하에서도 단자간의 전류 누설에 기인한 단락 방지 발생을 방지할 수 있는 액티브 매트릭스 액정 표시 패널 등을 포함하는 반도체 장치 및 그 제조 방법을 제공하는 데 있다.
본 발명의 반도체 장치는 외부 구동 회로에 접속되어 매 화소 전극마다 따로 전압을 인가하기 위해, 기판 상에 형성되어 각각이 상기 기판의 단(end) 지점에 접속 단자를 갖는 금속 배선(metal wire)의 복수개 라인을 포함하는 반도체 장치에 있어서, 상기 금속 배선 각각은 상기 접속 단자 위치에 도전성 아일랜드와 이 아일랜드(island) 둘레에 위치한 오목부(recess)를 포함하는 단자간 단락 방지 패턴(anti-short-circuiting pattern)을 구비하고; 상기 아일랜드의 적어도 일부를 제외하고 상기 오목부 내부를 포함한 상기 금속 배선의 표면이 보호 절연막(protective insulating island)으로 피복되고; 상기 보호 절연막으로 피복되지 않은 아일랜드 부분에 콘택트 홀이 형성되고; 상기 콘택트 홀의 내측과 상기 아일랜드의 상부면을 포함한 상기 보호 절연막의 표면에 투명 도전막이 피착되는 것을 특징으로 하는 반도체 장치를 제공한다.
이러한 경우, 금속 배선의 접속 단자에 형성된 아일랜드로 부터 발생하는 부식의 진행이 오목부에 의해 차단됨으로써 부식이 방지되어 아일랜드 밖으로 확산되지 않을 수 있다.
액티브 매트릭스 표시 방법에서, 매트릭스 전극, 복수의 화소 전극 및 상기 화소 전극에 1 대 1로 대응하는 액티브 스위칭 소자가 전술한 접속 단자 단을 제외한 금속 전극의 각각에 접속되어 사용된다. 접속 단자를 제외한 금속 전극은 기판 상에 표시부를 구성한다. 화소 전극 각각은 액티브 스위칭 소자의 매트릭스 동작에 대응하여 스위칭될 수 있다. 액정은 상호 대향하여 접착된 기판과 다른 기판 사이에 위치된 전극 영역 내로 주입된다.
이러한 구성은 다음과 같은 이유로 단자간의 전류 누설 발생을 금지시키는 것이 가능해진다. 본 발명에서, 각각의 금속 배선은 도전성 아일랜드의 단자간 단락 방지 패턴과 그 접속 단자부에서 오목부를 갖는다. 아일랜드 영역 내에 부식이 발생한다 하더라도, 아일랜드부를 제외한 금속막의 금속 배선이 습기의 침입을 차단하기에 효율적인 보호 절연막으로 피복되기 때문에, 이러한 부식의 진행은 아일랜드 둘레에 위치된 오목부에 의해 차단될 수 있다. 또한, 아일랜드로부터 용출된 금속의 유출은 오목부 내에서 정지될 수 있어 바깥에까지 도달하지 않게 된다. 따라서, 단자간의 전류 누설의 발생을 방지할 수 있다.
도 1은 본 발명의 반도체 장치의 실시예인 어셈블된 액정 표시 패널의 사시도.
도 2는 본 발명의 제1 실시예에 따른 접속 단자를 도시하는 확대 평면도.
도 3은 본 발명의 제1 실시예를 도시하는 도 2의 라인(A-A)을 취한 측면 단면도.
도 4는 액티브 매트릭스 액정 표시 장치 영역의 TFT 형성 영역을 도시한 단면도.
도 5a 내지 5e는 본 발명의 제1 실시예에 따른 접속 단자의 제조 단계를 순차적으로 도시하는 측면 단면도.
도 6은 본 발명의 제1 실시예에 따른 접속 단자의 단자간 단락 방지 패턴의 필수적인 부분을 예시적인 실제 크기로 도시하는 확대 평면도.
도 7은 본 발명에 따른 제2 실시예의 접속 단자를 도시하는 측면 단면도.
도 8a 내지 8e는 본 발명의 제2 실시예에 따른 접속 단자의 제조 단계를 순차적으로 도시하는 측면 단면도.
도 9는 본 발명에 따른 제3 실시예의 접속 단자를 도시하는 측면 단면도.
도 10a 내지 10e는 본 발명의 제3 실시예에 따른 접속 단자의 제조 단계를 순차적으로 도시하는 측면 단면도.
도 11은 종래의 액정 표시 장치 패널의 접속을 도시하는 확대도.
도 12는 도 11의 라인(A-A)을 따라 취한 종래예의 접속 단자를 도시하는 측면 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1: 상부 유리 기판
2: 하부 유리 기판
3: 접속 단자
4: 오목부
5: 아일랜드
9: 하층 금속 배선
10: 층간 절연막
11: 상층 금속 전극
12: 보호 절연막
본 발명의 바람직한 실시예 중 하나인 액정 표시 패널과, 그 제조 공정을 첨부된 도면을 참조하여 설명하기로 한다.
도 1 내지 6은 본 발명의 액정 표시 장치의 제1 실시예를 도시한다. 도 1은 어셈블된 패널의 사시도이고, 도 2는 접속 단자의 평면도이고, 및 도 3은 도 2의 라인 A-A를 취한 단면도이다. 도 4는 종래의 TFT를 갖는 화소 전극부를 도시한 단면도로 본 발명의 실시 모드를 고려한 설명을 이해하는데 도움이 될 것이다.
액정 표시 패널의 구성은 본 발명의 제조 공정을 고려한 다음의 설명에 의해명백해질 것이므로 여기서는 대략적으로 설명하기로 한다. 도 1에서 도시된 바와 같이, 액정 표시 패널은 상부 및 하부 유리 기판(1 및 2)을 갖는다. 이러한 기판은 밀봉 수지에 의해 상호 간격을 두고 접착된다. 액정이 이러한 기판 사이에서 캡슐화되어 액정 셀을 제조하게 된다. 하부 유리 기판에 대향하는 상부면(top-substrate-facing side) 상에, 액티브 매트릭스 표시 전극의 패턴을 구성하는 금속 배선을 형성한다. 각 금속 배선은 상부 유리 기판으로부터 하부 유리 기판의 돌출부에 위치한 접속 단자(3)를 갖는다. 이러한 접속 단자는 구동용 LSI 등과 같은 접속 소자에 접속된다.
다음, 이러한 액정 표시 패널을 제조하는 공정 특히, 상부 유리 기판(1) 바깥에 위치한 개선된 접속 단자(3)에 대해서는 도 1 등에서와 같이 첨부된 도면을 참조하여 설명하기로 하며 특히, 도 5는 도 2의 라인 A-A를 취한 제조 공정의 단면도이다.
도 5a를 참조하면, 200㎚ 두께의 Cr(chromium)이 스퍼터링에 의해 하부 유리 기판(2) 상에 일단 피착된 다음 하층 금속 배선(9)의 패턴을 형성하기 위해 부분적으로 제거된다. 이러한 각각의 금속 배선(9), 게이트 전극(9a)은 도 4에 도시된 TFT부 내에 형성된다.
다음, 전체 500㎚ 두께를 갖는 실리콘 산화물과 실리콘 질화물로 복합막이 플라즈마 CVD법(Chemical Vapor Deposition)에 의해 하층 금속 배선(9) 상에 피착되고, 층간 절연(interlaminar insulating)(표면 안정화:passivation) 막(10)을 형성하게 된다(도 5b).
도 4에서 도시된 TFT부에서, 비정질 실리콘(이하 "a-Si"로서 언급됨)이 동일한 CVD 장치로 층간 절연막(10) 상에 피착된 다음, 비도핑된 a-Si막(16)을 200㎚ 두께로 도핑하여 20 ㎚의 n+-형 a-Si막(17)을 성장시킨다. 결과적으로, n+-형 a-Si막이 부분적으로 제거되어 비도핑된 a-Si막의 아일랜드 패턴을 형성하게 된다. 비도핑된 a-Si막의 아일랜드 패턴 아래에 위치한 층간 절연막(10)은 게이트 절연막으로서 동작한다.
한편, 도 5b를 참조하여 개선된 접속 단자(3)의 제조 공정에 대하여 다시 설명하면, 피착된 층간 절연막(10)이 선정된 위치에서 일부 제거되고, 상기 하층 금속 배선(9)은 다음 단계(도 5c 참조)에서 형성될 상층 금속 배선(11)과 접촉하여 콘택트 홀(10a) 패턴을 형성하게 된다.
도 5b의 다음 단계를 도시하는 도 5c를 참조하면, Cr으로 된 상층 금속 배선(11)이 층간 절연막(10) 상에 피착되어 콘택트 홀(10a) 내부를 덮게 된다. 좀더 상세히 설명하면, 200㎚의 Cr이 스퍼터링에 의해 층간 절연막(10) 상에 피착되어 콘택트 홀(10a) 지점에서 하층 금속 배선(9)에 전기적으로 콘택트되는 상층 금속 배선(11)을 형성하게 된다.
상층 금속 배선(11)에 의해, 드레인 전극(11b) 및 소스 전극(11c)이 도 4의 TFT-형성부 내에 형성되고, TFT-형성부를 제외한 표시부 내에는 액티브 매트릭스 표시 장치의 데이타 신호 배선(11a)이 형성된다.
본 발명에 따른 개선된 접속 단자를 제조하는 데 필수적인 공정인 도 5c의단계에서, 상층 금속 배선(11)이 부분적으로 제거되어 오목부(4) 및 도전성 아일랜드(5)의 단자간 단락 방지 패턴을 형성하게 된다. 아일랜드(5)는 다음 단계에서 보호 절연막(12)을 통하여 형성되는 콘택트 홀(12a)(도 5d 참조) 아래에 형성되고 오목부(4)에 의해 둘러싸인다. 도 2의 단자부 평면도에서 도시된 바와 같이, 오목부(4)와 아일랜드(5)가 좁은 부분(constricted part:6)으로 링크된다.
다음 단계 도 5d에서, 200㎚ 두께의 실리콘 질화막이 플라즈마 CVD법에 의해 오목부(4) 및 아일랜드(5)의 단자간 단락 방지 패턴을 갖는 상층 금속 배선(11) 상에 피착되어 보호 절연막(12)을 형성하게 된다. 보호 절연막(12)은 상층 금속 배선(11)의 접속 스폿(connecting spot) 상에 콘택트 홀(12a)을 형성하기 위해 부분적으로 제거되고, 다음 단계에서 투명 도전막(13)에 접속될 것이다(도 5e 참조).
이러한 콘택트 홀(12a)은 상층 금속 배선(11) 내에 형성된 아일랜드(5) 바로 위에 형성됨으로써 오목부(4)에 의해 둘러싸인다.
다음 단계 도 5e에서, 40 ㎚ 두께의 ITO로 된 투명 도전막(13)이 보호 절연막(12) 상에 형성되어 보호 절연막(12)을 통하여 형성된 콘택트 홀(12a) 내부를 덮을 것이다. 도 2는 상술한 모든 단계를 통하여 완료된 접속 단자(3)의 평면도이다. 도 2에서의 실선(12a)으로 도시된 사각형은 보호 절연막(12)을 통하여 이루어진 콘택트 홀을 나타내고, 도 2에서의 파선(10a)은 층간 절연막(10)을 통하여 이루어진 콘택트 홀을 나타낸다.
TFT 형성 영역을 도시하는 도 4에 도시된 바와 같이, 표시부 내의 투명 도전막(13)은 화소 전극(13a)의 패턴으로 변환되어 소스 전극(11C)에 접속된다.
상술한 모든 단계를 통하여, 상부에 접속 단자(3)를 갖는 하부 유리 기판(2)이 제조된다. 다음, 최종 하부 유리 기판(2)이 도 3에서 도시된 바와 같은 방법으로 밀봉 수지(15)에 의해 상부 유리 기판(1)에 접착된다. 그러면, 액정(14)을 상층 및 하부 유리 기판(1 및 2) 사이의 영역 내로 주입하여 상부 유리 기판(1) 둘레에 위치한 복수의 접속 단자(3)를 갖는 제1 실시예의 액정 표시 패널을 제조하게 된다.
이렇게 제조된 본 발명의 제1 실시예에 의한 액정 표시 패널에서, 층간 단락 방지 패턴 내의 도전성 아일랜드(5)를 제외한 상층 금속 배선(11)의 전체면이 보호 절연막(12)으로 피복된다. 습기는 이러한 보호 절연막(12)을 거의 통과할 수 없어 보호 절연막으로 덮힌 상층 금속 배선(11)의 영역에서의 부식을 야기시킬 확률은 거의 없다.
그런데, 보호 절연막(12)으로 피복되지 않은 아일랜드(5)의 부분이 투명 도전막(13)으로 덮히더라도, 투명 도전막(13)의 방수 기능은 그다지 높지 않다. 그렇기 때문에, 아일랜드(5) 내에 부식을 야기시킬 가능성이 있다. 그러나, 이러한 부식은 아일랜드 내에서만 종결되며 상층 금속 배선(11)의 다른 부분으로 진행되지 않는다. 결과적으로, 이러한 부식 방지 효과에 의해 접속 단자(3) 바깥으로 용출되는 금속 이온이 감소하고, 본 발명의 이러한 반도체 장치와 유사한 종래의 구조에 비해 단자간의 전류 누설에 기인한 단락 발생 가능성은 상당히 감소될 수 있다.
한편, 전기 저항은 상층 금속 배선(11)의 단자간의 단락을 방지하기 위해 아일랜드(5)를 둘러싸는 오목부(4)에 비례하여 증가한다. 그러나, 이러한 문제는 층간 절연막(10)을 통하여 형성된 콘택트 홀(10a)을 통하여 상층 금속 배선(11)과 하층 금속 배선(9) 사이를 전기적 연속성(electrical continuity)을 띄게 함으로써 해결 극복될 수 있다.
본 발명의 제1 실시예의 액정 표시 패널을 사용하여 LCD를 제조하고 그 효과를 확인한 바, 다음과 같은 결과를 얻게 된다.
도 6은 접속 단자(3) 내에 형성된 상층 금속 배선(11)의 아일랜드(5) 둘레부분의 예시적인 실제 크기를 도시한 것이다. 접속 단자의 단자간 피치는 70 ㎛으로 설정되었고, 단자폭은 40㎛로 설정되었다. 단자간 단락 방지 패턴은 접속 단자(3)의 상층 금속 배선(11)에 대해 8개의 아일랜드(5)를 갖고서 형성되었다.
이렇게 얻어진 접속 단자(3)의 단자를 손가락으로 터치함으로서 고의로 오염시킨 다음, 구동용 LSI의 접속 소자를 이방성 도전막에 의해 압박하여 접속시킨다. 결과적인 액정 표시 패널은 실제로 50℃ 및 85% 습도의 환경하에서 동작된다. 동작 개시후 240시간이 경과한 다음, 액정 표시 장치를 검사하였다. 그 결과는 통상의 액정 표시 장치와 고려할 때 10개의 샘플 중 8개의 고비율로 단자간 단락이 관찰되었다. 이와는 대조적으로, 본 발명의 제1 실시예의 액정 표시 패널에서는 단자간 단락이 관찰되지 않았다.
다음 도 2의 라인 A-A를 따라 취한 하나 이상의 단면도를 갖는 도 7 및 8을 참조하여, 본 발명의 제2 실시예를 이하에서 설명하기로 한다. 도 7은 도 3에 도시된 본 발명의 제1 실시예에서의 단자의 단면 구조에 대응하는 본 발명의 제2 실시예를 도시한 도면이다. 도 8은 도 7에서 도시된 단자간 구조에 대한 제조 공정도이다. 본 발명의 제2 실시예의 TFT 제조 공정은 본 발명의 제1 실시예에서와 동일하다. 따라서, 이미 설명된 TFT 제조 공정에 대한 설명을 생략하기로 한다.
도 8a를 참조하면, 200㎚ 두께의 Cr이 우선, 스퍼터링에 의해 하부 유리 기판(2) 상에 피착된 다음 부분적으로 제거되어 하층 금속 배선(9)의 패턴을 형성하게 된다.
다음, 도 8b를 참조하여, 실리콘 산화막과 실리콘 질화막으로 된 전체 두께 500 ㎚의 복합막이 플라즈마 CVD법에 의해 하층 금속 배선(9) 상에 피착되고, 층간 절연막(10)을 형성하게 된다. 다음, 이러한 층간 절연막(10)이 선정된 지점에서 일부 제거되어, 상기 하층 금속 배선(9)이 다음 단계에서 형성될 하층 금속 배선(11)과 접촉하여 콘택트 홀(10a) 패턴을 형성하게 된다. 동시에, 상층 금속 배선(11) 내에 형성될 아일랜드 패턴 둘레에 있는 층간 절연막(10)이 제거되어 풀 오목부(pool recess:18')를 형성하기 위해 제거된다.
다음, 도 8c의 단계에서, 200 ㎚ 두께의 Cr이 층간 절연막(10) 상에 피착된 다음 상층 금속 배선(11)의 패턴을 형성하기 위해 부분적으로 제거된다. 이러한 상층 금속 배선(11)은 앞 단계에서 형성된 콘택트 홀(10a)을 통하여 하층 금속 배선(9)에 전기적으로 접속된다.
이 단계에서, 상층 금속 배선(11) 내에 본 발명의 제1 실시예에서와 동일한 단자간 단락 방지 패턴, 오목부(4) 및 도전성 아일랜드(5)가 형성된다.
다음, 도 8d에 도시된 바와 같이, 대략 200 ㎚ 두께의 실리콘 질화막이 플라즈마 CVD에 의해 상층 금속 배선(11)에 피착되고 보호 절연막(12)을 형성하게 된다. 그러면, 보호 절연막(12)은 부분적으로 제거(패터닝)되어 상층 금속 배선(11)의 접속 스폿 상에 콘택트 홀(12a)을 형성하게 되고, 다음 단계에서 형성될 투명 도전막(13)에 접속될 것이다.
다음, 도 8e에 도시된 바와 같이, 두께 40 ㎚의 ITO로 된 투명 도전막(13)이 보호 절연막(12) 상에 형성되어 콘택트 홀(12a)의 내부를 피복하게 된다. 풀(18)은 도 8b의 풀-오목부(18')의 위치에서 제조된다.
상술한 바와 같은 모든 단계들을 통하여, 상부에 접속 단자(3)를 갖는 하부 유리 기판(2)이 제조된다. 다음, 최종 하부 유리 기판(2)이 밀봉 수지(15)로 상부 유리 기판(1)에 접착된다. 그러면, 액정(14)이 상층 및 하부 유리 기판(1 및 2) 사이의 영역내로 주입되어 도 7에 도시된 바와 같이, 상부 유리 기판(1) 둘레에 위치한 복수의 접속 단자(3)를 갖는 제2 실시예의 액정 표시 패널을 제조하게 된다.
본 발명의 제2 실시예에 따르면, 본 발명의 제1 실시예에 부가하여 풀(18')이 제공되기 때문에, 부식된 금속이 풀(18) 내에서 캡쳐링되어 단자간의 영역들 내로 확산되지 않는다. 따라서, 본 발명의 제1 실시예와 비교하여 단자간 누설 전류에 의한 단락의 발생을 좀더 효율적으로 방지하게 된다.
다음, 도 2의 라인(A-A)을 따라 취한 하나 이상의 단면도 9 및 10을 참조하여, 본 발명의 제3 실시예를 이하에서 설명하기로 한다. 도 9는 본 발명의 제3 실시예로 도 3에 도시된 본 발명의 제1 실시예의 단자의 단면 구조에 대응하는 도면이다. 도 10은 도 9에 도시된 단자 구조를 고려한 제조 단계 도면이다. 본 발명의 제3 실시예의 TFT 제조 단계는 본 발명의 제1 실시예의 것과 동일하다. 따라서, 이미 기술된 TFT 제조 단계들에 대한 설명을 생략하기로 한다.
도 10a에 도시된 바와 같이, 두께가 200㎚인 Cr이 스퍼터링에 의해 하부 유리 기판(2) 상에 피착된 다음 일부 제거되어 하층 금속 배선(9)의 패턴을 형성한다. 이러한 기간 동안, 절연막으로 피복되지 않은 비보호부분이 형성되지 않도록, 하층 금속 배선(9)이 오목부(4) 및 아일랜드(5)의 단자간 단락 방지 패턴을 갖도록 형성된다. 이러한 단자간 단락 방지 패턴은 다음 단계(도 10c 참조)에서 형성될 상층 금속 배선(11)과 동일한 형성을 갖는다.
다음, 도 10b의 단계에서, 실리콘 산화물과 실리콘 질화물막으로 된 전체 500㎚의 두께를 갖는 복합막이 플라즈마 CVD에 의해 하층 금속 배선(9) 상에 피착되어 층간 절연막(10)을 형성하게 된다. 다음, 이러한 층간 절연막(10)이 선정된 위치에서 일부 제거되어, 하층 금속 배선(9)이 다음 단계에서 형성될 상층 금속 배선(11)과 접촉하여 콘택트 홀(10a) 패턴을 형성하게 된다.
다음, 도 10c에 도시된 바와 같이, 200 ㎚ 두께의 Cr이 층간 절연막(10) 상에 피착된 다음 부분적으로 제거되어 상층 금속 배선(11) 패턴을 형성하게 된다. 이러한 상층 금속 배선(11)은 콘택트 홀(10a) 지점에서 하층 금속 배선에 접속된다. 이러한 하층 금속 배선(11)은 오목부(4) 및 아일랜드(5)의 단자간 단락 방지 패턴을 형성하게 된다.
다음, 도 10d에 도시된 바와 같이, 대략 200 ㎚ 두께의 실리콘 질화막이 플라즈마 CVD에 의해 상층 금속 배선(11) 상에 피착되어 보호 절연막(12)을 형성하게 된다. 그러면, 보호 절연막(12)은 일부 제거되어 상층 금속 배선(11)의 접속 스폿상에 콘택트 홀(12a)을 형성하고, 투명 도전막(13)(도 10e 참조)에 접속될 것이다. 동시에, 상층 금속 배선(11) 내에 형성된 아일랜드(5) 둘레의 층간 절연막(10) 뿐아니라 보호 절연막(12)도 에칭에 의해 제거되어 풀(18)을 형성하게 된다.
다음, 도 10e에 도시된 단계에서, 400㎚ 두께를 갖는 ITO로 된 투명 도전막(13)이 형성된 다음 부분적으로 제거되어 접속 단자(3)를 피복하게 된다.
상술한 바와 같은 방법으로, 하부 유리 기판(2)이 제조된다. 최종 하부 유리 기판(2)이 밀봉 수지(15)로 상부 유리 기판(1)에 접착된다. 그러면 액정(14)이 상층 및 하부 유리 기판(1 및 2) 사이의 영역 내로 주입되어 도 9에 도시된 제3 실시예의 액정 표시 패널을 제조하게 된다.
본 발명의 제3 실시예의 액정 표시 패널에서, 풀(18)은 본 발명의 제2 실시예와 비교하면 깊다. 결과적으로, 부식된 금속이 풀(18) 내에서 완전히 포획되어 단자들 사이의 영역내로 확산되지 않는다. 따라서, 단자간 누설 전류에 기인한 단락 방지 효과가 좀더 향상될 수 있다.
본 발명의 바람직한 제1 내지 제3 실시예에 대해 설명하였다. 그러나, 이들은 제한적인 의미가 아니라 예시적인 것으로 고려되어야 한다. 다른 실시예들도 가능하다. 예를 들어, 하층 금속 배선(9) 및 상층 금속 배선(11)은 본 발명의 제1 내지 제3 실시예에서 판명된 단일의 Cr층을 대신하여 소정의 알루미늄, 몰리브덴, 텅스텐 등의 단일층 또는 이들이 적층된 층일 수 있다. 이러한 금속 배선 재료는 각기 달라질 수 있다. 층간 절연막(1)과 보호 절연막(12)은 상술한 바와 같은 본 발명의 각 실시예에서 사용된 것과는 다른 재료도 이루어질 수 있다. 단자간 단락방지 패턴을 형성하는 오목부(4) 및 아일랜드(5)의 형상 및 수를 제한적으로 고려하는 것은 아니다.
상술한 바와 같이, 본 발명의 반도체 기기 및 제조 공정은 액티브 매트릭스 LCD를 제공하는 데 적합하다. 본 발명에서, 금속 배선의 접속 단자는 습기의 침투를 차단하기에 효율적인 보호 절연막으로 피복되지 않은 아일랜드를 포함하는 층간 단락 방지 패턴을 갖는다. 아일랜드 영역을 제외한 금속막의 금속 배선은 보호 절연막으로 덮힌다. 결과적으로, 아일랜드 영역 내에 부식이 발생하더라도, 아일랜드 둘레에 위치한 오목부에 의해 부식의 진행이 차단될 수 있다. 또한, 아일랜드로부터 용출된 금속의 유출을 오목부 내에서 정지시킬 수가 있어 바깥으로 전혀 도달되지 않는다. 따라서, 단자간 전류 누설의 발생을 효과적으로 방지할 수 있다.

Claims (12)

  1. 외부 구동 회로에 접속되어 매 화소 전극마다 독립적으로 전압을 인가하기 위해, 기판 상에 형성되고 각각이 상기 기판의 단부의 위치에 접속 단자를 갖는 복수개의 금속 배선(metal wire)을 포함하는 반도체 장치에 있어서,
    상기 금속 배선 각각은 상기 접속 단자 위치에 도전성 아일랜드(conductive island) 및 상기 아일랜드 둘레에 위치한 오목부(들)를 포함하는 단자간 단락 방지 패턴(anti-short-circuiting pattern)을 구비하고;
    상기 아일랜드의 적어도 일부를 제외하고 상기 오목부(들)의 내측을 포함한 상기 금속 배선의 표면이 보호 절연막(protective insulating island)으로 피복되고;
    상기 보호 절연막으로 피복되지 않은 아일랜드 부분에 콘택트 홀이 형성되고;
    상기 콘택트 홀 내측과 상기 아일랜드부의 상부면을 포함한 상기 보호 절연막의 표면에 투명 도전막이 피착되는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 금속 배선의 상기 단자 위치에 설치된 상기 아일랜드로부터 발생한 부식의 진행을 상기 오목부에 의해 충분히 차단시킴으로써 상기 아일랜드 밖으로 부식이 확산(spread)되지 않게 하는 것을 특징으로 하는 반도체 장치.
  3. 제1항 또는 제2항에 있어서, 상기 접속 단자 이외의 표시부를 형성하는 상기 기판상의 상기 금속 배선에 각각 접속된 매트릭스 전극, 복수의 화소 전극, 상기 화소 전극에 일대일 대응하는 액티브 스위칭 소자를 포함하고, 상기 액티브 스위칭 소자의 매트릭스 동작에 대응하여 상기 화소 전극이 스위칭될 수 있고, 상기 기판에 대향하여 접착된 다른 기판과의 사이의 전극 영역에 액정이 주입되는 것을 특징으로 하는 액티브 매트릭스형의 액정 표시 패널인 반도체 장치
  4. 제3항에 있어서, 상기 액티브 스위칭 소자는 박막 트랜지스터(thin film transistor)인 것을 특징으로 하는 반도체 장치.
  5. 외부 구동 회로에 접속되어 매 화소 전극마다 독립적으로 전압을 인가하기 위해, 기판 상에 형성되고 각각이 상기 기판의 단부의 위치에 접속 단자를 갖는 복수개의 금속 배선(metal wire)을 포함하는 반도체 장치에 있어서,
    상기 금속 배선 각각은 접속 단자 위치에 도전성 아일랜드(conductive island) 및 상기 아일랜드 둘레에 위치한 오목부(들)를 포함하는 단자간 단락 방지 패턴(anti-short-circuiting pattern)을 구비하고;
    상기 아일랜드의 적어도 일부를 제외하고 상기 오목부(들)의 내부를 포함한 상기 금속 배선의 표면이 보호 절연막(protective insulating island)으로 피복되고;
    상기 보호 절연막으로 피복되지 않은 아일랜드 부분에 콘택트 홀이 형성되고;
    상기 오목부에 도달하는 하부 풀(bottomed pool)이 상기 콘택트 홀에 인접한 상기 보호 절연막을 통하여 제공되고;
    상기 콘택트 홀 및 하부 풀의 내측을 포함한 상기 보호 절연막의 표면에 투명 도전막이 피착되는 것을 특징으로 하는 반도체 장치.
  6. 제5항에 있어서, 상기 금속 배선의 단자 위치에 설치된 상기 아일랜드로부터 발생한 부식의 진행을, 상기 오목부와 상기 하부 풀로서 충분히 차단하여, 상기 아일랜드 밖으로 부식이 확산되지 않도록 하는 것을 특징으로 하는 반도체 장치.
  7. 제5항 또는 제6항에 있어서, 상기 접속 단자부 이외의 표시부를 형성하는 상기 기판의 금속 배선 각각에 접속된 매트릭스 전극, 복수의 화소 전극, 및 상기 화소 전극에 일대일 대응하는 액티브 스위칭 소자를 포함하고, 상기 액티브 스위칭 소자의 매트릭스 동작에 대응하여 상기 화소 전극이 스위칭될 수 있고, 상기 기판에 대향하여 접착된 다른 기판과의 사이의 전극 영역에 액정이 주입되는 것을 특징으로 하는 액티브 매트릭스형의 액정 표시 패널인 반도체 장치
  8. 제7항에 있어서, 상기 액티브 스위칭 소자는 박막 트랜지스터인 것을 특징으로 하는 반도체 장치.
  9. 외부 구동 회로에 접속되어 매 화소 전극마다 독립적으로 전압을 인가하기 위해, 기판 상에 형성되고 각각이 상기 기판의 단부의 위치에 접속 단자를 갖는 복수개의 금속 배선을 포함하는 반도체 장치에 있어서,
    상기 금속 배선 각각은 상기 접속 단자 위치에 상층 금속 배선 및 하층 금속 배선을 구비하되, 상기 기판과 상기 하층 금속 배선 사이에 층간 절연막이 개재되어 있고;
    도전성 아일랜드 및 상기 아일랜드 둘레에 위치한 오목부(들)를 포함하는 단자간 단락 방지 패턴이 상기 상층 및 하층 금속 배선의 위치와 동일한 위치에 제공되고;
    상기 아일랜드의 적어도 일부를 제외하고 상기 오목부의 내측을 포함한 상기 금속 배선의 표면이 보호 절연막으로 피복되고;
    상기 보호 절연막으로 피복되지 않은 아일랜드 부분에 콘택트 홀이 형성되고;
    상기 콘택트 홀의 내측과 상기 아일랜드의 상부면을 포함한 상기 보호 절연막의 표면에 투명 도전막이 피착되는 것을 특징으로 하는 반도체 장치.
  10. 외부 구동 회로에 접속되어 매 화소 전극마다 독립적으로 전압을 인가하기 위해, 기판 상에 형성되고 각각이 상기 기판의 단부의 위치에 접속 단자를 갖는 복수개의 금속 배선을 포함하는 반도체 장치를 제조하는 방법에 있어서,
    진공 증착 또는 스퍼터링에 의해 금속막을 피착한 다음, 상기 금속막을 부분적으로 제거하여 상기 금속 배선을 선정된 패턴으로 형성하는 단계;
    상기 접속 단자가 형성될 위치에, 도전성 아일랜드 및 상기 아일랜드 둘레에 위치한 오목부를 포함하는 단자간 단락 방지 패턴을 형성하는 단계;
    상기 아일랜드의 적어도 일부를 제외하고 상기 오목부의 내측을 포함한 상기 금속 배선의 표면 상에 보호 절연막을 피착하고, 상기 보호 절연막으로 피복되지 않은 아일랜드 부분에 콘택트 홀을 제공하는 단계; 및
    상기 콘택트 홀의 내측과 상기 아일랜드의 상부면을 포함한 상기 보호 절연막의 표면에 투명 도전막을 피착시키는 단계
    를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  11. 외부 구동 회로에 접속되어 매 화소 전극마다 독립적으로 전압을 인가하기 위해, 기판 상에 형성되고 각각이 상기 기판의 단부의 위치에 접속 단자를 갖는 복수개의 금속 배선을 포함하는 반도체 장치를 제조하는 방법에 있어서,
    진공 증착 또는 스퍼터링에 의해 금속막을 피착한 다음 상기 금속 배선을 선정된 패턴으로 형성하는 단계;
    상기 접속 단자가 형성될 위치에, 도전성 아일랜드 및 상기 아일랜드 둘레에 위치한 오목부를 포함하는 단자간 단락 방지 패턴을 형성하는 단계;
    상기 아일랜드의 적어도 일부를 제외하고, 상기 오목부의 내측을 포함하는 상기 금속 배선의 표면 상에 보호 절연막을 피착시키는 단계;
    상기 보호 절연막으로 피복되지 않은 아일랜드 부분에 콘택트 홀을 제공하는 단계;
    상기 콘택트 홀에 인접한 상기 보호 절연막을 통하여 상기 오목부에 도달하는 하부 풀을 형성하는 단계; 및
    상기 콘택트 홀 및 상기 하부 풀의 내측을 포함한 상기 보호 절연막의 표면에 투명 도전막을 피착시키는 단계
    를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  12. 외부 구동 회로에 접속되어 매 화소 전극마다 전압을 독립적으로 인가하기 위해, 기판상에 형성되고, 상기 기판의 단부 위치에 접속 단자를 각각 갖는 복수개의 금속 배선을 포함하는 반도체 장치의 제조 방법에 있어서,
    상기 유리 기판 상에 스퍼터링법에 의해 층간 절연막을 형성하는 단계;
    상기 층간 절연막 상에 진공 증착법이나 스퍼터링에 의해 금속막을 피착하는 단계;
    상기 금속막을 에칭하여 표시부가 될 상기 유리 기판의 중앙부 상에 매트릭스 전극을 형성함과 동시에, 상기 유리 기판의 주변부 상에는 단자간 단락 방지 패턴을 갖는 상기 접속 단자를 형성함 - 상기 단자간 단락 방지 패턴은 도전성 아일랜드, 오목부(들), 및 상기 아일랜드를 상기 오목부(들)에 연결시키는 적어도 제한된 부분을 포함하고, 상기 접속 단자는 상기 중앙부 상에 형성된 상기 전극과 결합됨-;
    상기 접속 단자 상에 진공 증착법이나 스퍼터링법에 의해 보호 절연막을 형성하는 단계;
    상기 접속 단자의 상기 아일랜드 상에 형성된 상기 보호 절연막, 및 상기 오목부(들) 상에 형성된 상기 보호 절연막 및 상기 층간 절연막을 부분적으로 에칭하여 제거하는 단계;
    투명 도전막을 진공 증착법이나 스퍼터링법에 의해 피착하는 단계; 및
    상기 투명 도전막을 상기 접속 단자의 소정의 형태로 에칭하여 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11138919B2 (en) 2016-04-05 2021-10-05 Samsung Display Co., Ltd. Display apparatus having reliable pads

Families Citing this family (53)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6769128B1 (en) 1995-06-07 2004-07-27 United Video Properties, Inc. Electronic television program guide schedule system and method with data feed access
US6469753B1 (en) 1996-05-03 2002-10-22 Starsight Telecast, Inc. Information system
US8635649B2 (en) 1996-12-19 2014-01-21 Gemstar Development Corporation System and method for modifying advertisement responsive to EPG information
EP1036466B1 (en) 1997-07-21 2003-03-26 E Guide, Inc. Method for navigating within a television program guide having advertisements
US6604240B2 (en) 1997-10-06 2003-08-05 United Video Properties, Inc. Interactive television program guide system with operator showcase
US7185355B1 (en) 1998-03-04 2007-02-27 United Video Properties, Inc. Program guide system with preference profiles
DE69906954T2 (de) * 1998-03-04 2003-11-06 United Video Properties, Inc. Programmführungssystem mit gezielter werbung
JPH11271790A (ja) * 1998-03-26 1999-10-08 Matsushita Electric Ind Co Ltd 液晶表示装置とその製造方法
US6564379B1 (en) 1998-04-30 2003-05-13 United Video Properties, Inc. Program guide system with flip and browse advertisements
US20020095676A1 (en) 1998-05-15 2002-07-18 Robert A. Knee Interactive television program guide system for determining user values for demographic categories
US6898762B2 (en) 1998-08-21 2005-05-24 United Video Properties, Inc. Client-server electronic program guide
JP2000347207A (ja) * 1999-06-04 2000-12-15 Nec Corp 液晶表示装置及び液晶表示装置の製造方法
CN1359591A (zh) 1999-06-28 2002-07-17 英戴克系统公司 利用epg数据库修改广告的系统和方法
AU5775900A (en) 1999-06-29 2001-01-31 United Video Properties, Inc. Method and system for a video-on-demand-related interactive display within an interactive television application
TW457690B (en) * 1999-08-31 2001-10-01 Fujitsu Ltd Liquid crystal display
BR0109665A (pt) 2000-03-31 2003-02-04 United Video Properties Inc Sistema e método para anúncios ligados a metadados
KR100672622B1 (ko) * 2000-07-26 2007-01-23 엘지.필립스 엘시디 주식회사 액정표시장치의 패드 및 그 제조방법
KR100859464B1 (ko) * 2000-12-29 2008-09-23 엘지디스플레이 주식회사 디지털 엑스레이 검출기용 박막트랜지스터 어레이 패널 및 그 제조방법
KR100737896B1 (ko) * 2001-02-07 2007-07-10 삼성전자주식회사 어레이 기판과, 액정표시장치 및 그 제조방법
US6833900B2 (en) 2001-02-16 2004-12-21 Seiko Epson Corporation Electro-optical device and electronic apparatus
KR100737626B1 (ko) * 2001-03-28 2007-07-10 비오이 하이디스 테크놀로지 주식회사 액정표시장치의 제조방법
KR100813019B1 (ko) * 2001-10-19 2008-03-13 삼성전자주식회사 표시기판 및 이를 갖는 액정표시장치
TW594117B (en) * 2001-10-22 2004-06-21 Samsung Electronics Co Ltd Liquid crystal display device and method for manufacturing the same
EP1394597B1 (en) 2002-09-02 2011-03-23 Samsung Electronics Co., Ltd. Contact structure of semiconductor device, manufacturing method thereof, thin film transistor array panel including contact structure, and manufacturing method thereof
KR100870014B1 (ko) * 2002-09-02 2008-11-21 삼성전자주식회사 박막 트랜지스터 기판
KR100538328B1 (ko) * 2003-06-20 2005-12-22 엘지.필립스 엘시디 주식회사 액정표시장치 및 그 제조방법
JP2005070360A (ja) * 2003-08-22 2005-03-17 Sony Corp 電気回路基板
JP4554983B2 (ja) * 2004-05-11 2010-09-29 Ｎｅｃ液晶テクノロジー株式会社 液晶表示装置
KR101108782B1 (ko) * 2004-07-30 2012-02-24 엘지디스플레이 주식회사 액정 표시 장치 및 그 제조 방법
KR100686345B1 (ko) * 2004-10-27 2007-02-22 삼성에스디아이 주식회사 평판표시소자 및 그 제조방법
TWI301217B (en) * 2005-09-21 2008-09-21 Chunghwa Picture Tubes Ltd Thin film transistor array panel
KR100730151B1 (ko) 2005-09-30 2007-06-19 삼성에스디아이 주식회사 평판 표시 장치
US7739280B2 (en) 2006-03-06 2010-06-15 Veveo, Inc. Methods and systems for selecting and presenting content based on user preference information extracted from an aggregate preference signature
US8316394B2 (en) 2006-03-24 2012-11-20 United Video Properties, Inc. Interactive media guidance application with intelligent navigation and display features
TWI308244B (en) * 2006-04-07 2009-04-01 Innolux Display Corp Double-sided liquid crystal display device
US8832742B2 (en) 2006-10-06 2014-09-09 United Video Properties, Inc. Systems and methods for acquiring, categorizing and delivering media in interactive media guidance applications
JP4934394B2 (ja) * 2006-10-12 2012-05-16 株式会社 日立ディスプレイズ 表示装置
JP5125140B2 (ja) * 2007-02-21 2013-01-23 セイコーエプソン株式会社 反射型液晶装置および電子機器
US7801888B2 (en) 2007-03-09 2010-09-21 Microsoft Corporation Media content search results ranked by popularity
JP5130916B2 (ja) * 2008-01-08 2013-01-30 三菱電機株式会社 アクティブマトリクス用走査線駆動回路
US8754332B2 (en) * 2008-08-11 2014-06-17 Sharp Kabushiki Kaisha Display device
JP4831218B2 (ja) * 2009-08-06 2011-12-07 コニカミノルタビジネステクノロジーズ株式会社 画像処理装置およびその制御方法、制御プログラム
US9166714B2 (en) 2009-09-11 2015-10-20 Veveo, Inc. Method of and system for presenting enriched video viewing analytics
WO2012094564A1 (en) 2011-01-06 2012-07-12 Veveo, Inc. Methods of and systems for content search based on environment sampling
WO2014103902A1 (ja) * 2012-12-28 2014-07-03 シャープ株式会社 導電構造体、導電構造体の製造方法、及び、表示装置
CN103728804B (zh) * 2013-12-27 2016-02-24 京东方科技集团股份有限公司 一种母板、阵列基板及制备方法、显示装置
JP6427360B2 (ja) * 2014-08-22 2018-11-21 株式会社ジャパンディスプレイ 表示装置
KR102192227B1 (ko) * 2014-10-02 2020-12-17 엘지디스플레이 주식회사 패드 구조 및 이를 포함하는 표시장치
US10361385B2 (en) 2016-02-12 2019-07-23 Samsung Display Co., Ltd. Display device
KR102536250B1 (ko) 2016-03-17 2023-05-25 삼성디스플레이 주식회사 디스플레이 장치
KR102505879B1 (ko) 2016-03-24 2023-03-06 삼성디스플레이 주식회사 디스플레이 장치
CN109716421B (zh) 2016-09-14 2021-05-04 夏普株式会社 安装基板及显示面板
CN110488525B (zh) * 2019-08-30 2021-12-17 厦门天马微电子有限公司 显示面板及显示装置

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05203988A (ja) * 1992-01-29 1993-08-13 Sharp Corp アクテイブマトリックス駆動方式散乱型液晶表示装置の製造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR930008894B1 (ko) 1991-09-19 1993-09-16 삼성전자 주식회사 반도체장치의 금속배선구조
JP2555987B2 (ja) * 1994-06-23 1996-11-20 日本電気株式会社 アクティブマトリクス基板
US6128050A (en) * 1994-11-08 2000-10-03 Citizen Watch Co., Ltd. Liquid crystal display device with separated anode oxide electrode
JP2643098B2 (ja) * 1994-12-07 1997-08-20 インターナショナル・ビジネス・マシーンズ・コーポレイション 液晶表示装置及びその製造方法並びに画像形成方法
DE69532724T2 (de) * 1995-08-07 2005-03-17 Hitachi, Ltd. Gegen statische elektrizität unempfindliche flüssigkristall-anzeigevorrichtung mit aktiver matrix
KR100338480B1 (ko) * 1995-08-19 2003-01-24 엘지.필립스 엘시디 주식회사 액정표시장치및그제조방법
KR100244447B1 (ko) * 1997-04-03 2000-02-01 구본준 액정 표시 장치 및 그 액정 표시 장치의 제조 방법
KR100333271B1 (ko) * 1999-07-05 2002-04-24 구본준, 론 위라하디락사 배선의 단락 및 단선 테스트를 위한 박막트랜지스터-액정표시장치의 어레이기판과 그 제조방법.

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05203988A (ja) * 1992-01-29 1993-08-13 Sharp Corp アクテイブマトリックス駆動方式散乱型液晶表示装置の製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11138919B2 (en) 2016-04-05 2021-10-05 Samsung Display Co., Ltd. Display apparatus having reliable pads

Also Published As

Publication number Publication date
TW475089B (en) 2002-02-01
KR19990037451A (ko) 1999-05-25
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JPH11133452A (ja) 1999-05-21
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US6184966B1 (en) 2001-02-06
US6323931B1 (en) 2001-11-27
US20020053667A1 (en) 2002-05-09
EP0913719A3 (en) 2001-01-10
EP0913719B1 (en) 2002-10-02
DE69808405D1 (de) 2002-11-07
US6683662B2 (en) 2004-01-27

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