KR100298063B1 - 메사 구조의 반도체 칩 제조 방법 - Google Patents

메사 구조의 반도체 칩 제조 방법 Download PDF

Info

Publication number
KR100298063B1
KR100298063B1 KR1019990010662A KR19990010662A KR100298063B1 KR 100298063 B1 KR100298063 B1 KR 100298063B1 KR 1019990010662 A KR1019990010662 A KR 1019990010662A KR 19990010662 A KR19990010662 A KR 19990010662A KR 100298063 B1 KR100298063 B1 KR 100298063B1
Authority
KR
South Korea
Prior art keywords
layer
wafer
mesa
junction
glass
Prior art date
Application number
KR1019990010662A
Other languages
English (en)
Other versions
KR19990078334A (ko
Inventor
엥잭
아메이토존이
챤조셉와이
아인토벤윌렘제라드
탄샌디
라터자로렌스유젠
자카룩그레고리
가비스데니스
Original Assignee
맥클린톡 산 엘
제네랄 세미콘덕터 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 맥클린톡 산 엘, 제네랄 세미콘덕터 인코포레이티드 filed Critical 맥클린톡 산 엘
Publication of KR19990078334A publication Critical patent/KR19990078334A/ko
Application granted granted Critical
Publication of KR100298063B1 publication Critical patent/KR100298063B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/304—Mechanical treatment, e.g. grinding, polishing, cutting
    • H01L21/3043—Making grooves, e.g. cutting

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Dicing (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)
  • Thyristors (AREA)
  • Bipolar Transistors (AREA)
  • Weting (AREA)

Abstract

웨이퍼의 주요 표면들과 평행한 내부 평면 p-n 접합을 구비하는 공지된 유형의 반도체 웨이퍼를 이용한다면, 웨이퍼 표면들 중의 하나는 실리콘 질화물의 마스킹층으로 피복된다. 이어서, 경사진 측벽을 구비하는 다수의 메사를 형성하기 위해 다수의 교차하는 홈이 마스킹층을 통해 소윙되고, 각각의 메사는 메사의 측벽과 교차하고 메사의 측벽에 의해 노출되는 에지를 갖는 평면 p-n 접합의 일부분을 포함한다. 홈 벽 및 노출된 접합 에지는 웨이퍼 가열 단계를 포함하는 공정 내에서 유리로 인캡슐화(encapsulation)된다. 이어서, 패턴화된 에칭제(etchant) 마스크가 필요없는 선택적 에칭 공정을 통해 마스킹층이 제거되고, 웨이퍼의 이면과 마찬가지로 메사 상부에 위치한 노출된 실리콘 표면이 금속 도금된다. 다음으로, 웨이퍼는 홈을 관통하는 평면을 따라 다이싱(dicing)되어, 각각 그 상부에 유리로 패시베이션된 메사를 구비하는 개개의 칩을 제공한다.

Description

메사 구조의 반도체 칩 제조 방법{SEMICONDUCTOR CHIPS HAVING A MESA STRUCTURE PROVIDED BY SAWING}
본 발명은 메사(mesa) 구조를 가진 반도체 칩에 관한 것으로 특히, 기계적 소윙(sawing) 공정을 통해 이러한 칩을 제조하는 것에 관한 것이다.
특히, 정류 소자에 이용되는 반도체 칩은 기판으로부터 위로 확장된 메사를 가진 일반적인 평판 반도체 기판 형태로 제공되는 것으로 알려져 있다. 메사 내부의 p-n 접합이 메사의 경사진 측벽을 가로막고 있으므로, p-n 접합에 인접하는 전기장의 세기는 메사 내부에서 보다 메사의 표면에서 더 작아진다. 따라서, 소자의 전압 브레이크다운(breakdown)을 유발하는 조건에서, 브레이크다운은 메사의 표면을 따라서가 아니라 메사의 내부에서 발생한다. 공지된 바와 같이, 이러한 내부브레이크다운은 표면을 따라 발생하는 브레이크다운에 비해 훨씬 덜 파괴적이므로, 표면 브레이크다운을 회피함으로써, 소자는 파괴되기까지 상당히 높은 에너지 펄스를 견딜 수 있게 된다.
표면 전압 브레이크다운을 고려한 이론은 알. 엘. 데이비스(R. L. Davies)와 에프. 이. 젠트리(F. E. Gentry)의 'Control of Electric Field at the Surface of P-N Junctions', IEEE Transactions on Electron Devices, July, 1964, pp. 313-323에서 아마도 최초로 기술되고 분석되었을 것이다. 상기 저자들에 의해 실험된 소자들에서, 경사진 메사 측벽들은 그라인딩(grinding)을 통해 얻어졌다. 보다 전형적으로, 근래에, 경사진 메사 측벽은, 예를 들어, 모두 더블유. 지. 아인토벤(W. G. Einthoven) 등에게 허여된 미국 특허 제 4,740,477 호, 제 4,891,685 호, 제 5,010,023 호, 제 5,399,901 호에 개시되어 있는 이방성(anisotropical) 에칭을 통해 얻어진다(이러한 특허들의 기술적 사상은 본 발명에서 참조로 인용된다). 이러한 이방성 에칭 공정은 실리콘 웨이퍼를 실리콘 질화물(silicon nitride) 마스킹층(masking layer)으로 코팅하는 단계와, 마스킹층 위에 포토레지스트 층(photoresist layer)을 도포하는 단계와, 포토마스크(photomask)를 사용하여 포토레지스트에 메사를 규정하는 패턴을 형성하는 단계를 포함한다. 이어서, 패턴화된 포토레지스트 층을 통해 하부에 위치하는 마스킹층과 웨이퍼 내부로 에칭이 진행되어 웨이퍼 표면 상에 다수의 메사를 규정한다. 메사가 규정되면, 메사를 구비하도록 형성될 각 칩의 파라미터들을 추가로 규정할 수 있도록 후속의 공정 단계들이 수행될 수 있다. 다음으로, 메사 벽 표면을 패시베이션하도록 메사 측벽이 산화된다. 메사 상부에 위치하는 마스킹층이 제거되어(전형적으로 포토마스크를 이용하는 포토리소그래픽 공정에서 실행됨) 메사 상부에 실리콘 표면을 노출시키고, 노출된 표면과 웨이퍼의 하부 표면은 칩 전극을 형성하도록 금속 도금되고, 그 결과, 기본적으로 완성된 칩 구조는 웨이퍼-다이싱(wafer-dicing) 동작, 예를 들어, 기계적 소윙에 의해 분리된다.
전술한 공정이 아주 만족스럽고 널리 사용되고 있지만, 예를 들어, 공정에서 포토마스크를 준비하고 사용하는 비교적 복잡한 공정이 요구되고 사용된 재료에 대한 비용 때문에 이 공정을 수행하기 위해서는 비교적 많은 비용이 소모된다. 따라서, 저 비용으로 메사를 형상화하는 공정의 사용 여부에 대한 의문이 발명자들에 의해 제기되었다. 실제적으로 완성된 웨이퍼를 다이싱하는데 있어서 공지된 기계적 소윙이 메사를 형성하는 초기 단계에 고려되었고, 이하에서 설명하는 바와 같이, 칩 제조 공정의 일부로서 채택되었다.
앞서 지적한 바와 같이, 기계적 소윙을 통해 웨이퍼를 다이싱하는 것은 공지된 사실이다. 또한, 이러한 소윙은 전형적으로 각각의 칩에 필요한 모든 처리가 실제적으로 완료된 후에만 이루어지지만, 웨이퍼를 칩으로 다이싱하는데 사용되는 소윙 공정은 경우에 따라서는 각 칩의 측면을 형상화하고 패시베이션하는데 사용되기도 한다.
쉬르(Shyr)의 미국 특허 제 4,904,610 호는, 예를 들어, 소윙에 의해 수행되는 웨이퍼 다이싱을 통해 '정류기 또는 다른 최종 생성물에 높은 브레이크다운 전압을 유발하는' '경사진 홈(beveled groove)'(홈은 웨이퍼를 따라 전체적으로 소윙되어 각 칩의 측면을 형상화함)이 형성된다고 설명하고 있다(칼럼 4, 라인 23 및 24).
보다 구체적으로, 쉬르 특허에 도시된 공정에서, 실제적으로 완전히 처리되고 반대편의 주요 표면 상에 위치하는 금속 전극을 포함하는 실리콘 반도체 웨이퍼는 왁스(wax) 층을 통해 단단한 지지 기판에 부착된다. 이어서, 경사진 측표면을 가진 다수의 직각(orthogonal) 홈은 웨이퍼 두께 전체에 대해 소윙되는데, 부분적으로는 하부에 위치하는 왁스층의 내부로까지 소윙된다. 에칭 공정을 통해 홈이 소윙된 표면을 평활화하고, 이어서, 홈이 형성된 웨이퍼의 표면에 실리콘 수지(resin)를 증착하여 홈을 충진한다. 수지는 경화(curing)된 후, 홈 벽에는 강하게 부착되지만 금속 도금된 웨이퍼의 표면에는 약하게 부착된다. 수지는 홈 내부로부터 수지를 제거하지 않더라도 버핑(buffing)을 통해 웨이퍼의 도금된 표면으로부터 쉽게 제거된다. 이어서, 웨이퍼는 지지 기판으로부터 분리된다. 비록 웨이퍼가 개별의 칩들로 소윙된다 하더라도, 칩들은 칩들 사이 및 칩에 부착된 경화 수지에 의해 여전히 서로 연결되어 있다. 다음으로, 칩 상의 금속 전극 표면에 땜납이 선택적으로 도포되고, 칩들 사이에 존재하는 수지층을 슬라이싱함으로써 칩들은 최종적으로 분리된다. 칩의 측표면은 칩의 측면을 패시베이션하는 경화 수지로 코팅되어 있다.
쉬르 공정을 통해, 높은 전압 브레이크다운 특성을 얻도록 패시베이션되고 경사진 측표면을 구비한 칩이 생성되지만, 쉬르 공정은 선구(precursor) 칩의 모든 기본 처리가 완료된 후에 전형적으로 수행되는 공지의 웨이퍼 다이싱 공정에 기본적으로 변형을 가한 것이다. 구체적으로, 쉬르 다이싱 공정을 수행하는 경우의 웨이퍼 생성 단계에서는 선구 칩의 모든 고온 처리가 완료되면 더 이상의 고온 처리는 회피된다. 따라서, 쉬르 공정에서, 금속 전극(바람직하게는 고온 처리 단계 즉, 400℃ 보다 높은 온도에서 제공됨)은 이미 존재하고, 사용된 칩 패시베이션 재료 즉, 개시된 실리콘 수지는 보다 낮은 온도, 예를 들어, 약 200℃ 정도에서 도포되고 경화된다.
이에 비해, 상술한 바와 같이 그리고 이하에서 기술하는 바와 같이, 본 발명은 칩 제조 스케줄의 비교적 앞선 부분에서, 기존에 사용되던 이방성 에칭 공정을 직접 대체하는 것으로 기계적 소윙을 사용한다. 쉬르 내의 어떠한 것도 이러한 직접적인 대체나 이를 달성하는 방법을 제시하고 있지 못하다.
메사를 형성하기 위해 '기계적 컷팅(cutting)'을 사용하는 것은 앞서 인용한 아인토벤(본 발명의 발명자임)의 미국 특허 제 4,740,477 호 및 제 4,891,685 호에도 개시되어 있다. 그러나, 본 발명의 발명자들이 이해하기에는, 이들 특허에 의해 제조된 모든 소자들은 메사를 형성하는 데에 이방성 에칭을 사용한다. '기계적 컷팅' 즉, 소윙은 본 발명 이전에는 실제적으로 사용되거나 상세히 고려되지 않았다. 또한, 이러한 '실제적' 소자들은 포토리소그래픽 공정을 통해 메사를 형성하고 메사의 상부에 금속 전극을 제공함으로써 제조된다. 이러한 포토리소그래픽 공정을 실행하기 위해서는 많은 비용이 필요하다. 이하에서 기술하는 바와 같이, 본 발명은 포토리소그래픽 공정을 사용하지 않고도, 메사를 형성하고, 메사의 측벽을 패시베이션하고, 메사의 상부 표면을 금속화한다.
반도체 칩을 형성하는 방법은 메사 구조를 가진 칩들을 제조하는데 지금까지 사용되어 온 공지된 타입의 반도체 웨이퍼를 제공하는 것을 포함한다. 웨이퍼는 웨이퍼의 주요 표면들과 평행한 표면에 놓여지는 p-n 접합을 포함하고, 웨이퍼의 반도체 재료의 상부 표면은 바람직하게 실리콘 질화물인 마스킹층으로 피복되어 있다. 마스킹층을 통해 웨이퍼 내부로 다수의 교차하는 홈을 소윙함으로써 웨이퍼의 윗부분에 공간적으로 떨어져 있는 메사들을 형성한다. 소윙된 홈은 경사진 벽들과 메사의 측벽에서 접합의 에지를 교차시키고 노출시킬 수 있는 깊이(웨이퍼의 소윙된 표면을 평활화하는 후속의 에칭 공정 후에 도달될 수 있음)를 가진다. 패시베이션 재료, 바람직하게 유리는 홈 내부에 위치하고 메사 벽을 유리로 인캡슐화(encapsulating)하도록 가열된다. 유리 인캡슐화 공정 중, 각 메사의 상부에 위치하는 실리콘 질화물의 마스킹층은 하부에 위치하는 반도체 재료를 산화 및 패시베이션 유리에 의한 접촉으로부터 보호한다. 이어서, 마스킹층이 제거되어(포토마스크를 사용하지 않고 에칭에 의함) 하부에 위치하는 메사 반도체 재료를 노출시킨다. 이에 따라 노출된 메사 상부 표면과 웨이퍼의 하부는 금속화되어 실제적으로 웨이퍼 처리 공정을 완료하게 되며, 웨이퍼는 이후, 예를 들어, 기계적 소윙을 통해 별개의 메사 내장 칩들로 다이싱된다.
도 1은 하부에 위치한 지지 테이프에 부착되어 있는 본 발명에 의한 반도체 웨이퍼의 측면도,
도 2는 웨이퍼 내부에 홈을 소윙하고, 도 1에 도시된 테이프를 제거하고, 홈 벽을 평활화하기 위해 웨이퍼를 화학적으로 에칭한 후의 도 1에 도시된 웨이퍼의 일부분을 도시한 확대도,
도 3은 도 2에 도시된 웨이퍼 부분의 평면도,
도 4는 도 2 및 3에 도시된 홈을 소윙하기 위해 사용된 블레이드의 에지를 도시한 정면도,
도 5 내지 8은 도 2와 유사하지만, 본 발명의 다른 측면에 의한 연속적인 공정 단계에서의 웨이퍼 부분을 도시한 도면(도 5는 열적으로, 선택적으로 성장된 패시베이션층을 예시하고, 도 6은 웨이퍼의 전체 표면에 비선택적으로 증착된 패시베이션층을 예시함).
도면의 주요 부분에 대한 부호의 설명
10 : 반도체 웨이퍼 14 : 하부 p+층
16 : 평면 p-n 접합 16a : p-n 접합 에지
18 : n-층 20 : n+층
22 : 마스킹층 24 : n+층의 상부 표면
28 : 홈 30 : 웨이퍼의 상부 표면
34 : 메사 36 : 메사의 측벽
도 1은 지지 구조물, 예를 들어, 한 장의 접착 테이프(12) 상에 탑재된 바람직하게 실리콘인 반도체 웨이퍼(10)를 도시하고 있다(이와 달리, 웨이퍼는 공지의 진공 처크(chuck) 상에 탑재될 수 있음). 간략하게 설명한 바와 같이, 테이프(12)는 소윙을 통해 웨이퍼에 홈이 형성되는 동안에 웨이퍼를 지지한다. 웨이퍼를 소윙하는 것(전형적으로 웨이퍼를 다이싱하기 위함)과 소윙 공정에서 테이프를 사용하는 것은 공지된 사실이다.
이하에서 설명하는 것을 제외하면, 웨이퍼(10)는 디스크리트 정류기(discrete rectifier), 순간 전압 억제기(transient voltage suppressor : TVS), 트랜지스터, 임의의 유형의 사이리스터(thyristor) 및 그 동등물과 같은 반도체 소자에 사용하기 위한 칩을 제조하는데 사용된 공지의 웨이퍼와 동일할 수 있다.
예컨대, 본 실시예에서, 웨이퍼(10)는 하부 p+층(14)을 포함하고 있으며, 하부 p+층(14)은 그 위에 놓인 n-층(18)과 함께 평면 p-n 접합(16)을 형성하고, n-층(18) 위에는 n+층(20)이 위치한다. ('평면 접합'은 단순히 평면에 위치한 접합을 의미하며, '평면'이라는 용어가 공지된 '평면 접합 공정'을 지칭하는 것은 아니다.)
하부층(14)은 디스크리트 기판으로서 형성될 수 있으며, 그 상부에 층(18, 20)이 순차적으로 에피택셜 성장된다. 이와 달리, 상부층(20)은 n-유형 도펀트를 에피택셜 성장된 n-층(18) 내부로 확산시킴으로써 형성될 수 있다. 한편, n-디스크리트층(18) 기판은 한쪽 면을 통해 n 도핑되어 상부 n+층(20)을 형성하고, 다른쪽 면을 통해 p 도핑되어 하부 p+층(14)을 형성할 수도 있다.
층(20)의 상부 표면(24)(실리콘 웨이퍼(10)의 상부 표면을 형성함)은 마스킹층(22)으로 도포된다. 이하에서 설명하는 바와 같이, 마스킹층을 사용함으로써 웨이퍼의 국부적 에칭과 고온 처리가 가능해지고 형성될 메사 내에 위치하는 층(20)의 상부 표면이 오염되는 것을 방지하게 된다. 층(22)을 형성할 바람직한 재료는 부분적일지라도 실리콘 질화물인데, 이는 실리콘 질화물이 후에 제공되는 유리 패시베이션층에 대해 선택적으로 에칭 가능하기 때문이다. 반도체 소자를 제조하는데 실리콘 질화물 마스킹층을 사용하는 것은 공지된 사실이다.
이어서, 도 2 및 3(도 1에 도시된 웨이퍼(10)의 작은 부분만을 도시하고 있음)에 도시한 바와 같이, 다수의 직각 홈(28)이 웨이퍼의 윗부분에 형성된다. 홈(28)은 웨이퍼(10) 전체에 걸쳐 확장되는 것이 아니라, 하부에 위치하는 공통 기판(14)으로부터 위로 확장하는 다수의 동일한 메사(34)(하나의 완전한 메사가 도 2 및 3에 도시됨)로 웨이퍼를 세분한다.
메사(34)는 각 메사의 상부에 위치하는 실리콘 질화물층(22)의 상부 표면(30)으로부터 아래쪽으로 기판(14)까지 면적이 증가하는 사각형의 단면 형상을 가진다. 본 실시예에서, 메사의 측벽(36)은 평탄하고 균일하게 경사져 있다. 각각의 메사는 웨이퍼(10)에 원래부터 존재하는 평면 p-n 접합(16)의 일부분을 포함하고 각각의 메사 접합의 에지(16a)는 메사의 측벽(36)에 노출된다. 공지된 바와같이 그리고 앞서 인용한 데이비스와 젠트리의 논문에서 논의한 바와 같이, 메사 p-n 접합과 메사의 경사진 벽을 교차시킴으로써, 반도체 칩은 원하는 전압 브레이크다운 특성을 얻게 된다.
본 발명에 의하면, 웨이퍼(10) 내의 직각 홈(28)은, 예를 들어, 다이아몬드 블레이드(diamond blade)를 가진 디스크 소우(disc saw)(도 4)를 사용하여 소윙함으로써 제공된다. 블레이드의 컷팅 에지는 기선택된 각 Ø로 빗각을 이루고 있으며, 블레이드의 경사진 면들(40)은 편평한 면(42)에 의해 연결된다. 웨이퍼(10) 내부로 소윙된 홈(28)(도 2)은 형태상으로 블레이드의 에지와 정확하게 대응한다. 실리콘 웨이퍼를 소윙하는 것(전형적으로, 앞서 지적한 바와 같이, 웨이퍼를 다이싱하기 위함)은 공지의 사실이고, 선택된 형상과 크기를 갖는 다이아몬드 블레이드는 주문 생산 방식으로 구입할 수 있다. 전형적으로, 블레이드의 빗각 Ø(그리고 대응하는 홈 벽의 빗각 Ø)은 30-75도 사이이다. 또한, 곡선의 측벽을 가진 블레이드를 사용하여 곡선의 벽을 가진 홈을 형성할 수 있다.
요구된 홈 벽의 기울기와 형상은 공지된 기술에 따라 선택되고, 패시베이션에 사용된 재료와 후에 본 발명에 따라 제조된 칩에 결합되는 특정 반도체 소자의 등급에 따라 정해진다.
각 웨이퍼(10) 내부로 비교적 많은 수의 홈(28)을 소윙한다 하더라도(예를 들어, 100 mm 직경의 웨이퍼에 40×40 개의 홈), 단일 블레이드를 사용하여 한 번에 한 컷씩 형성하는 것이 바람직하다. 다수의 컷을 일단의 블레이드를 사용하여 형성할 수도 있으나, 일반적으로 크기가 지나치게 다양해질 수 있다.
언급한 바와 같이, 각 메사(34) 내의 평면 p-n 접합(16)은 메사의 벽들(36)과 교차해야 한다. 따라서, 메사를 형성하는 홈(28)은 개시 웨이퍼(10) 내에 존재하는 평면 p-n 접합(16)을 교차할 수 있을 만큼 충분히 깊어야 하고, 노출된 p-n 접합 에지(16a) 아래로 약간 확장되어야 한다. 공지된 바와 같이(앞서 인용한 논문에 의함), p-n 접합(16)을 초과하는 홈 깊이는 적어도 전압 브레이크다운 조건에서 p-n 접합(16)으로부터 아래로 확장되는 공핍 영역의 최대 폭과 비교될 수 있어야 한다. p+ 층(14)의 비교적 높은 전도성 때문에, 층(14) 내에서는 공핍 영역이 비교적 작게 확장된다. 따라서, 일반적으로, 홈(28)의 깊이는 각 메사 내의 p-n 접합(16)의 깊이 보다 약간만 크면 된다. 그 깊이는 형성될 특정 반도체 소자의 함수가 된다.
예컨대, (도 1에 도시된 웨이퍼의) p-n 접합(16)은 웨이퍼의 상부 표면(30) 아래로 4-7 mils 정도에 위치하고, 소윙에 의해 초기에 형성된 바와 같이 홈의 깊이는 p-n 접합(16)의 깊이와 거의 동일하다. 홈(도 2에 개시된 바와 같음)의 최종 깊이는 소윙 공정을 통해 형성된 홈 벽을 평활화하기 위해 수행되는 후속의 에칭 공정에 의해 결정된다.
실리콘 표면을 에칭을 통해 평활화하는 것은 공지된 것으로, 예를 들어, 앞서 인용한 쉬르의 특허에 개시되어 있다. 여기서, 에칭 용액은 나이트릭(nitric)산, 아세틱(acetic)산, 하이드로플루오릭(hydrofluoric)산을 3:1:1의 비율로 포함하는 것이 바람직하다. 에칭은 약 30-60 초의 침수(immersion) 시간으로 8-12℃의 온도에서 수행된다. 특정 예에 의하면, p-n 접합(16)의 깊이가 4 mils 인 경우에,홈(28)은 4.5 mils 깊이로 소윙되고 에칭 후에는 최종 깊이(도 2)가 5 mils에 이른다.(도 2는 에칭 단계 후의 웨이퍼(10)를 도시하고 있다. 도 1에 도시된 테이프(12)는 웨이퍼가 소윙되는 동안에는 존재하지만 에칭 이전에 제거된다.)
중요하게, 소윙 공정과 에칭 평활화 공정은 각 메사 상에 존재하는 실리콘 질화물층(22)의 나머지 부분에는 영향을 미치지 않는다. 실리콘 질화물층(22)은 수행될 고온 공정과 부합된다. 하나의 고온 공정을 이하에서 기술한다.
전술한 바와 같이, 각 메사(34) 내의 p-n 접합(16)의 에지(16a)는 메사의 측벽(36)에 노출되고, 메사의 측벽(36)은 적절한 '패시베이션' 재료에 의해 필수적으로 도포되어야 한다. 패시베이션층을 사용하는 것은 반도체 소자에 있어서는 널리 공지된 사실이고, 전형적으로 이산화규소 패시베이션층이 메사 벽 상에 열적으로 성장된다. 그러나, 본 발명에 의하면, 이하에 기술하는 바와 같이, 패시베이션 재료는 수행될 후속 공정들에서 포토마스크를 사용할 필요를 없앨 목적으로 선택된다. 사용된 패시베이션 재료로는 반도체 소자 내에서 인캡슐화 목적으로 전형적으로 사용하는 비교적 두꺼운 공지의 유리층, 예를 들어, 징크(zinc)(혹은 리드(lead))-보로(boro)-실리케이트(silicate) 유리가 바람직하다. 가장 용이하게는, 선택된 유리 입자의 슬러리(slurry)(46)(도 5)를 웨이퍼의 홈이 형성된 표면(30) 상에 배치한 후, 홈들 사이에 위치한 웨이퍼 표면의 편평한 부분(30)에 존재하는 모든 슬러리를 실제적으로 제거하면서 슬러리를 홈 내부로 밀어 넣을 수 있도록 표면을 가로질러 닥터 블레이드(doctor blade)한다(예를 들어, 스퀴지(squeegee)(47)에 의함).
워크피스(workpiece)에 유리층을 도포하는 다른 방법으로는 전기 영동(electrophoresis)과 스크린 프린팅(screen printing)이 있다. 전기 영동을 사용하면, 유리는 전기적으로 도전된 표면에만 선택적으로 증착되므로, 실리콘 메사의 측표면(36) 상에만 증착되고 메사 상부를 피복하고 있는 실리콘 질화물층(22) 상에는 증착되지 않는다.
도 6에 도시한 바와 같이, 먼저 유리 슬러리가 확산될 때(그리고 메사의 상부 표면으로부터 제거됨), 유리 슬러리(46)는 실제적으로 홈(28)을 충진한다. 다음으로, 예를 들어, 멜팅(melting)과 플로윙(flowing)이 발생하는 약 830℃의 온도로 워크피스를 천천히 가열하고, 유리층을 보다 천천히 쿨링(cooling)하여 유리를 어닐링하는 공지의 파이어링(firing) 공정을 통해 평활한 인캡슐화층 내부로 유리를 유리화시킨다.
도 7은 유리화된 유리층(46a)을 도시하고 있다. 유리화된 유리는 굳어져서 메사의 측벽(36)을 밀봉하여 인캡슐화한다. 도시한 바와 같이, 유리층(46a)의 두께는 변화하지만, 유리층(46a)의 최소 두께(메사의 상부 표면(24)에 근접한 에지 영역은 제외됨)는 약 50,000Å으로 각 메사 상의 실리콘 질화물층(22)의 두께, 예를 들어, 약 2,000Å 보다는 훨씬 크다.(또한, 유리층의 최소 두께는 웨이퍼 상으로 비선택적 증착된 패시베이션 재료의 임의의 다른 선택층(이하에서 기술함)의 두께보다도 훨씬 크다.)
바람직한 패시베이션 재료는 유리(예를 들어, 앞서 인용한 쉬르의 특허에 개시된 공정에서 사용된 실리콘 수지 패시베이션 재료 보다 우수함)라는 것이 중요하며, 유리의 적절한 애플리케이션은 워크피스를 전술한 830℃로 가열하는 것을 포함한다. 워크피스를 가열하는 것이 실제적으로 가능한 이유는 유리를 파이어링하는 중에 실리콘 질화물층(22) 하부에 위치한 n+실리콘층(20)의 상부 표면(24)이 오염되거나 산화되는 것을 막아 주는 실리콘 질화물층(22)이 존재하기 때문이다.
실리콘 질화물층(22)이 존재하므로, 제조되는 특정 칩에 따라 다른 고온의 공정도 수행될 수 있다. 예를 들어, 홈 벽의 선택적 산화는 유리화 이전에 수행될 수 있으며, 유리화는 개선된 패시베이션을 위해, 예를 들어, 1100℃의 스트림 환경에서 수행된다. 이에 따라, 패시베이션 재료는 유리층으로 도포된 이산화규소층(25)(결정적이지는 않지만, 예를 들어, 5000-20,000Å의 두께를 가짐)(다른 도면에는 도시되어 있지 않지만 예로서 도 5에 도시됨)을 포함한다. 유리화 이전에 또다시, 메사 내부에 추가 도펀트가 더해져서 확산될 수 있다.
예로는, 방금 설명한 바와 같이, 이산화규소층은 실리콘 메사 측벽 상에 열적 성장되고, 전기 영동에 의한 유리 증착은 가능하지 않고, 바람직한 공정은 전술한 슬러리 증착-닥터 블레이딩 공정이 된다.
홈 벽(36) 상에 열적 성장된 산화물층을 제공하는 대신에, 다른 재료가 단독으로 혹은 다양하게 조합된 형태로 사용될 수 있다. 따라서, 유리화 공정 이전에, 이산화규소층(25a)(다른 도면에는 도시되어 있지 않지만 예로서 도 6에 도시됨)은 공지의 '저온 산화물(low temperature oxide)' 공정을 통해 웨이퍼의 홈이 형성된 전체 표면 상에 직접 증착되거나 유사한 공지의 증착 공정을 통해 비교적 고온에서증착될 수 있다. 증착된 산화물층은 직접 혹은 이전에 제공된 패시베이션 재료, 예를 들어, 전술한 열적 성장된 산화물과 함께 메사의 실리콘 측벽(36)을 패시베이션한다.
증착된 산화물은 또한 메사의 상부에 위치한 실리콘 질화물층(22)을 피복하지만, 질화물층(22)은 증착된 산화물층이 질화물층(22) 아래에 위치한 메사의 실리콘 표면(24)과 접촉하는 것은 막아 준다.
다른 패시베이션 재료로는 다결정 실리콘과 실리콘 질화물이 있다. 이러한 재료들을 기판 상에 증착하는 기법들은 공지된 것이다.
전술한 바와 같이, 유리층(46a)(도 7)은 이어서 메사 상부를 유리층에 의해 피복되지 않은 채로 남겨 두는 공정에 제공된다. 따라서, 패시베이션 재료층이 전체 웨이퍼 상에 증착되었을 경우에(예를 들어, 증착된 재료가 이산화규소, 다결정 실리콘 및/혹은 실리콘 질화물임), 증착된 패시베이션 재료는 실리콘 질화물층(22) 상부에 노출된 채로 남는다. 이들 재료는 실리콘 질화물층(22)과 함께 후에 제거될 것이기 때문에(이하에서 설명하는 바와 같이), 임의의 증착된 층은 훨씬 더 두꺼운 유리층(46a)(예를 들어, 이전에 언급한 약 50,000Å 정도의 최소 두께를 가짐)에 비해 비교적 얇은, 예를 들어, 약 300-500Å의 두께를 갖는 것이 바람직하다.
하나 또는 그 이상의 전술한 처리 단계들의 결과 및 유리화 공정 후, 실리콘 질화물층(22)과 임의의 피복층이 제거된다. 실리콘 질화물층(22)이 피복되지 않는다면, 질화물층(22)은, 단지 이산화규소와 유리를 약하게 에칭하는인산(phosphoric acid)과 같은 실리콘 질화물 선택적 에칭제(etchant) 내에서 제거될 수 있다.
자체 상부에 임의의 층을 가진 실리콘 질화물층(22)을 제거하는 바람직한 공정은, 모든 노출된 표면 재료(즉, 유리층(46a), 실리콘 질화물층(22) 및/혹은 선택적으로 증착된 이산화규소, 다결정 실리콘, 실리콘 질화물 패시베이션층)를 주의 깊게 제어된 비율로 효과적으로 제거하는 플라즈마 에칭 공정이다. 그러므로, 플라즈마 에칭 공정에서, 메사 피복용 실리콘 질화물층(22)이 유리층(46a)과 동일한 두께로 제거되는 순간(임의의 피복용 증착층과 함께), 공정은 즉시 중단된다(공지의 플라즈마 조성 모니터링을 사용함). 유리층의 최소 두께가 제거된 실리콘 질화물층(더하기 피복용으로 증착된 패시베이션층)의 두께에 비해 상당히 크기 때문에, 유리층(46a)(더하기 하부에 위치하는 임의의 패시베이션층)의 잔류하는 두께로도 메사의 경사진 벽을 효과적으로 패시베이션할 수 있다.(도 8은 실리콘 질화물층(22)을 구비하지 않은 웨이퍼(10)를 도시하고 있다.)
후속 공정에서 메사의 n+층(20) 상에 전극들(도 8에서 층(50)으로 도시됨)을 금속 도금하기 위해서는 실리콘 질화물층(22)이 제거될 필요가 있다. 그러나, 중요하게, 유리 패시베이션층(46a)과 메사 피복용 실리콘 질화물층(및 임의의 증착된 패시베이션층)의 조합은 포토리소그래픽 에칭 공정을 이용하지 않고도 메사를 피복하고 있는 층들을 선택적 에칭을 통해 제거할 수 있게 한다. 즉, 전술한 바와 같이, 이는 패시베이션 및 마스킹층의 상대적 두께와 재료의 선택에 의해 선택적으로 자동적으로 얻어진다. 포토리소그래픽 공정을 사용하지 않음으로써, 종래 기술의 공정에 비해 비용을 상당히 절감하게 된다.
실리콘 질화물층(22)을 제거하고 n+층(20)을 노출시켜 메사 상부를 형성함에 따라, 웨이퍼는 기본적으로 금속화될 수 있다. 즉, 실리콘 질화물층(22)이 실리콘 층(20)의 상부 표면(24)이 산화되거나 오염되는 것을 막아 주기 때문에, 실리콘 질화물층(22)을 제거함으로써, 전술한 바와 같이, 피복되지 않은 실리콘 표면(24)은 금속화 공정을 수행할 수 있을 만큼 충분히 깨끗해진다(표면(24) 상의 임의의 '자연(native) 산화물'을 제거하기 위해 묽은 HF 에칭제에 잠깐 담근 후). 홈(28) 내부의 유리층(46a)은 전기적으로 도전되지 않은 상태이고, 공지의 무전해(electroless) 공정을 사용해서, 예를 들어, 니켈, 금과 같은 다양한 금속층(50)(도 8)을 메사 실리콘 표면(24) 및 웨이퍼의 하부 표면(14a) 상에 선택적으로 도금한다. 전형적으로, 니켈층은 실리콘 표면 상에 무전해 도금된 후, 탕화(sinter)되어 니켈 실리사이드를 형성한다. 이어서, 실리사이드 표면은 세정되고, 추가 니켈층과 금이 차례로 더해진다.
이에 따라 완성된 웨이퍼의 일부분이 도 8에 도시되어 있다. 각각이 디스크리트 반도체 소자에 포함된 개개의 칩(10a)은 예컨대 도 8에 도시된 대시(dash) 라인(52)을 따라 홈(28)을 경유해 수직으로 소윙되도록 웨이퍼를 다이싱함으로써 얻어진다. 이에 따라, 각각의 메사(34)를 둘러싸는 유리층(46a)이 슬라이스된다 하더라도, 유리층은 부서지지 않고 메사의 측벽에 단단하게 부착된 채로 존재한다.
이러한 제조 단계에서, 분리된 칩(10a)은 공지의 에칭 공정을 통해 형성된 메사를 포함하는 칩과 실제적으로 동일하다. 그러므로, 반도체 소자를 최종적으로 제조하기 위해 칩에 가해지는 추가적 공정은 여기에 도시되어 있지는 않지만 공지된 절차에 따라 이루어질 수 있다.
요약하면, 본 발명의 중요한 이점은 포토리소그래픽 공정을 사용하지 않고도 즉, 포토레지스트층과 포토레지스트층을 패턴화하는 대응 포토마스크를 전혀 사용하지 않고도 반도체 웨이퍼를 소자 형태로 제조할 수 있다는 것이며, 후속 공정에서 포토레지스트층은 패턴화된 층들을 통해 선택적으로 에칭된다. 기계적 소윙을 통해 다양한 메사가 형성되고(평활화 및 심화 기능을 위해 에칭 공정이 뒤따르고, 이때, 메사의 실리콘 상부 표면(24)은 실리콘 질화물층(22)에 의해 피복되어 있으므로 에칭에 의해 손상되지 않음), 메사의 실리콘 표면을 준비하여 메사의 실리콘 표면을 금속 도금하는 단계도 마찬가지로 포토리소그래픽 공정을 필요로 하지 않는 '선택적' 공정을 통해 수행된다.
물론, 본 발명이 웨이퍼의 선택된 부분을 도핑하여 보다 복잡한 소자를 형성하는데 사용되는 경우에는 포토리소그래픽 공정이 필요할 것이다. 그러나, 여기에 개시된 바와 같이, 메사 형성, 메사 패시베이션, 메사 금속 도금의 공정들은 포토리소그래픽 공정없이 이루어진다.
본 발명은 포토리소그래픽 공정을 사용하지 않고, 메사를 형성하고, 메사의측벽을 패시베이션하고, 메사의 상부 표면을 금속화하여 메사를 구비하는 반도체 소자를 제조함으로써 그 제조 비용을 줄일 수 있는 이점이 있다.

Claims (9)

  1. 메사 구조(a mesa structure)를 갖는 반도체 칩을 제조하는 방법에 있어서,
    내부에 평면 p-n 접합을 구비한 실리콘 웨이퍼를 제공하는 단계 ― 상기 p-n 접합은 상기 웨이퍼의 제 1 및 제 2 표면과 평행함 ― 와,
    상기 제 1 표면을 실리콘 질화물 마스킹층으로 피복하는 단계와,
    상기 웨이퍼 내부에 부분적으로만 통과하도록 홈들을 소윙함으로써 상기 p-n 접합과 교차하는 경사진 벽들을 갖는 메사를 형성하는 단계와,
    상기 메사의 경사진 벽들과 상기 p-n 접합에서 상기 벽들에 의해 차단되는 부분들을 제 1 유리 패시베이션 재료층으로 인캡슐화하는 단계와,
    상기 유리층의 적어도 일부분은 그대로 남겨 둔 채로 상기 웨이퍼의 제 1 표면을 상기 메사의 상부 표면으로서 노출시키도록 상기 마스킹층을 제거하는 단계와,
    상기 메사의 상부 표면과 상기 웨이퍼의 제 2 표면을 금속 도금하는 단계
    를 포함하는 반도체 칩 제조 방법.
  2. 제 1 항에 있어서,
    상기 제거 단계는 상기 유리층과 상기 실리콘 웨이퍼에 대해서는 비교적 비효율적인 에칭제(an etchant)를 사용하여 상기 실리콘 질화물층을 선택적으로 에칭함으로써 수행되는 반도체 칩 제조 방법.
  3. 제 1 항에 있어서,
    적어도 상기 차단된 부분을 따라 상기 실리콘 질화물층보다 훨씬 두꺼운 상기 유리층을 제공하는 단계를 포함하고, 상기 제거 단계는, 상기 유리층 부분들은 두께의 일부분만을 제거하는 반면, 상기 실리콘 질화물층은 전체 두께를 제거하도록 상기 층들을 동시에 플라즈마 에칭하는 단계를 포함하는 반도체 칩 제조 방법.
  4. 제 1 항에 있어서,
    상기 소윙 단계와 상기 인캡슐화 단계 사이에, 상기 홈들의 표면을 평활화하고 상기 홈들의 소윙된 깊이를 증가시키기 위해 상기 홈들의 표면들을 에칭하는 단계를 포함하는 반도체 칩 제조 방법.
  5. 제 4 항에 있어서,
    상기 평면 p-n 접합은 상기 웨이퍼의 상기 제 1 표면으로부터 제 1 거리에 위치하고, 상기 홈들은 상기 제 1 표면으로부터 제 1 거리와 일반적으로 동일한 깊이까지 소윙되며, 상기 홈 에칭 단계는 상기 홈들의 깊이를 상기 p-n 접합을 초과하는 거리까지 확장하되, 상기 p-n 접합을 초과하는 거리는 반도체 소자 내부의 상기 칩이 상기 p-n 접합에 전압 브레이크다운을 유발하는 전기적 동작 조건 동안에 상기 p-n 접합으로부터 전개되는 공핍층의 최대 넓이와 적어도 동일한 반도체 칩 제조 방법.
  6. 제 4 항에 있어서,
    상기 웨이퍼 소윙 단계를 통해 상기 웨이퍼 상에 다수의 동일한 메사들을 제공하는 단계와,
    상기 모든 메사들을 동일하게 처리하는 단계와,
    상기 웨이퍼의 제 1 및 제 2 표면에 직교하는 평면들을 따라, 상기 홈들의 하부 표면들을 관통하도록 상기 웨이퍼를 다이싱하여 개개의 반도체 칩을 제공하는 단계
    를 포함하는 반도체 칩 제조 방법.
  7. 제 1 항에 있어서,
    상기 인캡슐화 단계 이전에, 상기 메사의 경사진 벽 상에 이산화규소층을 열적으로 성장시키는 단계를 포함하는 반도체 칩 제조 방법.
  8. 제 4 항에 있어서,
    상기 인캡슐화 단계는,
    상기 홈 소윙 단계 후에 상기 마스킹층 상에 유리 슬러리(a glass slurry)를 분배하는 단계와,
    상기 마스킹층의 표면을 가로질러 상기 슬러리를 닥터 블레이드(doctor blading)함으로써, 상기 마스킹층으로부터 슬러리를 실제적으로 완전하게 제거하는 동시에 상기 홈들 내부로 슬러리를 밀어 넣는 단계
    를 포함하는 반도체 칩 제조 방법.
  9. 제 4 항에 있어서,
    상기 인캡슐화 단계 이전에, 상기 웨이퍼의 홈이 형성된 표면 상에 제 2 패시베이션 재료층을 증착시켜 상기 제 2 패시베이션층으로 상기 메사의 경사진 벽들과 상기 마스킹층을 피복하는 단계를 포함하는데, 상기 인캡슐화 단계는 상기 유리층을 가진 상기 메사의 경사진 벽들을 피복하는 상기 제 2 패시베이션층을 선택적으로 피복하는 단계를 포함하며, 상기 유리층은 상기 마스킹층과 상기 피복용 제 2 패시베이션 재료층의 결합된 두께 보다 더 큰 두께를 갖는 부분들을 포함하고, 상기 제거 단계는, 상기 유리층 부분들의 두께는 일부분만 제거하면서 상기 마스킹층과 상기 피복용 제 2 패시베이션 재료층의 결합된 두께를 제거하도록 상기 웨이퍼의 홈이 형성된 표면을 플라즈마 에칭하는 단계를 포함하는 반도체 칩 제조 방법.
KR1019990010662A 1998-03-30 1999-03-27 메사 구조의 반도체 칩 제조 방법 KR100298063B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US9/050,106 1998-03-30
US09/050,106 1998-03-30
US09/050,106 US5882986A (en) 1998-03-30 1998-03-30 Semiconductor chips having a mesa structure provided by sawing

Publications (2)

Publication Number Publication Date
KR19990078334A KR19990078334A (ko) 1999-10-25
KR100298063B1 true KR100298063B1 (ko) 2001-09-26

Family

ID=21963407

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019990010662A KR100298063B1 (ko) 1998-03-30 1999-03-27 메사 구조의 반도체 칩 제조 방법

Country Status (6)

Country Link
US (1) US5882986A (ko)
EP (1) EP0948036A3 (ko)
JP (1) JP4841021B2 (ko)
KR (1) KR100298063B1 (ko)
CN (1) CN1134827C (ko)
TW (1) TW417190B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100925483B1 (ko) 2007-12-07 2009-11-06 한국전자통신연구원 멤스 구조체 제조 방법

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0933819B1 (de) * 1998-02-03 2006-04-05 Infineon Technologies AG Verfahren zur Herstellung eines beidseitig sperrenden Leistungshalbleiters
US6368514B1 (en) * 1999-09-01 2002-04-09 Luminous Intent, Inc. Method and apparatus for batch processed capacitors using masking techniques
US20020163059A1 (en) * 2000-02-17 2002-11-07 Hamerski Roman J. Device with epitaxial base
AU2002219529A1 (en) * 2001-12-25 2003-07-15 Hitachi, Ltd. Semiconductor device and method for fabricating the same
US7535056B2 (en) * 2004-03-11 2009-05-19 Yokogawa Electric Corporation Semiconductor device having a low concentration layer formed outside a drift layer
US7968379B2 (en) * 2006-03-09 2011-06-28 SemiLEDs Optoelectronics Co., Ltd. Method of separating semiconductor dies
US7452739B2 (en) * 2006-03-09 2008-11-18 Semi-Photonics Co., Ltd. Method of separating semiconductor dies
US7557430B2 (en) * 2006-05-25 2009-07-07 Skyworks Solutions, Inc. Semiconductor seal ring
CN100424852C (zh) * 2007-04-25 2008-10-08 天津中环半导体股份有限公司 硅整流器件的刀刮法玻璃钝化工艺
JP5074172B2 (ja) * 2007-12-21 2012-11-14 オンセミコンダクター・トレーディング・リミテッド メサ型半導体装置及びその製造方法
JP2009158589A (ja) * 2007-12-25 2009-07-16 Sanyo Electric Co Ltd メサ型半導体装置及びその製造方法
TW200933899A (en) * 2008-01-29 2009-08-01 Sanyo Electric Co Mesa type semiconductor device and method for making the same
CN101969086B (zh) * 2010-07-29 2012-11-14 厦门市三安光电科技有限公司 一种防止边缘漏电的聚光太阳电池芯片制作方法
DE102011122091A1 (de) * 2011-12-22 2013-06-27 Diotec Semiconductor Ag Schottky-Halbleiterprozess
CN102543722B (zh) * 2011-12-26 2014-03-05 天津中环半导体股份有限公司 一种高电压瞬态电压抑制器芯片及生产工艺
EP2858098B1 (en) * 2012-05-08 2020-12-02 Shindengen Electric Manufacturing Co., Ltd. Method of manufacturing a resin-sealed semiconductor device
JP5637329B1 (ja) 2013-07-01 2014-12-10 富士ゼロックス株式会社 半導体片の製造方法、半導体片を含む回路基板および画像形成装置
US9653417B2 (en) 2013-11-07 2017-05-16 Taiwan Semiconductor Manufacturing Company, Ltd. Method for singulating packaged integrated circuits and resulting structures
KR102245134B1 (ko) 2014-04-18 2021-04-28 삼성전자 주식회사 반도체 칩을 구비하는 반도체 패키지
CN105679756B (zh) * 2015-11-25 2018-08-10 杭州立昂微电子股份有限公司 一种半导体器件顶层金属的终端结构及其制造方法
CN107658346A (zh) * 2017-10-26 2018-02-02 捷捷半导体有限公司 一种高结温雪崩二极管芯片组件及其制造方法
CN108461381A (zh) * 2018-01-29 2018-08-28 郭光辉 一种半导体gpp整流芯片的制作工艺
CN110890415A (zh) * 2018-09-08 2020-03-17 安徽微半半导体科技有限公司 一种复合内钝化膜单沟槽结构高可靠性整流器件应用芯片
CN111319369B (zh) * 2018-12-14 2022-09-23 天津环鑫科技发展有限公司 一种半导体器件两次丝网印刷方法
CN111128698A (zh) * 2019-12-26 2020-05-08 安徽芯旭半导体有限公司 一种tvs芯片新型扩散工艺
US11348798B2 (en) * 2020-02-07 2022-05-31 Akoustis, Inc. Methods of forming integrated circuit devices using cutting tools to expose metallization pads through a cap structure and related cutting devices
CN113066722A (zh) * 2021-03-18 2021-07-02 扬州虹扬科技发展有限公司 一种高压元件非等向性制造方法
CN115148589A (zh) * 2021-03-29 2022-10-04 力特半导体（无锡）有限公司 半导体台面器件形成方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS535971A (en) * 1976-07-06 1978-01-19 Mitsubishi Electric Corp Semiconductor device
DE2739762C2 (de) * 1977-09-03 1982-12-02 SEMIKRON Gesellschaft für Gleichrichterbau u. Elektronik mbH, 8500 Nürnberg Verfahren zur Passivierung von Halbleiterkörpern
JPS54113260A (en) * 1978-02-24 1979-09-04 Toshiba Corp Semiconductor device
JPS6039864A (ja) * 1983-08-15 1985-03-01 Sumitomo Electric Ind Ltd メサ型半導体装置の製造方法
JPS6142144A (ja) * 1984-08-03 1986-02-28 Sansha Electric Mfg Co Ltd 半導体装置の製造方法
US4740477A (en) * 1985-10-04 1988-04-26 General Instrument Corporation Method for fabricating a rectifying P-N junction having improved breakdown voltage characteristics
JPH01186629A (ja) * 1988-01-14 1989-07-26 Rohm Co Ltd メサ型半導体素子の製造方法
US4904609A (en) * 1988-05-06 1990-02-27 General Electric Company Method of making symmetrical blocking high voltage breakdown semiconductor device
US5489554A (en) * 1992-07-21 1996-02-06 Hughes Aircraft Company Method of making a 3-dimensional circuit assembly having electrical contacts that extend through the IC layer
US5401690A (en) * 1993-07-08 1995-03-28 Goodark Electronic Corp. Method for making circular diode chips through glass passivation
JPH07211692A (ja) * 1994-01-12 1995-08-11 Sumitomo Electric Ind Ltd ＩｎＰ系化合物半導体の加工方法
JPH08124879A (ja) * 1994-10-21 1996-05-17 Rohm Co Ltd メサ型半導体装置の製造方法
JPH10501376A (ja) * 1995-03-20 1998-02-03 フィリップス エレクトロニクス ネムローゼ フェンノートシャップ 銀・アルミニウム結合層を用いてスラグに連結された半導体本体を含んで構成されるガラス中に封止された型の半導体装置
WO1996033537A2 (en) * 1995-04-19 1996-10-24 Philips Electronics N.V. Method of manufacturing an optoelectronic semiconductor device, in particular a semiconductor diode laser
US5759753A (en) * 1995-07-19 1998-06-02 Matsushita Electric Industrial Co., Ltd. Piezoelectric device and method of manufacturing the same

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100925483B1 (ko) 2007-12-07 2009-11-06 한국전자통신연구원 멤스 구조체 제조 방법

Also Published As

Publication number Publication date
JP4841021B2 (ja) 2011-12-21
TW417190B (en) 2001-01-01
CN1250223A (zh) 2000-04-12
EP0948036A3 (en) 2002-03-20
KR19990078334A (ko) 1999-10-25
JPH11297980A (ja) 1999-10-29
CN1134827C (zh) 2004-01-14
EP0948036A2 (en) 1999-10-06
US5882986A (en) 1999-03-16

Similar Documents

Publication Publication Date Title
KR100298063B1 (ko) 메사 구조의 반도체 칩 제조 방법
US4904610A (en) Wafer level process for fabricating passivated semiconductor devices
US6803294B2 (en) Semiconductor wafer and manufacturing method of semiconductor device
CZ62997A3 (en) Process for producing gated semiconductor device mos with limited number of masks
US4179794A (en) Process of manufacturing semiconductor devices
CN107507767B (zh) 碳化硅的等离子体切割
US3913217A (en) Method of producing a semiconductor device
JP2000077517A (ja) 半導体装置及びその製造方法
TW200836254A (en) Semiconductor die with separation trench etch and passivation
US6291316B1 (en) Method for fabricating passivated semiconductor devices
US3874918A (en) Structure and process for semiconductor device using batch processing
US6077744A (en) Semiconductor trench MOS devices
EP0463669B1 (en) A method of manufacturing a semiconductor device
JPH0467650A (ja) 半導体装置の製造方法
AU663263B2 (en) Structure for use in producing semiconductor devices with buried contacts and method for its preparation
US4320571A (en) Stencil mask process for high power, high speed controlled rectifiers
JP6254765B2 (ja) メサ型半導体素子及びその製造方法
IE33405B1 (en) Semiconductor wafers sub-dividable into pellets and methods of fabricating same
KR100505561B1 (ko) 고내압 트랜지스터 제조방법
JPS5836495B2 (ja) 半導体装置の製造方法
TW202245032A (zh) 半導體器件形成方法
JPH0444336A (ja) 半導体装置の製造方法
JPS59100563A (ja) メサ型半導体装置の製造方法
JPS58134466A (ja) 半導体装置の製造方法
JPS59220929A (ja) 高耐圧トランジスタの製法

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20090525

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee