CN115148589A - 半导体台面器件形成方法 - Google Patents

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Abstract

一种形成半导体器件的方法可以包括：提供半导体衬底，所述半导体衬底包括第一极性的内部区域和被布置在内部区域上的表面层，其中所述表面层包括与第一极性相反的第二极性。所述方法可以进一步包括使用锯去除半导体衬底的表面部分，其中沟槽区域被形成在半导体衬底内，并且使用化学工艺清洗沟槽区域，其中至少一个台面结构被形成在半导体衬底内。

Description

半导体台面器件形成方法
技术领域
实施例涉及半导体器件的领域，并且更具体地涉及使用台面型结构的半导体器件。
背景技术
当今，半导体器件可以采用台面型结构以形成有源器件。根据已知的方法，台面结构可以形成用于包括多个不同极性层的半导体衬底的电绝缘。例如，半导体衬底可以包括在内部区域中的n型区域和在n型区域上方朝向半导体衬底的表面形成的p型层。为了形成台面型器件，以便实现衬底区的电绝缘以形成台面，用于形成台面的周界可以由光刻来限定。例如，光致抗蚀剂层可以被沉积在衬底上，并且掩膜或其它装置可以被用于限定光致抗蚀剂层内台面的周界。然后，光致抗蚀剂层可以被图案化以生成将被刻蚀的衬底的暴露区域。随后的湿法刻蚀工艺可以被执行以去除限定周界的衬底的表面部分，从而形成台面。然后周界区域例如可以被钝化。这种形成台面的方法可能涉及多个操作，包括光致抗蚀剂涂层、掩膜校准、显影、过度烘烤，以及可能涉及WNDR，NBA，石英掩膜材料。
鉴于以上的考虑，对于上述台面工艺的改进可能是有用的。
针对这些及其它考虑，本公开被提供。
主要内容
在一个实施例中，提供了一种形成半导体器件的方法。所述方法可以包括提供半导体衬底，所述半导体衬底包括第一极性的内部区域和被布置在内部区域上的表面层，其中所述表面层包括与第一极性相反的第二极性。所述方法可以进一步包括使用锯去除半导体衬底的表面部分，其中沟槽区域被形成在半导体衬底内，并且使用化学工艺清洗沟槽区域，其中至少一个台面结构被形成在半导体衬底内。
在另一实施例中，一种形成半导体器件的方法可以包括提供半导体衬底，所述半导体衬底包括第一极性的内部区域和被布置在内部区域上的表面层，其中所述表面层包括与第一极性相反的第二极性。所述方法还可以包括使用锯以限定半导体衬底中的栅格图案，其中所述栅格图案包括在X-Y栅格中形成的沟槽区域，其中所述沟槽区域延伸穿过整个表面层，其中多个台面被形成在表面层中，其中多个台面的给定台面是与多个台面的其它台面电绝缘的。
在又一实施例中，提供了一种形成半导体器件的方法。所述方法可以包括提供半导体衬底，所述半导体衬底包括第一极性的内部区域，和在半导体衬底的第一侧上被布置在内部区域的第一表面层，和在与第一侧相对的半导体衬底的第二侧上被布置在内部区域的第二表面层。照此，第一表面层和第二表面层可以包括与第一极性相反的第二极性。所述方法可以包括在第一表面上使用锯去除半导体衬底的第一表面部分，并且在第二表面上使用锯去除半导体衬底的第二表面部分。照此，第一沟槽区域可以被形成在第一表面上的半导体衬底内，并且第二沟槽区域可以被形成在第二表面上的半导体衬底内。所述方法可以包括使用化学工艺清洗第一沟槽区域和第二沟槽区域，其中至少一个台面结构被形成在第一侧上的半导体衬底内，并且至少一个额外的台面结构被形成在第二侧上的半导体衬底内。
附图说明
图1A和图1B示出了根据本公开的各种实施例的在台面器件结构的形成期间的不同阶段处的衬底的侧视横截面图。
图1C示出了在如图1B中指示的形成的阶段处的衬底的俯视平面图。
图2A和图2B示出了根据本公开的各种实施例的在台面器件结构的形成期间的不同阶段处的衬底的侧视横截面图。
图3描绘了一种示例性流程图。
图4描绘了另一示例性流程图。
具体实施方式
现在将在下文中参考附图更全面地描述本实施例，在附图中示出了示例性实施例。所述实施例不应被解释为被限定于在本文中所阐述的实施例。而是，这些实施例被提供使得本公开将是全面和完整的，并且将其范围完全传达给本领域的技术人员。在图示中，类似的数字始终指代类似的元件。
在下面的说明书和/或权利要求书中，术语“在...上的”、“覆盖于...的”、“布置在...上的”和“在...上方的”可以在下面的说明书和权利要求书中被使用。“在...上的”、“覆盖于...的”、“布置在...上的”和“在...上方的”可以被用于指示两个或更多个元件彼此直接物理接触。另外，术语“在...上的”、“覆盖于...的”、“布置在...上的”和“在...上方的”可以意味着两个或更多个元件彼此不直接接触。例如，“在...上方的”可以意味着一个元件在另一元件的上面而彼此不接触，并且可以具有另一个或多个元件处于两个元件之间。此外，尽管所要求的保护的主题的范围不仅限于这一方面，但是术语“和/或”可以意味着“和”，其可以意味着“或”，其可以意味着“异或”，其可以意味着“一者”，其可以意味着“一些，但不是全部”，其可以意味着“两者之中的任何一个”，和/或其意味着“两者都”。
在各种实施例中，提供了用于形成包括瞬态电压抑制(TVS)二极管器件的台面型半导体器件的方法。
图1A和图1B示出了根据本公开的各种实施例的在台面器件结构140的形成期间的不同阶段处的衬底100的侧视横截面图。图1C示出了在如图1B中指示的形成的阶段处的衬底100的俯视平面图。
在图1A中，示出了衬底100，包括具有第一极性的内部区域110。例如，衬底100可以是N型衬底，其中内部区域110也是n型的。表面层112被布置在内部区域110上。表面层112包括与内部区域110的第一极性相反的第二极性。例如，表面层112可以是P型层。表面层112可以使用任何合适的已知方法被形成。表面层112中的厚度和掺杂物浓度可以根据将从台面器件结构140被形成的器件的类型而被选择。
例如，在TVS器件的情况下，合适的掺杂物浓度可以根据不同的非限制性实施例被选择以生成目标击穿电压，例如15V-20V或30V-35V。同样地，表面层112的厚度可以被选择以生成将被形成的器件的所需的电气特性。在一些非限制性实施例中，表面层112的厚度可以是在2密尔范围内的。
转向图1B，根据本公开的实施例，示出了用于形成台面器件结构的新操作。在该操作中，锯装置120被采用以形成衬底100的表面区域中的沟槽区域130。根据本公开的非限制性实施例，锯装置120可以是已知类型的锯，并且可以例如采用切割刀片122，所述切割刀片122是由金属、陶瓷、碳化物、钻石或其组合形成的。锯装置120可以被设置以生成具有在衬底100内的可控制的和固定深度的沟槽。
如1B中表明的，沟槽区域130的形成可以被用于电绝缘表面层112的一部分，以便形成半导体器件。在各种实施例中，为了实现电绝缘，沟槽区域130由沟槽深度d所界定，其中沟槽深度d至少和表面层112的厚度一样大。例如，在一些实施例中，沟槽深度d可以至少为2密尔，而沟槽宽度w可以是几密尔的量级，例如5密尔、10密尔或20密尔。各实施例在该上下文中不受限制。
为了界定台面器件结构140，锯装置120可以被设置以生成用于沟槽区域130的二维图案，例如栅格图案。在图1C的示例中，示出了台面器件结构140的阵列，其中这些器件结构形成矩形台面的栅格，每个台面被在给定的台面器件结构的周围形成周界的沟槽区域130围绕。因为沟槽区域130至少延伸穿过整个表面层112，给定的台面器件结构内的表面层112与任何其它台面器件结构内的表面层112的一部分电绝缘，这是因为电流必须行进穿过相反极性的内部区域110。在图1C的示例中，沟槽区域130可以通过生成如同示出来形成栅格图案的沿X轴的一系列锯痕和沿Y轴的一系列锯痕。
根据本公开的实施例，如随后关于进一步实施例的详细说明，进一步操作可以被执行以完成半导体器件的形成，包括清洗和钝化。
图1A-图1C中示出的方法的优点在于，台面绝缘可以本质上在一个操作中被实现，涉及能够被编程以生成适合于给定的器件形成的可重复的沟槽深度的锯切割工艺。
图2A和图2B示出了根据本公开的各种实施例的在台面器件结构240的形成期间的不同阶段处的衬底200的侧视横截面图。
在图2A中，示出了包括内部区域的衬底200，所述半导体衬底包括具有第一极性的内部区域210。例如，衬底200可以是N型衬底，其中内部区域210也是n型的。可替代地，衬底200可以是P型衬底，其中内部区域210也是p型的。第一表面层212被布置在内部区域210上。第一表面层212包括与内部区域210的第一极性相反的第二极性。例如，第一表面层212可以是P型层。第一表面层212可以使用任何合适的已知方法被形成。第一表面层212中的厚度和掺杂物浓度可以根据将从台面器件结构240被形成的器件的类型而被选择。衬底200包括被布置在内部区域210的相对侧的第二表面层216，其中第二表面层216包括与内部区域210的第一极性相反的第二极性。衬底200还包括被布置在第一表面层212上方的第一氧化层214和被布置在第二表面层216上方的第二氧化层218。因此，在图2A，2B中明确地示出的实施例中，衬底200可以起到双向二极管的作用。在一些非限制性实施例中，第一表面层212和第二表面层216可以具有彼此相同的厚度和相同的掺杂物浓度，而在其它实施例中，第一表面层212和第二表面层216的厚度和/或掺杂物浓度可能有所不同。例如，根据各种实施例，第一表面层212和第二表面层216，以及第一氧化层214和第二氧化层218可以被形成在单个扩散过程中以建立基极结(base junction)。
如对于图1A-1C的实施例，第一表面层212的厚度和掺杂物浓度可以根据将被形成的台面器件结构的器件应用而被选择。
如图2A中进一步描绘的，示出了根据本公开的实施例的用于形成台面器件结构的新操作。在该操作中，锯装置220被采用以在衬底100的表面区域中形成沟槽区域230。根据本公开的非限制实施例，锯装置220可以是已知类型的锯，并且可以例如采用切割刀片(未示出)，所述切割刀片是由金属、陶瓷、碳化物、钻石或其组合形成的。锯装置220可以被设置以生成具有在衬底200内可控制的和固定深度的沟槽。
如图2A中表明的，沟槽区域230的形成可以被用于电绝缘表面层212的一部分，以便形成半导体器件。在各种实施例中，为了实现电绝缘，如图2B中所示，沟槽区域230由沟槽深度d所限定，其中沟槽深度d至少与第一表面层212的厚度一样大。如对于之前的实施例，沟槽厚度d可以至少为2密尔，而沟槽宽度w可以是几密尔的量级，例如5密尔、10密尔或20密尔。各实施例在该上下文中不受限制。
如关于图1C所总体上描述的，为了限定台面器件结构240，锯装置220可以被设置以生成用于沟槽区域230的二维图案，例如栅格图案。在图2A的操作的阶段处，沟槽区域230已经由锯痕所限定，而作为锯痕的副产品被形成的碎屑232可能保留在沟槽区域230中，以及在衬底200的其它表面区域中。清洗操作可以使用化学工艺234被完成，所述化学工艺234通过箭头被示意性地示出。在非限制性实施例中，化学工艺234是MAE刻蚀(用于MAE刻蚀的配方可以由2:1:1的(HF:HNO3:CH3COOH)混合物表示)，其中MAE刻蚀去除沟槽区域230的表面中残留的半导体碎屑和离子污染物。
如图2B中所示，在沟槽230的形成之后，进一步操作可以包括沟槽区域230中钝化层的形成。
图2A，2B的实施例的优点在于，台面器件结构的形成仅需要锯切割操作，及随后简单的化学刻蚀工艺。
尽管在图2B中未示出，但是根据本公开的各种实施例，在当衬底例如衬底200被形成为双向二极管时，台面器件结构240可以被形成在衬底的两侧上。换言之，台面器件结构240既可以被形成在衬底200的上表面202上，台面器件结构240也可以被形成(使用第二表面层216)在衬底200的下表面204上。这样的过程在接下来的图4中将被进一步详细说明。
图3描绘了根据本公开的实施例的流程图300。在方框310处，提供了半导体衬底，例如硅衬底。在一些实施例中，半导体衬底可以被掺杂为第一导电类型(第一极性)并且处于用于形成器件(例如击穿二极管)的合适的掺杂浓度。作为示例，半导体衬底可以被掺杂为具有N型极性。
在方框320处，第二导电类型的表面层被形成在半导体衬底的一个主表面上的表面区域中，其中表面层及半导体衬底的内部部分限定p/n结。例如，如果半导体衬底被掺杂为具有作为整体的N型极性，则表面层可以被形成在半导体衬底上以限定P型半导体层，所述P型半导体层现在被布置在半导体衬底的N型内部部分上方。在一些非限制性实施例中，第二导电类型的第二表面层可以被形成在半导体衬底的相对主表面上。在这样的实施例中，第二p/n结可以被形成在半导体衬底的内部部分与第二表面层之间。
在方框330处，使用锯切割工艺，沟槽结构被形成在半导体衬底的表面区域中，其中沟槽结构至少延伸至p/n结的深度，并且其中沟槽结构至少围住一个台面结构。特别地，锯切割工艺可以以沟槽结构形成限定至少一个台面结构的二维周界的方式被执行。在各种实施例中，锯切割工艺可以限定二维矩形栅格，其限定台面结构的阵列。
在方框340处，在锯切割工艺之后，化学刻蚀工艺被执行以去除碎屑和清洗沟槽结构。化学刻蚀工艺可以是本领域内已知的任何合适的刻蚀工艺，例如MAE工艺。
转向方框350，钝化工艺被执行以将沟槽结构钝化。
图4描绘了另一示例性流程图400。在方框410处，提供了第一导电类型的半导体衬底。
在方框420处，第二导电类型的第一表面层被形成在半导体衬底的第一表面中，并且第二导电类型的第二表面层被形成在半导体衬底的第二表面中。照此，半导体衬底的第一半导体层及内部部分限定第一p/n结，并且半导体衬底的第二半导体层及内部部分限定第二p/n结。
在方框430处，使用锯工艺，第一沟槽结构被形成在半导体衬底的第一表面中，其中第一沟槽结构至少延伸至第一p/n结的深度，并且其中第一沟槽结构至少围住第一表面上的一个台面结构。
在方框440处，使用锯工艺，第二沟槽结构被形成在半导体衬底的第二表面中，其中第二沟槽结构至少延伸至第二p/n结的深度，并且其中第二沟槽结构围住第二表面上的至少一个额外的台面结构。
在方框450处，化学刻蚀工艺被执行以清洗第一沟槽结构和第二沟槽结构。化学刻蚀可以是本领域内已知的任何合适的刻蚀工艺，例如MAE工艺。
在方框460处，钝化工艺被执行以将第一沟槽结构和第二沟槽结构钝化。照此，双向二极管器件可以在半导体衬底的两侧上形成有台面器件结构。
尽管已经参考特定的实施例公开了本实施例，但是在不脱离如在所附权利要求书中界定的本公开的领域和范围内的前提下，可以对所述实施例进行许多修改、更换和改变。因此，本实施例旨在不限定所述实施例，并且其具有由所附权利要求书及其等同物的语言所界定的全部范围。

Claims (20)

1.一种形成半导体器件的方法，包括：
提供半导体衬底，所述半导体衬底包括第一极性的内部区域，和被布置在所述内部区域上的表面层，其中所述表面层包括与所述第一极性相反的第二极性；
使用锯去除所述半导体衬底的表面部分，其中沟槽区域被形成在所述半导体衬底内；并且
使用化学工艺清洗所述沟槽区域，其中至少一个台面结构被形成在所述半导体衬底内。
2.根据权利要求1所述的方法，其中所述沟槽区域包括沟槽深度，其中所述沟槽深度至少与所述表面层的厚度一样大。
3.根据权利要求2所述的方法，其中所述沟槽深度至少为2密尔。
4.根据权利要求3所述的方法，其中沟槽宽度在5密尔至50密尔之间。
5.根据权利要求1所述的方法，其中所述沟槽区域被设置在限定了多个台面的栅格图案中。
6.根据权利要求1所述的方法，还包括在所述清洗之后，将所述沟槽区域钝化。
7.根据权利要求1所述的方法，其中所述化学工艺包括MAE刻蚀，其中所述MAE刻蚀去除所述沟槽区域的表面中的残留的半导体碎屑和离子污染物。
8.根据权利要求1所述的方法，其中所述半导体器件包括TVS器件。
9.一种形成半导体器件的方法，包括：
提供半导体衬底，所述半导体衬底包括第一极性的内部区域，和被布置在所述内部区域上的表面层，其中所述表面层包括与所述第一极性相反的第二极性；并且
使用锯来限定半导体衬底中的栅格图案，其中所述栅格图案包括在X-Y栅格中被形成的沟槽区域，其中所述沟槽区域延伸穿过整个所述表面层，其中多个台面被形成在所述表面层中，其中所述多个台面的给定台面是与所述多个台面的其它台面电绝缘的。
10.根据权利要求9所述的方法，其中所述沟槽区域的沟槽深度至少为2密尔。
11.根据权利要求10所述的方法，其中沟槽宽度在5密尔至50密尔之间。
12.根据权利要求9所述的方法，还包括：
将所述沟槽区域化学地清洗；并且
在所述化学地清洗之后，将所述沟槽区域钝化。
13.根据权利要求12所述的方法，其中所述化学地清洗包括执行MAE刻蚀，其中所述MAE刻蚀去除所述沟槽区域的表面中的残留的半导体碎屑和离子污染物。
14.根据权利要求9所述的方法，其中所述半导体器件包括TVS器件。
15.一种形成半导体器件的方法，包括：
提供半导体衬底，所述半导体衬底包括第一极性的内部区域，和在所述半导体衬底的第一侧上被布置在所述内部区域上的第一表面层，和在与所述第一侧相对的所述半导体衬底的第二侧上被布置在所述内部区域上的第二表面层，其中，所述第一表面层和所述第二表面层包括与所述第一极性相反的第二极性；
在第一表面上使用锯去除所述半导体衬底的第一表面部分，并且在第二表面上使用锯去除所述半导体衬底的第二表面部分，其中第一沟槽区域被形成在所述第一表面上的半导体衬底内，并且第二沟槽区域被形成在所述第二表面上的半导体衬底内；以及
使用化学工艺清洗所述第一沟槽区域和所述第二沟槽区域，其中至少一个台面结构被形成在所述第一侧上的半导体衬底内，并且至少一个额外台面结构被形成在所述第二侧上的半导体衬底内。
16.根据权利要求15所述的方法，其中所述第一沟槽区域和所述第二沟槽区域包括沟槽深度，其中所述沟槽深度至少与所述第一表面层的第一厚度和所述第二表面层的第二厚度一样大。
17.根据权利要求16所述的方法，其中所述第一厚度等于所述第二厚度。
18.根据权利要求16所述的方法，其中所述沟槽深度至少为2密尔。
19.根据权利要求17所述的方法，其中沟槽宽度在5密尔至50密尔之间。
20.根据权利要求1所述的方法，其中所述第一沟槽区域和所述第二沟槽区域被设置在限定了所述第一表面上和所述第二表面上的多个台面的栅格图案中。
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