KR100277811B1 - 절연 게이트형 반도체 장치 및 그 제조 방법 - Google Patents
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Abstract
(a) 드레인 영역(26)과, 베이스 영역(24)과, 소스 영역(25)을 포함하고, 제 1 의 오목한 부분(27a)이 상기 소스 영역(25)을 통해 형성되고 상기 베이스 영역(24)의 중간 깊이에 도달하는 반도체 영역(21)과, (b) 상기 반도체 영역(21) 상에 형성된 게이트 절연막(28)과, (c) 상기 게이트 절연막(28) 상에 형성된 게이트 전극을 포함하는 절연 게이트형 반도체 장치로서, (d) 상기 반도체 영역(21) 상에 형성된 필드 절연막(43)과, (e) 상기 게이트 전극(29)와 전기적 접속으로 상기 필드 절연막(43) 상에 형성된 제 1 게이트 배선층(44)으로서, 제 2 의 오목한 부분(27b)으로 형성된 상기 제 1 게이트 배선층(44)과, (f) 상기 게이트 전극(29)과는 전기적으로 절연되지만, 상기 제 1 의 오목한 부분(27a)의 내부 표면과 상기 베이스 영역(24)의 표면의 일부분과는 전기적으로 접속된 소스 전극(31)과, (g) 상기 제 2 의 오목한 부분(27b)의 내부 표면 및 상기 제 1 게이트 배선층(44)의 표면의 일부분 모두와 전기적으로 접속된 제 2 게이트 배선층(45)을 더 포함하는, 상기 절연 게이트형 반도체 장치.
Description
본 발명은 절연 게이트형 반도체 장치 및 그 제조 방법에 관한 것으로서, 특히, 전원으로의 수직 MOSFET 및 전기 전도 변조 MOSFET 등의 절연 게이트형 반도체 장치 및 그 제조 방법에 관한 것이다.
도 1은 포토리소그래피 단계를 거치지 않고 자기 정렬 방식(self-align fashion)으로 형성된 소스 영역을 갖는 수직 MOSFET를 도시한다.
상기 도시된 MOSFET는, N+형 반도체 기판(2)과, N+형 반도체 기판(2)의 표면에 형성된 에피택셜층(3)을 포함한다. 상기 에피택셜층(3)은, 소정의 영역에 상기 에피택셜층(3)의 표면에 형성된 P형 베이스 영역(4)과, 소정의 영역에 상기 베이스 영역(4)의 표면에 형성된 N+소스 영역(5)과, 상기 베이스 영역(4)과 상기 소스 영역(5)을 제외한 상기 에피택셜층(3)으로 구성된 N-드레인 영역(6)을 포함한다. 상기 에피택셜층(3)에는 상기 소스 영역(5)을 통과하여 상기 베이스 영역(4)의 중간 깊이에 도달하는 오목한 부분(7)이 형성된다.
상기 에피택셜층(3) 상에 게이트 산화막(8)이 형성되어, 상기 드레인 영역(6)과, 상기 베이스 영역(4)과, 상기 소스 영역(5)의 일부분을 덮고, 폴리실리콘으로 구성된 게이트 전극(9)이 상기 게이트 산화막(8) 상에 형성된다. 층간 절연막(10)은 상기 게이트 전극(9)과 상기 소스 영역(5)의 일부를 덮는다. 소스 전극(11)은 상기 층간 절연막(10)과, 상기 오목한 부분(7) 주위의 상기 소스 영역(5)의 일부분을 덮고, 상기 오목한 부분(7)을 채운다. 드레인 전극(12)은 상기 반도체 기판(2)의 밑면에 형성된다.
일본의 미심사 특허 공보 4-314365는 도 1에 도시된 MOSFET 제조 방법을 개시한다. 이하에서 상기 방법을 설명한다.
먼저, N+형 반도체 기판(2)과, 상기 반도체 기판(2) 상에 형성된 에피택셜층(3)을 포함하고, N형 불순물로 약간 도핑된 반도체 영역(1)은, 그 표면에 열적으로 산화되어, 상기 반도체 영역(1)의 표면에 게이트 산화막(8)을 형성한다.
다음, 폴리실리콘막을 상기 게이트 산화막(8) 상에 형성하고, 포토레지스트막 패턴을 상기 폴리실리콘막 상에 형성한다. 그 후, 마스크로 사용되는 상기 포토레지스트막 패턴으로 상기 게이트 산화막(8)과 폴리실리콘막 모두를 에칭하고, 상기 에피택셜층(3)이 노출되는 윈도우를 형성한다. 다음, 붕소(B)와 비소(As)를 상기 윈도우를 통해 상기 에피택셜층(3)으로 연속적으로 이온 주입하고, 이어서, 열 확산으로 베이스 영역(4)과 소스 영역(5)을 상기 에피택셜층(3)에 형성한다.
다음, 상기 층간 절연막(10)을 상기 생성물 전체에 적층시킨다. 상기 층간 절연막(10) 상에 포토레지스트막 패턴을 형성한 후, 마스크로 사용되는 상기 포토레지스트막 패턴으로 상기 층간 절연막(10)을 에칭하고, 접촉 홀을 형성한다. 다음, 마스크로 사용되는 포토레지스트막 패턴으로 상기 에피택셜층(3)을 다시 에칭하고, 상기 소스 영역(5)을 통해 오목한 부분(7)을 형성한다.
상기 층간 절연막(10)을 오버에칭(over-etching)한 후, 상기 포토레지스트막 패턴을 제거한다. 이 단계에서, 상기 오목한 부분(7)의 내부 표면과 상기 소스 영역(5)의 일부분이 노출된다. 다음, 금속이 상기 생성물 상에 증착되고, 상기 금속의 불필요한 부분이 제거되기 위해 에칭된다. 따라서, 상기 소스 전극(11)이 완성된다. 다음, 금속이 상기 반도체 기판(2)의 밑면에 증착되고, 드레인 전극(12)이 형성된다.
비록, 도 1이 단일 셀로 구성된 MOSFET을 도시하지만, MOSFET는 실제 복수의 셀로 구성된다. 게이트 폴리실리콘 배선층은 상기 에피택셜층(3) 상에, 사이에 상기 게이트 전극(9)이 있는 샌드위치형의 필드(field) 산화물층으로 형성된다. 상기 폴리실리콘 배선층 상에 층간 절연막을 형성한 후, 게이트 금속 배선층도 상기 소스 전극(11)과 함께 상기 층간 절연막 상에 형성되어, 상기 게이트 금속 배선층은 상기 게이트 폴리실리콘 배선층과 전기적으로 접하게 된다. 상기 셀의 게이트 전극(9)은 상기 게이트 폴리실리콘 배선층 및 상기 금속 배선층을 통해 게이트 패드와 전기적으로 접하게 된다.
상기 언급한 방법은 다음과 같은 문제점이 있다.
상기 언급한 방법에서, 상기 게이트 폴리실리콘 배선층과 상기 게이트 금속 배선층 사이의 접촉이 상기 소스 및 베이스 영역(4, 5)과 상기 소스 전극(11) 사이의 접촉과 동시에 만들어질 때, 상기 후자의 접촉은, 마스크로 사용되는 포토레지스트막 패턴으로 상기 층간 절연막(10)을 에칭하여, 그를 통해 접촉 홀을 형성하고, 마스크로 다시 사용되는 상기 포토레지스트막 패턴으로 상기 에피택셜층(3)을 에칭하여, 상기 오목한 부분(7)을 형성하며, 상기 층간 절연막(10)을 오버에칭하여 만들어지고, 상기 게이트 폴리실리콘 배선층의 두께에 따라 상기 게이트 폴리실리콘 배선층을 통해 통과하는 오목한 부분을 만들 수 있다. 그 결과, 상기 층간 절연막(10)이 에칭되고, 상기 필드 산화막도 상기 게이트 폴리실리콘 배선층을 통과하는 상기 오목한 부분을 통해 오버에칭되고, 또한, 상기 게이트 폴리실리콘층 밑이 사이드에칭(side-etching)되어 상기 필드 산화물층의 두께를 감소시키고, 또한 안정성을 저하시킨다. 최악의 경우, 상기 게이트 금속 배선층은 상기 반도체 영역(1)에서 단락될 수도 있다.
본 발명의 목적은, 포토레지스트막 패턴 단계의 수를 증가시키지 않고 단일 단계에서 게이트 금속 배선층과의 접촉 및 소스 전극과의 접촉을 만들 수 있는, 절연 게이트형 반도체 장치 및 그 제조 방법을 제공하는 것이다.
본 발명은, (a) 드레인 영역과, 상기 드레인 영역의 표면에 형성된 베이스 영역과, 상기 베이스 영역의 표면에 형성된 소스 영역을 포함하고, 제 1 의 오목한 부분이 상기 소스 영역을 통해 형성되고 상기 베이스 영역의 중간 깊이에 도달하는, 반도체 영역과, (b) 상기 소스 영역의 노출된 표면을 부분적으로 덮으면서, 상기 베이스 영역의 노출된 표면을 전체적으로 덮고, 상기 드레인 영역의 노출된 표면을 부분적으로 덮는 게이트 절연막과, (c) 상기 게이트 절연막 상에 형성된 게이트 전극을 포함하는, 절연 게이트형 반도체 장치에 있어서, 상기 반도체 영역은 셀 영역과 필드 영역을 한정하고, 상기 셀 영역은 상기 드레인 영역과, 상기 베이스 영역과, 상기 소스 영역을 포함하며, 상기 반도체 장치가, (d) 상기 필드 영역의 반도체 영역 상에 형성된 필드 절연막과, (e) 상기 필드 절연막 상에 상기 게이트 전극과 전기적으로 접속되어 형성된 제 1 의 게이트 배선층으로서, 제 2 의 오목한 부분으로 형성된 상기 제 1 의 게이트 배선층과, (f) 상기 게이트 전극과는 전기적으로 절연되나, 상기 제 1 의 오목한 부분의 내부 표면과 상기 베이스 영역의 표면의 일부분과는 전기적으로 접속된 소스 전극과, (g) 상기 제 2 의 오목한 부분의 내부 표면과 상기 제 1 의 게이트 배선층의 표면 일부와는 전기적으로 접속된 제 2 의 게이트 배선층을 더 포함하는 것을 특징으로 하는 반도체 장치를 제공한다.
상기 언급한 반도체 장치에 따르면, 상기 소스 전극은, 소스 영역을 통과하게 형성된 상기 제 1 의 오목한 부분의 내부 표면에 소스 및 베이스 영역 모두와 접촉하고, 또한 상기 소스 영역의 표면의 일부분과 접촉한다. 상기 제 2 의 게이트 배선층은, 상기 제 2 의 게이트 배선층에 형성된 상기 제 2 의 오목한 부분의 내부 표면의 상기 제 1 의 게이트 배선층과 접촉하고, 또한 상기 제 1 의 게이트 배선층의 표면의 일부분과 접촉한다. 그러므로, 상기 소스 전극과 상기 제 2 의 게이트 배선층 모두는, 오목한 부분의 내부 표면에서만 접촉할 때의 접촉 면적보다 넓은 접촉 면적을 가질 수 있고, 따라서, 전기적 성능의 안정성을 얻게된다.
다른 면에서, 본 발명은, (a) 셀 영역의 반도체 영역의 표면에 베이스 영역을 형성하고, 상기 베이스 영역의 표면에 소스 영역을 형성하고, 상기 셀 영역의 반도체 영역 상에 게이트 절연막을 형성하고, 필드 영역의 상기 반도체 영역 상에 필드 절연막을 형성하고, 상기 게이트 절연막 상에 게이트 전극을 형성하고, 상기 게이트 전극과 전기적으로 접속된 상기 필드 절연막 상에 제 1 의 게이트 배선층을 형성하는 단계와, (b) 상기 반도체 영역 상에 층간 절연막을 형성하고, (c) 포토레지스트막이 소스 영역과 상기 제 1 의 게이트 배선층에 개구를 갖는 방법으로, 상기 층간 절연막 상에 포토레지스트막을 형성하고, (d) 마스크로 사용되는 포토레지스트막으로 상기 층간 절연막을 습식 에칭하여, 상기 소스 영역과 상기 제 1 의 게이트 배선층을 노출시키는 단계와, (e) 마스크로 사용되는 상기 포토레지스트막으로 상기 노출된 소스 영역을 이온 에칭하여, 상기 소스 영역을 통과하고 상기 베이스 영역의 중간 깊이에 도달하는 제 1 의 오목한 부분을 형성하는 단계와, (f) 마스크로 사용되는 상기 포토레지스트막으로 상기 노출된 제 1 의 게이트 배선층을 이온 에칭하여, 상기 제 1 의 게이트 배선층에 제 2 의 오목한 부분을 형성하는 단계와, (g) 상기 소스 영역의 표면에서 소스 영역과 상기 제 1 의 오목한 부분의 내부 표면에서 소스 영역 및 베이스 영역과 접촉하는 소스 전극을 형성하는 단계와, (h) 상기 제 1 의 게이트 배선층의 표면 및 상기 제 2 의 오목한 부분의 내부 표면에서 상기 제 1 의 게이트 배선층과 접촉하는 제 2 의 게이트 배선층을 형성하는 단계를 포함하는 절연 게이트형 반도체 장치 제조 방법을 제공한다.
상기 기술한 방법에 따르면, 층간 절연막은 마스크로 사용되는 상기 포토레지스트막 패턴으로 습식 에칭되어, 상기 포토레지스트막 패턴의 개구 면적보다 넓은 넓은 면적의 상기 제 1 의 게이트 배선층과 반도체 영역을 노출시킨다. 다음, 상기 노출된 반도체 영역과 제 1 의 게이트 배선층은, 그 표면에 마스크로 사용되는 종전에 사용된 포토레지스트막 패턴을 갖는 오목한 부분으로 형성된다. 따라서, 상기 형성된 오목한 부분은 상기 포토레지스트막 패턴의 개구의 면적과 거의 동일한 면적을 갖는다. 그러므로, 상기 소스 전극은, 상기 제 1 의 오목한 부분의 내부 표면 및 상기 소스 영역의 표면의 일부분에 소스 및 베이스 영역과 접촉한다. 상기 제 2 의 게이트 배선층은, 상기 제 2 의 오목한 부분의 내부 표면과 상기 제 1 의 게이트 배선층의 표면의 일부분의 제 1 의 게이트 배선층과 접촉한다. 그로 인해, 상기 소스 전극과 상기 제 2 의 게이트 배선층 모두에 대해 적절한 접촉 면적을 제공한다.
또한, 예를 들어, 상기 층간 절연층이 상기 반도체 영역의 에칭(예를 들어, 이온 에칭)에 앞서, 습식 에칭으로 오버에칭되기 때문에, 상기 필드 절연층은, 상기 층간 절연층이 상기 반도체 영역의 이온 에칭 후의 오버에칭되는 경우와 달리, 오버에칭되지 않는다.
양호한 실시예에서, 상기 단계 (d)는, (d-1) 마스크로 사용되는 포토레지스트막으로 상기 층간 절연막을 오버에칭하여, 상기 소스 영역의 노출된 면적이 상기 개구의 면적보다 넓게 되는 단계와, (d-2) 마스크로 사용되는 상기 포토레지스트막으로 상기 층간 절연막을 오버에칭하여, 상기 제 1 의 게이트 배선층의 노출된 면적이 상기 개구의 면적보다 넓게 되는 단계를 포함한다.
상기 언급한 실시예에 따르면, 상기 층간 절연막의 에칭은, 져스트에칭(just-etching)과 오버에칭을 포함한다. 상기 층간 절연막은, 먼저, 마스크로 사용되는 포토레지스트막 패턴으로 져스트에칭된 후, 다음, 일정한 시간 주기동안 오버에칭된다. 따라서, 상기 반도체 영역과 상기 제 2 의 게이트 배선층은, 상기 포토레지스트막 패턴의 개구의 면적보다 넓은 면적만큼 정확히 노출될 수 있다.
도 1은 종래의 수직 MOSFET의 단면도.
도 2는 본 발명의 실시예에 따른 수직 MOSFET의 단면도.
도 3a 내지 도 3d는 도 2에 도시된 수직 MOSFET의 단면도로서, 상기 수직 MOSFET를 제조하는 방법의 각 단계를 도시한 도면.
* 도면 주요 부분에 대한 부호의 설명 *
21 : 반도체 영역 22 : N+형 반도체 기판
23 : 에피택셜층 24 : P형 베이스 영역
25 : N+소스 영역 26 : N-드레인 영역
27a : 제 1 의 오목한 부분 27b : 제 2 의 오목한 부분
28 : 게이트 산화막 29 : 게이트 전극
30 : 층간 절연막 43 : 필드 산화막
44 : 제 1 의 게이트 배선층 45 : 제 2 의 게이트 배선층
도 2는 본 발명의 양호한 실시예에 따른 수직 MOSFET를 도시한다.
도시한 MOSFET는, 높은 불순물 농도로 도핑된 N+형 반도체 기판(22)과, 상기 N+형 반도체 기판(22)의 표면 상에 형성된 에피택셜층(23)을 포함하는 반도체 영역(21)을 포함한다. 상기 에피택셜층(23)은 셀 영역(A)과 필드 영역(B)을 말한다. 상기 셀 영역(A)은, 소정의 영역에 에피택셜층(23)의 표면에 형성된 P형 베이스 영역(24)과, 소정의 영역에 상기 베이스 영역(24)의 표면에 형성된 N+소스 영역(25)과, 상기 베이스 영역(24)과 상기 소스 영역(25)을 제외한 에피택셜층(23)으로 구성된 N-드레인 영역(26)을 포함한다. 상기 에피택셜층(23)은 상기 소스 영역(25)을 통과하여 상기 베이스 영역(24)의 중간 깊이에 도달하는 제 1 의 오목한 부분(27a)이 형성된다.
게이트 산화막(28)이 상기 에피택셜층(23) 상에 형성되어, 상기 드레인 영역(26)과, 상기 베이스 영역(24)과, 상기 소스 영역(25)의 일부분을 덮고, 폴리실리콘으로 구성된 게이트 전극(29)이 상기 게이트 산화막(28) 상에 형성된다.
필드 산화막(43)은 상기 필드 영역(B)의 상기 에피택셜층(23) 상에 형성된다. 폴리실리콘으로 구성된 제 1 의 게이트 배선층(44)은 상기 게이트 전극(29)과 전기적으로 접속된 상기 필드 산화막(43) 상에 형성된다. 제 2 의 오목한 부분(27b)은 상기 제 1 의 게이트 배선층(44)을 통해 상기 필드 산화막(43)의 중간 깊이에 도달하는 깊이로 형성된다. 상기 제 2 의 오목한 부분(27b)은 상기 제 1 의 게이트 배선층(44)의 두께보다 얕은 깊이를 갖도록 고안되며, 즉, 상기 제 2 의 오목한 부분(27b)은 상기 필드 산화막(43)에 닿지 않게, 상기 제 1 의 게이트 배선층(44) 내에서만 형성된다.
층간 절연막(30)은, 상기 제 1 의 오목한 부분(27a) 주위의 상기 소스 영역(25)의 일부분과 상기 제 2 의 오목한 부분(27b) 주위의 상기 제 1 의 게이트 배선층(44)의 일부분을 제외한, 상기 게이트 전극(29)과, 상기 소스 영역(25)과, 상기 제 1 의 게이트 배선층(44)을 덮는다.
소스 전극(31)은, 상기 층간 절연막(30)과, 상기 제 1 의 오목한 부분(27a) 주위의 상기 소스 영역(25)의 일부분을 덮고, 상기 셀 영역(A)의 상기 제 1 의 오목한 부분(27a)을 채운다. 알루미늄 등의 금속으로 구성된 제 2 의 게이트 배선층(45)은, 상기 층간 절연층(30)과, 상기 제 2 의 오목한 부분(27b) 주위의 상기 제 1 의 게이트 배선층(44)의 일부분을 덮고, 상기 필드 영역(B)의 상기 제 2 의 오목한 부분(27b)을 채운다. 드레인 전극(32)은 상기 반도체 기판(22)의 밑면에 형성된다.
상기 언급한 구조를 갖는 상기 수직 MOSFET에서, 상기 소스 전극(31)은 상기 소스 영역(25)과 접하고, 상기 제 1 의 오목한 부분(27a)의 내부 표면을 통해 상기 베이스 영역(24)과 접하며, 나아가, 상기 제 1 의 오목한 부분(27a) 주위의 상기 소스 영역(25)의 표면의 일부분과 접한다. 상기 제 2 의 게이트 배선층(45)은 상기 제 2 의 오목한 부분(27b)의 내부 표면과 상기 제 1 의 게이트 배선층(44)의 표면 일부분에서 접한다. 따라서, 상기 소스 전극(31)과 상기 제 2 의 게이트 배선층(45) 모두는, 상기 제 1 및 제 2 의 오목한 부분(27a, 27b)의 내부 표면에서만 접할 때보다 보다 넓은 면적에서 접할 수 있고, 따라서 상기 수직 MOSFET의 전기적 성능의 안정성을 개선시킨다.
이하에서는 도 3a 내지 도 3d 및 도 2를 참고로, 상기 언급한 수직 MOSFET의 제조 방법을 설명한다.
먼저, 제 3a 도를 참고로, 상기 필드 산화막(43)은 상기 N+반도체 기판(22)과 상기 반도체 기판(22)의 표면에 형성된 에피택셜층(23)을 포함하는 반도체 영역(21) 상에 열 산화로 형성되고, 낮은 N형 불순물 농도로 도핑된다. 상기 에피택셜층(23)은 그 안에 셀 영역(A)과 필드 영역(B)을 포함한다. 상기 셀 영역(A)에 위치한 필드 산화막(43)의 일부분은 포토리소그래피 및 에칭으로 제거된다. 상기 필드 영역(B)에 위치한 상기 필드 산화막(43)의 일부분은 그대로 존재한다.
다음, 상기 게이트 산화막(28)은, 상기 산화막(43)이 있는 상기 셀 영역(A)의 상기 에피택셜층(23)의 표면 상에 열산화로 형성된다. 다음, 폴리실리콘막이 상기 산화막(43, 28) 상에 증착되고, 포토리소그래피 및 건식 에칭으로 패터닝되어, 상기 게이트 산화막(28) 상에 잔존하는 폴리실리콘막으로 구성된 게이트 전극(29)과 상기 필드 산화막(43) 상에 잔존하는 상기 제 1 게이트 배선층(44)을 형성한다. 그로 인해 형성된 제 1 의 게이트 배선층(44)은 상기 게이트 전극(29)과 전기적으로 접속한다.
다음, 붕소(B)와 비소(As)가, 마스크로 사용되는 게이트 전극(29)으로, 상기 에피택셜층(23)에 계속해서 이온 주입되고, 열 확산으로, 상기 에피택셜층(23)에 P형 베이스 영역(24)과 N+소스 영역(25)을 형성한다.
다음, 도 3b에 도시된 바와 같이, 상기 층간 절연막(30)이 상기 반도체 영역(21) 전체에 걸쳐 형성되고, 그 후, 레지스트 패턴(47)이 포토리소그래피 및 에칭으로 상기 층간 절연막(30) 상에 형성된다. 상기 레지스트 패턴(47)은 상기 소스 영역(25) 상의 제 1 개구(46a)와 상기 제 2 게이트 배선층(44) 상의 제 2 개구(46b)를 갖는다.
다음, 도 3c에 도시된 바와 같이, 상기 층간 절연막(30)은, 마스크로 사용되는 상기 레지스트 패턴(47)으로 상기 제 1 및 제 2 개구(46a 및 46b)를 통해 습식 에칭으로, 상기 에피택셜층(23)과 상기 제 1 게이트 배선층(44)이 나타날 때까지 져스트에칭된다. 다음, 상기 층간 절연막(30)은 마스크로 다시 사용되는 상기 레지스트 패턴(47)으로 일정 시간 주기동안 오버에칭되어, 상기 소스 영역(25)의 노출된 면적과 상기 제 1 게이트 배선층(44)은 상기 레지스트 패턴(47)의 제 1 및 제 2 의 개구(46a 및 46b)의 면적보다 넓다. 따라서, 상기 층간 절연막(30)에 접촉 홀(48a 및 48b)이 형성된다.
다음, 도 3d에 도시된 바와 같이, 상기 노출된 에피택셜층(23)이, 마스크로 다시 이용되는 상기 레지스트 패턴(47)으로 에칭되어, 상기 소스 영역(25)을 통과하여 상기 베이스 영역(24)의 중간 깊이에 도달하는 제 1 의 오목한 부분(27a)을 형성한다. 동시에, 상기 제 1 의 게이트 배선층(44)은 마스크로 다시 이용되는 상기 레지스트 패턴(47)으로 이온 에칭되어, 상기 제 1 의 게이트 배선층(44)을 통과하여 상기 필드 산화막(43)의 중간 깊이에 도달하는 상기 제 2 의 오목한 부분(27b)을 형성한다. 상기 제 2 의 오목한 부분(27b)은 상기 제 1 의 게이트 배선층(44)의 두께보다 얕은 깊이를 갖도록 고안될 수 있고, 즉, 상기 오목한 부분(27b)은 단지 상기 제 1 게이트 배선층(44) 내에서 상기 필드 산화막(23)에 이르지 않도록 형성될 수 있다.
다음, 도 2에 도시된 바와 같이, 상기 레지스트 패턴(47)을 제거한 후, 알루미늄막이 진공 증착으로 상기 반도체 영역(21) 상에 증착된다. 상기 알루미늄막은 포토리소그래피와 건식 에칭으로 패터닝되어, 상기 소스 영역(25) 및 상기 베이스 영역(24)과 전기적으로 접속된 상기 소스 전극(31)과, 상기 제 1 의 게이트 배선층(44)과 전기적으로 접속된 상기 제 2 의 게이트 배선층(45)을 형성한다. 다음, 금속막이 증착으로 상기 반도체 영역(21)의 밑면에 형성되어 상기 드레인 전극(32)을 형성한다.
상기 언급한 실시예에 따르면, 상기 층간 절연막(30)은, 마스크로 사용되는 상기 레지스트 패턴(47)으로 일정 시간 주기동안 습식 에칭 및 오버에칭으로 져스트에칭하여, 상기 레지스트 패턴(47)의 개구(46a 및 46b) 면적보다 넓은 노출 면적의 상기 에피택셜층(23)과 상기 제 1 의 게이트 배선층(44)을 노출시킨다. 다음, 상기 노출된 에피택셜층(23)과 제 1 의 게이트 배선층(44)은, 그 표면에, 마스크로 사용되는 종전에 사용된 레지스트 패턴(47)으로 이온 에칭하여 상기 제 1 및 제 2 오목한 부분(27a 및 27b)으로 형성된다. 따라서, 상기 형성된 제 1 및 제 2 의 오목한 부분(27a 및 27B)은 상기 레지스트 패턴(47)의 상기 제 1 및 제 2 의 개구(46a 및 46b)의 면적과 거의 동일하다. 그러므로, 상기 소스 전극(31)은 상기 제 1 의 오목한 부분(27a)의 내부 표면과 상기 소스 영역(25)의 표면의 일부분에서 상기 소스 및 베이스 영역(25 및 24)과 접촉한다. 상기 제 2 의 게이트 배선층(45)은 상기 제 2 의 오목한 부분(27b)의 내부 표면과 상기 제 1 의 게이트 배선층(44)의 표면의 일부분에서 상기 제 1 의 게이트 배선층(44)과 접촉한다. 이로 인해, 상기 소스 전극(31) 및 상기 제 2 의 게이트 배선층(45) 모두와 적절한 접촉 면적이 형성된다.
또한, 상기 층간 절연층(30)이 상기 에피택셜층(23)의 이온 에칭에 앞서 습식 에칭에 의해 오버에칭되기 때문에, 상기 필드 산화막(43)은, 상기 층간 절연층(30)이 상기 에피택셜층(23)의 이온에칭 후에 오버에칭되는 경우와 달리, 상기 제 1 게이트 배선층(44) 밑에 오버에칭되거나 사이드에칭(side-etching)되지 않는다. 따라서, 상기 필드 산화막(43)이 너무 얇아 불안정해지고, 최악의 경우, 상기 제 2 의 게이트 배선층(45)이 상기 반도체 영역(21)과 단락되는 문제가 발생하지 않는다.
상기 언급한 실시예에서, 상기 소스 및 드레인 영역(25 및 26)은 N형이고, 상기 베이스 영역(24)은 P형이다. 그러나, 도전형이 반대라도 가능함에 유의해야 한다. 즉, 상기 소스 및 드레인 영역(25 및 26)이 P형이고, 상기 베이스 영역(24)이 N형일 수도 있다.
마찬가지로, 비록 상기 반도체 기판(22)이 상기 언급한 실시예에서는 N형이지만, P형이라도 상관없고, 그 경우, P형 반도체 기판은 도전형 변조형 MOSFET에 사용될 수 있다.
비록 상기 언급한 실시예의 상기 반도체 영역(21)이 상기 반도체 기판(22)과 상기 에피택셜층(23)으로 구성되었지만, 상기 반도체 영역(21)은 단지 반도체 기판(22)만으로 구성될 수도 있고, 그 경우, 상기 드레인 영역과, 상기 베이스 영역(24)과, 상기 소스 영역(25)은 모두 상기 반도체 기판(22) 상에 형성된다.
본 발명에 따르면, 상기 소스 전극 및 상기 제 2 의 게이트 배선층이 다른 부분과 접촉하여 오목한 부분을 형성하는 단계에서, 상기 층간 절연막은 져스트에칭하고 이어서 오버에칭하여 그 안에 접촉 홀을 형성하고, 계속해서 상기 에피택셜층 및 상기 제 2 의 게이트 배선층을 이온 에칭하여, 상기 레지스트 패턴을 마스크로 이용하여 상기 제 1 및 제 2 의 오목한 부분을 형성한다. 따라서, 포토리소그래피를 실행하는 단계를 더 포함하지 않고서, 상기 소스 전극 및 상기 제 2 게이트 배선층이 다른 부분과 접촉할 수 있게 된다.
또한, 상기 소스 전극은, 상기 제 1 의 오목한 부분의 내부 표면 및 상기 소스 영역의 표면의 일부분에서 상기 소스 및 베이스 영역과 접촉한다. 상기 제 2 의 게이트 배선층은, 상기 제 2 의 오목한 부분의 내부 표면 및 상기 제 1 의 게이트 배선층의 표면의 일부분에서 상기 제 1 의 게이트 배선층과 접촉한다. 이로 인해, 상기 소스 전극 및 상기 제 2 의 게이트 배선층 모두와 적절한 접촉 면적을 형성할 수 있다. 따라서, 상기 접촉 면적이 증가하고, 전기적 접속이 안정적이 된다.
나아가, 상기 제 1 의 게이트 배선층 아래에 위치한 상기 필드 산화막은, 상기 절연층이 습식 에칭으로 오버에칭될 때, 에칭되지 않는다. 그러므로, 상기 제 2 의 게이트 배선층 및 상기 반도체 영역이 그 사이가 단락되지 않을 수 있고, 상기 필드 산화막이 너무 얇아지는 것을 방지할 수 있다.
Claims (14)
- (a) 드레인 영역(26)과, 상기 드레인 영역(26)의 표면에 형성된 베이스 영역(24)과, 상기 베이스 영역(24)의 표면에 형성된 소스 영역(25)을 포함하는 반도체 영역(21)에서, 제 1 의 오목한 부분(27a)이 상기 소스 영역(25)을 통해 형성되고 상기 베이스 영역(24)의 중간 깊이에 도달하는, 상기 반도체 영역(21)과,(b) 상기 소스 영역(25)의 노출된 표면을 부분적으로 덮으면서, 상기 베이스 영역(24)의 노출된 표면을 전체적으로 덮고, 상기 드레인 영역(26)의 노출된 표면을 부분적으로 덮는 게이트 절연막(28)과,(c) 상기 게이트 절연막(28) 상에 형성된 게이트 전극(29)을 포함하는, 절연 게이트형 반도체 장치에 있어서,상기 반도체 영역(21)은 셀 영역(A)과 필드 영역(B)으로 정의되고, 상기 셀 영역(A)은 상기 드레인 영역(26)과, 상기 베이스 영역(24)과, 상기 소스 영역(25)을 포함하며, 상기 반도체 장치가,(d) 상기 필드 영역(B)의 반도체 영역(21) 상에 형성된 필드 절연막(43)과,(e) 상기 필드 절연막(43) 상에 상기 게이트 전극(29)과 전기적으로 접속되어 형성된 제 1 의 게이트 배선층(44)으로서, 제 2 의 오목한 부분(27b)으로 형성된 상기 제 1 의 게이트 배선층(44)과,(f) 상기 게이트 전극(29)과는 전기적으로 절연되나, 상기 제 1 의 오목한 부분(27a)의 내부 표면 및 상기 베이스 영역(24)의 표면의 일부분과는 전기적으로 접속된 소스 전극(31)과,(g) 상기 제 2 의 오목한 부분(27b)의 내부 표면 및 상기 제 1 의 게이트 배선층(44)의 표면 일부와는 전기적으로 접속된 제 2 의 게이트 배선층(45)을 더 포함하는 것을 특징으로 하는 절연 게이트형 반도체 장치.
- 제 1 항에 있어서,상기 반도체 영역(21)은, 반도체 기판(22)과, 상기 반도체 기판(22)의 표면에 형성된 에피택셜층(23)을 포함하고,상기 에피택셜층(23)은 상기 셀 영역(A)과, 상기 필드 영역(B)으로 구성되며,상기 셀 영역(A)은 상기 드레인 영역(26)과, 상기 베이스 영역(24)과, 상기 소스 영역(25)을 포함하는, 절연 게이트형 반도체 장치.
- 제 1 항 또는 제 2 항에 있어서, 상기 제 2 의 오목한 부분(27b)은, 상기 제 1 의 게이트 배선층(44)을 통과하여, 상기 필드 절연막(43)의 중간 깊이에 도달하는 절연 게이트형 반도체 장치.
- 제 1 항 또는 제 2 항에 있어서, 상기 게이트 절연막(28) 및 상기 필드 절연막(43)은 동일한 물질로 구성된 절연 게이트형 반도체 장치.
- 제 1 항 또는 제 2 항에 있어서, 상기 제 1 의 게이트 배선층(44)은 폴리실리콘으로 구성된 절연 게이트형 반도체 장치.
- 제 1 항 또는 제 2 항에 있어서, 상기 드레인 영역(26)은 낮은 불순물 농도로 도핑되고, 상기 소스 영역(25)은 높은 불순물 농도로 도핑된 절연 게이트형 반도체 장치.
- (a) 셀 영역(A)의 반도체 영역(21)의 표면에 베이스 영역(24)을 형성하고, 상기 베이스 영역(24)의 표면에 소스 영역(25)을 형성하고, 상기 셀 영역(A)의 반도체 영역(21) 상에 게이트 절연막(28)을 형성하고, 필드 영역(B)의 상기 반도체 영역(21) 상에 필드 절연막(43)을 형성하고, 상기 게이트 절연막(28) 상에 게이트 전극(29)을 형성하고, 상기 게이트 전극(29)과 전기적으로 접속된 상기 필드 절연막(43) 상에 제 1 의 게이트 배선층(44)을 형성하는 단계와,(b) 상기 반도체 영역(21) 상에 층간 절연막(30)을 형성하는 단계와,(c) 포토레지스트막(47)이 상기 소스 영역(25) 및 상기 제 1 의 게이트 배선층(44) 상에 개구를 갖는 방법으로, 상기 층간 절연막(30) 상에 상기 포토레지스트막(47)을 형성하는 단계와,(d) 마스크로 사용되는 포토레지스트막(47)으로 상기 층간 절연막(30)을 습식 에칭하여, 상기 소스 영역(25) 및 상기 제 1 의 게이트 배선층(44)을 노출시키는 단계와,(e) 마스크로 사용되는 상기 포토레지스트막(47)으로 상기 노출된 소스 영역(25)을 이온 에칭하여, 상기 소스 영역(25)을 통과하고, 상기 베이스 영역(24)의 중간 깊이에 도달하는 제 1 의 오목한 부분(27a)을 형성하는 단계와,(f) 마스크로 사용되는 상기 포토레지스트막(47)으로 상기 노출된 제 1 의 게이트 배선층(44)을 이온 에칭하여, 상기 제 1 의 게이트 배선층(44)에 제 2 의 오목한 부분(27b)을 형성하는 단계와,(g) 상기 소스 영역(25)의 표면에서 상기 소스 영역(25)과 접촉하고, 상기 제 1 의 오목한 부분(27a)의 내부 표면에서 상기 소스 영역 및 베이스 영역(25, 24)과 접촉하는 소스 전극(31)을 형성하는 단계와,(h) 상기 제 1 의 게이트 배선층(44)의 표면 및 상기 제 2 의 오목한 부분(27b)의 내부 표면에서 상기 제 1 의 게이트 배선층(44)과 접촉하는 제 2 의 게이트 배선층(45)을 형성하는 단계를 포함하는 절연 게이트형 반도체 장치 제조 방법.
- 제 7 항에 있어서, 상기 단계 (d)는,(d-1) 마스크로 사용되는포토레지스트막(47)으로 상기 층간 절연막(30)을 오버에칭(over-etching)하여, 상기 소스 영역(25)의 노출된 면적이 상기 개구(46a)의 면적보다 넓도록 하는 단계와,(d-2) 마스크로 사용되는 상기 포토레지스트막(47)으로 상기 층간 절연막(30)을 오버에칭하여, 상기 제 1 의 게이트 배선층(44)의 노출된 면적이 상기 개구(46b)의 면적보다 넓도록 하는 단계를 포함하는 절연 게이트형 반도체 장치 제조 방법.
- 제 8 항에 있어서, 상기 단계(d-1) 및 단계(d-2)는 동시에 행해지는 절연 게이트형 반도체 장치 제조 방법.
- 제 7 항 내지 제 9 항 중 어느 한 항에 있어서, 상기 게이트 전극(29) 및 상기 제 1 의 게이트 배선층(44)은 동시에 형성되는 절연 게이트형 반도체 장치 제조 방법.
- 제 7 항 내지 제 9 항 중 어느 한 항에 있어서, 상기 제 1 및 제 2 의 오목한 부분(27a, 27b)은 동시에 형성되는 절연 게이트형 반도체 장치 제조 방법.
- 제 7 항 내지 제 9 항 중 어느 한 항에 있어서, 상기 제 2 의 오목한 부분(27b)은, 상기 제 1 의 게이트 배선층(44)을 통과하고, 상기 필드 절연막(43)의 중간 깊이에 도달하도록 형성되는 절연 게이트형 반도체 장치 제조 방법.
- 제 7 항 내지 제 9 항 중 어느 한 항에 있어서, 상기 게이트 전극(29) 및 상기 제 2 의 게이트 배선층(45)은 동시에 형성되는 절연 게이트형 반도체 장치 제조 방법.
- 제 7 항 내지 제 9 항 중 어느 한 항에 있어서, 상기 에피택셜층(23)이 상기 베이스 및 소스 영역(24, 25)을 포함하고, 상기 에피택셜층(23) 중 상기 베이스 및 소스 영역(24, 25) 외의 영역에 상기 드레인 영역(26)을 구성하도록, 상기 반도체 영역(21)에 에피택셜층(23)을 형성하는 단계를 더 포함하는 절연 게이트형 반도체 장치 제조 방법.
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Families Citing this family (6)
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| JP2009088440A (ja) * | 2007-10-03 | 2009-04-23 | Oki Semiconductor Co Ltd | 半導体装置及びその製造方法 |
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Family Cites Families (12)
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| DE3016749A1 (de) * | 1980-04-30 | 1981-11-05 | Siemens AG, 1000 Berlin und 8000 München | Kontakt fuer mis-halbleiterbauelement und verfahren zu seiner herstellung |
| US4423547A (en) * | 1981-06-01 | 1984-01-03 | International Business Machines Corporation | Method for forming dense multilevel interconnection metallurgy for semiconductor devices |
| DE3402867A1 (de) * | 1984-01-27 | 1985-08-01 | Siemens AG, 1000 Berlin und 8000 München | Halbleiterbauelement mit kontaktloch |
| US4853341A (en) * | 1987-03-25 | 1989-08-01 | Mitsubishi Denki Kabushiki Kaisha | Process for forming electrodes for semiconductor devices using focused ion beams |
| US4902377A (en) * | 1989-05-23 | 1990-02-20 | Motorola, Inc. | Sloped contact etch process |
| JPH04314365A (ja) * | 1991-04-12 | 1992-11-05 | Fuji Electric Co Ltd | Ｍｏｓ型トランジスタ |
| US5304837A (en) * | 1992-01-08 | 1994-04-19 | Siemens Aktiengesellschaft | Monolithically integrated temperature sensor for power semiconductor components |
| KR940010197A (ko) * | 1992-10-13 | 1994-05-24 | 김광호 | 반도체 장치의 제조방법 |
| JP3069468B2 (ja) * | 1993-06-14 | 2000-07-24 | 株式会社東芝 | 半導体装置の製造方法 |
| DE4328474C2 (de) * | 1993-08-24 | 1996-09-12 | Gold Star Electronics | Mehrschichtverbindungsstruktur für eine Halbleitereinrichtung |
| JP3412332B2 (ja) * | 1995-04-26 | 2003-06-03 | 株式会社デンソー | 半導体装置 |
| DE19548060A1 (de) * | 1995-12-21 | 1997-06-26 | Siemens Ag | Durch Feldeffekt steuerbares Leistungs-Halbleiterbauelement mit Temperatursensor |
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