KR100268883B1 - 반도체 소자의 테스트 패턴 - Google Patents
반도체 소자의 테스트 패턴 Download PDFInfo
- Publication number
- KR100268883B1 KR100268883B1 KR1019980039497A KR19980039497A KR100268883B1 KR 100268883 B1 KR100268883 B1 KR 100268883B1 KR 1019980039497 A KR1019980039497 A KR 1019980039497A KR 19980039497 A KR19980039497 A KR 19980039497A KR 100268883 B1 KR100268883 B1 KR 100268883B1
- Authority
- KR
- South Korea
- Prior art keywords
- metal
- metal pad
- semiconductor device
- test pattern
- pad
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
- H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
- H01L22/32—Additional lead-in metallisation on a device or substrate, e.g. additional pads or pad portions, lines in the scribe line, sacrificed conductors
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
본 발명은 메탈 에치(Metal Etch) 공정에 의한 플라즈마 차아징 데미지(Plasma Charging Damage)의 정확한 평가에 적당하도록 한 반도체 소자의 테스트 패턴에 관한 것으로서, 복수개의 비아 콘택들과 메탈 안테나 역할을 하는 메탈 바들을 가지고 매트릭스 형태로 형성되는 제 1 메탈 패드와, 상기 제 1 메탈 패드를 감싸면서 형성되는 제 2 메탈 패드와, 상기 제 2 메탈 패드의 외부에 구성되며 상기 제 1 메탈 패드에 게이트가 연결되는 MOSFET와, 상기 제 2 메탈 패드에 비아 콘택을 통해 연결되는 보호 다이오드를 포함하여 구성됨을 특징으로 한다.
Description
본 발명은 반도체 소자에 관한 것으로, 특히 메탈 에치(Metal Etch) 공정에 의한 플라즈마 차아징 데미지(Plasma Charging Damage)의 정확한 평가에 적당한 반도체 소자의 테스트 패턴(Test Pattern)에 관한 것이다.
이하, 첨부된 도면을 참고하여 종래의 반도체 소자의 테스트 패턴을 설명하면 다음과 같다.
도 1은 종래의 반도체 소자의 테스트 패턴을 나타낸 구조단면도이다.
도 1에 도시한 바와 같이, 매트릭스 형태로 제 1 메탈 패드(11)가 형성되어 있고, 상기 제 1 메탈 패드(11)의 내의 복수개의 비아 콘택(12)을 갖으면서 제 2 메탈 패드(13)가 형성되어 있으며, 상기 제 1 메탈 패드(11)의 외부에 상기 제 2 메탈 패드(13)에 게이트(14)가 연결되도록 MOSFET(15)가 형성되어 있고, 상기 MOSFET(15)의 게이트(14)에 일방향으로 일정한 간격을 갖는 제 1 메탈 안테나(16)가 연결되어 있으며, 상기 제 1 메탈 패드(11) 또는 제 2 메탈 패드(13)에 보호 다이오드(17)가 연결되어 있다.
한편, 미설명 부호 18은 액티브 영역이고, 19는 콘택영역이며, 20은 비아 및 콘택영역이다.
여기서 상기 보호 다이오드(17)는 제 2 메탈 패드(13) 공정에서의 메탈 에치에 의한 플라즈마 차아징 데미지를 방지할 목적으로 제 1 메탈 패드(11) 또는 제 2 메탈 패드(13)에 연결되어 있다.
그리고 제 1 메탈 패드(11)의 에치 공정에 의한 플라즈마 차아징 데미지 효과를 방지할 목적으로 제 1 메탈 패드(11)는 MOSFET(15)의 게이트(14)에 연결되어 있지 않고 제 2 메탈 패드(13)만 MOSFET(15)의 게이트(14)와 연결되어 있다.
상기와 같이 구성된 종래 기술의 반도체 소자의 테스트 패턴에서 제 1 메탈 에치 공정에서 발생하는 플라즈마 차아징 데미지는 제 1 메탈 안테나(16)의 구조(면적 및 길이)에 의존하여 MOSFET(15)의 게이트(14)에 데미지를 준다.
한편, IMD(Inter Metal Directic) 공정에서 발생하는 플라즈마 차아징 데미지도 제 1 메탈 안테나(16)를 통하여 MOSFET(15)의 게이트(14)에 데미지를 준다.
그리고 제 2 메탈 패드(13) 공정에서 발생하는 플라즈마 차아징 데미지는 보호 다이오드(17)에 의하여 게이트(14)에 영향을 주지 않는다.
따라서 종래는 제 1 메탈 에치 공정 및 IMD 공정에서 발생하는 누적된 플라즈마 차아징 데미지를 평가할 수 있다.
그러나 상기와 같은 종래의 반도체 소자의 테스트 패턴에 있어서 다음과 같은 문제점이 있었다.
첫째, 제 1 메탈 패드는 게이트에 연결되지 않기 때문에 최소한 제 2 메탈 에치 공정까지 공정을 진행한 후에야 MOSFET의 게이트에 대한 평가를 할 수 있다.
둘째, 제 2 메탈 에치 공정까지 공정을 진행해야 하므로 제 1 메탈 에치 뿐만 아니라 IMD 공정에 의한 플라즈마 차아징 데미지까지 게이트에 누적된다.
따라서 상기 두 가지의 문제로 인하여 플라즈마 차아징 데미지를 분리하여 평가할 수 없다.
본 발명은 상기와 같은 문제점을 해결하기 위한 안출한 것으로 메탈 에치 공정에 의한 플라즈마 차아징 데미지의 정확한 평가에 적당하도록 한 반도체 소자의 테스트 패턴을 제공하는데 그 목적이 있다.
도 1은 종래의 반도체 소자의 테스트 패턴을 나타낸 구조단면도
도 2는 본 발명에 의한 반도체 소자의 테스트 패턴을 나타낸 구조단면도
도면의 주요부분에 대한 부호의 설명
21 : 비아 콘택 22 : 메탈 바
23 : 제 1 메탈 패드 24 : 제 2 메탈 패드
25 : 게이트 26 : MOSFET
27 : 보호 다이오드 28 : 액티브영역
29 : 콘택영역 30 : 비아 및 콘택영역
상기와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 테스트 패턴은 복수개의 비아 콘택들과 메탈 안테나 역할을 하는 메탈 바들을 가지고 매트릭스 형태로 형성되는 제 1 메탈 패드와, 상기 제 1 메탈 패드를 감싸면서 형성되는 제 2 메탈 패드와, 상기 제 2 메탈 패드의 외부에 구성되며 상기 제 1 메탈 패드에 게이트가 연결되는 MOSFET와, 상기 제 2 메탈 패드에 비아 콘택을 통해 연결되는 보호 다이오드를 포함하여 구성됨을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 의한 반도체 소자의 테스트 패턴을 상세히 설명하면 다음과 같다.
도 2는 본 발명에 의한 반도체 소자의 테스트 패턴을 나타낸 구조단면도이다.
도 2에 도시한 바와 같이, 복수개의 비아 콘택(21)과 메탈 안테나 역할을 하는 메탈 바(22)를 갖으면서 매트릭스 형태로 제 1 메탈 패드(23)가 형성되어 있고, 상기 제 1 메탈 패드(23)를 감싸면서 제 2 메탈 패드(24)가 형성되어 있으며, 상기 제 2 메탈 패드(24)의 외부에 형성되며 상기 제 1 메탈 패드(23)에 게이트(25)가 연결되는 MOSFET(26)가 형성되어 있고, 상기 제 2 메탈 패드(24)에 비아 콘택을 통해 보호 다이오드(27)가 연결되어 있다.
여기서 미설명 부호 28은 액티브영역이고, 29는 콘택영역이며, 30은 비아 및 콘택영역이다.
상기와 같이 구성된 테스트 패턴은 제 1 메탈 에치공정에서 발생하는 플라즈마 차아징 데미지는 메탈 안테나 역할을 할 수 있도록 복수개의 메탈 바(22)로 이루어진 제 1 메탈 패드(23)를 통하여 게이트(25)에 데미지를 준다.(이때 보호 다이오드(27)는 제 1 메탈 패드(23)에 연결이 되지 않는다).
따라서 제 1 메탈 공정까지 진행한 후에 MOSFET(26)의 게이트(25)를 평가할 수 있는 데, 복수개의 메탈 바(22)로 이루어진 제 1 메탈 패드(23)에 프로브 팁(Probe Tip)을 접촉하였을 때 프로브 팁은 메탈 바(22) 사이의 거리에 비하여 굵기 때문에 제 1 메탈 패드(23)와 프로브 팁은 아주 작은 저항의 콘택을 형성할 수 있다.
즉, 상기 제 1 메탈 패드(23)는 평판모양의 기존 메탈 패드와 큰 차이 없이 패드로서의 역할을 할 수가 있다.
그러므로 제 1 메탈 공정까지만 진행한 경우에는 제 1 메탈 에치에 의한 플라즈마 차아징 데미지만을 평가할 수 있다.
한편, 제 2 메탈 공정까지 진행된 경우에는 제 1 메탈 패드(23)가 보호 다이오드(27)가 부착된 제 2 메탈 패드(24)에 연결되며 이때에는 제 1 메탈 에치 공정 및 IMD 공정에 의한 플라즈마 차아징 데미지의 누적을 평가할 수 있다.
이상에서 설명한 바와 같이 본 발명에 의한 반도체 소자의 테스트 패턴에 있어서 다음과 같은 효과가 있다.
첫째, 제 1 메탈 에치공정까지만 진행한 후에도 메탈 에치에 의한 플라즈마 차아징 데미지를 평가할 수 있다.
둘째, 제 1 메탈 에치 공정까지만 진행하고 게이트를 평가할 경우 제 1 메탈 에치 공정만에 의한 플라즈마 차아징 데미지를 정확하게 측정할 수 있다.
셋째, 제 2 메탈 이후 공정까지 진행하고 게이트를 평가할 경우 제 1 메탈 에치 공정 및 IMD 공정에 의한 플라즈마 차아징 데미지에 의한 누적효과를 평가할 수 있다.
Claims (1)
- 복수개의 비아 콘택들과 메탈 안테나 역할을 하는 메탈 바들을 가지고 매트릭스 형태로 형성되는 제 1 메탈 패드와,상기 제 1 메탈 패드를 감싸면서 형성되는 제 2 메탈 패드와,상기 제 2 메탈 패드의 외부에 구성되며 상기 제 1 메탈 패드에 게이트가 연결되는 MOSFET와,상기 제 2 메탈 패드에 비아 콘택을 통해 연결되는 보호 다이오드를 포함하여 구성됨을 특징으로 하는 반도체 소자의 테스트 패턴.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980039497A KR100268883B1 (ko) | 1998-09-23 | 1998-09-23 | 반도체 소자의 테스트 패턴 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980039497A KR100268883B1 (ko) | 1998-09-23 | 1998-09-23 | 반도체 소자의 테스트 패턴 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20000020749A KR20000020749A (ko) | 2000-04-15 |
| KR100268883B1 true KR100268883B1 (ko) | 2000-12-01 |
Family
ID=19551657
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980039497A KR100268883B1 (ko) | 1998-09-23 | 1998-09-23 | 반도체 소자의 테스트 패턴 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100268883B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102945843A (zh) * | 2012-11-30 | 2013-02-27 | 上海宏力半导体制造有限公司 | 检测结构和电阻测量方法 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20160082492A (ko) | 2016-02-29 | 2016-07-08 | 주식회사 드림오피스 | 터치펜 팁 및 펜슬심 깎기용 펜슬 뚜껑을 구비한 터치펜슬 |
| KR101760452B1 (ko) | 2016-11-17 | 2017-07-21 | 주식회사 드림오피스 | 터치펜 팁 및 펜슬심 깎기용의 터치펜슬 뚜껑을 구비한 터치펜슬 |
| KR101728794B1 (ko) | 2016-11-17 | 2017-04-20 | 주식회사 드림오피스 | 터치펜 팁 및 펜슬심 깎기용의 터치펜슬 뚜껑을 구비한 터치펜슬 |
-
1998
- 1998-09-23 KR KR1019980039497A patent/KR100268883B1/ko not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102945843A (zh) * | 2012-11-30 | 2013-02-27 | 上海宏力半导体制造有限公司 | 检测结构和电阻测量方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20000020749A (ko) | 2000-04-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8610256B2 (en) | Device for detecting an attack against an integrated circuit | |
| KR100268883B1 (ko) | 반도체 소자의 테스트 패턴 | |
| CN110957329B (zh) | 显示模组及显示模组的制作方法 | |
| KR100454833B1 (ko) | 반도체 장치의 패키지 | |
| JP2007335550A (ja) | 半導体装置 | |
| CN101896827A (zh) | 用于钝化完整性测试的嵌入式结构 | |
| JP2008047643A (ja) | 半導体装置 | |
| US20230036268A1 (en) | Probe and probe card device | |
| KR100275964B1 (ko) | 반도체장치의 테스트 패턴 | |
| KR100301794B1 (ko) | 트랜지스터의 소스/드레인간 저항 측정용 테스트 패턴 | |
| KR100664786B1 (ko) | 플라즈마 유도전하에 의한 게이트 옥사이드의 손상을평가하기 위한 테스트 패턴의 제조방법 | |
| KR19990005876A (ko) | 반도체 소자의 테스트 패드 형성 방법 | |
| KR0140816B1 (ko) | 필드 반전을 측정하기 위한 테스트 패턴 | |
| KR100370956B1 (ko) | 누설전류 측정용 테스트 패턴 | |
| KR100440071B1 (ko) | 반도체 소자의 테스트 패턴 | |
| RU2186438C1 (ru) | Интегральный преобразователь давления | |
| KR20000043552A (ko) | 반도체 소자의 오버레이 측정패턴 | |
| KR100293711B1 (ko) | 미세 게이트 선폭을 갖는 모스트랜지스터의 특성검사를 위한 모스트랜지스터 테스트 패턴을 구비하는 반도체 장치 | |
| KR100549271B1 (ko) | 정전용량 정밀 측정용 척 노이즈 제거방법 | |
| JPH04152634A (ja) | 半導体集積回路装置 | |
| KR100209727B1 (ko) | 반도체 소자의 금속층 식각모니터 방법 | |
| KR20000026566A (ko) | 반도체 디바이스 및 그 제조 방법 | |
| KR100683385B1 (ko) | 반도체 소자 결함 모니터링 복합 패턴 | |
| JP3077594B2 (ja) | 半導体装置用プロ−ブカ−ド | |
| KR20140106833A (ko) | 프로브 카드를 이용한 반도체 소자의 테스트 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20090624 Year of fee payment: 10 |
|
| LAPS | Lapse due to unpaid annual fee |