KR100268625B1 - 디지틀 데이타 에러 교정 장치 및 디지틀 동기 검출 장치 - Google Patents

디지틀 데이타 에러 교정 장치 및 디지틀 동기 검출 장치 Download PDF

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Abstract

본 발명은 에러 교정 능력이 디지틀 변조 코드가 디코드될 시에 디지틀 신호 전송 시스템에서 상당히 개선 될 수 있는 디지틀 데이타 에러 교정 장치에 관한 것이다.
최소 거리 디코딩 방법에서, 디지틀 변조 코드에 대한 같은 최소 햄밍 거리를 가진 다수의 기준 샘플이 에러가 각 비트에서 발생하는 가능성에 의해 존재할 시에, 각 비트는 가중되고, 입력 샘플로부터 최소 거리를 가진 기준 샘플은 에러를 교정하도록 다수의 기준 샘플로부터 선택된다.
더우기, 본 발명은 동기 패턴을 검출하기 위한 능력이 의사 동기 신호가 발생하는 가능성을 약화시키지 않고 상당히 개선될 수 있는 디지틀 동기 검출 장치에 관한 것이다.
예정된 사이클의 검출 구간은 동기 패턴과 디지틀 변조 코드 사이의 햄밍 거리가 검출 윈도우 신호 발생 회로(40)에 의해 K 보다 큰 예정된 사이클의 동기 패턴에서 세트되고, 동기 패턴의 (K-1) 비트 에러는 이런 검출 구간동안 교정 될 수 있다.

Description

디지틀 데이타 에러 교정 장치 및 디지틀 동기 검출 장치
제1도는 햄밍 거리(Hamming distance)를 설명하는 개념도.
제2도는 에러 발생을 설명하는 개념도.
제3도는 일례의 전송 포맷을 설명하는 개념도.
제4도는 동기 에러의 발생을 설명하는 개념도.
제5도는 본 발명에 따른 디지틀 데이타 에러 교정 장치의 제 1 실시예의 전체 배치를 도시한 블럭도.
제6도는 본 발명의 디지틀 데이타 에러 교정 장치가 디지틀 비디오 테이프 레코더(즉, 디지틀 VTR)에 적용되는 제 1 실시예의 주요부의 배치를 도시한 기능 블럭도.
제7도는 본 발명의 제 1 실시예의 주요부의 동작을 설명 하는데에 참조된 플로우챠트.
제8도는 에러가 일어나는 가능성을 측정하는 방법을 설명한 블럭도.
제9a도 내지 제9e도는 제각기 에러가 전송 시스템내에서 일어나는 가능성을 설명하는데에 참조된 신호의 파형도.
제10a도 및 제10b도는 제각기 에러 가능성의 패턴 의존성을 설명하는데 참조된 신호 파형도.
제11도는 본 발명의 제 2 실시예를 도시한 블럭도.
제12도는 본 발명의 디지틀 동기 검출 장치가 디지틀 비디오 테이프 레코더에 적용되는 제 2 실시예의 주요부의 전체 배치를 도시한 블럭도.
제13a도 내지 제13f도는 제각기 본 발명의 제 2 실시예에 따른 디지틀 동기 검출 장치의 동작을 설명하는 타이밍챠트.
〈도면의 주요부분에 대한 부호의 설명〉
10 : 기록 시스템 12 : A/D 변환기
13 : 데이타 발생 회로 25 : 동기 검출 회로
30 : 에러 교정 회로 141 : 카운터
[발명의 배경]
[발명이 속하는 기술분야]
본 발명은 디지틀 데이타에 대한 에러 교정 장치 및 디지틀 동기 검출 장치에 관한 것이다.
[종래기술의 설명]
통상적으로, 디지틀 정보가 전송될 때 전송 라인에서 일어나는 에러는 검출 되어 교정된다.
코딩 이론에 따르면, 에러 교정을 위한 기본 이론은 코드 워드(심볼 시퀀스) 사이의 햄밍 거리가 크다는 것이다.
대응 위치에서 같은 길이의 두 심볼 시퀀스 U 및 V 상에 위치된 심볼쌍 중에서, 서로 다른 쌍의 숫자를 심볼 시퀀스 U와 V의 햄밍 거리라 부른다. 햄밍 거리는 dH(U, V)로서 표시된다. 햄밍 거리는 때때로 아래에서 기술되는 간단한 거리로 언급된다.
모든 코드 워드의 길이가 유한하고 같은 블럭 코드에서, 서로 다른 코드 워드 사이의 햄밍 거리의 최소값은 최소 (햄밍) 거리라 부른다. 이런 최소 (햄밍) 거리는 dmin로 표시된다.
첨부된 도면의 제 1 도에 도시된 바와 같이, 코드 워드 Ci, Cj로부터 t보다 작은 거리를 가진 각각의 심볼 시퀀스 세트는 개념적으로 제각기 반경 t 및 중심 Ci및 Cj을 가진 원형에 의해 표시된다. 상기 세트는 아래의 조건이 설정될 시에 공통부를 갖지 않는다.
dmin 2t+1
e(t) 에러가 전송 라인에서 일어날 경우, 이때 블럭 코드의 코드 워드 Ci가 전송되고, 코드 워드 r가 수신될시에, e는 아래와 같이 표시된다.
e=dH(Ci, r)t
이 때, 아래의 조건이 코드 워드 Ci와 다른 임의 코드 워드 Cj에 대해 설정된다.
dH(Ci, r)〈t
dH(x, r)t를 충족하는 코드 워드 x가 수신된 워드 r에 대해 전송됨이 결정될 경우, t 에러(t-중복(fold)) 보다 작은 에러는 철저히 교정될 수 있다.
dmin이 2t2+1보다 큰 코드 워드는 t1폴드의 에러를 교정할 수 있고, t1및 t2폴드의 에러를 검출할 수 있다.
종래의 디지틀 신호의 자기 기록에서, 전자기 특성들을 고려하면, 원래의 데이터는 8-10 변환된 변조 코드, 8-14 변조 코드 또는 최소한 동일한 극성의 약간의 DC 성분 및 약간의 연속 비트들을 갖는 변조 코드와 같은 적당한 변조 코드들로 변환된 후 기록된다.
보통, 변조 코드에서, 예정된 변조 법칙(rule)에 따르면, 모든 입력 데이타 시퀀스에 대응하는 샘플 데이타는 표로서 ROM(read only memory) 내에 저장된다.
만약 주로 재생 중에 전자기 시스템 내에서 발생되는 에러들로 인해 ROM 테이블 내에 포함되지 않은 부정확한 샘플 데이터가 변조 법칙을 벗어나 얻어진다면, ROM 테이블 상의 모든 샘플에 의해 상기 샘플과 기준 샘플 사이의 햄밍 거리는 one-to-one 형식으로 기준 샘플과의 부정확한 샘플의 비교로 계산된다. 부정확한 샘플은 햄밍 거리가 기준 샘플에 가장 근접한 샘플로 디코드된다. 즉, 에러는 최소 거리 디코딩 방법에 따라 교정된다.
디지틀 신호의 자기 기록에서, 코드 워드간의 거리는 일반적으로 전술된 바와같이 변조 코드에 관한 제한으로 짧다.
그때, 만족한 에러 교정 능력이 통상적인 최소 거리 디코딩 방법에 따라 항상 성취될 수 없는 문제점이 있다.
첨부된 도면의 제 2 도에 도시된 바와같이, 부정확한 샘플 데이타 e1, e2, e3가 변조 코드 공간 Rc 외부에 성취될 경우, 부정확한 샘플 데이타 e1는 에러가 교정되도록 변조 코드 공간 Rc 내의 최소 거리를 가진 코드 워드 C2를 포함한다.
그러나, 부정확한 샘플 e2은 에러가 최소 거리 디코딩 방법에 의해 교정될 수 없도록 공간 Rc 내의 두 최소 거리 코드 워드 C4, C5를 포함한다.
재생과 동시에 샘플 Spb="011001001"이 아래표 1에 도시된 3-9 변조를 사용하는 자기 기록 및 재생 시스템내에 성취된다고 추정한다.
샘플 Spb에서, #2 비트만은 표 1에서 원래의 신호 "0"에 대응하는 제 1 행기준 샘플 Sr0="011001101"과 다르고, #3 비트만은 제 2 행 원래의 신호 "1"에 대응하는 기준 샘플 Sr1="011000001"과 다르다.
이 경우에, 재생된 샘플 Spb은 그것과 두 기준 샘플 Sr0, Sr1사이의 햄밍거리[1]를 갖는다. 그래서, 재생된 샘플 Spb은 가장 근접한 샘플을 지정할 수 없고, 에러를 검출할 뿐이다.
디지틀 정보가 전송될 시에, 예정된 패턴의 동기(sync.) 신호는 첨부된 도면의 제 3 도에 도시된 바와같이 프리앰블 PA에 뒤따른 적당한 사이클에서 디지틀 정보 DATA 내에 삽입된다.
상기 동기 신호로서, 모든 디지틀 변조 코드에 대한 햄밍 거리가 큰 패턴의 동기 신호가 선택된다. 아래 표 2 상에 도시된 변조 코드에 대하여, 아래의 동기 패턴 CSY은 2이상의 햄밍 거리를 갖도록 선택된다.
CSY= "00111110"
통상적으로, 동기 패턴은 아래 이유로 에러가 교정되지 않는다.
모든 디지틀 변조 코드에 대한 큰 햄밍 거리를 가진 지정 패턴은 전술된 바와 같이 동기 패턴으로서 선택됨으로써, 동기 패턴내의 에러가 교정될 경우, 디지틀 변조 코드에 대한 동기 패턴의 햄밍 거리는 감소되고, 에러 교정은 무의미하게 된다.
그때, 에러가 동기 패턴 자체에서 일어나는 가능성이 증가되는 문제점이 있다.
더우기, 동기 패턴내의 에러가 강제로 교정될 경우, 디지틀 변조 코드에 관한 햄밍 거리가 작게되면 될수록, 동기 패턴으로서 관계되는 패턴의 수는 더욱 증가된다. 변조 코드가 에러 발생에 의해 동기 패턴으로 변화되는 가능성이 증가되는 문제점, 즉 의사 동기 신호가 일어나는 가능성이 증가되는 문제점이 있다.
교정될 에러 패턴과 변조 코드 사이의 거리가 짧을시에, 의사 동기 신호가 발생하는 가능성은 약화되는 경향이 있다.
상기 동기 패턴 CSY이 1 비트 에러에 의해 아래표 3에 도시된 바와같이 변화될 경우, 표 3에서 "C"에 대응하는 제 3 행 에러 패턴 Cec="00011110"은 표 2에서 원래의 신호 "2"에 대응하는 변조 코드 Cm2="00011100"와 #1 비트에서만 다르다. 더우기, 표 3에서 "g"에 대응하는 제 7 행 에러 패턴 Ceg="00111100"은 표 2에서 "2"에 대응하는 변조 코드 Cm2와 #5비트에서만 다르다.
제 4 도에 도시된 바와같이, 1비트 에러 공간 Re1 내의 에러 패턴 Cec, Ceg과, 변조 코드 공간 Rc 내의 변조 코드 Cm2사이의 햄밍 거리는 [1]이 된다. 1비트 에러 패턴 Cec, Ceg은 이들과 동기 패턴 Csy 사이의 햄밍 거리[1]를 갖는다.
따라서, 각각의 에러 패턴 Cec, Ceg은 그것과 동기 패턴 Csy 사이의 동일 거리와, 변조 코드 Cm2를 가지며, 에러 패턴 Cec, Ceg이 교정될 수 없는 가능성면에서 동일하다.
에러 패턴 Cec, Ceg이 강제로 교정될 경우, 의사 동기 신호가 발생하는 가능성은 약화된다.
[발명의 목적 및 개요]
따라서, 본 발명의 일반적인 목적은 전술된 종래 기술의 결점이 해소될 수 있는 개선된 디지틀 데이타 에러 교정 장치를 제공하는 것이다.
본 발명의 다른 일반적인 목적은 전술된 종래 기술의 결점이 해소될 수 있는 개선된 디지틀 동기 검출 장치를 제공하는 것이다.
특히, 본 발명의 목적은 에러 교정 능력이 디지틀 변조 코드가 디코드될 시에 디지틀 신호 전송 시스템내에서 상당히 개선될 수 있는 디지틀 데이타 에러 교정 장치를 제공하는 것이다.
본 발명의 다른 목적은 동기 패턴을 검출하는 능력이 의사 동기 신호가 발생하는 가능성을 낮추지 않고 디지틀 신호 전송 시스템내에서 상당히 개선될 수 있는 디지틀 동기 검출 장치를 제공하는 것이다.
본 발명의 제 1 견지로서, 디지틀 데이타 에러 교정 장치가 제공되는데, 상기 장치는 예정된 전송 시스템을 통해 공급된 입력 데이타 시퀀스 및, 모든 비트에서 입력 데이타 시퀀스의 같은 길이의 한 그룹의 기준 데이타 시퀀스를 비교하는 데이타 시퀀스 비교 수단과, 기준 데이타 시퀀스 및 입력 데이타 시퀀스 사이의 거리가 데이타 시퀀스 비교 수단의 출력에 의해 최소화되는 기준 데이타 시퀀스를 선택하는 데이타 시퀀스 선택 수단을 포함한다. 이런 디지틀 데이타 에러 교정 장치는 에러가 기준 데이타 시퀀스의 그룹의 모든 비트로 예정된 전송 시스템에서 일어나는 가능성에 의해 가중치를 가산하는 가중 수단과, 입력 데이타 시퀀스에 관한 거리가 다수의 기준 데이타 시퀀스에 대응하는 다수의 데이타 시퀀스로부터 최소화되고, 다수의 기준 데이타 시퀀스가 데이타 시퀀스 선택 수단에 의해 선택될 시에 가중 수단에 의해 가중되는 데이타 시퀀스를 선택하는 제 2 데이타 시퀀스 선택 수단을 구비한다. 이와같이 배치된 디지틀 데이타 에러 교정 장치에 따르면, 에러 교정 능력은 디지틀 변조 코드가 디코드될 시에 디지틀 신호 전송 시스템에서 현저히 개선 될 수 있다.
본 발명의 제 2 견지로서, 예정된 사이클에서 일련의 입력 데이타 시퀀스에 삽입된 예정된 패턴의 동기 데이타 시퀀스를 검출하고, 입력 데이타 시퀀스에 관한 거리가 일련의 입력 데이타 시퀀스로부터 K 이상이 되는 디지틀 동기 검출 장치가 제공된다. 이런 디지틀 동기 검출 장치는 예정된 사이클의 검출 윈도우 신호를 발생시키는 검출 윈도우 신호 발생 수단과, 동기 데이타 시퀀스의 (K-1) 비트 에러를 교정 하는 동기 에러 교정 수단을 구비하는데, 상기 동기 데이타 시퀀스는 검출되고, 검출된 동기 데이타 시퀀스의 (K-1) 비트 에러는 검출 윈도우 신호가 발생되는 구간동안 교정된다.
이와 같이 배치된 디지틀 동기 검출 장치에 따르면, 동기 패턴을 검출하는 능력은 의사 동기 신호가 발생하는 가능성을 약화 시키지 않고 현저히 개선될 수 있다.
이하, 첨부된 도면을 참조로 하여 본원 명세서를 더욱 상세히 설명하기로 한다.
디지틀 비디오 테이프 레코더에 적용되는 본 발명의 제 1 실시예에 따른 디지틀 데이타 에러 교정 장치는 제 5 내지 10 도를 참조로 기술된다.
제 5 도는 본 발명의 제 1 실시예의 전체 배치를 도시한 것이다. 제 6 도는 그의 주요부의 배치를 도시한 것이다.
제 5 도에 도시된 바와같이, 일반적으로 참조 번호(10)로 표시된 기록 시스템이 제공된다. 기록 시스템(10)에서, 입력 단자(11)에 인가된 아나로그 비디오 신호등은 아나로그- 디지틀(A/D) 변환기(12) 및, 시스템 포맷에 의한 기록 데이타를 발생시키는 데이타 발생 회로(13)를 통해 공급된다.
디지틀 변조(데이타 변환)회로(14)는 표 1에 도시된 변환 코드가 저장되는 ROM 표를 포함한다. 데이타 발생 회로(13)로부터의 출력은 디지틀 변조(ROM) 회로(14)에 공급된다.
디지틀 변조 회로(14)로부터의 샘플 데이타는 기록 증폭기 (15)를 통해 자기 헤드(1)에 공급되어, 직접 자기 테이프 MT에 기록된다.
일반적으로, 참조 번호(20)로 표시된 재생 시스템에서, 자기 테이프(2)에 의해 자기 테이프 MT 로부터 재생된 RF (무선 주파수) 신호는 재생 증폭기(21) 및 파형 이퀄라이저 회로(22)를 통해 이진 비교 회로(23)에 공급되며, 상기 회로(23)로 부터 샘플 테이타가 재생된다.
이진 비교기(23)로부터의 출력은 PLL(위상-고정 루프) 회로(24) 및 동기 검출 회로(25)에 공급되고, PLL 회로(24)의 출력은 동기 검출 회로(25)에 공급된다.
동기 검출 회로(25)의 출력은 에러 교정 회로(30)에 공급된다. 에러 교정 회로(30)로부터의 교정된 샘플 데이타는 원래의 데이타를 제공하도록 복조되는 디지틀 복조 회로(26)에 공급된다. 이런 원래의 데이타는 출력 단자(27)에 공급된다.
에러 교정 회로(30)의 배치는 아래에 충분히 기술된다.
시스템 제어 회로(40)는 마이크로 프로세서로 형성되고, 디지틀 변조 회로(14), 디지틀 복조 회로(26) 및, 데이타 버스(41)를 통한 에러 교정 회로(30)를 제어한다.
제 6 도에 도시된 바와같이, 일련의 샘플 데이타는 입력 단자(30i)로부터 한 비트씩 ROM(32) 내에 저장된 기준 샘플과 비교되는 에러 교정 회로(30)내의 데이타 시퀀스 비교 수단(31)에 공급된다. 데이타 시퀀스 비교 수단(31)의 출력은 스위치(33)의 이동 가능한 접촉부(33a) 및 고정된 접촉부(33c)를 통해 출력 단자(30o)에 공급되고, 또한 스위치(30)의 고정된 접촉부(33d)를 통해 최소 거리 선택 수단(34)에 공급된다.
최소 거리 선택 수단(34)의 출력은 스위치(35)의 이동 가능한 접촉부 (35a) 및 고정된 접촉부(35s)를 통해 출력 단자 (30o)에 공급되고, 또한 스위치(35)의 고정된 접촉부(35p)를 통해 가중 수단(36)에 공급된다.
가중 수단(36)은 한 비트씩 ROM(37) 내에 저장된 가중 계수를 가진 최소 거리 선택 수단(34)의 출력을 증배하여, 증배된 결과치를 제 2 최소 거리 선택 수단(38)에 공급한다. 가중 계수는 아래에 기술된다.
제 2 최소 거리 선택 수단(38)으로부터의 출력은 스위치(39)의 이동가능한 접촉부(39a) 및 고정된 접촉부(39s)를 통해 출력 단자(30o)에 공급되고, 또한 스위치(39)의 고정 접촉부(39p)를 통해 출력 단자(30e)에 공급된다.
본 발명에 따른 제 1 실시예의 동작은 제 7 내지 10 도를 참조로 아래에 기술된다.
본 발명에 따르면, 에러가 재생된 샘플 데이타를 형성하는 각 비트에서 일어나는 가능성이 각 재생된 샘플의 비트 전이 구간, 즉 비트 패턴의 지속 기간(duration)에 의한 인식에 의해, 에러가 전송 시스템에서 일어나는 가능성은 표 1에 도시된 바와같이 모든 기준 샘플의 모든 비트에 대해 전진하여 계산된다. 그때, 기준 샘플의 각 비트는 에러가 일어나는 가능성에 대응하는 계수를 가중함으로써 가중되어, 명백한 거리가 적당한 에러 교정 능력을 성취하도록 연장될 수 있다.
본 발명의 제 1 실시예에 따르면, 재생된 샘플이 제 7 도의 단계 S11에서 제 6 도의 데이타 시퀀스 비교 수단(31)에 공급될 때, 다음 결정 단계 S12 에서, 재생된 샘플이 ROM(32) 내에 저장된 기준 샘플과 일치하는지의 그 여부가 결정된다. 재생된 샘플이 결정 단계 S12 에서 "예"로 표시되는 바와 같이 기준 샘플과 일치할 경우, 프로세싱은 에러가 없기 때문에 단계 S11 로 복귀한다. 이런 경우에, 스위치(33)는 그 이동 가능한 접촉부(33a)를 고정된 접촉부(33c)에 접속한다.
결정 단계 S12에서 "아니오"가 출력될 경우, 스위치 (33)는 제 6 도에서 설명된 상태로 접속되고, 프로세싱은 다음 결정 단계 S13로 진행한다. 결정 단계 S13 에서, 입력 샘플에 관한 최소 햄밍 거리를 가진 기준 샘플의 수 m가 1과 같거나 2보다 큰지의 그 여부가 제 1 최소 거리 선택 수단(34)에 의해 결정된다.
통상적인 최소 거리 디코딩 방법과 유사하게 제 2 도의 e1으로 도시된 바와 같이 최소 햄밍 거리의 한 기준 샘플이 있을 경우, 이런 기준 샘플은 선택되고, 스위치(35)는 이동 가능한 접촉부(35a)를 고정된 접촉부(35s)에 접속한다. 그래서 최소 거리 선택 수단(34)의 출력은 출력 단자(30o)로 전달되고, 입력 샘플은 단계 S14 에서 에러가 교정된다.
이런 실시예에 따르면, 제 2 도의 e2로 도시된 바와 같이 입력 샘플(m〈2)에 관한 동일한 햄밍 거리를 가진 다수의 기준 샘플이 있을 경우, 스위치(35)는 설명된 상태에서 접속되고, 가중 수단(36)은 단계 S21 에서 각 비트의 에러 가능성에 의해 가중 계수를 가진 다수의 기준 샘플을 형성하는 비트를 증배시킨다.
그때, 가중치된 기준 샘플 및 입력 샘플간의 거리는 제 2 최소 거리 선택 수단(38)에 의해 계산된다. 결정 단계 S22 에서, 입력 샘플에 관한 최소 햄밍 거리를 가진 기준 샘플의 수 n가 1과 같거나 2 보다 큰지의 여부가 결정된다.
최소 햄밍 거리(n=1)를 가진 한 가중된 기준 샘플이 있을 경우, 이런 기준 샘플은 선택되고, 스위치(39)는 설명된 상태에서 접속되어, 입력 샘플내의 에러는 단계 S14에서 교정된다.
그래서, 에러 교정 능력은 상당히 개선될 수 있다.
한편, 최소 햄밍 거리를 가진 다수의 가중된 기준 샘플이 있을 경우, 에러 플래그는 상승되고, 스위치(39)는 이동가능한 접촉부(39a)를 고정된 접촉부(39p)에 접속함으로써, 단계 S23 에서 입력 샘플내의 에러를 검출한다.
에러 확률은, 제 5 도와 유사하게, 기록 증폭기(15), 자기 헤드(1, 2), 테이프 MT, 재생 증폭기(21)로 구성되는 전송 라인을 통해 컴퓨터 CMP로부터 비교기(23)로 전송 되는 공지된 데이타를, 제 8 도에 도시된 바와 같이 디지틀 저장 오실 로스코프 DSS와 같은 어떤 적당한 수단에 의해 최초의 데이타에 따른 에러를 포함하는 수신된 데이타와 비교 함으로써 계산된다.
이런 실시예에 따르면, 각 기준 샘플의 비트 전이 구간은 표 1에 도시된 바와같이 최소 1 비트에서 최대 5 비트 까지의 범위내에 있고, 예를들어 제 9a 내지 9e 도에 도시된 바와같이 표시된다.
에러가 전송 시스템내에서 일어나는 가능성은 각 전이 구간내의 모든 비트에서 P11; P21, P22; P31 내지 P33; P41 내지 P44 및; P51 내지 P55 로서 결정된다.
디지틀 VTR 의 경우에, 제 8 도에서 도시된 상기 측정은 아래 표 4에서 도시된 바와같이 에러 가능성 P11 내지 P55 으로서 아래값을 산출한다.
재생된 샘플은 이진수 비교기(23)에 의해 재생된 RF 신호를 형성함으로써 성취되어, 표 4의 연구는 에러 가능성이 반전된 비트에서 높음을 나타낸다.
자기 기록에 있어서, 기록 파장이 짧으면 짧을수록 재생된 RF 신호의 레벨은 점점 낮아져, 신호-노이즈(S/N)비를 약화시킨다. 그래서, 비트 전이 구간이 짧을 경우, 에러가 일어나는 가능성은 증가된다.
기록 파장이 길 경우, 엣지부내의 지터량(jitter amount)은 증가되고, 에러가 일어나는 가능성은 증가된다.
이런 실시예에 따르면, 상기 에러 가능성 Pij(P11 내지 P55)의 반전수는 원래의 신호 "x"에 대응하는 기준 샘플의 #y 비트의 가중 계수 αxy로서 사용되어, 제 6 도에 도시된 ROM(36) 내에 저장된다.
가중 수단(35)은 이런 가중 계수를 가진 기준 샘플의 각 비트를 증배시킨다.
샘플 Spb="011001001"이 전술된 바와같이 재생과 동시에 성취될 경우, 샘플 Spb은 표 1에서 원래의 신호 "0" 및 "1"에 대응하는 기준샘플 Sr0="011001101" 및 Sr1="011000001"에 관한 #2, #3의 서로 다른 비트를 가지며, 또한 두 기준 샘플 Sr0및 Sr1에 대한 동일한 햄밍 거리[1]를 갖는다.
재생된 샘플 Spb 및 두 기준 샘플 Sr0, Sr1사이의 가중된 햄밍 거리 dwp0 및 dwp1 는 아래와 같이 상당히 다르다.
dwp0 = α02 = 1/P22 = 1 ×107dwp1 = α13 = 1/P53 = 1 ×1012
그래서, 재생된 샘플 Spb 에 가장 근접한 기준 샘플은 Sr0이다.
에러가 두 기준 샘플 Sr0, Sr1의 각 비트에서 일어나는 가능성은 전술된 패턴 의존성에 의해 제각기 제 10a, 10b 도에 도시된 바와같이 된다.
마찬가지로, [2] 이상의 보통 햄밍 거리를 제각기 가진 재생된 샘플 Spb 및 기준 샘플 Sr2내지 Sr7사이의 가중된 햄밍 거리 dwp2 내지 dwp7 는 제각기 아래식(1)로 표시된다.
dwp2 = α25 + α23 = 1/P33 + 1/P42 ≒ 3.3 ×109(1)
dwp3 = α36 + α33 + α31 = 1/P51 + 1/P54 + 1/P21 ≒ 1 ×1010
dwp4 = α45 + α44 + α43 = 1/P43 + 1/P44 + 1/P31 ≒ 3.3 ×109
dwp5 = α57 + α55 + α54 + α53
= 1/P22 + 1/P32 + 1/P33 + 1/P31
≒ 1.4 ×109
dwp6 = α67 + α66 + α64 + α62 + α61
= 1/P42 + 1/P43 + 1/P51 + 1/P53 + 1/P54
≒ 5 ×1012
dwp7 = α77 + α76 + α75 + α74 + α73
= 1/P32 + 1/P33 + 1/P21 + 1/P22 + 1/P31
≒ 1.4 ×109
변조 코드 공간 Rc 외부의 샘플 e2을 부정확하게 하기 위한 최소 거리 코드 C4, C5가 제 2 도에 도시된 바와같이 존재하고, 제각기 표 1에서 원래의 신호 "2" 및 "4"에 대응하는 기준 샘플 Sr2, Sr4이나, 원래의 신호 "5" 및 "7"에 대응하는 기준 샘플 Sr5, Sr7일 경우, 식(1)의 연구는 기준 샘플 쌍 Sr2, Sr4; Sr5, Sr7에 대한 가중된 햄밍 거리 dwp2, dwp4; dwp5, dwp7 이 같게 됨을 알려준다. 따라서, 에러는 제 7 도의 단계 S23에서 도시된 바와같이 검출된다.
가중 계수 ROM 및 가중 계산 회로가 제각기 간략화를 위해 전술된 바와같이 제공될 동안, 본 발명은 여기에 제한되지 않고, 변조 코드 공간 외부의 모든 데이타에 대해 계산함으로써 전진하여 판단되는 값은 디지틀 복조 ROM 내에 저장될 수 있다.
3-9 변환이 간략화를 위해 예로서 기술될 동안, 본 발명은 여기에 제한되지 않고, 8-10 변환 시스템, 8-14 변환 시스템 등과 같은 다른 변환 시스템에 유사하게 적용 될 수 있다.
상세히 전술된 바와같이, 본 발명의 제 1 실시예, 최소 거리 디코딩 방법에 따르면, 입력 샘플에 대한 최소 햄밍 거리가 같은 다수의 기준 샘플이 존재할 시에, 비트는 에러가 각 비트에서 일어나는 가능성에 의해 가중되도록 가산된다. 그때, 에러는 입력 샘플에 대한 거리가 다수의 기준 샘플로부터 가장 짧은 기준 샘플을 선택함으로써 교정된다. 에러 교정 능력이 디지틀 변조 코드가 디코드될 시에 디지틀 신호 전송 시스템에서 상당히 개선될 수 있는 디지틀 에러 교정 장치를 성취할 수 있다.
디지틀 VTR 에 적용되는 본 발명의 제 2 실시예에 따른 디지틀 동기(sync.) 검출 장치는 제 11 내지 13 도를 참조로 기술된다.
제 11 도는 본 발명의 제 2 실시예의 전체 배치의 블럭도이다. 그의 주요부는 제 12 도에 도시된다. 제 11 도에서, 제 5 도에 대응하는 동일부는 같은 참조 번호로 표시 되어, 더 이상 기술될 필요가 없다.
제 11 도에 도시된 바와같이, 동기 검출 회로(130)는 이진수 비교기(23)의 출력과 PLL 회로(24)의 출력으로 공급 된다. 동기 검출 회로(130)의 출력은 원래의 데이타를 제공 하도록 복조되는 디지틀 복조 회로(125)에 공급된다. 원래의 데이타는 출력 단자(126)에 공급된다.
동기 검출 회로(130)의 배치는 제 12 도를 참조하여 충분히 기술된다.
제 12 도에 도시된 바와같이, 제 2 실시예에 따른 동기 검출 회로(130)는 ROM(131)과, 3개의 AND 게이트(132, 133, 134), 2개의 OR 게이트(135, 136) 및 2개의 D-형 플립-플롭(137, 138)으로 구성된 검출 유니트와, 카운터(141), D-형 플립-플롭(142) 및 AND 게이트(143)로 구성된 검출 윈도우 신호 발생 회로(140)를 구비한다.
ROM(131)은 아래 표 5 에 도시된 바와같이 8 비트 데이타가 입력이고, 4 비트 데이타가 출력인 데이타 표를 포함한다. 4 비트의 출력중에서, 하위 2 비트 Q0, Q1 는 디코딩 데이타로서 이용되고, 상위 2 비트 Q2, Q3 는 동기 비트 또는 에러 비트로서 이용된다.
ROM(131)으로부터의 4 비트 출력중에서, #1, #3 비트 Q1, Q3 는 보통 정 위상에서 3 개의 AND 게이트(132, 133 및 134)에 공급되고, #2 비트 Q2 는 동 위상에서 반전되어, 통상적으로 AND 게이트(132 내지 134)에 공급된다.
AND 게이트(132, 133)의 출력은 동기 플래그 Fsy를 유발시키는 제 1 플립-플롭(137)에 OR 게이트(135)를 통해 공급된다.
ROM(131)으로부터의 #2 출력 비트 Q2 및, AND 게이트(134) 로부터의 출력은 에러 플래그 Fer 를 유발시키는 제 2 플립-플롭(138)에 OR 게이트(136)를 통해 공급된다.
플립-플롭(137)으로부터의 동기 플래그 Fsy 는 검출 윈도우 신호 발생 회로(140)내의 카운터(141)에 공급된다.
카운터(141)는 동기 패턴의 반복 사이클로부터 클럭 지연 시간을 감산함으로써 유발된 프리세트 값을 갖는다.
그래서, 카운터(141)는 반복 사이클에 대응하는 클럭 CK 을 카운터하도록 동기 플래그 Fsy에 응답하여 정지된다.
카운터(141)의 출력은 플립-플롭(142) 및 AND 게이트(143)에 공급되고, 플립-플롭(142)의 출력은 반전되어, AND 게이트(143)에 공급된다.
AND 게이트(143)의 출력은 정 위상에서 검출 유니트내의 AND 게이트(133)에 공급되고, 반전되어, AND 게이트(134)에 공급된다.
본 발명에 따른 제 2 실시예의 주요부의 동작은 또한 제 13a 내지 13f 도를 참조로 기술된다.
본 발명의 동기 패턴의 주기성을 연구하고, 의사 동기 신호가 발생되는 가능성을 퇴화시키지 않고 예정된 주기의 검출윈도우 신호의 구간동안 동기 패턴을 에러 교정함으로써 동기 패턴의 검출 능력을 상당히 개선시킨다.
제 13a 도에 도시된 바와같이, 제 2 실시예에 따르면, 1 바이트의 동기 패턴은 예를들어 각 m-바이트 데이타 DATA 를 폴로우(follow)시키고, 동기 패턴의 반복 사이클은 예를들어 m+1 바이트가 된다.
ROM(131)은 아래표 5 에 도시된 데이타 표를 포함 하고, 다양한 입력 데이타에 응답하여 7 종류의 데이타를 출력시킨다.
표 5의 연구는 동기 패턴 Csy 과 같은 출력 데이타 "1000"가 6개의 1 비트 에러 패턴 Cea; Ceb, Ced, Cee, Cef; Ceh 에 할당됨을 나타내며, 변조 코드에 관한 상기 패턴의 햄밍 거리가 [2] 이상이 된다. 6 개의 에러 패턴 Cea 내지 Ceh 은 동기 패턴 Csy 과 유사하게 동기 검출 회로(130)에 의해 모두 처리된다.
6개의 에러 패턴 Cea 내지 Ceh 에서, 동기 패턴이 틀릴 가능성은 변조 코드 보다 높으며, 6 개의 에러 패턴 Cea 내지 Ceh 은 어느 조건없이 에러 교정 처리되기 쉽다.
ROM(131)의 상위 3 비트 Q3, Q2, Q1 는 "1", "0", "0" 이며, 제각기 정 위상 입력 단자와, AND 게이트(132)의 두 반전 입력 단자에 공급된다. 그때, AND 게이트(132)의 출력은 "1"로 가며, OR 게이트(135)를 통해 제 1 플립-플롭(137)에 공급된다.
따라서, 플립-플롭(137)은 제 13b 도에 도시되는 동기 플래그 Fsy를 유발시킨다.
검출 윈도우 신호 발생 회로(140)의 카운터(141)에 공급된 동기 플래그 Fsy 에 응답하여, 카운터(141)는 동기 패턴의 반복 사이클로부터 클럭 지연 시간의 감산을 유발시켜, 카운팅을 정지시키는 프리세트 값에 대응하는 클럭을 카운트 한다. 카운터(141)의 출력은 제 13c 도에 도시된 바와같이 된다.
카운터(141)의 출력은 제 13d 도에 도시된 출력을 발생시키는 D형 플립-플롭(142)에 공급된다.
AND 게이트(143)는 AND 게이트(143)가 제 13e 도에 도시된 출력을 발생시키도록 카운터(141)의 출력과 D 형 플립-플롭(142)의 반전 출력으로 공급된다. AND 게이트(143)의 그런 출력은 제 13e 도에 도시된 바와같이 카운터(141)의 출력과 같은 타이밍을 가지고, 검출 윈도우 신호 Pw 로서 AND 게이트(133, 134)에 공급된다.
변조 코드에 대한 햄밍 거리가 [1]이 되는 어느 하나의 1 비트 에러 패턴 Cec 및 Ceg 이 표 5 에 도시된 바와같이 ROM(131)에 공급될 시에, ROM(131)의 상위 3 비트 Q3, Q2, Q1 는 "1", "0", "1" 로 진행하고, 비트 Q2 만은 반전되어, AND 게이트(133, 134)에 공급된다.
검출 윈도우 신호 Pw 는 정 위상에서 AND 게이트 (133)에 공급되고, 또한 대향 위상에서 AND 게이트(134)에 공급된다.
그래서, 검출 윈도우 신호 Pw 가 존재할 시에, AND 게이트(133)의 출력은 "1"로 진행하고, 플립-플롭(137)이 동기 플래그 Fsy 를 출력시키도록 구동되도록 OR 게이트 (135)를 통해 플립-플롭(137)에 공급된다.
환언하면, 변조 코드에 대한 햄밍 거리가 검출 윈도우 신호 Pw 가 ON 일 동안 [1]이 되는 1 비트 에러 패턴 Cec, Ceg 은 에러 교정될 수 있음으로써, 동기 패턴 검출 능력을 상당히 향상시킬 수 있다.
의사 동기 패턴은 에러 교정 구간이 지정되기 때문에 일어나지 않는다.
검출 윈도우 신호 Pw 의 부재에서, AND 게이트(134)의 출력은 "1"로 진행하고, OR 게이트(136)를 통해 플립-플롭 (138)에 공급됨으로써, 플립-플롭(138)은 에러 플래그 Fer 를 출력하도록 구동된다. 따라서, 에러는 검출될 수 있다.
아래 패턴들과 변조 코드 Cm2사이의 햄밍 거리가 [1]이고, 상기 패턴들과 동기 패턴 Csy 사이의 거리가 [1]인 1 비트 에러 패턴 Cec, Ceg 은 전술된 바와같이 거의 같은 패턴을 가지므로, 1 비트 에러 패턴 Cec 및 Ceg 은 동기 패턴 Csy 의 #1 및 #5 비트의 에러를 교정할 수 없다.
에러 교정될 수 없는 비트가 있을 경우, 에러가 코드 내에서, 일어나는 가능성은 에러가 에러 교정될 수 없는 비트내에서 일어나는 가능성에 의해 거의 도미네이트(dominate)된다.
예로서, 8 비트 샘플 데이타가 에러가 되는 가능성이 Ps 로서 취해질 경우, 이때 동기 패턴 Csy 의 #1 및 #5 비트가 에러 교정될 수 없을시에, 에러가 코드 워드내에서 일어나는 가능성 Pe1 은 아래와 같이 표시된다.
Pe1 = 2Ps/8
이런 실시예에 따르면, 동기 패턴 Csy 의 모든 비트의 에러는 검출 윈도우 신호 Pw 의 구간을 포함하는 구간 동안 에러 교정될 수 있다. 에러는 8 비트의 2 비트 이상의 에러가 일어날 시에만 교정될 수 없다.
그래서, 본 실시예에 따른 에러 가능성 Pe2 은 아래와 같이 주어진다.
Pe2 =8C2·Ps2= 28Ps2
만약 Ps10-2라면, 에러 검출 능력은 종래 기술의 능력과 비교될 시에 상당히 개선될 수 있다.
대부분의 경우에, 동기 패턴은 동기 대 동기식으로 검출된다. 동기 패턴이 상기 값의 예에 따라 검출되지 않을지라도 동기 패턴이 제 13b 내지 13e 도에 도시된 바와같이 3 번만 검출될 경우, 통상적인 에러 가능성 Pt1 및 본 실시예의 에러 가능성 Pt2 은 아래와 같이 표시된다.
Pt1 = Pe13= 1.6 ×10-11Pt2 = Pe23= 2.2 ×10-15
그래서, 본 실시예의 에러 가능성이 상당히 개선될 수 있음을 알 수 있다.
동기 패턴으로부터 1 비트씩 시프트된 에러 패턴의 동기 무순위(disorder)의 경우, 에러 패턴 및 변조 코드 사이의 햄밍 거리 dH가 K 보다 큰(K3) 그런 에러 패턴은 에러가 교정될 수 있는 동기 패턴으로서 간주된다.
프리앰블이 예를들어 연속적으로 두번 검출되는 검출 윈도우 신호는 트랙의 초기와 EDIT 갭 후에 즉시 형성될 수 있다. 그때, 프리앰블이 연속적으로 두번 검출된 후, 상기 동기 검출 윈도우는 오픈될 수 있다.
동기 패턴과 변조 코드 사이의 햄밍 거리가 2 보다 큰 동기 패턴으로부터 1 비트씩 시프트되는 에러 패턴이 전술된 바와같이 간략화를 위한 검출 윈도우 구간 동안 교정될 동안, 동기 패턴과 변조 코드 사이의 햄밍 거리가 K 보다 큰 동기 패턴의 (K-1) 비트 에러는 검출 윈도우 구간동안 교정 될 수 있다.
4-8 변환이 간략화를 위한 예로서 기술되었지만, 본 발명은 여기에 제한되지 않고, 8-10 변조, 8-14 변조등과 같은 다른 변조 시스템에 유사하게 적용될 수 있다.
상세히 전술된 바와같이, 본 발명에 따르면, 예정된 사이클의 검출 구간이 동기 패턴과 디지틀 변조 코드사이의 햄밍 거리가 K 이상인 예정된 사이클의 동기 패턴내에서 검출 윈도우 신호 발생 회로에 의해 세트되고, 동기 패턴의 (K-1) 비트 에러가 이런 검출 구간동안 교정되므로, 디지틀 동기 검출 장치는 의사 동기 신호가 발생하는 가능성이 약화되지 않게 하고, 동기 패턴을 검출하는 능력은 상당히 개선될 수 있게 성취된다.
첨부된 도면을 참조로 하여 본 발명의 양호한 실시예를 기술하였지만, 본 발명은 상기 실시예에 제한되지 않고, 첨부된 청구범위내에서 한정되는 바와같이 본 발명의 정신 및 범주 내에서 본 분야의 숙련자에게는 다양하게 변형될 수 있다.

Claims (11)

  1. 소정의 전송 시스템을 통해 데이터 시퀀스 비교 수단으로 공급되는 입력 데이터 시퀀스와 상기 입력 데이터 시퀀스와 동일한 길이의 기준 데이터 시퀀스들의 그룹을 매 비트마다 비교하는 상기 데이터 시퀀스 비교 수단과, 상기 데이터 시퀀스 비교 수단의 출력에 기초하여 상기 입력 데이터 시퀀스에 대한 거리가 최소인 기준 데이터 시퀀스를 상기 기준 데이터 시퀀스들로부터 선택하는 데이터 시퀀스 선택 수단을 포함하는 디지틀 데이터 에러 교정 장치에 있어서, 상기 소정의 전송 시스템내에서 에러가 발생할 확률에 기초하여 상기 기준 데이터 시퀀스들의 그룹의 매 비트에 가중치를 부가하는 가중 수단과, 상기 데이터 시퀀스 선택 수단에 의해 복수의 기준 데이터 시퀀스들이 선택될 때 상기 가중 수단에 의해 가중되는 상기 복수의 기준 데이터 시퀀스들에 대응하여 상기 입력 데이터 시퀀스에 대한 거리가 최소인 데이터 시퀀스를 복수의 데이터 시퀀스들로부터 선택하는 제 2 데이터 시퀀스 선택 수단을 포함하는 디지틀 데이터 에러 교정 장치.
  2. 제1항에 있어서, 상기 기준 데이터 시퀀스들이 저장되는 판독 전용 메모리(ROM)를 더 포함하는 디지틀 데이터 에러 교정 장치.
  3. 제1항에 있어서, 상기 가중 수단은 가중 계수들이 저장되는 판독 전용 메모리(ROM)와 가중 수단으로 구성되는, 디지틀 데이터 에러 교정 장치.
  4. 제1항에 있어서, 상기 소정의 전송 시스템은 기록 증폭기, 자기 헤드, 자기 테이프, 재생 증폭기, 파형 이퀼라이저 회로 및 이진 비교기로 구성되는, 디지틀 데이터 에러 교정 장치.
  5. 제1항에 있어서, 상기 에러가 발생할 확률은 에러들을 포함하는 수신된 데이터와 최초의 데이터를 비교함으로써 얻어지는, 디지틀 데이터 에러 교정 장치.
  6. 소정 싸이클마다 일련의 입력 데이터 시퀀스에 삽입되는 소정 패턴의 동기 데이터 시퀀스로서, 상기 입력 데이터 시퀀스에 대한 거리가 상기 일련의 입력 데이터 시퀀스로부터 k 이상이 되는 상기 동기 데이터 시퀀스를 검출하는 디지틀 동기 검출 장치로서, 동기 검출 회로를 포함하는 상기 디지틀 동기 검출 장치에 있어서, 상기 동기 검출 회로는, 상기 소정 싸이클의 검출 윈도우 신호를 발생하는 검출 윈도우 신호 발생 수단과, 상기 검출 윈도우 신호 발생 수단에 접속되어 상기 동기 데이터 시퀀스의 (k-1) 비트 에러를 교정하는 동기 에러 교정 수단으로서, 상기 검출 윈도우 신호가 발생되는 시간 간격동안 상기 동기 데이터 시퀀스가 검출되고 상기 검출된 동기 데이터 시퀀스 신호의 상기 (k-1) 비트 에러가 교정되는 상기 동기 에러 교정 수단을 포함하는, 디지틀 동기 검출 장치.
  7. 제6항에 있어서, 최초의 데이터를 제공하도록 상기 동기 검출 회로의 출력을 복조하는 디지틀 복조 회로를 더 포함하는 디지틀 동기 검출 장치.
  8. 제7항에 있어서, 상기 동기 에러 교정 수단은 판독 전용 메모리(ROM)와, 상기 판독 전용 메모리(ROM)에 접속된 3개의 AND 게이트들, 상기 3개의 AND 게이트들에 접속된 2개의 OR 게이트들 및 상기 2개의 OR 게이트들에 접속된 2개의 D형 플립플롭들로 구성된 검출 유닛을 포함하는, 디지틀 동기 검출 장치.
  9. 제8항에 있어서, 상기 검출 윈도우 신호 발생 수단은 상기 2개의 D형 플립플롭들에 접속된 계수기와, 상기 계수기에 접속된 D형 플립플롭과, 상기 계수기 및 상기 D형 플립플롭에 접속된 AND 게이트로 구성되는, 디지틀 동기 검출 장치.
  10. 제8항에 있어서, 상기 판독 전용 메모리는 8 비트 데이터가 입력되고 4 비트 데이터가 출력되는 데이터 테이블을 구비한, 디지틀 동기 검출 장치.
  11. 제10항에 있어서, 상기 4 비트 출력 데이터의 하우 2 비트들은 해독 데이터로 가능하고 상기 4 비트 출력 데이터의 상위 2 비트들은 동기 비트들 또는 에러 비트들로 기능하는, 디지틀 동기 검출 장치.
KR1019920019993A 1991-10-31 1992-10-29 디지틀 데이타 에러 교정 장치 및 디지틀 동기 검출 장치 KR100268625B1 (ko)

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