KR930009283A - 디지틀 데이타 에러 교정장치 및 디지틀 동기 검출장치 - Google Patents

디지틀 데이타 에러 교정장치 및 디지틀 동기 검출장치 Download PDF

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Abstract

본 발명은 에러 교정 능력이 디지털 변조 코드가 디코드될 시에 디지털 신호 전송 시스템에서 상당히 개선될 수 있는 디지털 데이타 에러 교정 장치에 관한 것이다. 최소 거리 디코딩 방법에서, 디지털 변조 코드에 대한 같은 최소 햄밍 거리를 가진 다수의 기준 샘플이 에러가 각 비트에서 발생하는 가능성에 의해 존재할 시에, 각 비트는 웨이트되고, 입력 샘플로부터 최소거리를 가진 기준 샘플은 에러를 교정하도록 다수의 기준 샘플로부터 선택된다.
더욱이, 본 발명은 동기 패턴을 검출하기 위한 능력이 의사 동거 신호가 발생하는 가능성을 약화시키지 않고 상당히 개선될 수 있는 디지털 동기 검출 장치에 관한 것이다. 예정된 사이클의 검출 구간은 동기 패턴과 디지털 변조 코드 사이의 햄밍 거리가 검출 윈도우 신호 발생 회로(40)에 의해 K보다 큰 예정된 사이클의 동기 패턴에서 세트되고, 동기 패턴의 (K-1)비트 에러는 이런 검출 구간동안 교정될 수 있다.

Description

디지탈 데이타 에러 교정장치 및 디지탈 동기 검출장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 햄밍 거리(Hamming distance)를 설명하는 개념도,
제2도는 에러 발생을 설명하는 개념도,
제3도는 일례 전송 포맷을 설명하는 개념도,
제4도는 동기 에러의 발생을 설명하는 개념도,
제5도는 본 발명에 따른 디지털 데이타 에러 교정 장치의 제1실시예의 전체 배치를 도시한 블럭도,
제6도는 본 발명의 디지털 데이타 에러 교정 장치가 디지털 비디오 테이프 레코더(즉, 디지털 VTR)에 적용되는 제1실시예의 주요부의 배치를 도시한 기능 블럭도,
제7도는 본 발명의 제1실시예의 주요부의 동작을 설명하는데에 참조된 플로우챠트,
제8도는 에러가 일어나는 가능성을 측정하는 방법을 설명한 블럭도.

Claims (11)

  1. 예정된 전송 시스템을 통해 공급된 입력 데이타 시퀀스 및, 모든 비트에서 입력 데이타 시퀀스의 같은 길이의 한 그룹의 기준 데이타 시퀀스를 비교하는 데이타 시퀀스 비교 수단과, 기준 데이타 시퀀스 및 입력 데이타 시퀀스 사이의 거리가 데이타 시퀀스 비교 수단의 출력에 의해 최소화되는 기준 데이타 시퀀스를 선택하는 데이타 시퀀스 선택 수단을 포함하는 디지털 데이타 에러 교정 장치에 있어서, 에러가 기준 데이타 시퀀스의 그룹의 모든 비트로 예정된 전송 시스템에서 일어나는 가능성에 의해 웨이트를 가산하는 웨이팅 수단과, 입력 데이타 시퀀스에 관한 거리가 다수의 기준 데이타 시퀀스에 대응하는 다수의 데이타 시퀀스로부터 최소화되고, 다수의 기준 데이타 시퀀스가 데이타 시퀀스 선택 수단에 의해 선택될 시에 웨이팅 수단에 의해 웨이트되는 데이타 시퀀스를 선택하는 제2데이타 시퀀스 선택수단을 구비하는 디지털 데이타 에러 교정 장치.
  2. 제1항에 있어서, 상기 기준 데이타 시퀀스가 저장되는 리드-온리 메모리(ROM)를 더 포함하는 디지털 데이타 에러 교정 장치.
  3. 제1항에 있어서, 상기 웨이팅 수단은 웨이팅 계수가 저장되는 웨이팅 수단 및 리드-온리 메모리(ROM)로 구성되는 디지털 데이타 에러 교정장치.
  4. 제1항에 있어서, 상기 예정된 전송 시스템은 기록 증폭기, 자기 헤드, 자기 테이프, 재생 증폭기, 파형 이퀄라이저 회로 및 이진수 비교기로 구성되는 디지털 데이타 에러 교정 장치.
  5. 제1항에 있어서, 에러가 발생하는 상기 가능성은 에러를 포함하는 수신된 데이타와 원래의 데이타를 비교함으로써 성취되는 디지털 데이타 에러 교정 장치.
  6. 예정된 사이클에서 일련의 입력 데이타 시퀀스에 삽입된 예정된 패턴의 동기 데이타 시퀀스를 검출하고, 입력 데이타 시퀀스에 관한 거리가 상기 일련의 입력 데이타 시퀀스로부터 K 이상이 되는 디지털 동기 검출 장치에 있어서, 상기 예정된 사이클의 검출 윈도우 신호를 발생시키는 검출 윈도우 신호 발생 수단과, 동기 데이타 시퀀스의 (K-1)비트 에러를 교정하는 동기 에러 교정 수단을 구비하는데, 상기 동기 데이타 시퀀스는 검출되고, 검출된 동기 데이타 시퀀스의 (K-1)비트 에러는 검출 윈도우 신호가 발생되는 구간동안 교정되는 디지털 동기 검출장치.
  7. 제6항에 있어서, 동기 검출 회로 및, 원래의 데이타를 제공하도록 상기 동기 검출 회로의 출력을 복조하는 디지털 복조 회로를 더 포함하는 디지털 동기 검출 장치.
  8. 제7항에 있어서, 상기 동기 검출 회로는 리드-온리 메모리(ROM), 3개의 AND 게이트, 2개의 OR 게이트 및 2개의 D형 플립-플롭으로 구성된 검출 유니트와 상기 검출 윈도우 신호 발생수단을 구비하는 디지털 동기 검출 장치.
  9. 제8항에 있어서, 상기 검출 윈도우 신호 발생 수단은 카운터, D-형 플립-플롭 및 AND 게이트로 구성되는 디지털 동기 검출 장치.
  10. 제8항에 있어서, 상기 리드-온리 메모리는 8비트 데이타가 입력이고, 4비트 데이타가 출력인 데이타 표를 갖는 디지털 동기 검출 장치.
  11. 제10항에 있어서, 상기 4비트 출력 데이타의 하위 2비트는 디코딩 데이타 역할을 하며, 그의 상위 2비트는 동기 비트 또는 에러 비트 역할을 하는 디지털 동기 검출 장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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