JP3318937B2 - デジタル同期検出装置 - Google Patents
デジタル同期検出装置Info
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- Signal Processing For Digital Recording And Reproducing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明はデジタル同期検出装置
に関する。
に関する。
【０００２】
【従来の技術】周知のように、デジタル情報を伝送する
際には、伝送路において生じたエラーを検出し、訂正す
ることが一般的に行なわれる。そして、符号理論によれ
ば、エラー訂正の基本原理は、符号語（記号列）間のハ
ミング距離が離れていることである。
際には、伝送路において生じたエラーを検出し、訂正す
ることが一般的に行なわれる。そして、符号理論によれ
ば、エラー訂正の基本原理は、符号語（記号列）間のハ
ミング距離が離れていることである。
【０００３】同一長の２つの記号列ｕ，ｖの対応する位
置にある記号の対のうち、互いに異なっているものの数
を、記号列ｕ，ｖのハミング距離と呼び、ｄH （ｕ，
ｖ）で表わす。以下、単に距離と呼ぶことがある。ま
た、すべての符号語の長さが有限で等しいブロック符号
において、異なる符号語間のハミング距離の最小値を符
号の最小（ハミング）距離と呼び、ｄmin で表わす。
置にある記号の対のうち、互いに異なっているものの数
を、記号列ｕ，ｖのハミング距離と呼び、ｄH （ｕ，
ｖ）で表わす。以下、単に距離と呼ぶことがある。ま
た、すべての符号語の長さが有限で等しいブロック符号
において、異なる符号語間のハミング距離の最小値を符
号の最小（ハミング）距離と呼び、ｄmin で表わす。
【０００４】図４に示すように、符号語ｃi ，ｃj から
距離ｔ以下の記号列の集合は、概念的に、それぞれ
ｃi ，ｃj を中心とする半径ｔの球で表わされ、次の条
件が成立する場合には、共通部分を持たない。 ｄmin ≧ ２ｔ＋１
距離ｔ以下の記号列の集合は、概念的に、それぞれ
ｃi ，ｃj を中心とする半径ｔの球で表わされ、次の条
件が成立する場合には、共通部分を持たない。 ｄmin ≧ ２ｔ＋１
【０００５】ブロック符号の符号語ｃi が送出されたと
き、伝送路においてｅ（≦ｔ）箇のエラーが生じて、ｒ
が受信されたとすると、ｅは次式のように表される。 ｅ＝ｄH （ｃi ，ｒ）≦ｔ このとき、ｃi 以外の任意の符号語ｃj に対しては次の
ようになる。 ｄH （ｃj ，ｒ）＞ｔ
き、伝送路においてｅ（≦ｔ）箇のエラーが生じて、ｒ
が受信されたとすると、ｅは次式のように表される。 ｅ＝ｄH （ｃi ，ｒ）≦ｔ このとき、ｃi 以外の任意の符号語ｃj に対しては次の
ようになる。 ｄH （ｃj ，ｒ）＞ｔ
【０００６】従って、受信語ｒに対して、ｄH （ｘ，
ｒ）≦ｔとなる符号語ｘが送出されたと判定すれば、ｔ
箇以下（ｔ重）のエラーはすべて訂正することができ
る。一般的には、ｄmin が２ｔ2 ＋１以上の符号は、ｔ
1 重のエラーを訂正できると共に、ｔ1 ＋ｔ2 重のエラ
ーを検出することができる。
ｒ）≦ｔとなる符号語ｘが送出されたと判定すれば、ｔ
箇以下（ｔ重）のエラーはすべて訂正することができ
る。一般的には、ｄmin が２ｔ2 ＋１以上の符号は、ｔ
1 重のエラーを訂正できると共に、ｔ1 ＋ｔ2 重のエラ
ーを検出することができる。
【０００７】従来、デジタル信号の磁気記録において
は、電磁変換特性を考慮して、個々の原データが、例え
ば８−１０変調，８−１４変調など、直流成分や、同極
性のビットの連続がなるべく少ない変調符号に変換され
て記録されている。通常、この変調符号は、所定の変調
規則（ルール）に則り、全ての入力データ列に対応する
サンプルデータが、テーブルとして、ＲＯＭ（Read Onl
yMemory）に搭載される。
は、電磁変換特性を考慮して、個々の原データが、例え
ば８−１０変調，８−１４変調など、直流成分や、同極
性のビットの連続がなるべく少ない変調符号に変換され
て記録されている。通常、この変調符号は、所定の変調
規則（ルール）に則り、全ての入力データ列に対応する
サンプルデータが、テーブルとして、ＲＯＭ（Read Onl
yMemory）に搭載される。
【０００８】再生時に、主として磁電変換系で発生する
エラーにより、変調ルールに違反して、ＲＯＭテーブル
に含まれないサンプルデータが得られた場合は、このテ
ーブルの全てのサンプルをそれぞれ基準として、違反サ
ンプルとの１対比較により、基準サンプルとのハミング
距離が求められ、違反サンプルは、ハミング距離が最も
近いサンプルに復号される。即ち、最小距離復号法によ
り、エラーが訂正される。
エラーにより、変調ルールに違反して、ＲＯＭテーブル
に含まれないサンプルデータが得られた場合は、このテ
ーブルの全てのサンプルをそれぞれ基準として、違反サ
ンプルとの１対比較により、基準サンプルとのハミング
距離が求められ、違反サンプルは、ハミング距離が最も
近いサンプルに復号される。即ち、最小距離復号法によ
り、エラーが訂正される。
【０００９】
【発明が解決しようとする課題】ところで、デジタル情
報を伝送する際には、伝送される情報を確実に検出する
ため、例えば図５に示すように、プリアンブルＰＡに続
いて、所定パターンの同期信号ＳＹＮＣが適宜の周期で
デジタル情報ＤＡＴＡに挿入される。そして、この同期
信号としては、全てのデジタル変調符号に対してハミン
グ距離の大きい、特別のパターンが選定される。
報を伝送する際には、伝送される情報を確実に検出する
ため、例えば図５に示すように、プリアンブルＰＡに続
いて、所定パターンの同期信号ＳＹＮＣが適宜の周期で
デジタル情報ＤＡＴＡに挿入される。そして、この同期
信号としては、全てのデジタル変調符号に対してハミン
グ距離の大きい、特別のパターンが選定される。
【００１０】例えば、次の表１に示すような変調符号に
対して、ハミング距離が２以上となるように、次のよう
なＳＹＮＣパターンＣsyが選定される。 Ｃsy＝“００１１１１１０”
対して、ハミング距離が２以上となるように、次のよう
なＳＹＮＣパターンＣsyが選定される。 Ｃsy＝“００１１１１１０”
【００１１】
【表１】
【００１２】ところが、従来、ＳＹＮＣパターンのエラ
ー訂正は、次のような理由により、行なわれていなかっ
た。ＳＹＮＣパターンとしては、前述のように、全ての
デジタル変調符号に対してハミング距離の大きい、特別
のパターンが選定されているから、ＳＹＮＣパターンの
エラーを訂正した場合は、デジタル変調符号に対するハ
ミング距離が小さくなって、エラー訂正は無意味である
というものである。このため、ＳＹＮＣパターン自体の
エラー発生確率が大きくなってしまうという問題があっ
た。
ー訂正は、次のような理由により、行なわれていなかっ
た。ＳＹＮＣパターンとしては、前述のように、全ての
デジタル変調符号に対してハミング距離の大きい、特別
のパターンが選定されているから、ＳＹＮＣパターンの
エラーを訂正した場合は、デジタル変調符号に対するハ
ミング距離が小さくなって、エラー訂正は無意味である
というものである。このため、ＳＹＮＣパターン自体の
エラー発生確率が大きくなってしまうという問題があっ
た。
【００１３】また、ＳＹＮＣパターンのエラー訂正を強
行した場合は、デジタル変調符号に対するハミング距離
が小さくなる分だけ、ＳＹＮＣとみなされるパターン数
が増えるため、変調符号がエラー発生によりＳＹＮＣパ
ターンに変わる確率、即ち、疑似同期信号が発生する確
率が大きくなってしまうという問題があった。この場
合、訂正すべきエラーパターンと変調符号との距離が短
いときに、疑似同期信号発生確率が悪化し易い。
行した場合は、デジタル変調符号に対するハミング距離
が小さくなる分だけ、ＳＹＮＣとみなされるパターン数
が増えるため、変調符号がエラー発生によりＳＹＮＣパ
ターンに変わる確率、即ち、疑似同期信号が発生する確
率が大きくなってしまうという問題があった。この場
合、訂正すべきエラーパターンと変調符号との距離が短
いときに、疑似同期信号発生確率が悪化し易い。
【００１４】例えば、前述のようなＳＹＮＣパターンＣ
syが、１ビットエラーにより、次の表２に示すように変
わった場合、この表２の“ｃ”に対応する第３列のエラ
ーパターンＣec＝“０００１１１１０”は、前出表１の
原信号“２”に対応する変調符号Ｃm2＝“０００１１１
００”に対して、＃１ビットのみが異なる。また、表２
の“ｇ”に対応する第７列のエラーパターンＣeg＝“０
０１１１１００”は、表１の“２”に対応する変調符号
Ｃm2に対して、＃５ビットのみが異なる。
syが、１ビットエラーにより、次の表２に示すように変
わった場合、この表２の“ｃ”に対応する第３列のエラ
ーパターンＣec＝“０００１１１１０”は、前出表１の
原信号“２”に対応する変調符号Ｃm2＝“０００１１１
００”に対して、＃１ビットのみが異なる。また、表２
の“ｇ”に対応する第７列のエラーパターンＣeg＝“０
０１１１１００”は、表１の“２”に対応する変調符号
Ｃm2に対して、＃５ビットのみが異なる。
【００１５】
【表２】
【００１６】即ち、図６に概念的に示すように、１ビッ
トエラー空間Ｒe1内のエラーパターンＣec，Ｃegと、変
調符号空間Ｒｃ内の変調符号Ｃm2とのハミング距離は
［１］となる。そして、この１ビットエラーパターンＣ
ec，Ｃegは、当然ながら、ＳＹＮＣパターンＣsyとのハ
ミング距離も［１］である従って、このエラーパターン
Ｃec，Ｃegは、ＳＹＮＣパターンＣsy，変調符号Ｃm2と
等距離にあって、いずれの確からしさも等しいため、訂
正することができない。そして、訂正を強行した場合
は、疑似同期信号発生確率が悪化することになる。
トエラー空間Ｒe1内のエラーパターンＣec，Ｃegと、変
調符号空間Ｒｃ内の変調符号Ｃm2とのハミング距離は
［１］となる。そして、この１ビットエラーパターンＣ
ec，Ｃegは、当然ながら、ＳＹＮＣパターンＣsyとのハ
ミング距離も［１］である従って、このエラーパターン
Ｃec，Ｃegは、ＳＹＮＣパターンＣsy，変調符号Ｃm2と
等距離にあって、いずれの確からしさも等しいため、訂
正することができない。そして、訂正を強行した場合
は、疑似同期信号発生確率が悪化することになる。
【００１７】かかる点に鑑み、この発明の目的は、デジ
タル信号伝送系において、疑似同期信号発生確率を悪化
させることなく、ＳＹＮＣパターンの検出能力を格段に
向上させたデジタル同期検出装置を提供するところにあ
る。
タル信号伝送系において、疑似同期信号発生確率を悪化
させることなく、ＳＹＮＣパターンの検出能力を格段に
向上させたデジタル同期検出装置を提供するところにあ
る。
【００１８】
【課題を解決するための手段】この発明は、所定周期で
一連の入力データ列に挿入され、この入力データ列との
距離がｋ以上となる特定パターンの同期データ列を、一
連の入力データ列から検出するようにしたデジタル同期
検出装置において、所定周期の検出窓信号Ｐｗを発生す
る検出窓信号発生手段４０と、同期データ列のｋ−１ビ
ットエラーパターンを記録している記録手段３１とを備
え、検出窓信号Ｐｗの発生区間で、記録手段３１に記録
されたエラーパターンと入力データ列とのビットパター
ンが一致する場合には、入力データ列を同期データ列と
して検出するようにしたデジタル同期検出装置である。
一連の入力データ列に挿入され、この入力データ列との
距離がｋ以上となる特定パターンの同期データ列を、一
連の入力データ列から検出するようにしたデジタル同期
検出装置において、所定周期の検出窓信号Ｐｗを発生す
る検出窓信号発生手段４０と、同期データ列のｋ−１ビ
ットエラーパターンを記録している記録手段３１とを備
え、検出窓信号Ｐｗの発生区間で、記録手段３１に記録
されたエラーパターンと入力データ列とのビットパター
ンが一致する場合には、入力データ列を同期データ列と
して検出するようにしたデジタル同期検出装置である。
【００１９】
【作用】かかる構成によれば、疑似同期信号発生確率が
悪化することなく、ＳＹＮＣパターンの検出能力が格段
に向上する。
悪化することなく、ＳＹＮＣパターンの検出能力が格段
に向上する。
【００２０】
【実施例】以下、図１〜図３を参照しながら、この発明
によるデジタル同期検出装置をデジタルＶＴＲに適用し
た一実施例について説明する。
によるデジタル同期検出装置をデジタルＶＴＲに適用し
た一実施例について説明する。
【００２１】この発明の一実施例の全体の構成を図２に
示し、要部の構成を図１に示す。図２において、１０は
記録系であって、端子１１からのアナログビデオ信号等
が、Ａ−Ｄ変換器１２を介して、データ生成回路１３に
供給され、システムフォーマットに則した記録データが
生成される。１４はデジタル変調（データ変換）回路で
あって、前出表１に示すような変換コードが格納された
ＲＯＭテーブルを備える。生成回路１３の出力がデジタ
ル変調回路（ＲＯＭ）１４に供給されて、この変調回路
１４から出力されたサンプルデータが、記録増幅器１５
を介して、磁気ヘッド１に供給され、磁気テープＭＴに
直接記録される。
示し、要部の構成を図１に示す。図２において、１０は
記録系であって、端子１１からのアナログビデオ信号等
が、Ａ−Ｄ変換器１２を介して、データ生成回路１３に
供給され、システムフォーマットに則した記録データが
生成される。１４はデジタル変調（データ変換）回路で
あって、前出表１に示すような変換コードが格納された
ＲＯＭテーブルを備える。生成回路１３の出力がデジタ
ル変調回路（ＲＯＭ）１４に供給されて、この変調回路
１４から出力されたサンプルデータが、記録増幅器１５
を介して、磁気ヘッド１に供給され、磁気テープＭＴに
直接記録される。
【００２２】２０は再生系であって、磁気テープＭＴか
ら磁気ヘッド２によって再生されたＲＦ信号が、再生増
幅器２１と波形等化回路２２とを介して、２値比較器２
３に供給され、サンプルデータが再生される。また、Ｐ
ＬＬ回路２４には比較器２３の出力が供給される。
ら磁気ヘッド２によって再生されたＲＦ信号が、再生増
幅器２１と波形等化回路２２とを介して、２値比較器２
３に供給され、サンプルデータが再生される。また、Ｐ
ＬＬ回路２４には比較器２３の出力が供給される。
【００２３】３０は同期検出回路であって、その詳細構
成は後述する。この同期検出回路３０には、比較器２３
の出力とＰＬＬ回路２４の出力とが供給され、同期検出
回路３０の出力がデジタル復調回路２５に供給されて、
原データに変換され、出力端子２６に導出される。
成は後述する。この同期検出回路３０には、比較器２３
の出力とＰＬＬ回路２４の出力とが供給され、同期検出
回路３０の出力がデジタル復調回路２５に供給されて、
原データに変換され、出力端子２６に導出される。
【００２４】この実施例の同期検出回路３０は、図１に
示すように、ＲＯＭ３１と、３つのアンドゲート３２，
３３，３４；２つのオアゲート３５，３６；２つのＤフ
リップフロップ３７，３８からなる検出部と、カウンタ
４１，Ｄフリップフロップ４２，アンドゲート４３から
なる検出窓信号発生回路４０とで構成される。
示すように、ＲＯＭ３１と、３つのアンドゲート３２，
３３，３４；２つのオアゲート３５，３６；２つのＤフ
リップフロップ３７，３８からなる検出部と、カウンタ
４１，Ｄフリップフロップ４２，アンドゲート４３から
なる検出窓信号発生回路４０とで構成される。
【００２５】ＲＯＭ３１には、次の表３に示すような、
８ビット入力，４ビット出力のデータテーブルが搭載さ
れ、４ビット出力のうち、下位２ビットＱ０，Ｑ１が複
号データとされると共に、上位２ビットＱ２，Ｑ３が同
期ビットないしエラービットとされる。ＲＯＭ３１の４
ビット出力のうち、＃１，＃３ビットＱ１，Ｑ３が、正
相で、３つのアンドゲート３２，３３，３４に共通に供
給されると共に、＃２ビットＱ２が、反転されて、アン
ドゲート３２〜３４に共通に供給される。
８ビット入力，４ビット出力のデータテーブルが搭載さ
れ、４ビット出力のうち、下位２ビットＱ０，Ｑ１が複
号データとされると共に、上位２ビットＱ２，Ｑ３が同
期ビットないしエラービットとされる。ＲＯＭ３１の４
ビット出力のうち、＃１，＃３ビットＱ１，Ｑ３が、正
相で、３つのアンドゲート３２，３３，３４に共通に供
給されると共に、＃２ビットＱ２が、反転されて、アン
ドゲート３２〜３４に共通に供給される。
【００２６】アンドゲート３２，３３の出力が、オアゲ
ート３５を介して、一方のフリップフロップ３７に供給
され、このフリップフロップ３７からＳＹＮＣフラグＦ
syが出力される。ＲＯＭ３１の＃２出力ビットＱ２と、
アンドゲート３４の出力とが、オアゲート３６を介し
て、他方のフリップフロップ３８に供給され、このフリ
ップフロップ３８からエラーフラグＦerが出力される。
ート３５を介して、一方のフリップフロップ３７に供給
され、このフリップフロップ３７からＳＹＮＣフラグＦ
syが出力される。ＲＯＭ３１の＃２出力ビットＱ２と、
アンドゲート３４の出力とが、オアゲート３６を介し
て、他方のフリップフロップ３８に供給され、このフリ
ップフロップ３８からエラーフラグＦerが出力される。
【００２７】フリップフロップ３７からのＳＹＮＣフラ
グＦsyが、検出窓信号発生回路４０のカウンタ４１に供
給される。このカウンタ４１には、ＳＹＮＣパターンの
繰返し周期からクロック遅延量を減じた値がプリセット
されており、ＳＹＮＣフラグＦsyが供給されるごとに、
繰返し周期に対応するクロックＣＫを計数して停止す
る。
グＦsyが、検出窓信号発生回路４０のカウンタ４１に供
給される。このカウンタ４１には、ＳＹＮＣパターンの
繰返し周期からクロック遅延量を減じた値がプリセット
されており、ＳＹＮＣフラグＦsyが供給されるごとに、
繰返し周期に対応するクロックＣＫを計数して停止す
る。
【００２８】カウンタ４１の出力はフリップフロップ４
２とアンドゲート４３に供給され、フリップフロップ４
２の出力が、反転されてアンドゲート４３に供給され
る。そして、アンドゲート４３の出力が、検出部のアン
ドゲート３３に正相で供給されると共に、反転されてア
ンドゲート３４に供給される。
２とアンドゲート４３に供給され、フリップフロップ４
２の出力が、反転されてアンドゲート４３に供給され
る。そして、アンドゲート４３の出力が、検出部のアン
ドゲート３３に正相で供給されると共に、反転されてア
ンドゲート３４に供給される。
【００２９】次に、図３をも参照しながら、この発明の
一実施例の要部の動作について説明する。
一実施例の要部の動作について説明する。
【００３０】この発明では、前述のようなＳＹＮＣパタ
ーンの周期性に着目し、所定周期の検出窓信号を形成し
て、この窓信号の区間中にＳＹＮＣパターンのエラー訂
正を行なうことにより、疑似同期信号発生確率を悪化さ
せることなく、ＳＹＮＣパターンの検出能力を格段に向
上させるようにしたものである。
ーンの周期性に着目し、所定周期の検出窓信号を形成し
て、この窓信号の区間中にＳＹＮＣパターンのエラー訂
正を行なうことにより、疑似同期信号発生確率を悪化さ
せることなく、ＳＹＮＣパターンの検出能力を格段に向
上させるようにしたものである。
【００３１】この実施例では、図３Ａに示すように、例
えばｍバイトのデータＤＡＴＡごとに、例えば１バイト
のＳＹＮＣパターンが挿入されており、ＳＹＮＣパター
ンの繰返し周期は、例えばｍ＋１バイトとなる。一方、
ＲＯＭ３１には、次の表３に示すようなデータテーブル
が搭載されており、多様な入力データに応じて、７通り
のデータが出力される。
えばｍバイトのデータＤＡＴＡごとに、例えば１バイト
のＳＹＮＣパターンが挿入されており、ＳＹＮＣパター
ンの繰返し周期は、例えばｍ＋１バイトとなる。一方、
ＲＯＭ３１には、次の表３に示すようなデータテーブル
が搭載されており、多様な入力データに応じて、７通り
のデータが出力される。
【００３２】
【表３】
【００３３】この実施例では、表３に示すように、変調
符号との距離が［２］以上となる６つの１ビットエラー
パターンＣea，Ｃeb；Ｃed〜Ｃef；Ｃehに対して、ＳＹ
ＮＣパターンＣsyと同一の出力データ“１０００”が割
り付けられており、６つのエラーパターンＣea〜Ｃeh
は、同期検出回路３０において、いずれもＳＹＮＣパタ
ーンＣsyと同様に処理される。この６つのエラーパター
ンＣea〜Ｃehは、変調符号よりも、ＳＹＮＣパターンの
誤りである確率が高いので、６つのエラーパターンＣea
〜Ｃehに対しては、無条件にエラー訂正が施される。
符号との距離が［２］以上となる６つの１ビットエラー
パターンＣea，Ｃeb；Ｃed〜Ｃef；Ｃehに対して、ＳＹ
ＮＣパターンＣsyと同一の出力データ“１０００”が割
り付けられており、６つのエラーパターンＣea〜Ｃeh
は、同期検出回路３０において、いずれもＳＹＮＣパタ
ーンＣsyと同様に処理される。この６つのエラーパター
ンＣea〜Ｃehは、変調符号よりも、ＳＹＮＣパターンの
誤りである確率が高いので、６つのエラーパターンＣea
〜Ｃehに対しては、無条件にエラー訂正が施される。
【００３４】この場合、ＲＯＭ３１の上位３ビットＱ
３，Ｑ２，Ｑ１が“１”，“０”，“０”であり、それ
ぞれアンドゲート３２の正相入力端子と２つの反転入力
端子に供給されて、アンドゲート３２の出力は“１”と
なり、オアゲート３５を介して、一方のフリップフロッ
プ３７に供給される。これにより、図３Ｂに示すような
ＳＹＮＣフラグＦsyがフリップフロップ３７から出力さ
れる。
３，Ｑ２，Ｑ１が“１”，“０”，“０”であり、それ
ぞれアンドゲート３２の正相入力端子と２つの反転入力
端子に供給されて、アンドゲート３２の出力は“１”と
なり、オアゲート３５を介して、一方のフリップフロッ
プ３７に供給される。これにより、図３Ｂに示すような
ＳＹＮＣフラグＦsyがフリップフロップ３７から出力さ
れる。
【００３５】このＳＹＮＣフラグＦsyが供給されると、
検出窓信号発生回路４０のカウンタ４１は、ＳＹＮＣパ
ターンの繰返し周期からクロック遅延量を減じたプリセ
ット値に対応するクロックを計数して停止し、カウンタ
４１の出力は図３Ｃに示すようになる。このカウンタ４
１の出力が供給されて、Ｄフリップフロップ４２の出力
は図３Ｄに示すようになる。
検出窓信号発生回路４０のカウンタ４１は、ＳＹＮＣパ
ターンの繰返し周期からクロック遅延量を減じたプリセ
ット値に対応するクロックを計数して停止し、カウンタ
４１の出力は図３Ｃに示すようになる。このカウンタ４
１の出力が供給されて、Ｄフリップフロップ４２の出力
は図３Ｄに示すようになる。
【００３６】アンドゲート４３には、このＤフリップフ
ロップ４２の出力が反転供給されると共に、カウンタ４
１の出力が供給されて、アンドゲート４３の出力は、図
３Ｅに示すように、カウンタ４１の出力と同じタイミン
グとなり、検出窓信号Ｐｗとして、アンドゲート３３，
３４に供給される。
ロップ４２の出力が反転供給されると共に、カウンタ４
１の出力が供給されて、アンドゲート４３の出力は、図
３Ｅに示すように、カウンタ４１の出力と同じタイミン
グとなり、検出窓信号Ｐｗとして、アンドゲート３３，
３４に供給される。
【００３７】変調符号との距離が［１］となる１ビット
エラーパターンＣec，Ｃegのいずれかが入力された場合
は、表３に示すように、ＲＯＭ３１の上位３ビットＱ
３，Ｑ２，Ｑ１が“１”，“０”，“１”となり、Ｑ２
のみが反転されて、それぞれアンドゲート３３、３４に
供給される。一方、検出窓信号Ｐｗが、アンドゲート３
３に正相で供給され、アンドゲート３４には反転供給さ
れている。
エラーパターンＣec，Ｃegのいずれかが入力された場合
は、表３に示すように、ＲＯＭ３１の上位３ビットＱ
３，Ｑ２，Ｑ１が“１”，“０”，“１”となり、Ｑ２
のみが反転されて、それぞれアンドゲート３３、３４に
供給される。一方、検出窓信号Ｐｗが、アンドゲート３
３に正相で供給され、アンドゲート３４には反転供給さ
れている。
【００３８】従って、検出窓信号Ｐｗが存在するとき
は、アンドゲート３３の出力が“１”となり、オアゲー
ト３５を介して、フリップフロップ３７を駆動し、ＳＹ
ＮＣフラグＦsyが出力される。換言すれば、この実施例
では、検出窓信号Ｐｗのオン区間に、変調符号との距離
が［１］となる１ビットエラーパターンＣec，Ｃegに対
しても、エラー訂正が施されて、ＳＹＮＣパターンの検
出能力を格段に向上させることができる。そして、エラ
ー訂正区間を特定しているため、疑似ＳＹＮＣパターン
が発生することはない。
は、アンドゲート３３の出力が“１”となり、オアゲー
ト３５を介して、フリップフロップ３７を駆動し、ＳＹ
ＮＣフラグＦsyが出力される。換言すれば、この実施例
では、検出窓信号Ｐｗのオン区間に、変調符号との距離
が［１］となる１ビットエラーパターンＣec，Ｃegに対
しても、エラー訂正が施されて、ＳＹＮＣパターンの検
出能力を格段に向上させることができる。そして、エラ
ー訂正区間を特定しているため、疑似ＳＹＮＣパターン
が発生することはない。
【００３９】また、検出窓信号Ｐｗが存在しないとき
は、アンドゲート３４の出力が“１”となり、オアゲー
ト３６を介して、フリップフロップ３８を駆動し、エラ
ーフラグＦerが出力されて、エラーが検出される。
は、アンドゲート３４の出力が“１”となり、オアゲー
ト３６を介して、フリップフロップ３８を駆動し、エラ
ーフラグＦerが出力されて、エラーが検出される。
【００４０】前述のように、変調符号Ｃm2に対するハミ
ング距離が［１］であり、ＳＹＮＣパターンＣsyとも
［１］の距離にある１ビットエラーパターンＣec，Ｃeg
は、いずれの確からしさも等しいため、ＳＹＮＣパター
ンＣsyの＃１，＃５ビットのエラーに対しては訂正がで
きない。このように、エラー訂正できないビットが存在
すると、符号のエラー発生確率は、訂正できないビット
のエラー発生確率にほぼ支配される。例えば、８ビット
のサンプルデータがエラーになる確率をＰｓとすると、
従来のように、ＳＹＮＣパターンＣsyの＃１，＃５ビッ
トのエラー訂正ができない場合、符号のエラー発生確率
Ｐe1は次のようになる。 Ｐe1 ＝ ２Ｐｓ／８
ング距離が［１］であり、ＳＹＮＣパターンＣsyとも
［１］の距離にある１ビットエラーパターンＣec，Ｃeg
は、いずれの確からしさも等しいため、ＳＹＮＣパター
ンＣsyの＃１，＃５ビットのエラーに対しては訂正がで
きない。このように、エラー訂正できないビットが存在
すると、符号のエラー発生確率は、訂正できないビット
のエラー発生確率にほぼ支配される。例えば、８ビット
のサンプルデータがエラーになる確率をＰｓとすると、
従来のように、ＳＹＮＣパターンＣsyの＃１，＃５ビッ
トのエラー訂正ができない場合、符号のエラー発生確率
Ｐe1は次のようになる。 Ｐe1 ＝ ２Ｐｓ／８
【００４１】この実施例では、検出窓信号Ｐｗの区間中
を含めて、ＳＹＮＣパターンの全てのビットのエラー訂
正が可能となり、８ビットのうち２ビット以上のエラー
が発生した場合のみがエラーとなる。従って、この実施
例のエラー発生確率Ｐe2は次のようになり、Ｐｓ≦１０
-2の場合、従来に比べて格段に向上する。 Ｐe2 ＝ 8 Ｃ2 ・Ｐｓ2 ＝ ２８Ｐｓ2
を含めて、ＳＹＮＣパターンの全てのビットのエラー訂
正が可能となり、８ビットのうち２ビット以上のエラー
が発生した場合のみがエラーとなる。従って、この実施
例のエラー発生確率Ｐe2は次のようになり、Ｐｓ≦１０
-2の場合、従来に比べて格段に向上する。 Ｐe2 ＝ 8 Ｃ2 ・Ｐｓ2 ＝ ２８Ｐｓ2
【００４２】通常のＳＹＮＣ検出は、ＳＹＮＣツーＳＹ
ＮＣで行なわれることが多く、図３Ｂ〜Ｅに破線で示す
ように、ＳＹＮＣパターンが検出されないことがあって
も、例えば、３回に１回の割合で検出することができれ
ばよい場合、上述のような数値例によれば、従来のエラ
ー発生確率Ｐt1と、この実施例のエラー発生確率Ｐt2
は、それぞれ次のようになり、この実施例のエラー発生
確率が飛躍的に向上することが判る。 Ｐt1 ＝ Ｐe13 ＝ １．６×１０-11 Ｐt2 ＝ Ｐe23 ＝ ２．２×１０-15
ＮＣで行なわれることが多く、図３Ｂ〜Ｅに破線で示す
ように、ＳＹＮＣパターンが検出されないことがあって
も、例えば、３回に１回の割合で検出することができれ
ばよい場合、上述のような数値例によれば、従来のエラ
ー発生確率Ｐt1と、この実施例のエラー発生確率Ｐt2
は、それぞれ次のようになり、この実施例のエラー発生
確率が飛躍的に向上することが判る。 Ｐt1 ＝ Ｐe13 ＝ １．６×１０-11 Ｐt2 ＝ Ｐe23 ＝ ２．２×１０-15
【００４３】なお、同期乱れの場合には、ＳＹＮＣパタ
ーンから１ビットずれたエラーパターンのうちで、変調
符号とのハミング距離ｄH がｋ（ｋ≧３）以上であるも
のをＳＹＮＣパターンとみなして、エラーを訂正するす
ることができる。また、トラックの先頭やＥＤＩＴギャ
ップの直後には、例えば、プリアンブルが２回連続して
検出されるような検出窓信号を形成し、このプリアンブ
ルが連続して検出された後に、上述のようなＳＹＮＣ検
出窓を開くようにすればよい。
ーンから１ビットずれたエラーパターンのうちで、変調
符号とのハミング距離ｄH がｋ（ｋ≧３）以上であるも
のをＳＹＮＣパターンとみなして、エラーを訂正するす
ることができる。また、トラックの先頭やＥＤＩＴギャ
ップの直後には、例えば、プリアンブルが２回連続して
検出されるような検出窓信号を形成し、このプリアンブ
ルが連続して検出された後に、上述のようなＳＹＮＣ検
出窓を開くようにすればよい。
【００４４】上述の実施例では、簡単のために、変調符
号とのハミング距離が２以上であるＳＹＮＣパターンか
ら１ビットずれたエラーパターンを検出窓区間に訂正す
るようにしたが、一般的には、変調符号とのハミング距
離がｋ以上であるＳＹＮＣパターンのｋ−１ビットエラ
ーを検出窓区間に訂正することができる。また、上述の
実施例では、簡単のために、４−８変換を例示して説明
したが、その他の８−１０変調，８−１４変調などに
も、同様にこの発明を適用することができる。
号とのハミング距離が２以上であるＳＹＮＣパターンか
ら１ビットずれたエラーパターンを検出窓区間に訂正す
るようにしたが、一般的には、変調符号とのハミング距
離がｋ以上であるＳＹＮＣパターンのｋ−１ビットエラ
ーを検出窓区間に訂正することができる。また、上述の
実施例では、簡単のために、４−８変換を例示して説明
したが、その他の８−１０変調，８−１４変調などに
も、同様にこの発明を適用することができる。
【００４５】以上詳述のように、この発明によれば、デ
ジタル変調符号とのハミング距離がｋ以上で、所定周期
のＳＹＮＣパターンに対して、検出窓信号発生手段によ
り、所定周期の検出区間を設定し、且つ、ＳＹＮＣパタ
ーンのｋ−１ビットエラーパターンを記録手段に記録
し、この検出区間内で、記録手段に記録されたエラーパ
ターンとビットパターンが一致する入力データ列をＳＹ
ＮＣパターンとして検出するようにしたので、デジタル
信号伝送系において、疑似同期信号発生確率を悪化させ
ることなく、ＳＹＮＣパターンの検出能力を格段に向上
させたデジタル同期検出装置が得られる。
ジタル変調符号とのハミング距離がｋ以上で、所定周期
のＳＹＮＣパターンに対して、検出窓信号発生手段によ
り、所定周期の検出区間を設定し、且つ、ＳＹＮＣパタ
ーンのｋ−１ビットエラーパターンを記録手段に記録
し、この検出区間内で、記録手段に記録されたエラーパ
ターンとビットパターンが一致する入力データ列をＳＹ
ＮＣパターンとして検出するようにしたので、デジタル
信号伝送系において、疑似同期信号発生確率を悪化させ
ることなく、ＳＹＮＣパターンの検出能力を格段に向上
させたデジタル同期検出装置が得られる。
【図１】この発明によるデジタル同期検出装置をデジタ
ルＶＴＲに適用した一実施例の要部の構成を示すブロッ
ク図
ルＶＴＲに適用した一実施例の要部の構成を示すブロッ
ク図
【図２】この発明の一実施例の全体の構成を示すブロッ
ク図
ク図
【図３】この発明の一実施例の動作を説明するためのタ
イムチャート
イムチャート
【図４】この発明を説明するための概念図
【図５】この発明を説明するための概念図
【図６】この発明を説明するための概念図
１４ デジタル変調回路 ２５ デジタル復調回路 ３０ 同期検出回路 ３１ ＲＯＭ ４０ 検出窓信号発生回路 Ｐｗ 検出窓信号
Claims (1)
- 【請求項１】 所定周期で一連の入力データ列に挿入さ
れ、この入力データ列との距離がｋ以上となる特定パタ
ーンの同期データ列を、上記一連の入力データ列から検
出するようにしたデジタル同期検出装置において、 上記所定周期の検出窓信号を発生する検出窓信号発生手
段と、上記同期データ列のｋ−１ビットエラーパターンを記録
している記録手段とを備え、 上記検出窓信号の発生区間で、上記記録手段に記録され
たエラーパターンと上記入力データ列とのビットパター
ンが一致する場合には、上記入力データ列を同期データ
列として検出する ことを特徴とするデジタル同期検出装
置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28678191A JP3318937B2 (ja) | 1991-10-31 | 1991-10-31 | デジタル同期検出装置 |
| US07/966,844 US5406569A (en) | 1991-10-31 | 1992-10-27 | Error correcting apparatus for digital data and digital synchronizing detecting apparatus |
| KR1019920019993A KR100268625B1 (ko) | 1991-10-31 | 1992-10-29 | 디지틀 데이타 에러 교정 장치 및 디지틀 동기 검출 장치 |
| EP97201678A EP0798890A3 (en) | 1991-10-31 | 1992-10-30 | Error correcting apparatus for digital data and digital sync. detecting apparatus |
| EP92309963A EP0540351B1 (en) | 1991-10-31 | 1992-10-30 | Error correcting apparatus for digital data and digital sync. detecting apparatus |
| DE69228353T DE69228353T2 (de) | 1991-10-31 | 1992-10-30 | Fehlerkorrekturgerät für digitale Daten und Digitalsynchronisationsdetektierungsgerät |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28678191A JP3318937B2 (ja) | 1991-10-31 | 1991-10-31 | デジタル同期検出装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05128742A JPH05128742A (ja) | 1993-05-25 |
| JP3318937B2 true JP3318937B2 (ja) | 2002-08-26 |
Family
ID=17708971
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28678191A Expired - Fee Related JP3318937B2 (ja) | 1991-10-31 | 1991-10-31 | デジタル同期検出装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3318937B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7178092B2 (en) | 2002-02-26 | 2007-02-13 | Kabushiki Kaisha Toshiba | Method and apparatus for turbo coding and decoding in read and write channel of disk drive |
| US7240276B2 (en) | 2002-10-01 | 2007-07-03 | Kabushiki Kaisha Toshiba | Method and apparatus for turbo coding and decoding in a disk drive |
| US7257172B2 (en) | 2002-10-17 | 2007-08-14 | Kabushiki Kaisha Toshiba | Signal processing device utilizing partial response maximum likelihood detection |
-
1991
- 1991-10-31 JP JP28678191A patent/JP3318937B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7178092B2 (en) | 2002-02-26 | 2007-02-13 | Kabushiki Kaisha Toshiba | Method and apparatus for turbo coding and decoding in read and write channel of disk drive |
| US7240276B2 (en) | 2002-10-01 | 2007-07-03 | Kabushiki Kaisha Toshiba | Method and apparatus for turbo coding and decoding in a disk drive |
| US7257172B2 (en) | 2002-10-17 | 2007-08-14 | Kabushiki Kaisha Toshiba | Signal processing device utilizing partial response maximum likelihood detection |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05128742A (ja) | 1993-05-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |