KR100266954B1 - 박막형성방법 - Google Patents

박막형성방법 Download PDF

Info

Publication number
KR100266954B1
KR100266954B1 KR1019980010066A KR19980010066A KR100266954B1 KR 100266954 B1 KR100266954 B1 KR 100266954B1 KR 1019980010066 A KR1019980010066 A KR 1019980010066A KR 19980010066 A KR19980010066 A KR 19980010066A KR 100266954 B1 KR100266954 B1 KR 100266954B1
Authority
KR
South Korea
Prior art keywords
layer
wire
porous
substrate
thin film
Prior art date
Application number
KR1019980010066A
Other languages
English (en)
Other versions
KR19980080586A (ko
Inventor
마사아키 이와네
다카오 요네하라
카즈아키 오오미
Original Assignee
미다라이 후지오
캐논 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 미다라이 후지오, 캐논 가부시끼가이샤 filed Critical 미다라이 후지오
Publication of KR19980080586A publication Critical patent/KR19980080586A/ko
Application granted granted Critical
Publication of KR100266954B1 publication Critical patent/KR100266954B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B32—LAYERED PRODUCTS
    • B32B—LAYERED PRODUCTS, i.e. PRODUCTS BUILT-UP OF STRATA OF FLAT OR NON-FLAT, e.g. CELLULAR OR HONEYCOMB, FORM
    • B32B43/00—Operations specially adapted for layered products and not otherwise provided for, e.g. repairing; Apparatus therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H01L21/2003—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy characterised by the substrate
    • H01L21/2007—Bonding of semiconductor wafers to insulating substrates or to semiconducting substrates using an intermediate insulating layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76259—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along a porous layer
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/96—Porous semiconductor
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/974—Substrate surface preparation
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/977—Thinning or removal of substrate

Abstract

본 발명은, 자원을 절약하고 또한 제조코스트를 낮추기 위해 유용한 SOI기판의 제조방법에 대해 개시한 것이다. 또, 기판과 지그사이를 강력하게 접합할 필요없이, 기판을 다공질Si층에 의해 성공적으로 분리할 수 있어서 자원을 절약하고 또한 제조코스트를 낮출 수 있는, 태양전지 등의 광전변환장치의 제조방법에 대하여 개시한 것이다. 즉, 비다공질층상에 다공질층을 가지며 또 상기 다공질층상에 다공도가 낮은 층을 가지는 기판을, 다공질층에 의해 비다공질층과 다공도가 낮은 층으로 분리하여 박막을 형성한다. 그리고, 기판의 측면둘레에 금속와이어를 감고 이 금속와이어에 전류를 흐르게 하여 금속와이어로부터 열을 발생시켜서 그 열을 다공질층으로 선택적으로 전달하여, 분리를 행한다. 분리된 기판은 SOI기판을 제조하기 위해 사용하며 분리된 비다공질Si층은 SOI기판을 제조하는 공정에 재이용한다.

Description

박막형성방법
본 발명은 SOI기판 또는 태양전지나 에리어센서(area sensor) 등의 광전변환장치에 사용되는 박막을 형성하는 방법에 관한 것이다.
SOI(Semiconductor On Insulator)구조를 가지는 기판에 형성된 집적회로는 통상의 Si웨이퍼에 형성된 집적회로에 비해 여러 가지 이점을 지닌다. 예를 들면, (1)유전체분리를 용이하게 할 수 있어서 고집적화가 가능하고, (2)방사내성이 우수하고, (3)부유용량을 감소시킬 수 있어서 고속동작이 가능하고, (4)웰형성공정을 생략할 수 있고, (5)래치업을 방지할 수 있고, (6)박막형성에 의해 완전공핍형 전계효과트랜지스터를 형성할 수 있으므로 고속동작 및 저소비전력을 달성할 수 있다.
SOI구조를 가지는 기판을 제조하는 방법으로서는, 미국 특허 5,371,037호 또는 Applied Physics Letters, vol. 64, p.2108(T. Yonehara et al., Appl. phys. Lett. vol.64, 2108(1994))에 개시된 것과 같은 방법이 있다. 도 22A∼22E 및 도 23A∼23D는 이 제조방법에 대하여 도시한 것이다. 도면에서, (1),(5)는 Si웨이퍼, (2)는 비다공질Si층, (3)은 다공질Si층, (4)는 에피택셜Si층, (6)은 단결정Si층, (7)은 산화Si층을 각각 나타낸다. 먼저, 도 22A에 도시한 바와 같이 디바이스기판을 형성하는 Si웨이퍼(1)를 준비한 후, 양극화성하여 도 22B에 도시한 바와 같이 비다공질Si층(2)의 표면상에 다공질Si층(3)이 형성된 기판을 제작한다. 다음, 도 22C에 도시한 바와 같이 다공질Si층(3)의 표면상에 에피택셜Si층(4)을 형성한다. 한편, 도 22D에 도시한 바와 같이, 지지기판을 형성하는 Si웨이퍼(5)를 준비하고, 그 표면을 산화하여 도 22E에 도시한 바와 같이 단결정Si층(6)의 표면상에 산화Si층(7)이 형성된 기판을 제작한다. 다음은, 도 22C에 도시한 기판(2),(3),(4)를 도 22E에 도시한 기판(6),(7)위에서 뒤집어서 도 23A에 도시한 바와 같이 에피택셜Si층(4)과 산화Si층(7)이 서로 대향하도록 하여, 도 23B에 도시한 바와 같이, 에피택셜Si층(4)과 산화Si층(7)을 서로 접촉하게 하여 양 기판을 서로 접합한다. 그후, 비다공질Si층(2)을 연삭(grinding)에 의해 기계적으로 제거하여 도 23C에 도시한 바와 같이 다공질Si층(3)을 노출시킨다. 그리고, 다공질Si층(3)을 선택적으로 제거할 수 있는 에칭액으로 다공질Si층(3)을 웨트에칭하여 도 23D에 도시한 바와 같이 다공질Si층(3)을 제거한다. 그 결과, 하부절연층상의 반도체층이 되는 에피택셜Si층(4)의 두께가 매우 균일하게 된다.
SOI구조의 기판을 제조하는 데에 있어서, 상기 설명한 제조방법은, 도 23B에 도시한 기판을 도 23C에 도시한 기판으로 변형하는 동안 비다공질Si층(2)을 연삭에 의해 제거하기 때문에 1매의 SOI기판을 제조할 때마다 1매의 기판(1)이 필요하다. 이러한 조건하에서, 일본국 특개평 7-302889호에는 SOI기판을 제조하는 공정시에 비다공질Si층(2)을 복수회 사용하는 것에 대하여 제안되어 있다. 즉, 도 23B에 도시한 기판을 도 23C에 도시한 기판으로 변형할 때, 도 23B에 도시한 기판에 인장력, 억압력(squash force), 전단력(shearing force)등을 가하거나, 다공질Si층으로 지그(jig)를 삽입하는 등의 방법을 사용하여, 다공질Si층(3)에서, SOI기판이 되는 접합층(4),(7),(6)을 비다공질층(2)으로부터 분리한다. 따라서, 남아있는 비다공질Si층(2)을 도 22A에 도시한 Si웨이퍼로서 복수회 사용한다.
한편, 태양전지는, 대면적의 전지를 얻기에 적합한 구조로서 비정질Si (amorphous Si)를 사용하는 것이 현재 주류이지만, 변환효율 및 유효수명의 관점에서 단결정Si나 다결정Si의 태양전지 또한 주목받고 있다. 일본국 특개평 8-213645호에는 박막태양전지를 저코스트로 제공하는 방법에 대하여 개시되어 있다. 이 방법에서는, 도 24에 도시한 바와 같이, Si웨이퍼(1)상에 다공질Si층(3)을 형성한 후, 태양전지층이 되는 p+형Si층(21), p형Si층(22), n+형Si층(23)을 다공질Si층(3)상에 에피택셜성장시킨다. n+형Si층(23)상에 보호막(30)을 형성한 후, 지그(31)를 Si웨이퍼(1)의 이면에 접착제(34)로 접착하고 보호막(30)의 표면에 지그(32)를 접착제(34)로 접착한다. 다음은, 지그(31),(32)를 도 24에 P로 표시한 바와 같이 반대방향으로 인장해서 다공질Si층(3)을 기계적으로 파괴시켜 태양전지층(21),(22),(23)을 Si웨이퍼(1)로부터 분리한다. 다음은, 태양전지층(21),(22), (23)을 노출시켜 2매의 플라스틱기판사이에 끼워서 박막태양전지를 플렉시블한 박막태양전지를 제조한다. 여기에는 또한 Si웨이퍼(1)를 수회 사용할 수 있는 것에 대해서도 개시되어 있다. 또한, 인장력을 가하기 전에 기계적인 방법이나 레이저빔의 조사에 의해 다공질Si층의 측벽에 부분적인 노치를 형성한 것에 대해서도 개시되어 있다.
SOI기판을 제조하는 데에 있어서, 상기 언급한 일본국 특개평 7-302889호에 개시된 방법은 Si웨이퍼를 수회 사용하기 때문에 코스트는 감소시킬 수 있지만, 이 방법은 실제의 작업에는 충분하지 않다.
한편, 태양전지에 있어서, 상기 언급한 일본국 특개평 8-213645호에 개시된 바와 같은 제조방법에 의하면 다공질Si층에서의 분리를 항상 성공적으로 이룰 수가 없다. 그러므로, 에피택셜층에 크랙이 발생하는 경우가 많아서, 수율이 떨어진다. 또한, 이 방법은 다공질Si층을 인장하여 분리를 행하기 때문에, 지그와 단결정Si층사이를 강력하게 접착해야 하므로 대량제조에는 적합하지 않은 방법이다.
본 발명의 목적은 기판을 보다 확실하게 분리할 수 있고, 코스트면에서 유리하도록 Si웨이퍼를 낭비없이 사용할 수 있고, 지구상의 자원을 유효하게 사용할 수 있는 간소한 방법을 제공하는 데에 있다.
도 1A, 1B는 기판의 둘레에 니크롬선을 감은 본 발명의 제 1실시예에 의한 분리공정을 도시한 도
도 2는 분리후의 디바이스기판과 지지기판을 도시한 도
도 3은 Si웨이퍼를 다공질화하는 양극화성처리를 도시한 도
도 4는 다공질Si층의 이상적인 형태를 도시한 단면도
도 5A, 5B, 5C, 5D는 접합전에 디바이스기판에 대하여 행하는 처리를 도시한 도
도 6A, 6B, 6C, 6D는 디바이스기판과 지지기판의 접합공정 및 분리공정을 도시한 도
도 7A, 7B, 7C, 7D는 지지기판으로서 완전한 절연기판을 사용하여 SOI기판을 제조하는 방법을 도시한 도
도 8A, 8B, 8C, 8D는 지지기판으로서 Si웨이퍼를 사용하여 SOI기판을 제조하는 방법을 도시한 도
도 9A, 9B는 기판의 둘레에 열적으로 팽창할 수 있는 와이어를 감은 본 발명의 제 2실시예에 의한 분리공정을 도시한 도
도 10A, 10B는 바이메탈로 형성한 와이어를 사용하는 본 발명의 제 3실시예에 의한 분리공정을 도시한 도
도 11A, 11B는 바이메탈의 열적변형을 도시한 도
도 12A, 12B는 형상기억합금을 사용하는 본 발명의 제 4실시예에 의한 분리공정을 도시한 도
도 13A, 13B는 형상기억합금의 열적변형을 도시한 도
도 14A, 14B는 기판둘레에 감긴 와이어에 로렌쯔의 힘을 가하는 본 발명의 제 5실시예에 의한 분리공정을 도시한 도
도 15A, 15B는 기판둘레에 감긴 와이어에 로렌쯔의 힘을 가하는 본 발명의 제 6실시예에 의한 분리공정을 도시한 도
도 16A, 16B는 기판둘레에 감긴 와이어에 로렌쯔의 힘을 가하는 본 발명의 제 7실시예에 의한 분리공정을 도시한 도
도 17A, 17B는 와이어를 조이는 본 발명의 제 8실시예에 의한 분리공정을 도시한 도
도 18A, 18B, 18C는 단결정Si태양전지를 제조하는 방법을 도시한 도
도 19는 단결정Si태양전지를 제조하기 위한 분리공정을 도시한 도
도 20은 분리후의 기판을 도시한 도
도 21A, 21B는, 각각, 단결정Si태양전지의 사시도 및 단면도
도 22A, 22B, 22C, 22D는 SOI기판을 제조하는 종래의 방법을 도시한 도
도 23A, 23B, 23C, 23D는 SOI기판을 제조하는 종래의 방법을 도시한 도
도 24는 종래의 태양전지의 구조를 도시한 도
<도면의 주요부분에 대한 부호의 설명>
1, 5: Si웨이퍼 2: 비다공질Si층
3: 다공질Si층 4: 에피택셜Si층
6: 단결정Si층 7, 8: 산화Si층
9: 석영기판 10: 니크롬선
11: 교류전원 12: 진공척
13: 플라스틱피복와이어 14: 플라스틱
15: 원통형 렌즈 16: 이면금속전극
17: 플라스틱기판 18: 광전변환층
19: 표면금속전극 20: 보호막
21: p+층 22: p층
23: n+층 24: 배선
27: 플루오르화수소산계의 에칭액 28: 양전극
29: 음전극 30: 보호막
31, 32: 지그 33: 노치
34: 접착제 35: 바이메탈
36: 지지바아 37: 황동
38: 인바아 39: 형상기억합금와이어
40, 41: 전자석 42, 51: 도선
43, 47: 정자계 44: 척
45: 중심축 46: 전자석
48, 49, 52: 직류전원 50: 와이어
상기 문제를 해결하기 위해 집중하여 연구한 끝에 다음의 발명을 달성하였다. 즉, 본 발명에 의하면, 비다공질층상에 다공질층을 가지며 또 상기 다공질층상에 상기 다공질층보다 다공도가 낮은 층을 가지는 기판을 준비하여, 상기 다공질층에 의해 비다공질층과 다공도가 낮은 층을 분리하는 박막형성방법으로서, 상기 기판의 측면에 와이어를 접촉시켜서 분리를 행하는 것으로 이루어진 것을 특징으로 하는 박막형성방법을 제공한다. 상기 기판의 측면에 와이어를 1회이상 감아도 된다. 여기서, 상기 와이어는 전기적으로 도전성이며, 상기 와이어에 전류를 흐르게 하여 상기 와이어로부터 열을 발생시켜도 된다. 또한, 상기 와이어는 전기적으로 도전성이며, 상기 와이어에 전류를 흐르게 하여 상기 와이어를 열적으로 팽창시켜도 된다. 또한, 상기 와이어는 전기적으로 도전성이며, 상기 와이어의 외부에 자계를 인가하면서 상기 와이어에 전류를 흐르게 하여 상기 와이어에 로렌쯔의 힘을 가하여도 된다. 이 경우에, 상기 자계는 정자계이며, 상기 와이어에 교류를 흐르게 하여 상기 와이어를 진동시켜도 된다. 또한, 상기 자계는 정자계이며, 상기 와이어에 직류전류를 흐르게 하여 상기 와이어로부터 상기 기판에, 다공도가 낮은 Si층을 박리하는 방향으로, 힘을 가하여도 된다. 또한, 상기 와이어를 조여서 기판을 분리하여도 된다.
본 발명에서는, 상기 와이어는 바이메탈이며, 상기 와이어를 가열하여 열적으로 변형시켜서 분리를 행하여도 된다. 또한, 상기 와이어는 형상기억합금이며, 상기 와이어의 형상기억을 이용함으로써 상기 와이어를 변형시켜서 분리를 행하여도 된다.
상기 다공도가 낮은 다공질층은 상기 다공질층상에 에피택셜성장에 의해 형성하는 것이 바람직하다. 또한, 상기 에피택셜층과 적어도 표면상에 절연층을 가지는 지지기판을 서로 접합한 후에, 상기 다공질층에 의해 분리를 행하고, 상기 에피택셜층상에 남아있는 다공질층을 제거하여 상기 에피택셜층과 절연층을, 각각, SOI기판의 반도체층과 하부절연층으로 이용하는 것이 바람직하다. 적어도 표면상에 절연층을 가지는 상기 지지기판은 Si웨이퍼의 표면을 산화시킴으로써 얻은 기판인 것이 바람직하다. 또한, 상기 에피택셜층의 표면상에 절연층을 형성하고 상기 절연층을 지지기판에 접합시킨 후에, 상기 다공질Si층에 의해 분리를 행하고, 상기 에피택셜층상에 남아있는 다공질층을 제거하여 상기 에피택셜층과 절연층을, 각각, SOI기판의 반도체층과 하부절연층으로 이용하는 것이 바람직하다. 이 경우에, 상기 지지기판은 Si웨이퍼의 표면을 산화시킨 기판, 또는 석영기판이어도 된다.
상기 다공도가 낮은 층은, Si웨이퍼의 양극화성시의 상기 다공질층을 형성할때의 전류밀도보다 낮은 전류밀도로 양극화성을 행함으로써 형성되어도 된다. 이때, 상기 다공도가 낮은 층과 상기 지지기판을 서로 접합시킨 후에, 상기 다공질층에 의해 분리를 행하여 상기 다공도가 낮은 층을 광전변환장치의 광전변환층으로 이용하도록 설계하여도 된다. 또한, 이때, 광전변환층은 에피택셜층이어도 된다.
본 발명의 상기 목적 및 특징과 기타 목적 및 특징은, 첨부한 도면을 참조하여 설명한 다음의 설명으로부터 보다 명백해질 것이다.
이하, 본 발명의 바람직한 실시예에 대해서 도면을 참조하여 보다 상세하게 설명한다.
본 발명의 제 1 내지 제 12실시예에 대하여 설명한다. 제 1 내지 제 8실시예는 SOI기판을 제조하는 형태를 나타내며, 제 9내지 제 11실시예는 태양전지나 에리어센서 등의 광전변환장치를 제조하는 형태를 나타낸 것이다. 제 12실시예는 수소이온의 사용에 대해 나타낸 것이다. 본 발명은 각 실시예에 의해 제한되거나 또는 이들 실시예로 제한되는 것이 아니며, 각 실시예를 조합한 형태도 포함된다.
<제 1실시예>
제 1실시예는 SOI기판을 제조하는 형태를 나타낸 것으로서, 재이용될 웨이퍼와 SOI기판을 분리하기 위해, 다공질층이 있는 판형상의 아티클의 측면둘레에 전기적으로 도전성의 와이어를 감고 와이어에 전류를 흐르게 하여 와이어로부터 열을 발생시킨다. 그리고, 그 열에 의해 다공질층이 열팽창되어 기판의 분리가 행해진다.
도 1A, 1B는 본 실시예의 분리공정을 도시한 도로서, 도 1A는 그 사시도이고 도 1B는 그 단면도이다. 도면에서, 도 22A∼22E 및 도 23A∼23D에서와 동일한 참조번호는 동일한 부재를 나타낸다. (10)은 니크롬선과 같이 고유저항이 비교적 높고 전기적으로 도전성인 물질로 이루어진 와이어이고, (11)은 와이어(10)에 교류를 인가하는 교류전원이다. 분리될 아티클(ATL)에는 각각의 층(2),(3),(4),(7), (6)이 포함된다. 이것은 각각의 에지부를챔퍼링(chamfering)gks 두 웨이퍼를 접합하여 얻은 기판이기 때문에 아티클(ATL)의 측면에는 도 1B의 단면도에 도시한 바와 같이 오목부등의 공간(SPC)이 있다. 이것은 웨이퍼의 챔퍼링된 에지부가 웨이퍼의 안쪽 부분보다 얇기 때문이다. 다음은, 니크롬선(10)이 공간(SPC)을 따라 놓여지도록 아티클(ATL)둘레에 니크롬선(10)을 감는다. 아티클(ATL)둘레에 니크롬선(10)을 1회만 감아도 되고, 또는 와이어(10)에 의해 공간(SPC)이 메워지도록 수회 감아도 된다.
그후, 교류전원(11)을 사용하여 니크롬선(10)에 교류를 흐르게 하여 니크롬선(10)으로부터 열을 발생시킨다. 그러면, 열이 다공질Si층(3)으로 전달되고, 다공질Si층의 열팽창으로 인해 다공질Si층(3)이 취약한 상태가 되므로, 이 다공질Si층(3)에 의해 아티클(ATL)이 분리된다. 분리를 촉진시키기 위해, 물, 알코올, 또는 IPA(이소프로필알코올)등의 액체를 다공질Si층(3)의 구멍(pore)에 주입하여 흡수시켜도 된다. 이것은 액체의 열팽창계수가 Si등의 고체보다 크므로 액체의 팽창이 분리를 촉진시키기 때문이다. 전원(11)은 교류전원으로서 설명했지만, 교류전원이어도 된다.
기판홀더로서 기능하는 진공척(12)에는 기체를 수용하는 공간이 있고, 비다공질층(2)과 단결정층(6) 각각의 외부면과 접촉시킨 후 진공척(12)의 내부로부터 기체를 배출할 수 있도록 설계되어 있으므로, 이에 의해 분리할 아티클(ATL)을 유지한다. 여기서, 분리를 용이하게 하기 위해서는, 진공척(12)을 통하여 기판에 미소한 인장력을 가해도 된다. 상기 분리공정의 결과로서, 도 2에 도시한 바와 같이, SOI기판을 형성하는 기판 HW와 재이용될 기판 PW는 다공질층(3)을 경계로 하여 분리된다. 도 2에서, 각각의 기판의 각 표면(분리표면)상에는 다공질Si층(3')이 남지만, 남아 있는 다공질Si층(3')은, 양극화성처리중에 다공질층(3)의 두께가 충분히 감소되는 경우, 기판이 실제로 분리된 후에 어느 한 기판이나 양 기판상에 남지 않는다.
SOI기판을 형성할 때, 디바이스기판을 형성하는 Si웨이퍼를 먼저 준비한다. 도 3은 Si웨이퍼를 양극화성하기 위한 장치의 단면도를 도시한 것이다. 도면에서, (1)은 Si웨이퍼, (27)은 저장통(RV)에 저장된 플루오르화수소산계 에칭액, (28)은 양의 금속전극, (29)는 음의 금속전극을 각각 나타낸다. 양극화성하는 Si웨이퍼(1)는 p형인 것이 바람직하지만, 저항이 낮은 경우 n형이어도 된다. 또한, n형 Si웨이퍼이어도, 광의 조사에 의해 구멍이 형성되는 것이면 다공질화할 수 있다. 도 3에 도시한 바와 같이, 좌측에 양전극(28)을 위치시키고, 우측에 음전극(29)을 위치시켜 이들 전극사이에 전압을 인가한다. 두 전극(28),(29)과 웨이퍼(1)는 모두, 전압에 의해 유도된 전계가 Si웨이퍼(1)의 표면과 수직인 방향으로 인가되도록, 서로 평행하게 배치하면, Si웨이퍼의 음전극(29)쪽이 다공질화된다. 플루오르화수소산계 에칭액(28)은, 플루오르화수소산(49%HF)으로 농축해도 된다. 양극화성시에 Si웨이퍼(1)로부터 기포가 발생하기 때문에, 이 기포를 효율적으로 제거하기 위해서는, 액체(27)에 계면활성제로서 알코올을 첨가하는 것이 바람직하다. 첨가할 알코올은 메탄올, 에탄올, 프로판올, 이소프로판올 등에서 선택하는 것이 바람직하다. 또한, 계면활성제를 첨가하는 대신, 교반기를 사용하여 교반해서 양극화성을 행해도 된다. 다공질화하는 층의 두께는 0.1∼30㎛로 설정하는 것이 바람직하다.
음전극(29)은 플루오르화수소산용액에 의해 부식되지 않는 물질, 예를 들면, 금(Au), 백금(Pt)등으로 만드는 것이 바람직하다. 양전극(28)은 일반적으로 사용되는 금속물질로 만들어도 되지만, 플루오르화수소산에 의해 부식되지 않는 물질로 만드는 것이 바람직하다. 양극화성을 위한 전류밀도의 최대값은 100㎃/㎠이고 최소값은 0(영)을 제외한 어떤 값이어도 된다. 전류밀도는, 형성될 다공질Si층상에 양질의 에피택셜Si층을 형성할 수 있고, 또, 형성될 다공질Si층에서의 분리를 용이하게 할 수 있도록 설정한다. 구체적으로, 다공질Si를 준비하기 위한 양극화성시의 전류밀도가 크면, 형성된 다공질Si층의 Si의 밀도는 감소한다. 이러한 이유는, 전류밀도가 커짐에 따라 구멍의 체적이 커지고, 이에 의해 다공도(다공질층의 총 체적에 대한 구멍의 체적의 비로 정의함)가 높아지게 된다. 다공질Si층이 Si층의 내부에 다수의 구멍을 가진다 하여도, 그 단결정성(single-crystallinity)(즉, monocrystallinity)이 유지되므로, 다공질Si층상에 단결정Si층을 에피택셜성장시키는 것이 가능하다.
그러나, 적층결함이 없는 에피택셜Si층을 형성하기 위해서는, 에피택셜Si층과 접촉하는 다공질Si층의 다공도는 낮은 것이 바람직하다. 한편, 다공질Si층을 경계로 한 디바이스기판과 SOI기판사이의 분리를 용이하게 하기 위해서는, 다공질Si층의 다공도가 높은 것이 바람직하다. 즉, 다공질Si층의 최외부표면쪽에서는 그 다공도가 낮고, 비다공질Si층과 가까운 쪽에서는 다공질Si층(3)의 다공도가 높은 것이 이상적이다. 도 4는 다공질Si층의 이상적인 형성을 도시한 단면도로서, 다공질Si층(3)의 표면쪽에는 다공도가 낮은 다공질Si층(3a)이 형성되어 있고, 다공질Si층(3)의 비다공질Si층(2)쪽에는 다공도가 높은 다공질Si층(3b)이 형성되어 있다. 이러한 구조를 형성하기 위해서는, 층(3a)를 형성하는 초기단계에서는 전류밀도를 낮게하여 양극화성을 행하고, 층(3b)를 형성하는 후의 단계에서는 전류밀도를 높게하여 양극화성을 행한다. 이 구조에 의해, 기판의 분리표면은 층(3b)에서 형성될 것이다. 또한, 다공질Si층(3a)상에 적층결함이 없는 에피택셜Si층을 형성할 수 있다. 에피택셜Si층은, 분자선에피택셜성장, 플라즈마CVD, 저압CVD, 광CVD, 바이어스스퍼터링, 액상성장 등의 방법에 의해 형성하는 것이 바람직하며, 특히, 저온성장법이 바람직하다.
상기 설명한 방법에 의하면, 도 5A에 도시한 바와 같이 Si웨이퍼를 준비하여, 도 5B에 도시한 바와 같이 그 표면을 다공질화한다. 이와 같은 방법으로, Si웨이퍼(1)는, 비다공질Si층상에 다공질Si층(3)이 적층된 구조로 변화된다.
다음은, 도 5C에 도시한 바와 같이, 다공질Si층(3)상에 비다공질에피택셜Si층(4)을 형성한다.
그리고, 도 5D에 도시한 바와 같이, 필요에 따라, 에피택셜Si층(4)의 표면을 열적으로 산화하여 두께가 0.05∼2㎛인 산화Si층(8)을 형성한다.
상기한 것은, "프라임웨이퍼(prime wafer)", "접합웨이퍼" 또는 "디바이스기판"이라 불리우는 기판 PW에 대해서 접합전에 행하는 처리이다.
"핸들웨이퍼(handle wafe)", "베이스웨이퍼" 또는 "지지기판"이라 불리우는 기판 HW에 대한 처리는 다음과 같다.
Si웨이퍼를 준비하고, 필요에 따라, 그 표면을 열적으로 산화하여 두께가 0.05∼3㎛인 산화Si막을 Si웨이퍼의 표면상에 형성한다.
다음은, 도 6A∼6D를 참조하여, 기판의 접합공정 및 분리공정에 대하여 설명한다.
도 6A에 도시한 바와 같이, 기판 PW의 에피택셜Si층(4)상의 산화Si층(8)의 표면과 기판 HW의 산화Si층(7)의 표면을 서로 대향하게 하여, 이들을 실온에서 서로 접합한다. 그후, 양극접합, 가압, 열처리 또는 이들의 조합에 의해, 산화Si층(8)과 산화Si층(7)을 서로 견고하게 접합하여 도 6B에 도시한 바와 같이 접합된 기판으로 구성되는 아티클(ATL)을 형성한다.
다음, 도 6B에 도시한 구조를 가지는 접합된 아티클(ATL)을 도 1A, 1B에 도시한 장치의 진공척(12)에 장착하고, 이 아티클(ATL)의 측면둘레에 와이어를 감는다. 와이어는, 다공질Si층(3)의 측면과 접촉하도록 위치시킨다.
그리고, 와이어로 전류를 흐르게하여, 열을 발생시킨다. 이 열은, 와이어와 접촉하는 다공질Si층을 가열하여 다공질Si층을 열적으로 팽창시키기 위해 이용된다.
다공질Si층의 열팽창으로 인해, 아티클(ATL)은 다공질Si층을 경계로 하여 그 측면부터 분리되기 시작한다.
이와 같은 방법으로, 도 6C에 도시한 바와 같이, 기판 PW의 비다공질Si층(2)을 기판 HW로부터 분리한다.
분리된 비다공질Si층(2)쪽과 에피택셜Si층(4)쪽중 적어도 어느 한쪽에 다공질Si층(3)이 남는 경우가 있다. 도 6C는 에피택셜Si층(4)의 표면에만 다공질Si층(3)이 남아있는 상태를 도시한 것이다.
양극화성처리시에 다공질Si층(3)을 충분히 작은 두께로 형성하면, 분리후에 기판의 어느쪽에도 실제로 다공질Si층(3)은 남지 않는다.
다공질Si층(3)이 남는 경우, 기판 HW쪽에 남아 있는 다공질Si층(3)은 선택적인 에칭에 의해 제거한다. 선택적인 에칭은, 플루오르화수소산, 알코올과 플루오르화수소산과의 혼합액, 과산화수소수액과 플루오르화수소산과의 혼합액 등을 에칭액으로서 사용하여 비전해 습식 화학에칭(electroless wet chemical eteching)을 행하는 경우, 비다공질Si층보다 다공질Si층이 많이 에칭된다. 특히, 과산화수소수액과 플루오르화수소산과의 혼합액을 이용하는 경우에는, 비다공질Si층에 대한 다공질Si층의 선택적인 에칭비가 105이 된다. 이와 같은 방법으로, 도 6D에 도시한 바와 같이, 기판 HW의 표면상에는 두께가 균일한 에피택셜Si층(4)이 남는다. 따라서, 도 6D에 도시한 바와 같이, 기판 HW의 표면상에는 균일한 두께의 에피택셜층(4)이 남게 되므로, 절연층상에 매우 균일한 반도체층을 가지는 SOI기판을 얻을 수 있다.
분리된 그대로의 비다공질Si층(2)은 다른 SOI기판을 제조하기 위한 프라임웨이퍼로서 재사용된다.
또한, 본 실시예에 의한 SOI기판의 제조방법에서는, 지지기판이 유리기판이나 석영기판 등의 완전한 절연기판이어도 된다. 도 7A∼7D는 지지기판으로서 석영기판을 사용한 경우의 SOI기판을 제조하는 방법을 도시한 것이다. 도 7A의 상부에 도시한 바와 같은 디바이스기판 PW는 도 5A∼5D를 참조하여 설명한 방법과 동일한 방법으로 제조한다. 다음, 지지기판 HW를 형성하는 석영기판(9)를 산화Si층(8)과 대향하게 하고, 도 7B에 도시한 바와 같이(산화Si층(8)은 명확하게 도시되어 있지 않음) 석영기판(9)과 산화Si층(8)을 서로 밀착시킨 후, 양극접합, 가압, 열처리 또는 이들의 조합처리에 의해 산화Si층(8)과 석영기판(9)을 견고하게 접합한다.
그후, 상기 설명한 바와 동일한 방법으로, 와이어에 전류를 흐르게 하여 와이어를 가열시킴으로써 양쪽의 기판을 분리한다. 그러면, 도 7C에 도시한 바와 같이 에피택셜Si층(4)과 다공질Si층(3)은 기판 PW로부터 옮겨져서 석영기판(9)상에 남게 된다.
또한, 상기 설명한 방법에 의해 남아 있는 다공질Si층(3)을 선택적으로 제거한다. 이와 같은 방법으로, 도 7D에 도시한 바와 같이 석영기판(9)상에 비다공질단결정Si박막을 가지는 SOI기판을 얻는다.
또, 본 실시예에 의한 SOI기판을 제조하는 방법에서는, Si웨이퍼를 지지기판으로 사용하여, Si웨이퍼쪽에 산화Si층을 형성하지 않고 디바이스기판쪽의 에피택셜Si층상에 산화Si층을 형성해도 되며, 이에 의해 SOI구조를 가지는 절연층을 형성한다. 도 8A∼8D는 이 방법에 대하여 도시한 것이다. 도 8A의 상부에 도시한 바와 같은 디바이스기판은 도 5A∼5D를 참조하여 상기 설명한 바와 동일한 방법으로 제조한다. 다음은, 도 8A에 도시한 바와 같이 Si웨이퍼로부터 형성된 단결정Si층(5)의 표면을 산화Si층(8)의 표면과 대향하게 하여 단결정Si층(5)의 표면과 산화Si층(8)의 표면을 서로 밀착시켜서 서로 접합한다. 이 경우, 양극접합, 가압, 열처리 또는 이들의 조합처리에 의해 산화Si층(8)과 단결정Si층(5)을 서로 견고하게 접합하는 것이 바람직하다. 이와 같이 하여, 도 8B에 도시한 바와 같은 아티클(ATL)을 얻는다.
다음은, 도 1A, 1B에 도시한 장치를 사용하여, 와이어를 다공질Si층의 측면과 접촉시키고 와이어로 전류를 흐르게 함으로써 와이어를 가열시켜서 다공질Si층을 경계로 하여 아티클(ATL)을 분리한다. 그 결과, 비다공질단결정Si로 형성된 에피택셜Si층(4)이 지지기판 HW인 비다공질Si층(5)쪽으로 옮겨진다. 이 상태에서, 도 8C에 도시한 바와 같이 지지기판 HW상의 에피택셜Si층(4)상에 다공질Si층이 남는 경우, 상기 설명한 방법에 의해 다공질Si층을 선택적으로 제거함으로써 도 8D에 도시한 SOI기판을 제공한다.
제 1실시예에서는, 기판의 둘레에 와이어로서 니크롬선을 감아서 열을 발생시킨다. 그러나, 와이어는 니크롬선으로 제한되지는 않으나, 내열성이 높고 고유저항이 큰 한도내에서 탄탈와이어와 같이 전기적으로 도전성인 물질이면 어떠한 물질도 가능하다. 또한, 제 1실시예에서는, 전원으로서 교류전원을 사용하지만, 이 대신에 교류전원을 사용해도 된다. 제 1실시예에 의하면, 니크롬선과 전원으로 구성된 극히 간소한 구성에 의해 기판의 분리를 행할 수 있으므로 제조코스트를 낮출 수 있다.
<제 2실시예>
제 2실시예는 SOI기판을 제조하는 형태를 나타내는 것으로서, 아티클(ATL)을, 재이용될 Si웨이퍼와 최종적으로 SOI기판을 형성할 기판을 다공질Si층에서 분리하기 위하여 와이어의 열팽창을 이용한다. 이 때문에, 전기적으로 도전성인 와이어를 열팽창계수가 큰 수지로 피복함으로써 얻은 와이어를 기판둘레에 감고, 도전성인 와이어에 전류를 흐르게 한다.
도 9A, 9B는 본 실시예에 의한 분리공정을 도시한 도로서, (13)은 내열성이 높은 플라스틱(14)으로 피복한 니크롬열선등의 와이어를 나타낸다. 다른 참조번호는 도 1A, 1B에 관하여 설명한 부재와 동일한 부재를 나타낸다. 아티클(ATL)의 분리는 다음과 같이 행한다.
먼저, 플라스틱으로 피복한 열선(13)을, 2매의 기판의 측면이 챔퍼링된 2매의 기판사이의 공간(오목부)(SPC)에 감는다. 그리고, a.c.전원(11)으로부터 열선(13)에 전류를 흐르게하여 플라스틱(14)을 열적으로 팽창시켜서, 이에 의해, 다공질층Si층(3)을 경계로 하여, SOI기판을 형성할 부분(4),(7),(6)으로부터, 다른 SOI기판을 제조하는 연속공정에 재이용될 비다공질Si층(2)을 분리한다. 다음의 공정은 제 1실시예에서 설명한 공정과 동일하다. 본 실시예에서는, 와이어로서 플라스틱을 피복한 열선을 사용하지만, 황동과 같이 열팽창계수가 큰 금속으로 이루어진 와이어를 마찬가지로 사용해도 된다.
<제 3실시예>
제 3실시예는 SOI기판을 제조하는 형태를 나타내는 것으로서, 아티클(ATL)을 다공질Si층에서 재이용될 Si웨이퍼와 SOI기판으로 분리하기 위하여, 바이메탈을 형성하는 와이어를 사용한다. 그리고, 이 와이어를 가열하여 열적으로 변형시켜서 기판의 분리를 행한다.
도 10A, 10B는, 각각, 제 3실시예의 분리공정을 도시한 기판의 사시도 및 기판의 단면도이다. 도면에서, (35)는 바이메탈을 형성하는 와이어, (36)은 바이메탈(35)을 지지하는 지지바아, (37)은 바이메탈(35)을 형성하며 열팽창계수가 큰 황동, (38)은 바이메탈(35)을 형성하며 열팽창계수가 작은 인바아(invar)를 각각 나타낸다 도 11A는 실온에서의 바이메탈(35)의 형상을 도시한 것이고, 도 11B는 가열된 상태의 바이메탈(35)의 형상을 도시한 것이다. 가열시에, 열팽창계수가 큰 황동(37)이 열팽창계수가 작은 인바아(38)보다 많이 팽창하기 때문에 바이메탈(35)은 도 11B에 도시한 바와 같이 휘어진다.
도 10A에 도시한 바와 같이 실온에서 지지바아(36)에 의해 바이메탈(35)을 지지한 후, 챔퍼링 된 Si웨이퍼(2)와 챔퍼링 된 Si웨이퍼(6)사이에 형성된 공간(SPC)안으로 삽입한다. 다음, 바이메탈(35)을 가열한다. 분위기의 온도를 상승시킴으로써 가열을 행하거나 또는 지지바아(36)를 통하여 바이메탈(35)에 전류를 흐르게 하여 주울열을 발생시킴으로써 가열을 행해도 된다. 이 열로 인해, 도 11A에 도시한 바와 같이 실온에서는 평평한 바이메탈(35)을 도 11B에 도시한 바와 같이 휘어지게 할 수 있다. 그 결과, Si웨이퍼(2)와 Si웨이퍼(6)에 서로 반대방향으로 힘이 가해져서 바이메탈(35)로부터 한층 더 멀리 떨어지게 된다. 즉, 도 10B의 단면도에서 보는 바와 같이, Si웨이퍼(2)는 바이메탈(35)로부터 위쪽으로 힘을 받고, Si웨이퍼(6)은 바이메탈(35)로부터 아래쪽으로 힘을 받는다. 그 결과, Si웨이퍼(2)와 Si웨이퍼(6)사이의 가장 접합력이 약한 다공질Si층(3)에 크랙이 발생하고, 이에 의해 SOI기판을 형성할 기판(4),(6),(7)로부터, 재이용될 기판(2)를 분리한다.
<제 4실시예>
제 4실시예는 SOI기판을 제조하는 형태를 나타내는 것으로서, 아티클(ATL)을 재이용될 Si웨이퍼와 SOI기판으로 다공질Si층에서 분리하기 위하여, 형상기억합금(shape-memory alloy)으로 만든 와이어를 사용한다. 즉, 형상기억합금으로 만든 와이어를 냉각하여 수축시켜서 기판의 분리를 행한다.
도 12A, 12B는 제 4실시예의 분리공정을 도시한 도로서, 각각, 도 12A는 기판의 사시도이고, 도 12B는 기판의 단면도이다. 도면에서 (39)는 형상기억합금인 Ti-Ni합금으로 이루어진 와이어를 나타낸다. 와이어는, Cu-Zn-Al합금 등의 다른 형상기억합금을 선택하여도 된다. 도 13A는 실온에서의 형상기억합금(39)으로 이루어진 와이어(39)의 형상을 나타낸 것이고, 도 13B는 냉각시킨 형상기억합금와이어(39)의 형상을 나타낸 것이다. 도 12A에 도시한 바와 같이 실온에서 지지바아에 의해 지지된 형상기억합금(39)을 도 12B에 도시한 바와 같이 챔퍼링된 Si웨이퍼(2)와 챔퍼링된 Si웨이퍼(6)사이에 형성된 오목부안으로 삽입한다. 그리고, 형상기억합금와이어(39)를 냉각시킨다. 분위기온도를 낮춤으로써 또는 냉각을 행하거나 지지바아(36)로 상이한 열전자력(thermoelectromotive force)의 금속을 사용하여 펠티에 냉각(Peltier cooling) 등을 함으로써 냉각을 행해도 된다. 냉각에 의해, 도 13A에 도시한 바와 같이 평평한 형상기억합금을 도 13B에 도시한 바와 같이 웨이브형상으로 할 수 있다. 그 결과, Si웨이퍼(2)와 Si웨이퍼(6)에 서로 반대방향으로 힘이 가해져서 형상기억합금와이어(39)로부터 한층 더 멀리 떨어지게 된다. 즉, 도 12B의 단면도에서 보았을 때, Si웨이퍼(2)는 형상기억합금와이어(39)로부터 위쪽으로 힘을 받고 Si웨이퍼(6)은 형상기억합금와이어(39)로부터 아래쪽으로 힘을 받는다. 그 결과 Si웨이퍼(2)와 Si웨이퍼(6)사이의 가장 접합력이 약한 다공질Si층(3)에 크랙이 발생하고, 이에 의해 SOI기판을 형성할 기판(4),(6),(7)로부터, 재이용될 기판(2)를 분리한다.
<제 5실시예>
제 5실시예는 SOI기판을 제조하는 형태를 나타내는 것으로서, 아티클(ATL)을 재이용될 Si웨이퍼와 SOI기판으로 다공질Si층에서 분리하기 위하여, 기판둘레에 감긴 와이어에 가해지는 로렌쯔의 힘(Lorentz's force)을 이용한다. 즉, 로렌쯔의 힘을 받는 와이어에 의해 기판에 분리력이 가해진다.
도 14A, 14B는 제 5실시예의 분리공정을 도시한 도로서, 각각, 도 14A는 기판의 사시도이고, 도 14B는 기판의 단면도이다. 도면에서, (40),(41)은 정자계를 발생하는 전자석, (42)는 본 발명의 와이어로서 정자계로부터 로렌쯔의 힘을 받는 도선, (43)은 전자석(40),(41)에 의해 발생된 정자계를 표시하는 자기력선을 각각, 나타낸다. 본 예에서, 전자석(40),(41)은 강자계를 발생하는 초전도 전자석인 것이 바람직하다. 도 14B에 도시한 바와 같이 접합된 기판둘레에 도선(42)을 1회이상 감아서 도선을 Si웨이퍼(2)와 Si웨이퍼(6)사이에 형성된 공간안으로 삽입한다. 다음은, 교류전원(11)에 의해 도선(42)으로 교류를 흐르게 하면, 접합된 기판은, 도 14B의 단면도에서 보는 바와 같이, 정자계(43)로 인해 수직으로 진동하는 로렌쯔의 힘을 받는다. 즉, 도 14B의 단면도에서 볼 때, Si웨이퍼(2)는 도선(42)로부터 위쪽으로 힘을 받고 Si웨이퍼(6)은 도선(42)으로부터 아래쪽으로 힘을 받는다. 그 결과, Si웨이퍼(2)와 Si웨이퍼(6)사이의 가장 접합력이 약한 다공질Si층(3)에 크랙이 발생하고, 이에 의해 SOI기판을 형성하는 기판(4),(6),(7)로부터, 재이용될 기판(2)를 분리한다. 본 실시예에서는, 전자석(40),(41)에 교류를 공급하고 도선(42)에 직류를 공급하여 도선(42)을 진동시킬 수 있다.
<제 6실시예>
제 5실시예는 SOI기판을 제조하는 형태를 나타내는 것으로서, 아티클(ATL)을 재이용될 Si웨이퍼와 SOI기판으로 다공질Si층에서 분리하기 위하여, 기판둘레에 감긴 도선에 가해지는 로렌쯔의 힘을 이용한다. 즉, 로렌쯔의 힘을 받는 도선에 의해 기판에 분리력이 가해진다.
도 15A, 15B는 제 6실시예의 분리공정을 도시한 도로서, 각각, 도 15A는 기판의 사시도이고, 도 15B는 기판의 단면도이다. 도면에서, (44)는 Si웨이퍼를 지지하며 전자석을 구성하는 도선(46)을 또한 지지하는 척, (45)는 전자석을 구성하는 도선(46)의 중심축, (47)은 전자석이 발생하는 정자계의 자기력선, (42)는 본 발명의 와이어로서 정자계로부터 로렌쯔의 힘을 받는 도선을 각각 나타낸다. 또 (48)은 전자석으로 전류를 흐르게 하는 직류전원, (49)는 도선(42)으로 전류를 흐르게 하는 교류전원을 나타낸다. 전자석을 구성하는 도선(46)은 척에 의해 중심축(45)을 중심으로 하여 Si웨이퍼(6)에 감겨진다. 중심축(45)은 정자계(47)를 강하게 하는 도전성인 것이 바람직하다. 도 15A, 15B에 도시한 바와 같이 교류전원(48)으로부터 직류를 흐르게 하여, Si웨이퍼(2)쪽이 N극으로 되고, 척(44)쪽이 S극으로 되도록 정자계(47)를 발생한다. 도 15B에 도시한 바와 같이 접합된 기판둘레에 도선(42)을 1회이상 감아서 도선을 Si웨이퍼(2)와 Si웨이퍼(6)사이에 형성된 공간안으로 삽입한다. 다음은, 도 15A, 15B에 도시한 바와 같이 교류전원(49)에 의해 도선(42)으로 전류를 흐르게 한다. 그 결과, 도선(42)은, Si웨이퍼(6)에서 Si웨이퍼(2)를 박리시키는 방향으로 힘을 가하는 로렌쯔의 힘을, 정자계(47)로부터 받는다. 즉, 도 14B의 단면도에서 볼 때, Si웨이퍼(2)는 도선(42)로부터 위쪽으로 힘을 받고 Si웨이퍼(6)은 척(44)에 의해 고정된다. 그 결과, Si웨이퍼(2)와 Si웨이퍼(6)사이의 가장 접합력이 약한 다공질Si층(3)에 크랙이 발생하고, 이에 의해 SOI기판을 형성하는 기판(4),(6),(7)로부터, 재이용될 기판(2)를 분리한다.
<제 7실시예>
제 7실시예는 SOI기판을 제조하는 형태를 나타내는 것으로서, 아티클(ATL)을, 재이용될 Si웨이퍼와 SOI기판으로 다공질Si층에서 분리하기 위하여, 기판둘레에 감긴 도선에 가해지는 로렌쯔의 힘을 이용한다. 즉, 제 6실시예의 경우와 같이 로렌쯔의 힘을 받는 도선에 의해 기판에 분리력이 가해진다.
도 16A, 16B는 제 7실시예의 분리공정을 도시한 도로서, 각각, 도 16A는 기판의 사시도이고, 도 16B는 기판의 단면도이다. 도면에서, (44)는 Si웨이퍼(6)을 지지하며 또한 전자석을 구성하는 도선(46)을 지지하는 척, (45)는 전자석을 구성하는 도선(46)의 중심축, (47)은 전자석이 발생하는 정자계의 자기력선, (42),(51)는 본 발명의 와이어로서 정자계로부터 로렌쯔의 힘을 받는 도선을 각각 나타낸다. 또 (48)은 전자석으로 전류를 흐르게 하는 직류전원, (49)는 도선(42),(51)으로 전류를 흐르게 하는 교류전원을 나타낸다. 도선(46)은, 척에 의해 중심축(45)을 중심으로 하여 Si웨이퍼(6)에 감겨진다. 중심축(45)은 정자계(47)를 강하게 하는 도전성인 것이 바람직하다. 도 16A, 16B에 도시한 바와 같이 직류전원(48)으로부터 직류를 흐르게 하여, Si웨이퍼(2)쪽이 N극으로 되고, 척(44)쪽이 S극이 되도록 정자계(47)를 발생한다. 도 16B에 도시한 바와 같이 접합된 기판둘레에 도선(42)을 1회이상 감아서 도선을 Si웨이퍼(2)와 Si웨이퍼(6)사이에 형성된 공간안으로 삽입한다. 또한, 도선(51)도, 도 16B에 도시한 바와 같이 접합된 기판둘레에 1회이상 감아서 Si웨이퍼(2)와 Si웨이퍼(6)사이에 형성된 공간안으로 삽입한다. 다음은, 도 16A, 16B에 도시한 바와 같이 직류전원(49),(52)에 의해 도선(42),(51)으로 서로 반대방향으로 전류를 흐르게 한다. 그 결과, 도선(42)은, Si웨이퍼(6)에서 Si웨이퍼(2)를 박리시키는 방향으로 힘을 가하는 로렌쯔의 힘을, 정자계(47)로부터 받는다. 또한, 도선(51)은, Si웨이퍼(2)에서 Si웨이퍼(6)을 박리하는 방향으로 힘을 가하는 로렌쯔의 힘을 정자계(47)로부터 받는다. 즉, 도 16B의 단면도에서 볼 때, Si웨이퍼(2)는 도선(42)으로부터 위쪽으로 힘을 받고 Si웨이퍼(6)은 도선(42)으로부터 아래쪽으로 힘을 받는다. 그 결과, Si웨이퍼(2)와 Si웨이퍼(6)사이의 가장 접합력이 약한 다공질Si층(3)에 크랙이 발생하고, 이에 의해 SOI기판을 형성하는 기판(4),(6),(7)로부터, 재이용될 기판(2)를 분리한다.
<제 8실시예>
제 8실시예는 SOI기판을 제조하는 형태를 나타낸 것으로서, 아티클(ATL)을 재이용될 Si웨이퍼와 SOI기판으로 다공질Si층에서 분리하기 위하여, 기판둘레에 감긴 와이어를 단지 조이기만 하여서 기판에 분리력을 가한다. 필요에 따라 와이어에 전류를 공급하여 와이어를 가열시켜도 된다.
도 17A, 17B는 제 8실시예의 분리공정을 도시한 도로서, 각각, 도 17A는 기판의 사시도이고, 도 17B는 기판의 단면도이다. 도면에서 (50)은 얇지만 절단하기는 어려운 와이어로서, Si웨이퍼(2)와 Si웨이퍼(6)사이에 형성된 공간안으로 삽입한 후 감는다. 상기 설명한 것과 동일한 부분을 나타내는 번호는 동일한 부분을 표시한다. 도 17A, 17B에 도시한 바와 같이, 접합된 기판에 와이어(50)를 감은 후 화살표로 표시한 방향으로 조이면, Si웨이퍼(2)와 Si웨이퍼(6)사이의 접합력이 가장 약한 다공질Si층(3)에 크랙이 발생한다. 본 예에서, 와이어(50)에 전류를 흐르게 하여 와이어(50)를 가열시키는 것이 보다 바람직하다. 그 결과, 재이용될 기판(2)을, SOI기판을 형성하는 기판(4),(6),(7)로부터 분리할 수 있다.
<실시예 9>
제 9실시예는 태양전지를 제조하는 형태를 나타내는 것으로서, 도 18A∼18C는 광을 전기로 변환하는 광전변환층을 형성하기까지 행하는 공정을 도시한 도이다. 도 18A에 도시한 바와 같이 p형 Si웨이퍼(1)를 준비하고, Si웨이퍼(1)의 표면을 도 3을 참조하여 설명한 바와 같이 마찬가지로 양극화성처리에 의해 다공질화한다. 그 결과, 도 18B에 도시한 바와 같이, 웨이퍼(1)의 비다공질Si층(2)상에 다공질Si층(3)을 가지는 기판을 제공할 수 있다. 다음은, 다공질Si층(3)상에, 분자선에피택셜성장, 플라즈마CVD, 저압CVD, 광CVD, 바이어스스퍼터링, 액상성장법 등의 방법에 의해, 도 18C에 도시한 바와 같이, 광전변환층(18)을 형성하는 에피택셜Si층을 형성한다.
도 19, 20은 본 발명의 제 9실시예에 의한 분리공정을 도시한 사시도이고, 도 21A, 21B는, 각각, 최종제품인 태양전지의 사시도이고, 도 21A의 선21B-21B를 따라 취한 단면도이다. 도면에서 (16)은 이면금속전극, (17)은 플라스틱기판, (18)은 광전변환층, (19)는 표면금속전극, (20)은 보호막, (24)는 배선을 각각 나타낸다. 이미 설명한 것과 동일한 부품은 동일한 참조번호로 나타내었다.
본 실시예에서 광전변환층(18)을 형성할 때, 도 21B에 도시한 바와 같이 pn접합을 형성하기 위해, 도 18C의 에피택셜성장시에 n+층(23), p층(22), p+층(21)을 아래쪽부터 이 순서대로 형성한다. 다음은, 도 19에 도시한 바와 같이, 광전변환층(18)을, 플라스틱기판(17)에 밀착된 이면금속전극(16)에 접합한다. 이 상태에서, 최외면인 p+층(21)을 이면금속전극(16)과 밀착시킨다. 그후, 진공척(12)을 비다공질Si층(2)의 외부와 밀착시킨다. 다음은, 제 1실시예에서와 동일한 방법으로, Si웨이퍼(2)의 표면쪽과 이면금속전극(16)사이에 형성된 공간이 메워지도록 니크롬선(10)을 감고, 교류전원(11)으로부터 니크롬선(10)에 전류를 흐르게 한다. 그 결과, 다공질Si층(3)에 열이 부분적으로 가해져서, 이에 의해 다공질Si층(3)에서 최종적으로 태양전지를 형성하는 기판(18),(16),(17)을, 다른 제조공정에 재이용될 Si웨이퍼로부터 분리한다. 이 분리공정은 제 1실시예와 마찬가지로 니크롬선을 사용하여 가열하는 공정으로서 설명했지만, 제 2내지 제 8실시예의 어떤 형태도 사용가능하다.
그후, 도 21A에 도시한 바와 같이, 광전변환층(18)의 표면상에 표면금속전극(19)을 형성한다. 그리고, 표면금속전극(19)과 이면금속전극(16)에 배선(24)을 접속하고, 표면금속전극(19)상에 보호막(20)을 형성한다. 도 21B는 도 21A의 21B-21B를 따라 취한 단면도이다. 광전변환층(18)은, 위쪽으로부터, 표면금속전극(19)과 접촉하는 n+층(23), p층(22), 이면금속전극(16)과 접촉하는 p+층(21)으로 구성한다. 표면금속전극(19)은 광을 투과시킬 수 있는 그물눈(mesh)의 형태로 하는 것이 바람직하지만, ITO전극과 같은 투명전극으로 치환해도 된다. 또한, 이면금속전극(16)은, 광이 광전변환층(18)을 통과하는 동안 전기로 변환되지 않은 광을 다시 광전변환층(18)으로 되돌리도록 하는 작용도 하기 때문에, 이면금속전극(16)은 반사율이 높은 금속물질로 형성하는 것이 바람직하다.
본 실시예에 의하면, 다수의 단결정박막의 태양전지를 1매의 Si웨이퍼로부터 형성할 수 있기 때문에, 본 실시예는 변환효율, 수명, 제조코스트 등의 점에서 우위에 있다. 또한, 국소적으로 열을 가함으로써 다공질Si층의 결정을 변형시키므로, 강한 인장력이 필요없이 기판의 분리를 행한다. 이 때문에, 기판과 지그 등의 사이에 어떠한 강한 접착이 필요하지 않기 때문에, 본 실시예는 제조코스트면에서 우위에 있다.
<제 10실시예>
제 10실시예도 제 9실시예의 경우와 마찬가지로 태양전지를 제조하는 형태를 나타내는 것이다. 제 9실시예에서는, 도 18∼21B에 나타낸 광전변환층을 다공질Si층(3)상에 형성된 에피택셜Si층으로 구성하지만, 제 10실시예에서는, 다공도가 낮은 다공질Si층을 그대로 광전변환층(18)으로서 사용하고 있다. 양극화성처리시의 전류밀도를 변화시킴으로써 다공질Si층의 다공도를 변화시키는 제 1실시예를 참조하여 설명했다. 즉, 도 3을 참조하여 설명한 양극화성처리시에 전극(28)에서 전극(29)로 흐르는 전류의 전류밀도를 높게하여, Si웨이퍼(1)상에 형성된 다공질Si층의 다공도를 높게 하는 것에 대하여 설명했다. 이 현상을 이용하여, p+형Si웨이퍼(1)의 표면을 다공질화할 때, 도 4에 도시한 바와 같이, 저전류밀도를 선택하여 다공도가 낮은 다공질Si층을 형성하고, 그 아래에 다공도가 높은 다공질Si층(3b)을 비다공질Si층(2)상에 형성한다. 다음은, n형을 형성하는 P, As 등을 다공도가 낮은 다공질Si층(3a)의 최상부표면으로 이온주입하여, 이 다공질Si층(3a)을 도 21B의 내부에 형성된 pn접합을 가지는 광전변환층(18)으로서 사용한다.
그후, 도 19에 도시한 바와 같이, 광전변환층(18)으로서 사용될 다공도가 낮은 다공질Si층(3a)을 이면금속전극(16)에 접합한다. 다른 공정은 제 8실시예의 공정과 동일하다. 본 실시예는, 다수의 단결정박막태양전지를 1매의 Si웨이퍼에 의해 형성할 수 있기 때문에, 변환효율, 수명, 제조코스트 등의 점에서 우위에 있다. 또한 에피택셜성장공정을 채택하지 않았기 때문에, 제 8실시예보다 제조코스트가 낮다. 또, 다공도가 낮은 다공질Si층으로 광전변환층(18)을 형성하기 때문에, 단결정성이 유지된다. 그리고, 구멍에 의해 광이 적절하게 산란되므로 변환효율도 또한 향상된다.
<제 11실시예>
제 11실시예는 에리어센서를 제조하는 형태를 나타낸 것이다. 본 실시예에서도, 제 9실시예 및 제 10실시예의 경우와 마찬가지로 Si웨이퍼로부터 단결정박막의 광전변환층을 형성한다. 다음, 광전변환층상에 광학센서를 2차원적으로 배치하여 매트릭스배선을 형성한다. 매트릭스배선은, 예를 들면, 도 21A, 21B에 도시한 실시예에서, 표면금속전극(19)을 배치하는 대신 행배선을 형성하고, 이면금속전극(16)을 배치하는 대신 열배선을 형성한다. 본 실시예는 다수의 단결정박막에리어센서를 1매의 Si웨이퍼로부터 형성할 수 있기 때문에, 변환효율, 수명, 제조코스트, 대면적 적응가능성 등의 점에서 우수하다.
<제 12실시예>
먼저, 1매의 기판으로서 Si웨이퍼를 준비한다.
다음, Si웨이퍼를 이온주입기내에 배치하고 Si웨이퍼의 표면전체에 수소이온이나 희가스이온을 주입하여 이 주입되는 이온이 주어진 깊이까지 도달하도록 한다. 이와 같은 방법으로, Si웨이퍼의 내부에 미소기포로 인한 결함층을 형성한다.
한편, 다른 Si웨이퍼를 지지기판으로서 준비하고, 이 지지기판의 표면을 산화하고 미소기포로 인한 결함층을 가지는 상기 Si웨이퍼의 표면에 접합한다.
이와 같이 접합된 웨이퍼로 형성된 아티클은, 도 1A, 1B, 도 9A, 9B, 도 10A, 10B, 도 12A, 12B, 도 14A, 14B, 도 15A, 15B, 도 16A, 16B, 도 17A, 17B, 도 19에 도시한 방법에 의해, 미소기포로 인한 결함층의 부근에서 아티클의 측면과 와이어를 접촉시켜서 결함층을 파괴함으로써, 두 웨이퍼로 분리한다.
이와 같은 방식으로, 1매의 기판Si층의 결함층상의 단결정Si층이 다른 기판상의 산화실리콘막상으로 옮겨진다. 미국특허 5,374,564호에는, 상기 언급한 이온주입에 의한 미소기포의 발생에 대하여 상세히 설명되어 있다.
상기 설명은 Si웨이퍼를 한 예로서 이용하여 이루어진 것이지만, 본 발명은 SiGe, Ge, SiC, GaAs, InP등 Si이외의 반도체에도 적용된다.
상기 설명한 바와 같이, 본 발명에 의하면, 1개의 와이어를 사용하여 1매의 Si기판으로부터 다수의 단결정박막Si를 얻을 수 있다. 또한, 기판의 주위전체에 작용하는 와이어가 기판을 분리하기 위해 사용되기 때문에, 기판을 효율적으로 분리할 수 있고, Si박막에 어떠한 손상도 입히지 않고 양질의 Si박막을 제공할 수 있다. 이 때문에, SOI기판을 제조할 때, 재료를 낭비함이 없이 사용할 수 있으므로 제조코스트가 낮아지고 자원절약이 되는 제조방법을 제공할 수 있다. 또한, 제조된 SOI기판자체의 품질이 양호하다. 마찬가지로, 광전변환장치를 제조할때에도, 재료를 낭비함이 없이 사용할 수 있고, 제조코스트를 낮추고 자원을 절약할 수 있는 제조방법을 제공할수 있다. 또한, 제조된 SOI기판자체의 품질이 양호하다.

Claims (40)

  1. 비다공질층상에 다공질층을 가지며 또 상기 다공질층상에 상기 다공질층보다 다공도가 낮은 층을 가지는 기판을 준비하여, 상기 다공질층에 의해 비다공질층과 다공도가 낮은 층을 분리하는 박막형성방법으로서, 상기 기판의 측면에 와이어를 접촉시켜서 분리를 행하는 것으로 이루어진 것을 특징으로 하는 박막형성방법.
  2. 제 1항에 있어서, 상기 기판의 측면에 와이어를 1회이상 감는 것을 특징으로 하는 박막형성방법.
  3. 제 2항에 있어서, 상기 와이어는 전기적으로 도전성이며, 상기 와이어에 전류를 흐르게 하여 상기 와이어로부터 열을 발생시키는 것을 특징으로 하는 박막형성방법.
  4. 제 2항에 있어서, 상기 와이어는 전기적으로 도전성이며, 상기 와이어에 전류를 흐르게 하여 상기 와이어를 열적으로 팽창시키는 것을 특징으로 하는 박막형성방법.
  5. 제 2항에 있어서, 상기 와이어는 전기적으로 도전성이며, 상기 와이어의 외부에 자계를 인가하면서 상기 와이어에 전류를 흐르게 하여 상기 와이어에 로렌쯔의 힘을 가하는 것을 특징으로 하는 박막형성방법.
  6. 제 5항에 있어서, 상기 자계는 정자계이며, 상기 와이어에 교류를 흐르게 하여 상기 와이어를 진동시키는 것을 특징으로 하는 박막형성방법.
  7. 제 5항에 있어서, 상기 자계는 정자계이며, 상기 와이어에 직류를 흐르게 하여 상기 와이어로부터 상기 기판에, 다공도가 낮은 층을 박리하는 방향으로, 힘을 가하는 것을 특징으로 하는 박막형성방법.
  8. 제 2항에 있어서, 상기 와이어를 조여서 기판을 분리하는 것을 특징으로 하는 박막형성방법.
  9. 제 1항에 있어서, 상기 와이어는 바이메탈이며, 상기 와이어를 가열하여 열적으로 변형시켜서 분리를 행하는 것을 특징으로 하는 박막형성방법.
  10. 제 1항에 있어서, 상기 와이어는 형상기억합금이며, 상기 와이어의 형상기억을 이용함으로써 상기 와이어를 변형시켜서 분리를 행하는 것을 특징으로 하는 박막형성방법.
  11. 제 1항에 있어서, Si웨이퍼의 양극화성에 의해 상기 비다공질층상의 다공질층을 형성하는 것을 특징으로 하는 박막형성방법.
  12. 제 1항에 있어서, 상기 다공질층과 접촉하지 않는 비다공질층의 이면을 진공척에 밀착시키고, 상기 진공척으로부터 상기 기판에 미소한 인장력을 전달하는 것을 특징으로 하는 박막형성방법.
  13. 제 11항에 있어서, 상기 다공도가 낮은 다공질층은 상기 다공질층상에 에피택셜성장에 의해 형성된 비다공질에피택셜층인 것을 특징으로 하는 박막형성방법.
  14. 제 13항에 있어서, 상기 에피택셜층과 적어도 표면상에 절연층을 가지는 지지기판을 서로 접합한 후에, 상기 다공질층에 의해 분리를 행하고, 상기 에피택셜층상에 남아 있는 다공질층을 제거하여 상기 에피택셜층과 절연층을, 각각, SOI기판의 반도체층과 하부절연층으로 이용하는 것을 특징으로 하는 박막형성방법.
  15. 제 14항에 있어서, 적어도 표면상에 절연층을 가지는 상기 지지기판은 Si웨이퍼의 표면을 산화시킴으로써 얻은 기판인 것을 특징으로 하는 박막형성방법.
  16. 제 11항에 있어서, 상기 에피택셜층의 표면상에 절연층을 형성하고 상기 절연층을 지지기판에 접합시킨 후에, 상기 다공질층에 의해 분리를 행하고, 상기 에피택셜층상에 남아있는 다공질층을 제거하여 상기 에피택셜층과 절연층을, 각각, SOI기판의 반도체층과 하부절연층으로 이용하는 것을 특징으로 하는 박막형성방법.
  17. 제 16항에 있어서, 상기 지지기판은 석영기판인 것을 특징으로 하는 박막형성방법.
  18. 제 16항에 있어서, 상기 지지기판은 Si웨이퍼의 표면을 산화시킴으로써 얻은 기판인 것을 특징으로 하는 박막형성방법.
  19. 제 11항에 있어서, 상기 다공도가 낮은 층은, 상기 다공질층을 형성할때의 전류밀도보다 낮은 전류밀도로 양극화성을 행함으로써 형성되는 것을 특징으로 하는 박막형성방법.
  20. 제 14항 또는 제 19항에 있어서, 상기 다공도가 낮은 층과 상기 지지기판을 서로 접합시킨 후에, 상기 다공질층에 의해 분리를 행하여 상기 다공도가 낮은 층을 광전변환장치의 광전변환층으로 이용하는 것을 특징으로 하는 박막형성방법.
  21. 비다공질Si층상에 다공질Si층을 가지며 또 상기 다공질Si층상에 상기 다공질Si층보다 다공도가 낮은 Si층을 가지는 기판을 준비하여, 상기 다공질Si층에 의해 비다공질Si층과 다공도가 낮은 Si층을 분리하는 박막형성방법으로서, 상기 기판의 측면에 와이어를 접촉시켜서 분리를 행하는 것으로 이루어진 것을 특징으로 하는 박막형성방법.
  22. 제 21항에 있어서, 상기 기판의 측면에 와이어를 1회이상 감는 것을 특징으로 하는 박막형성방법.
  23. 제 22항에 있어서, 상기 와이어는 전기적으로 도전성이며, 상기 와이어에 전류를 흐르게 하여 상기 와이어로부터 열을 발생시키는 것을 특징으로 하는 박막형성방법.
  24. 제 22항에 있어서, 상기 와이어는 전기적으로 도전성이며, 상기 와이어에 전류를 흐르게 하여 상기 와이어를 열적으로 팽창시키는 것을 특징으로 하는 박막형성방법.
  25. 제 22항에 있어서, 상기 와이어는 전기적으로 도전성이며, 상기 와이어의 외부에 자계를 인가하면서 상기 와이어에 전류를 흐르게 하여 상기 와이어에 로렌쯔의 힘을 가하는 것을 특징으로 하는 박막형성방법.
  26. 제 25항에 있어서, 상기 자계는 정자계이며, 상기 와이어에 교류를 흐르게 하여 상기 와이어를 진동시키는 것을 특징으로 하는 박막형성방법.
  27. 제 25항에 있어서, 상기 자계는 정자계이며, 상기 와이어에 직류를 흐르게 하여 상기 와이어로부터 상기 기판에, 다공도가 낮은 층을 박리하는 방향으로, 힘을 가하는 것을 특징으로 하는 박막형성방법.
  28. 제 22항에 있어서, 상기 와이어를 조여서 기판을 분리하는 것을 특징으로 하는 박막형성방법.
  29. 제 21항에 있어서, 상기 와이어는 바이메탈이며, 상기 와이어를 가열하여 열적으로 변형시켜서 분리를 행하는 것을 특징으로 하는 박막형성방법.
  30. 제 21항에 있어서, 상기 와이어는 형상기억합금이며, 상기 와이어의 형상기억을 이용함으로써 상기 와이어를 변형시켜서 분리를 행하는 것을 특징으로 하는 박막형성방법.
  31. 제 21항에 있어서, Si웨이퍼의 양극화성에 의해 상기 비다공질Si층상의 다공질Si층을 형성하는 것을 특징으로 하는 박막형성방법.
  32. 제 21항에 있어서, 상기 다공질Si층과 접촉하지 않는 비다공질Si층의 이면을 진공척에 밀착시키고, 상기 진공척으로부터 상기 기판에 미소한 인장력을 전달하는 것을 특징으로 하는 박막형성방법.
  33. 제 31항에 있어서, 상기 다공도가 낮은 Si다공질층은 상기 다공질Si층상에 에피택셜성장에 의해 형성된 비다공질에피택셜Si층인 것을 특징으로 하는 박막형성방법.
  34. 제 33항에 있어서, 상기 에피택셜Si층과 적어도 표면상에 절연층을 가지는 지지기판을 서로 접합한 후에, 상기 다공질Si층에 의해 분리를 행하고, 상기 에피택셜Si층상에 남아 있는 다공질Si층을 제거하여 상기 에피택셜층과 절연층을, 각각, SOI기판의 반도체층과 하부절연층으로 이용하는 것을 특징으로 하는 박막형성방법.
  35. 제 34항에 있어서, 적어도 표면상에 절연층을 가지는 상기 지지기판은 Si웨이퍼의 표면을 산화시킴으로써 얻은 기판인 것을 특징으로 하는 박막형성방법.
  36. 제 31항에 있어서, 상기 에피택셜Si층의 표면상에 절연층을 형성하고 상기 절연층을 지지기판에 접합시킨 후에, 상기 다공질Si층에 의해 분리를 행하고, 상기 에피택셜Si층상에 남아있는 다공질Si층을 제거하여 상기 에피택셜층과 절연층을, 각각, SOI기판의 반도체층과 하부절연층으로 이용하는 것을 특징으로 하는 박막형성방법.
  37. 제 36항에 있어서, 상기 지지기판은 석영기판인 것을 특징으로 하는 박막형성방법.
  38. 제 36항에 있어서, 상기 지지기판은 Si웨이퍼의 표면을 산화시킴으로써 얻은 기판인 것을 특징으로 하는 박막형성방법.
  39. 제 31항에 있어서, 상기 다공도가 낮은 Si층은, 상기 다공질Si층을 형성할때의 전류밀도보다 낮은 전류밀도로 양극화성을 행함으로써 형성되는 것을 특징으로 하는 박막형성방법.
  40. 제 34항 또는 제 39항에 있어서, 상기 다공도가 낮은 Si층과 상기 지지기판을 서로 접합시킨 후에, 상기 다공질Si층에 의해 분리를 행하여, 상기 다공도가 낮은 Si층을 광전변환장치의 광전변환층으로 이용하는 것을 특징으로 하는 박막형성방법.
KR1019980010066A 1997-03-26 1998-03-24 박막형성방법 KR100266954B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP97-73770 1997-03-26
JP7377097 1997-03-26
JP1997-73770 1997-03-26

Publications (2)

Publication Number Publication Date
KR19980080586A KR19980080586A (ko) 1998-11-25
KR100266954B1 true KR100266954B1 (ko) 2000-10-02

Family

ID=13527788

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019980010066A KR100266954B1 (ko) 1997-03-26 1998-03-24 박막형성방법

Country Status (8)

Country Link
US (1) US6140209A (ko)
EP (1) EP0867923B1 (ko)
KR (1) KR100266954B1 (ko)
AT (1) ATE270001T1 (ko)
AU (1) AU744858B2 (ko)
CA (1) CA2232796C (ko)
DE (1) DE69824655T2 (ko)
TW (1) TW389958B (ko)

Families Citing this family (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7148119B1 (en) * 1994-03-10 2006-12-12 Canon Kabushiki Kaisha Process for production of semiconductor substrate
US6306729B1 (en) 1997-12-26 2001-10-23 Canon Kabushiki Kaisha Semiconductor article and method of manufacturing the same
FR2785217B1 (fr) * 1998-10-30 2001-01-19 Soitec Silicon On Insulator Procede et dispositif pour separer en deux tranches une plaque de materiau notamment semi-conducteur
JP2000223683A (ja) * 1999-02-02 2000-08-11 Canon Inc 複合部材及びその分離方法、貼り合わせ基板及びその分離方法、移設層の移設方法、並びにｓｏｉ基板の製造方法
FR2796491B1 (fr) * 1999-07-12 2001-08-31 Commissariat Energie Atomique Procede de decollement de deux elements et dispositif pour sa mise en oeuvre
JP3948930B2 (ja) * 2001-10-31 2007-07-25 大日本スクリーン製造株式会社 薄膜形成装置および薄膜形成方法
US7452757B2 (en) * 2002-05-07 2008-11-18 Asm America, Inc. Silicon-on-insulator structures and methods
JP2004140120A (ja) * 2002-10-16 2004-05-13 Canon Inc 多結晶シリコン基板
US7399681B2 (en) 2003-02-18 2008-07-15 Corning Incorporated Glass-based SOI structures
US7176528B2 (en) * 2003-02-18 2007-02-13 Corning Incorporated Glass-based SOI structures
TWI244774B (en) * 2003-05-06 2005-12-01 Canon Kk Semiconductor substrate, semiconductor device, light emitting diode and producing method therefor
JP2004335642A (ja) * 2003-05-06 2004-11-25 Canon Inc 基板およびその製造方法
US20050124137A1 (en) * 2003-05-07 2005-06-09 Canon Kabushiki Kaisha Semiconductor substrate and manufacturing method therefor
JP2005005509A (ja) * 2003-06-12 2005-01-06 Canon Inc 薄膜トランジスタ及びその製造方法
US20050082526A1 (en) * 2003-10-15 2005-04-21 International Business Machines Corporation Techniques for layer transfer processing
JP2005135942A (ja) * 2003-10-28 2005-05-26 Canon Inc 電極配設方法
JP4771510B2 (ja) * 2004-06-23 2011-09-14 キヤノン株式会社 半導体層の製造方法及び基板の製造方法
JP4950047B2 (ja) 2004-07-22 2012-06-13 ボード オブ トラスティーズ オブ ザ レランド スタンフォード ジュニア ユニバーシティ ゲルマニウムの成長方法及び半導体基板の製造方法
WO2006023289A2 (en) * 2004-08-18 2006-03-02 Corning Incorporated Strained semiconductor-on-insulator structures and methods for making strained semiconductor-on-insulator structures
WO2006023594A2 (en) * 2004-08-18 2006-03-02 Corning Incorporated High strain glass/glass-ceramic containing semiconductor-on-insulator structures
US7268051B2 (en) * 2005-08-26 2007-09-11 Corning Incorporated Semiconductor on glass insulator with deposited barrier layer
DE102005047509B4 (de) * 2005-10-04 2017-10-26 Degotec Gmbh Vorrichtung zur Separierung eines flächigen Objektes von einem Körper, mit dem das Objekt mittels Adhäsionskraft verbunden ist
US7691730B2 (en) * 2005-11-22 2010-04-06 Corning Incorporated Large area semiconductor on glass insulator
US20070264796A1 (en) * 2006-05-12 2007-11-15 Stocker Mark A Method for forming a semiconductor on insulator structure
JP5171016B2 (ja) * 2006-10-27 2013-03-27 キヤノン株式会社 半導体部材、半導体物品の製造方法、その製造方法を用いたｌｅｄアレイ
US20080277778A1 (en) 2007-05-10 2008-11-13 Furman Bruce K Layer Transfer Process and Functionally Enhanced Integrated Circuits Products Thereby
JP2009094144A (ja) * 2007-10-04 2009-04-30 Canon Inc 発光素子の製造方法
DE102007050483A1 (de) 2007-10-19 2009-09-10 Meyer Burger Ag Mischung aus einem thixotropen Dispersionsmedium sowie abrasiv wirkenden Körnern als Schleifmittel
US8950459B2 (en) 2009-04-16 2015-02-10 Suss Microtec Lithography Gmbh Debonding temporarily bonded semiconductor wafers
US8919412B2 (en) * 2009-04-16 2014-12-30 Suss Microtec Lithography, Gmbh Apparatus for thermal-slide debonding of temporary bonded semiconductor wafers
US8366873B2 (en) * 2010-04-15 2013-02-05 Suss Microtec Lithography, Gmbh Debonding equipment and methods for debonding temporary bonded wafers
US8592294B2 (en) * 2010-02-22 2013-11-26 Asm International N.V. High temperature atomic layer deposition of dielectric oxides
US9755015B1 (en) 2016-05-10 2017-09-05 Globalfoundries Inc. Air gaps formed by porous silicon removal
CN108242424B (zh) 2016-12-26 2019-09-03 京东方科技集团股份有限公司 柔性面板的制作方法、柔性面板及显示装置
CN112867809A (zh) * 2018-10-18 2021-05-28 应用材料公司 用于保持基板的保持装置、用于保持基板的载体以及用于从保持装置释放基板的方法
CN111855636B (zh) * 2019-04-29 2023-10-27 中国科学院微电子研究所 一种sers基底

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4445965A (en) * 1980-12-01 1984-05-01 Carnegie-Mellon University Method for making thin film cadmium telluride and related semiconductors for solar cells
JPH01156480A (ja) * 1987-12-14 1989-06-20 Somar Corp 薄膜剥離装置
DE69133004T2 (de) * 1990-08-03 2002-10-02 Canon Kk Verfahren zur Herstellung eines Halbleiterkörpers
FR2681472B1 (fr) * 1991-09-18 1993-10-29 Commissariat Energie Atomique Procede de fabrication de films minces de materiau semiconducteur.
JP3257580B2 (ja) * 1994-03-10 2002-02-18 キヤノン株式会社 半導体基板の作製方法
JP3381443B2 (ja) * 1995-02-02 2003-02-24 ソニー株式会社 基体から半導体層を分離する方法、半導体素子の製造方法およびｓｏｉ基板の製造方法
DE69627252T2 (de) * 1995-08-02 2004-01-29 Canon Kk Halbleitersubstrat und Herstellungsverfahren

Also Published As

Publication number Publication date
TW389958B (en) 2000-05-11
CA2232796A1 (en) 1998-09-26
ATE270001T1 (de) 2004-07-15
AU5952398A (en) 1998-10-01
US6140209A (en) 2000-10-31
CA2232796C (en) 2002-01-22
KR19980080586A (ko) 1998-11-25
DE69824655D1 (de) 2004-07-29
EP0867923B1 (en) 2004-06-23
EP0867923A2 (en) 1998-09-30
EP0867923A3 (en) 1999-07-28
DE69824655T2 (de) 2005-08-04
AU744858B2 (en) 2002-03-07

Similar Documents

Publication Publication Date Title
KR100266954B1 (ko) 박막형성방법
US6448155B1 (en) Production method of semiconductor base material and production method of solar cell
KR100304161B1 (ko) 반도체부재의제조방법
KR100440853B1 (ko) 박막 반도체, 태양전지 및 발광 다이오드의 제조 방법
US7022585B2 (en) Method for making thin film devices intended for solar cells or silicon-on-insulator (SOI) applications
CA2233096C (en) Substrate and production method thereof
JP3962465B2 (ja) 半導体部材の製造方法
KR100356416B1 (ko) 반도체기판및그제작방법
JPH11195775A (ja) 半導体基板および薄膜半導体素子およびそれらの製造方法ならびに陽極化成装置
KR100345354B1 (ko) 박막형성방법
JP2000349266A (ja) 半導体部材の製造方法、半導体基体の利用方法、半導体部材の製造システム、半導体部材の生産管理方法及び堆積膜形成装置の利用方法
JPH10135500A (ja) 薄膜半導体、太陽電池および発光素子の製造方法
JP3667079B2 (ja) 薄膜の形成方法
JP3927977B2 (ja) 半導体部材の製造方法
JPH10326758A (ja) 薄膜の形成方法
JP3963030B2 (ja) 薄膜半導体の製造方法
JPH1079330A (ja) 薄膜半導体の製造方法
CN1194452A (zh) 薄膜形成工艺
EP1385200B1 (en) Method for making thin film devices intended for solar cells or SOI applications
JP2001023947A (ja) 半導体基板のエッチング方法、半導体薄膜の製造方法および半導体基板保持装置
JPH10270728A (ja) 薄膜半導体および半導体装置の製造方法
JPH1081998A (ja) インゴット表面の陽極化成方法と、これを用いた薄膜半導体および薄膜太陽電池の製造方法と、陽極化成装置
JPH11330518A (ja) 薄膜半導体の分離方法、光電変換装置の製造方法および太陽電池

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20070625

Year of fee payment: 8

LAPS Lapse due to unpaid annual fee