KR100256190B1 - 디스플레이 장치, 디스플레이 시스템, 및 디스플레이 시스템을 위한 디스플레이 제어 방법 - Google Patents

디스플레이 장치, 디스플레이 시스템, 및 디스플레이 시스템을 위한 디스플레이 제어 방법 Download PDF

Info

Publication number
KR100256190B1
KR100256190B1 KR1019960019529A KR19960019529A KR100256190B1 KR 100256190 B1 KR100256190 B1 KR 100256190B1 KR 1019960019529 A KR1019960019529 A KR 1019960019529A KR 19960019529 A KR19960019529 A KR 19960019529A KR 100256190 B1 KR100256190 B1 KR 100256190B1
Authority
KR
South Korea
Prior art keywords
display
data
information
flcd
image
Prior art date
Application number
KR1019960019529A
Other languages
English (en)
Inventor
다까시 야마모토
아쯔시 미즈또메
아끼오 요시다
히데오 모리
가즈히꼬 무라야마
도모유끼 오노
Original Assignee
미다라이 후지오
캐논 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from JP13664795A external-priority patent/JP3673555B2/ja
Priority claimed from JP13664995A external-priority patent/JP3618824B2/ja
Priority claimed from JP7136648A external-priority patent/JPH08331488A/ja
Application filed by 미다라이 후지오, 캐논 가부시끼가이샤 filed Critical 미다라이 후지오
Application granted granted Critical
Publication of KR100256190B1 publication Critical patent/KR100256190B1/ko

Links

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
    • G09G5/36—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of a graphic pattern, e.g. using an all-points-addressable [APA] memory
    • G09G5/363—Graphics controllers
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/3406—Control of illumination source
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3622—Control of matrices with row and column drivers using a passive matrix
    • G09G3/3629—Control of matrices with row and column drivers using a passive matrix using liquid crystals having memory effects, e.g. ferroelectric liquid crystals
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
    • G09G5/003—Details of a display terminal, the details relating to the control arrangement of the display terminal and to the interfaces thereto
    • G09G5/006—Details of the interface to the display terminal
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/04—Structural and physical details of display devices
    • G09G2300/0439—Pixel structures
    • G09G2300/0452—Details of colour pixel setup, e.g. pixel composed of a red, a blue and two green components
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/04—Partial updating of the display screen
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/06—Details of flat display driving waveforms
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2320/00—Control of display operating conditions
    • G09G2320/04—Maintaining the quality of display appearance
    • G09G2320/041—Temperature compensation
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2320/00—Control of display operating conditions
    • G09G2320/06—Adjustment of display parameters
    • G09G2320/0613—The adjustment depending on the type of the information to be displayed
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
    • G09G2330/02—Details of power systems and of start or stop of display operation
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
    • G09G2330/02—Details of power systems and of start or stop of display operation
    • G09G2330/021—Power management, e.g. power saving
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
    • G09G2330/02—Details of power systems and of start or stop of display operation
    • G09G2330/021—Power management, e.g. power saving
    • G09G2330/022—Power management, e.g. power saving in absence of operation, e.g. no data being entered during a predetermined time
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
    • G09G2330/02—Details of power systems and of start or stop of display operation
    • G09G2330/026—Arrangements or methods related to booting a display
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
    • G09G2330/02—Details of power systems and of start or stop of display operation
    • G09G2330/027—Arrangements or methods related to powering off a display
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2360/00—Aspects of the architecture of display systems
    • G09G2360/18—Use of a frame buffer in a display terminal, inclusive of the display panel
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2370/00—Aspects of data communication
    • G09G2370/04—Exchange of auxiliary data, i.e. other than image data, between monitor and graphics controller
    • G09G2370/045—Exchange of auxiliary data, i.e. other than image data, between monitor and graphics controller using multiple communication channels, e.g. parallel and serial
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/2007—Display of intermediate tones
    • G09G3/2044—Display of intermediate tones using dithering
    • G09G3/2051—Display of intermediate tones using dithering with use of a spatial dither pattern
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/2007—Display of intermediate tones
    • G09G3/2059—Display of intermediate tones using error diffusion

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Computer Graphics (AREA)
  • Liquid Crystal Display Device Control (AREA)
  • Digital Computer Display Output (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)

Abstract

디스플레이 제어 장치는 퍼스널 컴퓨터 등의 디스플레이 정보 공급 장치로부터 디스플레이 데이터를 수신하여 디스플레이 데이터의 소정 처리를 행하여 디스플레이 장치 상에 디스플레이 데이터를 표시하기 위해 고속의 디스플레이 이미지 전송 버스를 통해 처리된 데이터를 디스플레이 장치로 전송한다. 디스플레이 정보 공급 장치가 소정의 명령을 내리면, 디스플레이 제어 장치가 명령 내용에 상응하는 모드로 디스플레이 데이터를 표시하기 위해 고속 버스와는 별도로 설치된 제2 버스를 통해 디스플레이 장치로 대응하는 명령 정보를 출력한다.

Description

디스플레이 장치, 디스플레이 시스템, 및 디스플레이 시스템을 위한 디스플레이 제어 방법
제1도는 본 발명의 한 실시예에 따른 정보 처리 시스템을 도시하는 블록 다이어그램.
제2도는 제1도에 도시된 실시예의 시스템에서의 이미지 디스플레이 동작과 관련된 데이터의 흐름을 도시하는 개략적 차트.
제3도는 제1도에 도시된 실시예의 FLCD 인터페이스의 배치를 도시하는 상세한 블록 다이어그램.
제4도는 제1도에 도시된 실시예의 FLCD의 배치를 도시하는 블록 다이어그램.
제5도는 제1도에 도시된 실시예의 디스플레이 장치의 외형을 도시하는 사시도.
제6도는 제1도에 도시된 디스플레이 장치의 호스트측의 접속부를 도시하는 사시도.
제7도는 제4도에 도시된 NFX 콘트롤러의 배치를 도시하는 상세한 블록 다이어그램.
제8도는 제7도의 이미지 데이터의 입력/출력 동작과 관계된 부분의 배치를 도시하는 상세한 블록 다이어그램.
제9도는 제4도에 도시된 스위칭 전원(120)의 배치를 도시하는 상세한 블록 다이어그램.
제10도는 제1도에 도시된 실시예의 디스플레이 장치의 온도 보상과 관련된 부분의 배치를 도시하는 블록 다이어그램.
제11도는 제1도에 도시된 실시예의 FLCD 인터페이스의 CPU의 동작 동안의 플래그 전이 상태를 도시하는 표.
제12도는 제1도에 도시된 실시예의 FLCD 인터페이스 내의 CPU의 주요 처리 루틴을 도시하는 흐름도.
제13도는 제1도에 도시된 실시예의 FLCD 인터페이스의 프레임 메모리 제어회로로부터의 데이터 전송 요청 신호를 수신한 후에 활성화된 중단 루틴을 도시하는 흐름도.
제14도는 제1도에 도시된 실시예의 프레임 메모리 제어 회로로부터의 양자화 완료 메시지를 수신한 후에 활성화된 프로세싱을 도시하는 흐름도.
제15도는 제1도에 도시된 실시예의 프레임 메모리 제어 회로로부터의 FLCD 전송 메시지 완료 메시지를 수신한 후에 활성화된 프로세싱을 도시하는 흐름도.
제16도는 제1도에 도시된 실시예의 FLCD 인터페이스로부터 FLCD로 송출될 명령의 리스트를 도시하는 표.
제17도는 제1도에 도시된 실시예의 FLCD 인터페이스와 FLCD 간의 통신 시퀀스의 예를 도시하는 차트.
제18도는 제1도에 도시된 실시예의 FLCD 인터페이스와 FLCD 간의 통신 시퀀스의 예를 도시하는 차트.
제19도는 제1도의 도시된 실시예의 FLCD 인터페이스와 FLCD 간의 통신 시퀀스의 예를 도시하는 차트.
제20도는 제1도에 도시된 실시예의 FLCD의 전력 스위치가 켜진 직후에 또는 FLCD가 리셋될 시에 동작의 시작점에서의 기본 프로세싱을 도시하는 흐름도.
제21도는 제1도에 도시된 실시예의 자기 진단 루틴을 상세하게 도시하는 흐름도.
제22도는 제1도의 실시예의 ACF 신호 체크 루틴을 상세하게 도시하는 흐름도.
제23도는 제21도에 도시된 ROM 체크 프로세싱을 상세하게 도시하는 흐름도.
제24도는 제21도에 도시된 RAM 체크 프로세싱을 상세하게 도시하는 흐름도.
제25도는 제21도에 도시된 RAM 체크 프로세싱을 상세하게 도시하는 흐름도.
제26도는 제20도에 도시된 파워-온 대기 프로세싱을 상세하게 도시하는 흐름도.
제27도는 제26도에 도시된 파워-온 시퀀스 프로세싱을 상세하게 도시하는 흐름도.
제28도는 제1도에 도시된 실시예의 FLCD(3)의 파워-온 프로세싱의 일련의 동작의 신호의 흐름도.
제29도는 제1도에 도시된 실시예의 제20도에 도시된 동작 선택 프로세싱을 상세하게 도시하는 흐름도.
제30도는 제1도에 도시된 실시예의 제20도에 도시된 동작 선택 프로세싱을 상세하게 도시하는 흐름도.
제31도는 제1도에 도시된 실시예의 제20도에 도시된 동작 선택 프로세싱을 상세하게 도시하는 흐름도.
제32도는 제1도에 도시된 실시예의 FLCD의 각 동작 모드에서의 스크린 디스플레이 상태, 백라이트 상태, 및 LED 구동 상태를 도시하는 표.
제33도는 제1도에 도시된 실시예의 FLC 패널의 이미지 데이터 디스플레이 위치를 설명하는 도면.
제34도는 제1도에 도시된 실시예의 디스플레이 상태의 전송 타이밍을 설명하는 타이밍 차트 및 표.
제35도는 제34도에 도시된 타이밍 차트에 따라 FLCD 인터페이스로부터 송출된 실제 데이터의 포맷을 도시하는 도면.
제36도는 제1도에 도시된 실시예의 스캔 어드레스 및 스캔 코드 전송 타이밍을 설명하는 도면.
제37도는 제1도에 도시된 실시예의 제30도에 도시된 노말 드로잉 프로세싱을 상세하게 도시하는 흐름도.
제38도는 제1도에 도시된 실시예의 제30도에 도시된 노말 드로잉 프로세싱을 상세하게 도시하는 흐름도.
제39도는 제1도에 도시된 실시예의 제30도에 도시된 노말 드로잉 프로세싱을 상세하게 도시하는 흐름도.
제40도는 제1도에 도시된 실시예의 제30도에 도시된 노말 드로잉 프로세싱을 상세하게 도시하는 흐름도.
제41도는 제1도에 도시된 실시예의 제30도에 도시된 노말 드로잉 프로세싱을 상세하게 도시하는 흐름도.
제42도는 제1도에 도시된 실시예의 제30도에 도시된 노말 드로잉 프로세싱을 상세하게 도시하는 흐름도.
제43도는 제1도에 도시된 실시예의 제30도에 도시된 노말 드로잉 프로세싱을 상세하게 도시하는 흐름도.
제44도는 제1도에 도시된 실시예의 AHDL 타임-아웃의 발생 이후에 동작이 재시도에 의해 노말로 회복될 시에 상태 전이를 도시하는 차트.
제45도는 제1도에 도시된 실시예의 AHDL 타임-아웃의 발생 이후에 회복 가능한 에러 에텐션(recoverable error attention)이 일어난 후에 재시도의 개수가 소정의 값(40)에 도달할 경우에 상태 전이를 도시하는 차트.
제46도는 제1도에 도시된 실시예의 AHDL 타임-아웃의 발생 이후에 어텐션이 클리어된 이후일지라도 AHDL이 수신될 수 없는 경우의 상태 전이를 도시하는 차트.
제47도는 제1도에 도시된 실시예의 FLC 패널 구동 파형의 예를 도시하는 차트.
제48도는 제1도에 도시된 실시예의 온도 보상의 표의 예를 도시하는 그래프.
제49도는 내부 온도가 충분히 포화된 경우 스타트 프레임 주파수 및 프레임 주파수의 예를 도시하는 표.
제50도는 제1도에 도시된 실시예의 온도 보상 루틴을 상세하게 도시하는 흐름도.
제51도는 제1도에 도시된 실시예의 온도 보상 루틴을 상세하게 도시하는 흐름도.
제52도는 제1도에 도시된 실시예의 온도 보상 루틴을 상세하게 도시하는 흐름도.
제53도는 제1도에 도시된 실시예의 온도 보상 루틴을 상세하게 도시하는 흐름도.
제54도는 제1도에 도시된 실시예의 온도 보상 루틴을 상세하게 도시하는 흐름도.
제55도는 제1도에 도시된 실시예의 온도 보상 루틴을 상세하게 도시하는 흐름도.
제56도는 제1도에 도시된 실시예의 온도 보상 루틴을 상세하게 도시하는 흐름도.
제57도는 제1도에 도시된 실시예의 온도 보상 루틴을 상세하게 도시하는 흐름도.
제58도는 제1도에 도시된 실시예의 패널 스톱 프로세싱을 상세하게 도시하는 흐름도.
제59도는 제1도에 도시된 실시예의 색 스위치 루틴을 도시하는 흐름도.
제60도는 제1도에 도시된 실시예의 색 조정 스위치(제7도) 및 트리머 인터페이스의, 색 조정 스위치에 상응하는, 부분을 도시하는 상세한 블록 다이어그램.
제61도는 제1도에 도시된 실시예의 색 조정 스위치 및 그레이 코드간의 관계를 도시하는 표.
제62도는 제1도에 도시된 실시예의 파워-오프 시퀀스를 상세하게 도시하는 흐름도.
제63도는 제1도에 도시된 실시예의 파워-오프 시퀀스의 타이밍 차트.
제64도는 제1도에 도시된 실시예의 FLCD가 직렬 통신을 통해서 명령을 수신하는 경우 내부 처리 내부 처리 상태를 도시하는 도면.
제65도는 제1도에 도시된 실시예의 FLCD가 어텐션의 발행에 응답하여 직렬 통신을 이행하는 경우 내부 처리 상태를 도시하는 도면.
제66도는 제1도에 도시된 실시예의 FLCD가 어텐션의 발행에 응답하여 직렬 통신을 실행한 후에 어텐션 상태 동안에 명령을 수신하는 경우 내부 처리 상태를 도시하는 도면.
제67도는 제1도에 도시된 실시예의 직렬 통신에 사용된 송신 이미지의 예를 도시하는 도면.
제68도는 제1도에 도시된 실시예의 직렬 통신에 사용된 송신 데이터 버퍼를 사용하는 송신의 우선 순위의 세팅 예를 도시하는 표.
제69도는 제1도에 도시된 실시예의 FLCD가 메모리 접속을 성립시키는 경우 어드레스 공간을 설명하는 도면.
제70도는 제1도에 도시된 실시예의 직렬 통신 프로세싱 내의 SC 수신 프로세싱을 도시하는 흐름도.
제71도는 제1도에 도시된 실시예의 직렬 통신 프로세싱 내의 SC 수신 프로세싱을 도시하는 흐름도.
제72도는 제1도에 도시된 실시예의 직렬 통신 프로세싱 내의 SC 수신 프로세싱을 도시하는 흐름도.
제73도는 제1도에 도시된 실시예의 직렬 통신 프로세싱 내의 SC 수신 프로세싱을 도시하는 흐름도.
제74도는 제1도에 도시된 실시예의 직렬 통신 프로세싱 내의 SC 수신 프로세싱을 도시하는 흐름도.
제75도는 제1도에 도시된 실시예의 직렬 통신 프로세싱 내의 SC 수신 프로세싱을 도시하는 흐름도.
제76도는 제1도에 도시된 실시예의 직렬 통신 프로세싱 내의 SC 수신 프로세싱을 도시하는 흐름도.
제77도는 제1도에 도시된 실시예의 직렬 통신 프로세싱 내의 SC 수신 프로세싱을 도시하는 흐름도.
제78도는 제1도에 도시된 실시예의 직렬 통신 프로세싱 내의 SC 수신 프로세싱을 도시하는 흐름도.
제79도는 제1도에 도시된 실시예의 직렬 통신 프로세싱 내의 SC 수신 프로세싱을 도시하는 흐름도.
제80도는 제1도에 도시된 실시예의 직렬 통신 프로세싱 내의 SC 수신 프로세싱을 도시하는 흐름도.
제81도는 제1도에 도시된 실시예의 직렬 통신 프로세싱 내의 SC 수신 프로세싱을 도시하는 흐름도.
제82도는 제1도에 도시된 실시예의 직렬 통신 프로세싱 내의 SC 수신 프로세싱을 도시하는 흐름도.
제83도는 제1도에 도시된 실시예의 직렬 통신 프로세싱 내의 SC 수신 프로세싱을 도시하는 흐름도.
제84도는 제1도에 도시된 실시예의 직렬 통신 프로세싱 내의 SC 수신 프로세싱을 도시하는 흐름도.
제85도는 제1도에 도시된 실시예의 직렬 통신 프로세싱 내의 SC 수신 프로세싱을 도시하는 흐름도.
제86도는 제1도에 도시된 실시예의 직렬 통신 프로세싱 내의 SC 수신 프로세싱을 도시하는 흐름도.
제87도는 제1도에 도시된 실시예의 직렬 통신 프로세싱 내의 SC 수신 프로세싱을 도시하는 흐름도.
제88도는 제1도에 도시된 실시예의 직렬 통신 프로세싱 내의 SC 수신 프로세싱을 도시하는 흐름도.
제89도는 제1도에 도시된 실시예의 직렬 통신 프로세싱 내의 SC 수신 프로세싱을 도시하는 흐름도.
제90도는 제1도에 도시된 실시예의 직렬 통신 프로세싱 내의 SC 수신 프로세싱을 도시하는 흐름도.
제91도는 제1도에 도시된 실시예의 직렬 통신 프로세싱 내의 SC 수신 프로세싱을 도시하는 흐름도.
제92도는 제1도에 도시된 실시예의 직렬 통신 프로세싱 내의 SC 수신 프로세싱을 도시하는 흐름도.
제93도는 제1도에 도시된 실시예의 직렬 통신 프로세싱 내의 SC 수신 프로세싱을 도시하는 흐름도.
제94도는 제1도에 도시된 실시예의 직렬 통신 프로세싱 내의 SC 수신 프로세싱을 도시하는 흐름도.
제95도는 제1도에 도시된 실시예의 직렬 통신 프로세싱 내의 SC 수신 프로세싱을 도시하는 흐름도.
제96도는 제1도에 도시된 실시예의 FLCD 인터페이스로의 송신 프로세싱을 도시하는 흐름도.
제97도는 제1도에 도시된 실시예의 홀드 상태 경신 프로세싱을 상세하게 도시하는 흐름도.
〈도면의 주요부분에 대한 부호의 설명〉
1 : 호스트 2 : FLCD 인터페이스
3 : FLCD 4 : 패널 콘트롤러
12 : 케이블측 커넥터 13 : 고정 스크류
15 : 암 커넥터 101 : NFX 콘트롤러
102 : U-SEG 드라이버 103 : L-SEG 드라이버
104 : COM 드라이버 105 : 온도 센서
106 : 휘도 조정 트리머 107 : 화질 조정 트리머
108 : 색 조정 스위치 109 : LED
120 : 스위칭 전원 121 : 일반 상용 전원
122 : 전원 스위치 123 : 노이즈 필터
124 : 스위칭 회로 126 : 스위칭 조절기용 제어 회로
127 : 5단자 레귤레이터 128 : +5V 전원 회로
129 : 백라이트 구동용 전원 회로
130 : 인버터 131-133 : 형광 램프(열음극 형광 램프)
150 : FLC 패널 160 : 시스템 콘트롤러
161 : ROM 162 : RAM
165 : ACF 검출 회로 171 : 온도 인터페이스
172 : 백라이트 콘트롤러 173 : VOP 콘트롤러
174 : 트리머 인터페이스 181 : 전원 스위치 콘트롤러
182 : 액정 구동 전원 스위치 183 : 액정 구동 전압 레귤레이터
300 : CPU 301 : VRAM
302 : SVGA 칩 303 : 재기록 검출/플래그 발생 회로
304 : 라인 어드레스 발생 회로
305 : 바이너리 하프톤 처리 회로
306 : 프레임 메모리 307 : 프레임 메모리 제어 회로
308 : ROM 310 : 데이터 전송 버스
311 : 시리얼 통신 라인 521, 522 : 버퍼
523 : 입력측 스위치 524 : 출력측 스위치
525 : 타이밍 콘트롤러 526 : 수신 어드레스 레지스터
527 : 스캔 어드레스 레지스터 528 : DST 레지스터
531 : U-SEG 래치 회로 532 : U-SEG 메모리
533, 536, 543 : 드라이버 회로
537 : L-SEG 메모리 538 : L-SEG 래치 회로
541 : 어드레스 메모리1 542 : 어드레스 메모리2
901 : 온도 보상 테이블 902 : 타이머 유닛
904, 905 : 아날로그-디지털 변환기
본 발명은 디스플레이 장치, 디스플레이 시스템, 및 디스플레이 시스템을 위한 디스플레이 제어 방법에 관한 것이다.
정보 처리 시스템(또는 장치)은 정보의 시각적 표현 기능을 구현하기 위한 수단으로서 디스플레이 장치를 사용한다. 공지된 바와 같이, 그러한 디스플레이 장치로서 CRT 디스플레이 장치가 대중적으로 사용된다.
CRT 디스플레이 장치 그 자체는 디스플레이 메모리 기능이 없기 때문에, 디스플레이 데이터가 디스플레이 장치에 항상 계속적으로 공급되어야 하며, 디스플레이 데이터의 공급이 정지되는 경우, 디스플레이 화면의 디스플레이 동작은 즉각 중단된다.
이러한 이유로, CRT 디스플레이 장치에 대한 디스플레이 제어는 정보 처리 장치에 배치된 비디오 메모리(이하 VRAM)에의 이미지 기록 동작 및 VRAM으로부터의 디스플레이 이미지 판독 동작을 계속적으로 실행시켜야한다.
상기 언급된 CRT 디스플레이 제어의 경우, 디스플레이 정보를 경신하기 위해 VRAM에 디스플레이 데이터를 기록하는 동작 및 디스플레이 동작을 실현하기 위해 VRAM으로부터 데이터를 판독하는 동작은 개별적으로 이행되기 때문에, 정보 처리 시스템측의 프로그램은 디스플레이 타이밍에 관계없이 임의의 타이밍에서 원하는 디스플레이 데이터를 기록할 수 있다.
그러나, 일반적으로, CRT 디스플레이 장치는 그 깊이가 디스플레이 면적에 비례하여 증가하기 때문에, 전체 CRT 디스플레이 장치의 체적이 증가한다. 따라서, CRT 디스플레이 장치는 설치 영역에 제한이 있고, 휴대성이 열악하다는 등의 결점을 가지며, 사이즈를 축소할 수 없다.
이러한 문제점을 고려하여, 액정 디스플레이(이하 "LCD")가 공지되어 있다. LCD는 CRT 디스플레이 장치에 비해 디스플레이 면적에 대한 프로파일이 매우 낮다. 그러한 LCD 중에, 강유전성 액정 셀을 사용하는 디스플레이(이하 FLCD)가 공지되어 있다.
FLCD의 한 특성으로서, 액정 셀은 인가된 전기장에 대해서 디스플레이 상태를 유지하는 특성을 갖는다. 즉, FLCD는 프로파일이 매우 낮은 액정 셀을 가지며 셀 내의 FLC 엘리먼트는 인가된 전기장이 제거된 이후에도 오리엔테이션 상태를 유지할 수 있다. 결과적으로, 그러한 FLC 엘리먼트는 쌍안정성(bistability)을 가지며, FLC 엘리먼트의 쌍안전성을 이용하는 FLCD는 디스플레이된 내용을 저장하는 특성을 갖는다. FLC 및 FLCD는 일본국 특허 제62-76357호 (USP 4,964,699호)에 상세하게 개시되어 있다.
FLCD를 구동한 후에, CRT 또는 다른 액정 디스플레이와는 달리, FLCD가 이미지를 저장하고 계속적으로 디스플레이할 수 있기 때문에, 연이은 리프레시 간격(refresh period)에 시간적 여유가 있다. 결과적으로, 연이은 리프레시 구동 동작에 부가적으로, 디스플레이 상의 변화된 부분만의 디스플레이 상태를 경신하는 소위 부분 재기록 구동 동작(partial rewrite driving operation)이 실현될 수 있다.
반면에, FLCD는 디스플레이 데이터가 경신되지 않는 한 이전의 정보를 계속적으로 디스플레이한다. 예를 들어, 주컴퓨터 같은 것들이 꺼지는 경우에, 이전의 디스플레이 데이터는 유지된다. 따라서, 종래의 디스플레이 장치에 대한 디스플레이 제어는 그러한 문제점을 해결할 수 없다.
다른 한편으로, FLCD는 디스플레이 색을 인위적으로 증가시키기 위해 바이너리 하프톤 프로세싱(binary halftone processing)을 수행한다. 전형적인 바이너리 하프톤 프로세싱으로서, 고화질의 자연 이미지 및 특성 이미지를 얻을 수 있는 ED(error diffusion) 방법이 공지되어 있다. ED 프로세싱은 주어진 화소에서 발생된 오류가 이웃한 화소에 차례로 확산하기 (분산되기) 때문에 이미지가 연속성을 가질 필요가 있다.
ED 방법이 사용된 경우, 최초 이미지로부터 오류가 발생하는 것을 피할 수 없다. 따라서, 디스플레이 색의 개수의 증가에 의해 유발된 오류가 발생된 후의 화질의 변화가 문제가 된다.
또한, FLCD와 같이 인텔리전스 기능(intelligence function)을 갖춘 어떤 디스플레이 장치는 오직 하나 만의 특정 디스플레이 모드를 갖는 CRT 디스플레이 장치와는 달리 2개 이상의 동작 모드를 가지며 단지 디스플레이 데이터를 제어함으로써 상태의 변화에 대처한다. 그러나, 종래에는, 디스플레이 화면의 디스플레이 데이터를 확인하는 단계는 동작 모드 상태를 확인하는 수단에 불과하며, 장치의 전력 스위치가 꺼졌는지의 여부, 또는 장치의 동작 오류가 발생되었는 지의 여부를 확인하기가 쉽지 않다.
본 발명은 종래의 문제점을 고려하여 고안되었으며 많은 양의 디스플레이 데이터의 송신/수신에 악영향을 발생시키지 않고 디스플레이 장치를 제어하는 데에 그 목적이 있다.
본 발명의 다른 목적은 디스플레이 장치에 디스플레이된 이미지를 확인하면서 디스플레이된 이미지의 디스플레이 모드를 변화시킬 수 있는 디스플레이 시스템, 및 디스플레이 시스템에 대한 디스플레이 제어 방법을 제공하는 것인데, 이것은 상기 디스플레이 시스템 및 시스템 제어 방법이 이미지 디스플레이 정보를 수신하고 화면에 이미지를 디스플레이하는 디스플레이 장치로부터의 이미지 정보 입력의 이미지 프로세싱 모드를 세트하게 하기 때문이다.
본 발명의 다른 목적은 다수의 동작 모드를 갖는 디스플레이 장치에서일지라도 현재의 디스플레이 동작 상태를 신뢰성 있고 신속하게 가시적으로 확인할 수 있는 디스플레이 장치 및 디스플레이 장치에 대한 제어 방법을 제공하는 것이다.
본 발명의 다른 특성 및 장점은 첨부된 도면과 결합하여 후술할 상세한 설명에 의해 명확해질 것이며, 도면의 참조 번호는 전 도면에 걸쳐서 동일한 또는 유사한 부분을 표시한다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명하고자 한다.
제1도는 본 실시예의 장치(FLCD)를 포함하는 디스플레이 시스템의 배치를 도시하는 블록 다이어그램이다. 제1도에서는, 참조 번호(1)는 FLCD 인터페이스(2)를 통해서 본 실시예의 디스플레이 장치(FLCD)(3)를 제어하며 FLCD(3)에 디스플레이 데이터를 공급하는 호스트를 표시하며, 참조 번호(2)는 본 발명의 FLCD(3)과 호스트(1) 간을 인터페이스하는 FLCD 인터페이스를 표시한다. 실제로, FLCD 인터페이스(2)는 싱글 인터페이스 보드로서 호스트(1)에 장착된다. FLCD(3)는 FLC 패널(150)에 다양한 디스플레이 제어를 이행하고 FLC 패널(150)에 디스플레이 데이터를 디스플레이하는 패널 콘트롤러(4)를 포함한다.
주의할 것은, FLCD 인터페이스(2)는 시스템에 영구적으로 접속되거나 또는 워크스테이션 또는 퍼스널 컴퓨터로 대표되는 정보 처리 장치 내에 비치된 연장 슬롯이라고 불리는 부분의 카드 (또는 보드)에 접속될 수 있다. 호스트(1) 및 FLCD 인터페이스(2)는 ISA, VL, 또는 PCI 인터페이스 사양을 통해서 접속될 수 있으며, FLCD(3) 및 FLCD 인터페이스(2)는 케이블(7)을 통해서 상호 접속된다.
본 시스템에서, 호스트(1)는 OS(운영 체제) 및 응용 프로그램을 로드하고 실행시킨다. 작동중임을 표시하는 화면 정보는 FLCD 인터페이스(2)에 배치된 VRAM에 저장하고 FLCD(3)에 디스플레이된다. 주의할 것은, 실행될 OS 및 응용 프로그램은 특정한 하나에 한정되지 않는다. 예를 들어, 마이크로소프트사(Microsoft Corporation)로부터 구입가능한 MS-WINDOWS가 OS로서 사용될 수 있으며, 이 OS에서 작동할 수 있는 응용 프로그램이 사용될 수 있다.
제2도는 제1도에 도시된 본 실시예의 시스템의 이미지 디스플레이 동작과 관련된 데이터의 개략적인 흐름을 도시한다.
응용 프로그램 또는 OS가 FLCD 인터페이스(2) 내의 VRAM에 데이터를 기록하는 경우, FLCD 인터페이스(2)는 기록된 데이터의 바이너리 하프톤 프로세싱 [본 실시예에서는 ED(Error processing) 프로세싱]을 수행하며, 프로세싱된 데이터를 FLCD(3)의 1개 프레임에 대한 용량을 갖는 프레임 메모리(화소당 4 비트 = R, G, B, 및 I 비트)에 기록한다. 인터페이스(2)는 프레임 메모리의 내용을 디스플레이하기 위해서 FLCD(3)에 전달한다.
보다 구체적으로, 종래의 디스플레이 장치에서, VRAM의 내용은 디스플레이 장치에 직접 전달되며, 반면에 본 실시예의 FLCD 인터페이스(2)에서는, 새 메모리, 즉, 프레임 메모리가 VRAM과 FLCD(3)의 사이에 삽입된다.
제3도에서, 참조 번호(300)는 FLCD 인터페이스(2) 내에 배치되고 전체 인터페이스를 제어하는 CPU를 표시한다. CPU(300)는 ROM(308)에 저장된 프로그램에 따라 동작한다. 참조 번호(301)는 1바이트(8비트)가 화소당의 각 R, G, 및 B 데이터(총 3바이트 = 24 비트 = 약 16 x 106)에 할당된 VRAM을 표시한다. 일반적으로, 8 비트가 각 R, G,및 B 색 엘리먼트에 할당된 경우, 이러한 데이터에 의해 재생된 색 이미지는 풀-색 이미지라고 불린다. 주의할 것은, VRAM은 1,280 도트 x 1,024 도트(1,280 x 1,024 x 3 = 4 Mbytes)를 저장할 수 있는 용량을 갖는다는 것이다.
참조 번호(302)는 VRAM(301)으로의 접속을 제어하는 SVGA 칩(가속기)을 표시한다. SVGA 칩(302)은 호스트(1)의 명령에 기초하여 VRAM(301)으로 드로우(기록) 및 판독 접속을 구현할 수 있다. 또한, SVGA 칩(302)은 CPU(300)으로부터의 명령에 기초하여, 예를 들어 화상 같은 것들을 드로잉하는 기능 및 후술될 기능등을 갖는다. 주의할 것은, VRAM(301)에 다양한 종류의 화상을 드로잉하는 LSI는 디스플레이 제어 칩으로서 대중적으로 사용되며, LSI 그 자체는 당 분야의 업자들에게 공지되어 있다.
참조 번호(303)는 재기록 검출/플래그 발생 회로를 표시한다. SVGA 칩(302)이 VRAM(301)으로 기록 접속(드로잉 프로세싱)을 구현하는 경우, 회로(303)는 트리거 신호로서 (실제에 있어서 칩 선택 신호를 또한 포함하는) 기록 인에이블 신호에 응답하여 기록 어드레스를 검출하여서, 경신된 라인 데이터를 검출하고 보존한다.
보다 구체적으로, 재기록 검출/플래그 발생 회로(303)는 SVGA 칩(302)이 VRAM(301)으로의 기록 접속을 구현하고, 같은 시간에 레지스터(도시 생략)에서 어드레스 출력을 래치하는 경우 발생된 기록 인에이블 신호를 사용한다. 회로(303)는 래치된 어드레스 데이터에 기초하여 디스플레이 화면의 (기록 어드레스를 분할하는 회로에 의해 계산될 수 있는) 기록 라인(written line)을 계산하고, 기록 라인에 상응하는 에리어 플래그에 "1"을 세트한다.
본 실시예의 FLCD(3)의 전체 화면의 라인의 개수가 1,024(0번째부터 1,023번째까지)이므로, 각 영역은 32 라인의 유닛으로 한정되며 에리어 플래그는 총 32(= 1,024/23)비트를 필요로 한다. 즉, 32-비트 플래그의 각 비트는 데이터가 0번째 내지 31번째 라인, 32번째 내지 63번째 라인,..., 992번째 내지 1,023번째에 상응하는 영역에 기록되는지의 여부를 판단한다.
재기록 정보가 각 라인에 대해서보다는 소정의 개수의 라인에 대해서 판단되는 이유는 디스플레이 이미지는 자주 1개의 라인에 의해서가 아니라 다수의 라인에 걸쳐서 변환되기 때문이다. 주의할 것은, 각 영역에 할당된 라인의 개수는 32개로 한정되지 않으며 예를 들어, 64 또는 128로 변환될 수 있다. 이러한 경우에, 각 영역에 할당될 라인의 개수가 너무 적은 경우, 에리어 플래그는 많은 수의 비트를 필요로 한다. 또한, (후술된) 부분 재기록 프로세싱의 명령의 회수는 그에 따라 증가하며, 오버헤드(overhead) 발생 속도는 높아지게 된다. 그와 대조적으로, 각 영역에 할당될 라인의 개수가 너무 큰 경우, 부분 재기록 프로세싱의 불필요한 부분이 바람직하지 않게 증가한다.
후술한 바와 같이, FLCD(3)의 최대 디스플레이 사이즈는 1,028 도트 x 1,024 도트이다. 그러나, 다른 디스플레이 도트 사이즈 (예, 1,024 x 768, 600 x 400 등등)의 디스플레이 동작도 가능하게 하기 위해 기록 라인의 계산을 위해 사용된 라인당 정보양은 프로그램될 수 있다. 디스플레이 도트 사이즈는 호스트로부터 CPU(300)로 송출된 명령에 따라 변환될 수 있다. 상기 언급된 재기록 검출/플래그 발생 회로(303)가 VRAM(301) 내에 기록된 32-라인 영역 중의 하나가 재기록된 것을 검출하는 경우, 그것은 에리어 플래그의 내용을 CPU(300)에 제공한다. 후술한 바와 같이, 회로(303)는 CPU(300)로부터의 요청에 따라 에리어 플래그를 제로(0)로 클리어한다.
참조 번호(304)는 CPU(300)로부터 지정된 라인의 어드레스 및 지정된 라인으로부터의 오프셋을 개수를 수신하며, SVGA 칩(302)으로 데이터 전송 어드레스 및 제어 신호를 출력하는 라인 어드레스 발생 회로를 표시한다. 어드레스 데이터 및 신호를 수신한 이후에, SVGA 칩(302)은 디-감마(de-gamma) 회로(309)에 상응하는 라인으로부터 지정된 개수의 라인의 이미지 데이터(8-비트 R, G, 및 B 데이터)를 출력한다.
디-감마 회로(309)는 룩-업 테이블을 포함하며, 그 내용은 CPU(300)로부터의 명령에 기초하여 임의적으로 변환된다. 디-감마 회로(309)는 FLCD(3)에 배치된 색 조정 스위치(108)에 의해 세트된 내용에 따라 디스플레이 이미지의 콘트라스트를 변경하며, 그 역할에 대해서는 다음에 후술할 것이다. 디-감마 회로(309)에 의해 보정된 이미지 데이터는 바이너리 하프톤 프로세싱 회로(305)로 출력된다.
바이너리 하프톤 프로세싱 회로(305)는 에러 확산 방법에 기초하여 SVGA 칩(302)으로부터 디-감마 회로(309)를 통해서 R, G, 및 B 신호 및 휘도 신호 I(각 데이터당 1 비트; 총 4 비트)에 공급된 이미지 데이터(화소당 8-비트 R, G, 및 B 데이터)를 양자화한다. 주지할 것은, 8-비트 R, G, 및 B 데이터를 1-비트 R, G, 및 B 데이터로 바이너리-변환하고, 휘도 레벨을 표시하는 바이너리 신호 I를 발생시키는 기술이 본 양수인에 의해 이미 개시되어 있다[예, 일본국 특허 제4-126148(미합중국 출원 제08/062,337호), 바이너리 하프톤 프로세싱 회로(305)는 에러 확산 프로세싱을 구현하기 위해 필요한 버퍼 메모리를 합체한다.
주의할 것은, 바이너리 하프톤 프로세싱 회로(305)는 CPU(300)로부터의 명령, 즉, 바이너리 변환 이후에 파라미터로서의 역할을 하는 에러 확산 테이블 (파라미터), 및 출력될 라인 위치 및 라인의 개수에 기초하여 데이터를 출력한다는 것이다. 에러 확산 테이블이 영구적인 것이 아니고 CPU(300)에 의해 임의적으로 세트될 수 있는 이유는 정보 프로세싱 장치 측의 CPU(101)로부터의 명령에 기초하여 색 배치 등을 변환시키기 위해서이다.
참조 번호(306)는 FLCD(3) 상에 디스플레이될 이미지(화소당 1-비트 R, G, B 및 I 데이터)를 저장하는 프레임 메모리를 표시한다. 상술된 바와 같이, 본 실시예의 FLCD(3)의 최대 디스플레이 사이즈는 1,280 도트 x 1,024 도트이며, 각 도트는 4 비트에 의해 표현되기 때문에, 프레임 메모리(306)는 1Mbyte(640Kbyte는 계산용)의 용량을 갖는다.
참조 번호(307)는 프레임 메모리로의 판독 및 기록 접속과 FLCD(3)로의 데이터 전송을 제어하는 프레임 메모리 제어 회로를 표시한다. 보다 구체적으로, 제어 회로(307)는 프레임 메모리 내의 바이너리 하프톤 프로세싱 회로(305)로부터의 R, G, B 및 I 데이터 출력을 저장하고, 데이터 전송 버스(310)(16-비트 폭을 가지며 4개의 화소에 동시에 데이터를 전송할 수 있는 데이터 버스)를 통해서 FLCD(3)로 CPU(300)에 의해 지정된 영역의 데이터를 출력한다. 비교적 많은 수의 라인들에 대한 이미지 데이터가 FLCD(3)에 전송되는 경우(즉, CPU(300)에 의해 지정된 이미지 데이터의 전송이 완료되고 다음 전송 명령이 아직 입력되지 않은 경우)를 제외하고는, FLCD(3)로부터의 데이터 전송 요청의 수신 이후에, 제어 회로(307)는 상기 사항을 표시하는 메시지를 중단 신호로서 CPU(300)에 공급한다. 명심할 것은, FLCD로의 데이터 전송 이후에 사용된 데이터 포맷은 각각이 총 4 비트(R, G, B 및 I 데이터)를 포함하는 데이터 세트 단위로 한정되며, 데이터는 이러한 포맷의 프레임 메모리(306)에 저장된다.
또한, 프레임 메모리(306) 내의 바이너리 하프톤 프로세싱 회로(305)로부터의 이미지 데이터의 저장의 완료 이후에, 프레임 메모리 제어 회로(307)는 또한 상기 사항을 표시하는 메시지를 중단 신호로서 CPU(300)에 출력한다. CPU(300)에 의해 지정된 라인의 이미지 데이터의 전송 이후에(또는 다수의 라인에 대한 데이터의 전송이 지정된 경우 지정된 개수의 라인의 이미지 데이터의 전송 완료 이후에), 제어 회로(307)는 또한 이것을 표시하는 메시지를 CPU(300)에 중단 신호로서 출력한다.
명심할 것은, 중단 신호는 또한 상기 언급된 경우들 외의 경우에도 CPU(300)에 공급된다. 예를 들어, 중단 신호는 FLCD(3)를 사용한 통신을 위해 배타적으로 배치된 일련의 퉁신 라인(예, RS-232C 표준 통신 라인)(311)으로부터 데이터를 수신한 후에 출력된다. 이 동작은 나중에 보다 상세하게 설명될 것이다. 데이터 전송 버스(310) 및 일련의 통신 라인(311)은 케이블(7)에 포함되어 있다.
상술된 배치에서, 호스트(1)는 일례로, OS, 응용 프로그램, 등의 실행 프로그램으로부터 문자, 화상 등의 드로잉 요청을 수신한다고 가정하면, 호스트는 요청에 상응하는 명령 또는 FLCD 인터페이스(2) 내의 SVGA 칩(302)에 이미지 데이터를 출력한다. 이미지 데이터의 수신 후에, SVGA 칩(302)은 VRAM(301)의 지정된 부분에서 수신된 이미지 데이터를 기록한다. 예를 들어, 화상 데이터의 드로잉 명령을 수신한 후에, SBGA 칩(302)은 VRAM(301)의 상응하는 위치에서 화상 이미지를 드로잉한다. 즉, SVGA 칩(302)은 VRAM(301)에 관해서 기록 프로세싱을 수행한다.
재기록 검출/플래그 발생 회로(303)는 상술된 바와 같이, SVGA 칩(302)의 기록 접속을 모니터한다. 결과적으로, 회로(303)는 기록 영역에 상응하는 플래그를 세트하며 CPU(300)에 그것을 알린다.
CPU(300)는 재기록 검출/플래그 발생 회로(303)에 저장된 에리어 플래그를 판독하고, 다음 재기록 접속을 준비하기 위해 재기록 검출/플래그 발생 회로(303)의 플래그를 리셋한다. 주의할 것은, 이 리셋 동작은 판독 동작과 동시에 수행되도록 하기 위해 하드웨어 수단을 사용하여 실현될 수 있다.
CPU(300)는 판독 에리어 플래그, 즉 기록 영역으로부터 세트 비트를 검출한다. 검출된 기록 영역의 데이터를 VRAM(301)으로부터 바이너리 하프톤 프로세싱 회로(305)에 전송하기 위해서, CPU(300)는 전송 스타트 라인의 스타트 어드레스(start address)(보편적으로, 화면의 좌측 코너의 어드레스) 및 스타트 어드레스 위치로부터 라인 어드레스 발생 회로(304)에 전송될 이미지 데이터의 라인의 개수를 표시하는 데이터를 출력한다.
이 경우에, CPU(300)가 일례로, VRAM(301)의 10번째 영역에, 즉, 320번째 내지 351번째 라인에 상응하는 영역에 기록되는 것을 검출하는 경우, CPU는 320번째 라인의 스타트 화소의 어드레스 및 룰력 어드레스 위치로부터 32라인에 대한 데이터를 전송하라는 명령을 출력하는 대신에 320번째 라인에 5 라인이 앞선 라인의 스타트 화소 어드레스로부터 데이터를 전송하기 위해 라인 어드레스 발생 회로(304)를 제어한다. 즉, CPU(300)는 315번째 내지 351번째 라인의 데이터에 대한 전송 명령을 발하도록 회로(304)를 제어한다.
상기 공정의 이유를 후술한다. 일반적으로, 에러 확산 프로세싱이 구현되는 경우, 가중된 엘리먼트값(각각이 배분율을 표시하는 값)을 갖는 2차원적인 매트릭스가 발생된 에러를 처리 안된 화소까지 확산시키기 위해 사용된다. 발생된 에러는 차츰 화소로 전파한다. 이 경우에, 2개의 호소 A 및 B를 가정하고, 화소 B의 위치상의 화소 A의 위치에서 바이너리 프로세싱의 실행 이후에 발생된 에러의 영향이 시험될 것이다.
이 경우에, 화소 A와 화소 B 간의 간격이 커짐에 따라 화소 B 상의 화소 A에서 발생된 에러의 영향은 적어지게 된다. 다른 말로, 2개의 화소가 비교적 큰 거리로 떨어져있는 경우, 화소 B의 위치 상의 화소 A의 위치에서 발생된 에러의 영향은 무시될 수 있을 정도로 작게된다. 상술된 5개 라인은 이러한 것으로부터 결정된다.
에러의 영향이 무시될 수 있는 거리는 에러 확산 매트릭스의 사이즈 및 가중된 엘리먼트값에 따라 결정된다. 바이너리 하프톤 프로세싱 회로(305) 내의 에러 확산 프로세싱은 상기 언급된 사실을 고려하여 이미지의 상단 좌측 코너로부터 하단 우측 코너까지 이행된다.
CPU(300)는 바이너리 하프톤 프로세싱 결과로서 라인 데이터의 출력될 부분을 표시하는 명령을 바이너리 하프톤 프로세싱 회로(305)에 공급한다.
보다 구체적으로, 상술한 바와 같이, 데이터가 VRAM(301)의 320번째 내지 351번째 라인에 상응하는 영역에 기록되는 경우, 320번째 내지 351번째 라인의 데이터는 바이너리 하프톤 프로세싱 회로(305)에 전송된다. 이 경우에, CPU(300)은 바이너리 하프톤 프로세싱 회로(305)가 320번째 내지 351번째 라인의 데이터를 출력하도록 명령한다.
결과적으로, 바이너리 하프톤 프로세싱 회로(305)는, 319번째 라인 이전의 변환되지 않은 부분의 이미지에 의해 영향받는, 320번째 내지 351번째 라인의 데이터를 프레임 메모리 제어 회로(307)에 출력한다.
프레임 메모리 제어 회로(307)는 라인 단위(화소당 4비트)로, 바이너리 하프톤 프로세싱 회로(305)로부터 출력된 데이터를 CPU(300)로부터의 명령에 기초하여 프레임 메모리(306)의 상응하는 영역에 기록한다. 보다 구체적으로, CPU(300)는 바이너리 하프톤 프로세싱 회로(305)로부터 출력된 라인의 개수를 인식하고, 어떤 이미지 라인이 제1 라인에 상응하는 가를 인식하고, 입력 라인의 어드레스(즉, 프레임 메모리(306)에 대한 기록 스타트 어드레스) 및 프레임 메모리 제어 회로(307) 내에 계속적으로 기록될 데이터의 라인의 개수를 세트한다.
이러한 방법으로, 오직 재기록 부분의, 재기록되지 않은 이미지를 갖는 중립 경계를 갖는, 이미지(경신된 이미지)가 프레임 메모리(306)에 기록된다. 명심할 것은, 프레임 메모리 제어 회로(307)는 바이너리 하프톤 프로세싱 회로(305)로부터 전송된 데이터를 프레임 메모리(306)에 저장하는 것을 완료한 후에 CPU(300)에 의해 지정된 영역에 대해 상술된 중단 신호를 발생시킨다.
본 실시예의 바이너리 하프톤 프로세싱 회로(305)의 프로세싱 속도는 현재 프레임 당 1/30초이다. 이 속도는 CRT의 수직 동기 신호(약 60 Hz)의 약 반이다. 그러나, 일반적인 응용 프로그램이 사용되는 한 전체 프레임에 데이터를 재기록하는 것은 흔하지 않다. 달리 말하면, 바이너리 하프톤 프로세싱 회로(305)에 의해 프로세싱될 라인의 개수는 실제로는 그렇게 크지 않으며, 프로세싱될 데이터의 양이 적은 연유로, 프로세싱이 전체 프레임에 걸쳐서 완료될 때까지의 기간은 프로세싱될 영역이 프레임의 반이거나 그 이하인 경우 CRT의 디스플레이 경신 기간과 거의 동일하거나 또는 CRT의 것보다 짧게 될 수 있다.
또한 프레임 메모리 제어 회로(307)는 FLCD(3)으로의 출력 명령을 CPU(300)로부터 수신한다(다음에 상세하게 후술함). 출력 명령은 전송이 시작되는 라인(라인들의 시작 어드레스)및 전송될 라인의 개수(연속적인 라인의 개수)를 알려준다. 이러한 전송이 완료된 후에, 상술한 바와 같이, 프레임 메모리 제어 회로(307)는 CPU(300)에 그것을 알리는 중단 신호를 출력한다.
프레임 메모리 제어 회로(307)로부터 FLCD(3)로 전송될 데이터의 포맷은:
기록 라인 어드레스 + RGBI + RGBI + …RGBI 이다.
데이터를 수신한 후에, FLCD(3)는 스타트 어드레스에 따라 FLCD(3)를 구동하기 위해 연속의 데이터를 사용한다.
다른 한 편으로, 바이너리 하프톤 프로세싱 회로(305)는 자주 다수의 불연속 영역의 프로세싱 결과를 출력하며, FLCD(3)으로의 전송 명령은 이전의 FLCD(3)으로의 데이터 전송의 완료 메시지가 수신된 이후에 프레임 메모리 제어 회로(307)에 발행된다. 이러한 연유로, 프레임 메모리(306)에 기록된 이미지 데이터는 항상 FLCD(3)에 출력되는 것은 아니다. 즉, 상술된 바와 같이, 이미지 데이터가 프레임 메모리(306)를 통해서 프로세싱되었기 때문에, VRAM(301)으로의 기록 동작 및 FLCD(3)로의 출력 동작은 비동기적으로 프로세싱된다.
제1도에 도시된 FLCD(3)의 상세한 배치는 제4도 내지 제6도를 참조로 하여 후술할 것이다. 제4도는 본 실시예의 FLCD(3)의 배치를 도시한 개략적 블록 다이어그램이며, 제5도는 본 실시예의 FLCD(3)의 외형을 도시한 사시도이며, 제6도는 호스트측의 FLCD(3)의 접속부를 도시하는 사시도이다.
제4도에서, 참조 번호(101)는 다양한 이론적 제어를 이행하는 NFX 콘트롤러를, 참조 번호(102)는 FLC 패널(150) 상의 U-세그먼트 디스플레이 엘리먼트의 신호 라인을 구동하는 U-SEG 드라이버를, 참조 번호(103)는 U-세그먼트 디스플레이 엘리먼트의 신호 라인을 구동하는 L-SEG 드라이버를 표시한다. 이 두개의 드라이버(102)(103)는 디스플레이 엘리먼트의 번갈아 있는 세그먼트를 교대로 구동시킨다. 참조 번호(104)는 FLC 패널(150) 상의 디스플레이 엘리먼트의 공통 신호 라인의 드라이버로서의 역할을 하는 COM 드라이버를 표시한다.
본 실시예의 FLC 패널(150) 상의 각 디스플레이 화소는 디스플레이 엘리먼트 매트릭스의 컬럼 방향의 구동 신호 라인으로서의 세그먼트 구동 신호와 구동 매트릭스의 로우 방향의 구동 신호 라인으로서의 공통 구동 신호가 동시에 구동되는 경우에 활성화된다. 상술한 바와 같이, 세그먼트 구동 신호는 2개의 드라이버(102)(103)에 의해 구동된다. 즉, U-SEG (102) 및 L-SEG 드라이버(103)는 회로의 분산된 양을 얻기 위해 FLC 패널(150)의 번갈아 있는 신호 라인을 교대로 구동시키며, 이에 따라 열 발생량 등을 평균한다.
참조 번호(105)는 FLC 패널 표면과 직접 접촉되도록 배치되고, FLC 패널(150)의 온도를 측정하는 온도 센서를, 참조 번호(106)는 휘도 조정용으로 사용된 휘도 조정 트리머를, 참조 번호(107)는 화질 조정용으로 사용된 화질 조정 트리머를, 참조 번호(108)는 색 조정용으로 사용된 색 조정 스위치를, 참조 번호(109)는 FLC 패널(150)의 인포밍 상태(다음에 후술함)를 위한 상태 정보 수단으로서의 역할을 하는 LED를 표시한다. 본 실시예에서, LED(109)는 제5도에 도시된 바와 같이, FLCD(3)의 하단 우측 부분에 배치된다.
참조 번호(120)는 본 실시예의 FLCD(3)에 대한 다양한 구동 전원 전압을 발생시키는 스위칭 전원을 표시한다. 스위칭 전원(120)은 일반 상용 전원(121)으로부터 전원을 제어하는 전력 스위치(122)를 통해서 전력을 수신할 수 있다. 명심할 것은, 이 전원 스위치(122)는 또한 제5도에 도시된 바와 같이 FLCD(3)의 우측 하단 부분에 배치된다는 것이다.
본 실시예에서, FLCD(3)는 전압 범위가 85V에서 264V까지 다양한 AC 전원(48Hz 내지 62Hz)을 사용하여 동작할 수 있으며, 따라서 다른 국가들에서도 사용될 수 있다.
참조 번호(130)는 본 실시예의 FLC 패널(150)을 조광하는 형광 램프(열 음극 형광 램프)(131 내지 133)를 구동시키는 인버터를 표시한다.
본 실시예의 상기와 같은 배치의 FLCD(3)는 FLC 패널(150)을 사용함으로써 프로파일이 매우 낮은 디스플레이 장치를 실현할 수 있다. 본 실시예에서, [호스트(1) 및 ] FLCD 인터페이스(2)로의 접속은 인터페이스 케이블(7)을 통해서 실현되며, FLCD(3)로의 접속은 제6도의 참조 번호(11)에 의해 표시된 바와 같이, 케이블의 커넥터(12)를 고정 스크류를 사용하여 디스플레이 장치의 뒷면에 배치된 암 커넥터(15)에 고정시킴으로써 실현될 수 있다. 즉, 본 실시예에서, 디스플레이 장치 및 인터페이스 유닛은 싱글 케이블(7) 만을 접속함으로써 접속될 수 있다.
제7도는 제4도에 도시된 NFX 콘트롤러(101)의 상세한 배치를 도시한다.
제7도에서, 참조 번호(160)는 마이크로컴퓨터 등으로 구성될 수 있는 시스템 콘트롤러를 표시한다. 시스템 콘트롤러(160)는 본 실시예의 FLCD(3)의 다양한 디스플레이 제어(후술됨)를 이행하며, 드라이버 콘트롤러(190)를 통해서 FLC 패널(150) 상의 FLCD 인터페이스(2)로부터 수신된 디스플레이 데이터를 디스플레이한다. 명심할 것은, 시스템 콘트롤러(160)는 ROM(166) 및 RAM(162)을 포함하며, ROM(161)에 저장된 제어 시퀀스(후술함)에 따라 다양한 제어를 이행한다.
본 실시예의 시스템 콘트롤러(160)의 다양한 상태 데이터 및 RAM(162)의 저장 내용은 FLCD 인터페이스(2)를 통해서 호스트 측에 의해 판독될 수 있으며, 구중 일부는 직접 기록될 수 있다. 이러한 데이터들은 나중에 상세하게 설명될 것이다.
참조 번호(171)는 온도 센서(105)에 의해 감지된 온도를 아날로그 신호로 변환하고 이 아날로그 신호를 시스템 콘트롤러로 공급하는 온도 인터페이스를, 참조 번호(172)는 열 음극 형광 램프(131 내지 134)(백라이트)의 빛의 양을 제어하는 인버터(130)를 제어하는 백라이트 콘트롤러를, 참조 번호(173)는 FLC 패널(150)의 화질을 제어하는 액정 구동 전압 레귤레이터(183)를 제어하는 Vop 콘트롤러를, 참조 번호(174)는 휘도 조정 트리머(106) 및 화질 조정 트리머(107)의 세팅값을 시스템 콘트롤러(160)에 공급하고 색 조정 스위치(SESW)(108)의 세팅 상태를 시스템 콘트롤러에 공급하는 트리머 인터페이스를 표시한다.
참조 번호(181)는 액정 구동 전력 스위치(182)의 구동 전원 전압을 제어하는 전력 스위치 콘트롤러를, 참조 번호(182)는 구동 전력 공급 전압을 FLC 패널(150)에 공급하는 것을 제어하는 액정 구동 전력 스위치를, 참조 번호(183)는 액정 구동 전압 레귤레이터를 표시한다.
FLCD 인터페이스(2)로의/로부터의 입력/출력 신호가 다음에 후술된다.
참조 번호(200)는 FLCD 인터페이스(2)로써 정보 통신을 구현하는 인터페이스 칩을 표시한다. 인터페이스 칩(200)은 커넥터(15)에 접속된다. 즉, 인터페이스 칩(200)은 데이터 통신 버스(310) 및 시리얼 통신 라인(311)으로/로부터 데이터를 입력/출력한다.
참조 심벌 BUSY는 호스트 측으로의 이미지 데이터 요청 신호를, AHDL는 호스트측(실제로는 FLCD 인터페이스(2))으로부터 공급된 스캔 어드레스/이미지 데이터 식별 신호를 표시한다. 신호 AHDL이 "H"인 경우, 스캔 어드레스를 지시하며, 신호 AHDL이 "L"인 경우, 이미지 데이터를 지시한다. 참조 심벌(PD0 내지 PD15)은 어드레스가 있는 16-비트 이미지 데이터를, FLCK는 호스트측으로부터 공급된 이미지 데이터 전송 클록을, SIN은 호스트측으로부터 공급된 일련의 통신 데이터를, SOUT는 FLCD(3)로부터 호스트측으로 공급된 일련의 통신 데이터를, POWERON은 전원 전압이 FLCD 인터페이스(2)에 공급되는 것을 표시하는 지시하는 파워-온 신호를, RESET은 호스트측으로부터 공급된 FLCD 리셋 신호를, ENABLE은 본 실시예의 유일한 신호, 즉 FLCD 인터페이스(2)와의 접속을 지시하며 음의 로직 포맷을 갖는 커넥터 접속 신호를 표시한다. 제6도에 도시된 케이블(7)이 단절된 경우, 신호 ENABLE은 로우 레벨로 변화하지 않으며 케이블의 단절은 FLCD(3) 측에 의해 쉽게 인식될 수 있다. 케이블의 단절이 인식된 경우, 다음의 디스플레이 데이터는 수신되지 않으며, 디스플레이 화면은 경신되지 않는다. 그러한 경우에, 디스플레이 장치의 디스플레이 모드가 어떤 새로움 디스플레이 데이터가 입력되지 않는 경우 세트되는 전력 절약 동작 모드로서 슬립 모드로 변환되는 경우, 사용자는 단절을 정확하게 인식할 수 없으며, 장시간 동안 어떠한 대응책도 취할 수 없을 것이다.
그러나, 본 실시예에서, 사용자는 케이블의 단절을 신속하고 정확하게 인식할 수 있기 때문에, 상기 언급된 LED(109)의 디스플레이 모드는 전력 절약 동작 모드와는 별개로 세트되며, 사용자는 케이블의 단절 같은 현 상태를 쉽게 인식할 수 있으며, 신속하게 대응책을 취할 수 있다.
제8도는 제7도의 이미지 데이터의 입력/출력 동작과 관련된 부분의 상세한 배치를 도시한다.
이미지 데이터는 주로 FLC 패널(150)에 대한 드라이버(102 내지 104) 및 드라이버 콘트롤러(190)에 의해 FLC 패널(150)에 공급되고 디스플레이된다.
드라이버 콘트롤러(190)는 적어도 각각이 적어도 한 라인에 대해서 시스템 콘트롤러(160)로부터 공급된 이미지 데이터를 저장할 수 있는 2개의 버퍼(521)(522), 및 상기 버퍼(521)(522)의 스위칭 동작을 제어하는 입력측 스위치(523) 및 출력측 스위칭(524)의 배치를 포함한다. 콘트롤러(190)는 데이터를 디스플레이하도록 세그먼트 드라이버(102)(103)에 ID0U/L 내지 ID7U/L의 이미지 데이터를 출력하기 위해 상기 스위치(523)(524)를 스위치한다.
또한, 콘트롤러(190)는 FLC 패널(150)의 다양한 구동 타이밍 신호를 발생시키며 이러한 스위치에 대한 제어 신호를 포함하는 타이밍 콘트롤러(525) 및 FLCD 인터페이스(2)로부터 공급되고 디스플레이 데이터가 디스플레이될 라인 어드레스를 홀딩하며, 시스템 콘트롤러(160)가 그 내용을 판독하게 하는 수신 어드레스 레지스터(526)를 포함한다.
또한, 콘트롤러(190)는 내용이 시스템 콘트롤러(160)에 의해 기록될 수 있으며 디스플레이 데이터에 상응하는 어드레스 데이터를 홀드하는 스캔 어드레스 레지스터(527), 및 디스플레이 제어의 실행 시작을 명령하는 디스플레이 스타트(DST) 데이터가 시스템 콘트롤러(160)에 의해 기록되는 DST 레지스터(528)를 포함한다. DST 데이터가 DST 레지스터에 기록되는 경우, FLC 패널(150)의 한 스캔 라인의 기록 동작이 시작된다.
U-SEG 드라이버(102)는 버퍼(521 또는 522)로부터 공급된 디스플레이 데이터의 U-SEG에 상응하는 데이터를 하나 건너씩 래치하는 U-SEG 래치 회로(531), 타이밍 콘트롤러(525)로부터 공급된 구동 타이밍 신호에 따라 U-SEG 래치 회로(531)에 의해 래치된 디스플레이 데이터를 저장하는 U-SEG 메모리(532), 및 메모리(532)에 저장된 디스플레이 데이터에 따라 U-SEG 신호를 구동시키는 드라이버 회로(533)를 포함한다.
L-SEG 드라이버(103)는 버퍼(521 또는 522)로부터 공급된 디스플레이 데이터의 L-SEG에 상응하는 데이터를 하나 건너씩 래치하는 L-SEG 래치 회로(538), 타이밍 콘트롤러(525)로부터 공급된 구동 타이밍 신호에 따라 L-SEG 래치 회로(531)에 의해 래치된 디스플레이 데이터를 저장하는 L-SEG 메모리(537), 및 메모리(537)에 저장된 디스플레이 데이터에 따라 L-SEG 신호를 구동시키는 드라이버 회로(536)를 포함한다.
COM 드라이버(104)는 타이밍 콘트롤러(525)로부터 공급된 타이밍 신호에 따라 스캔 어드레스 레지스터(527)로부터 공급된 어드레스 정보를 저장하는 어드레스 메모리(541), 타이밍 콘트롤러(525)로부터 공급된 타이밍 신호에 따라 에드레스 메모리(541)의 내용을 저장하는 어드레스 메모리(542), 및 어드레스 메모리(541)에 저장된 어드레스 정보에 따라 선택된 공통 신호 라인에 스캔 선택 신호의 전반을 출력하며, 어드레스 메모리(542)에 저장된 어드레스 정보에 따라 선택된 공통 신호 라인에 스캔 선택 신호의 후반을 출력하는 스위칭 드라이버(543)를 포함한다.
보다 구체적으로, 한 라인에 이미지를 디스플레이하도록 FLC 패널(150)을 구동시키기 위해, 라인의 데이터는 일시적으로 클리어되며, 그에 따라, 라인은 수신된 데이터에 따라 구동된다. 따라서 어드레스 메모리(541)(542)는 클리어될 라인의 드레스 및 디스플레이 데이터에 구동될 클리어된 라인의 어드레스를 저장한다.
제9도는 제4도에 도시된 스위칭 전원(120)의 상세한 배치를 도시한다.
스위칭 전원(120)은 전력 스위치(122)를 통해서 수신된 전기 전력에 혼합된 잡음 요소를 잡음 필터(123)를 사용하여 제거하며, 이어서 스위칭 레귤레이터 제어 회로(126) 및 트랜스포머(125)를 포함하는 스위칭 회로(126)를 사용하여 소정의 고주파 신호를 발생시키며, 발생된 신호를 5-터미널 레귤레이터(127) 및 논리 회로에 대한 +5-V 전원 회로(128), 및 열 음극 형광 램프(131)(134)에 의해 구성된 백라이트 구동 전원 회로(129)에 공급한다. 명심할 것은, 5-터미널 레귤레이터(127)는 GND 터미널에서의 전위를 기준으로 하여 +35 V, +26 V, +17 V, 및 +9 V의 DC 전원 전압을 발생시키는 4개의 회로(127a 내지 127d)에 의해 구성된다. 제9도의 참조 번호(165)는 스위칭 전원(120)에 공급된 전력의 중단을 검출하는 ACF 검출 회로를 표시한다.
ACF 검출 회로(165)로부터의 출력 신호(ACF 신호)는 시스템 콘트롤러(160)에 대해서 비상 중단 신호로서의 역할을 한다.
본 실시예의 디스플레이 장치에서, 주변온도의 변화와 관련 없이 양호한 디스플레이 품질을 얻기 위해 온도 센서(105)가 FLC 패널에 제공되며, 구동 전압, 원-스캔 라인 구동 시간(1H), 및 구동 파형은 검출된 온도에 기초하여 최적의 값이 되도록 선택되고, 이에 의해 FLC 패널의 구동 제어가 이행된다. 제10도는 온도 보상과 관련된 부분의 배치를 도시한다.
본 실시예에서, 온도 센서(105)에 의해 검출된 온도 및 온도 센서 인터페이스(171)를 통한 입력에 상응하는 아날로그 신호는 아날로그-디지털(A/D) 변환기(904)에 의해 디지털 온도 정보로 변환된다.
트리머 인터페이스(174)를 통한 화질 조정 트리머로부터의 아날로그신호 입력은 A/D 변환기(904)에 의해 디지털 신호로 변환되며, 디지털 신호는 온도 정보를 미세하게 조정하기 위해 디지털 온도 정보에 부가된다. 온도 보상 테이블(901)은 구동 전압을 결정하는 Vop 코드 및 1H 타임을 결정하는 1H 코드를 획득하기 위해 조정된 온도 정보를 사용하여 검색된다.
Vop 코드는 VOP 콘트롤러(173)를 구성하는 디지털-아날로그(D/A) 변환기에 공급되고 아날로그 신호 DAOUT으로 변환된다. 액정 구동 전압 레귤레이터(183)는 아날로그 신호 DAOUT에 기초하여 V1, V5, V3, 및 V2의 액정 구동 전압을 발생시킨다.
1H 코드는 액정 구동 동작에 대한 기본 클록을 발생시키도록 시스템 콘트롤러 내의 타이머 유닛에 세트된다. 기본 클록은 드라이버 콘트롤러(190)에 공급되며, 또한 클록 CSCLK로서 U-SEG, L-SEG 및 COM 드라이버에 공급된다.
구동 파형은 화질 트리머에 의해 조정되기 이전에 파형 세팅 유닛(903)에 의해 A/D 변환기(904)로부터 출력된 온도 정보에 기초하여 결정된다. 즉, 구동 파형은 사용자에 의한 화질 조정 트리머의 동작에 의존하지 않는다. 파형 세팅 유닛(903)은 온도 정보에 기초하여 소정의 파형으로부터 최적의 파형을 선택하며, 선택된 파형을 드라이버 콘트롤러(190) 내에서 파형 데이터로서 세트한다. 파형 데이터는 클록 CSCLK와 동기화하여 데이터 SWFD0 내지 SWFD3 로서 U-SEG 및 L-SEG에 공급되고, 또한 데이터 CWFD0 내지 CWFD3으로서 COM 드라이버에 공급된다. 후술한 바와 같이, 본 실시예의 구동 파형은 1H 시간을 5개의 클록 CSCLK에 한정하며, 1H 시간은 클록 CSCLK의 펄스폭을 변화시킴으로써 FLC 패널의 온도에 대한 최적의 값으로 조정된다.
드라이버 콘트롤러(190)의 동작은 다음에 설명된다.
상기 배치의 본 실시예에서의 FLCD 인터페이스(2)와 FLCD(3) 간의 디스플레이 데이터의 교환, 다양한 제어 명령 등의 것이 후술된다.
상기 언급된 FLCD 인터페이스(2)로부터의 데이터(기록 라인 어드레스 + RGBI + RGBI +…)는 데이터 전송 버스(310)를 통해서 전송되며, 데이터의 시작에서의 전송 시작 어드레스는 수신 어드레스 레지스터(526)에 저장되며, 연속된 화소 데이터 RGBI, RGBI,...는 버퍼(521)(522) 중의 하나에 저장된다. 시스템 콘트롤러(160)는 수신 어드레스 레지스터(526)에 저장된 어드레스를 판독하며, 스캔 어드레스 레지스터(527)에 기록한다. 따라서, 시스템 콘트롤러(160)는 한 스캔 라인의 구동 동작을 시작하도록 DST 레지스터(528)에 명령한다. 시스템 콘트롤러(160)는 FLCD 인터페이스(2)에 온도 센서(105)에 의해 검출된 온도에 따른 시간 간격으로 에이터 전송 요청 신호를 발생시킨다.
다른 한 편으로, 예를 들어, CPU(300)으로부터 32 라인에 대한 전송 요청을 수신한 후에, FLCD 인터페이스(2)의 프레임 메모리 제어 회로(307)는 상기 언급된 포맷에 따라 FLCD(3)으로부터 데이터 전송 요청을 수신할 때마다 라인 단위로 데이터를 출력한다. 이러한 방법으로, 프레임 메모리 제어 회로(307)가 모든 지정된 라인의 전송을 왼료하고, 다음 전송 요청 명령을 수신하지 않았으며, FLCD(3)로부터 다른 데이터 전송 요청을 수시한 경우, 상기 사항을 지시하는 메시지를 중단 신호로서 CPU(300)에 공급한다.
메시지를 수신한 후에, CPU(300)는 부분적으로 재기록된 이미지의 비전송된 데이터가 여전히 잔류하고 있는 지를 체크한다. 어떠한 데이터도 남아있지 않는 경우, CPU(300)는 인터레이스 모드에서 프레임 메모리(306) 내에 저장된 전체 프레임에 대한 이미지 데이터를 FLCD(3)에 전송하도록 명령한다. 보다 구체적으로, CPU(300)가 이 중단 신호를 수신할 때마다, CPU는 프레임 메모리 제어 회로(307)에 데이터를 라인 단위로, 예를 들어, 제1 라인, 제3 라인,..., 1,023 라인, 제2 라인,..., 1,024라인의 순서로 명령을 공급한다. 실제로, FLCD(3)으로부터 전송 요청 신호를 수신한 후에, CPU(300)는 다음 전송 요청 신호의 수신 후에 전송될 라인을 지정한다. FLCD(3) 측의 제어는 후술된다.
이미지가 변화하지 않는 경우 데이터가 인터레이스 모드에서 전송되는 이유는 다음과 같다.
본 실시예에서 사용된 FLCD(3)는 디스플레이 이미지를 저장하고 홀딩하는 기능을 갖고 있기 때문에, 변화된 부분에만 상응하는 이미지는 원리적으로는 전송되어야 한다. 그러나, 본 발명의 발명자들은 변화하지 않고 리프레시되지 않은 이미지 부분, 및 변화되고 새롭게 구동되고 디스플레이(부분적으로 재기록된)되는 이미지는 그들 간에 근소한 휘도차를 갖는다.
보다 구체적으로, 본 실시예의 FLCD(3)에 디스플레이되는 이미지가 부분적으로 경신될 경우, FLCD에 디스플레이된 이미지의 경신된 부분만이 경신되지만, 디스플레이된 이미지가 변화하지 않는 경우, 프레임 메모리(306)의 전체 이미지를 인터레이스 방법으로 FLCD(3)에 전송하는 프로세싱이 이행된다. 이미지가 해당 라인을 연속적으로 전송하는 방법 대신에 인터레이스 방법으로 전송되는 이유는 액정 디스플레이는 일반적으로 낮은 응답 속도를 갖기 때문에 디스플레이된 이미지의 경신 동작을 명확하게 가속시키기 위해서이다.
FLCD 인터페이스(2) 내의 CPU(300)의 동작 프로세싱 시퀀스는 상기 언급된 프로세싱 내용에 따라 제11도를 참조로 하여 설명될 것이다. 제11도에서, "플래그"는 재기록 검출/플래그 발생 회로(303)(제3도 참조)로부터 얻어진 플래그 정보이다.
다음의 설명에 사용된 각 플래그는 다음과 같은 의미를 갖는다.
A) 양자화 완료 프래그:
이 플래그는 프레임 메모리 제어 회로(307)가 프레임 메모리(306)내의 바이너리 하프톤 프로세싱 회로(305)로부터의 이미지 데이터 출력의 저장 동작이 왼료되었는가의 여부를 표시하는 정보를 홀드한다.
B) 전송 완료 플래그:
이 플래그는 프레임 메모리 제어 회로(307)가 CPU(300)에 의해 지정된 위치에서 이미지의 FLCD(3)으로의 전송 동작이 완료되었는가의 여부를 표시하는 정보를 홀드한다.
C) 전송 요청 플래그:
이 플래그는 FLCD(3)가 다음 데이터 전송 요청을 발행했는가의 여부를 표시하는 정보를 홀드한다. 주의할 것은, 이 전송 요청 플래그는 (이 기간 동안의 전송 요청 신호는 프레임 메모리 제어 회로(307)의 전송 타이밍을 결정하는 데에 사용되며, 이러한 전송 요청 신호에 대한 중단 신호는 발생되지 않기 때문에) 프레임 메모리 제어 회로(307)가 CPU(300)에 의해 지정된 라인에 대한 데이터의 전송 동작이 완료되지 않는 한은 세팅되지 않는다는 것이다.
재기록 검출 플래그 발생 회로(303)로부터 판독된 에리어 플래그(32 비트)제11도(타이밍 T1)에 도시된 바와 같다고 가정하자.
이 경우에, CPU(300)는 영역 부분(이하 "영역 번호") "2"를 검출할 수 있는데, 여기서 "1"은 시작에서부터 에리어 플래그를 체킹함으로써 먼저 세팅된다. 이어서, CPU(300)는 프레임 메모리 제어 회로(307), 바이너리 하프톤 프로세싱 회로(305), 및 라인 어드레스 발생 회로(304) 내에 각각 세트될 라인의 어드레스 및 번호를 계산하며, 계산된 어드레스를 상기 언급한 순서로 각각의 회로에 세트한다.
데이터가 프레임 메모리 제어 회로(307)에 먼저 세트되는 이유는 각 회로가 각자의 인에이블 신호(제3도)가 인에이블되는 경우 자신의 동작을 이행하기 때문이며, 회로가 연이은 회로가 준비되지 않은 경우에도, 데이터가 반대 순서로 세트된 경우에 데이터를 출력할 수 있는 경우에 문제가 발생한다.
어드레스 및 라인의 번호가 마지막 어드레스 발생 회로(304)에 세트되는 경우, SVGA 칩(302)은 트리거 신호로서 세팅 데이터에 응답하여 저-레벨 바이너리 하프톤 프로세싱 회로(305)의 인에이블 신호를 세트하고, 데이터를 전송하기 시작한다.
바이너리 하프톤 프로세싱 회로(305)는 8-비트 F, G, 및 B 데이터에 기초하여 에러 확산 프로세싱에 4-비트 R, G, B 및 I 이미지 데이터를 발생시킨다. 이 경우에, 회로(305)의 프로세싱이 CPU(300)에 의해 세트된 라인(제5 라인)에 다다르는 경우, 회로(305)는 연속된 프레임 메모리 제어 회로(307)에 인에이블 신호를 세트하고 프로세싱 결과를 출력한다.
프레임 메모리 제어 회로(307)는 프레임 메모리(306)의, CPU(300)에 의해 지정된, 어드레스 위치로부터의 바이너리 하프톤 프로세싱 회로(305)로부터 수신된 프로세싱된 이미지 데이터를 연속적으로 저장한다. 저장 프로세싱 완료 후에, 프레임 메모리 제어 회로(307)는 CPU(300)로 저장의 완료를 표시하는 중단 신호를 출력한다. 상기 중단 신호의 수신 후에, CPU(300)는 양자화 완료 플래그(타이밍 T2)를 세트하며, 프레임 메모리 제어 회로(307)에 관해 FLCD(3)에 (라인의 어드레스 및 번호를 세트하고) 전송 명령을 발행한다.
CPU(300)는 영역 번호"2"에 부가하여 세트 영역에 대한 에리어 플래그를 탐색한다. CPU(300)인 영역 번호"2"에 부가하여 세트 영역을 발견하는 경우, 찾아진 영역에 대해서 상술된 프로세싱과 동일한 프로세싱을 이행한다. 제11도에서, CPU(300)는 데이터가 영역 번호 "4"에 상응하는 영역에 기록되었다는 것을 인식하였기 때문에, 영역 번호 "4"에 관련하여 프레임 메모리(306)에 저장 동작까지의 프로세싱을 이행한다. 이러한 저장 프로세싱의 완료 후에(타이밍 T3), CPU(300)는 에리어 플래그 내의 세트 영역 번호에 대해서 상술된 바와 같은 동일한 프로세싱을 반복한다.
이러한 상태에서, CPU(300)이 프레임 메모리 제어 회로(307)로부터 이전의 전송-명령 영역 번소 "2"기 완료되었다는 것과 관련된 전송 동작을 표시하는 중단 신호를 수신하는 경우, 영역 번호 "2"(타이밍 T4)에 대한 전송 완료 플래그에 "1"을 세트하고, 양자화 완료 플래그 = "1"이 있는 다른 영역이 있는 가를 체크한다. CPU(300)이 양자화 완료 플래그 = "1"이 있는 다른 영역을 찾는 경우, FLCD(3)에 전송 동작을 명령한다.
명심할 것은, 타이밍(T1)(T3)은 프로세싱될 데이터 양에 따라 결정되며 비확정적이다.
CPU(300)가 전송 완료 메시지를 수신하는 경우, 그 타이밍에서 전송될 데이터는 남아있지 않게 되며, 프레임 메모리 제어 회로(307)는 FLCD(3)로부터의 데이터 전송 요청 신호에 따라 중단 신호를 출력한다(타이밍 T5). 중단 신호를 수신한 후에, CPU(300)는 재기록 검출/플래그 발생 회로(303)의 에리어 플래그를 판독한다.
판독 에리어 플래그가 "1" 비트를 포함하는 경우, 상술된 바와 같이, CPU(300)는 프레임 메모리(306)의 인터레이스 전송 동작(2 라인당 하나씩의 인터레이스 전송)을 이행하기 위해 전송될 한 라인의 어드레스를 세트한다. 이러한 전송동작의 완료 후에, 프레임 메모리 제어 회로(307)는 FLCD(3)로부터 데이터 전송 요청 신호를 수신한다. 그 때, 한 라인에 대한 데이터 전송 동작이 완료된 이후에, 회로(307)는 CPU(300)에 중단 신호를 출력한다.
CPU(300)가 이러한 중단 신호를 수신할 때마다, 재기록 검출/플래그 발생 회로(303)로부터 에리어 플래그 영역을 판독한다. 다른 모든 비트는 "0"인 동안에 CPU(300)는 지속적으로 상기 언급된 인터레이스-전송 동작을 이행한다.
상술된 바와 같이, 본 실시예에 따라, CPU(300)가 제11도에 도시된 에리어 플래그를 판독하고 판독 플래그로부터 적어도 하나의 "1"로 세트된 영역 번호를 찾아내는 경우, 제11도에 도시된 플래그 테이블을 따라 에리어 플래그가 오른쪽으로 이동한 것처럼 프로세싱을 이행한다.
본 실시예의 FLCD 인터페이스(2)의 프로세싱을 실현하는 CPU(300)의 프로세싱의 예가 제12도 내지 제15도를 참조로 하여 후술될 것이다. 다음의 제어 시퀀스는 예를 들어, ROM(308)에 저장된다.
제12도는 본 실시예의 FLCD 인터페이스(2)의 CPU(300)의 주요 프로세싱 루틴을 도시하는 흐름도이다.
FLCD 인터페이스(2)에 전력이 공급되는 경우, 제12도에 도시된 프로세싱이 시동된다. 단계(S1)에서 FLCD 인터페이스(2) 내의 각 회로의 초기치 설정 같은 일련의 초기치 설정 프로세싱 동작이 실행된다. 이러한 경우에, 유닛 스타트 등과 같은 명령은 FLCD(3)에 발행되며, 상응하는 상태 데이터는 FLCD(3)로부터 수신된다.
호스트(1)의 버스(102)(제1도의 참조 번호(6))를 통해서 디스플레이 도트의 개수의 변환 등과 같은 디스플레이 동작에 관련된 상태 명령이 수신되었는가가 단계(S2)에서 체크된다. 단계(S2)에서 '예'이면 단계(S3)로 진행하며, 명령된 프로세싱을 구현하기 위해서, 예를 들어 디스플레이 도트의 명령된 개수를 얻기 위해 환경 정보가 각 회로(300 내지 307)에 세트된다.
다른 한 편으로, 단계(S2)에서 '아니오'이면, 현재 상태를 확인하기 위해 단계(S4)로 진행한다. 이어서, 단계(S5)에서, 현재 상태에 따른 프로세싱이 이행된다. 예를 들어, FLCD(3)의 디스플레이 성능이 변환될 수 있다.
본 실시예의 FLCD(3)는 1,280 x 1,024 도트의 디스플레이 성능을 갖는다. 예를 들어, 디스플레이 도트의 개수를 1,024 x 768 도트로 변환하라는 명령을 호스트(1)로부터 수신한 후에, 이미지가 오퍼레이터가 자연스럽게 관찰할 수 있도록 디스플레이 스크린 중앙에 선택적으로 디스플레이된다. 본 실시예에서, 단계(S3)의 프로세싱에서, 상기를 구현하는 디스플레이 스크린 프로세싱 등이 이행된다. 예를 들어, 재기록 검출/플래그 발생 회로(303)는 재기록 라인 위치를 만족시키도록 한 라인에 대한 바이트의 개수에 의해 재기록 어드레스를 분할함으로써 상기 언급된 프로세싱을 이행한다. 이 경우에, 한개 라인에 대한 바이트의 개수는 디스플레이 도트의 개수에 의해 결정된다.
동시에, FLCD(3)측은 상응하는 프로세싱을 이행해야한다. 상기 목적상, 프로세싱을 이행하는 명령은 FLCD 인터페이스(2)로부터 동작간의 매치를 이루기 위해 시리얼 통신 라인(311)을 통해서 FLCD(3)에 발행된다.
다음의 설명에서, 1,028 x 1,024 도트의 디스플레이 명령의 수신 후에 실행된 프로세싱을 예시한다.
프레임 메모리 제어 회로(307)가 FLCD(3)로의 CPU(300)에 의해 지정된 라인의 개수에 대한 이미지의 전송 명령을 수신하는 경우, 상술된 바와 같이, FLCD(3)로부터 공급된 데이터 전송 요청 신호와 동기화하여 전송 동작을 이행한다. 회로가 CPU(300)로부터 FLCD(3)로부터 전송 명령을 수신하지 않는 경우 또는 명령된 전송 동작을 완료한 경우에 회로(307)가 데이터 전송 요청 신호를 수신하면, 회로(307)는 데이터 전송 요청 신호를 중단 신호로서 CPU(300)에 출력한다. 다른 한 편으로, 프레임 메모리 제어 회로(307)는 전송 동작 중에 FLCD(3)로부터 일련의 전송 요청 및 데이터 전송 요청을 수신하며, CPU(300)에 중단 신호를 출력하지 않는다.
중단 신호 수신 후의 CPU(300)의 프로세싱, 즉, 송출될 데이터의 전송 동작의 완료 후의 중단 프로세싱이 제13도를 참조로 하여 후술될 것이다. 제13도는 CPU(300)의 중단 루틴을 도시하는 흐름도이며, 프레임 메모리 제어 회로(307)로부터의 데이터 전송 요청 신호의 수신 후에 시동된다.
프레임 메모리 제어 회로(307)로부터의 데이터 전송 요청 신호의 수신 후에, CPU(300)는 단계(S11)에서 재기록 검출/플래그 발생 회로(303)로부터 에리어 플래그(32 비트)를 판독하며, 재기록 검출/플래그 발생 회로(303)에 제로(0)로 리셋될 내부 에리어 플래그를 클리어한다.
단계(S12)에서, CPU(300)는 판독 에리어 플래그가 세트 비트를 포함하는지를 체크한다. CPU(300)가 단계(S12)에서 플래그가 어떠한 세트 비트도 포함하지 않는지를, 즉, 모든 비트가 "0"인지를 측정하면, 인터레이스-전송 프로세싱을 이행하기 위해 단계(S13)로 진행한다. 보다 구체적으로, VRAM(301)으로의 어떠한 기록 액세스도 검출되지 않는 경우, (프레임 메모리(306)로부터 1-라인 데이터를 인터레이스 전송하는) 인터레이스-전송 동작이 FLCD(3)로부터 데이터 전송 요청이 수신될 때마다 이행된다. 이러한 프로세싱의 완료 후에, 주요 루틴으로 복귀한다.
다른 한 편으로, CPU(300)가 단계(S12)에서 판독 에리어 플래그가 세트 비트를 포함한다는 것을 측정하는 경우, 단계(S14)로 진행하게 되며 CPU(300)는 각 회로에 세트될 라인의 어드레스 및 개수를 계산한다. 이 경우에, 연속 영역 번호"10" 내지 "12"에 상응하는 비트가 세트되는 경우, CPU(300)는 이 영역들을 하나의 에리어로서 간주하여 라인의 어드레스 및 개수를 계산한다.
단계(S14)에서의 계산 완료 후에, 단계(S15 내지 S17)로 진행하며, CPU(300)는 바이너리 하프톤 프로세싱 (양자화 프로세싱)을 시동하기 위해 프레임 메모리 회로(307), 바이너리 하프톤 프로세싱 회로(305), 및 라인 어드레스 발생 회로(304)에 상응하는 정보를 세트한다. 상술된 바와 같이, 재기록 영역의 스타트 라인 이전의 어드레스 5개 라인은 라인 어드레스 발생 회로(304)에 세트된다. 영역 번호 "1"에 상응하는 영역이 재기록되는 경우, 이 영역의 스타트 라인 이전의 어드레스 5개 라인은 존재하지 않는다. 이 경우에, 영역 번호에 기초하여 측정된 어드레스가 직접 사용된다. 이러한 프로세싱의 완료 후에, 주요 루틴으로 복귀한다.
상기 언급된 프로세싱의 결과로서, 판독 영역 플래그가 세트 비트를 포함하는 경우의 제1 양자화 프로세싱이 시동된다.
제14도는 회로(307)가 프레임 메모리(306)의 바이너리 하프톤 프로세싱 회로(305)로부터 수신된 양자화된 이미지 데이터의 저장 동작을 완료하는 경우에 프레임 메모리 제어 회로(307)로부터의 중단 신호 출력을 위한 프로세싱을 도시하는 흐름도이다.
프레임 메모리 제어 회로(307)가 FLCD(3)로의 부분 재기록 이미지의 전송 프로세싱을 이행하는지의 여부가 단계(S21)에서 체크된다. 단계(S21)에서 "예"이면, 단계(S22)로 진행한다.
다른 한 편으로, 단계(S21)에서 "아니오"이면, 즉, 그때에 인터레이스-전송 동작이 이행되는 경우, 프레임 메모리(306)의 제1 부분 재기록 이미지의 저장 동작이 완료되는 경우, 단계(S22)로 진행하며, CPU(300)는 양자화되고 저장된 이미지 데이터를 전송하기 위해 프레임 메모리 제어 회로(307)의 라인의 어드레스 및 개수를 세트하며, 그에 의해 부분적으로 재기록된 이미지를 전송한다. 그 후에, 단계(S23)로 진행한다.
단계(S23)에서, CPU(300)는 양자화될 다음 영역이 있는 가의 여부를 측정하기 위해 이미 판독된 에리어 플래그를 체크한다. 단계(S23)에서 '아니오'이면, 이 프로세싱은 종결된다.
다른 한 편으로, CPU(300)가 단계(S23)에서 비양자화된 영역이 있다는 것을 측정한 경우, 단계(S24)로 진행하고, CPU(300)는 비양자화된 영역의 라인의 어드레스 및 개수를 계산한다. 이어서, CPU(300)는 단계(S25 내지 S27)에서 다음 양자화 프로세싱을 시동하기 위해 각 회로에 계산된 정보를 세트한다. 단계(S24 내지 S27)의 프로세싱 동작은 상술된 단계(S14 내지 S17)의 동작과 동일하기 때문에, 상세한 설명은 생략한다. 그후에, 이 프로세싱은 종결된다.
CPU(300)에 의해 명령되어진, FLCD(3)로의 부분 재기록 이미지의 전송 동작의 완료 후에, 프레임 메모리 제어 회로(307)로부터 알려진 중단 프로세싱은 제15도의 흐름도를 참조로 하여 설명될 것이다.
전송될 다음 데이터가 지금 있는가의 여부가 단계(S31)에서 체크될 것이다. 2가지 경우에, 즉, 모든 부분 재기록 영역의 이미지가 FLCD(3)에 전송되는 경우 및 상기 언급된 프로세싱이 아직 완료되지 않는 경우에 전송될 데이터는 없으며, CPU(300)는 프로세싱이 종결될 때까지 기다린다. 양쪽의 경우 모두, 단계(S31)에서 '아니오'가 측정된 경우, 이 프로세싱은 종결된다.
단계(S31)에서 전송될 데이터가 지금 있다고 측정된 경우, 단계(S32)로 진행하며, CPU(300)는 영역의 데이터를 FLCD(3)로 전송하기 위해 프레임 메모리 제어 회로(307)의 전송 스타트 라인 어드레스 및 라인의 개수를 세트하며, 따라서 전송 프로세싱을 시동시킨다. 그 후에, 이 프로세싱은 종결된다.
상술된 바와 같이, 상술된 프로세싱에 의해, CPU(300)는 이미지가 변환되지 않는 경우 부분 재기록 부분 및 인터레이스 디스플레이 동작의 디스플레이 상태를 경신한다. 이러한 프로세싱 동작은, 당연히, 주로 CPU(300)에 의해 얻어지며, 프레임 메모리 제어 회로(307), 즉, 프레임 메모리(306)에 따른 부분이 배치된 이후에 실현될 수 있다.
상술된 바와 같이, 본 실시예에 따라, VRAM(301)의 기록 동작 및 FLCD(3)의 디스플레이 경신 동작이 비동기적으로 실현될 수 있기 때문에, 디스플레이 동작은 FLCD(3)의 특성을 완전히 활용할 수 있다. 상기 실시예에서, 프레임 메모리 제어 회로(307)가 부분 재기록 이미지의 전송 명령을 CPU(300)로부터 수신하며 부분 재기록 이미지를 부분적으로 전송하는 경우, FLCD(3)로부터 CPU(300)로의 데이터 전송 요청 신호에 기초한 중단 신호를 출력하지 않는다. 그러나, 회로(307)는 그 동작 상태에 무관하게 중단 신호를 출력할 수 있다.
이 경우에, CPU(300)가 부분 재기록 명령을 발한 경우 이미 전송될 라인의 개수를 인식했기 때문에, CPU(300)는 중단 신호를 수신할 때마다 라인의 개수를 감소시키고 값을 체크한다. 이러한 방법으로, CPU(300)는 중단 신호가 전송 동작의 완료 후에 출력되었는지 또는 인터페이스 전송 동작 동안에 출력되었는지를 측정할 수 있다.
상기 실시예의 CPU(300)의 프로세싱 시퀀스는 단지 예시에 불과하며, 본 발명은 그러한 시퀀스에 한정되지 않는다. 상술된 바와 같이, 부분적 재기록 이미지는 비동기적 전송 동작을 실현하기 위해 프레임 메모리(306)를 통해서 FLCD(3)에 전송된다.
본 실시예에서의 시리얼 통신 라인(311)을 통한 FLCD 인터페이스(2)와 FLCD(3) 간의 통신가 후술된다.
제3도에서, 시리얼 통신 라인(311)은 단일 라인으로 도시되어 있다. 그러나, 실제로, 풀-듀플렉스 통신 라인을 이행할 수 있는 RS-232C 스탠더드 라인이 사용되며, 라인의 개수는 직렬 인터페이스 스탠더드(크로스 인터페이스)에 부합한다. 데이터 전송 버스(310)는 상기 언급된 데이터 버스 및 데이터 전송 요청 라인을 포함한다. 이러한 라인들에 부가적으로, 버스(310)는 상기 언급된 데이터 버스 및 데이터 전송 요청 라인을 포함한다. 이러한 라인들에 부가적으로, 버스(310)는 FLCD 인터페이스(2)의 전원(정보 프로세싱 장치 측의 전원)이 켜지도록 FLCD(3)에 정보를 공급하기 위해 로직-레벨 신호를 출력하는 신호 라인을 포함한다. 물론, 이러한 라인들에 부가적으로, 전송 클록을 위한 것들 같은 소정의 신호 라인이 포함된다.
시리얼 통신 라인(311)의 통신 라인은 스타트-스톱 동기화 방법, 9,600 bps, 데이터 비트 길이 = 8, 및 짝수쌍을 포함한다. 그러한 상태는 시리얼 통신에 있어서 일반적인 것이며, 본 발명에 있어서 유일한 것은 아니다. 따라서 상세한 설명은 생략한다.
후술될 통신 시스템에 있어서, FLCD(3)를 포함하는 시스템이 최적의 상태에서 사용될 수 있다. 예를 들어, FLCD(3)의 전력 스위치가 호스트(1)측의 전력 스위치가 켜진 다음에 켜진 경우에, 예를 들어, 부분 재기록 이미지만이 전송되고 풀-스크린 디스플레이 동작이 왜곡되는 문제점이 방지될 수 있다.
본 실시예의 통신은 원리적으로 데이터를 바이트 단위로 사용하여 구현된다. 이것은 양 제어 유닛[CPU(300) 및 시스템 콘트롤러(160)]이 데이터 전송 및 수신 양을 감소시킬 수 있으며, 그 제어 동작을 작동시킬 수 있기 때문이다.
시리얼 통신 프로토콜은 FLCD 인터페이스(2) 측(CPU(300)으로부터 FLCD(3)에 공급될 코드 및 FLCD(3)(시스템 콘트롤러(160))로부터 FLCD 인터페이스(2)에 공급될 코드를 포함한다. 혼동을 피하기 위해, 이하 전자의 코드[FLCD 인터페이스(2) → FLCD(3)]는 "명령" 또는 "명령 코드"로 간주될 것이며, 후자의 코드는 [FLCD(3) → FLCD 인터페이스(2)]는 "어텐션" "스테이터스", 또는 "어텐션 코드"로 간주될 것이다.
명심할 것은, 어떤 특정 명령/상태는 FLCD 인터페이스(2)로부터 FLCD(3)에 공급된 명령 및 트리거 신호로서 FLCD(3)로부터 FLCD 인터페이스(2)에 공급된 어텐션에 상응하여 FLCD(3)로부터 복귀된 상태에 응답하여 송신된다.
제16도는 본 실시예의 명령, 및 이러한 명령에 응답하여 FLCD(3)으로부터 복귀된 상태 데이터를 상세하게 도시한다. 제16도에서, 주요 아이템 "명령"의 코드 컬럼 내의 "H"는 16진값을 표시하며, "x"는 가변 4비트를 표시한다. 또한, 주요 아이템 "상태" 내의 "B"는 이진값으로 표시하며, "x"는 가변 1-비트 값을 표시한다("명령" 내의 "x"와는 다름).
각각의 명령 및 상응하는 상태 데이타가 다음에 교대로 설명될 것이다.
요청 유닛 ID: 00H
이 명령은 접속 FLCD(3)의 타입을 문의한다.
상태:
이 명령을 수신한 후에, FLCD(3)는 시스템 콘트롤러(160)의 내부 ROM(도시 생략)에 저장된 ID 정보를 상태 데이터에 첨가하며, 노말 상태에 대해서는 00xxxxxxB의 포맷으로 비노말 상태에 대해서는 01xxxxxxBF의 포맷으로 LCD 인터페이스(2)에 출력한다.
최저 6 비트의 최대 유효 비트는 FLCD(3)가 색 디스플레이(:0)인지 또는 모노크롬 디스플레이(:1)인지를 표시하며, 다음 상위 2 비트는 스크린 사이즈(디스플레이 도트의 최대수)가 예를 들어, 15 인치(:00)에 상응하는지 또는 21 인치(:01)에 상응하는지를 표시한다. 즉, FLCD 인터페이스(2)는 명령"00H"를 발함으로써 FLCD(3)의 타입을 검출할 수 있다. 본 실시예에서, FLCD(3)는 색 디스플레이이다. 그러나, 모노크롬 디스플레이 장치가 또한 FLCD 인터페이스(2)에 접속될 수 있기 때문에, 그러한 명령이 선택된다.
비노말 상태(에러 상태)를 명기하는 비트가 포함된 이유는 FLCD 인터페이스(2)로부터 FLCD(3)에 발해진 명령이 예를 들어, 잡음의 영향하에서 FLCD(3)에 의해 정상적으로 수신될 수 없는 경우에 대처하기 위해서이다. 그러한 경우, FLCD(3)는 8-비트이며 그중 상위 2 비트는 "01"에서부터 시작하는 상태 데이터로 복귀한다. 명심할 것은, 에러 발생 이후의 상태 데이터는 각각의 명령에 대해서 공통이며, 수신된 명령에 대한 에러의 발생 이후의 어텐션 데이터가 후술된다.
에러 발생 이후의 상태 데이터의 하위 6 비트는 에러 타입을 표시하는 4-비트 타입 데이터, 및 에러의 내용을 표시하는 2-비트 내용 데이터의 조합을 포함한다. 타입 데이터 및 내용 데이터는 다음과 같다.
타입 데이터: 송출 진단 에러
내용 데이터:
이 내용 데이터는 "송출 진단(자기 진단 결과)"에 상응하며, 시스템 콘트롤러(160) 내의 ROM(161)의 체크 섬 에러, 워크 메모리로서 사용된 RAM(162)의 에러(판독 액세스 및 기록 액세스간의 검증 에러), AC 페일(FAIL) 에러, 및 디스플레이 동작 중의 다른 에러를 포함한다. 명심할 것은 FLCD(3)는 또한 케이블 단절 에러도 갖는다. 그러나, 이러한 상태에서는 통신이 이행될 수 없다.
타입 데이터: 수신 타이밍 에러
이 에러는 수신시에 발생하며, 패리티 에러, 오버런, 비확정 명령 등을 포함한다.
타입 데이터: 송출 호스트 ID 에러
내용 데이터:
이 에러는 "송출 호스트 ID" 명령의 수신 후에 호스트(FLCD 인터페이스(2))의 비확정 ID를 표시한다.
타입 데이터: 세트 모드 에러
내용 데이터:
이 에러는 "세트 모드" 명령에 상응하며, 불가능 전이(지정된 모드로 전이할 수 없음)를 표시하거나 또는 비확정 동작 모드가 지정되었다는 것을 표시한다.
타입 데이터: 판독/기록 에러
내용 데이터:
이러한 에러는 "판독/기록" 명령에 상응하며, 판독 전용 영역으로의 기록 액세스, 히든 영역으로의 액세스를 표시하거나 또는 비확정 액세스를 표시한다.
타입 데이터: 세트 어드레스 에러
내용 데이터:
이 에러는 "세트 어드레스" 명령에 상응하며, 범위를 벗어난 어드레스 폴링이 세트되었다는 것을 표시한다.
타입 데이터: 유닛 스타트 에러
내용 데이터:
이 에러는 "유닛 스타트" 명령에 상응하며, 시동준비가 되지 않은 상태, 에러 상태, 또는 이미 시동된 상태를 표시한다.
타입 데이터: 요청 어텐션 에러
내용 데이터:
이 에러는 "요청 어텐션" 에러에 상응하며, 전송될 어텐션이 없다는 것을 표시한다.
타입 데이터: 요청 상태 에러
내용 데이터:
이 에러는 "요청 상태" 명령에 상응하며, 전송될 어떠한 상태도 없다는 것을 표시한다.
주의할 것은, 상기 언급된 에러들은 예시이며, 타입 데이터는 4-비트로 구성되어있기 때문에, 이론적으로는 16개의 상이한 타입의 데이터를 정의할 수 있다. 상술된 바와 같이, 수신된 명령에 대한 에러가 발생한 후의 FLCD(3)로부터의 상태 데이터 출력이 각각의 명령에 대해서 공통이기 때문에, 설명되어야 할 명령의 에러 상에의 어텐션 데이터의 설명은 생략한다.
요청 1H: 01H
다음에 상세하게 설명된 바와 같이, FLCD(3)는 온도 센서(105)에 의해 검출된 FLC 패널 온도에 따라 동작 속도(한번의 스캔에 대한 이미지 디스플레이 기간)를 변환시킨다. 이러한 명령에 의해, FLCD 인터페이스(2)는 한번의 스캔(FLC 패널의 1H 정보)에 대한 현재 구동 속도에 관해서 FLCD(3)에 질의한다. FLCD(3)로부터의 응답으로서의 상태 데이터는 제16도에 도시된 바와 같이 하위 6-비트를 사용하여 현재 1-스캔 구동 기간을 표시하는 1H 정보를 복귀시킨다.
명령을 발함으로써 얻어진 응답 상태의 수신 후에, FLCD 인터페이스(2)는 인터레이스 간격을 변환시키거나 또는 부분 기록 동작과 풀-스크린 경신 동작간의 비율을 변환시킨다.
상술된 바와 같이, FLCD(3)로 전송된 데이터가 없는 경우 FLCD 인터페이스(2)는 인터레이스 디스플레이 동작을 이행한다. 예를 들어, 이동하는 이미지 등이 FLCD(3) 상의 소정의 영역에 디스플레이되는 경우, 디스플레이가 경신된 부분에 상응하는 이미지가 경신된다. 따라서, 이 이동 이미지의 디스플레이 시간이 긴 경우, 변환되지 않은 부분과 변환된 부분과의 휘도차가 발생하며, 그 차이는 점차로 강조된다. 따라서, 부분 재기록 동작이 계속되는 경우에도, 풀-스크린 이미지는 주어진 간격에서 디스플레이되어야 한다. 상기 상황을 고려할 때, 본 실시예에서, 전체 스크린에 대한 이미지는 적어도 거의 1-Hz 기간에 경신된다(프레임 메모리 (306) 내의 모든 이미지 데이터는 전송된다). 1-Hz 기간 즉, FLCD(3)의 한 스캔 라인에 대한 구동 기간 동안에 디스플레이될 수 있는 프레임의 개수가 온도에 따라 변화하기 때문에, 상기와 같은 명령이 사용된다.
이러한 명령은 스크린 상의 이미지가 변환되지 않는 경우 인터레이스 디스플레이 동작의 점프 인터벌에 영향을 끼친다. 즉, 온도가 별로 높지 않은 경우, FLCD(3)의 디스플레이 속도가 저하되기 때문에, 전체 이미지의 경신 타이밍을 현저하게 가속시키는 경우에 비교적 큰 점프 인터벌이 인터레이스 디스플레이 동작으로 세트된다. 그 역으로, 온도가 충분한 디스플레이 속도를 보장할 수 있을 만큼 높은 경우, 점프 인터벌은 감소될 수 있다.
유닛 스타트: 02H
이 명령은 접속된 FLCD(3)의 (구동 동작의 시작을 명령하는 드로잉 동작을 활성화하기 위해 사용된다. 이 명령을 수신한 후에, FLCD(3)는 이미지 디스플레이 동작을 시동시킬 수 있다. 이 경우에, 제16도에 도시된 바와 같이, FLCD(3)는 동작이 정상적으로 시동되었는가를 표시하는 응답만을 복귀시키기 위해 Busy 신호를 출력하기만 할 필요가 있기 때문에, 정상 상태의 상태 데이터는 어떠한 연산수도 포함하지 않는다.
요청 어텐션 Inf.: 03H
이 명령은 FLCD(3)로부터 수신된 어텐션 데이터의 상세한 내용의 송신을 요청한다. 이 명령을 수신한 후에, FLCD(3)는 어텐션의 내용을 표시한 코드를 상태 데이터의 하위 6 비트에 첨가하고, 상태 데이터를 출력한다.
요청 어텐션 비트: 04H
이 명령은 FLCD(3)의 어텐션 상태 비트의 송신을 요청한다. FLCD의 어텐션 상태 비트는, 예를 들어, FLCD가 준비되었는가, 1H 정보가 변환되었는가, 코트라스트가 변환되었는가, 에러가 발생했는가, 등등의 여부를 표시하며, FLCD(3)는 상기와 같은 내용이 하위 6 비트에 세트되어 있다는 것을 표시하는 상태 데이터를 출력한다.
겟 모드: 05H
이 명령은 FLCD(3)의 디스플레이 현재 디스플레이 모드의 송신을 요청한다. FLCD(3)의 디스플레이 모드는, 나중에 상세하게 설명된 바와 같이, 동작 모드 번호 0에 상응하는 정상 동작 모드(LED 및 백라이트가 켜지고 스캔 동작이 구현되는 노말 드로잉 상태 디스플레이 모드), 동작 모드 번호 1에 상응하는 스태틱 모드(이미지의 수신이 정지되고, LED 및 백라이트가 켜지고, 스캔 정지 상태에 디스플레이된 이미지가 동결된 모드: 스틸 이미지 관찰에 적합), 및 동작 모드 번호 2에 상응하는 슬립 모드(이미지 디스플레이 동작도 백라이트 구동 동작도 이행되지 않는 모드: 전기 절약 효과, 및 백라이트 및 FLCD의 수명을 연장하는 효과)를 포함한다. FLCD(3)는 상기 디스플레이 모드들 중에 하나를 현재의 디스플레이 모드로서 표시하는 동작 모드 번호를 상태 데이터로서 복귀시킨다.
요청 상태: 06H
이 명령은 패리티 에러 등이 FLCD(3)로부터 송출된 어텐션 데이터에 발생된 경우 상태 데이터의 재송출을 요청한다. 이 명령을 수신한 후에, FLCD(3)는 이전에 출력된 것과 동일한 내용을 표시하는 어텐션 데이터를 출력한다.
어텐션 클리어: 0AH
이 명령은 FLCD(3)의 어텐션 데이터를 클리어한다. FLCD(3)은 어텐션이 정상적으로 클리어되었는가의 여부를 알려주기만을 필요로 하며, 노말 상태에서 모든 비트 = "0"상태 데이터를 출력한다.
겟 콘트라스트 Enh.: 0BH
이 명령은 휘도 및 화질 조정 트리머(106)(107)에 세팅값에 의해 결정된 콘트라스트 증가값을 얻게되며, 상기-언급된 디-감마 회로(309)의 디-감마 테이블의 내용은 이 명령에 대한 응답(상태 데이터에서 6비트)에 따라 경신된다. 디-감마 테이블이 경신되는 경우, 부분 재기록 이미지에 대한 콘트라스트만이 변환된다. 이러한 이유로, VRAM(301)내의 모든 이미지 데이터가 재기록된다고 가정하면, 전체 이미지에 대한 바이너리 변환 프로세싱이 이행되고, 전체 이미지는 FLCD(3)로 전송된다.
겟 멀티: 0CH
본 실시예의 FLCD(3)는 3가지 스캔 모드를 가지며, FLCD 인터페이스(2)에 의해 이미지 데이터의 헤더 부분, 및 "셋 멀티" 명령(후술됨)에 의해 지정된 3개의 스캔 모드에 세트된 스캔 모드 정보에 따라 동작시킬 수 있다. 이 경우에, "셋 멀티" 명령의 지정은 이전의 멀티-스캔 모드 내의 지정에 우선권을 갖는다.
이러한 3개의 스캔 모드는 n-라인 이미지(현재 N = 1, 2, 또는 4)로서 입력 1-라인 이미지를 디스플레이하며, 1-라인 동시 선택 모드(01H), 2-라인 동시 선택 모드(02H), 및 4-라인시 선택 모드(03H)를 포함한다. 최근의 멀티미디어 경향에서, 디스플레이될 이동 이미지의 디폴트 사이즈는 300 x 200 도트만 하며, 이떤 응용 프로그램은 이 사이즈에 고정된다. 이 상태에서, 디스플레이 이미지가 너무 작에 되었기 때문에, 동일한 이미지가 각 라인에 대해서 수신된 최초의 이미지에 관해서 2개 라인 또는 4개 라인에 디스플레이된다. 이러한 방법으로, 최초의 이미지가 작은 경우에도, 시각적으로 자연스럽게 확대된 이미지가 디스플레이될 수 있다. FLCD 인터페이스(2)는 여러회동안 동일한 라인 데이터를 전송할 필요가 없기 때문에, 인터페이스(2) 상의 로드가 감소된다. 이러한 경우, FLCD 인터페이스(2)는 동일한 화소를 주요 스캔 방향으로 연속적으로 전송하도록 프레임 메모리 제어 회로(307)에 명령한다. 명심할 것은, 주요 스캔 방향의 회수는 또한, 당연하게도, 독립적으로 명령될 수 있다. "겟 멀티" 명령은 FLCD의 현재 상태를 표시하는 정보의 송신을 요청한다(현재 상태는 상태 데이터의 6비트에 복귀된다). 이러한 명령이 할당된 이유는 "셋 멀티" 명령(후술됨)을 사용하여 FLCD(3)에 n이 "2"가 되도록 세트된 후에 정보 처리 시스템(예, 퍼스널 컴퓨터)의 전력 스위치가 꺼지고 켜지는 경우 송신기 및 수신기 이미지 데이터간의 미스매치를 방지하기 위해서이다.
송출 진단: 1xH
이 명령은 FLCD(3)가 자기 진단을 이행하고 진단 결과를 보고하도록 요청한다. "x"에 이해 표시된 4 비트는 진단 모드를 지정한다. 몇 가지 진단 모드가 있으며, FLCD(3)는 지정된 모드에 상응하는 진단 결과를 상태 정보로서 보고한다.
송출 호스트 ID: 2xH
이 명령은 FLCD 인터페이스(2)의 ID(타입)의 FLCD(3)에 정보를 제공한다. "x"에 의해 표시된 4개의 비트 중에 2비트는 FLCD 인터페이스(2)의 버전을 표시하며, 나머지 2 비트는 FLCD 인터페이스(2)의 카드의 ID(및, 정보 처리 장치의 타입)를 표현한다. FLCD(3)가 수신된 ID가 허용되었다는 것을 측정하는 경우, 상태 데이터에는 모든 비트 = "0"으로 보고한다.
셋 모드: 3xH
이 명령은 "겟 모드" 명령에 상응하며, "x"에 의해 표시된 4개의 비트는 노말 모드, 스태틱 모드, 및 슬립 모드 중에 하나를 세팅하도록 명령하는 상기 언급된 동작 모드의 번호를 송출한다. FLCD(3)가 동작 모드를 지정된 모드로 정상적으로 시프트시킬 수 있는 경우, 상태 데이터에는 모두 비트 = "0"으로 보고한다. 이러한 명령은 사용자가 모드를 세팅하는 명령을 입력하는 경우에 발해지며, 명령은 FLCD 인터페이스(2)에 입력된다. 다른 한 편으로, 이미지가 소정의 기간(이 기간은 사용자에 의해 프로그램될 수 있다)이 지난 후에도 변화하지 않은 경우, 동작 모드는 스태틱 모드로 시프트될 수 있다.
셋 멀티: 4xH
이 명령은 상기 언급된 "겟 멀티" 명령에 상응하며, FLCD(3)가 1-, 2-, 또는 4-라인 이미지로서 1-라인 이미지를 디스플레이하도록 명령한다. "x"에 의해 표시된 4개의 비트가 "0"이 되도록 세트되는 경우, 명령은 FLCD 인터페이스(2)로부터 공급된 이미지 데이터의 헤더 부분에 세트된 스캔 모드 정보에 따라 결정된다는 것을 지시한다. 4개의 비트가 "01H"가 되도록 세트되는 경우, 명령은 1-라인 동시 선택 모드를 지시하며; 4개의 비트가 "02H"가 되도록 세트되는 경우, 2-라인 선택 모드를 지시하며; 4개의 비트가 "03H"가 되도록 세트되는 경우, 4-라인 동시 선택 모드를 지시한다.
정상 상태에서, 모든 비트 = "0"인 상태 데이터가 보고된다. 본 실시예에서, 예를 들어, 소위 VGA 모드(가로 방향 640 도트 x 세로 방향 480 도트)가 선택되고 검출되는 경우, 2-라인 동시 구동 동작이 FLCD(3)의 1,280 x 960 도트의 디스플레이 사이즈에 상응하여 이행된다. 이 경우에, 이떤 사용자는 기호에 따라 그러한 디스플레이 사이즈를 변환시키기를 원할 수 있기 때문에 정보 처리 장치 내의 FLCD 인터페이스의 환경 설정 유틸러티 프로그램이 사용자가 다양한 세팅 동작을 이행할 수 있도록 사용될 수 있다.
"기록 하이/로우 메모리" 명령(8xH,9xH) 및 "판독 하이/로우 메모리" 명령(08H,09H) 명령이 FLCD(3)의 시스템 콘트롤러(160)의 임의의 어드레스(어드레스 영역 = 64 Kbytes)에 데이터를 기록하고 판독된 명령을 그곳에 공급하기 위해 사용된다. "기록 하이/로우 메모리" 명령의 하위 4 비트의 2개의 세트는 기록될 데이터 중에 한 바이트를 표시한다. "판독 하이/로우 메모리"에 대해서, 당연히 명령은 연산수(가변 4비트)가 없다.
어떤 경우에도, 기록 또는 판독 어드레스가 지정되어야 한다. 어드레스는 제 16도에 도시된 "세트 HH/MH/ML/LL 어드레스" 명령의 하위 4 비트(총 16비트)의 4 세트에 의해 세트된다. 어드레스는 판독 또는 기록 어드레스를 지시한다. 어드레스가 결정된 이후에, 판독 또는 기록 어드레스는 "판독" 또는 "기록" 명령을 사용하여 만들어진다.
"판독" 명령에 대해서, 지정된 어드레스에서의 바이트의 내용의 상위 또는 하위 4 비트는 상태 데이터로서 보고된다. 명령에 대해서, 모든 비트 = "0"인 에텐션 데이터는 노말 상태로 보고된다.
이러한 FLCD(3)의 내부 메모리에 대한 판독/기록 명령은 주로 디버깅을 위해 사용된다. 물론, 본 발명은 특정 목적에 한정되지 않으며, FLCD(3)의 작업 영역을 변환시킴으로써 이러한 명령은 다른 목적에 사용될 수 있다. FLCD(3)의 시스템 콘트롤러(160)의 동작 프로세싱 프로그램이 로드되고 상주 프로그램으로서 RAM 상에서 실행될 수 있어서, 호스트(1)가 RAM에 성능이 향상된 프로그램을 저장할 수 있다.
FLCD 인터페이스(2)로부터 FLCD(3)로의 명령 (명령 코드) 출력 및 상응하는 응답 상태 데이터가 상술되었다.
다음에는 FLCD(3)가 FLCD 인터페이스(2)에 어텐션 데이터를 자발적으로 출력하는 경우가 설명될 것이다.
FLCD(3)로부터의 어텐션 데이터 출력은 포맷(10xxxxxxB)을 갖는다. 즉, 최상위 비트(MSB)는 "1"이 되도록 세트된다.
이것은 FLCD 인터페이스(2)가 어떤 명령을 FLCD(3)에 출력하고 동시에 FLCD(3)가 FLCD 인터페이스(2)에 어텐션 데이터를 자발적으로 출력하는 경우, FLCD 인터페이스(2)는 수신된 어텐션 데이터가 출력 데이터에 관해서 응답하지 않거나 자연 출력에는 응답하는지를 측정한다. 즉, 상술된 바와 같이, 발행된 명령에 대한 모든 응답 어텐션 데이터는 MSBs = "0"을 가지며, FLCD 인터페이스(2)는 자연 어텐션 데이터를 용이하게 판별할 수 있다.
FLCD(3)로부터의 어텐션 데이터의 하위 6 비트는 다음과 같다.
비트 0: FLCD가 준비되었을 경우 세트
비트 1: 1H 정보가 변화된 경우 세트
비트 2: 콘트라스트 향상값이 변화된 경우 세트
비트 3: 미정
비트 4: FLCD에 회복 가능한 에러가 발생한 경우 세트
비트 5: FLCD에 회복 불가능한 에러가 발생한 경우 세트
회복 가능한 에러는 어텐션 상태가 세트되지 않은 경우, 소정의 기간 후에도 이미지 데이터가 입력되지 않은 경우, 미정의 디스플레이 모드가 세트된 경우 등을 포함한다. 회복 불가능한 에러는 온도 센서(105)의 단절로 인한 검출 에러, 센서(105)의 단락으로 인한 검출 에러, A/D 변환기에 의해 유발된 샘플링 타임 아웃 에러, 변환 종결 타임 아웃 에러, 데이터 세트 타임-아웃 에러, 자기 진단 결과인 ROM 및 RAM 체크 에러 등을 포함한다.
명심할 것은, ROM 체크 동작 등은 또한 FLCD 인터페이스로부터의 명령에 따라 실행된 자기 진단 모드에서 이행된다. 그러나, 다음에 설명된 바와 같이, 여기에서의 에러는 FLCD(3)가 최초의 체크 동작 중에 발생한 것들을 의미한다.
FLCD 인터페이스(2)가 명령을 발행하고 FLCD(3)가 자연 어텐션 데이터를 발행하는 경우, 즉, 제1 코드를 출력하는 경우, FLCD(3)로부터의 어텐션 데이터는 선택적으로 진행한다. 이것은 FLCD로부터의 요청이 사용자에 가장 가까운 이미지 디스플레이 인터페이스로부터 발행된 하나이기 때문이다.
FLCD 인터페이스(2)측으로부터 보여진 경우의 상기 언급된 코맨드 및 어텐션에 기초한 통신 프로토콜의 예시가 제17도 내지 제19도를 참조로 하여 설명될 것이다. FLCD(3)에 대해서는 나중에 후술될 것이다.
제17도는 FLCD 인터페이스(2)가 FLCD(3)의 ID를 얻는 경우의 시퀀스를 도시한다.
FLCD 인터페이스(2)[CPU(300)]는 시리얼 통신 라인(311)을 통해서 FLCD(3)에 "리퀘스트 유닛 ID(00H)" 코맨드를 발행한다. 이 코맨드의 수신 후에, FLCD(3)[시스템 콘트롤러(160)]는 FLCD 자신의 ROM(161) 등에 기록된 FLCD 고유 정보를 판독하며, 판독된 정보를 FLCD 인터페이스(2)에 상태 데이터로서 보고한다.
상기 언급된 시퀀스에서, 통신 에러(예, 패리티 에러)가 FLCD 인터페이스(2)로부터 발행된 코맨드에 발생된 경우, FLCD(3)는 코맨드를 정상적으로 수신할 수 없다는 것을 표시하기 위해 에러 상태 데이터를 보고한다. 이러한 상태의 수신 후에, FLCD 인터페이스(2)는 동일한 코맨드를 다시 발생시킨다. 그 역으로, FLCD(3)로부터 공급된 어텐션 데이터에 통신 에러가 발생된 경우, FLCD 인터페이스(2)는 상태 데이터의 재송출을 촉진하기 위해 "리퀘스트 스테이터스" 코맨드를 출력한다.
제18도는 FLCD(3)가 자연 어텐션 데이터를 발생시키는 경우의 시퀀스를 도시한다(이 경우에, 어텐션 데이터는 콘트라스트 향상값이 변환될 시에 발생된다).
FLCD(3)는 콘트라스트 향상값이 변환되었다는 것을 표시하는 자연 어텐션 데이터 "10000100B"를 제59도에 도시된 단계(S415)의 포로세싱의 시리얼 통신 라인(311)을 통해서 FLCD 인터페이스(2)에 전송한다(후술됨).
이 어텐션 데이터의 수신 후에, FLCD 인터페이스(2)는 콘트라스트 향상값이 변환되었다는 것을 인식할 수 없기 때문에, 콘트라스트 향상값의 변화에 관해서 문의하기 위해 "리퀘스트 어텐션 Inf." 코맨드를 출력한다. 상기 코맨드의 수신 후에, FLCD(3)는 단계(S413)에서 보유된 콘트라스트 향상값을 표시하는 바이너리 데이터를 FLCD 인터페이스(2)에 출력한다.
콘트라스트 향상값을 수신한 후에, FLCD 인터페이스(2)는 디-감마 회로(309) 내의 디-감마 테이블의 내용을 기록하기 위해 ROM(308)의 내용을 조사한다. 어텐션 데이터에 대한 프로세싱을 완료하기 위해, FLCD 인터페이스(2)는 "어텐션 클리어" 코맨드를 발행한다. FLCD(3)는 이 코맨드에 기초하여 새로운 콘트라스트값을 사용하는 디 감마 변환이 변환되었거나 또는 콘트라스트가 변환되도록 예정되었다는 것을 인식할 수 없기 때문에, 확인 어텐션 데이터 "00000000B"를 보고하며, 따라서 이 프로세싱을 종결시킨다. 이 경우에, 콘트라스트가 변환되었기 때문에, 전체 프레임의 이미지는 부분 재기록 동작의 경우에도 FLCD(3)로 전송된다.
제19도는 FLCD 인터페이스(2)에 의해 발행된 코맨드(이 경우에, "셋 멀티" 코맨드)와 자연 어텐션 데이터(이 경우, 1H 정보가 온도 센서(105)의 검출 결과에 따라 변환된다는 것을 표시하는 어텐션 데이터)가 상호 통과할 경우의 시퀀스를 도시한다.
FLCD 인터페이스(2)가 수신된 8-비트 데이터의 MSB가 "1"이라는 것을 검출하는 경우, 수신된 데이터는 FLCD(3)에 의해 발행된 자연 어텐션 데이터이며, 이전에 발행된 "셋 멀티" 코맨드에 대한 프로세싱을 지연시킨다는 측정한다. 이어서, FLCD 인터페이스(2)는 FLCD(3)가 원-스캔 구동 피리어드 값을 송신하도록 명령하기 위해 "리퀘스트 어텐션 Inf." 코맨드를 발행한다. 이 코맨드를 수신한 후에, FLCD(3)는 제10도에 도시된 온도 보상 테이블(901)을 조사하여 온도 센서에 의해 검출된 현재 온도값에 기초하여 1H 데이터를 상태 데이터의 하위 6 비트에 세트하고, 상태 데이터를 FLCD 인터페이스(2)에 송신한다.
상태를 수신한 후에, FLCD 인터페이스(2)는, 상술된 바와 같이, 자신의 동작 내용을 변환시키며, FLCD(3)에 "어텐션 클리어" 코맨드를 발행한다. FLCD(3)로부터 데이터 "00000000B"를 수신한 후에, FLCD 인터페이스(2)는 FLCD(3)로부터 어텐션 데이터에 대한 프로세싱을 종결시킨다.
따라서, FLCD(3)는 이전에 수신된 "셋 멀티" 코맨드에 대한 프로세싱을 이행하며 상태 데이터를 보고한다. 수신된 상태 데이터가 정상 종결을 표시하는 "00000000B"인 경우, FLCD 인터페이스(2)는 "셋 멀티" 코맨드에 대한 프로세싱을 종결시킨다.
상술된 설명에서, 어떤 코맨드 및 어텐션에 대한 프로토콜이 설명되었다. 상술된 설명으로부터 쉽게 이해될 수 있듯이, 다른 코맨드 또는 어텐션의 프로토콜에도 동일한 시퀀스가 적용될 수 있다. 따라서, 다른 프로토콜에 대한 설명이 생략된다.
본 실시예의 FLCD(3) 및 FLCD 인터페이스(2)의 파워-온(또한, 정보 처리 장치의 파워-온) 이후의 동작이 후술될 것이다.
일반적으로, 퍼스널 컴퓨터 등과 같은 호스트측 장치 및 디스플레이 장치가 개별적으로 또는 독립적으로 구성되는지 아닌지는 심각한 문제는 되지 않는다. 이것은 노말 디스플레이 장치는 호스트 장치로부터 나오는 이미지 데이터를 단지 디스플레이만 하며, 그 디스플레이 동작은 호스트 장치로부터의 정보가 정지되는 경우 정지되기 때문이다. 즉, 디스플레이 장치 및 호스트 장치는 상호 통신할 수 없다.
그러나, 본 실시예의 FLCD(3)의 FLC 패널(150)은 자기 저장 기능을 보유하며 디스플레이 장치는 어떤 범위까지는 지능을 갖고 있기 때문에, 프로세싱은 호스트 장치 및 디스플레이 장치가 서로의 상태를 인식하는 동안에 이행되어져야한다. 본 실시예에서, 이러한 문제점은 이하에 해결되어 있다.
데이터 전송 버스(310)는 FLCD 인터페이스(2)의 전원이 켜졌는지를 표시하는 단일 신호선을 포함한다. 이 신호선을 사용하여, 다음의 제어 동작이 얻어진다.
경우 1. 먼저 FLCD 인터페이스(2)의 전원이 켜진 경우, 그 후에, FLCD(3)의 전원이 켜진다.
이 경우에, FLCD(3)는 파워-온 초기화 프로세싱에서 데이터 전송 버스(310)내의 파워온 신호가 "L"이 된 이후에 FLCD 인터페이스(2)의 전원이 이미 켜졌는가를 검출할 수 있다. 따라서, FLCD(3)가 이 정보를 검출하고 자신의 초기화 프로세싱이 완료된 경우, FLCD 인터페이스(2)에 어텐션 데이터(1000001B: FLCD(3)가 준비되었다는 것을 표시)를 출력한다.
이러한 어텐션을 수신한 후에, FLCD 인터페이스(2)는 FLCD(3)가 준비되었다는 것을 인식하며, "어텐션 클리어" 코맨드를 발행한다. 이어서, FLCD 인터페이스(2)는 FLCD(3)로부터의 어텐션 데이터 "00000000B"를 수신하는 동안 대기한다. 그 후에, FLCD 인터페이스(2)는 FLCD(3)가 NOT BUSY (= READY) 신호를 출력하도록 촉진하기 위해 "유닛 스타트" 코맨드를 출력하며, 이에 의해 이미지 디스플레이 동작을 시동시킨다.
실제로, FLCD(3)의 전원이 켜진 경우, 파워-온 후에 콘트라스트값 및 1H값을(후술됨) 얻기위해 FLCD 인터페이스(2)는 콘트라스트값 및 1H의 출력 요청 코맨드를 발행하고, 요청된 정보를 획득한다.
경우 2. 먼저 FLCD(3)의 전원이 켜진 경우, 그후에, FLCD 인터페이스(2)의 전원이 켜진다(예를 들어 사용자가 호스트(1)는 끄고서도 FLCD(3)의 전원을 끄는 것을 잊은 경우).
이러한 경우, 초기화 프로세싱의 완료 후에, FLCD 인터페이스(2)는 FLCD 인터페이스(2)의 의해 세트된 "L" 파워온 신호 동안에 대기하며 이어서 "유닛 스타트" 코맨드를 발행한다. 이 코맨드를 수신한 후에, FLCD(3)는 그 동작을 재개할 수 있다.
다음으로, FLCD(3)의 시스템 콘트롤러(160)의 동작 프로세싱이 후술될 것이다. 다음의 설명은 칩 컴퓨터(MPU)가 시스템 콘트롤러(160)의 주 디바이스로서 사용된 경우에 관한 것이다.
제20도는 파워-온 후의 또는 리셋 상태에서의 상기 경우의 FLCD(3)의 동작의 시동 시에서의 기본 프로세싱을 도시하는 흐름도이다.
전원 스위치(122)가 켜지고, 장치에 전기가 들어간 경우, 제20도의 도시된 프로세싱이 시동된다. 단계(S41)에서, 시스템 콘트롤러(160)의 제1 초기화 프로세싱이 실행되며, 중단 세팅 동작이 이행될 수 있다. 다음으로, 단계(S42)에서, 시스템 콘트롤러(160)는 동작이 정상적인가를 체크하도록 자기 진단 루틴을 실행시킨다. 단계(S43)에서, ACF 검출 회로(165)가 어떤 ACF 신호도 출력하지 않은 경우, 및 케이블(7)은 단절되고 ENABLE 신호가 로우("L") 레벨에 있지 않는 경우에 단계(42)의 자기 진단 루틴의 ACF 및 ENABLE 신호의 자기 진단 결과에 기초하여 체크된다.
케이블(7)이 정상적으로 접속되지 않은 경우, 또는 스위칭 전원(120)으로부터의 입력이 어떠한 요인에 의해 다시 낮아지는 경우, FLC 패널(150)의 연속된 디스플레이 제어를 방지하기 위해 단계 (S41)로 진행한다. 이러한 방법으로, 부주의한 디스플레이 제어, 즉, 원치 않는 이미지의 디스플레이 동작이 효과적으로 방지될 수 있다.
다른 한 편으로, 단계(S43)에서 케이블(7)이 정상적으로 접속되었다고, 즉, ENABLE 신호가 로우 레벨에 있다고 측정되고, 스위칭 전원(120)이 정상적으로 동작한다고, 즉, ACF 신호가 출력된다고 측정되는 경우, 리소스 세팅 동작 등을 이행하기 위해 시스템 콘트롤러(160)의 초기화 프로세싱(2)을 단계(S44)로 진행한다. 연 이어서, 드라이버 콘트롤러(190)의 초기화 프로세싱이 단계(S45)에서 구현된다. 단계(S46)에서, 파워-온 대기 프로세싱이 실행되며, 이어서 동작 선태 프로세싱을 실행하기 위해 단계(S47)로 진행한다.
본 실시예의 장치에서 제20도에 도시된 프로세싱은 파워-온 이후에 뿐만 아니라 중단 세팅 동작이 이행된 후에 중단이 발생한 후에도 실행된다.
보다 구체적으로, 초기화 프로세싱은 ACF 검출 회로(165)가 스위칭 전원으로의 전원이 어떤 이유로 인해 정지된 것을 검출하는 경우에도 실행되며, FLCD 인터페이스(2)로부터 리셋 신호가 수신된 경우, 및 ENABLE 신호가 OFF 상태에 세트된 경우에 ACF 신호를 출력한다.
ACF 검출 회로(165)가 전원 결함을 검출하고 ACF 신호를 출력하는 경우, 단계(S50)의 "ACF 검출"에 의해 지시된 ACF 검출 중단 프로세싱이 실행된다. 이러한 중단 프로세싱이 시동되는 경우, 단계(S51)에서 다른 모든 중단이 방지된다. 단계(S52)에서, 파워-오프 루틴이 실행된다. 그후에, 단계(S53)에서 LED(109)의 에너지를 소진시키기 위해 15VSW는 꺼진다. 이어서, 단계(S41)로부터 시동되는 초기화 프로세싱이 실행된다.
다른 한 편으로, 본 실시예의 장치가 리셋되는 경우, 단계(S55)에서 리셋 중단 프로세싱이 실행된다. 상기와 같은 중단 프로세싱이 시동되는 경우, 모든 다른 중단이 단계(S56)에서 방지된다. 이어서, 단계(S57)에서 파워-오프 루틴이 실행된다. 그 후에, LED(109)의 에너지를 소진시키기 위해 15VSW가 꺼진다. 이어서, 단계(S41)로부터 시동되는 초기화 프로세싱이 실행된다.
또한, 제6도에 도시된 본 실시예의 FLCD(3)와 FLCD 인터페이스간의 케이블(7)이 어떤 이유로 인해 커넥터(15)로부터 단절된 경우, 또는 케이블(7)이 중도에 단절된 경우, ENABLE 신호는 리셋되며 로우 레벨로 변환되지 않는다. 이 경우에, 단계(S58)의 "ENABLE 신호 오프"에 의해 표시된 케이블 단절 중단 프로세싱이 실행된다. 이러한 중단 프로세싱이 시동되는 경우, 단계(S59)에서 다른 모든 중단들은 방지된다. 이어서 파워-오프 루틴을 실행시키기 위해 단계(S57)로 진행한다. 그 후에, 단계(S53)에서 LED(109)의 에너지를 소진시키기 위해 15VSW는 꺼진다. 이어서, 단계(S41)로부터 시동된 초기화가 실행된다.
제20도에 도시된 단계(S41)의 자기 진단 루틴이 제21도를 참조로 하여 이하 상세하게 설명될 것이다.
단계(61)에서, ACF 검출 회로(165)로부터의 ENABLE 신호 및 ACF 신호를 체킹하는 신호 체크 프로세싱이 실행된다. 다음으로, 단계(S62)에서, ROM(161)의 체크 프로세싱이 이행된다. 그 후에, 단계(S63)에서 RAM(161)의 체크 프로세싱이 이행된다. 이어서 이전의 루틴으로 복귀한다.
제22도는 단계(S61)에서 신호 체크 프로세싱을 상세하게 도시한다.
ACF 신호가 하이 레벨에 있는 경우, 즉, ACF 신호가 출력되지 않은 (전원이 노말인) 경우 단계(S65)에서 체크된다. ACF 신호가 출력되지 않은 경우, 단계(S66)로 진행하며, FLCD 인터페이스(2)에 의해 판독될 수 있는 에러 상태의 AC 페일 비트가 세트된다. 그후에, 이전 루틴으로 복귀한다.
다른 한 편으로, ACF 신호가 출력되는 경우, ENABLE 신호가 로우 레벨에 있는 가를 체크하기 위해, 즉, 케이블이 정상적으로 접속되었는가를 체크하기 위해 단계(S65)로부터 단계(S67)로 진행한다. ENABLE 신호가 로우 레벨에 있는 경우, 즉, 케이블이 정상적으로 접속되어 있는 경우, 이 프로세싱은 종결되며, 이전의 루틴으로 복귀한다.
다른 한편으로, ENABLE 신호가 로우 레벨에 있지 않는 경우, 즉, 케이블이 정상적으로 접속되어 있지 않는 경우, 단계(S67)에서 단계(S68)로 진행하며, FLCD 인터페이스(2)에 의해 판독될 수 있는 에러 상태 내의 케이블 단절 비트가 세트된다. 그 후에, 이전의 루틴으로 복귀한다.
제23도는 제21도의 단계(S62)의 ROM(161)의 체크 프로세싱을 상술한다. ROM 체크 프로세싱에서, ROM 영영 내의 모든 데이터는 오버플로는 무시하고 부호 없는 정수값을 얻기위해 워드 단위로 첨가되며, 얻어진 값은 2개의 값이 서로 정합 하는 가를 확인하기 위해 사전에 계산된 값과 비교된다.
단계(S71), 첨가 결과를 저장하기 위한 레지스터 섬이 클리어된다. 이어서, 단계(S72)에서, ROM의 시동 어드레스는 ROM 체크 프로세싱에 반영될 어드레스값을 저장하는 어드레스 레지스터에 저장된다. 단계(S73)에서, 기록 내용은 어드레스 레지스터에 의해 명기된, ROM의 어드레스로부터 판독되고, 레지스터 섬의 내용에 첨가된다. 이 때, 첨가 결과는 오버플로를 무시함으로써 얻어진 16-비트의 부호 없는 정수값이다.
어드레스 레지스터의 값은 단계(S74)에서 ROM의 다음 어드레스를 지정하기 위해 경신된다. 경신된 어드레스값이 ROM의 최종 어드레스를 초과하는 경우, 즉, 프로세싱이 ROM의 전체 영역에 대해서 완료되는 경우에 단계(S75)에서 체크된다. 단계(S75)에서 '아니오'이면, 단계(S73)로 복귀하며, 단계(S74)에서 경신된 다음 워드의 내용의 판독 프로세싱 및 레지스터 섬의 내용에의 첨가 프로세싱이 이행된다.
다른 한 편으로, 단계(S75)에서 '예'이면, 단계(S75)에서 단계(S76)로 진행하며, 레지스터 섬의 첨가 결과는 사전에 계산된 값(체크 섬 = xxxxh)과 비교된다. 레지스터 섬의 첨가 결과가 사전에 계산된 값(체크 섬 = xxxxh)에 부합하는 경우, ROM은 정상이라고 결정되며, 이전의 루틴으로 복귀한다.
다른 한 편으로, 레지스터 섬의 첨가 결과가 사전에 계산된 값(체크 섬 = xxxxh)에 부합하지 않는 경우, ROM 에러가 발생했기 때문에, 회복 불가능한 에러를 표시하는 에러 비트가 단계(S77)에 세트된다. 이어서 이전 루틴으로 복귀한다. 그후에, 회복불가능한 에러 에텐션 데이터는 FLCD 인터페이스(2)에 발행되며, 동작 모드 중에 하나로서 스캔 스톱 모드를 편이시키는 프로세싱이 이행된다.
제24도 및 제25도는 제21도의 단계(S63)의 RAM(162)의 체크 프로세싱을 상세하게 도시한다. RAM 체크 프로세싱에서, 데이터가 RAM 영역에 워드 단위로 기록된 경우, 기록 데이터는 판독 데이터가 기록 데이터와 정합하는지의 여부를 체크하기 위해 판독된다. 이 경우에, 기록될 데이터는, 일례로, (00h) 및 (FFh)이다. 기록한 후에, 이미 주어진 기록 어드레스에 저장된 데이터는 레지스터에 일시적으로 저장되며, 상기 어드레스에서의 체크 프로세시의 완료 후에 RAM에 저장된다.
본 실시예에서, 다수의 레지스터 그룹이 RAM에 배치된다. 이러한 레지스터 그룹은 레지스터 뱅크 0, 레지스터 뱅크 1,...이라고 호칭된다. 처음에는, RAM의 스타트 어드레스로부터 레지스터 뱅크 1까지의 영역을 체크하기 위해, 단계(S81)에서 레지스터는 레지스터 뱅크 1이 되도록 세트된다. 이어서, 단계(S82)에서, 기록될 패턴 데이터로서의 (00h)가 패턴 0으로서 patn0 레지스터에 레지스터되며, 기록될 다른 패턴으로서의 (FFh)는 패턴 1로서 patn1 레지스터에 레지스터된다. 단계(S83)에서, RAM의 제1 어드레스로서의 RAM 스타트 어드레스는 어드레스 레지스터에 세트된다.
이러한 방법으로, RAM 체크 프로세싱에 대한 준비가 완료되었기 때문에, 어드레스 레지스터에 의해 지정된 RAM 어드레스에서의 내용이 판독되며, 단계(S84)에서 세이브 레지스터에 저장된다. 이어서, 단계(S85)에서, pant0 레지스터의 내용은 어드레스 레지스터에 의해 지징된 RAM 어드레스에 기록되고, 기록 내용은 판독되며, 판독 내용은 patn 어드레스에 저장된다. 단계(S86)에서, patn 레지스터의 판독 내용은 patn0 레지스터의 기록 내용과 비교된다.
이 경우에, RAM 에러가 발생한 경우, 즉, 2개의 레지스터의 내용인 서로 다른 경우, 제25도의 단계(101)로 비약하며, 세이브 레지스터에 세이브된 내용은 어드레스 레지스터에 의해 지정된 RAM 어드레스에 기록된다. 단계(S102)에서, 에러 상태 데이터의 RAM 에러 비트가 세트되고, 이전 루틴으로 복귀한다. 그 후에, 회복 불가능한 에러 어텐션 데이터가 FLCD 인터페이스(2)에 발행되며, 동작 모드 중에 하나인 스캔 스톱 모드로 시프팅하는 프로세싱이 이행된다.
다른 한 편으로, patn 레지스터의 판독 내용이 patn0 레지스터의 기록 내용과 부합하는 경우, 단계(S87)로 진행한다. 단계(S87)에서, patn1 레지스터의 내용은 어드레스 레지스터에 의해 지정된 RAM 어드레스에 기록되며, 기록 내용이 판독되고, 판독 내용은 patn 레지스터에 저장된다. 다음으로, 단계(S88)에서, patn 레지스터의 판독 내용은 patn1 레지스터의 기록 내용과 비교된다. RAM 에러가 발생된 경우, 즉, 2개의 레지스터의 내용이 서로 다른 경우, 단계(101)로 비약한다.
다른 한 편으로, 단계(S88)에서 patn 레지스터의 판독 내용이 patn0 레지스터의 기록 내용과 부합하는 경우, 단계(S89)로 진행하고, 어드레스 레지스터에 의해 지정된 RAM 어드레스에서의, 단계(S84)에서 세이브 레지스터에 세이브된, 내용이 복구된다. 단계(S90)에서, 어드레스 레지스터의 내용은 체크될 다음 RAM 어드레스를 세트하기 위해 증가된다. 이어서 단계(S91)에서 레지스터 뱅크1 까지의 영역의 체크 프로세싱이 완료되었는가, 및 어드레스 레지스터의 내용이 레지스터 뱅크1의 어드레스를 초과했는가의 여부가 체크된다. 단계(S91)에서 '아니오'이면, 다음 어드레스에 대한 체크 프로세싱을 지속하기 위해 단계(S84)로 복귀한다.
다른 한 편으로, 단계(S91)에서 '예'이면, 제25도에 도시된 단계(S92)로 진행한다.
단계(S92)에서, 레지스터는 레지스터 뱅크1의 영역의 스타트 어드레스로부터 RAM의 마지막 어드레스까지 RAM 체크 프로세싱을 이행하기 위해 레지스터 뱅크0이 되도록 세트되며, 기록 패턴 0 및 1이 레지스터에 다시 세트된다. 단계(S93)에서, 어드레스 레지스터에 의해 지정된 RAM 어드레스에서의 내용이 판독되고, 세이브 레지스터에 저장된다. 단계(S95)에서, patn 레지스터의 판독 내용은 patn0 레지스터의 기록 내용과 비교된다. 이 경우에, RAM 에러가 발생한 경우, 즉, 2개의 레지스터의 내용이 서로 다른 경우, 단계(S101)로 비약한다.
다른 한 편으로, 단계(S95)에서 patn 레지스터의 판독 내용이 patn0 레지스터의 기록 내용과 부합한다고 결론지어진 경우, 단계(S96)로 진행한다. 단계(S96)에서 patn1 레지스터의 내용이 어드레스 레지스터에 의해 지정된 RAM 어드레스에 기록되고, 기록 내용을 판독되며, 판독된 내용은 patn 레지스터에 저장된다. 다음으로, 단계(S97)에서, patn 레지스터의 판독 내용은 patn1 레지스터의 기록 내용과 비교된다. RAM 에러가 발생한 경우, 즉, 2개의 레지스터의 내용이 서로 다른 경우, 단계(S101)로 비약한다.
다른 한 편으로, 단계(S97)에서 patn 레지스터의 판독 내용이 patn1 레지스터의 기록 내용과 부합한다고 결론지어지는 경우, 단계(S98)로 진행하고, 어드레스 레지스터에 의해 지정된 RAM 어드레스에서의, 단계(S93)에서 세이브 레지스터에 세이브된, 내용이 복구된다. 단계(S99)에서 어드레스 레지스터의 내용은 체크될 다음 RAM 어드레스를 세트하기 위해 증가된다. 이어서 단계(S100)에서 레지스터 뱅크1 까지의 영역의 체크 프로세싱이 완료되었는가, 및 어드레스 레지스터의 내용이 RAM의 마지막 어드레스를 초과했는가의 여부가 체크된다. 단계(S100)에서 '아니오'이면, 다음 어드레스에 대한 체크 프로세싱을 지속하기 위해 단계(S93)로 복귀한다.
다른 한 편으로, 단계(S100)에서 '예'이면, 프로세싱은 종결되고, 이전의 루틴으로 복귀한다.
제20도의 단계(S46)의 파워-온 대기 프로세싱이 제26도를 참조로 하여 후술될 것이다.
단계(S111)에서, 파워 스위치 콘트롤러(181)는 LED에 대한 전원의 역할을 하는 15-V 전원을 켜도록 제어된다. 제어가 16ms 경과하는 동안을 대기한 후에, 단계(S112)에서 LED(109)가 켜진다. 제어가 다른 16ms 경과하는 동안을 대기한 후에, 시스템 콘트롤러(160)에 대한 ACF 중단이 단계(S113)에서 허용된다. 단계(S114)에서, FLCD 인터페이스(2)측으로부터의 리셋 신호는 그 때에 리셋 상태에 있는 경우, 즉, H(하이) 레벨에 있지 않은 경우, 리셋 신호가 H 레벨로 변할 때까지 대기한다.
다음으로, 단계(S115)에서, 또한 FLCD 인터페이스(2)측의 전원이 켜졌다는 것을 표시하는 파워온 신호가 세트되었는가가 확인된다. 이 경우에, 파워온 신호가 세트되지 않은 경우, 제어는 FLCD 인터페이스 측의 전원이 켜질 때까지 대기한다. 호스트측의 전원이 켜지는 경우, 즉, 파워온 신호가 세트되는 경우, 제9도에 도시된 시스템 콘트롤러(160)의 FLC 제어 부분을 초기화(홀드 상태에서 세트)하기 위해 단계(S116)로 진행한다.
또한, 내부 변수들이 단계(S117)에서 초기화된다. 보다 구체적으로, 다음의 초기화 프로세싱이 이행된다. 즉, 에러 상태를 표시하는 상태 데이터(errstat)는 0으로 클리어되고, 이어서, 디스플레이 모드 제어 데이터(dispmode)는 어떠한 디스플레이 동작도 이행되지 않는 모드로서 시동되지 않도록 세트된다. 또한, 스캔 모드(scanmode)는 x1 스캔 모드(xlmode)가 되도록 세트되고, 더미 어드레스는 이전 스캔 어드레스(preadd)에 세트되고, 타이머 유닛(902)의 온/오프 플래그(timer)는 오프가 되도록 세트되며, FLC 제어 부분은 FLC 패널(150)의 디스플레이 동작을 이행하지 않기 위해 오프 상태에 세트된다.
이어서 상기 언급된 진단 루틴의 결과로서 에러 상태가 세트되는 경우, 단계(S118)에서 체크된다. 단계(S118)에서 '아니오'이면, 파워-온 시퀀스를 실행하기 위해 단계(S119)로 진행한다. 이어서, 단계(S120)에서, 단계(S116)에서 홀드 상태에 세트된 FLC 제어 부분의 동작이 인에이블되고, SCSW가 트리머 인터페이스(174)를 활성화시키기 위해 켜지고, 이에 의해 화질 조정 트리머(107)의 세팅값 및 온도 센서(105)의 검출값에 기초하여 구동 신호를 제어한다. 단계(S121)에서, "유닛 레디" 어텐션은 직결 인터페이스(311)를 통해서 FLCD 인터페이스(2)에 발행되고, 이전 루틴으로 복귀한다.
다른 한편으로, 단계(S118)에서 에러 상태가 세트되어있다고 측정되는 경우, 단계(S122)로 진행하며, 자기 진단 에러 어텐션이 직결 인터페이스(311)를 통해서 FLCD 인터페이스(2)측에 발행된다. 이어서, 단계(S123)에서, 에러 상태를 표시하는 상태 errstat은 "에러"로 세트된다. 단계(S124)에서, LED(109)는 회복 불가능한 모드의 경우에 짧은 기간에 LED(109)가 켜지는/꺼지는 점멸 모드(후술됨)로 세트되고, 따라서 짧은 기간에 LED(109)를 점멸한다. 이러한 제어에 의해, 사용자는 에러가 FLCD(3)에 발생되었다는 것을 쉽게 그리고 가시적으로 확인할 수 있다. 이어서, 파워-온 시퀀스를 실행하기 위해 단계(S119)로 진행한다.
제26도의 단계(119)에서의 파워-온 시퀀스 로틴이 제27도를 참조로 하여 후술될 것이다.
단계(S130)에서, VOP 콘트롤러(173)가 리셋된다. 이어서, 단계(S131)에서 색 스위치 루틴이 실행되며, 단계(S132)에서 (S/CCR)이 세트된다. 단계(S133)에서, 온도 보상 유닛이 실행된다. 이어서, 단계(S134)에서 온도 보상 루틴의 프로세싱의 결과로서의 리턴 코드 (엔드 코드)가 0인지 체크된다. 단계(S134)에서 '아니오'이면, 단계(139)로 진행하고, (ffff)H는 리턴 코드로서 세트된다. 그 후에, 이전 루틴으로 복귀한다.
다른 한 편으로, 단계(S134)에서 '예'이면, 단계(S135)로 진행하고, VEESW 신호는 각 드라이버 회로의 출력 채널 전원(VEE)에 에너지를 공급하기 위해 온 상태에 세트된다. VOP 콘트롤러(173)는 각 드라이버 회로의 출력 채널 전원(VEE)을 켜도록 제어된다. 제어는 16ms가 경과하는 동안에 대기하며, 단계(S136)에서 액정 구동 전압 레귤레이터로부터의 출력을 입력하기 위해 DRVSW 신호가 온 상태에 세트된다. 다음으로, 64ms동안 대기한 후에, 단계(S137)에서, BLSW 신호는 백라이트 전원을 켜도록 백라이트 콘트롤러(172)에 명령하기 위해 온 상태에 세트된다. 이어서, 0이 리턴 코드에 세트되며, 이전의 루틴으로 복귀한다.
제28도는 FLCD(3)의 파워-온 이후의 일련의 동작의 결과로서의 신호의 타이밍 차트이다. 제28도에 도시된 일련의 통신들에서, FLCD(3)는 타이밍①에서 제26도에 도시된 "유닛 레디" 어텐션을 발행하며, 타이밍②에서 "클리어 어텐션" 코맨드가 복귀된다. 그 후에, 타이밍③에서, 백라이트가 켜지고, 동작 모드는 정상 디스플레이 모드로 시프트하고, FLCD 인터페이스(2)는 "유닛 스타트" 코맨드를 송신한다. 이어서, 타이밍④에서, 이 코맨드에 대한 상태 데이터가 송신된다.
제20도의 파워-온 프로세싱 이후의 단계(S47) 및 그에 연이은 단계들에서의 동작 선택 프로세싱이 제29도 내지 제31도를 참조로 하여 후술될 것이다.
다음의 설명에서, 사용자 트리머 모니터링 마이밍 드로잉 라인 넘버 카운터값 "linc"는 사용자 트리머 상태를 모니터하는 시간 간격을 의미한다. 즉, 본 실시예에서, 사용자 트리머는 소정의 개수의 라인들이 디스플레이-구동될 때마다 체크되며, 소정의 개수의 라인들은 "linc"에 상응한다.
FLCD(3)은 정상 디스플레이 모드, 취소되지 않는 한은 디스플레이 구동 동작이 정지되는 (스틸 이미지를 관찰하기에 적합한) 스태틱 모드, 및 전기 소비를 억제하기 위해 디스플레이 동작을 정지시키도록 백라이트가 거지는 슬립 모드를 갖는 다. 데이터 dispmode는 상기 모드 중에 하나를 유지시킨다. 또한, 이러한 데이터는 에러 상태를 저장하기 위해 사용된다.
동작 선택 프로세싱에서, 워크 레지스터의 초기화 프로세싱이 단계(S140)에서 실행된다. 워크 레지스터 0 (rw0)은 사용자 트리머 모니터링 타이밍 드로잉 라인 넘버 카운터값 (linc)과 세트되고, 워크 레지스터 1 (rw1)은 dispmode에 의해 세트된 디스플레이 동작과 세트되며, 에러 상태는 errstat로 세트된다. 또한, 워크 레지스터2(rw2)는 이미지 데이터의 헤더 부분에 첨가된 스캔 모드(scanmode)와 세트되며, 워크 레지스터3(rw3)은 이전 스캔 어드레스(preadd)와 세트되며, 워크 레지스터4(rw4)는 송신 이미지 등을 버퍼링하는 송신 데이터 버퍼의 버퍼 포인터(buffpointer)와 세트되는데, 그 이유는 송신 우선 순위 및 송신 이후의 홀딩 동작 정보, 및 어텐션의 경우 어텐션의 정보를 포함하는 송신 이미지가 상태 및 데이터의 송신 이후의 송신 데이터에 부가되어 세트되어야 하기 때문이다. 또한, 워크 레지스터(5)는 타이머 유닛(902)의 온/오프 플래그(타이머)와 세트된다.
상술된 내용에서, 이전 스캔 어드레스는 다음과 같은 이유로 워크 레지스터(rw3)에 기록된다.
FLC 패널(150)의 한 라인을 디스플레이 -구동한 후에, 기록될 라인의 데이터는 일시적으로 클리어되고, 그후에, 이론적으로 데이터가 라인에 기록된다. 데이터는 직전에 선행된 기록 액세스가 완료된 후에 동일한 라인에 계속적으로 기록되어야 한다. 따라서, 기록될 현재 라인의 어드레스가 이전의 어드레스와 동일한 지의 여부가 측정될 것이다. 이러한 이유로, 워크 레지스터(rw3)는 이전 어드레스를 보지한다.
정보가 시리얼 통신 라인(311)을 통해서 비교적 낮은 속도로 FLCD 인터페이스와 교환되기 대문에, 상술된 바와 같이, 어텐션 또는 상태가 즉각 송신될 수 없다. 따라서, 어텐션 및 상태가 버퍼 메모리에 일시적으로 저장되며, 버퍼 메모리로부터 시퀀스적으로 송신된다. 워크 레지스터(rw4)는 송신될 데이터의 어드레스를 저장한다.
워크 레지스터(rw5)에 세트될 타이머 유닛(902)의 온/오프 플래그는 다음의 의미를 갖는다.
본 실시예의 FLC 패널(150)이 구동되는 경우, 다음 라인의 디스플레이 구동 동작은 현재의 한 스캔 라인의 디스플레이 드라이버간 1H이 경과한 후에 이행된다. 기간 1H는 타이머 유닛(902)에 의해 측정된다. 따라서, 기간 1H가 사용자 타이머 모니터링 드로잉 라인 넘버 카운터값(linc)에 의해 표시된 라인들의 개수에 대한 디스플레이 구동 동작을 이행하고 사용자 트리머를 체킹하는 프로세싱 동안에 측정된 경우, 다음 라인의 디스플레이 구동 동작은 이행될 수 없다. 즉, 이 기간 동안에, 타이머 유닛(902)은 정지되어야 한다. 그러나, 타이머 유닛(902)이 동작 중에 있는 지의 여부를 판별할 수 없는 경우에는 불편하다. 따라서, 타이머 유닛(902)이 동작 중에 있는지를 가리키는 정보가 홀드되어야 하기 때문에, 워크 레지스터(rw5)가 배치된다.
다음으로, 단계(S141)에서 FLCD 인터페이스(2)의 전원이 켜져 있는가의 여부, 즉, FLCD 인터페이스(2)로부터의 파워온 신호가 하이 레벨에 있는지의 여부가 체크된다. 단계(S141)에서 '예'인 경우, 레지스터(rw1)의 내용, 즉, 동작 모드가 정상 동작 모드(NORMAL)인가의 여부를 체크하기 위해 단계(S142)로 진행한다.
다른 한 편으로, 레지스터(rw1)의 내용이 노말인 경우, 즉, 동작 모드가 정상 동작 모드인 경우, 레지스터(rw5)의 내용을 체크하기 위해 단계(S143)로 진행한다. 레지스터(rw5)가 타이머 유닛이 동작 중인가의 여부를 표시하는 졍보를 홀드하고 있기 때문에, rw5 = ON인 경우, 타이머 유닛(902)이 동작 중이라는 것을 표시한다. 타이머 유닛(902)이 동작 중이 아닌 경우, 단계(S144)로 진행한다. 단계(S144)에서, 타이머 유닛은 재시동되며, rw5 = ON이 세트된다. 그 후에, 제30도의 단계(S145)로 진행된다.
단계(S143)에서 rw5 = ON, 즉 타이머 유닛(902)이 작동 중이라고 결정되었다면 이 흐름은 직접 제30도의 단계(S145)로 진행한다. 만약 rw0(사용자가 타이밍 드로잉 라인 개수 카운터값(linc)을 트리머함)이 0이라면 이는 단계(S145)에서 체크된다. 단계(S145)에서 '아니오'인 결과가 나오면 정규 드로잉 처리가 단계(S146)에서 수행된다. 다음으로 단계(S147)에서 rw0(사용자가 타이밍 드로잉 라인 개수 카운터값(linc)을 트리머함)이 1만큼 증분되고 0은 타임 아웃 리트라이 카운터(ahdlretry)에 저장된다. 이후 단계(S148)에서 "타임 아웃 주의" 상태가 발생했는지를 체크한다. 단계(S148)에서 '아니오'인 결과가 나오면 처리 흐름은 FLCD 인터페이스(2)로부터 수신될 데이터가 있는지를 체크하기 위해 단계(S150)로 진행한다. 단계(S149)에서 '아니오'인 결과가 나오면 FLCD 인터페이스(2)로 송신될 데이터가 있는지를 검사하기 위해 단계(S150)로 진행한다. 단계(S150)에서 '아니오'인 결과가 나오면 처리 흐름은 단계(S141)로 회귀하고, 정규 드로잉 처리가 수행된다.
상기 언급한 상태에서 송신 데이터가 단계(S150)에서 발생했다면, 처리 흐름은 단계(S150)로부터 단계(S151)의 처리 및 그 다음 처리를 밟게 되며 이에 따라 송신 모드 처리를 수행하게 된다. 단계(S151)에서 "위상 오우버레이드 드라이브" 이후 처리가 수행되어 FLC 패널 150의 구동 작동을 중단시킨다. 다음으로 단계(S152)에서 송신 버퍼에서의 데이터 송신 처리가 수행된다. 이후 단계(S153)에서 이 버퍼 어드레스 포인터의 값은 rw4에 설정되어 버퍼 내용이 다시 판독될 수 있도록 하고, rw5는 OFE가 되도록 설정되어 타이머 유닛(902)의 ON/OFF 플래그를 리셋한다. 이후 이 처리 흐름은 단계(S141)로 회귀한다.
한편 수신 데이터가 단계(S149)에서 검출되었다면 이 흐름은 단계(S149)에서 단계(S155)로 진행하고 "위상 오우버레이드 드라이브" 이후 처리가 수행되어 FLC 패널(150)의 구동 작동을 중단시킨다. 다음으로 단계(S156)에서 SC 수신 처리 루틴이 수행되어 FLCD 인터페이스(2)로부터 데이터를 수신한다.
이후 단계(S157)에서 SC 수신 처리 루틴에서 수신된 영상 데이터의 선두 영역에 부가된 데이터가 RAM(162)이 워크 레지스터 영역에 설정되었다. 즉 디스플레이 작동 모드(dispmode) 및 에러 상태(errstat)가 rw1에 설정되고 rw4의 전송 데이터 버퍼의 버퍼 포인터(buffpointer)가 갱신되고, rw5의 타이머 유닛(902)의 ON/OFF 플래그가 OFF로 설정되고, 영상 데이터의 선두 영역으로부터 표지된 스캔 모드를 빼어내는 마스크(1)(scmodemsk 1)이 rw6에 설정된다. 마스크 데이터가 C0000H라면, 스캔 모드가 영상 데이터의 선두 영역의 데이터에 따라 설정된다. 마스크 데이터가 0000H라면 스캔 모드는 통신을 경유하여 표지된다. 또한 영상 데이터의 선두 영역으로부터 폐지된 스캔 모드를 빼어내는 마스크(2)(scmodemsk 2)가 설정된다. 마스크 데이터가 00000h라면, 스캔 모드는 영상 데이터의 선두 영역의 데이터에 따라서 설정되거나 X1 모드가 되도록 설정된다. 마스크 데이터가 40000H라면, 스캔 모드는 X2 모드가 되도록 설정되고, 마스크 데이터가 80000H라면, 스탠 모드는 X4 모드가 되도록 설정된다. 이후 처리 과정은 단계(S141)로 회귀한다.
더욱이 단계(S148)에서 "타임 주의" 상태가 발생했다면, 이 처리는 단계(S148)에서 단계(S160)로 진행하고 "위상 오우버레이드 드라이브" 이후 처리가 수행되어 FLC 패널(150)의 구동 작동을 중단시킨다. 다음으로 단계(S161)에서 타임 아웃 주의 상태를 표지하는 플래그(attntmoutflg)가 (ON)으로 설정된다. 단계(S162)에서 LED(109)가 비회복 모드를 표지하기 위해 짧은 주기로 턴 온/오프되는 깜빡거림(blinking) 모드에 설정된다. 작동하는 LED 표지판을 잠깐 쳐다보기만 해도 에러가 장치에 발생했는지를 쉽게 가시적으로 확인할 수 있다.
이후 단계(S163)에서 "error"가 에러 상태를 표지하는 errstat에 설정되고, 디스플레이 작동 모드(dispmode) 및 에러 상태(errstat)가 rw1에 설정되고 rw5의 타이머 유닛(902)의 ON/OFF 플래그(타이머)가 OFF로 설정된다. 이 처리는 이후 단계(S141)로 회귀한다.
한편, 단계(S145)에서 rw0(사용자가 타이밍 드로잉 라인 개수 카운터값(linc)) = 0이라고 결정되었다면, 처리는 단계(S165)로 진행하고 "위상 오우버레이드 드라이브" 이후 처리가 수행되어 FLC 패널(150)의 구동 작동을 중단시킨다. 다음으로 온도 보상 루틴이 단계(S166)에서 수행되고, 칼라 조정 스위치 루틴이 단계(S167)에서 수행된다.
이후 단계(S168)에서 사용자 트리머 감시 타이밍 드로잉 라인 개수 카운터(linc) 값이 워크 레지스터 0(rw0)에 설치되고 dispmode에 의해 설정된 디스플레이 작동 모드 및 errstat에 의해 표지된 에러 상태가 워크 레지스터(1)(rw1)에 설정되고, 전송 데이타 버퍼의 퍼버 포인터(buffpointer)가 워크 레지스터(4)(rw4)에 설정되고, "OFF"가 워크 레지스터(5)(rw5)의 타이머 유닛(902)의 ON/OFF 플래그(timer)로서 설정된다. 그러면 처리는 단계(S141)로 회귀한다.
만약 제29도의 단계(S141)에서 FLCD 인터페이스(2)의 전원이 턴 온되지 않았기 때문에 POWERON 신호가 높은 레벨에 있지 않다는 것이 결정되었다면 처리는 단계(S170)로 진행하고 제어는 64 μs 동안 대기한다. 이후 단계(S171)에서 POWERON 신호가 높은 레벨에 있는지가 다시 체크된다. 단계(S171)의 결과가 '아니오'라면 전원 OFF 시퀀스가 실행되고 처리는 이후 제20도의 단계(S41)부터 시작하는 전력-ON 처리로 회귀한다.
한편, 단계(S171)의 결과가 '예'라면, 처리는 rw5 = ON(타이머 유닛(902)이 작동 중임)인지를 체크하기 위해 단계(S171)로부터 단계(S173)로 진행한다. 단계(S173)의 결과가 '아니오'라면 처리는 단계(S141)로 회귀한다.
한편 단계(S173)의 결과가 '예라면 처리는 S174로 진행하여 패널 구동 정지 처리를 수행하고, 이에 따라 FLC 패널(150)의 구동 작동을 중단시킨다. 단계(S175)에서 전송 데이터 버퍼의 버퍼 포인터(buffpointer)가 워크 레지스터(4)(rw4)에 설정되고, "OFF"가 워크 레지스터(5)(rw5)의 타이머 유닛(902)의 ON/OFF 플래그(타이머)에 설정된다. 이후 처리는 단계(S141)로 회귀한다.
더욱이, 단계(S142)에서 디스플레이 작동 모드가 정규 작동 모드가 아니라고 결정되었다면, 처리는 단계(S142)로부터 단계(S176)로 진행하여 워크 레지스터(1)(rw1)의 설정 내용이 본 실시예의 디스플레이 장치의 정규 작동 모드로 선택가능한 두 가지 디스플레이 작동 모드 즉 스태틱 작동 모드(static) 또는 전력 절감 모드인 휴지 작동 모드(sleep) 중 어느 하나를 표지하는지를 체크한다. 단계(S176)의 결과가 '아니오'라면, 처리는 단계(S180)로 진행한다.
단계(S180)에서 단계(S176)와 같이 워크 레지스터(1)(rw1)의 설정 내용이 본 실시예의 디스플레이 장치의 정규 작동 모드로 선택가능한 두개의 디스플레이 작동 모드, 즉 스태틱 작동 모드(static) 또는 전력 절감 모드인 휴지 작동 모드(sleep) 중 어느 하나를 표지하는지를 체크한다. 단계(S180)의 결과가 '아니오'라면 처리는 단계(S182)로 넘어간다.
반면에, 단계(S180)의 결과가 '예'라면 처리는 단계(S180)에서 (S180)로 진행하고 LED(109)가 짧은 주기로 턴 온/오프를 하게 되는 깜빡거림 모드에 설정된다. 처리는 단계(S182)로 진행한다.
단계(S182)에서 제어부는 1H 동안 대기하고 이후 처리는 단계(S183)로 진행한다. 단계(S183)에서, "타임 아웃 주의" 상태가 발생했는지를 검사한다. 단계(S183)에서 결과가 '아니오'라면 처리는 단계(S184)로 진행하여 FLCD 인터페이스(2)로부터 수신된 데이터가 있는지의 여부를 검사한다. 단계(S184)에서 결과가 '아니오'라면 처리는 단계(S185)로 진행하여 FLCD 인터페이스(2)로 전송될 데이터가 있는지의 여부를 검사한다. 단계(S185)에서 결과가 '아니오'라면 처리는 단계(S141)로 진행하여 상기 언급한 정규 드로잉 처리를 수행한다.
상기 언급한 상태에서, 단계(S185)에서 전송될 데이터가 발생됐는지가 결정되었다면 처리는 단계(S185)에서 (S186)으로 진행한다. 전송 버퍼의 데이터는 직렬 통신 라인을 통해 FLCD 인터페이스(2)로 전송된다. 이후 버퍼 어드레스 포인터의 값은 단계(S187)에서 rw4에 설정되어 다음 버퍼에 저장된 데이터가 판독될 수 있다. 그러면 처리는 단계(S141)로 회귀한다.
반면, 단계(S184)에서 수신된 데이터가 있다는 것이 결정되었다면, 처리는 단계(S184)에서 단계(S190)로 진행하여 SC 수신 처리 루틴을 실행하고 이에 따라 FLCD 인터페이스(2)로부터 데이터를 수신한다. 이후 단계(S191)에서 SC 수신 처리 루틴에서 수신된 영상 데이터의 선두 영역에 부가된 데이터가 RAM(162)의 워크 레지스터 영역에 설정된다. 즉 디스플레이 작동 모드(dispmode) 및 에러 상태(errstat)가 rw1에 설정되고, rw4의 전송 데이터 버퍼의 버퍼 포인터(buffpointer)가 갱신되고 영상 데이터의 선두 영역으로부터 표지된 스캔 모드를 빼어내는 마스크1(scmodemsk 1)이 rw6에 설정된다. 마스크 데이터가 C0000H라면, 스캔 모드는 영상 데이터의 선두 영역에 있는 데이터에 따라서 설정된다. 마스크 데이터가 00000H라면, 스캔 모드는 통신을 통해 표지된다. 또한 영상 데이터의 선두 영역으로부터 표지된 스캔 모드를 빼어내는 마스크 2(scmodemsk 2)가 설정된다. 마스크 데이터가 00000H라면, 스캔 모드가 영상 데이터의 선두 영역의 데이터에 따라서 설정되거나 X1 모드가 되도록 설정된다. 마스크 데이터가 40000H라면 스캔 모드는 X2 모드가 되도록 설정된다. 만약 마스크 데이터가 80000H라면 스캔 모드는 X4 코드가 되도록 설정된다. 이후 처리는 단계(S141)로 회귀한다.
또한 단계(S183)에서 "타인 아웃 주의" 상태가 발생했다는 것이 결정되었다면, 처리는 단계(S183)에서 단계(S195)로 진행하고 타임 아웃 주의 상태를 표지하는 플래그(altntrnoutflg)가 (ON)으로 설정된다. 단계(S196)에서 LED(109)는 LED(109)가 비회복 모드를 표지하기 위해 짧은 주기로 턴 온/오프하게 되는 깜빡거림 모드에 설정된다. 사용자는 LED 표시판을 잠깐 쳐다보기만 해도 에러가 장치에 발생했는지를 쉽게 가시적으로 확인할 수 있다.
이후 단계(S197)에서 "error"가 에러 상태를 나타내는 errstat에 설정되고 디스플레이 작동 모드(dispmode) 및 에러 상태(errstat)가 rw1에 설정되고 rw5의 타이머 유닛(902)의 ON/OFF 플래그(타이머)가 OFF로 설정된다. 처리는 이후 단계(S141)로 회귀한다.
상기 설명한 디스플레이 모드가 이제 설명된다. 본 실시예의 FLCD(3)은 정규 작동 모드로서 세 가지 디스플레이 모드, 즉 제32도에 도시된 대로 디스플레이 모드(Normal), 정지 영상을 디스플레이하는 데에 적합한 스태틱 디스플레이 모드(static), 및 전력 절감 상태를 획득키 위해 FLCD(3)의 전체 디스플레이 스크린이 검은색으로 채워지고 배면광이 턴 오프되는 휴지 모드(sleep)를 갖는다. 또한 FLCD(3)은 비회복 에러와 발생했을 때의 디스플레이 모드를 갖는다. 이 경우 스크린 디스플레이 작동은 비회복 에러가 일어나기 직전의 상태를 유지한다. 개별 작동 모드 상태를 분별하기 위해, LED(109)의 ON/OFF 제어가 함께 수행된다. 상기 설명한 대로 휴지 모드에서 LED가 1초 간격으로 턴 온/오프되고 비회복 에러 상태에서 LED는 휴지 모드보다 더 짧은 0.5초 간격으로 턴 온/오프한다.
본 실시예에서 LED가 개별 작동 상태에 상응하여 서로 다른 ON 상태에 설정되기 때문에 작동자가 잠시 디스플레이 장치를 떠나더라도 그 또는 그녀가 LED ON 상태를 관측함으로써 디스플레이 장치의 현재 상태를 인식할 수 있다. 그 결과 작동자는 휴지 모드의 작동 상태를 전력 오프 상태로 잘못 판단하는 것을 피하게 되고 비회복 에러가 발생했는지의 여부를 쉽게 인식할 수 있다. 따라서 작동 에러는 방지되고 적합 측정이 취해진다.
제30도에 도시된 정류 드로잉 처리는 아래에 자세히 설명된다. 이 처리의 설명 전에, 본 실시예의 FLC 패널(150)의 영상 데이터 디스플레이 위치가 아래에 설명된다. FLC 패널(150)의 영상 데이터 디스플레이 위치는 네개의 R, G, B 및 W 색을 사용하여 한 픽셀을 형성하고 픽셀 데이터가 네개의 색 데이터 D0에서 D3에 의해 표현된다. 예를 들어 제33도에 도시된 대로 본 실시예의 디스플레이 패널이 1280 픽셀 x 1024 라인을 디스플레이할 수 있을 때, 하나의 공통 스캔 라인 어드레스(A0에서 A11)에 대한 세그먼트 데이터가 전체 5120(= 1280 x 4) 데이터(D0에서 D5119)로 구성된다.
FLCD(3)은 "not busy"를 표지하기 위해 저레벨로 BUSY 신호를 설정한다. 이 신호를 수신했을 때 FLCD 인터페이스(2)는 AHDL 신호를 높은 레벨로 설정하고 일 클럭에 대한 12 비트 스캔 어드레스를 FCLK와 동기로 영상 데이터 버스인 PD0부터 PD15로 출력시킨다. 따라서 FLCD(3)의 NFX 콘트롤러(101)는 FLCD(3)의 1-라인 기입 주기(1H)에 상응하여 어드레스를 수신하고, BUSY 신호를 높은 레벨로 설정한다.
제34도는 이 간격 동안의 신호를 나타내는 타이밍 차트이다.
더욱이, 제35도는 제34도에 도시된 타이밍 차트에 따라서 FLCD 인터페이스(2)로부터 공급되는 데이터의 실제 포맷을 도시한다. 제35도에 도시된 대로 D0에서 D15까지와 D5104에서 D5119까지의 디스플레이 데이터가 신호 FLCK와 동기로 PD0에서 PD15를 사용하여 순차적으로 공급된다.
상기 설명한 대로 디스플레이 모드는 AHDL 신호가 높은 레벨에 있을 때 스캔 어드레스와 동시에 또한 공급된다. 제36도는 이 경우의 트랜서퍼 시퀀스를 도시한다. 제36도에 도시된 대로 스캔 어드레스는 12 비트 데이터이고, 상위 4 비트에서 마진을 갖는다. 따라서 이 마진을 사용함으로써 스캔 모드는 최상위 2 비트를 사용하여 표지될 수 있다. 즉 최상위의 2 비트가 (00)이라면, X1 모드가 표지된다; 이들이 (01)이라면, X2 스캔 모드가 표지된다; 이들이 (10)이라면, X4 스캔 모드가 표지된다. "X1" 스캔 모드에서 1-라인 데이터가 1-라인 디스플레이 데이터로서 디스플레이된다. "X2" 스캔 모드에서 1-라인 수신 데이터가 두개의 라인에 대해 디스플레이된다. "X4" 스캔 모드에서 1-라인 수신 데이터가 네개의 라인에 대해 디스플레이된다.
스캔 모드는 영상 데이터 전에 전송된 선두 영역에 항상 설정된다. 이전의 출력 스캔 모드에 데이터와 다른 스캔 모드가 수신되었을 때 지금까지 설정된 스캔 모드는 수신된 수신 모드로 대체된다. 스캔 모드가 직렬 통신의 "Set Multi" 명령에 의해 표지되었을 때 명령에 의해 표지된 스캔 모드는 선두 영역의 데이터에 의해 표지된 스캔 모드 전에 설정된다.
상기 설명한 대로 FLCD 인터페이스(2)로부터 전송된 디스플레이 데이터의 수신 처리 및 FLC 패널(150)(제30도에 도시된 통상의 드로잉 처리) 상의 디스플레이 데이터의 드로잉 처리가 제37도에서 제43도를 참조하여 아래에 더 자세히 설명된다.
제30도의 단계(S146)의 정규 드로잉 처리에서 SDI는 단계(S201)에서 출력되어 드라이버 콘트롤러(190)의 버퍼(521) 및 (522)(제8도)를 변화시키며 이에 따라 데이터가 한 버퍼에 기입되고 데이터도 또 다른 버퍼로부터 판독된다. 단계(S202)에서 중단 원인 레지스터가 소거된다. 이후 단계(S203)에서 FLCD 인터페이스(2)에 대한 영상 데이터 요구 신호인 BUSY 신호가 "not busy"를 표지하기 위해 낮은 레벨에 설정된다.
FLCD(3)이 "not busy"를 표지하기 위해 낮은 레벨로 BUSY 신호를 설정했을 때, FLCD 인터페이스(2)는 상기 설명한대로 AHDL 신호를 높은 레벨에 설정하고, 동시에 FLCK와 동기로 스캔 어드레스를 갖는 영상 데이터를 순차적으로 영상 데이터 버스 PD0부터 PD15까지로 전송한다. 시스템 콘트롤러(160)의 드라이버 콘트롤러(190)가 영상 데이터에 포함된 스캔 어드레스를 수신했을 때, 이는 CSLA(수신 어드레스) 레지스터(526)의 어드레스를 저장하고 IREQ 신호를 출력한다. 따라서 단계(S204)에서 이 신호가 수신되었는지의 여부가 체크되어 스캔 어드레스 수신이 완료되었는지를 결정한다. IREQ 신호가 아직 수신되지 않았을 때, 단계(S205)에서 어떤 AHDL 신호도 수신되지 않았기 때문에 AHDL 신호의 타임 아웃 상태가 발생했는지를 체크한다. 단계(S205)의 결과가 '아니오'라면, 처리는 상기 설명한 단계(S204) 및 단계(S205)로 회귀한다.
드라이버 콘트롤러(190)가 스캔 어드레스를 수신하였다면, 처리는 단계(S204)에서 단계(S206)로 진행하고 BUSY 신호가 FLCD(3)의 1-라인 기입 주기(1H)에 상응하여 높은 레벨에 설정된다. 차순으로 단계(S207)에서 스캔 코드의 마스크 처리가 수행되어 수신된 스캔 어드레스의 상위 2 비트에서만 스캔 코드를 뽑아내고 스캔 모드 코드가 차순의 단계에서 분별된다.
단계(S208)에서 이전 모드와 다른 모드를 표지하는 MODE 변화 명령이 입력되었는지 체크된다. 단계(S208)의 결과가 '아니오'라면, 처리는 단계(S209)로 진행하여 스캔 어드레스가 선택된 어드레스 범위 내에 있는지가 체크된다. 단계(S209)의 결과가 '예'라면, 처리는 단계(S210)로 진행하여 이전 어드레스와 동일한 어드레스가 표지되었는지 체크된다. 단계(S210)의 결과가 '아니오'라면 처리는 제38도에 도시된 단계(S211)로 진행한다.
단계(S211) 및 다음 단계에서 통상의 어드레스 드로잉 처리가 수행된다. 단계(S211)에서, 수신된 스캔 어드레스가 드라이버 콘트롤러(170)의 CSLA 레지스터(526)로부터 판독되고, CSADS(스캔 어드레스) 레지스터(527) 내에 저장된다. 차순으로 단계(S212)에서 판독 어드레스 값은 이전 스캔 어드레스 값(preadd)으로서 rw3에 저장된다. 단계(S213)에서 제어는 타이머 유닛(902)의 비교 중단 비트(신규 스캔 어드레스의 구동 시작 타이밍)를 대기한다. 전송된 영상 데이터는 두개의 버퍼(521) 및 (522) 중 하나에 저장된다.
이후 단계(S214)에서 1H 타이머가 시작되고 FLC 패널(150)에 대한 구동 제어와 디스플레이 데이터 기입 제어가 제10도에 도시된 COM 드라이버(104) 및 V- 및 L-SEG(세그먼트) 드라이버(102) 및 (103)에 의해 수행된다. 단계(S215)에서 타이머 유닛(902)이 소거된다. 다음 단계(S216)에서 제어는 드라이버 콘트롤러(190)측의 1H 작동 후에 드라이버 콘트롤러(190)로부터 공급된 LATHD 신호가 수행되어 높은 레벨로 변화되기까지 대기한다. 이후 처리는 이전 루틴으로 회귀한다.
제어 신호는 CSADS 레지스터(527)에 설정된 정보에 기초하여 드라이버 콘트롤러(190)로부터 개별 드라이버에게로 공급된다. 그리고 이 공급 작동은 시스템 콘트롤러(160)에 의해 DST 레지스터(528)에 대한 기입 액세스에 응답하여 시작된다. DST 레지스터(528)에 대한 기입 액세스가 이뤄졌을 때 드라이버 콘트롤러(190)는 타이머 유닛(902)으로부터의 신호 TOUTO 출력과 동기로 신규 1H 주기는 시작하면서 드라이버 제어 신호를 출력 개시한다. 그리고 동시에 1H 지연 버퍼로 기능하는 버퍼(521) 또는 (522)에 저장된 영상 데이터가 V- 및 L-SEG 드라이버(102) 및 (103)으로 분할되어 전송된다. 1H 제어가 이후 더 자세히 설명된다.
이 제어에 따라 정규 어드레스 드로잉 처리가 수행되고 입력 타깃의 디스플레이 갱신 콘트롤러 FLCD측에서 수행된다.
반면, 단계(S210)에서 어드레스 범위가 이전 어드레스와 동일한 어드레스를 표지한 것으로 결정되었다면, 처리는 단계(S210)에서 (S220)으로 진행하고, 수신된 어드레스 값은 이전 스캔 어드레스 값(preadd)으로서 rw3에 저장된다. 단계(S221)에서 더미 어드레스는 CSADS 레지스터(527)에 설정된다. 다음으로 단계(S222)에서 제어는 타이머 유닛(902)의 비교 중단 비트(즉 더미 어드레스의 구동 시작 타이밍)에 대해 대기한다.
이후, 데이터가 단계(S223)에서 1H 타이머를 시작하기 위해 DST 레지스터(528)에 기입되고 이후 제10도에 도시된 배치에 따라 COM 드라이버(104) 및 V- 및 L-SEG 드라이버(102) 및 (103)에 의해 FLC 패널(150)의 구동 제어 및 디스플레이 데이터 재기입 제어를 수행하게 된다. 단계(S224)에서 타이머 유닛(902)이 소거된다. 다음으로 단계(S225)에서 제어는 LATHD 신호가 드라이버 콘트롤러(190)의 1H 작동이 수행된 후에 높은 레벨로 변하기까지 대기한다.
LATHD 신호가 높은 레벨로 변화했을 때 rw3에 설정된 이전 스켄 어드레스 값(preadd)은 단계(S226)에서 CSADS 레지스터(527)에 설정된다. 단계(S227)에서 제어는 타이머 유닛(902)의 비교 중단 비트를 대기한다(즉 다음 스캔 어드레스의 구동 시작 타이밍까지). 이후 1H 타이머가 단계(S228)에서 시작된다. 티어머 유닛(901)은 단계(S229)에서 소거되고 제어는 단계(S230)에서 드라이버 콘트롤러(190)측의 1H 작동이 수행된 후에 LATHD 신호가 높은 레벨로 변하기까지 대기한다.
LATHD 신호가 높은 레벨로 변화했을 때, SDI가 출력되어 세그먼트 데이터의 전송을 시작하고 FLC 패널(150)은 단계(S231)에서 다음 라인의 스캔 작동을 시작한다. 다음의 단계(S232)에서 (S236)에서 상기 설명한 단계(S221)에서 단계(S225)까지와 동일한 처리가 수행된다. 이후 단계(S237)에서 더미 어드레스가 이전 스캔 어드레스 값(preadd)으로서 rw3에 설정된다. 처리는 이후 이전 루틴으로 회귀한다.
이 제어에 따라서 동일 어드레스에 대한 반복적인 디스플레이 제어가 실현될 수 있다. 또한 단계(S208)에서 스캔 모드 변경 명령이 수신되었다고 결정되었다면, 처리는 단계(S208)에서 (S240)으로 진행하고 수신된 스캔 모드 값은 rw2에 저장된다. 단계(S241)에서 더미 어드레스가 CSADS 레지스터(527)에 설정된다. 다음으로 단계(S242)에서 제어는 타이머 유닛(902)의 비교 중단 비트(더미 어드레스의 구동 시작 타이밍)를 대기한다.
이후 단계(S243)에서 데이터가 DST 레지스터(528)에 기입되고 1H 타이머가 시작되어 제10도에 도시된 배치에 따라 COM 드라이버(104) 및 V- 및 L-SEG 드라이버(102) 및 (103)에 의해 FLC 패널(150)의 구동 제어 및 디스플레이 데이터 재기입 제어를 수행한다. 단계(S244)에서, 제어는 DACT 신호가 낮은 레벨로 변하기까지 대기한다. 이후 처리는 단계(S245)로 진행하여 "OFF"가 타이머를 정지시키기 위해 rw5에 설정된다.
다음으로, 단계(S246)에서 제36도에 도시된 공통 스캔 어드레스를 제외하여 마스크되고 수신된 데이터의 내게 비트가 스캔 코드 영역의 하위 2 비트가 "0"인지를 분별하기 위해 체크된다. 단계(S246)의 결과가 '예'라면, 처리는 단계(S247)로 진행하고, 표지된 스캔 코드는 스캔 모드를 표지된 스캔 모드로 변화시키기 위해 스캔 모드에 설정된다. 이후 단계(S248)에서 드라이버 콘트롤러(170)의 CSADS 레지스터(527) 및 이와 같은 것들이 갱신되고 처리는 이전 루틴으로 회귀한다.
반면 단계(S246)에서 스캔 코드 영역의 하위 2 비트(한 스캔에 대해 16 비트 선두 영역의 상위 4 비트)가 "0"이 아니라고 결정되었다면, 처리는 단계(S249)로 진행한다. 이 경우 스캔 모드가 잘못 표지되었기 때문에 회복가능 에러 주의(스캔 에러 주의)가 선택되고 단계(S250)에서 FLCD 인터페이스(2)로 전송된다. 다음으로, 현행 스캔 모드가 rw2에 설정되고 갱신된 버퍼 포인터가 단계(S251)의 rw4에 저장된다. 그러면 처리는 이전 루틴으로 회귀한다. 이후 제어는 정규 디스플레이 모드에서 정규 드로잉 처리로 시프트한다.
또한 단계(S209)에서 스캔 어드레스가 어드레스 범위 밖에 있는 것으로 결정되었다면, 처리는 단계(S260)로 진행하고, 더미 어드레스가 CSADS 레지스터(527)에 설정된다. 다음으로 단계(S261)에서 제어는 타이머 유닛(902)의 비교 중단 비트(즉 더미 어드레스의 구동 시작 타이밍까지)를 대기한다. 이후 단계(S262)에서 데이터는 1H 타이머를 시작하기 위해 DST 레지스터(528)에 기입되고 제10도에 도시된 배치에 따라 COM 드라이버(104) 및 V- 및 L-SEG 드라이버(102) 및 (103)에 의해 FLC 패널(150)의 구동 제어 및 디스플레이 데이터 재기입 제어를 수행한다. 단계(S263)에서 제어는 DACT 신호가 낮은 레벨로 변하기까지 대기한다. 이후 처리는 단계(S264)로 진행하고 "OFF"가 타이머를 중단시키기 위해 rw5에 설정된다.
단계(S265)에서 어드레스 범위 외 주의가 선택된다. 단계(S266)에서 동일 주의에 대한 존재/비존재가 체크된다. 그러면 단계(S257)에서 동일 주의 존재 여부가 체크된다. 단계(S267)의 결과가 '예'라면, 처리는 통상의 스캔 정지 모드를 시작하기 위해 이전 루틴으로 직접 회귀한다.
한편, 단계(S267)에서 결과가 '아니오'라면, 처리는 단계(S268)로 진행하고 선택된 어드레스 범위 바깥에 있다는 주의가 전송된다. 단계(S269)에서 rw4의 버퍼 포인터가 갱신된다. 이후 처리는 상기 경우와 같이 이전 루틴으로 회귀한다. 타임 아웃 상태가 FLCD 인터페이스(2)로부터의 AHDL 신호가 단계(S204) 및 (S205)의 상기 언급한 처리에 따라 높은 레벨로 변화하는 것이 없이 도달되었다면, 처리는 제42도에서 단계(S205)에서 (S270)으로 진행한다. 그리고 BUSY 신호가 낮은 레벨로 설정된다. 다음, 단계(S271)에서 더미 어드레스가 CSADS 레지스터(527)에 설정된다. 단계(S272)에서 제어는 타이머 유닛(902)의 비교 중단 비트를 대기한다(즉 더미 어드레스의 구동 시작 타이밍까지).
이후 단계(S273)에서 데이터는 1H 타이머를 시작하기 위해 DST 레지스터(528)에 기입되어 제10도에 도시된 배치에 따라 COM 드라이버(104) 및 V- 및 L-SEG 드라이버(102) 및 (103)에 의해 FLC 패널(150)의 구동 제어 및 디스플레이 데이터 재기입 제어를 실행한다. 단계(S274)에서 제어는 DACT 신호가 낮은 레벨로 변하기까지 대기한다. 이후 처리는 단계(S275)로 진행하며 "OFF"가 타이머를 중지시키기 위해 rw5에 설정된다.
차순으로, 단계(S276)에서 AHDL 타임 아웃 리트라이 카운터(ahdlretry)가 0인지의 여부가 체크된다. 단계(S276)의 결과가 '예'라면, 처리는 단계(S277)로 진행하고 회복가능 에러 주의(AHDL 타인-아웃 주의)가 선택된다. 단계(S278)에서, 선택된 주의는 FLCD 인터페이스(2)로 전송된다. 처리는 이후 단계(S280)로 점프한다.
단계(S280)에서, AHDL 타임 아웃 리트라이 카운터(ahdlretry)의 내용이 1씩 증분되고 dispmode로 설정된 디스플레이 작동 모드 및 errstat에 의해 표지된 에러 상태가 워크 레지스터(1)에 저장되고(rw1), 더미 어드레스가 워크 레지스터(3)(rw3)에 저장되고, 갱신된 버퍼 포인터가 워크 레지스터(4)(rw4)에 저장된다. 처리는 이후 스캔 정지 모드로 회귀한다.
한편, 단계(S276)에서 AHDL 타임 아웃 리트라이 카운터(ahdlretry)가 40파 동일하거나 더 작다. 단계(S279)의 결과가 '예'라면, 처리는 단계(S280)로 진행한다.
반면 단계(S279)의 결과가 '아니오'라면, 처리는 회복가능 주의를 선택하기 위해 단계(S281)로 진행한다. 단계(S282)에서 동일 주의가 존재하는지가 체크된다. 단계(S282)의 결과가 '아니오'라면, 처리는 단계(S283)로 진행하고, 회복불가능 주의가 전송된다.
단계(S287)에서 AHDL 에러가 errstat에 설정된다. LED(109)가 단계(S288)에서 짧은 간격(0.5 sec 간격)으로 깜빡거리도록 된다면, 처리는 단계(S280)로 진행한다.
반면, 단계(S282)의 결과가 '예'라면, 처리는 단계(S285)로 진행하여 회복불가능 주의로 선택한다. 단계(S286)에서 전송 버퍼가 선택된 주의를 전송함이 없이 스위치된다. 처리는 이후 단계(S287)로 진행한다.
상기 설명에서 AHDL 타임 아웃이 BUSY 신호가 낮은 레벨로 변한 후에 25ms가 된다. 이 시간이 경과한 후에 BUSY 신호가 출력되고 회복가능 에러 주의가 발해진다. 이후 BUSY 신호가 높은 레벨에 리셋되고 AHDL 신호 수신이 다시 모니터된다. AHDL 신호를 수신했을 때 "소거 주의" 명령이 통상 동작을 시작하기 위해 발해진다. 제44도가 이 상태 변화를 도시한다.
반면 AHDL 타임 아웃 에러가 발생하고 회복가능 주의가 발해진 후에 리트라이 개수가 이미 설정된 값(40)에 도달했다면, 제어는 FLC 패널(150)이 스캔되지 않는 스태틱 모드로 시프트한다. 그러면 "소거 주의" 명령이 발해지고, 이후 회복불가능 주의가 발해진다. 제45도가 이 상태 변화를 도시한다.
또한 주의가 소거되었을 때, BUSY 신호가 AHDL 신호가 수신될 때까지 낮은 레벨로 유지되고 25 ms가 경과한 후에 신규 AHDL 타임 아웃 에러가 발생한 것이 결정된다. 제46도가 이 경우의 상태 변화를 도시한다.
상기 설명한 대로 FLCD(3)측은 디스플레이 데이터 교환을 제어하고 스캔 타이밍은 FLC 패널의 온도에 따라 정정되어 다음에 설명한 대로 고화질의 디스플레이된 이미지를 얻게 된다.
본 실시예에서 FLC 패널(150)의 검출 온도에 따라서 스캔 타이밍의 정정 제어가 다음에 설명된다. 제47도가 본 실시예의 V- 및 L-SEG 드라이버(102) 및 (103)과 COM 드라이버(104)에 의해 규정된 구동 파형을 도시한다. 이런 파형은 제10도에 도시된 드라이버 콘트롤러(190)로부터의 출력인 CWFD0에서 CWFD3 및 SWFD0에서 SWFD3인 데이터에 의해 규정된다. 각 파형의 한 주기는 온도 보상 테이블의 1H 코드 출력과 타이머 유닛(902)이 발생한 클럭 타이밍에 의해 결정되고, 파형의 피크 값은 FLC 패널(150)의 주변 온도를 나타내고 온도 센서(105)가 검출한 신호에 기초하여 패널에 가해진 구동 전압(Vop) 및 구동 주기를 사용하여 정정된다. 전기 시스템의 모든 변동량과 FLC 패널 특성을 흡수하기 위해 온도 신호가 이미지 질 조정 트리머(107)에 의해 최종 조정된다.
전압이 온도 변화에 따라서 VC에 대해 수직 대칭되도록 구동 파형 전압이 규정됨을 주의하라. 이 보상은 제10도에 도시된 배치로 획득된다.
제48도 및 제49도는 제10도에 도시된 온도 보상 테이블(901)의 예를 도시한다. 제48도는 MD 컨버터(904) 및 (905)로부터의 입력 AD 값의 온도 보상 테이블(901)에 대한 함수로서 출력 1H 시간 및 Vop 구동 전압 출력 값을 도시한다. AD 값이 작아짐에 따라, 온도는 높아진다. 예를 들어 AD 값이 0일 때, 온도는 60 ℃가 된다. 액정 구동 전압 조정기(183)의 출력 전압 V1, V5, V2, V3, V4 및 VC에 의해 결정된다.
제47도는 본 실시예의 FLC 패널 구동 파형의 한 예를 도시한다. 제47도의 스캔 선택 신호는 COM 드라이버(104)의 구동 신호 파형을 대표하고 정보 신호는 SEG 드라이버(102) 및 (103)의 구동 파형을 대표한다. VopCode와 FLC 패널 구동 전압 사이의 관계가 다음과 같이 제시되었다.
DAOUT = VopCode x 5.0/256
V1 - VC = VC - V2 = 3.49 x DAOUT
= 0.0681 x VopCode [V]
V5 - VC = 1.58 x DAOUT
= 0.0309 x VopCode [V]
V3-VC = VC - V4 = 1.44 x DAOUT
= 0.0282 x VopCode [V]
1HCode와 1H 사이의 관계는
1H = (CSCLK 주기) × 5 × (1HCode + 1) × 0.4 × 5 [μsec].
상기 언급한 구동 파형을 발생시키는 FLC 패널의 구동 조건에 대한 온도 특성은 FLC 패널(150) 부근의 온도를 나타내는 온도 센서(105)에 의해 검출된 신호에 기초하여 상기 패널에 인가되는 구동 전압(Vop) 및 구동 주기(1H)를 이용하여 보정된다. 전기적 시스템 및 FLC 패널 특성의 모든 변동을 흡수하기 위하여, 온도 신호는 화질 조정 트리머(107)에 의해 미세하게 조정된다.
구동 파형 전압은 온도의 변화에 따라 VC에 대하여 수직 대칭적으로 변화하도록 규정된다. 이 보상은 제10도에 도시된 구성에 의하여 달성된다.
제48도 및 제49도는 제10도에 도시된 온도 보상 테이블(901)의 예들을 보여준다. 제48도는 A/D 변환기들(904, 905)로부터 온도 보상 테이블(901)로의 입력 AD값의 함수로서 출력 1H 시간 및 Vop 구동 전압 출력값을 보여준다. AD 값이 작아짐에 따라서, 온도는 높아진다. 예를 들면, AD 값이 0일 때, 온도는 약 60℃이고, AD 값이 약 175일 때, 온도는 약 5℃이다. 본 실시예에서, 장치는 온도가 60℃를 넘지 않도록 디자인되었고 테이블은 60 ℃까지의 보상 데이터를 저장한다.
제49도는 시작 타이밍 및 시작 타이밍으로부터 충분한 시간이 흘러 내부 온도가 변화된 후의 한 시점에서의 각각의 주변 온도에서의 프레임 주파수의 예를 도시한다.
동일 주파수가 본 실시예에서 1024 스캔 라인의 재기입 시간의 역수임을 주의하라. 즉 본 실시예에서 5 ℃의 온도에서 일초에 세번 갱신되고 35 ℃ 온도에서 일초에 13번 갱신될 수 있다.
온도 보상을 확실히 제어하는 것이 위에서 그 개요가 설명되었는데, 제50도에서 제57도를 참조하여 더 설명된다. 본 실시예에서 사용자 트리머 모니터링 간격은 1H에 독립적으로 100 ms가 되고, 사용자 트리머 값이 이전 값과 동일하게 유지될 때 처리는 온도 보상 없이 종결된다: 사용자 트리머 값이 변화할 때 온도 보상이 수행된다. 사용자 트리머 값이 동일하게 유지될 때, 온도 제어는 30초 간격으로 수행된다.
상기 설명에서 "linc"는 워크 레지스터 rw0에 설정되고 사용자 트리머 값은 드로잉 라인 개수에 따라 모니터된다. 이 경우 값 "linc"가 온도에 따라 변화하기 때문에 100 ms 사용자 트리머 모니터링 간격은 상기 설명한 대로 일정하다.
이 온도 보상 루틴은 상기 설명한 단계(S133) 또는 (S166)의 처리가 된다. 본 실시예에서 이미지 질 조정 트리머(107)로부터 트리머 인터페이스(174)를 통해 시스템 콘트롤러로 입력되어야 하는 아날로그 조정 신호 Vu는 A/D 컨버터(905)에 의해 상응 디지널 신호(UVR)로 변환되어야만 하고 시스템 콘트롤러로 입력된다. 이런 연유로 단계(S301)에서 A/D 컨버터(905)로 입력 타깃으로서 표지된다.
단계(S302)에서 A/D 컨버터(905)가 활동화된다. 다음으로 단계(S303)에서 회귀 코드가 0인지 체크된다. A/D 컨버터(905)가 단계(S302)에서 횔동화될 때, A/D 변환이 선정된 시간 주기 내에 수행되고, 변환 종료를 표지하는 중단 신호가 발해지고 회귀 코드가 A/D 변환이 2 시점에서 종료되었을 때 0에 설정된다. 회귀 코드가 0이 아니라면, A/D 변환 타임 아웃 에러가 발생한 것이다. 이런 연유로 단계(S303)에서 회귀 코드가 0이 아닌지가 결정되었다면, 제어는 제55도에 도시한 단계(S345) 및 다음 단계의 A/D 변환 타임 아웃 처리(후에 설명함)로 진행한다.
반면, 단계(S303)에서 회귀 코드가 0이라고 결정되었다면, 처리는 단계(S304)로 진행하고 A/D 컨버터(905)의 변화 결과는 사용자 트리머 AD 값을 유지하기 위해 UVR 레지스터에 설정된다. 다음으로 단계(S305)에서, 온도 보상 타이밍 카운터(compc)의 값이 1만큼 증분된다. 이후 단계(S306)에서 온도 보상 타이밍 카운터(compc)의 값이 0인지가 체크된다. 단계(S306)의 결과가 '아니오'라면, 처리는 단계(S307)로 진행하고, 단계(S304)에서 설정된 판독 사용자 트리머 AD 값은 uvrprev 레지스터에 저장된 이전의 사용자 트리머 값과 비교되어 두 값이 서로 동일한지를 체크한다. 단계(S307)의 결과가 '예'라면, 사용자가 어떤 조정도 수행하지 않았다는 것이 결정되었으므로, 처리는 제51도에 도시된 단계(S310)로 진행한다.
단계(S310)에서 사용자 트리머 모니터랑 간격인 100 ms가 1H에 의해 나눠지고 이 비는 사용자 트리머 모니터링 타이밍 드로잉 라인 개수 카운터(linc)에 저장된다. 그러면 처리는 이 제어에 따라 단계(S311)로 진행하고, 사용자 트리머 값은 100 ms 주기로 모니터될 수 있다. AHDL 타임 아웃 카운터값은 단계(S311)에서 설정되고, 0이 단계(S312)의 회귀 코드 내에 설정되고, 이에 따라 이 처리를 종결시킨다.
반면, 단계(S306)에서 온도 보상 타이밍 카운터(compc)의 값이 0이라고 결정되었다면, 또는 단계(S307)에서 판독 사용자 트리머 AD 값이 이전 사용자 트리머 AD 값과 다르다고 결정되었다면, 처리는 단계(S315)로 진행한다. 단계(S315)에서 사용자 트리머 AD 값을 유지하는 UVR 레지스터 값은 uvrprev에 저장된다. 다음으로 단계(S316)에서, A/D 컨버터(904)는 입력 타깃으로 정해져서 온도 센서(105)가 검출한 온도를 판독한다.
단계(S317)에서 A/D 컨버터(904)가 활동화된다. 그러면 단계(S320)에서 회귀 코드가 0인지의 여부가 체크된다. 단계(S320)에서 결과가 '아니오'이면, 제어는 제55도에 도시된 단계(S345) 및 다음 단계의 A/D 변환 타임 아웃 처리(후에 설명함)로 진행한다.
반면, 단계(S320)의 결과가 '예'이면, 처리는 단계(S321)를 통해 단계(S322)로 진행하여 패널 부근의 검출 온도가 설정된 상위 한계 온도보다 더 높은지를 체크한다. 단계(S322)의 결과가 '예'이면, 제어는 제56도에 도시된 온도 상위 한계 루틴(comp htmperr)으로 진행한다.
반면, 단계(S322)의 결과가 '아니오'이면, 처리는 단계(S323)로 진행하여 패널 주변의 검출 온도가 선정된 하위 한계 온도보다 더 낮은지를 체크한다. 단계(S323)의 결과가 '예'이면, 제어는 제57도에 도시된 온도 하위 루틴(comp ltmperr)으로 진행한다.
또한 단계(S323)의 결과가 '아니오'이면, 처리는 제53도에 도시된 단계(S325)로 진행한다. 단계(S325)에서 패널 주변의 검출된 온도가 선정된 경계부 온도보다 더 높은지가 체크된다. 단계(S325)의 결과가 '아니오'이면, 처리는 단계(S326)로 진행하여 검출된 온도 범위가 고온 범위에 상응하는지가 체크된다. 단계(S326)의 결과가 '예'이면 처리는 단계(S330)로 점프한다.
반면 단계(S326)의 결과가 '아니오'이면, 처리는 파형 변화 루틴을 실행하기 위해 단계(S326)에서 단계(S327)로 진행한다. 다음으로, 단계(S328)에서 고온 범위에 대한 경계부 온도는 신규 경계부 온도로 설정된다. 단계(S329)에서 고온 범위에 대한 온도 보상 테이블이 선택된다. 이 처리는 단계(S330)로 진행한다. 단계(S330)에서 사용자 트리머 AD 값을 지지하는 UVR 레지스터 값은 신규 측정 온도로서 레지스트되고 온도 센서(105)의 AD 값과 이미지 질 조정 트리머 값의 합이 advalue로서 저장된다. 그러면 처리는 제54도의 단계(S335)로 진행한다.
반면, 단계(S325)에서 패널 주변의 검출된 온도가 경계부 온도보다 더 높다고 결정되었다면, 처리는 단계(S331)로 진행하여 검출된 온도 범위가 저온 범위에 해당되는지를 체크한다. 단계(S331)의 결과가 '예'라면, 처리는 단계(S330)로 점프한다.
반면, 단계(S331)의 결과가 '아니오'이면 처리는 파형 변화 루틴을 실행하기 위해 단계(S331)에서 (S332)로 진행한다. 이 루틴에서 구동 조건은 파형을 결정하기 위해 검출된 온도에 상응하는 온도 보상 테이블의 파형 데이터 테이블을 일별함으로써 설정되고, 이에 파형은 온도에 상응하여 변화될 수 있고, 회귀 코드는 0에 설정된다. 다음으로, 단계(S333)에서 저온 범위에 대한 경계 온도는 신규 경계부 온도로서 설정된다. 단계(S334)에서 저온 범위에 대한 온도 보상 테이블이 선택된다. 처리는 이후 단계(S330)로 진행한다.
처리가 단계(S330)에서 단계(S335)로 진행했을 때, 온도 보상 테이블의 타이머 유닛(902)에 대한 1HCode 테이블이, 온도 센서(105)의 값과 화질 조정 트리머 값의 합을 저장하는 advalue 레지스터 값에 따라서 판독되고, 판독된 테이블이 시스템 콘트롤러(160)의 clk 레지스터 내에 설정된다. 다음으로, 단계(S336)에서 clk 레지스터의 값은 16 비트 타이머(도시 안됨)에 설정된다. 단계(S337)에서 clk 레지스터의 값이 증분되고, 증분된 값은 1HCode(hcode)로서 출력되어 타이머 유닛(902)에 설정된다.
단계(S338)에서 온도 보상 테이블의 드라이버 콘트롤러(190)의 VopCode 테이블은 온도 센서(105)의 AD 값과 화질 조정 트리머 값의 합산 값을 저장하는 advalue 레지스터의 값에 따라서 판독된다. 다음으로 단계(S339)에서 판독된 VopCode는 Vop 콘트롤러(173)의 D/A 컨버터에 설정된다.
단계(S339-2)에서 값 "300"이 온도 보상 타이밍 카운터(compc)에 설정된다. 처리는 단계(S340)로 진행한다.
단계(S340)에서 온도 센서(105)의 AD 값과 화질 조정 트리머 값의 합을 저장하는 advalue 레지스터의 값이 hcode의 코드 테이블(1H 결과의 호스트를 알려주는 코드)로서 설정된다. 다음으로 단계(S341)에서 설정된 데이터가 이전 값과 동일한지의 여부가 체크된다. 단계(S341)의 결과가 '예'이면, 처리는 단계(S310)로 진행한다.
반면에 hcode가 이전 값과 동일하지 않다면, 처리는 단계(S342)로 진행하고 1H 코드 변화 주의가 선택된다. 단계(S343)에서 선택된 주의는 FLCD 인터페스로 전송된다. 처리는 이후 단계(S310)로 진행한다.
제52도의 단계(S322)에서 온도 센서(105)가 검출한 온도가 선정된 상위 한계 온도보다 더 높다고 결정되었다면, 처리는 제56도에 도시된 단계(S360)로 진행하고, A/D 컨버터(904)가 온도 센서(105)가 검출한 온도를 판독하기 위해 입력 타깃으로 표지된다. 단계(S371)에서 A/D 컨버터(904)는 활동화된다. 다음으로 단계(S362)에서 회귀 코드가 0인지의 여부가 체크된다. 단계(S362)의 결과가 '아니오'이면 제어는 단계(S345) 및 다음 단계에서 A/D 변화 타임 아웃 처리(후에 설명함)로 진행한다.
반면, 단계(S362)의 결과가 '예'라면 처리는 단계(S363)로 진행하여 온도 센서(105)가 검출한 재판독 용도가 선정된 상위 한계 온도보다 더 높은지를 체크한다. 단계(S363)의 결과가 '아니오'라면, 처리는 제52도의 단계(S321)로 진행된다.
반면 단계(S363)의 결과가 '예'이면 온도 센서로 기능하는 써미스터(thermistor)가 접속 분리되었음이 결정되고, 처리는 단계(S364)로 진행한다. 단계(S364)에서 에러 상태는 에러 상태를 표지하는 errstat에 설정된다. 다음으로 단계(S365)에서 자가 진단 귀결 코드"diagnosis"의 써미스터 접속 분리 에러 비트가 설정된다. 단계(S366)에서 써미스터 접속 분리 주의가 선택된다. 단계(S377)에서 선택된 주의가 FLCD 인터페이스(2)로 전송된다. 단계(S388)에서, LED(109)가 에러 상태를 표지하기 위해 짧은 간격으로 턴 온/오프되는 깜빡거림 상태에 설정된다. 그러면 처리는 종결되고 처리는 이전 루틴으로 회귀한다. 제52도의 단계(S323)에서 온도 센서(105)가 검출한 온도가 선정된 하위 한계 온도보다 더 낮다고 결정되었다면, 처리는 제57도에 도시된 단계 (S390)로 진행하고 A/D 컨버터(904)가 온도 센서(105)가 검출한 온도를 판독하기 위해 입력 타깃으로서 표지된다. 단계(S391)에서 A/D 컨버터(904)는 활동화된다. 다음으로 단계(S392)에서 회귀 코드가 0인지의 여부를 체크한다. 단계(S392)의 결과가 '아니오'이면, 제어는 단계(S345) 및 다음 단계에서 A/D 변환 타임 아웃 처리(후에 설명함)로 진행한다.
반면, 단계(S392)의 결과가 '예'이면, 처리는 단계(S393)로 진행하여 온도 센서(105)가 검출한 재판독 온도가 선정된 하위 한계 온도보다 더 낮은지를 체크한다. 단계(S393)의 결과가 '아니오'이면 처리는 제52도의 단계(S321)로 진행한다.
반면, 단계(S393)의 결과가 '예'이면 온도 센서로 기능하는 써미스터가 단락되었다는 것이 결정되고, 처리는 단계(S394)로 진행한다. 단계(S394)에서 에러 상태는 에러 상태를 표지하는 errstat에 설정된다. 다음으로 단계(S395)에서 자가 진단 귀결 코드 "diagnosis"의 써미스터 단락 에러 비트가 설정된다. 단계(S396)에서 써미스터 단락 주의가 선택된다. 단계(S397)에서 선택된 주의는 FLCD 인터페이스(2)로 전송된다. 단계(S398)에서 LED(109)가 에러 상태를 표지하기 위해 짧은 간격으로 턴 온/오프되는 깜빡거림 상태에 설정된다. 그러면 처리는 종결되고 이전 루틴으로 회귀한다.
또한 상기 설명한 상응 단계에서 회귀 코드가 0이 아니라고 결정되었다면, A/D 변환 타임 아웃 에러가 발생했다는 것이 결정되고, 처리는 제55도의 단계(S345)로 진행한다. 단계(S345)에서 에러 상태는 에러 상태를 표지하는 errstat에 설정된다. 다음으로 단계(S346)에서 자가 진단 귀결 코드 "diagnosis"의 A/D 변환 에러 비트가 설정된다. 단계(S347)에서 A/D 변환 에러 주의가 선택된다.
다음으로 단계(S348)에서 선택된 주의가 FLCD 인터페이스(2)로 전송된다. 단계(S349)에서 LED(109)는 에러 상태를 나타내기 위해 짧은 간격으로 턴 온/오프되는 깜빡거림 상태에 설정된다. 단계(S350)에서, "ffH"가 회귀 코드에 설정되고, 이에 따라 이 처리가 종결된다. 처리는 이후 이전 루틴으로 회귀한다.
상기 설명한 대로 본 실시예에 따라 사용자 트리머 모니터링 간격은 1H에 독립적으로 100 ms가 되고, 사용자 트리머 값이 이전 값과 동일하게 유지되었을 때, 처리는 온도 보상 없이 종결된다. 사용자 트리머 값이 변화됐을 때, 온도 보상이 수행된다. 사용자 트리머 값이 동일하게 유지되더라도, 온도 제어는 30초 간격으로 수행된다.
제29도에 도시된 패널 정지 처리가 제58도를 참조하여 아래에 설명된다. 본 처리에 있어서 드라이버 콘트롤러(190) 및 COM 드라이버(104)의 이후 처리가 수행되어 FLC 패널(150)의 구동 작동을 중단시킨다.
단계(S401)에서, SDI는 세그먼트 데이터 전송을 시작하기 위해 출력된다. FLC 패널(150)은 다음 라인의 스캔 작동을 시작한다. 그러면 라인 버퍼가 변화된다. 단계(S402)에서 더미 어드레스가 CSADS 레지스터(527)에 설정된다. 단계(S403)에서 제어는 타이머 유닛(902)의 비교 중단 비트(즉 스캔 어드레스의 구동 시작 타이밍까지)를 대기한다.
이후 단계(S404)에서 데이터는 1H 타이머를 시작하기 위해 DST 레지스터(528) 내에 기입되고 이로써 제10도에 도시된 배치에 따라 COM 드라이버(104) 및 V- 및 L-SEG 드라이버(102) 및 (103)에 의해 FLC 패널(150)의 구동 제어와 디스플레이 데이터 재기입 제어를 실행한다. 단계(S405)에서 제어는 DACT 신호가 낮은 레벨로 변화하기까지 대기한다. DACT 신호가 낮은 레벨로 변화했을 때 타이머 유닛(902)이 단계(S406)에서 소거되고, 처리는 이후 이전 루틴으로 회귀한다.
제27도의 단계(S131)의 색 스위치 루틴 및 그와 같은 것이 제59도를 참조하여 아래에 더 자세히 설명된다.
단계(S410)에서, 트리머 인터페이스(174)는 활동화되어 색 조정 스위치(콘트라스트 향상 스위치)(색 조정에 사용됨)(108)의 값 즉 콘트라스트 향상 스위치 값(cevalue)을 설정하는 것으로서 그레이 코드(graycode)를 판독한다. 단계(S141)에서 판독 값이 콘트라스트 향상 스위치의 이전 값(ceold)과 동일한지를 체크한다. 단계(S411)의 결과가 '예'이면, 처리는 종결되고 이전 루틴으로 회귀한다.
반면, 단계(S411)의 결과가 '아니오'이면, 처리는 단계(S411)에서 단계(S412)를 통해 (S413)으로 진행한다. 단계(S413)에서, 그레이 이진 변환 처리가 그레이 코드를 상응 이진 코드로 변환하기 위해 판독 값에 대해 수행되고, 변환된 코드는 신규 콘트라스트 향상 값(cecode)에 설정된다. CEcode 변화 주의가 단계(S414)에서 선택되고 단계(S415)의 FLCD 인터페이스(2)로 전송된다. 그러면 처리는 이전 루틴으로 회귀한다.
상기 설명한 대로, FLCD(3)은 색 조정 스위치(108)의 설정 값을 FLCD 인터페이스(2)로 공급할 수 있다. 제60도는 FLCD(3)의 색 조정 스위치(108)의 자세한 배치를 도시하고 제61도는 콘트라스트 향상 스위치의 값과의 관계를 도시한다.
제60도는 도시된 대로 본 실시예에서 색 조정 스위치(108)는 3-스위치 회로이고, 스위치의 온/오프 상태에 상응하여 8-포지션 그레이 코드를 발생하여 스위치 회로 오프 상태에 상응하는 고레벨 출력 및 트리머 인터페이스(174)의 풀-업 저항기 Rp의 존재로 인한 스위치 회로 온 상태에 상응하는 저레벨 출력을 획득한다. 개별 신호의 상태가 제61도에 도시된 대로가 된다. 제61도에서 포지션 0은 16 그러데이션(gradation) 레벨 즉 FLC 패널(150)의 기본 구성으로 최소 개수의 그러데이션 레벨을 지시하고 포지션 7은 약 32 k 그러데이션 레벨을 지시한다. 신호 CESW가 규정한 그레이 코드를 수신했을 때, 시스템 콘트롤러(160)는 제61도에 도시된 그레이 코드를 단계(S413)의 처리를 받는 이진 코드로 변환하고, 변환된 이진 코드를 단계(S415)의 FLCD 인터페이스(2)로 보낸다. 전송 처리는 제18도를 참조하여 상기 설명에서 자세히 기술되었다.
스위치 값을 수신했을 때, FLCD 인터페이스(2)는 ROM(308)을 일별함으로써 디-감마 회로(309)의 디-감마 테이블을 재기입한다. 그 결과 FLC 패널(150)에 디스플레이된 이미지의 콘트라스트는 변화된다. 디-감마 회로(309)가 정정한 영상 데이터 및 호스트(1)로부터의 출력은 이진 하프톤 처리 회로(305)로 출력된다. 이진 하프톤 처리 회로(305)는 8 비트 R, G 및 B 데이터를 1 비트 R, G 및 B 데이터로 이진 변환하고, 또한 휘도를 표지하는 이진 신호를 출력한다.
제20도의 단계(S57)의 전력 OFF 시퀀스는 제62도를 참조해 다음에 자세히 설명된다. 본 실시예에서 전력 OFF 시퀀스는 다음의 세 가지 경우에 대해 수행된다.
1. SW 전력 공급(120)이 턴 오프되었을 때 그전 SW 전력 공급(120)으로부터의 ACF 신호가 인에이블되었을 때(제62도의 처리가 종료된 후, 제어는 하드웨어 리셋 처리의 엔트리 지점으로 회귀한다);
2. FLCD 인터페이스(2)로부터의 RESET 신호가 디스에이블되었을 때(제어는 RESET 신호가 제62도의 처리가 종료된 후에 디스에이블되고 이후 하드웨어 리셋 처리의 엔트리 포인트로 회귀한다); 및
3. FLCD 인터페이스(2)로부터의 POWERON 신호가 디스에이블되었을 때(이 경우, 제어는 POWERON 신호가 제62도의 처리 종료 후에 인에이블되기까지 대기하고, POWERON 신호가 인에이블된 후 하드웨어 리셋 처리의 엔트리 포인트로 회귀한다).
전원-오프 시퀀스에서 제어는 단계(S420)에서 드라이버 콘트롤러(190)의 스캔 타임인 1H 주기의 종료 즉 1H 종료를 표지하는 DACT 신호를 대기한다. 다음으로 단계(S421)에서, 배후광 콘트롤러(172)는 BLSW를 턴 오프하도록 지시를 받고 배후광을 턴 오프한다. 단계(S422)부터 (S424)까지, FLC 패널(150)의 모든 세그먼트에 대해서 흑색 데이터를 기입하는 흑색 소거 처리가 수행된다. FLC 패널(150)이 디스플레이 데이터를 저장할 수 있기 때문에, 이전 디스플레이 데이터가 이 처리가 실행되지 않는다면 디스플레이 스크린 상에 디스플레이된 채 유지된다.
더 특정하게는 단계(S422)에서 COM 드라이버(104) 및 두개의 세그먼트 드라이버(102) 및 (103)이 에너지를 공급받아 모든 출력이 VC를 선택하게 된다. 단계(S423)에서 세그먼트 드라이버(102) 및 (103)으로의 정보 신호가 1H x 30에 대해 흑색 데이터를 디스플레이하기 위한 정보 신호 레벨로서 V4에 고정된다. 단계(S424)에서 VC는 1H x 30에 대해 고정된다. 상기 언급한 제어에 따라 FLC 패널(150)의 모든 디스플레이 세그먼트가 흑색에 의해 소거된다.
다음으로 단계(S425)에서, DRVSW 신호가 액정 구동 전압 출력을 디스에이블하기 위해 OFF 상태에 설정되다. 2 ms가 경과한 후에 처리는 단계(S426)로 진행하고, 개별 드라이버 회로의 출력 채널 전원(VEE)에 에너지를 공급하는 VEESW 신호가 OFF 상태에 설정된다. 이후 이 처리는 종료되고 처리는 이전 루틴으로 회귀한다.
제63도가 본 실시예의 디스플레이 장치의 전력 오프 시퀀스를 도시한 타이밍 차트이다. 제63도에 도시된 예에서, 전력 오프 시퀀스는 ACF 신호가 디스에이블되었을 때 ACF 검출로 인해 중단 루틴으로부터 호출된다.
본 실시예에서, FLCD 인터페이스(2) 및 FLCD(3)은 직렬 통신을 통해 여러 가지 종류의 제어 데이터를 교환하고, 이 목적을 위해 FLCD(3)의 시스템 콘트롤러(160)는 다음의 통신 제어를 수행한다.
정규 드로잉 처리가 수행되는 정규 모드에서 내부 RAM(162)의 수신 및 전송 버퍼의 폴링(polling)이 1H 간격으로 수행된다. 스태틱 케이스인 스태틱 모드, 모든 세그먼트가 흑색에 의해 소거되는 휴지 모드 및 회복불가능 에러 상태와 같은 대기 모드에 대해서 수신 및 전송 버퍼의 폴링이 버퍼로부터의 직렬 통신 전송/수신 처리가 종료되는 매 회마다 수행된다.
첫째, 수신 버퍼가 체크되고, 신규 수신 데이터가 검출되었을 때, 다음에 설명할 수신 처리가 수행된다. 전송 데이터가 전송 데이터 버퍼에 저장되었을 때, 전송 처리가 수행된다.
상기 언급한 처리에서, 정규 드로잉 처리의 경우에 폴링까지의 처리가 FLC 패널(150)의 구동 작동과 동기적으로 수행된다. 그러나 전송 버퍼로부터의 수신 처리 및 전송 처리가 수행되었을 때, 상응하는 처리가 구동 작동이 정지된 후에 수행된다.
통신 제어 시퀀스가 위에서 설명한 대로 이뤄지기 때문에 이런 것에 대한 반복 설명은 하지 않는다. FLCD(3)의 내부 처리에 있어서 다음 작동이 수행된다.
즉 명령이 수신되었을 때 FLC 패널(150)의 구동 작동이 정지되고, 스테이터스의 수신된 명령 및 전송 처리가 수행된다. 이 경우, 상기 흐름도에서 설명한 대로 다음 명령이 수신될 때까지 작동하지 않기 때문에 전송된 스테이터스는 다음 명령이 수신될 때까지 유지된다. 따라서 스테이터스는 필요하다면, 어떤 특별 작동도 요구하지 않고서 재전달될 수 있다. 제64도는 이 간격 동안에 FLCD(3)의 내부 처리 상태를 도시한다.
또한, 직렬 통신이 Attention을 발함에 응답하여 수행될 때, Attention 상태는 Attention이 발해졌을 때로부터 attention 상태를 해소하는 명령이 수신될 때까지 설정되고, 제어는 이 간격 동안에 특정 명령에만 응답한다. Attention 사건에 대한 상세한 정보(Attention Information)가 attention 상태 동안 유지된다. 제65도는 그 사이 동안 FLCD(3)의 내부 처리 상태를 도시한다.
명령이 attention 상태에서 수신되었을 때 수신된 명령에 대한 스테이터스가 attention 상태가 해소된 후에 전송된다. 반면 특정 명령에 대한 SendedStatus는 갱신되지 않고 유지된다. 제66도는 이 사이 동안 FLCD(3)의 내부 처리 상태를 도시한다.
전송 데이터 버퍼의 전송 이미지, 스테이터스 및 그와 같은 것의 버퍼 제어가 다음에 설명된다. 본 실시예의 FLCD(3)은 전송 우선 순위를 포함하는 전송 이미지를 설정하고 전송 후의 작동 정보 및 스테이터스와 Attention을 전송했을 때의 전송 데이터에 부가된 Attention 사상의 상세한 정보(Attention Information)를 유지한다. 이전 전송이 종료되거나 또는 attention이 해소되지 않았을 때, 우선 순위에 따라 버퍼 작동이 수행되고 전송 및 유지 작동이 전송이 준비되었을 때 수행된다.
제67도는 상기 언급한 처리의 전송 이미지의 한 예를 도시한다. 제68도는 전송 이미지의 우선 순위의 한 예를 도시한다.
본 실시예에서 직렬 통신을 통해 명령을 사용하는 것, FLCD(3)의 메모리 공간에 액세스 및 ROM(161)의 메모리 공간으로의 판독 액세스/RAM(162)의 메모리 공간으로의 액세스가 수행될 수 있다. 이 경우 통신을 통해 액세스될 수 있는 메모리 공간이 액세스 공간으로 규정되고, ROM(161) 및 RAM(162)의 실제 어드레스 공간은 실제 어드레스 공간으로 규정되고, 메모리 액세스는 본 실시예에서 직렬 통신의 전송량을 감소시키도록 사상된다. 따라서 실제 어드레스 공간은 직렬 통신을 통해 액세스에 의해 인지될 수 없다. 64-Kbyte 액세스 공간은 4 Kbyte 단위로 16-Mbyte 어드레스 공간의 임의의 어드레스에 사상된다.
본 실시예에서 FLCD(3)의 액세스로의 사상은 제69도를 참조하여 설명된다.
직렬 통신을 통해 명령에 의해 지정된 어드레스 공간은 제69도의 1001로 나타난 대로 16 비트로 구성된다. 이 공간의 하위 12 비트는 실제 어드레스 공간의 하위 12 비트로 사용되고 잔여 상부 4 비트가 속성 테이블(1002)에 대한 포인터로서 사용된다. 본 실시예에서 속성 테이블(1002)은 전체 16 워드로 구성되고 4 비트로 지정될 수 있다.
속성 테이블(1002)은 각 블록을 지정하기 위해 실제 어드레스 공간에서 4 Kbyte 단위로 나눠진 12 비트의 실제 어드레스 영역 및 각 블록의 기입/판독 속성을 지정하기 위한 4-비트 영역으로 구성된다.
상기 설명한 대로, 사상이 속성 테이블을 사용하여 수행되기 때문에, 더 큰 용량을 갖는 실제 어드레스 공간이 더 작은 통신량으로 액세스될 수 있고, 이에 따라 통신 효율을 향상시킨다.
상기 제어에 따르는 본 실시예의 상기 직렬 통신 처리가 제70도에서 제97도를 참조하여 설명된다. 먼저 제31도의 단계(S190)의 SC 수신 루틴이 제79도에서 제95도를 참조하여 설명된다.
SC 수신 처리에 있어서, 제70도의 단계(S430)에서 수신 데이터가 존재하는지 체크된다. 반면 단계(S430)의 결과가 '예'이면, 처리는 단계(S430)에서 (S431)로 진행하여 수신이 통상적으로 수행됐는지 체크된다. 단계(S431)의 진행하고 에러 상태가 에러 내용에 따라 선택된다. 다음으로 단계(S433)에서 FLCD 인터페이스(2)에게 선택된 에러 상태를 전송 처리하는 것이 수행된다.
반면, 단계(S431)에서 수신이 통상적으로 수행되었다고 결정되었다면, 처리는 단계(S434)로 진행하고 수신된 명령의 상위 4 비트가 명령 유형을 분별하기 위해 체크된다. 단계(S436)에서 제71도에서 제82도까지에 도시된 처리 작동 중 하나가 명령 요구에 응답하여 실행된다. 이후 처리가 종료되고 이전 루틴으로 회귀한다.
단계(S435)에서 수신된 명령에 상응하는 처리 작동이 다음에 설명된다.
단계(S434)에서 상위 4 비트가 (ox)h라고 결정되었다면, 제71도에 도시된 처리가 실행된다. 단계(S440)에서 잔여 하위 4 비트가 명령 유형을 분별하기 위해 체크되고 명령 요구에 상응하는 처리가 SC 수신 처리 루틴(3)에서 실행된다. 그러면 처리는 이전 루틴으로 회귀한다. SC 수신 처리 루틴(3)은 이후 설명된다.
단계(S434)에서 상위 4 비트가 (1x)h라고 결정되었다면, 제72도에 도시된 처리가 실행된다. 이 경우 명령이 FLCD(3)의 자가 진단 지시에 상응하기 때문에, 제21도에 도시된 상기 자가 진단 루틴이 단계(S445)에서 실행된다. 다음으로 스테이터스가 단계(S446)의 자가 진단 결과에 상응하여 선택되고, 선택된 스테이터스는 단계(S447)의 FLCD 인터페이스(2)로 전송된다. 그러면 처리는 종결되고 이전 루틴으로 회귀한다.
단계(S434)에서 상위 4 비트가 (2x)h라고 결정되었다면, 제73도에 도시된 처리가 수행된다. 이 경우, 명령이 호스트 ID에 정보를 주기 때문에 단계(S450)에서 수신된 호스트 ID가 검증된 것인지 체크된다. 호스트측(FLCD 인터페이스(2)측)으로부터 전달된 호스트 ID가 검증된 것이라면 즉 호스트가 접속이 허용되는 것이라면, 처리는 단계(S451)로 진행하고 수신된 호스트 ID는 선정된 저장 영역에 저장된다. 통상의 종결 스테이터스가 단계(S452)에서 선택되어 발생되고 단계(S453)에서 전송된다. 이후 처리는 종결된다.
반면 단계(S450)에서 호스트 ID가 검증된 것이 아니라고 결정되었다면, 처리는 단계(S450)에서 (S454)로 진행하고 비정규 종결 스테이터스(규정 안된 호스트 ID)가 선택되어 발생된다. 처리는 이후 FLCD 인터페이스(2)의 스테이터스를 전송하기 위해 단계(S453)로 진행한다.
단계(S434)에서 상위 4 비트가 (3x)h라고 결정되었다면, 제74도에 도시된 처리가 실행된다. 이 경우, 명령이 FLCD(3)의 디스플레이 모드 스위치 지시에 상응하기 대문에, 호출 지정이 단계(S455)의 전이 코드에 기초하여 분별되고, 상기 언급한 작동 모드 루틴이 단계(S456)에서 실행된다. 그러면 디스플레이 모드가 세 가지 모드 즉 통상 디스플레이, 스태틱 및 휴지 모드로부터 분별된 것으로 설정된다. 처리는 종결되고 이전 루틴으로 회귀한다.
단계(S434)에서 상위 4 비트가 (4x)h라고 결정되었다면, 제75도에 도시된 처리가 실행된다. 이 경우, 명령은 다중 구동 모드로 FLCD(3)을 설정하기 때문에 명령과 함께 전달된 MultiValue가 단계(S460)에서 판독되고 저장된다. 단계(S461)에서 마스크 패턴(1)이 테이블을 일별하기만 해도 획득되고 획득된 마스크 패턴은 저장된다. 통상의 귀결 스테이터스가 단계(S463)에서 선택되어 발생되고, 단계(S464)에서 전송된다. 그러면 처리는 종결된다.
반면 통상의 사용자 사용 상태에 있어서, 단계(S434)에서 상위 4 비트가 (4x)h보다 더 크다고 결정되었다면, 제76도에 도시된 처리가 수행된다. 단계(S465)에서 규정 안된 명령을 표지하는 에러 종결 스테이터스가 출력되고, 처리는 이후 이전 루틴으로 회귀한다. (8x)h보다 더 큰 명령은 디버깅(debugging)을 위한 것이고 통상의 사용자를 위한 응용 프로그램에 기초하여 사용자 상태에서 사용되지 않는다.
그러나, 유지 모드(디버깅 모드, 도시 안됨)를 설정했을 때, (8x)h보다 더 큰 명령이 디버깅을 위해 사용되어야 하며, 이 경우 제76도에 도시된 처리가 수행되지 않고 제77도에서 제82도까지에 도시된 처리 작동이 수행될 수 있다. 유지 모드의 SC 수신 처리는 아래에 설명된다. 이 경우, 제71도에서 제75도까지에 도시된 처리 작동에 부가하여, 다음의 명령 수신과 상응 처리 작동이 수행된다.
단계(S434)에서 상위 4 비트가 (8x)h라고 결정되었다면, 제77도에 도시된 처리가 실행된다. 이 경우, 수신된 명령은 상위 비트가 FLCD(3)의 메모리(RAM 162)에 기입되기를 지시하기 위한 "하이 메몰 기입" 명령이 된다. 이런 이유로 단계(S470)에서 지정된 메모리의 실제 어드레스 공간이 기입 인에이블 상태에 있는지가 체크된다. 데이터 기입 어드레스가 세트 HH/MH/ML/LL 어드레스 명령(후에 설명함)에 의해 설정된 후에만 이 명령이 수행되어야 하기 때문에, 단계(S470)의 체크 작동이 기입 인에이블 또는 디스에이블 상태를 표지하는 스테이터스 비트를 제69도에 도시된 어드레스 중간(1001)의 속성 테이블 지정 정보가 지정한 속성 테이블에서 체크함으로써 획득된다. 여기서 이 테이블 지정 정보는 어드레스를 설정할 때 수신되었다.
지정된 실제 어드레스 공간이 기입 인에이블 상태에 있다면, 처리는 단계(S471)로 진행하고 세트 실제 어드레스 공간의 데이터는 잠시 로드된다. 수신된 데이터는 단계(S472)에서 상위 4 비트에 설정되고, 로드된 데이터는 단계(S473)에서 세트 실제 어드레스 공간에 저장된다. 이후 통상의 종결 상태가 단계(S474)에서 선택되고, 처리는 단계(S475)로 진행한다. 선택된 스테이터스는 단계(S475)에서 FLCD 인터페이스(2)로 전송된다. 이 처리는 종결되고 이전 루틴으로 되돌아간다.
반면, 단계(S470)에서 속성 체크 결과로서 지정된 실제 어드레스 공간이 기입 인에이블 상태에 있지 않다고 결정되었다면, 처리는 단계(S476)로 진행하고 기입 인에이블 스테이터스가 선택된다. 처리는 이후 단계(S475)로 진행한다. 선택된 스테이터스는 단계(S475)에서 FLCD 인터페이스(2)로 전송된다. 이 처리는 종결되고 이전 루틴으로 되돌아간다.
단계(S434)에서 상위 4 비트가 (9x)h라고 결정되었다면, 제78도에 도시된 처리가 실행된다. 이 경우, 하위 데이터가 FLCD(3)의 메모리(RAM 162)에 기입되기를 지시하는 "세트 로우 메모리" 명령이기 때문에, 단계(S480)에서 지정된 실제 어드레스 공간이 단계(S470)와 같이 기입 인에이블 상태에 있는지가 체크된다.
지정된 실제 어드레스 공간이 기입가능한 상태이면 흐름은 단계(S481)로 진행하며, 세트된 실제 어드레스 공간 상에 일시적으로 데이터를 로그(load)한다. 단계(S482)에서는 수신된 데이터가 하위 4 비트로 세트되고, 그리고 단계(S483)에서는 세트된 실제 어드레스 공간 위치에 다시 로드된 데이터를 격납한다. 그 후에, 단계(S484)에서 정상 종료 스테이터스를 선택하고, 흐름은 단계(S485)로 진행한다. 단계(S485)에서는 선택된 스테이터스가 FLCD 인터페이스(2)로 전달된다. 이러한 처리를 종료하고 흐름은 이전 루틴으로 리턴한다.
다른 한편으로, 단계(S480)에서 속성을 조사한 결과, 지정된 실제 어드레스 공간이 기입가능한 상태가 아닌 것으로 판단된 경우 흐름은 단계(S486)로 진행하여 기입불가능한 스테이터스를 선택하고 이어서 흐름은 단계(S485)로 진행한다. 단계(S45)에서는 선택된 스테이터스가 FLCD 인터페이스(2)로 전달된다. 이어서 이러한 처리를 종료하고 흐름은 이전의 루틴으로 루틴한다.
단계(S434)에서 상위 4 비트가 (ax)h라고 판단된 경우에 제79도에 도시한 처리가 실행된다. 이 경우에는 상술한 데이터 기입 동작을 포함하는 FLCD(3)의 메모리 어드레스의 어드레스 비트 중 상위 4 비트(A15 내지 A12)를 코맨드가 세트함으로 단계(S490)에서 수신된 코맨드의 OP 코드에 포함된 4 비트 수신 데이터가 액세스 공간 어드레스에 비트 15 내지 12로 세트되어 격납된다.
이 경우에는, 코맨드가 속성 테이블 명령에 대응함으로, 단계(S491)에서 실제 어드레스 공간을 로드하고 단계(S492)에서는 실제 어드레스 공간의 비트 23 내지 12를 클리어한다. 이어서, 단계(S493)에서는 속성 테이블이 수신된 데이터에 따라 조회된다. 단계(S494)에서는 속성 데이터의 비트 15 내지 4가 실제 어드레스 공간에 비트 23 내지 12로 격납된다. 이어서 속성 데이터의 판독/기입 속성이 격납된다.
그 후에, 단계(S497)에서 정상 종료 스테이터스를 선택하고, 흐름은 단계(S498)로 진행한다. 단계(S498)에서는 선택된 스테이터스가 FLCD 인터페이스(2)로 전달된다. 이어서, 이러한 처리를 종료하고 흐름은 이전 루틴으로 리턴된다.
단계(S434)에서 상위 4 비트가 (bx)h인 것으로 판단되면, 제80도에 도시된 처리가 실행된다. 이 경우에는 상술한 데이터 기입 동작을 포함하는 FLCD(3)의 메모리 어드레스의 어드레스 비트 중 상위 중간 4 비트(A11 내지 A8)를 코맨드가 세트함으로, 단계(S500)에서 수신된 코맨드의 OP 코드에 포함된 4 비트 수신 데이터가 액세스 공간 어드레스에 비트 11 내지 8로 세트되어 격납된다.
단계(S501)에서는 수신된 데이터가 실제 어드레스 공간에 비트 11 내지 8로 세트되어 격납된다. 이어서, 단계(S502)에서 정상 종료 스테이터스가 선택되고, 흐름이 단계(S503)로 진행한다. 단계(S503)에서는, 선택된 스테이터스가 FLCD 인터페이스(2)로 전달된다. 이어서 이 처리를 종료하고, 흐름은 이전의 루틴으로 리턴한다.
단계(S434)에서 상위 4 비트가 (cx)h라고 판단된 경우에 제81도에 도시한 처리가 실행된다. 이 경우에는, 상술한 데이터 기입 동작을 포함하는 FLCD(3)의 메모리 어드레스의 어드레스 비트 중 상위 중간 4 비트(A7 내지 A4)를 코맨드가 세트함으로 단계(S505)에서 수신된 코맨드의 OP 코드에 포함된 4 비트 수신 데이터가 액세스 공간 어드레스에 비트 7 내지 4로 세트되어 격납된다.
단계(S506)에서는 수신된 데이터가 실제 어드레스 공간에 비트 7 내지 4로 세트되어 격납된다. 이어서, 단계(S507)에서 정상 종료 스테이터스가 선택되고 흐름은 단계(S508)로 진행한다. 단계(S508)에서는 선택된 스테이터스가 FLCD 인터페이스(2)로 전달된다. 이어서, 이 처리를 종료하고 흐름은 이전 루틴으로 리턴한다.
단계(S434)에서 상위 4 비트가 (dx)h인 것으로 판단되면 제82도에 도시된 처리가 실행된다. 이 경우에는 상술한 데이터 기입 동작을 포함하는 FLCD(3)의 메모리 어드레스의 어드레스 비트 중 하위 4 비트(A3 내지 A0)를 코맨드가 세트함으로, 단계(S510)에서 수신된 코맨드의 OP 코드에 포함된 4 비트 수신 데이터가 액세스 공간 어드레스에 비트 3 내지 0으로 세트되어 격납된다.
단계(S511)에서는 수신된 데이터가 실제 어드레스 공간에 비트 3 내지 0으로 세트되어 격납된다. 이어서, 단계(S512)에서 정상 종료 스테이터스가 선택되고, 흐름이 단계(S513)로 진행한다. 단계(S513)에서는, 선택된 스테이터스가 FLCD 인터페이스(2)로 전달된다. 이어서 이 처리를 종료하고, 흐름은 이전의 루틴으로 리턴한다.
상술한 어드레스 세트 코맨드에 의해, 제69도에 도시된 어드레스 매핑에 의해 실제 어드레스 공간의 지정이 실현되고, 상술한 데이터 세트 코맨드에 의해 FLCD 인터페이스(2)측에서 FLCD(3)의 메모리의 내용을 자유롭게 액세스할 수 있다. 예를 들면, 이들 코맨드를 이용함으로써 FLCD의 제어 프로그램이 용이하게 기입될 수 있고 상위 버전 프로그램으로도 매우 용이하게 갱신될 수 있다.
이하, 상술한 유지 모드시의 메모리 내용의 판독 처리에 대하여 설명한다.
단계(S434)에서 상위 4 비트가 (ox)h라고 판단될 때 단계(S441)에서의 SC 수신 처리 루틴(3)의 실행 처리에 대하여 이하 상세히 설명한다. 이 경우에는 제83도 내지 제95도에 도시된 처리 동작이 하위 4 비트 값에 따라 실행된다. 하위 4 비트의 값에 따라서 다음의 설명을 한다.
단계(S440)에서 하위 4 비트가 0이고, 총 8 비트가 (oo)h라고 판단된 경우에 수신된 코맨드가 FLCD(3)의 유닛 ID 요구 코맨드이므로 제83도에 도시한 처리가 실행된다. 단계(S520)에서는, FLCD(3)의 유닛 ID가 스테이트스로 세트된다. 단계(S521)에서는 스테이터스가 FLCD 인터페이스(2)로 전달된다. 이어서 이 처리를 종료하고 흐름이 이전 루틴으로 리턴된다.
단계(S440)에서 하위 4 비트가 1이고, 총 8 비트가 (01)h라고 판정된 경우에는, 수신된 코맨드가 FLCD(3)의 유닛 1H 요구 코맨드이므로, 제84도에 도시된 처리가 실행된다. 단계(S525)에서는 FLCD(3)의 현재의 1HCode가 스테이터스로 세트된다. 단계(S526)에서는 스테이터스가 FLCD 인터페이스(2)로 전달된다. 이어서 처리를 종료하고 흐름이 이전 루틴으로 리턴한다.
단계(S440)에서 하위 4 비트가 2이고 총 8 비트가 (02)h라고 판정된 경우에는, 수신된 코맨드가 FLCD(3)에 대하여 그 유닛을 개시하여 BUSY 신호를 출력하도록 요청하는 코맨드이므로, 제85도에 도시된 처리가 실행된다. 단계(S530)에서는 FLCD(3)의 현재의 동작 모드가 대기 상태인지가 조사된다. 단계(S530)에서 아니오(ON)이면 흐름은 단계(S531)로 진행하여 동작 모드를 세트한다. 이어서, 단계(S532)에서 정상 종료 스테이터스를 선택하고 흐름은 단계(S533)로 진행한다. 단계(S533)에서는 선택된 스테이터스가 FLCD 인터페이스(2)로 전달된다. 이어서 이러한 처리를 종료하고 흐름이 이전 루틴으로 리턴한다.
다른 한편으로, 단계(S530)에서 현재의 동작 모드가 대기 상태라고 판정된 경우에는 흐름이 단계(S534)로 진행하고, 이미 개시된 상태를 나타내는 에러 종료 스테이터스가 세트된다. 이어서 흐름이 단계(S533)로 진행하여 세트 스테이터스가 FLCD 인터페이스(2)로 전달된다. 이어서 흐름은 이전 루틴으로 리턴된다.
단계(S440)에서 하위 4 비트가 3이고 총 8 비트가 (03)h라고 판정된 경우에는 수신된 코맨드가 어텐션(attention) 정보 요청 코맨드이므로 제86도에 도시한 처리가 실행된다. 단계(S535)에서는 FLCD(3)가 어텐션 상태에 있는지가 조사된다. 단계(S535)에서 어텐션 상태에 있는 경우 흐름은 단계(S536)로 진행하여 어텐션 정보를 세트한다. 이어서, 단계(S537)에서는 세트된 어텐션 정보가 FLCD 인터페이스(2)로 전달된다. 이어서 이 처리를 종료하고 흐름은 이전 루틴으로 리턴된다.
다른 한편으로, 단계(S535)에서 FLCD(3)가 어텐션 상태에 있지 않은 것으로 판정된 경우에는 흐름이 단계(S538)로 진행하여 FLCD(3)가 어텐션 상태에 있지 않음을 나타내는 에러 종료 스테이터스를 세트하고, 세트된 스테이터스가 단계(S537)의 FLCD 인터페이스(2)로 전달된다. 그 후에 흐름이 이전의 루틴으로 리턴한다.
단계(S440)에서 하위 4 비트가 4이고 총 8 비트가 (04)h라고 판정된 경우에는 수신된 코맨드가 어텐션 스테이터스 비트 요청 코맨드이므로 제87도에 도시한 처리를 실행한다. 단계(S540)에서는 FLCD(3)가 어텐션 상태에 있는지가 조사된다. 단계(S540)에서 예(YES)인 경우에는 흐름이 단계(S541)로 진행하여 어텐션 스테이터스 비트를 세트한다. 이어서, 단계(S542)에서는 세트된 어텐션 스테이터스 비트가 FLCD 인터페이스(2)로 전달된다. 이어서 이 처리를 종료하고 흐름은 이전 루틴으로 리턴한다.
다른 한편으로, 단계(S540)에서 FLCD(3)가 어텐션 상태에 있지 않은 것으로 판정된 경우에는 흐름이 단계(S543)로 진행하여 FLCD(3)가 어텐션 상태에 있지 않음을 나타내는 에러 종료 스테이터스를 세트하고, 세트된 스테이터스는 단계(S542)의 FLCD 인터페이스(2)로 전달된다. 그 후에, 흐름이 이전의 루틴으로 리턴한다.
단계(S440)에서 하위 4 비트가 5이고 총 8 비트가 (05)h라고 판정된 경우에는, 수신된 코맨드가 FLCD(3)의 표시 모드(정상 표시 모드, 스태틱 모드, 혹은 슬리핑 모드) 요청 코맨드이므로 제88도에 도시된 처리를 샐행한다. 단계(S545)에서는, FLCD(3)의 현재 표시 모드가 스테이터스로 세트된다. 단계(S546)에서는 스테이터스가 FLCD 인터페이스(2)로 전달된다. 이어서 처리를 종료하고 흐름이 이전 루틴으로 리턴한다.
단계(S440)에서 하위 4 비트가 6이고 총 8 비트가 (06)h라고 판정된 경우에는 수신된 코맨드가 코맨드에 속하는 스테이터스 요청 코맨드이므로, 제89도에 도시한 처리가 실행된다. 단계(S550)에서는 FLCD(3)가 코맨드 홀드 상태인지가 조사된다. 단계(S550)에서 예(YES)이면, 흐름은 단계(S551)로 진행하여 홀드된 코맨드를 스테이터스로 세팅한다. 이어서, 단계(S552)에서는 세트된 스테이터스가 FLCD 인터페이스(2)로 전달된다. 이어서 처리를 종료하고, 흐름이 이전 루틴으로 리턴한다.
다른 한편으로, 단계(S550)에서 아니오(NO)이면, 흐름이 단계(S553)로 진행하여 에러 스테이터스를 세트하고, 그리고 흐름이 단계(S552)로 진행한다. 단계(S552)에서는 세트된 에러 스테이터스가 FLCD 인터페이스(2)로 전달된다. 이어서 흐름이 이전 루틴으로 리턴된다.
단계(S440)에서 하위 4 비트가 8이고 총 8 비트가 (08)h라고 판정되고, 단계(S440)에서 하위 4 비트가 8이고 총 8 비트가 (09)h라고 판정된 경우에는, 수신된 코맨드는 FLCD 인터페이스(2)측에 의해 FLCD(3)의 메모리의 상위 및 하위 4 비트의 내용을 판독하기 위한 코맨드이다. 이 코맨드는 상위 4 비트가 8 내지 d인 상술한 경우에서와 같이 디버깅을 위한 것이다.
단계(S440)에서 하위 4 비트가 8이고 총 8 비트가 (08)h라고 판정된 경우에는 수신된 코맨드가 FLCD(3)의 메모리의 상위 4 비트의 내용을 판독하기 위한 코맨드이므로, 제90도에 도시된 처리를 실행한다. 단계(S555)에서는 메모리의 지정된 실제 어드레스 공간이 판독가능한 상태로 설정되었는지가 조사된다. 이 코맨드는 데이터 기입 어드레스가 세트 HH/MH/ML/LL 어드레스 코맨드(후술함)로 세트된 후에 실행되어야 함으로, 단계(S555)에서의 조사 동작은 선행 어드레스 세트 시에 수신된 제69도에 도시된 어드레스 공간(1001) 내의 속성 테이블 지정 정보에 의해 지정된 속성 테이블의 기입가능 또는 불가능 상태를 나타내는 스테이터스 비트를 조사함으로써 달성된다.
지정된 실제 어드레스 공간이 기입가능한 상태이면 흐름은 단계(S556)로 진행하며, 세트된 실제 어드레스 공간 상에 데이터를 로드(load)한다. 단계(S557)에서는 상위 4 비트가 스테이터스로 세트된다. 단계(S558)에서는 세트된 스테이터스가 FLCD 인터페이스(2)로 전달된다. 이어서 이러한 처리를 종료하고 흐름은 이전 루틴으로 리턴한다.
다른 한편으로, 단계(S555)에서 속성을 조사한 결과, 지정된 실제 어드레스 공간이 기입가능한 상태가 아닌 것으로 판단된 경우 흐름은 단계(S559)로 진행하여 기입불가능한 상태를 선택한다. 단계(S558)에서는 선택된 스테이터스가 FLCD 인터페이스(2)로 전달된다. 이어서 이러한 처리를 종료하고 흐름은 이전의 루틴으로 루틴한다.
단계(S440)에서 하위 4 비트가 8이고 총 8 비트가 (09)h라고 판정된 경우에는, 수신된 코맨드가 FLCD(3)의 메모리의 하위 4 비트의 내용을 판독하기 위한 코맨드이므로, 제91도에 도시된 처리가 실행된다. 단계(S560)에서는 메모리의 지정된 실제 어드레스 공간이 판독가능한 상태로 세트되었는지가 조사된다. 이 코맨드는 데이터 기입 어드레스가 세트 HH/MH/ML/LL 어드레스 코맨드(후술함)로 세트된 후에 실행되어야 함으로, 단계(S560)에서의 조사 동작은 선행 어드레스 세트 시에 수신된 제69도에 도시된 어드레스 공간(1001) 내의 속성 테이블 지정 정보에 의해 지정된 속성 테이블의 기입가능 또는 불가능 상태를 나타내는 스테이터스 비트를 조사함으로써 달성된다.
지정된 실제 어드레스 공간이 기입가능한 상태이면 흐름은 단계(S561)로 진행하며, 세트된 실제 어드레스 공간 상에 데이터를 로드(load)한다. 단계(S562)에서는 하위 4 비트가 스테이터스로 세트된다. 그 후에, 단계(S563)에서는 세트된 스테이터스가 FLCD 인터페이스(2)로 전달된다. 이러한 처리를 종료하고 흐름은 이전 루틴으로 리턴한다.
다른 한편으로, 단계(S560)에서 속성을 조사한 결과, 지정된 실제 어드레스 공간이 기입가능한 상태가 아닌 것으로 판단된 경우 흐름은 단계(S564)로 진행하여 기입불가능한 상태를 선택한다. 단계(S563)에서는 선택된 스테이터스가 FLCD 인터페이스(2)로 전달된다. 이어서 이러한 처리를 종료하고 흐름은 이전의 루틴으로 루틴한다.
단계(S440)에서 하위 4 비트가 a이고, 총 8 비트가 (oa)h라고 판단된 경우에 수신된 코맨드가 어텐션 상태를 클리어링하기 위한 코맨드이므로, 제92도에 도시한 처리가 실행된다. 단계(S565)에서는 FLCD(3)가 어텐션 상태에 있는지가 조사된다. 단계(S565)에서 예(YES)인 경우는 흐름이 단계(S566)로 진행한다. 단계(S566)에서는 어텐션 상태가 클리어되고 어텐션 종료 스테이터스가 세트된다. 이어서, 단계(S567)에서는 세트된 어텐션 종료 스테이터스가 FLCD 인터페이스(2)로 전달된다. 이어서 처리를 종료하고 흐름이 이전의 루틴으로 리턴된다.
다른 한편으로, 단계(S565)에서 FLCD(3)이 어텐션 상태에 있지 않은 것으로 판정된 경우에는 흐름이 단계(S568)로 진행하여 FLCD(3)가 어텐션 상태에 있지 않음을 나타내는 에러 종료 스테이터스를 세트하고, 세트된 스테이터스가 단계(S567)의 FLCD 인터페이스로 전달된다. 이어서 흐름이 이전 루틴으로 리턴된다.
단계(S440)에서 하위 4 비트가 b이고 총 8 비트가 (0b)h라고 판정된 경우에는 수신된 코맨드가 FLCD 콘트라스트 향상 송신 요구 코맨드이므로, 제93도에 도시된 처리가 실행된다. 단계(S570)에서는 FLCD(3)의 GE(그레이 코드)를 바이너리 코드로 변환한다. 이러한 변환 처리에 대해서는 상술하였다. 단계(S571)에서는 바이너리 정보로 변환된 콘트라스트 향상값이 스테이터스로 세트된다. 이어서, 단계(S572)에서는 세트된 스테이터스가 FLCD(2)로 전달된다. 이어서, 처리를 종료하고, 흐름은 이전 루틴으로 리턴한다.
단계(S440)에서 하위 4 비트가 c이고 총 8 비트가 (oc)h라고 판정된 경우에는 수신된 코맨드가 FLCD의 멀티 구동 모드(스캔 모드)의 취득 요구 코맨드이므로 제94도에 도시된 처리를 실행한다. 단계(S575)에서는 FLCD(3)의 스캔 모드를 나타내는 다-치(Multi-Value)가 스테이터스로 세트된다. 이어서, 단계(S576)에서 세트된 스테이터스가 FLCD 인터페이스(2)로 전달된다. 이어서 처리를 종료하고 흐름이 이전 루틴으로 리턴한다.
단계(S440)에서 하위 4 비트가 상술한 코드 이외의 경우(즉, 7h, odh, oe, ofh)라고 판정된 경우에는 제95도에 도시된 처리가 실행된다. 단계(S580)에서는 정의 외(undefined) 코맨드를 나타내는 에러 종료 스테이터스가 세트된다. 이어서 단계(S581)에서 세트된 에러 종료 스테이터스가 FLCD 인터페이스(2)로 전달된다. 이어서 처리를 종료하고 흐름이 이전 루틴으로 리턴한다.
이하, 제96도를 참조하여 상술한 FLCD 인터페이스의 송신 처리에 대하여 설명한다.
단계(S561)에서는 송신용 하드웨어 버퍼로서 기능하는 SCI 버퍼가 비어있는지(empty)가 조사된다. 단계(S561)에서 아니오(NO)인 경우 흐름이 단계(S660)로 진행하여 송신 버퍼를 설치하고 제68도에 도시된 우선 순위가 높은 레벨의 다음 위치를 찾는다. 단계(S661)에서는 삽입 위치에 데이터를 세트한다. 단계(S662)에서는 SCI 버퍼의 버퍼 포인터(버프 포인터)가 갱신되고, 흐름이 이전 루틴으로 리턴된다.
한편, SCI 버퍼가 비어있는 경우에는 흐름이 단계(S652)로 진행하여 송신 정보가 제68도에 도시된 우선 순위 등급의 레벨 3과 동일한 또는 낮은 우선 순위를 갖고 있는지가 조사된다. 단계(S652)에서 아니오(NO)인 경우는 흐름이 단계(S653)로 진행하여 FLCD가 어텐션 상태에 있는지가 조사된다. 단계(S653)에서 예(YES)인 경우, 흐름이 단계(S660)로 진행하고, 그렇지 않으면 단계(S654)로 진행한다.
한편, 송신 정보가 레벨 3과 동일하거나 혹은 그 이하의 우선 순위를 갖는 경우 흐름이 단계(S654)로 진행한다. 단계(S654)에서는 SCI 버퍼가 비어있는지 조사된다. 단계(S654)에서 아니오(NO)이면 흐름이 단계(S660)로 진행한다.
한편, 단계(S654)에서 예(YES)인 경우, 흐름이 단계(S655)로 진행하고, 시스템 콘트롤러(160)는 SCI 버퍼의 버퍼 포인터(버프 포인터)로 송신이 지정되어 있는 데이터를 FLCD 인터페이스(2)로 송신한다. 이어서, 단계(S656)에서 현재의 홀드 상태를 갱신하기 위한 처리(홀드 상태를 클리어링하기 위한 처리)가 실행되고, 단계(S657)에서 송신 버퍼가 갱신된다. 단계(S658)에서는 SCI 버퍼의 버퍼 포인터(버프 포인터)가 갱신되고 흐름이 이전의 루틴으로 리턴된다.
이하, 제97도의 플로우 챠트를 참조하여 상술한 처리에서의 단계(S656)에서의 홀드 상태 갱신 처리에 대하여 설명한다.
먼저, 단계(S600)에서, 홀드된 클리어 코드에 따라 다음 루틴 중 하나를 선택하여 선택된 루틴의 처리를 실행한다. 즉, 클리어 코드가 0이면 단계(S601)에서 처리가 필요치 않은 것으로 판단하므로 흐름은 직접 이전 루틴으로 리턴한다.
한편, 클리어 코드가 2이면, 어텐션 비트를 클리어링하는 것을 표시함으로 흐름은 단계(S605)에서 단계(S606)까지 진행하고, 송신된 상태/어텐션의 holdstat를 나타내는 홀드 상태의 어텐션 비트를 클리어한다. 이어서 처리를 종료하고 흐름은 이전 루틴으로 리턴한다.
클리어 코드가 3이면, 이는 어텐션의 홀딩을 표시하는 것으로, 흐름은 단계(S610)에서 단계(S611)까지 진행하고, 송신된 어텐션 화상이 송신된 어테 화상을 나타내는 sendedatten으로 세트된다. 이어서, 단계(S612)에서는 송신된 스테이터스/어텐션의 홀드 상태를 나타내는 holdstat의 어텐션 비트를 세트한다. 이어서, 이 처리를 종료하고 흐름이 이전 루틴으로 리턴된다.
또한, 클리어 코드가 4이면, 이는 스테이터스의 클리어링을 나타내므로, 흐름은 단계(S615)에서 단계(S616)까지 진행하고, 송신된 스테이터스/어텐션의 홀드 상태를 나타내는 holdstat의 스테이터스 비트를 클리어한다. 이어서 이 처리를 종료하고 흐름이 이전 루틴으로 리턴한다.
클리어 코드가 5이면, 이는 스테이터스의 홀딩을 나타내므로, 흐름은 단계(S620)에서 단계(S621)까지 진행하고, 송신된 스테이터스 화상이 송신된 스테이터스 화상을 나타내는 sendedatatus로 세트된다. 이어서, 단계(S622)에서는, 송신된 스테이터스/어텐션의 홀드 상태를 나타내는 holdstat의 스테이터스 비트가 세트된다. 이어서 이 처리를 종료하고 흐름이 이전 루틴으로 리턴한다.
또한, 클리어 코드가 상술한 값 이외의 값이면, 이것은 에러이므로 흐름이 단계(S625)에서 단계(S626)까지 진행하고, 흐름이 에러인 것으로 어떤 처리 없이 이전의 루틴으로 리턴한다.
상술한 바와 같이, 본 실시예에 따르면, 정보 처리 시스템(혹은 장치)에서는, 정보의 시각적 표현 기능을 실현하기 위한 수단으로서의 CRT와 비교하여 매우 얇은 프로파일을 갖는 강유전성 액정 셀을 사용한 표시 장치(FLCD)가 표시된 내용을 기억하는 특성을 갖고 있으므로, FLCD는 호스트측과 서로의 상태를 확인하는 등의 인텔리전스 기능을 갖고 있고, 시스템의 전원 투입 및 전원 비투입시에 표시된 내용이 보기 흉하지 않도록 호스트측 상태에 관계없이 자동적으로 최적 상태로 조정될 수 있다. 아울러, FLCD는 종래의 표시 장치와 비교하여 위화감 없이 사용될 수 있고, 사용자는 LED의 표시 모드가 표시 장치의 상태에 대응하여 변화됨으로 표시 장치 측의 상태를 용이하게 인식할 수 있다. 이러한 이유로 사용자는 적절한 조치를 취할 수 있다.
FLCD의 표시 속도가 그 온도에 따라 미묘하게 변함으로(온도가 높으면 속도가 빨라진다), 이에 따라 데이터 전송 주기도 변화됨으로 표시 화상 품질이 향상된다.
또한, FLCD로의 표시 화상 데이터의 전송 이외의 통신이 시리얼 전송에 의해 달성됨으로 FLCD로의 표시 화상 데이터의 고속 데이터 전송 속도가 보장되고 표시 화상 품질의 열화가 방지될 수 있다.
본 실시예에서는, 2개의 인터페이스, 즉 화상 데이터를 전송하는데 전용으로 사용되는 버스(310)와, 코맨드 및 어텐션 교환용 시리얼 통신 라인(311)이 FLCD 인터페이스(2)와 FLCD(3) 사이에 설치되어 있다. 그러나, 실제로, 이들 인터페이스들은 하나의 케이블에 들어있으므로, FLCD 인터페이스(2) 및 FLCD(3)는 하나의 케이블을 통해 접속되어 있어서, 사용자는 마치 데이터가 하나의 인터페이스를 통해 교환된 것처럼 느끼므로 배선 라인의 접속시의 혼동을 방지한다. 이 케이블이 접속되어 있지 않은 경우에도, 사용자는 이 상태를 용이하게 인식할 수 있다. 또, 호스트측으로부터 표시 장치로의 표시 데이터의 공급이 중단된 경우에도 표시 내용의 열화를 방지할 수 있다.
이 실시예에 따르면, FLCD(3)의 ROM(161) 및 RAM(162)의 내용이 FLCD 인터페이스(2)측에서 실제로 액세스될 수 있으므로 모든 상황에 대처할 수 있다. 또한, 이 경우에는, 액세스될 메모리의 어드레스 전체를 보내는 대신에 속성 테이블이 사용되므로 화상 표시 정보의 송신에 영향을 주지 않고 어드레스 송신의 양을 크게 감축할 수 있다. 이러한 이유로 시리얼 통신을 통해 이러한 어드레스 데이터를 만족스럽게 보낼 수 있다. 또, 판독 및 기입가능 영역이 속성 테이블에 의해 용이하고 신뢰성 있게 지정될 수 있고, 메모리 공간이 용이하게 세트될 수 있다.
또한, 이러한 액세스가능한 메모리 공간은 제한되어 있지 않고, FLCD 인터페이스(2)(호스트 1)측이 표시 장치의 제어 시퀀스를 상세하게 인식할 수 있다. 예를 들면, 이러한 메모리 액세스 기능이 제작 공정에서 사용될 때, 표시 장치의 제어 상태가 정밀하게 분석될 수 있고 모든 상태가 추출될 수 있다.
또, 속성 테이블에 있는 적어도 하나의 워드가 호스트측에 의해 재기입될 수 있으므로, 메모리 전체가 자유롭게 액세스될 수 있고, 표시 장치의 디버깅이 효과적으로 수행될 수 있다.
아울러, 어드레스가 정상적으로 세트되는지를 표시하는 정보가 액세스에 앞서 FLCD(3)로부터 FLCD 인터페이스(2)로 공급되기 때문에 FLCD 인터페이스(2)가 어드레스 세팅 에러로 인한 잘못된 어드레스 위치에서 데이터를 판독하는 것이 방지될 수 있다.
본 발명은 복수의 기기로 구성된 시스템 혹은 하나의 기기로 이루어진 장치에도 적용될 수 있다. 또, 본 발명은 프로그램을 시스템 혹은 장치에 공급함으로써 달성되는 경우에도 적용될 수 있음은 말할 필요도 없다.
본 발명의 목적은 또한 상술한 실시예의 기능을 실현할 수 있는 소프트웨어 프로그램 코드를 기록하는 기억 매체를 시스템 또는 장치에 공급하고 시스템 혹은 장치의 컴퓨터(혹은 CPU, MPU 등)에 의해 기억 매체에 기억된 프로그램 코드를 판독 및 실행함으로써 달성된다.
이 경우에, 기억 매체로부터 판독된 프로그램 코드 자체는 상술한 실시예의 기능을 실현하면, 프로그램 코드를 기억하는 기억 매체는 본 발명을 구성한다.
프로그램 코드를 공급하는 기억 매체로서, 예를 들면 플로피 디스크, 하드 디스크, 광학 디스크, 자기 광학 디스크, CD-ROM, CD-R, 자기 테이프, 불휘발성 메모리 카드, ROM 등이 사용될 수 있다.
상술한 실시예의 기능은 컴퓨터에 의해 판독된 프로그램 코드를 실행하고, 프로그램 코드의 명령에 따라 컴휴터에서 실행되는 OS에 의해 실행되는 일부 또는 전체의 실제 처리 동작에 의해 실현될 수 있다.
또한, 상술한 실시예의 기능은 컴퓨터에 삽입되거나 혹은 접속되어 기억 매체로부터 판독된 프로그램 코드를 수신하는 기능 확장 보드 또는 기능 확장 유닛에 배열된 CPU 등에 의해 실행되는 일부 또는 전체의 실제 처리 동작에 의해 실현될 수 있다.
상술한 바와 같이, 본 발명에 따르면, 표시 정보 전송용으로서 고속 응답 속도를 갖도록 하는데 요구되는 통신 매체와 다른 통신 매체가 마련되고 제어 및 설치와 관련하여 장점이 있는 시리얼 통신 방식을 적용함으로써 화상 데이터의 통신에 영향을 주지 않고 다양한 형태의 표시 장치 제어를 달성할 수 있다.
또 다른 발명에 따라, 표시 장치 상에 표시된 화상을 확인함과 동시에 표시 화상의 표시 명세를 변경할 수 있는 표시 시스템 및 이 시스템을 위한 표시 제어 방법이 제공되므로, 화상 표시 정보를 수신하여 이것을 화면에 표시하는 표시 장치가 화상 정보의 화상 처리 명세를 세트할 수 있다.
또 다른 본 발명에 따르면, 표시 장치가 복수의 동작 모드를 갖고 있는 경우에도 현재의 표시 동작 상태를 신뢰성 있고 신속하게 시각적으로 확인 가능한 표시 장치 및 이를 위한 제어 방법이 제공된다.
본 발명의 정신 및 영역을 벗어남이 없이 여러 가지 변형 실시예가 가능하며, 본 발명은 첨부된 특허 청구 범위에 한정된 것을 제외하고는 특정 실시예에 제한되지 않음을 이해해야 한다.

Claims (54)

  1. 디스플레이 정보 공급 장치로부터 수신된 디스플레이 정보의 소정의 이미지 프로세싱을 실시하여 디스플레이 이미지 데이터를 발생하여 발생된 이미지 데이터를 표시하는 디스플레이 장치로 상기 디스플레이 이미지 데이터를 출력하는 디스플레이 제어 유닛을 구비하고, 상기 디스플레이 장치는 디스플레이 화면 상에 상기 디스플레이 제어 유닛의 디스플레이 제어에 따라 수신된 디스플레이 이미지 데이터를 시각적으로 표시하도록 구성한 디스플레이 시스템에 있어서, 상기 디스플레이 제어 유닛 및 상기 디스플레이 장치는 디스플레이 이미지 데이터를 전송하는 제1 통신 매체와, 상기 디스플레이 제어 유닛과 상기 디스플레이 장치 사이에 다수의 제어 데이터를 전송하는 제2 통신 매체를 통해 접속되어 있고, 상기 디스플레이 제어 유닛은, 상기 제2 통신 매체를 사용한 시리얼 통신을 통해 상기 디스플레이 장치에 다수의 제어 데이터를 송출하는 제1 통신 수단과, 상기 디스플레이 정보 공급 장치로부터의 디스플레이 정보를 상기 제1 통신 수단에 의해 송출된 제어 데이터에 따라 상기 디스플레이 장치로 어드레스된 디스플레이 이미지 데이터로 변환하여 변환된 디스플레이 이미지 데이터를 상기 제1 통신 매체를 통해 상기 디스플레이 장치로 송신하는 송신 수단을 구비하며, 상기 디스플레이 장치는, 상기 제1 통신 수단과의 다수의 제어 데이터를 상기 제2 통신 매체를 통해 통신하는 제2 통신 수단과, 상기 제1 통신 매체를 통해 송출된 디스플레이 이미지 데이터를 수신하는 수신 수단과, 상기 수신 수단에 의해 수신된 디스플레이 이미지 데이터를 디스플레이 화면 상에 표시하는 디스플레이 수단을 구비하는 것을 특징으로 하는 디스플레이 시스템.
  2. 제1항에 있어서, 상기 디스플레이 장치는 화상의 디스플레이 상태를 홀딩하는 기능을 갖고 있는 것을 특징으로 하는 디스플레이 시스템.
  3. 제2항에 있어서, 상기 디스플레이 장치는 강유전성 액정 디스플레이 장치를 포함하는 것을 특징으로 하는 디스플레이 시스템.
  4. 제3항에 있어서, 상기 디스플레이 장치는 백라이트를 포함하며, 상기 백라이트에 의해 출광되어 상기 강유전성 액정 디스플레이 장치를 통해 투과된 광을 사용하여 정보를 표시하는 것을 특징으로 하는 디스플레이 시스템.
  5. 제1항에 있어서, 상기 디스플레이 제어 유닛이 상기 디스플레이 장치의 전원 투입 시에 액티브 상태에 있지 않은 때에는 상기 디스플레이 장치가 상기 디스플레이 제어 유닛이 액티브 상태로 세트될 때까지 대기하는 동안 상기 제2 통신 수단을 통해 그의 디스플레이 동작 상태를 상기 디스플레이 제어 유닛으로 송출하는 것을 특징으로 하는 디스플레이 시스템.
  6. 제4항에 있어서, 상기 디스플레이 장치는 적어도 상기 백라이트를 턴 온시켜 화상을 표시하는 디스플레이 동작 모드와, 상기 백라이트가 턴 오프되는 절전 동작 모드로 동작할 수 있으며, 상기 디스플레이 제어 유닛은 상기 디스플레이 장치의 동작 모드를 나타내는 정보를 상기 제1 통신 수단을 통해 수신할 수 있는 것을 특징으로 하는 디스플레이 시스템.
  7. 제1항에 있어서, 상기 디스플레이 장치는 루미넨스 세팅 유닛(luminance setting unit)을 포함하며 상기 디스플레이 제어 유닛은 상기 루미넨스 세팅 유닛의 세팅 상태를 인세팅(insetting)하는 정보를 상기 제1 통신 수단을 통해 수신할 수 있는 것을 특징으로 하는 디스플레이 시스템.
  8. 제1항에 있어서, 상기 디스플레이 장치는 그 재원의 동작 상태를 진단하는 자기 진단 수단을 포함하며, 상기 디스플레이 제어 유닛은 상기 디스플레이 장치의 상기 자기 진단 수단을 상기 제1 통신 수단을 통해 작동시킬 수 있는 것을 특징으로 하는 디스플레이 시스템.
  9. 제1항에 있어서, 상기 디스플레이 장치는 자기 진단 수단을 포함하며, 상기 디스플레이 제어 유닛은 상기 디스플레이 장치의 상기 자기 진단 수단을 상기 제1 통신 수단을 통하여 작동시킬 수 있는 것을 특징으로 하는 디스플레이 시스템.
  10. 제9항에 있어서, 상기 디스플레이 장치는 상기 자기 진단 수단의 자기 진단 결과를 상기 제2 통신 수단을 통해 상기 디스플레이 제어 유닛으로 송출할 수 있는 것을 특징으로 하는 디스플레이 시스템.
  11. 제1항에 있어서, 상기 디스플레이 장치는 그 동작에 필요한 메모리를 포함하며, 상기 디스플레이 제어 수단은 상기 디스플레이 장치의 상기 메모리의 내용을 상기 제1 통신 수단을 통해 판독할 수 있는 것을 특징으로 하는 디스플레이 시스템.
  12. 디스플레이 정보 공급 장치로부터 수신된 디스플레이 정보의 소정의 이미지 프로세싱을 실시하여 디스플레이 이미지 데이터를 발생하여 발생된 이미지 데이터를 표시하는 디스플레이 장치로 상기 디스플레이 이미지 데이터를 출력하는 디스플레이 제어 유닛을 구비하고, 상기 디스플레이 장치는 디스플레이 화면 상에 상기 디스플레이 제어 유닛의 디스플레이 제어에 따라 수신된 디스플레이 이미지 데이터를 시각적으로 표시하며, 상기 디스플레이 제어 유닛 및 상기 디스플레이 장치는 디스플레이 이미지 데이터를 전송하는 제1 통신 매체와, 상기 디스플레이 제어 유닛과 상기 디스플레이 장치 사이에 다수의 제어 테이터를 전송하는 제2 통신 매체를 통해 접속되어 있는 디스플레이 시스템의 디스플레이 제어 방법에 있어서, 상기 디스플레이 제어 유닛은 상기 제2 통신 매체를 사용한 시리얼 통신을 통해 다수의 제어 데이터를 송출함으로써 상기 디스플레이 장치를 제어하고, 상기 디스플레이 정보 공급 장치로부터의 디스플레이 정보를 상기 디스플레이 장치로 어드레스된 디스플레이 이미지 데이터로 변환하며 변환된 디스플레이 이미지 데이터를 상기 제1 통신 매체를 통해 상기 디스플레이 장치로 송신하며, 상기 디스플레이 장치는 상기 디스플레이 화면 상에 수신된 디스플레이 이미지를 표시하는 것을 특징으로 하는 디스플레이 시스템의 디스플레이 제어 방법.
  13. 제12항에 있어서, 상기 디스플레이 장치는 화상의 디스플레이 상태를 홀딩하는 기능을 가진 강유전성 액정 디스플레이 장치를 포함하는 것을 특징으로 하는 디스플레이 시스템의 디스플레이 제어 방법.
  14. 제13항에 있어서, 상기 디스플레이 장치는 백라이트를 포함하며, 상기 백라이트에 의해 출광되어 상기 강유전성 액정 디스플레이 장치를 통해 투과된 광을 사용하여 정보를 표시하는 것을 특징으로 하는 디스플레이 시스템의 디스플레이 제어 방법.
  15. 제12항에 있어서, 상기 디스플레이 제어 유닛이 상기 디스플레이 장치의 전원 투입 시에 액티브 상태에 있지 않은 때에는 상기 디스플레이 장치가 상기 디스플레이 제어 유닛이 액티브 상태로 세트될 때까지 대기하는 동안 상기 제2 통신 수단을 통해 그의 디스플레이 동작 상태를 상기 디스플레이 제어 유닛으로 송출하는 것을 특징으로 하는 디스플레이 시스템의 디스플레이 제어 방법.
  16. 제14항에 있어서, 상기 디스플레이 장치는 적어도 상기 백라이트를 턴 온시켜 화상을 표시하는 디스플레이 동작 모드와, 상기 백라이트가 턴 오프되는 절전 동작 모드로 동작할 수 있으며, 상기 디스플레이 제어 유닛은 상기 디스플레이 장치의 동작 모드를 나타내는 정보를 상기 제1 통신 수단을 통해 수신할 수 있는 것을 특징으로 하는 디스플레이 시스템의 디스플레이 제어 방법.
  17. 제12항에 있어서, 상기 디스플레이 장치는 루미넨스 세팅 유닛(luminance setting unit)을 포함하며 상기 디스플레이 제어 유닛은 상기 루미넨스 세팅 유닛의 세팅 상태를 인세팅(insetting)하는 정보를 상기 제1 통신 수단을 통해 수신할 수 있는 것을 특징으로 하는 디스플레이 시스템의 디스플레이 제어 방법.
  18. 제12항에 있어서, 상기 디스플레이 장치는 그 재원의 동작 상태를 진단하는 자기 진단 수단을 포함하며, 상기 디스플레이 제어 유닛은 상기 디스플레이 장치의 상기 자기 진단 수단을 상기 제1 통신 수단을 통해 작동시킬 수 있는 것을 특징으로 하는 디스플레이 시스템의 디스플레이 제어 방법.
  19. 제12항에 있어서, 상기 디스플레이 장치는 자기 진단 수단을 포함하며, 상기 디스플레이 제어 유닛은 상기 디스플레이 장치의 상기 자기 진단 수단을 상기 제1 통신 수단을 통하여 작동시킬 수 있는 것을 특징으로 하는 디스플레이 시스템의 디스플레이 제어 방법.
  20. 제19항에 있어서, 상기 디스플레이 장치는 상기 자기 진단 수단의 자기 진단 결과를 상기 제2 통신 수단을 통해 상기 디스플레이 제어 유닛으로 송출할 수 있는 것을 특징으로 하는 디스플레이 시스템의 디스플레이 제어 방법.
  21. 제12항에 있어서, 상기 디스플레이 장치는 자체 동작에 필요한 메모리를 포함하며, 상기 디스플레이 제어 수단은 상기 디스플레이 장치의 상기 메모리의 내용을 판독할 수 있는 것을 특징으로 하는 디스플레이 시스템의 디스플레이 제어 방법.
  22. 디스플레이 정보를 공급하는 디스플레이 정보 공급 장치에 접속되고, 상기 디스플레이 정보 공급 장치로부터의 디스플레이 정보를 수신하며, 상기 디스플레이 정보의 소정의 이미지 프로세싱을 실시하고, 디스플레이 이미지 정보를 출력하는 디스플레이 제어 장치와, 상기 디스플레이 제어 장치로부터 공급된 디스플레이 이미지 정보를 표시하는 디스플레이 장치로 구성된 디스플레이 시스템에 있어서, 상기 디스플레이 장치는, 상기 디스플레이 제어 장치와의 통신을 하기 위한 제1 통신 수단, 상기 제1 통신 수단을 통해 상기 디스플레이 제어 장치로부터 수신된 디스플레이 이미지 정보를 화면에 표시하기 위한 디스플레이 수단, 상기 디스플레이 수단의 디스플레이 조건을 세팅하는 세팅 스위치, 상기 디스플레이 장치의 온도를 검출하기 위한 온도 검출 수단, 및 상기 세팅 스위치의 세팅 상태 및 상기 온도 검출 수단에 의해 검출된 온도의 데이타를 상기 제1 통신 수단을 통해 상기 디스플레이 제어 장치로 송신하기 위한 송신 수단을 포함하며, 상기 디스플레이 제어 장치는, 상기 디스플레이 정보 공급 장치로부터 디스플레이 정보를 수신하는 제1 수신 수단, 상기 디스플레이 장치와의 통신을 하기 위한 제2 통신 수단, 상기 제2 통신 수단을 통해 상기 디스플레이 장치의 온도의 데이타 및 상기 세팅 스위치의 세팅 상태를 수신하는 제2 수신 수단, 및 상기 제2 수신 수단에 의해 수신된 온도의 데이타 및 세팅 상태 양쪽 모두에 따라 상기 디스플레이 정보 공급 수단으로부터 공급된 디스플레이 정보의 이미지 프로세싱을 실시하여 디스플레이 이미지 정보를 발생하는 화상 발생 수단을 포함하며, 상기 디스플레이 제어 장치의 이미지 프로세싱은 상기 디스플레이 장치의 온도 및 상기 세팅 스위치에 의해 제어될 수 있는 것을 특징으로 하는 디스플레이 시스템.
  23. 제22항에 있어서, 상기 디스플레이 장치는 화상의 디스플레이 상태를 홀딩하는 기능을 갖고 있는 것을 특징으로 하는 디스플레이 시스템.
  24. 제23항에 있어서, 상기 디스플레이 장치는 강유전성 액정 디스플레이 패널을 포함하는 것을 특징으로 하는 디스플레이 시스템.
  25. 제22항에 있어서, 상기 디스플레이 장치와 상기 디스플레이 제어 장치 간의 상기 세팅 스위치의 세팅 상태 및 온도의 데이터의 통신은 시리얼 통신에 의해 달성되는 것을 특징으로 하는 디스플레이 시스템.
  26. 제22항에 있어서, 상기 디스플레이 제어 장치의 상기 화상 발생 수단은 상기 디스플레이 정보 공급 수단으로부터 공급된 디스플레이 정보가 다치(multi-value) 화상 정보일 때 디스플레이 정보의 디-감마 처리를 행하는 디-감마 수단과, 상기 디-감마 수단으로부터 출력된 정보에 대하여 바이너리 하프톤(halftone) 처리를 행하는 바이너리 하프톤 처리 수단을 포함하며, 상기 디-감마 수단 및 상기 바이너리 하프톤 처리 수단을 사용하여 다-계조 디스플레이 동작이 가능한 디스플레이 이미지 정보를 발생하는 것을 특징으로 하는 디스플레이 시스템.
  27. 제26항에 있어서, 상기 디스플레이 제어 장치의 상기 화상 발생 수단의 상기 디-감마 수단은 복수의 디-감마 테이블을 포함하며, 상기 디스플레이 수단 상에 표시되는 화상의 콘트라스트를 보정하기 위해, 상기 디스플레이 장치로부터 공급된 세팅 스위치의 세팅 상태에 대응하여 복수의 디-감마 테이블 중 하나를 선택하여 선택된 디-감마 테이블을 상기 바이너리 하프톤 처리 수단으로 출력하는 것을 특징으로 하는 디스플레이 시스템.
  28. 제27항에 있어서, 상기 디스플레이 제어 장치의 상기 화상 발생 수단은 다치 디스플레이 정보에 대하여 선택된 디-감마 테이블을 기초로 하여 영역 계조 방법에 따른 바이너리 하프톤 처리를 행하는 것을 특징으로 하는 디스플레이 시스템.
  29. 제22항에 있어서, 상기 디스플레이 장치의 상기 세팅 스위치는 복수의 스위치 회로를 포함하고, 상기 송신 수단은 상기 복수의 스위치 회로의 세팅 상태에 따라 코드 데이터를 발생하며 발생된 코드 데이터를 상기 디스플레이 제어 장치로 송신하는 것을 특징으로 하는 디스플레이 시스템.
  30. 제29항에 있어서, 상기 디스플레이 장치의 상기 세팅 스위치의 세팅 상태는 상기 세팅 스위치의 세팅 회로 패턴에 대응하는 코드 정보 포맷으로 송신되는 것을 특징으로 하는 디스플레이 시스템.
  31. 디스플레이 정보를 공급하는 디스플레이 정보 공급 장치에 접속되어 있고, 상기 디스플레이 정보 공급 장치로부터 디스플레이 정보를 수신하고, 디스플레이 정보의 소정의 이미지 프로세싱을 행하며, 디스플레이 이미지 정보를 출력하는 디스플레이 제어 장치와, 상기 디스플레이 제어 장치로부터 공급된 디스플레이 이미지 정보를 표시하는 디스플레이 장치로 구성된 디스플레이 시스템의 디스플레이 제어 방법에 있어서, 상기 디스플레이 장치는 디스플레이 수단의 디스플레이 조건을 세팅하는 세팅 스위치 및 상기 디스플레이 장치의 온도를 검출하는 온도 검출 수단을 포함하고, 상기 세팅 스위치의 세팅 상태 및 상기 온도 검울 수단에 의해 검출된 온도의 데이타는 상기 디스플레이 제어 장치로 송신되며, 상기 디스플레이 제어 장치는 수신된 상기 디스플레이 장치의 온도의 데이타 및 상기 세팅 스위치의 세팅 상태에 따라 상기 디스플레이 정보 공급 장치로부터 공급된 디스플레이 정보의 이미지 프로세싱을 행하여 디스플레이 이미지 정보를 발생하며, 상기 디스플레이 제어 장치의 이미지 프로세싱이 상기 디스플레이 장치의 온도 및 상기 세팅 스위치에 의해 제어될 수 있게 되어 있는 것을 특징으로 하는 디스플레이 시스템의 디스플레이 제어 방법.
  32. 제31항에 있어서, 상기 디스플레이 장치는 화상의 디스플레이 상태를 홀딩하는 기능을 가진 강유전성 액정 디스플레이 패널을 포함하는 것을 특징으로 하는 디스플레이 시스템의 디스플레이 제어 방법.
  33. 제31항에 있어서, 상기 디스플레이 제어 장치는 상기 디스플레이 정보 공급 장치로부터 공급된 디스플레이 정보가 다치 화상 정보일 때 디스플레이 정보의 디-감마 처리를 행하고, 다-계조 디스플레이 동작이 가능한 디스플레이 이미지 정보를 발생시키기 위해 상기 디-감마 처리된 정보의 바이너리 하프톤 처리를 행하는 것을 특징으로 하는 디스플레이 시스템의 디스플레이 제어 방법.
  34. 제33항에 있어서, 상기 디스플레이 제어 장치는 복수의 디-감마 테이블을 포함하며, 상기 디스플레이 장치 상에 표시되는 화상의 콘트라스트를 보정하기 위해, 상기 디스플레이 장치로부터 공급된 상기 세팅 스위치의 세팅 상태에 대응하여 상기 복수의 디-감마 테이블 중 하나를 선택하여 바이너리 하프톤 처리를 행하는 것을 특징으로 하는 디스플레이 시스템의 디스플레이 제어 방법.
  35. 디스플레이 이미지 정보를 출력하기 위해 디스플레이 제어 장치로부터 공급된 디스플레이 이미지 정보를 표시하는 디스플레이 장치에 있어서, 상기 디스플레이 제어 장치와의 통신을 행하기 위한 제1 통신 수단, 상기 제1 통신 수단을 통해 상기 디스플레이 제어 장치로부터 수신된 디스플레이 이미지 정보를 화면 상에 표시하는 디스플레이 수단, 상기 디스플레이 수단의 디스플레이 조건을 세팅하는 세팅 스위치, 상기 디스플레이 장치의 온도를 검출하는 온도 검출 수단, 및 상기 세팅 스위치의 세팅 상태 및 상기 디스플레이 장치의 온도의 데이타를 상기 제1 통신 수단을 통해 상기 디스플레이 제어 장치로 송신하는 송신 수단을 구비하며, 상기 디스플레이 제어 장치의 이미지 프로세싱이 상기 디스플레이 장치의 온도 및 상기 세팅 스위치 양쪽 모두에 의해 제어될 수 있는 것을 특징으로 하는 디스플레이 장치.
  36. 제35항에 있어서, 상기 디스플레이 수단은 화상의 디스플레이 상태를 홀딩하는 기능을 갖는 것을 특징으로 하는 디스플레이 장치.
  37. 제36항에 있어서, 상기 디스플레이 장치는 강유전성 액정 디스플레이 패널을 포함하는 것을 특징으로 하는 디스플레이 장치.
  38. 제35항에 있어서, 상기 세팅 스위치의 세팅 상태의 통신은 시리얼 통신에 의해 달성되는 것을 특징으로 하는 디스플레이 장치.
  39. 제35항에 있어서, 상기 디스플레이 장치의 세팅 스위치는 복수의 스위치 회로를 포함하며, 상기 송신 수단은 상기 복수의 스위치 회로의 세팅 상태에 따라 코드 데이터를 발생하여 발생된 코드 데이터를 상기 디스플레이 제어 장치로 송신하는 것을 특징으로 하는 디스플레이 장치.
  40. 제39항에 있어서, 상기 디스플레이 장치의 상기 세팅 스위치의 세팅 상태는 상기 세팅 스위치의 세팅 회로 패턴에 대응하는 코드 정보의 포맷으로 송신되는 것을 특징으로 하는 디스플레이 장치.
  41. 수신된 디스플레이 데이터에 따라 디스플레이 동작을 행하는 디스플레이 장치와, 호스트 디스플레이 정보 공급 장치로부터 디스플레이 정보를 수신하여 상기 디스플레이 정보의 소정의 이미지 프로세싱을 실시하여 디스플레이 이미지 데이터를 발생시켜 발생된 디스플레이 이미지 데이터를 디스플레이를 가진 상기 디스플레이 장치로 공급하는 디스플레이 제어 장치를 포함하는 디스플레이 시스템에 있어서, 상기 디스플레이 장치 및 상기 디스플레이 제어 장치를, 디스플레이 이미지 데이터를 전송하는 고속의 제1 버스와 상기 디스플레이 장치와 상기 디스플레이 제어 장치 사이에서 정보 통신을 행하는 제2 버스를 통해 접속하는 접속 수단을 포함하며, 상기 디스플레이 제어 장치는, 상기 디스플레이 정보 공급 장치로부터 공급된 디스플레이 정보에 따라서 발생된 디스플레이 이미지 데이터를 상기 디스플레이 장치로 출력하는 제1 전송 수단, 및 상기 제2 버스를 통해 정보 통신을 행하여 상기 디스플레이 제어 장치로부터의 명령에 따른 명령 정보를 상기 제2 버스를 통해 상기 디스플레이 장치로 출력하는 제2 전송 수단을 포함하며, 상기 디스플레이 장치는, 상기 제2 버스를 통해 전송된 명령 정보에 따라 디스플레이 모드를 실행하는 디스플레이 모드 실행 수단, 및 상기 디스플레이 모드 실행 수단에 의해 실행된 디스플레이 모드에 따라 상기 제1 버스를 통해 전송된 디스플레이 이미지 데이터를 표시하기 위해 상기 디스플레이를 구동시키는 구동 수단을 포함하는 것을 특징으로 하는 디스플레이 시스템.
  42. 제41항에 있어서, 상기 제1 전송 수단은 라인 유닛별로 디스플레이 이미지 데이터를 전송하는 것을 특징으로 하는 디스플레이 시스템.
  43. 제42항에 있어서, 상기 디스플레이 모드는, 일 라인으로 수신된 디스플레이 이미지 데이터를 일 라인의 디스플레이 이미지 데이터로서 표시하는 제1 모드와, 일 라인으로 수신된 디스플레이 이미지 데이터를 복수의 라인의 디스플레이 이미지 데이터로서 표시하는 제2 모드를 포함하는 것을 특징으로 하는 디스플레이 시스템.
  44. 제41항에 있어서, 상기 디스플레이는 화상의 디스플레이 상태를 홀딩하는 특성을 갖는 것을 특징으로 하는 디스플레이 시스템.
  45. 제44항에 있어서, 상기 디스플레이는 백라이트를 포함하며, 상기 디스플레이 모드는, 상기 백라이트를 구동시켜 수신된 디스플레이 이미지 데이터를 순차적으로 표시하는 정상 모드, 상기 백라이트를 구동시켜 표시된 화상을 정지 상태로 연속적으로 표시하는 스태틱 모드, 및 상기 백라이트가 비구동 상태로 세트되어 있는 동안 수신된 디스플레이 이미지 데이터의 디스플레이 동작을 중단시키는 슬립 모드를 포함하는 것을 특징으로 하는 디스플레이 시스템.
  46. 수신된 디스플레이 데이터에 따라 디스플레이 동작을 행하는 디스플레이 장치와, 호스트 디스플레이 정보 공급 장치로부터 디스플레이 정보를 수신하여 상기 디스플레이 정보의 소정의 이미지 프로세싱을 수행하여 디스플레이 이미지 데이터를 발생시켜 발생된 디스플레이 이미지 데이터를 디스플레이를 가진 상기 디스플레이 장치로 공급하는 디스플레이 제어 장치를 포함하는 디스플레이 시스템에 있어서, 상기 디스플레이 장치 및 상기 디스플레이 제어 장치를, 디스플레이 이미지 데이터를 전송하는 고속의 제1 버스와, 상기 디스플레이 장치와 상기 디스플레이 제어 장치 사이에서 정보 통신을 행하는 제2 버스를 통해 접속하는 접속 수단을 포함하며, 상기 디스플레이 장치는, 디스플레이 상태를 조정하는 조정 수단, 상기 조정 수단의 조정 내용을 상기 제2 버스를 통해 상기 디스플레이 제어 장치에 고지하는 고지 수단, 및 상기 제1 버스를 통해 전송된 디스플레이 이미지 데이터를 표시하기 위해 상기 디스플레이를 구동시키는 구동 수단을 포함하고, 상기 디스플레이 제어 장치는, 상기 제2 버스를 통해 고지된 내용에 따라 상기 디스플레이 정보 공급 장치로부터 공급된 디스플레이 정보를 처리하여 디스플레이 이미지 데이터를 발생하고, 발생된 디스플레이 이미지 데이터를 상기 제1 버스를 통해 상기 디스플레이 장치로 출력하는 전송 수단을 포함하는 것을 특징으로 하는 디스플레이 시스템.
  47. 제46항에 있어서, 상기 전송 수단은 라인들의 유닛들 별로 디스플레이 이미지 데이터를 전송하는 것을 특징으로 하는 디스플레이 시스템.
  48. 제46항에 있어서, 상기 조정 수단은 색 조정 스위치를 포함하는 것을 특징으로 하는 디스플레이 시스템.
  49. 제22항에 있어서, 상기 온도 검출 수단에 의해 온도를 검출하는 시간 간격은 상기 세팅 스위치에 의해 세팅되는 조건을 검출하는 시간 간격과 상이한 것을 특징으로 하는 디스플레이 시스템.
  50. 제49항에 있어서, 상기 온도 검출 수단에 의해 온도를 검출하는 시간 간격은 상기 세팅 스위치에 의해 세팅되는 조건을 검출하는 시간 간격보다 긴 것을 특징으로 하는 디스플레이 시스템.
  51. 제31항에 있어서, 상기 온도 검출 수단에 의해 온도를 검출하는 시간 간격은 상기 세팅 스위치에 의해 세팅되는 조건을 검출하는 시간 간격과 상이한 것을 특징으로 하는 디스플레이 제어 방법.
  52. 제51항에 있어서, 상기 온도 검출 수단에 의해 온도를 검출하는 시간 간격은 상기 세팅 스위치에 의해 세팅되는 조건을 검출하는 시간 간격보다 긴 것을 특징으로 하는 디스플레이 제어 방법.
  53. 제35항에 있어서, 상기 온도 검출 수단에 의해 온도를 검출하는 시간 간격은 상기 세팅 스위치에 의해 세팅되는 조건을 검출하는 시간 간격과 상이한 것을 특징으로 하는 디스플레이 장치.
  54. 제53항에 있어서, 상기 온도 검출 수단에 의해 온도를 검출하는 시간 간격은 상기 세팅 스위치에 의해 세팅되는 조건을 검출하는 시간 간격보다 긴 것을 특징으로 하는 디스플레이 장치.
KR1019960019529A 1995-06-02 1996-06-01 디스플레이 장치, 디스플레이 시스템, 및 디스플레이 시스템을 위한 디스플레이 제어 방법 KR100256190B1 (ko)

Applications Claiming Priority (6)

Application Number Priority Date Filing Date Title
JP95-136649 1995-06-02
JP95-136647 1995-06-02
JP13664795A JP3673555B2 (ja) 1995-06-02 1995-06-02 表示装置、表示システム及び表示システムの表示制御方法
JP95-136648 1995-06-02
JP13664995A JP3618824B2 (ja) 1995-06-02 1995-06-02 表示装置及び表示装置の表示制御方法
JP7136648A JPH08331488A (ja) 1995-06-02 1995-06-02 表示システム及び表示システムにおける表示制御方法

Publications (1)

Publication Number Publication Date
KR100256190B1 true KR100256190B1 (ko) 2000-05-15

Family

ID=27317310

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019960019529A KR100256190B1 (ko) 1995-06-02 1996-06-01 디스플레이 장치, 디스플레이 시스템, 및 디스플레이 시스템을 위한 디스플레이 제어 방법

Country Status (3)

Country Link
US (1) US6188378B1 (ko)
EP (3) EP1717794A3 (ko)
KR (1) KR100256190B1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7202458B2 (en) 2003-10-28 2007-04-10 Samsung Electronics Co., Ltd. Display and control method thereof
WO2022055005A1 (ko) * 2020-09-14 2022-03-17 엘지전자 주식회사 지연동기처리 장치 및 이를 구비하는 신호처리장치

Families Citing this family (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6373497B1 (en) * 1999-05-14 2002-04-16 Zight Corporation Time sequential lookup table arrangement for a display
DE69740083D1 (de) * 1997-06-05 2011-02-03 Thomson Multimedia Sa Flüssigkristallanzeige für Direktbetrachtung mit automatischer Farbeinstellung
US6414664B1 (en) 1997-11-13 2002-07-02 Honeywell Inc. Method of and apparatus for controlling contrast of liquid crystal displays while receiving large dynamic range video
US20030214498A1 (en) * 1998-04-30 2003-11-20 David Gothard High resolution computer operated digital display system
US6384736B1 (en) * 1998-04-30 2002-05-07 Dave Gothard Remote control electronic display system
US6825828B2 (en) 2001-02-23 2004-11-30 General Digital Corporation Backlit LCD monitor
JP4011320B2 (ja) * 2001-10-01 2007-11-21 株式会社半導体エネルギー研究所 表示装置及びそれを用いた電子機器
EP1494202A4 (en) * 2002-03-27 2008-11-12 Sanyo Electric Co DISPLAY, MOBILE TERMINAL AND METHOD FOR CONTROLLING LUMINANCE IN A MOBILE TERMINAL
US7395447B2 (en) * 2002-09-16 2008-07-01 Silicon Labs Cp, Inc. Precision oscillator for an asynchronous transmission system
EP1418568B1 (en) * 2002-11-07 2007-01-10 Dialog Semiconductor GmbH Method and system for saving power in row driver circuits for monochrome liquid crystal displays
US7812812B2 (en) * 2003-03-25 2010-10-12 Canon Kabushiki Kaisha Driving method of display apparatus
KR100714427B1 (ko) * 2005-10-12 2007-05-07 삼성전자주식회사 디스플레이장치 및 그 제어방법
US20070103412A1 (en) * 2005-11-09 2007-05-10 Pao-Yun Tang Liquid crystal display having a voltage divider with a thermistor
WO2007095127A1 (en) * 2006-02-10 2007-08-23 Qualcomm Mems Technologies, Inc. Method and system for updating of displays showing deterministic content
JPWO2008038358A1 (ja) * 2006-09-28 2010-01-28 富士通株式会社 表示素子および表示素子の画像書き換え方法、並びに表示素子を用いた電子ペーパーおよび電子端末
JP5049101B2 (ja) * 2006-12-21 2012-10-17 株式会社ジャパンディスプレイイースト 液晶表示装置
JP5495510B2 (ja) 2007-06-19 2014-05-21 キヤノン株式会社 表示装置及びそれを用いた電子機器
JP2009014836A (ja) * 2007-07-02 2009-01-22 Canon Inc アクティブマトリクス型表示装置及びその駆動方法
WO2009025387A1 (en) * 2007-08-21 2009-02-26 Canon Kabushiki Kaisha Display apparatus and drive method thereof
JP2009080272A (ja) * 2007-09-26 2009-04-16 Canon Inc アクティブマトリクス型表示装置
JP2009109641A (ja) * 2007-10-29 2009-05-21 Canon Inc 駆動回路、及びアクティブマトリクス型表示装置
WO2010044308A1 (ja) * 2008-10-14 2010-04-22 シャープ株式会社 画像表示用発光装置、表示装置、及びテレビ受信装置
JP5284198B2 (ja) * 2009-06-30 2013-09-11 キヤノン株式会社 表示装置およびその駆動方法
JP2011013415A (ja) * 2009-07-01 2011-01-20 Canon Inc アクティブマトリックス型表示装置
JP2011028135A (ja) * 2009-07-29 2011-02-10 Canon Inc 表示装置及びその駆動方法
JP2012003060A (ja) 2010-06-17 2012-01-05 Canon Inc 画像表示装置とその保持部材及び画像表示システム
JP6124573B2 (ja) 2011-12-20 2017-05-10 キヤノン株式会社 表示装置
KR101519317B1 (ko) * 2015-03-27 2015-05-18 한양대학교 산학협력단 온도센서 및 그 제조방법
CN106611581A (zh) * 2015-10-22 2017-05-03 小米科技有限责任公司 内容显示方法及装置
CN105572932A (zh) * 2016-02-23 2016-05-11 武汉华星光电技术有限公司 液晶显示器和电子设备
CN112992028A (zh) * 2021-03-05 2021-06-18 海信视像科技股份有限公司 一种显示设备及消除屏幕显示水波纹的控制方法
JP2022184573A (ja) 2021-06-01 2022-12-13 キヤノン株式会社 発光装置及びその制御方法、表示装置、光電変換装置、電子機器
JP2023022709A (ja) 2021-08-03 2023-02-15 キヤノン株式会社 発光装置、その制御方法、光電変換装置、電子機器、照明装置及び移動体
CN116913220B (zh) * 2023-07-14 2024-05-03 北京显芯科技有限公司 数据传输方法、背光控制器和显示设备

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6027557B2 (ja) * 1980-08-22 1985-06-29 松下電器産業株式会社 表示装置
FR2517067A1 (fr) * 1981-11-25 1983-05-27 Renault Vehicules Ind Dispositif de commande, de securite et de diagnostic, pour circuit electrique de vehicule
EP0211308B1 (en) * 1985-07-22 1993-03-17 Sharp Kabushiki Kaisha Data processing machine
JPS6276357A (ja) 1985-09-27 1987-04-08 Matsushita Electric Ind Co Ltd 固体撮像装置
WO1988004095A1 (en) 1986-11-25 1988-06-02 Movielink Pty Ltd Control system for use with video cassette recorders
JP2579933B2 (ja) 1987-03-31 1997-02-12 キヤノン株式会社 表示制御装置
US4780755A (en) 1987-10-26 1988-10-25 Tektronix, Inc. Frame buffer self-test
US5298892A (en) 1988-07-21 1994-03-29 Proxima Corporation Stacked display panel construction and method of making same
AU617006B2 (en) 1988-09-29 1991-11-14 Canon Kabushiki Kaisha Data processing system and apparatus
EP0404182B1 (en) 1989-06-23 1996-04-10 Kabushiki Kaisha Toshiba Personal computer for setting, in setup operation, normal/reverse display, external device, and automatic display off
US5293494A (en) * 1989-06-23 1994-03-08 Kabushiki Kaisha Toshiba Personal computer for setting, in a software setup operation normal/reverse display, connection of an external device, and an automatic display off function
EP0456923B1 (en) 1990-05-14 1994-10-26 International Business Machines Corporation Display system
EP0487742B1 (en) 1990-06-18 1998-09-02 Seiko Epson Corporation Flat displaying device and device for driving displaying elements
US5329289A (en) 1991-04-26 1994-07-12 Sharp Kabushiki Kaisha Data processor with rotatable display
EP0525786B1 (en) * 1991-08-02 1997-10-01 Canon Kabushiki Kaisha Display control apparatus
DE69227165T2 (de) 1991-08-02 1999-04-29 Canon K.K., Tokio/Tokyo Anzeigesteuergerät
JPH0575672A (ja) * 1991-09-14 1993-03-26 Hitachi Software Eng Co Ltd 通信状態表示方式
GB2260844A (en) * 1991-09-20 1993-04-28 Sony Corp Book type display apparatus
JPH05233088A (ja) 1992-02-21 1993-09-10 Nec Corp 消費電力低減状態の表示装置
US5262759A (en) 1992-07-27 1993-11-16 Cordata Incorporated Removable computer display interface
DE69322580T2 (de) 1992-09-04 1999-06-17 Canon K.K., Tokio/Tokyo Verfahren und Einrichtung zur Steuerung einer Anzeige
US5613135A (en) * 1992-09-17 1997-03-18 Kabushiki Kaisha Toshiba Portable computer having dedicated register group and peripheral controller bus between system bus and peripheral controller
SG83114A1 (en) * 1992-09-29 2001-09-18 Nanao Corp Crt display unit and power supply control method therefor
EP0608053B1 (en) * 1993-01-11 1999-12-01 Canon Kabushiki Kaisha Colour display system
JPH06233131A (ja) 1993-01-29 1994-08-19 Fuji Film Micro Device Kk ディジタル画像のガンマ補正
KR950012373A (ko) 1993-10-15 1995-05-16 배순훈 동작 모드 표시 출력 제어방법
JP2902290B2 (ja) 1994-01-11 1999-06-07 キヤノン株式会社 表示制御システム
US5880702A (en) 1994-10-20 1999-03-09 Canon Kabushiki Kaisha Display control apparatus and method

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7202458B2 (en) 2003-10-28 2007-04-10 Samsung Electronics Co., Ltd. Display and control method thereof
WO2022055005A1 (ko) * 2020-09-14 2022-03-17 엘지전자 주식회사 지연동기처리 장치 및 이를 구비하는 신호처리장치
US12111682B2 (en) 2020-09-14 2024-10-08 Lg Electronics Inc. Delay synchronization processing device and signal processing device including same

Also Published As

Publication number Publication date
US6188378B1 (en) 2001-02-13
EP1722354A1 (en) 2006-11-15
EP1717794A2 (en) 2006-11-02
EP0745969A3 (en) 1998-08-05
EP1717794A3 (en) 2006-11-08
EP0745969A2 (en) 1996-12-04

Similar Documents

Publication Publication Date Title
KR100256190B1 (ko) 디스플레이 장치, 디스플레이 시스템, 및 디스플레이 시스템을 위한 디스플레이 제어 방법
KR100229379B1 (ko) 디스플레이 장치, 디스플레이 시스템 및 디스플레이 제어방법
KR100258422B1 (ko) 표시 장치 및 방법(Display Apparatus and Method)
US6714172B2 (en) Display control system and its control method, switching device, connection device, peripheral device, peripheral device system, and their control method, and computer readable memory
JP2868650B2 (ja) 表示装置
EP0708433B1 (en) Display control apparatus and method
JP3286529B2 (ja) 表示装置
EP0525786B1 (en) Display control apparatus
EP0530005B1 (en) Display apparatus
JP3618824B2 (ja) 表示装置及び表示装置の表示制御方法
JP3793214B2 (ja) 表示装置及びその制御方法
EP0592801B1 (en) Display control apparatus and method therefor
JP3673555B2 (ja) 表示装置、表示システム及び表示システムの表示制御方法
JP2001306038A (ja) 液晶表示装置およびそれを用いた携帯機器
JPH08331488A (ja) 表示システム及び表示システムにおける表示制御方法
JP3214871B2 (ja) 表示制御装置および方法
JP3740170B2 (ja) 表示制御装置および方法
JP3745252B2 (ja) 表示制御装置および方法
JPH0535196A (ja) 表示制御装置
JP2000221947A (ja) 表示制御システム、表示制御方法及び記憶媒体
KR20050035608A (ko) 표시 시스템과, 이의 구동 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment
J201 Request for trial against refusal decision
B701 Decision to grant
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130123

Year of fee payment: 14

FPAY Annual fee payment

Payment date: 20140127

Year of fee payment: 15

LAPS Lapse due to unpaid annual fee