KR100254751B1 - Cdma 수신기의 수신 타이밍 검출 회로 및 검출 방법 - Google Patents

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Abstract

CDMA 수신기의 수신 타이밍 검출 회로는 디지탈 수신 신호(S)를 얻기 위한 A/D 변환기(101), 선정된 지연 이내에 주기적으로 디지탈 수신 신호(S)와 공지된 신호 시리즈 사이의 상호 상관(cross-correlation)을 얻기 위한 상관기(102), A/D 변환기(101)의 샘플링 주파수보다 높은 주파수에서 상관기(102)로부터 출력된 신호(R)를 재샘플링하기 위한 보간 필터(103), 재샘플링된 상호 상관 신호 전력(P)을 얻기 위한 전력 계산부(104), 다수의 사이클 동안에 상호 상관 신호 전력(P)을 평균화하기 위한 평균화부(105), 및 평균화된 상호 상관 신호 전력(P)의 피크(Popt)를 얻어서 최적 수신 타이밍(τopt)을 결정하기 위한 피크 검출부(106)를 포함한다.

Description

ＣＤＭＡ 수신기의 수신 타이밍 검출 회로 및 검출 방법
본 발명은 이동 통신 시스템의 송신기/수신기에 관한 것으로, 특히 직접 확산 코드 분할 다중 억세스(DS-CDMA) 시스템을 이용하는 이동 전화/핸드폰 시스템에 관한 것이며, 더욱 구체적으로 기지국에서 사용된 수신기의 수신 타이밍 검출 회로에 관한 것이다.
다수의 이동 통신 시스템들 중에서, 코드 분할 다중 억세스(CDMA) 방법을 사용하는 북아메리카 표준 시스템(TIA IS95)이 디지탈 자동 전화/핸드폰 시스템(셀룰러 시스템)으로서 널리 공지되어 있다. "2중-모드 광대역 확산 스펙트럼 셀룰러 시스템 PN-3421의 이동국-기지국 호환성 표준(Mobile Station - Base Station Compatibility Standard for Dual-Mode Wideband Spread Spectrum Cellular System PN-3421)"이란 명칭의 표준 명세서 TIA/EIA/IS (INTERIM STANDARD)는 TIA(Telecommunication Industry Assocition)에 의해 1994년 5월 발행되었다. 상기 명세서는 이동국의 요구된 동작에 대해 95-A의 제6장에서 설명하고 있으며, 기지국의 요구된 동작에 대해 제7장에서 설명하고 있다. 이 표준 명세서는 주로 변조 방법, 신호 포맷 등을 구체적으로 설명함으로써 무선 인터페이스를 표준화하고자 한다. 그러나, 정확한 수신 방법에 대해서는 상세하게 설명되어 있지 않다.
기지국에서 이동국으로의 다운링크(downlink) 채널에 있어서, 변조된 데이타가 없는 공통 파일롯 채널(PLCH)은 다수의 사용자의 데이타 변조 트래픽 채널(TCH) 이외에도 비교적 높은 전력을 사용하여 전송된다. 이동국은 파일롯 채널을 사용하여 최적 수신 타이밍을 결정할 수 있다. 그러므로, 낮은 Eb/No(Hz당 잡음 전력 대 비트당 신호 전력의 비) 조건하에서의 수신 타이밍의 결정은 비교적 중요하지 않은 문제로 간주된다. 높은 전력을 사용하여 파일롯 채널을 전송하기 위해, 데이타가 실제로 전송되는 트래픽 채널의 수는 감소되어야 한다. 이것은 기지국 당 사용자의 수를 저하시킨다.
이동국에서 기지국으로의 IS-95-A의 업링크(uplink) 채널은 64진의 직교 코드를 사용하는 4배 직접 확산과 변조의 결합과 같은 변조 방법을 이용하고, 게다가 공통 파일롯 채널이 없다. 64진 직교 코드를 사용하면 BPSK, QPSK 등에 비해 심볼 당 전력을 높일 수 있으며, 코히어런트 검출의 사용에도 불구하고 코히어런트 검출에 수반된 열화를 방지할 수 있다. 그러나, 이것은 수신 방법이 복잡해진다.
IS-95-A의 주요 아이템은 다음과 같다.
칩 속도 : 1.22288 Mcps
비트 속도 : 9.6 kbps
직접 확산의 확산 속도 : 128배
칩 속도는 비교적 느리고, 칩 사이클은 전달 지연의 순시적인 가변 진폭의 사이클보다 비교적 더 길다. 그러므로, 수신 특성은 수신 타이밍 검출 회로의 불충분한 특성의 영향을 거의 받지 않는다. 그러나, 비트 속도 및 칩 속도는 음성 데이타뿐만 아니라 높은 속도의 데이타 통신을 실행하기 위해 5배 내지 10배 이상 가속되어야 한다. 이 문제점은 결코 IS-95-A에 의해 해결되지 않는다.
종래의 수신 타이밍 검출 방법(칩 동기화)은 1995년 4월에 발행된 앤드류 제이. 비터비(Andrew J. Viterbi) 저의 "확산 스펙트럼 통신의 원리(Principle of Spread Spectrum Communication)"란 명칭의 논문 제3장 30-66쪽에 기술되어 있다. 의사 랜덤 코드와 같은 확산 코드로 확산되어 있는 신호는 2가지 단계에서, 즉 초기 탐색(searching) 동기와 트랙킹(tracking) 동기에서 획득된다.
초기 탐색 동기 방법에 있어서, 일련의 연속적인 탐색은 상기 논문의 제3장 4부에 기술된 바와 같이 상관 전력이 주어진 임계치를 초과할 때까지 수신 타이밍을 1/2 칩 간격만큼 슬라이딩(sliding)함으로써 실행된다.
"얼리-레이트(early-late) 게이트" 또는 "지연 록 루프(DLL)"라고 칭해지는 트랙킹 동기 방법에 있어서, 타이밍은 차가 0이 되도록 하기 위해 수신 지연 시간을 △t만큼 빠른 타이밍에서 상관 전력을 얻고 수신 지연 시간을 △t만큼 늦은 타이밍에서 상관 전력을 얻음으로써 미세하게 조정된다.
JP-A 34794/1992호 공보에는 상술된 초기 탐색 동기 및 트랙킹 동기 방법이 향상된 방법이 개시되어 있는데, 회로가 공유되고, 다중 전달 경로를 트랙킹하는 기능이 추가된다. 이 방법의 기본 동작은 상술된 참고문헌의 기본 동작과 동일하고, IS-95-A의 과업을 해결하지 못한다.
코드 분할 다중 억세스(CDMA) 방법은 다중 경로 전달을 사용하는 경로 다이버시티(레이크(RAKE)), 셀 경계부 주위로 다수의 기지국을 접속시키는 매크로 다이버시티(소프트 핸드 오프(soft hand off)) , 높은 인코딩 이득을 나타내는 에러 정정 코드, 전송 전력 제어 등과 같은 기술을 사용함으로써 매우 낮은 Eb/No 조건 하에서 요구된 질을 만족시키는 통신을 실현한다.
CDMA 방법은 수신용 칩 타이밍의 정밀한 동기화를 필요로 한다. 다이버시티 가지 수(경로 수)가 증가하면, 정확한 경로 타이밍은 경로 당 매우 낮은 Eb/No 조건 하에서 검출되어야 한다.
상관 타이밍을 슬라이딩하여 상관 전력이 최대가 될 때의 타이밍을 검출함으로써 상관값을 얻기 위한 종래의 방법에 있어서, 특히 잡음 전력이 신호 전력보다 높을 때, 잡음으로 인하여 피크 검출이 자주 실패로 끝난다. 이것은 종래 기술의 첫번째 문제점이다.
심볼 당 상관 전력은 신호 전력과 잡음 전력을 가산함으로써 얻어진다. 상관값 전력이 다수의 심볼에 걸쳐 평균화될 때, 측정된 상관 값의 분산은 감소된다. 그러나, 원래의 상관 피크는 올바른 피크를 검출하기에는 너무나 작다. 이것이 첫번째 이유이다.
종래의 방법에 있어서, 수신 신호는 지연이 서로 다른 상관값을 계산하기 위해 사용되고 있는 신호와 항상 일치하는 것은 아니다. 수신 레벨이 페이딩(fading)으로 인해 상당한 정도로 변한 경우에, 슬라이딩 상관 값의 피크는 올바른 지연 프로파일의 피크와 항상 일치하는 것은 아니다. 이것이 두번째 이유이다.
지연 프로파일의 피크를 정확하게 얻기 위해, 종래의 방법은 다량의 상관 연산을 필요로 한다. 이것이 해결되어야 하는 두번째 문제점이다.
종래의 방법은 상관 값의 전력을 얻고, 또한 얻어진 전력의 평균 값을 얻는다. 전력을 얻기 위한 프로세스가 제곱 연산(비선형 연산)을 포함하므로, 지연 프로파일의 보간이 없다고 고려한다면 선형성은 더 이상 유지되지 않는다. 그러므로, 상관값은 지연 시간을 변경시킴으로써 의도된 정확도로 계산되어야 한다.
세번째 문제점으로서, 종래의 방법은 대형 하드웨어를 필요로 한다.
더욱 구체적으로, 2가지 유형의 형태, 즉 초기 탐색 동기화 회로(탐색 회로) 및 트랙킹 동기화 회로(예를 들어, 지연 록 루프: DLL)는 초기 타이밍 획득, 동기화를 놓진 후의 2차 동기화 획득, 섀도윙(shadowing) 등으로 인한 전달 상태의 변화를 극복하기위해 요구되므로, 하드웨어가 확장된다.
본 발명의 목적은 코드 분할 다중 억세스(CDMA) 방법을 사용하는 이동 통신 시스템의 CDMA 수신기의 수신 타이밍 검출 회로를 제공하기 위한 것으로, 낮은 Eb/No 환경 조건 하에서 높은 정확도로 지연 프로파일을 얻을 수 있게 하고 최소한의 계산량을 요구하므로, CDMA 수신기의 수신 질이 향상되고 전력 소모가 줄어든다.
본 발명은 직접 확산 코드 분할 다중 억세스 방법을 사용하는 이동 통신 시스템에 사용된 CDMA 수신기의 수신 타이밍 검출 회로를 제공하는데, 이 회로는 선정된 지연 이내에 주기적으로 수신 신호와 공지된 신호 시리즈 사이의 상호 상관을 얻어서 상기 얻어진 상호 상관을 나타내는 상호 상관 신호를 출력하기 위한 상관 수단, 상기 상호 상관 신호의 샘플링 주파수보다 더 높은 주파수에서 상기 상호 상관 신호를 재샘플링하여 상기 재샘플링된 상호 상관 신호를 출력하기 위한 보간 필터, 상기 재샘플링된 상호 상관 신호의 전력을 계산하기 위한 계산 수단, 다수의 사이클 동안 상기 상호 상관 신호의 계산된 전력을 평균화하기 위한 평균화 수단, 및 상기 상호 상관 신호의 평균화된 전력의 피크를 검출하여 상기 피크가 수신 타이밍으로서 검출될 때의 타이밍을 결정하기 위한 피크 검출 수단을 포함한다.
본 발명은 상호 상관 전력 내에 포함된 잡음 성분의 전력을 감소시키기 위해 다수의 심볼을 사용하는 공지된 신호 시리즈와 수신 신호 사이에서 상호 상관을 얻는다.
상호 상관은 송신/수신 신호의 주파수 대역폭으로부터 선택된 최소한의 수의 샘플링 주파수에서 얻어진다. 얻어진 상호 상관 값은 상호 상관 전력, 즉 지연 프로파일의 피크가 원하는 지연 정확도로 검출되도록 보간 필터를 통해 보간된다. 그러므로, 상호 상관을 얻기 위해 요구된 연산량은 감소될 수 있다. 본 발명은 모든 상호 상관 값을 계산하는 데에 동일한 수신 신호를 사용하기 때문에, 상관값은 결코 페이딩으로 인한 수신 레벨의 변화에 따라 변화되지 않는다.
본 발명의 상기 및 그밖의 다른 목적, 특징 및 장점에 대해서는 첨부된 도면을 참조한 다음 설명으로부터 더욱 명백해질 것이다.
도 1은 본 발명의 제1 실시예의 CDMA 수신기의 수신 타이밍 검출 회로의 블럭도.
도 2는 수신 신호로서 도 1에 도시된 CDMA 수신기의 수신 타이밍 검출 회로에 의해 수신된 송신 신호와 확산 코드의 각각의 포맷을 나타내는 타이밍 차트.
도 3a 내지 3c는 도 1에 도시된 CDMA 수신기의 수신 타이밍 검출 회로의 보간 필터의 동작을 나타내는 타이밍 차트.
도 4는 도 1에 도시된 CDMA 수신기의 수신 타이밍 검출 회로의 상관기의 예를 도시한 블럭도.
도 5는 도 1에 도시된 CDMA 수신기의 수신 타이밍 검출 회로의 상관기의 다른 예를 도시한 블럭도.
도 6은 도 1에 도시된 CDMA 수신기의 수신 타이밍 검출 회로의 상관기의 또 다른 예를 도시한 블럭도.
도 7은 도 1에 도시된 CDMA 수신기의 수신 타이밍 검출 회로의 상관기의 또 다른 예를 도시한 블럭도.
도 8은 도 7에 도시된 상관기의 동작을 나타내는 타이밍 차트.
도 9는 본 발명의 제2 실시예의 CDMA 수신기의 수신 타이밍 검출 회로의 블럭도.
도 10은 도 1에 도시된 수신 타이밍 검출 회로를 포함하는 CDMA 수신기의 블럭도.
도 11은 도 10에 도시된 CDMA 수신기에 의해 실행된 것과 동일한 기능을 실현하는 다른 형태의 CDMA 수신기의 블럭도.
〈도면의 주요 부분에 대한 부호의 설명〉
101 : A/D 변환기
102, 305, 402, 502 : 상관기
103 : 보간 필터
104 : 전력 계산부
105 : 평균화부
106 : 피크 검출부
107 : 전력 계산부
108 : 비교부
201 : 정합 필터
202 : 타임 윈도우부
301, 401, 501 : 제1 메모리
302, 403 : 복조부
303 : 가산기
306, 404 : 코히어런트 가산기부
405, 503 : 타이밍 제어부
406, 505 : 제2 메모리
504 : 확산부
본 발명의 실시예에 대해 도면을 참조하여 설명하겠다.
도 1은 본 발명의 제1 실시예의 CDMA 수신기의 수신 타이밍 검출 회로를 도시한 블럭도이다.
도 1을 참조하면, CDMA 수신기의 수신 타이밍 검출 회로는 수신 신호를 디지탈 수신 신호(S)로 변환하는 A/D 변환기(101), 선정된 지연 이내(지연 기간 이내)에 주기적으로 디지탈 수신 신호(S)와 공지된 신호 시리즈 사이에서 상호 상관을 얻기 위한 상관기(102), A/D 변환기(101)의 샘플링 주파수보다 높은 주파수에서 상관기(102)의 출력 신호(R)를 재샘플링하기 위한 보간 필터(103), 보간 필터(103)에서 재샘플링된 상호 상관 신호 전력(P)을 얻기 위한 전력 계산부(104), 다수의 사이클 동안 상호 상관 신호 전력(P)을 평균화하기 위한 평균화부(105), 및 평균화부(105)에 의해 평균화된 상호 상관 신호 전력(P)의 피크(Popt)를 얻어서 최적 수신 타이밍(τopt)을 결정하기 위한 피크 검출부(106)를 포함한다.
대역으로부터 누전되는 전력을 감소시키는 송신/수신 신호는 10 내지 50% 범위에 속하는 롤 오프(roll off) 팩터를 나타내는 상승 여현(raised cosine) 필터로 대역 제한된다. 이 경우에, 송신/수신 신호의 주파수 대역폭은 칩 속도의 1.1 내지 1.5배 이상으로 유지된다. 복소 기저대역 신호로 변환된 무선 대역 신호를 디지탈화할 때, A/D 변환기(101)의 샘플링 주파수는 최소한 칩속도의 2배가 되어야 한다. 복소 기저 대역 신호의 동상 성분(I 성분) 및 직교 성분(Q 성분)은 각각 디지탈 수신 신호(S)를 얻기 위해 A/D 변환된다. 이렇게 얻어진 디지탈 수신 신호(S)는 실수부로서의 동상 성분 및 허수부로서의 직교 성분을 포함하는 복소수로 표현된다. 칩 속도보다 4배 높은 샘플링 주파수에서 I/F 신호로 A/D 변환을 통해 얻어진 디지탈 수신 신호(S)는 또한 동등한 값을 갖는다.
본 발명의 가장 효과적인 특징으로서 샘플링 주파수는 데이타 복조부에 의해 공유된 최소 주파수이다. 따라서, 소정의 더 높은 주파수가 샘플링에 사용될 수 있다. 또한, 아날로그 회로를 통해 상관이 얻어져서 상관기(102)의 출력 신호가 상술된 샘플링 주파수에서 A/D 변환될 수 있다.
도 2는 수신 신호로서 도 1의 CDMA 수신기에 의해 수신된 송신 신호와 확산 코드의 각각의 포맷을 나타내는 타이밍 차트이다.
도 1 및 도 2를 참조하면, 송신 신호는 1 슬롯에 대등한 L 심볼을 갖는다. 파일롯 심볼(PL : 공지된 코드)로서의 Np 심볼은 각 슬롯의 헤드에 삽입된다. 확산 속도(심볼 당 확산 코드의 칩 수)는 M으로 언급된다.
상관기(102)는 다음 식을 사용하여 n번째 슬롯에서 상호 상관 값(Rn(τ))을 얻는다.
n번째 슬롯에서의 공지된 슬롯 신호 시리즈가 Pn(i)이고, 공지된 신호 길이 N = Np x M 칩이며, 샘플링 주파수가 수신 신호에 사용된 칩 속도의 2배이고, 상호 상관을 얻기 위한 기간(지연 범위)(Tw)가 τmin 내지 τmax라고 하면, 다음 식이 성립된다.
Rn(τ) = Σi=0∼N-1S(2·L·M·n+2·i+τ) x conj(Pn(i))
여기에서 conj( )는 복소 켤레(conjugate)를 나타낸다.
상관을 얻기 위해 사용된 지연 범위 Tw = τmin - τmax는 후술되는 바와 같이 결정될 수 있다. 기지국과 이동국 사이에서의 통신을 위한 셀룰러 시스템에 있어서, 특별히 이동국은 기본적으로, 기지국으로부터의 다운링크 신호와 동기된 업스트림 신호를 복귀시키도록 되어 있다. 따라서, 수신 타이밍은 기지국의 수신기로 쉽게 예측할 수 있다. 수신 타이밍의 분산은 기지국과 이동국 사이의 거리 및 이동 유닛의 업링크와 다운 링크 신호의 동기 정확도에 따라 좌우되는 전달 지연 시간 내에 관찰된다. CDMA 방법을 대표하는 광대역 시스템(예를 들어, 1 MHz 내지 20MHz 범위)는 이동 유닛의 동기 정확도보다 오히려 전달 지연 시간에 의해 영향을 받을 가능성이 있다. 최대 전달 시간은 소정의 기지국에 의해 커버된 최대 셀 반경 사이를 주행하는 파로 취해진 시간으로부터 유도될 수 있다. 기지국의 수신기에 있어서, 지연 범위(Tw)의 최소값(τmin)은 전달 지연을 0으로 설정하여 수신기 내의 지연으로부터 마진을 감산함으로써 유도될 수 있다. 지연 범위(Tw)의 최대값(τmax)은 전달 지연을 최대값으로 하여 수신기 내의 지연에 마진을 가산함으로써 유도될 수 있다. 하지만, 이동 유닛에서는 지연 범위(Tw)는 처음부터 상술된 방식으로 얻어질 수 없다. 초기 동기화를 완료함으로써 기지국과 클럭을 동기화한 후에, 지연 범위는 전달 지연이 고려되도록 유사한 방식으로 제한될 수 있다.
보간 필터(103)는 보다 높은 지연 정확도로 상관값을 계산하기 위해 시리즈 상호 상관기(102)로부터 출력된 칩 당 2샘플들 사이의 상관값을 보간한다. 허용가능한 타이밍 검출 차이 및 감도 열화에 적합하게 1/4 또는 1/16 칩 간격으로 상관값을 얻을 필요가 있다.
1/8 칩의 정확도로 상호 상관 값을 얻기 위한 예는 도 3a 내지 3c를 참조하여 설명된다. 3개의 제로는 각각 1/8 칩 간격의 신호 시리즈가 생성되도록(도 3b 참조), 상관기(102)로부터 출력된 1/2 칩 간격으로 상호 상관 값들 사이에 삽입된다(도 3a 참조). 1/8 칩 간격의 시리즈는 칩 속도와 동일한 차단 주파수에서 저역 통과 필터를 통해 필터링되므로, 1/8 칩 간격마다 보간을 갖는 상호 상관된 시리즈가 제공된다(도 3c). LPF의 임펄스 응답은 다음식으로 표현될 수 있다.
h(i) = sin(2π·i/8) / (2π·i/8)
상기 임펄스 응답은 무제한 길이를 가질 수 있다. 실제로는 FIR 필터의 상용을 참작한다면, 윈도우를 제공함으로써 +/-1 칩 내지 +/-8 칩의 범위로 제한될 수 있다. 임펄스 응답이 +/-2 칩으로 제한된 경우, FIR 필터의 탭 수는 16((8샘플/칩) x 4 칩)이 된다. 입력 신호의 4개의 샘플 중 3개의 샘플이 임시로 0으로 설정됨에 따라, 1 샘플의 출력을 계산하는데 필요한 가산 연산은 8번만 실행된다.
1/8 칩 정확도로 상호 상관을 얻기 위해 보간 필터를 사용하지 않는 종래의 방법에 있어서, 가산 연산은 1 샘플의 상호 상관값 당 Np x M번 실행되어야 한다. 하지만, 본 실시예에서는 상관을 얻기 위한 계산은 4 샘플에서 한번 실행된다. 나머지 3번에 관해, 단지 8번의 가산 연산만이 상술된 바와 같이 요구된다. 그러므로, 요구된 가산 연산의 수는 다음 식에 의해 정해진다.
(Np x M + 3 x 8) / 4 = Np x M/4 + 6
통상적으로 M(확산 속도) ≫ 1이 명백한 바와 같이, 연산량은 종래의 방법에 비해 약 1/4만큼 감소될 수 있다.
상호 상관값이 피크를 취할 때의 지연 시간은 궁극적으로 수신 타이밍 검출 회로의 출력에 요구된다. 보간 필터의 임펄스 응답 시간에 대응하는 짧은 구간에서의 모든 상호 상관값이 작은 경우, 큰 신호는 결코 보간 필터로부터 출력되지 않는다. 그러므로, 보간 필터는 상호 상관값 전력이 작은 구간에서 지연 시간을 얻기 위해 매우 정확한 계산을 실행할 필요가 없다. 즉, 보간 필터는 보간 필터에 의해 행해져야 되는 계산량을 감소시키기 위해 상호 상관 값 전력이 소정의 임계치보다 작은 구간에서 동작하지 않도록 제어된다. 보간 필터의 온/오프를 통제하는 임계치는 감소되도록 요구된 계산량 및 피크 에러로 인해 검출 실패를 야기시키는 임계 속도뿐만 아니라, 예상된 상호 상관 값의 피크 전력 및 잡음 전력에 의해 결정된다. 예를 들어, 임계치는 잡음 전력의 2배가 되게 되어 있는 피크 전력의 1/10보다 작은 값으로 설정될 수 있다.
이 실시예에 있어서, 전력 측정부(107)는 상관기(102)의 출력(R)의 전력을 측정한다. 그 다음, 비교부(108)는 측정된 전력을 상술된 바와 같이 결정된 임계치와 비교한다. 비교부(108)는 상호 상관 값 전력이 임계치보다 작은 구간에서 보간 필터(103)의 동작을 중지시키는 신호를 출력한다. 중지 신호를 수신하면, 보간 필터(103)는 상관기(102)의 출력(R)을 이것이 입력되어 있을 때 출력한다.
수신 신호의 위상은 슬롯들 사이에서 점차 시프트될 수 있다. 그러므로, 인접한 파일롯 심볼에 인가된 동상 결합을 통해 Eb/No를 향상시키는 것은 불가능하다. 그래서, 전력 계산부(104) 내의 상관기의 전력(I 성분과 Q 성분의 제곱의 합)을 얻음으로써 위상 성분이 제거되면, 동일한 지연 기간 내에 슬롯들 사이의 상호 상관 값은 평균화부(105)에 의해 평균화된다.
상술된 평균화는 잡음으로 인한 분산과 페이딩으로 인한 변화를 평균하기 위해 실행된다. 다수의 평균화된 슬롯을 취하면 잡음으로 인한 분산을 감소시킬 수 있다. 그러나, 섀도윙을 트랙킹하는 속도는 저하된다. 그러므로, 평균화된 슬롯의 수를 가능한 한 최소한으로 유지하는 것이 바람직하다. 파일롯 심볼이 다수(예를 들어, 16)인 경우에, 평균화는 반드시 필요한 것은 아니다. 평균값은 몇가지 다른 방식으로, 예를 들어 모든 선정된 수의 슬롯에서 블럭으로 분할하거나, 슬라이딩을 통해 이동 평균을 얻거나, 또는 인덱스 가중 평균값을 얻음으로써 얻어질 수 있다.
n번째 슬롯에서의 지연(τ)에 대한 상호 상관 전력(Pn(τ))은 다음 식으로 얻어질 수 있다.
Pn(τ) = Rn(τ) x conj(Rn(τ))
오블리비언(oblivion) 인덱스(λ)로 인덱스 가중하는 경우에, n번째 슬롯에서의 지연(τ)에 대한 평균화된 상호 상관 전력(Pave n(τ))는 다음식으로부터 유도된다.
Pave n(τ) = λ·Pave n(τ) + (1-λ)·Pn(τ)
피크 검출 회로(106)는 평균화된 상호 상관 전력(Pave n(τ))이 최대값을 취하는 지연 시간(τopt)을 얻는다. 데이타 수신부(도시되지 않음)가 다수의 다중 경로를 최대 속도로 결합할 수 있는 레이크(RAKE) 수신기로서 형성되면, 피크 검출 회로(106)는 지연 시간(τopt)을 출력시키기 위해 더 큰 크기 순서로 레이크 핑거의 수와 동일한 피크 수를 얻는다.
도 4는 도 1에 도시된 상관기(102)의 예를 도시한 블럭도이다.
도 2를 참조하면, 상관기(102)는 정합 필터(201) 및 타임 윈도우부(202)를 포함한다.
정합 필터(201)는 파일롯 심볼을 확산 코드로 확산함으로써 얻어진 시리즈와 정합된 필터이다. 더욱 구체적으로, 이것은 탭 계수로서 상술된 시리즈의 복소 켤레 시리즈를 취하여 FIR 필터로 실현된다.
타임 윈도우부(202)는 선정된 지연 시간 범위(Tw)의 상호 상관 값만을 선택적으로 통과시킬 수 있게 한다.
도 5는 도 1에 도시된 상관기(102)의 다른 예를 도시한 블럭도이다. 도 5에 도시된 회로는 확산 코드 길이가 파일롯 심볼의 1 심볼 시간에 대등할 때만 유효하다. 이러한 유형의 회로는 1 심볼보다 긴 확산 코드 길이를 갖는 종래의 회로에 비해 상호 상관에 필요한 연산량을 감소시킨다.
도 5를 참조하면, 상관기(102)는 파일롯 심볼의 1 심볼 시간 길이를 선정된 지연 범위의 시간 길이에 가산함으로써 얻어진 기간동안 디지탈 수신 신호(S)를 저장하기 위한 직렬 입력 병렬 출력 형태의 제1 메모리(301), 파일롯 심볼 코드에 따라 제1 메모리(301)의 병렬 출력을 복조하기 위한 복조부(302), 다수의 파일롯 심볼에 걸쳐 복조된 디지탈 수신 신호를 코히어런트 가산하기 위해 가산기(303) 및 메모리(304)를 구비하고 있는 코히어런트 가산기부(306), 및 선정된 지연 범위(Tw) 이내에 코히어런트 가산된 디지탈 수신 신호와 확산 코드 사이의 상호 상관을 얻기 위한 상관기(305)를 포함한다.
도 5에 도시된 상관기(102)가 동작하는 방법에 대해 간단하게 설명하기 위해, τmin이 0과 동일하고 τmax가 2M-1(M칩은 1 심볼 시간을 나타냄)과 동일하다고 하자.
상기 조건에서, 제1 메모리(301)의 크기는 4M이다. 1 심볼 시간과 동일한 디지탈 수신 신호를 수신한 후에, 제1 메모리(301)는 최종 2 심볼의 시간과 동일한 수신 신호를 병렬 출력한다. 즉, n번째 슬롯에서 (m+1)번째 심볼(m=0∼Np-1)에 대응하는 디지탈 수신 신호를 수신한 후에, 제1 메모리(301)은 다음 식으로 얻어진 4M 샘플에 대한 디지탈 수신 신호를 병렬 출력한다.
S(2·L·M·n+2·M·m+i) ; i = 0 ∼ 4M-1
복조 회로(302)는 상기 모든 4M 샘플과 n번째 슬롯에서 m번째 파일롯 심볼(PL(m))의 복소 켤레 수를 승산한다.
코히어런트 가산기부(306)는 복조 회로(302)로부터 출력된 각 4M 샘플을 모든 Np파일롯 심볼에 누적 가산한다. 슬롯의 헤드는 0으로 클리어되고, 슬롯 상에서 가산은 실행되지 않는다.
코히어런트 가산된 4M 샘플은 다음 식으로 얻어진다.
Save n(i) Σm=0∼Np-1S(2·L·M·n+2·M·m+i) x conj(PL(m))
여기에서, i=0∼4M-1
상관기(305)는 지연 시간 τ=0∼2M-1 이내에 코히어런트 가산된 신호 Save(i) ; i=0∼4M-1, 및 확산 코드 시리즈의 상호 상관 c(i) ; i=0∼M-1을 계산한다.
상관(Rn(τ))은 다음 식으로 얻어진다.
Rn(τ) = Σi=0∼M-1Save n(2·i+τ) x conj(c(i))
τ=0∼2M-1의 범위 내에서 상호 상관을 얻기 위해 필요한 가산 연산의 수는 4M x Np + 2M2이다. 파일롯 심볼(Np)의 수가 증가하면 상기 가산 연산의 수를 감소시킬 수 있다.
도 6은 도 1에 도시된 상관기(102)의 다른 예를 도시한 블럭도이다.
도 6을 참조하면, 상관기(102)는 파일롯 심볼 시리즈의 시간 길이를 지연 범위(Tw)의 선정된 시간 길이에 가산함으로써 얻어진 기간 동안 디지탈 수신 신호(S)를 저장하기 위한 제1 메모리(401), 파일롯 심볼(PL)에 대응하는 확산 코드(C)를 저장하기 위한 제2 메모리(406), 제1 메모리(401) 및 제2 메모리(406)로부터 각각 디지탈 수신 신호(S) 및 확산 코드를 판독함으로써 심볼 당 상호 상관을 얻기 위한 상관기(402), 파일롯 심볼(PL)에 적합하게 상관기(402)로부터 출력된 상호 상관 값을 복조하기 위한 복조부(403), 다수의 파일롯 심볼에 걸쳐 복조된 상관 신호를 누적 가산하기 위한 코히어런트 가산기부(404), 및 파일롯 심볼이 제1 메모리(401)에 누적된 디지탈 수신 신호(S) 내에 포함되도록 수신 타이밍을 제어하고, 모든 상호 상관이 선정된 지연 범위(Tw) 내에서 얻어질 때까지 타이밍을 반복적으로 슬라이딩함으로써 제1 메모리(401) 및 제2 메모리(406)로부터의 판독을 제어하기 위한 타이밍 제어부(405)를 포함한다.
도 7은 도 1에 도시된 상관기(102)의 또 다른 예를 도시한 블럭도이다.
도 7을 참조하면, 상관기(102)는 파일롯 심볼 시리즈의 시간 길이를 지연 범위(Tw)의 선정된 시간 길이에 가산함으로써 얻어진 기간 동안 디지탈 수신 신호(S)를 저장하기 위한 제1 메모리(501), 파일롯 심볼(PL)을 확산 코드로 확산하기 위한 확산부(504), 확산부에 의해 확산된 파일롯 심볼을 저장하기 위한 제2 메모리(505), 제1 메모리(501) 및 제2 메모리(505)로부터 각각 디지탈 수신 신호(S) 및 확산 파일롯 심볼을 판독함으로써 상호 상관을 얻기 위한 상관기(502), 및 파일롯 심볼이 제1 메모리(501)에 누적된 디지탈 수신 신호(S) 내에 포함되도록 수신 타이밍을 제어하고, 모든 상호 상관이 선정된 지연 범위(Tw) 내에서 얻어질 때까지 타이밍을 반복적으로 슬라이딩함으로써 제1 메모리(501) 및 제2 메모리(505)로부터의 판독을 제어하기 위한 타이밍 제어부(503)를 포함한다.
도 6 및 도 7에 도시된 각각의 상관기(102)는 확산 코드가 더 긴 심볼 시간 길이, 즉 파일롯 심볼의 1 심볼 시간 길이보다 긴 코드를 사용하는 직접 확산을 갖는 경우에 적용될 수 있는 회로이다. 도 6에 있어서, 수신 데이타와 확산 코드 사이의 상관은 정상 데이타 수신과 동일한 방식으로 얻어지고(확산복원되고), 복조는 공지된 파일롯 심볼을 사용하여 실행된다. 그 다음 복조 성분을 제거함으로써 코히어런트 가산이 실행된다. 도 7에 있어서, 파일롯 심볼이 예비적으로 확산되는 시리즈가 얻어지고, 공지된 시리즈와 수신 신호 사이의 상호 상관이 직접 얻어진다. 도 6에 도시된 방법은 프로세스의 중간 결과로서 모든 심볼에 상관값을 제공할 수 있다. 본 발명의 목적으로서 상호 상관 시리즈를 얻기 위해, 도 7에 도시된 회로는 이것의 단순한 구성때문에 양호하게 선택되어야 한다.
도 7에 도시된 상관기(102)의 동작에 대해 설명하겠다.
도 8은 도 7에 도시된 상관기(102)의 동작을 도시한 타이밍 차트이다.
도 7 및 도 8을 참조하면, 파일롯 심볼에 대응하는 디지탈 수신 신호, 및 파일롯 심볼이 확산되는 시리즈가 각각 제1 메모리(501) 및 제2 메모리(505)에 입력된 후에, 데이타부는 상호 상관 동작이 반복적으로 실행되도록 수신동안에 반복적으로 판독된다. 도 8은 상관기(502)가 32 지연 시간에 대해 상호 상관을 얻기 위해 병렬 계산하는 것을 나타낸 것이다. 행해질 수 있는 병렬 계산의 수는 하드웨어 크기와 상호 상관 연산 시간 사이의 트레이드-오프 관계에 의해 정해진다. 그러므로, 최적한 수는 확산 속도, 피크를 탐색하기 위한 지연 시간 범위, 슬롯 사이클, 프로세스 클럭 속도 등을 고려함으로써 결정될 수 있다. 이 예에 있어서, 32 유닛의 병렬 상관기는 4M 상호 상관 값을 얻기 위해 사용된다. 수신 신호 및 확산 파일롯 심볼 시리즈는 상관 연산을 실행하기 위해 4M/32배만큼 반복적으로 메모리로부터 판독된다.
도 9는 본 발명의 제2 실시예에 따른 CDMA 수신기의 수신 타이밍 검출 회로를 도시한 블럭도이다.
도 9를 참조하면, CDMA 수신기의 수신 타이밍 검출 회로는 파일롯 심볼을 사용하는 대신에 공지된 신호로서 수신 신호의 수신 데이타를 결정함으로써 얻어진 결정된 데이타를 프로세스한다. 즉, 도 9에 도시된 CDMA 수신기의 수신 타이밍 검출 회로는 상관기(102)에 입력된 공지된 신호가 파일롯 심볼이 아니고 결정된 데이타라는 점을 제외하고는 도 1에 도시된 CDMA 수신기의 수신 타이밍 검출 회로와 동일하다.
도 10은 도 1에 도시된 수신 타이밍 검출 회로를 포함하는 CDMA 수신기의 블럭도이다. 도 10을 참조하면, CDMA 수신기는 도 7에 도시된 바와 같이 상관기(102)를 포함한다.
CDMA 수신기는 안테나(601)를 통해 수신된 무선 신호를 복소 기저 대역 신호로 변환하기 위한 무선 수신부(602)를 포함한다.
A/D 변환기(101)는 복소 기저 대역 신호를 디지탈 수신 신호로 디지탈화한다. 제1 메모리(501)는 디지탈 수신 신호를 저장한다. 확산부(504)는 파일롯 심볼(PL)을 확산 코드로 확산한다. 제2 메모리(505)는 확산 파일롯 심볼 시리즈를 저장한다. 상관기(502)는 상호 상관을 얻기 위해 제1 메모리(501) 및 제2 메모리(505)로부터 각각 디지탈 수신 신호 및 확산 파일롯 심볼을 판독한다.
전력 계산부(104)는 상호 상관 전력으로서 보간 필터(103)에 의해 보간된 상호 상관 시리즈의 전력을 계산한다. 평균화부(105)는 다수의 슬롯에 걸쳐 동일한 지연 시간 이내의 상호 상관 전력을 평균화한다. 피크 검출부(106)는 평균화된 상호 상관 전력의 피크를 검출한다.
타이밍 제어부(503)는 제1 및 제2 메모리(501 및 505), 상관기(502), 보간 필터(103), 전력 계산부(104), 평균화부(105) 및 피크 검출부(106)의 각각의 동작 타이밍을 제어한다.
확산 코드 생성부(603)는 확산 코드를 생성하여 확산 코드를 확산부(504) 및 확산 복원부(605)에 공급한다. 확산 복원부(605)는 확산 코드의 복소 켤레를 디지탈 수신 신호와 승산하여 승산 결과를 1심볼만큼 보간함으로써 사전-확산 데이타 신호를 출력한다. 파일롯 심볼 보조 코히어런트 검출부(606)는 코히어런트 검출용 기준 신호로서 2개의 연속적인 슬롯의 헤드에 삽입된 공지된 파일롯 심볼을 취하여, 스트레이트(straight) 보간을 통해 슬롯 내의 각 심볼 타이밍에서 기준 위상을 얻는다. 확산 복원부(605)와 동일한 확산 복원부, 및 파일롯 심볼 보조 코히어런트 검출부(606)와 동일한 다수의 파일롯 심볼 보조 코히어런트 검출부를 포함하는 레이크 결합부(607)는 다중 경로 전송 채널의 각 경로의 파를 검출하여 최대 비율로 결합함으로써 수신 데이타를 출력한다. 동기 검출부(604)는 피크 검출부(106)에 의해 검출된 최적 수신 타이밍(τopt)의 에러, 최적 수신 타이밍(τopt)에서의 피크 전력(Popt)의 에러 및 수신 데이타 내에 포함된 동기 신호(공지된 파일롯 심볼이 동기 신호로서 사용될 수 있음)의 에러를 모니터하여, 동기 상태가 유지되도록 확산 코드 생성부(603) 및 타이밍 제어부(503)를 제어한다.
도 11은 도 10에 도시된 바와 같이 CDMA 수신기에 의해 실행된 것과 동일한 기능을 실현하는 CDMA 수신기의 다른 예를 도시한 블럭도이다.
도 11을 참조하면, CDMA 수신기는 동일한 참조번호로 표시된 것과 동일한 소자를 포함한다. CDMA 수신기는 2포트 RAM(706) 내의 각각의 슬롯에서 디지탈 수신 신호와 확산 파일롯 심볼 시리즈 사이의 상관 시리즈를 저장하기 위한 탐색자(searcher) 상관기(705), 탐색자 상관기(705)에 의해 사용된 수신 데이타를 일시적으로 저장하기 위한 RAM(704), 확산 코드 및 확산 파일롯 심볼 시리즈를 생성하여 이들을 탐색자 상관기(705) 및 데이타 복조 상관기(709)에 공급하는 확산 코드 생성기(708), DSP(디지탈 신호 프로세서)(707)에 의해 명령된 수신 지연에 따라 다수의 레이크 핑거로 다수의 다중 경로 신호에 대해 디지탈 신호를 확산 복원하여 확산 복원된 신호를 2포트 RAM(710) 내에 저장하는 데이타 복조 상관기(709), 및 보간 필터 동작, 전력 계산, 슬롯 대 슬롯 평균화 및 레이크 핑거의 수에 대해 탐색자 상관기(705)에 의해 2포트 RAM(706) 내에 저장된 상호 상관 시리즈의 피크를 검출하여 데이타 복조 상관기(709)에 의해 2포트 RAM 내에 기입된 확산 복원 신호를 판독함으로써 확산 코드 생성기(708) 내에 최적 수신 타이밍을 설정하고, 파일롯 심볼 보조 코히어런트 검출부에 의해 최대 비율(레이크 결합)로 각각의 레이크 핑거를 결합한 다음에, 수신 데이타를 결정하는 DSP(707)를 포함한다.
탐색자 상관기(705), 확산 코드 생성기(708) 및 데이타 복조 상관기(709)는 하드웨어, 예를 들어 게이트 어레이(G/A), 익스클루시브 LSI 등에 의해 형성될 수 있다. 칩 속도가 4.096 Mcps로 설정되고, 심볼 속도가 256 ksps로 설정된다고 하면, 배타적인 하드웨어는 단순하고 고속 프로세싱을 요구하는 칩 속도를 프로세스할 수 있다. 하지만, DSP 펌웨어(firmware)는 비교적 느린 속도이지만 복잡한 프로세싱을 요구하는 심볼 속도 프로세싱을 실현할 수 있다. 그 결과, 가장 바람직한 실시예가 실현될 수 있다.
본 발명의 첫번째 유리한 효과는 지연 프로파일의 피크점을 적절하게 검출하기 위한 확률과 정확도가 경로 당 Eb/No가 낮은 경우에도 향상될 수 있다는 것이다. 그러므로, 적절한 수신 타이밍이 항상 설정될 수 있어서, 수신 질이 향상될 수 있다. 또한, 본 발명이 더 낮은 Eb/No 조건하에서도 원하는 수신 질을 충족시킴에 따라, CDMA를 사용하는 셀룰러 시스템의 용량 및 1 기지국에 의해 커버된 셀 반경이 확장될 수 있다.
본 발명에 의해 제공된 상술된 효과의 첫번째 이유로서, 지연 프로파일은 다수의 심볼에 걸쳐 공지된 신호와 수신 신호 사이의 상호 상관을 얻거나, 또는 다수의 심볼(통상적으로 슬롯 당 파일롯 심볼의 수)에 걸쳐 코히어런트 가산함으로써 제공된다. 그 다음, 전력(제곱의 합)이 얻어진다. 그 결과, 상호 상관 값에 포함된 잡음 성분의 전력은 종래의 경우보다 작은 1/(파일롯 심볼의 수)로 감소된다. 슬롯 당 파일롯 심볼의 수가 16이라 하면, 잡음 성분의 전력은 약 12 dB만큼 감소될 수 있다.
두번째 이유로서, 동일한 수신 신호가 지연이 서로 다른 상관값을 계산하기 위해 반복적으로 사용되기 때문에, 지연이 서로 다른 상호 상관값 사이의 레벨 관계는 페이딩으로 인한 수신 레벨의 큰 변화에 관계없이 엄격하게 유지될 수 있다. 그러므로, 본 발명은 수신 레벨이 페이딩에 의해 상승된 순간에 얻어진 상호 상관 값이 수신 레벨이 낮은 순간에 얻어진 올바른 피크 점의 상호 상관 값을 초과하는 문제점을 완전하게 해결할 수 있다.
세번째 이유로서, 본 발명에 있어서, 상호 상관 값은 1/2 칩 간격으로 얻어지고, 보간 필터를 사용하여 더욱 짧은 간격으로 얻어진다. 따라서, 지연 프로파일의 더욱 정확한 피크 점(지연 시간)이 얻어질 수 있다. 본 발명은 처리량을 증가시키지 않고 수신 타이밍을 검출하는 정확도를 상당히 향상시킨다.
본 발명의 2번째 유리한 효과는 지연 프로파일의 피크를 얻기 위해 요구된 연산량이 감소될 수 있다는 것이다.
이것은 본 발명이 최적 수신 타이밍에 요구된 Eb/No의 열화를 1 dB 이하가 되도록 유지하기 위해서 1/2 간격으로만 상관값을 얻을 필요가 있기 때문이다. 하지만, 종래 기술은 상관 값의 피크를 1/4 간격으로 얻을 필요가 있다. 상호 상관 값 내에 포함된 잡음이 감소될 수 있기 때문에, 잡음 전력의 분산을 억제하기 위한 평균 프로세싱의 수가 또한 감소될 수 있다.
본 발명의 세번째 유리한 효과는 기지국 시스템에 사용된 하드웨어의 크기가 감소될 수 있다는 것이다.
이것은 본 발명의 회로가, 종래의 시스템이 갖추어야 되는 2개의 회로, 즉 초기 동기 획득 회로(탐색 회로) 및 동기 트랙킹 회로(예를 들어, DLL)을 대체함으로써 초기 동기 획득(초기 탐색), 새로운 경로 획득(탐색) 및 동기 트랙킹의 모든 기능을 실현할 수 있기 때문이다.
도 1 및 도 9를 참조하면, 전력 측정부(107) 및 비교부(108)가 제공되어, 보간 필터(103)가 선정된 임계치 이상에서 동작된다. 그러나, 본 발명의 목적은 전력 측정부(107) 및 비교부(108)를 설치하지 않은 상태에서 임계치에 관계없이 보간 필터(103)를 동작시킴으로써 달성될 수 있다.

Claims (16)

  1. 직접 확산 코드 분할 다중 억세스 방법을 사용하는 이동 통신 시스템에 사용된 CDMA 수신기의 수신 타이밍 검출 회로에 있어서,
    선정된 지연 이내에 주기적으로 수신 신호와 공지된 신호 시리즈(series) 사이에서의 상호 상관(cross-correlation)을 얻어서, 상기 얻어진 상호 상관을 나타내는 상호 상관 신호를 출력하기 위한 상관 수단,
    상기 상호 상관 신호의 샘플링 주파수보다 더 높은 주파수에서 상기 상호 상관 신호를 재샘플링하여 상기 재샘플링된 상호 상관 신호를 출력하기 위한 보간 필터,
    상기 재샘플링된 상호 상관 신호의 전력을 계산하기 위한 전력 계산 수단,
    다수의 사이클 동안의 상기 상호 상관 신호의 계산된 전력을 평균화하기 위한 평균화 수단, 및
    상기 상호 상관 신호의 평균화된 전력의 피크를 검출하여, 상기 피크가 수신 타이밍으로서 검출될 때의 타이밍을 결정하기 위한 피크 검출 수단
    을 포함하는 것을 특징으로 하는 수신 타이밍 검출 회로.
  2. 제1항에 있어서, 상기 공지된 신호 시리즈는 상기 수신 신호에 선정된 주기로 삽입된 공지된 파일롯(pilot) 심볼을 확산 코드로 확산함으로써 얻어지는 것을 특징으로 하는 수신 타이밍 검출 회로.
  3. 제1항에 있어서, 상기 공지된 신호 시리즈는 상기 수신 신호를 확산복원(despreading)하여 생성된 신호 시리즈를 확산 코드로 재확산(respreading)함으로써 얻어지는 것을 특징으로 하는 수신 타이밍 검출 회로.
  4. 제1항에 있어서, 상기 상관 수단은 공지된 신호 시리즈를 확산 코드로 확산함으로써 생성된 시리즈를 정합하는 정합 필터, 및 상기 정합 필터로부터 출력된 신호가 선정된 기간내에서만 통과시키는 타임 윈도우(time window) 수단을 포함하는 것을 특징으로 하는 수신 타이밍 검출 회로.
  5. 제1항에 있어서, 확산 코드의 사이클은 파일롯 심볼의 사이클과 동일하고,
    상기 상관 수단은
    상기 파일롯 심볼의 1 심볼 시간 길이를 선정된 기간의 시간 길이에 가산함으로써 얻어진 기간동안 수신 신호를 저장하기 위한 직렬 입력 병렬 출력 형태의 제1 메모리,
    파일롯 심볼 코드에 기초하여 상기 제1 메모리의 병렬 출력을 복조하기 위한 복조 수단,
    다수의 파일롯 심볼에 걸쳐 상기 복조된 수신 신호를 코히어런트 가산하기 위한 코히어런트 가산기 수단, 및
    선정된 기간 이내에 상기 코히어런트 가산된 수신 신호와 확산 코드 사이의 상호 상관을 얻기 위한 상관기
    를 포함하는 것을 특징으로 하는 수신 타이밍 검출 회로.
  6. 제1항에 있어서, 상기 상관 수단은
    파일롯 심볼 시리즈의 시간 길이를 선정된 기간의 시간 길이에 가산함으로써 얻어진 기간 동안 수신 신호를 저장하기 위한 제1 메모리,
    파일롯 심볼에 대응하는 확산 코드를 저장하기 위한 제2 메모리,
    상기 제1 메모리 및 상기 제2 메모리로부터 수신 신호 및 확산 코드를 판독함으로써 각각의 심볼에서 상호 상관을 얻기 위한 상관기,
    파일롯 심볼 코드에 기초하여 상기 상관기로부터 출력된 상관 값을 복조하기 위한 복조 수단,
    다수의 파일롯 심볼에 걸쳐 상기 복조된 상관 신호를 누적 가산하기 위한 코히어런트 가산기 수단, 및
    파일롯 심볼이 상기 제1 메모리에 저장된 수신 신호 내에 포함되도록 수신 타이밍을 제어하고, 모든 상호 상관이 선정된 기간 내에 얻어질 때까지 상기 제1 메모리 및 제2 메모리를 판독하기 위한 타이밍을 제어하기 위한 타이밍 제어 수단
    을 포함하는 것을 특징으로 하는 수신 타이밍 검출 회로.
  7. 제1항에 있어서, 상기 상관 수단은
    파일롯 심볼 시리즈의 시간 길이를 선정된 기간의 시간 길이에 가산함으로써 얻어진 기간 동안 수신 신호를 저장하기 위한 제1 메모리,
    파일롯 심볼을 확산 코드로 확산하기 위한 확산 수단,
    상기 확산 수단에 의해 확산된 상기 파일롯 심볼을 저장하기 위한 제2 메모리,
    상기 제1 메모리 및 상기 제2 메모리로부터 각각 수신 신호 및 확산 파일롯 심볼을 판독하여 상호 상관을 얻기 위한 상관기, 및
    파일롯 심볼이 상기 제1 메모리에 저장된 수신 신호 내에 포함되도록 수신 타이밍을 제어하고, 모든 상호 상관이 선정된 기간 내에 얻어질 때까지 상기 제1 메모리 및 상기 제2 메모리를 판독하기 위한 타이밍을 제어하기 위한 타이밍 제어 수단
    을 포함하는 것을 특징으로 하는 수신 타이밍 검출 회로.
  8. 제1항에 있어서, 상기 상관 수단은 기지국과 이동국 사이에서 전파가 전달되는 데에 필요한 시간에 대응하는 시간 이내에 상호 상관을 얻어서, 상기 얻어진 상호 상관을 나타내는 상호 상관 신호를 출력하는 수단을 더 포함하는 것을 특징으로 하는 수신 타이밍 검출 회로.
  9. 제1항에 있어서, 상기 보간 필터는 상기 상관 수단으로부터 출력된 상호 상관 값의 전력이 선정된 임계치를 초과하는 세그먼트에서 동작하는 것을 특징으로 하는 수신 타이밍 검출 회로.
  10. 직접 확산 코드 분할 다중 억세스 방법을 사용하는 이동 통신 시스템에 사용된 CDMA 수신기의 수신 타이밍 검출 회로에 있어서,
    수신 신호를 디지탈 수신 신호로 변환하는 A/D 변환기,
    파일롯 심볼을 확산 코드로 확산함으로써 생성된 신호 시리즈를 정합하고, 상기 신호 시리즈와 상기 디지탈 수신 신호 사이의 상호 상관을 얻어서, 상호 상관 신호를 출력하는 정합 필터,
    상기 정합 필터로부터 출력된 상기 상호 상관 신호를 지연 범위 내에서만 통과시키는 타임 윈도우 수단,
    상기 타임 윈도우 수단을 통해 통과되는 상호 상관 신호의 샘플링 주파수보다 더 높은 주파수에서 상기 상호 상관 신호를 재샘플링하여 상기 재샘플링된 상호 상관 신호를 출력하는 보간 필터,
    상기 재샘플링된 상호 상관 신호의 전력을 계산하기 위한 전력 계산 수단,
    다수의 사이클에 걸쳐 상기 상호 상관 신호의 계산된 전력을 평균화하기 위한 평균화 수단, 및
    상기 상호 상관 신호의 평균화된 전력의 피크를 검출하여 상기 피크가 수신 타이밍으로서 검출될 때의 타이밍을 결정하는 피크 검출 수단
    을 포함하는 것을 특징으로 하는 수신 타이밍 검출 회로.
  11. 직접 확산 코드 분할 다중 억세스 방법을 사용하는 이동 통신 시스템에 사용된 CDMA 수신기의 수신 타이밍 검출 회로에 있어서,
    수신 신호를 디지탈 수신 신호로 변환하는 A/D 변환기,
    파일롯 심볼의 1 심볼 시간 길이를 선정된 기간의 시간 길이에 가산함으로써 얻어진 기간동안 상기 디지탈 수신 신호를 저장하기 위한 직렬 입력 병렬 출력 형태의 제1 메모리,
    파일롯 심볼 코드에 기초하여 상기 제1 메모리의 병렬 출력을 복조하기 위한 복조 수단,
    다수의 파일롯 심볼에 걸쳐 상기 복조된 수신 신호를 코히어런트 가산하기 위한 코히어런트 가산기 수단,
    상기 코히어런트 가산된 수신 신호와 확산 코드 사이의 상호 상관을 얻어서 상호 상관 신호를 출력하기 위한 상관기
    상기 상호 상관 신호의 샘플링 주파수보다 더 높은 주파수에서 상기 상호 상관 신호를 재샘플링하여, 상기 재샘플링된 상호 상관 신호를 출력하기 위한 보간 필터,
    상기 재샘플링된 상호 상관 신호의 전력을 계산하기 위한 전력 계산 수단,
    다수의 사이클에 걸쳐 상기 상호 상관의 계산된 전력을 평균화하기 위한 평균화 수단, 및
    상기 상호 상관 신호의 평균화된 전력의 피크를 검출하여 상기 피크가 수신 타이밍으로서 검출되는 타이밍을 결정하는 피크 검출 수단
    을 포함하는 것을 특징으로 하는 수신 타이밍 검출 회로.
  12. 직접 확산 코드 분할 다중 억세스 방법을 사용하는 이동 통신 시스템용 CDMA 수신기의 수신 타이밍 검출 회로에 있어서,
    수신 신호를 디지탈 수신 신호로 변환하는 A/D 변환기,
    파일롯 심볼 시리즈의 시간 길이를 선정된 기간의 시간 길이에 가산함으로써 얻어진 기간 동안 상기 디지탈 수신 신호를 저장하기 위한 제1 메모리,
    파일롯 심볼에 대응하는 확산 코드를 저장하기 위한 제2 메모리,
    상기 제1 메모리 및 상기 제2 메모리로부터 각각 수신 신호 및 확산 코드를 판독함으로써 각각의 심볼에서 상호 상관을 얻기 위한 상관기,
    파일롯 심볼 코드에 따라 상기 상관기로부터 출력된 상관 값을 복조하기 위한 복조 수단,
    다수의 파일롯 심볼에 걸쳐 상기 복조된 상관값을 누적 가산하여 상호 상관 신호를 출력하기 위한 코히어런트 가산기 수단,
    파일롯 심볼이 상기 제1 메모리에 저장된 상기 수신 신호 내에 포함되도록 수신 타이밍을 제어하고, 상기 제1 메모리 및 상기 제2 메모리를 판독하기 위한 타이밍을 제어하기 위한 타이밍 제어 수단,
    상기 상호 상관 신호의 샘플링 주파수보다 더 높은 주파수에서 상기 상호 상관 신호를 재샘플링하여, 상기 재샘플링된 신호를 출력하기 위한 보간 필터,
    상기 재샘플링된 상호 상관의 전력을 계산하기 위한 전력 계산 수단,
    다수의 사이클에 걸쳐 상기 상호 상관 신호의 계산된 전력을 평균화하기 위한 평균화 수단, 및
    상기 상호 상관 신호의 평균화된 전력의 피크를 검출하여 상기 피크가 수신 타이밍으로서 검출되는 타이밍을 결정하기 위한 피크 검출 수단
    을 포함하는 것을 특징으로 하는 수신 타이밍 검출 회로.
  13. 직접 확산 코드 분할 다중 억세스 방법을 사용하는 이동 통신 시스템에 사용된 CDMA 수신기의 수신 타이밍 검출 회로에 있어서,
    수신 신호를 디지탈 수신 신호로 변환하는 A/D 변환기,
    파일롯 심볼 시리즈의 시간 길이를 선정된 기간의 시간 길이에 가산함으로써 얻어진 기간 동안 상기 디지탈 수신 신호를 저장하기 위한 제1 메모리,
    파일롯 심볼을 확산 코드로 확산하기 위한 확산 수단,
    상기 확산 수단에 의해 확산된 파일롯 심볼을 저장하기 위한 제2 메모리,
    상기 제1 메모리 및 상기 제2 메모리로부터 각각 수신 신호 및 확산 파일롯 심볼을 판독함으로써 상호 상관을 얻어서 상호 상관 신호를 출력하기 위한 상관기,
    파일롯 심볼이 상기 제1 메모리에 저장된 상기 수신 신호 내에 포함되도록 수신 타이밍을 제어하고, 상기 제1 메모리 및 상기 제2 메모리를 판독하기 위한 타이밍을 제어하기 위한 타이밍 제어 수단,
    상기 상호 상관 신호의 샘플링 주파수보다 더 높은 주파수에서 상기 상호 상관 신호를 재샘플링하여, 상기 재샘플링된 신호를 출력하기 위한 보간 필터,
    상기 재샘플링된 상호 상관 신호의 전력을 계산하기 위한 전력 계산 수단,
    다수의 사이클에 걸쳐 상기 상호 상관 신호의 계산된 전력을 평균화하기 위한 평균화 수단, 및
    상기 상호 상관 신호의 평균화된 전력의 피크를 검출하여 상기 피크가 수신 타이밍으로서 검출되는 타이밍을 결정하기 위한 피크 검출 수단
    을 포함하는 것을 특징으로 하는 수신 타이밍 검출 회로.
  14. 직접 확산 코드 분할 다중 억세스 방법을 사용하는 이동 통신 시스템용 CDMA 수신기의 수신 타이밍을 검출하기 위한 방법에 있어서,
    선정된 지연 이내에 주기적으로 수신 신호와 공지된 신호 시리즈 사이의 상호 상관값을 얻는 단계,
    상기 얻어진 상호 상관 값의 샘플링 주파수보다 더 높은 주파수에서 상기 상호 상관 값을 재샘플링하는 단계,
    상기 재샘플링된 상호 상관 값의 전력을 계산하는 단계,
    다수의 사이클에 걸쳐 상기 상호 상관 값의 계산된 전력을 평균화하는 단계, 및
    상기 상호 상관 값의 평균화된 전력의 피크를 검출하여 상기 피크가 수신타이밍으로서 검출되는 타이밍을 결정하는 단계
    를 포함하는 것을 특징으로 하는 수신 타이밍 검출 방법.
  15. 제14항에 있어서, 상기 공지된 신호 시리즈는 상기 수신 신호에 삽입된 공지된 파일롯 심볼을 상기 선정된 기간에 확산 코드로 확산함으로써 얻어지는 것을 특징으로 하는 수신 타이밍 검출 방법.
  16. 제14항에 있어서, 상기 공지된 신호 시리즈는 상기 수신 신호를 확산복원하여 생성된 상기 신호 시리즈를 확산 코드로 재확산함으로써 얻어지는 것을 특징으로 하는 수신 타이밍 검출 방법.
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