KR100243828B1 - 비정상 전류 및 전위 콘트라스트 화상을 사용하는 고장 지점 평가 시스템 - Google Patents

비정상 전류 및 전위 콘트라스트 화상을 사용하는 고장 지점 평가 시스템 Download PDF

Info

Publication number
KR100243828B1
KR100243828B1 KR1019960041878A KR19960041878A KR100243828B1 KR 100243828 B1 KR100243828 B1 KR 100243828B1 KR 1019960041878 A KR1019960041878 A KR 1019960041878A KR 19960041878 A KR19960041878 A KR 19960041878A KR 100243828 B1 KR100243828 B1 KR 100243828B1
Authority
KR
South Korea
Prior art keywords
potential contrast
pixel
pixels
contrast image
gray
Prior art date
Application number
KR1019960041878A
Other languages
English (en)
Other versions
KR970018324A (ko
Inventor
마사루 사나다
Original Assignee
가네꼬 히사시
닛본 덴기 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가네꼬 히사시, 닛본 덴기 가부시끼가이샤 filed Critical 가네꼬 히사시
Publication of KR970018324A publication Critical patent/KR970018324A/ko
Application granted granted Critical
Publication of KR100243828B1 publication Critical patent/KR100243828B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/30—Marginal testing, e.g. by varying supply voltage
    • G01R31/3004—Current or voltage test
    • G01R31/3008—Quiescent current [IDDQ] test or leakage current test
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/30—Marginal testing, e.g. by varying supply voltage
    • G01R31/3004—Current or voltage test
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/302—Contactless testing
    • G01R31/305—Contactless testing using electron beams
    • G01R31/307—Contactless testing using electron beams of integrated circuits
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors

Landscapes

  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Signal Processing (AREA)
  • Multimedia (AREA)
  • Manufacturing & Machinery (AREA)
  • Power Engineering (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)
  • Testing Of Individual Semiconductor Devices (AREA)

Abstract

반도체 소자에서, 복수개의 검사 패턴들(FTP)이 발생되어 반도체 소자에 전송되고, 반도체 소자를 통해 비정상 전류(Iddq)가 흐르는지의 여부가 판정된다. 또한, 전자가 반도체 소자에 조사되어, 반도체 소자로부터 2차 전자들이 검출된다. 기능검사 패턴에 응답하여 검출된 2차 전자들에 따라 전위 콘트라스트 화상들이 계산된다. 고장 지점을 평가하기 위해 전위 콘트라스트 화상들에 대해 논리 연산이 수행된다.

Description

비정상 전류 및 전위 콘트라스트 화상을 사용하는 고장 지점 평가 시스템
본 발명은 CMOS 집적 소자와 같은 반도체 소자 내의 고장 지점(fault point)을 평가하기 위한 시스템에 관한 것이다.
반도체 소자를 평가하는 제1 종래 기술 시스템에서는, 전자빔 테스터가 사용되어 전자를 반도체 소자에 조사하여 반도체 소자로부터 전위 콘트라스트 화상(potential contrast image)을 구한다. 즉, 기능 검사 패턴(functional test pattern)의 전위 콘트라스트 화상이 저장되고 비결함 반도체 소자의 화상과 비교된다. 이 경우, 반도체 소자의 출력 신호를 모니터함으로써 소자에 결함이 있는지의 여부에 대한 판정이 수행된다. 반도체 소자에 결함이 있다고 판정되면 감소 시간 시퀀스에 따라 기능 검사 패턴이 지연된다(참조 : T. C. May 등에 의한 "Dynamic Fault Imaging of VLSI Random Logic Devices", IEEE/IRPS, pp.95-108, 1984).
그러나, 제1 종래 기술 시스템에서, 반도체 소자의 출력 신호가 비정상이 아니라면, 반도체 소자 내의 고장 지점을 실제로 평가하기란 불가능하다. 또한, 검사된 반도체 소자의 전위 콘트라스트 화상과 결함없는 반도체 소자의 전위 콘트라스트 화상간을 비교할 필요가 있으며, 이것은 검사 시간을 증가시킨다.
반도체 소자 내의 고장 지점을 평가하는 제2 종래 기술 시스템은 검출된 광을 축적하는 기능을 갖는 광 방출 현미경을 사용한다(참조 : H. Ishizuka 등에 의한 "Study of Failure Analysis Using Photon Spectrum", REAJ 4-TH SYMPOSIUM 제13권 3호, pp. 71-76, 1991년 11월).
그러나, 제2 종래 기술 시스템에서, 고장 지점이 도전층 아래에 존재하면, 광이 도전층에 의해 반사되기 때문에 그러한 고장 지점으로부터 발생된 광을 검출하는 것이 불가능하다. 게다가, 고장 지점을 통해 흐르는 누설 전류가 광의 강도를 현저하게 증가시킬 정도로 큰 경우, 광학 방출 현미경을 정상적으로 동작시키는 것이 불가능하다.
본 발명의 목적은 반도체 소자 내의 고장 지점을 쉽고 빠르게 평가하고자 하는 것이다.
본 발명에 따르면, 반도체 소자에서 다수의 기능 검사 패턴들이 발생되어 반도체 소자에 전달되고, 반도체 소자를 통해 비정상 전류가 흐르는지의 여부가 판정된다. 또한 반도체 소자가 전자들이 조사되어, 반도체 소자로부터 2차 전자들이 검출된다. 기능 검사 패턴에 응답하여 검출된 2차 전자들에 따라 전위 콘트라스트 화상이 계산된다. 전위 콘트라스트 화상에 대해 논리 연산을 수행하여 고장 지점이 평가된다.
그러므로, 본 발명에 따르면, 검사된 반도체 소자의 출력 신호를 모니터 할 필요가 없다. 또한, 검사된 반도체 소자의 전위 콘트라스트 화상과 수용 가능한 반도체 소자의 전위 콘트라스트 화상 사이를 비교할 필요가 없다.
이제, 첨부된 도면들을 참조하여 본 발명을 상세히 설명한다.
제1a도는 정상 2입력 CMOS NAND 회로를 도시하는 회로도.
제1b도는 제1a도의 회로의 진리표.
제2a도는 비정상 2입력 CMOS NAND 회로를 도시하는 회로도.
제2b도는 제2a의 회로의 진리표.
제3도는 본 발명에 따른 고장 지점 평가 시스템의 실시예를 도시하는 블럭도.
제4도는 화소의 계조 분포의 한 예를 보여주는 그래프.
제5a도 및 제5b도는 향상된 전위 콘트라스트 화상을 얻기 위한 방법을 설명하는 단면도들.
제6a, 제6b도 및 제6c도는 향상된 전위 콘트라스트 화상을 얻기 위한 방법을 설명하는 패턴도들.
제7a도는 8 계조치들을 갖는 화소의 전위 콘트라스트 화상을 나타내는 도면.
제7b도는 2 계조치들을 갖는 화소의 전위 콘트라스트 화상을 나타내는 도면.
제8a도는 본 발명에 따른 2개의 전위 콘트라스트 화상들 사이의 가산 연산을 나타내는 도면.
제8b도는 본 발명에 따른 2개의 전위 콘트라스트 화상들 사이의 감산 연산을 나타내는 도면.
제9도는 정지 VDD전원 전류와 기능 검사 패턴간의 관계의 한 예를 나타내는 도면.
제10도는 제3도의 제어 회로(10)의 제1 동작을 나타내는 플로우챠트.
제11도는 제10도의 플로우챠트를 설명하는 도면.
제12도는 제3도의 제어 회로(10)의 제2 동작을 보여주는 플로우챠트.
제13도는 제12도의 플로우챠트를 설명하는 도면.
제14a도 및 제14b도는 제3도의 제어 회로(10)의 제3 동작을 보여주는 플로우챠트.
제15도는 제14a도 및 제14b도의 플로우챠트를 설명하는 도면.
제16도, 제17도 및 제18도는 각각 제11도, 제13도, 및 제15도의 도면의 변형을 도시한 도면.
제19도는 제3도의 제어 회로(10)의 제4 동작을 보여주는 플로우챠트.
제20도는 제19도의 플로우챠트를 설명하는 도면.
제21a도, 제21b도 제21c도는 제3도의 제어 회로(10)의 제5 동작을 보여주는 플로우챠트.
제22도는 제21a도, 제21b도 제21c도의 플로우챠트를 설명하는 도면.
제23a도 및 제23b도는 제3도의 제어 회로(10)의 제6 동작을 보여주는 플로우챠트.
제24도는 제23a도 및 제23b도의 플로우챠트를 설명하는 도면.
제25도는 제24도의 도면의 변형을 도시한 도면.
제26도는 제3도의 제어 회로(10)의 제7 동작을 보여주는 플로우챠트.
제27도는 제26도의 플로우챠트를 설명하는 도면.
제28도는 제26도의 루틴의 변형을 도시한 플로우챠트.
제29a도 및 제29b도는 반도체소자를 나타낸 레이아웃 도면들.
〈도면의 주요부분에 대한 부호의 설명〉
1 : 반도체 소자 2 : 전자 빔 측정기
3 : 메모리 4 : 타이밍 발생 회로
5 : 패턴 발생 회로 6 : 포맷 제어기
9 : 전류 검출기 10 : 제어 회로
21 : DUT 보드 23 : 전자총
먼저, 도 1a, 1b, 2a 및 2b를 참조하여 본 발명의 원리를 설명하겠다.
정상 2입력 CMOS NAND 회로가 도시된 도 1a에서는, P-채널 MOS 트랜지스터 Qp1및 Qp2가 전원 단자 VDD와 출력 단자 OUT 사이에 병렬로 접속되어 있으며, N-채널 MOS 트랜지스터 Qn1및 Qn2가 출력 단자 OUT와 접지 단자 GND 사이에 직렬로 접속되어 있다. 트랜지스터 Qp1및 Qn1은 입력단자 IN1의 전압에 의해 제어되며, 트랜지스터 Qp2및 Qn2은 입력 단자 IN2의 전압에 의해 제어된다. 도 1a의 NAND 회로의 진리표가 도 1b에 도시되어 있다.
도 1a에서, 전원 단자 VDD로부터 접지 단자 GND로 정지(quiescent) VDD전원 전류 Iddq는 흐르지 않는다. 즉, 정지 VDD전원 전류 Iddq는 정상 상태에 있다.
도 2a에서는 비정상 2입력 CMOS NAND 회로를 도시하며, P-채널 MOS 트랜지스터 Qp2가 개방되어 P-채널 MOS 트랜지스터 Qp2는 정상적으로 ON 상태에 있다고 가정한다. 그 결과, 입력단자들 IN1과 IN2에서의 전압이 모두 하이이면, 관통 전류, 즉 다량의 정지 VDD전원 전류 Iddq가 흐른다. 즉, 정지 VDD전원 전류 Iddq는 비정상 상태에 있다.
또한, 도 2a에서, 입력 단자 IN1과 IN2에서의 전압이 모두 하이이면, 출력 단자 OUT에서의 전압 VOUT는
VOUT= VDD· (2ZN)/(ZP+ 2·ZN)〉Vth
이며, 여기서, ZP는 P-채널 트랜지스터 Qp2의 임피던스이며; ZN은 N-채널 트랜지스터 Qn1과 Qn2의 임피던스이며; Vth는 CMOS 인버터의 논리 임계 전압이다. ZP=ZN이면, VOUT= (2/3)VDD〉 Vth이다.
따라서, 도 2a의 NAND 회로의 진리표는 도 2b에 도시된 바와 같다.
그러므로, 일반적으로, CMOS 소자와 같은 반도체 소자가 내부에 물리적 결함을 갖고 있으면, 그것을 통해 비정상 정지 VDD전원 전류가 흐른다(참조 : 엠. 사나다(M. Sanada), "New Application of Laser Beam to Failure Analysis of LSI with Multi-Metal Layers", Microelectronics and Reliability, 제33권 7호, pp. 993-1009, 1993, 및 엠. 사나다의 "Evaluation and Detection of CMOS-LSI with Abnormal IDDQ", Microelectronics and Reliablility, 제35권 3호, pp. 619-629, 1995).
도 3에서는 본 발명에 따른 고장 지점 평가 장치의 한 실시예를 도시하며, 참조 번호 1은 전자 빔 테스터(2) 내에 장착된 CMOS LSI 소자와 같은 반도체 소자를 나타낸다. 보다 상세히 설명하자면, 반도체 소자(1)는 XY 스테이지(22) 상에 고정된 소자 하부 검사(DUT; Device Under Test) 보드(21) 상에 장착된다. XY단(22)는 스테이지 구동부(도시되지 않음)에 의해 구동된다. 전자 빔 측정기(2)에서, 전자 빔은 미러 실린더의 상부에 배치된 전자총(23)으로부터 방출되어 반도체 소자(1) 상에 조사된다. 그 결과, 반도체 소자(2)로부터 2차 전자들이 발생되어 2차 전자 검출기(24)에 의해 검출된다.
반도체 소자(1)에는 DUT 보드(21)을 통해 기능 검사 패턴(FTP)이 제공된다. 메모리(3), 타이밍 발생 회로(4), 패턴 발생 회로(5), 포맷 제어기(6) 및 DUT 보드(21)를 통해 반도체 소자(1)에 접속된 PIN 전자부들(71, 72, …)에 의해 기능 검사 패턴이 발생된다.
타이밍 발생 회로(4)는 검사 속도 TO, 지연 시간 TD및 펄스폭 TW을 정의하기 위한 타이밍 신호를 발생시킨다. 또한, 타이밍 발생 회로(4)는 스트로브 신호 STB를 발생하여, 반도체 소자(1) 내의 전원 단자 VDD로부터 접지 단자 GND로 흐르는 정지 VDD전원 전류 Iddq를 검출하기 위해 스트로브 신호를 전류 검출기(9)에 전송한다.
패턴 발생 회로(5)는 통상 압축된 메모리(3)의 데이타를 판독하여 실제 패턴 신호를 발생시킨다.
각각의 PIN 전자부(71, 72, …)는 디지탈/아날로그(D/A) 변환기(81 및 82)에 의해 각각 발생되는 전압 VH및 VL에 의해 전원공급된다. 예를 들어, PIN 전자부(71)에 "0"이 인가되면, 반도체 소자(1)의 대응 입력 패드에 전압 VL(=0V)이 인가된다. PIN 전자부(71)에 "1"이 인가되면, 반도체 소자(1)의 대응 입력 패드에 전압 VH가 인가된다.
메모리(3)는 중앙 처리부(CPU), ROM, RAM 등으로 구성된 제어 회로(10)으로부터 어드레스 신호 SADD를 수신한다. 그러므로, 어드레스 신호 SADD의 내용 ADD가 제어 회로(10)에 의해 증분되면, 기능 검사 패턴이 순차적으로 발생되어 반도체 소자(1)에 전송된다.
동시에, 제어 회로(10)는 전류 검출기(9)를 사용하여 반도체 소자(1)를 통해 흐르는 정지 VDD전원 전류 Iddq를 모니터한다.
또한, 키보드 또는 다른 제어기 등의 입력 장치(11) 및 CRT 등의 출력 장치(12)가 제어 회로(10)에 접속된다.
기능 검사 패턴 FTP가 반도체 소자(1)에 제공되면, 2차 전자 검출기(24)의 출력에 따라 디지탈 처리를 수행함으로써 전위 콘트라스트 화상이 얻어진다. 예를 들어, 전위 콘트라스트 화상은 5V의 고전압과 0V의 저전압 사이에 256(=28) 계조들(gradations)을 가진 화소들로 표시된다.
화소의 계조치들은 일반적으로 절연층들의 비균일성, 패턴들의 에지들에서의 전자들의 충전 현상 및 절연층들에서의 전자의 충전 현상에 의해 변동된다. 그 결과, 도 4에 도시된 바와 같이, 화소들의 계조는 최소 계조치(=0V)에서 최대 계조치(=5V)까지 전체적으로 분포된다. 이 경우, 중간(회색) 계조치들의 화소들이 많으므로, 전위 콘트라스트 화상에 대한 논리 연산을 수행하기란 실제로 어렵다.
2차 전자들의 수가 증가되면, 화소는 백색이 된다(0V). 반면에, 2차 전자의 수가 감소되면, 화소는 흑색(5V)이 된다.
반도체 소자(1)의 도전층만으로 전위 콘트라스트 화상을 구하기 위한 한가지 방식은 도 5a 및 5b에 도시된 바와 같이, 반응성 이온 에칭 처리 등의 플라즈마 이방성 에칭 처리를 사용하여 미리 반도체 소자(1)의 절연층만을 제거하는 것이다. 도 5a 및 5b에서, 참조 번호 501은 반도체 기판을 나타내며, 참조 번호 502는 도전층을 나타내며, 참조 번호 503은 절연층을 나타낸다. 즉, 도 5a의 반도체 소자에 대해 플라즈마 이방성 에칭 처리가 수행되면, 전기적 파괴가 발생되지 않고 도 5b의 반도체 소자가 얻어진다. 이 경우, 도전층의 전위를 나타내는 선명한 전위 콘트라스트 화상은 8(23) 계조들을 가진 화소에 의해 얻어질 수 있다.
반도체 소자(1)의 도전층들만으로 전위 콘트라스트 화상을 구하기 위한 다른 방식은, 도 6a에 도시된 2차 전자 검출기(24)의 출력에 의해 얻어진 전위 콘트라스트 화상과 도 6b에 도시된 도전층 레이아웃 정보 사이의 상관치들을 계산하여 도 6C에 도시된 바와 같은 도전층들만에 따른 전위 콘트라스트 화상을 발생한다.
본 발명의 실시예에 있어서, 상술된 2가지 방식 중 하나를 기초로 하여 2차 전자 검출기(24)의 출력으로부터 도 7a에 도시된 8(23) 계조치들을 갖는 화소들로 된 향상된 전위 콘트라스트 화상이 계산된 후, 이 향상된 전위 콘트라스트 화상은 회색 계조치들의 화소들이 백색 화소들(저전위 화소들)이 되는 도 7b에 도시된 바와 같은 2 계조치들을 갖는 화소들의 전위 콘트라스트 화상으로 변환된다.
본 발명의 실시예에서, 흑색 화소에는 (-1)이 주어지며, 백색 화소에는 (+1)이 주어진다. 또한, 무의미한 화소에는 (0)이 주어진다. 또한, 소정의 연산 결과는 최소치(-1) 및 최대치(=1)에 의해 계산된다.
따라서, 본 발명에서, 다음과 같이 정의된 가산 논리 연산이 도 8a에 도시된 바와 같이 2개의 전위 콘트라스트 화상들에 대해 수행된다 :
(흑색 화소) + (흑색 화소)
= (-1) + (-1)
= (-2) + (-1)
= (흑색 화소)
(흑색 화소) + (백색 화소)
= (-1) + (+1)
= (0) (무의미한 화소)
(백색 화소) + (흑색 화소)
= (+1) + (-1)
= (0)(무의미한 화소)
(백색 화소) + (백색 화소)
= (+1) + (+1)
= (+2) = (+1)
= (백색 화소)
이에 따라, 도 8a에서, 2개의 전위 콘트라스트 화상들 간의 공통 화상이 얻어진다.
또한, 본 발명의 실시예에서, 다음과 같이 정의된 감산 논리 연산이 도 8b에 도시된 바와 같이 2개의 전위 콘트라스트 화상들에 대해 수행된다.
(흑색 화소) - (흑색 화소)
= (-1) - (-1)
= (0)(무의미한 화소)
(흑색 화소) - (백색 화소)
= (-1) - (+1)
= (-2) = (-1)
= (흑색 화소)
(백색 화소) - (흑색 화소)
= (+1) - (-1)
= (+2) = (+1)
= (백색 화소)
(백색 화소) - (백색 화소)
= (+1) - (+1)
= (0)(무의미한 화소)
이에 따라, 도 8b에서, 2개의 전위 콘트라스트 화상들 간의 공통 화상이 얻어진다.
상술된 가산 및 감산 연산에서, 적어도 하나의 무의미한 화소에 대해 소정의 연산이 수행되면, 구해진 화소는 다음에 정의된 바와 같이 무의미하다 :
(무의미한 화소) + (흑색 화소)
= (0) + (-1)
= (0)(무의미한 화소)
(무의미한 화소) + (백색 화소)
= (0) + (+1)
= (0)(무의미한 화소)
(흑색 화소) + (무의미한 화소)
= (-1) + (0)
= (0)(무의미한 화소)
(백색 화소) + (무의미한 화소)
= (+1) + (0)
= (0)(무의미한 화소)
(무의미한 화소) - (무의미한 화소)
= (0) + (0)
= (0)(무의미한 화소)
(무의미한 화소) - (흑색 화소)
= (0) - (-1)
= (0)(무의미한 화소)
(무의미한 화소) - (백색 화소)
= (0) - (+1)
= (0)(무의미한 화소)
(흑색 화소) - (무의미한 화소)
= (-1) - (0)
= (0)(무의미한 화소)
(백색 화소) - (무의미한 화소)
= (+1) - (0)
= (0)(무의미한 화소)
(무의미한 화소) - (무의미한 화소)
= (0) - (0)
= (0)(무의미한 화소)
도 9는 정지 VDD전원 전류 Iddq와 기능 검사 패턴 FTP 사이의 관계의 한 예를 보여주는 그래프이며, 기능 검사 패턴들 FTP(a), FTP(b), FTP(c),FTP(d), FTP(e), …만에서 반도체 소자(1)를 통해 정지 VDD전원 전류 Iddq(〉IR), 즉 비정상 전류가 흐른다.
도 10은 도 3의 제어 회로(10)의 제1 동작을 보여주는 플로우챠트이며, 도 11은 도 10의 플로우챠트를 설명하는 도면이다.
먼저, 단계 1001에서, 어드레스 ADD가 클리어된다.
그 후, 단계 1002에서, 2차 전자 검출기(24)의 출력에 따라 전위 콘트라스트 화상 P(ADD)이 계산된다.
그 후, 단계들 1003 및 1004는 ADD가 최대치 MAX에 도달될 때까지 단계들 1002 및 1005에서의 동작을 반복한다.
단계 1005에서, Iddq〉 IR(유한값)이 만족되는지의 여부가 판정된다. 정지 VDD전원 전류 Iddq가 정상임을 의미하는 Iddq≤ IR이면, 단계 1002로 제어가 복귀된다. 반면에, 정지 IDD전원 전류 Iddq가 비정상임을 의미하는 Iddq〉 IR이면, 단계 1006으로 제어가 진행된다. 즉, 도 11에 도시된 바와 같이, 기능 검사 패턴 FTP(a)에서, 정지 IDD전원 전류 Iddq가 정상으로부터 비정상으로 전환된다.
단계 1006에서, 2차 전자 검출기(24)의 출력에 따라 전위 콘트라스트 화상 P(ADD)가 계산된다.
도 11에 도시된 바와 같이, 전위 콘트라스트 화상 P(a-1)은 단계 1002에서 미리 계산되며, 전위 제어 화상 P(a)은 단계 1006에서 미리 계산된다.
그 후, 단계 1007에서, 2개의 전위 콘트라스트 화상 P(a)와 P(a-1)에 대해 감산 연산이 수행되어 다음과 같이 정의된 전위 콘트라스트 화상 P(a/a-1)을 얻는다.
P(a/(a-1))
= P(a) - P(a-1)
그 후, 단계 1008에 의해 도 10의 루틴이 완료된다.
따라서, 고장 지점을 포함하는 P(a/(a-1))와 같은 전위 콘트라스트 화상이 얻어진다.
도 12는 도 3의 제어 회로(10)의 제2 동작을 보여주는 플로우챠트이며, 도 13은 도 12의 플로우챠트를 설명하는 도면이다.
먼저, 단계 1201에서, 어드레스 ADD가 클리어된다. 또한, 단계 1202에서, 플래그 FX는 리셋(FX = "0")되어 정지 IDD전원 전류 Iddq가 정상임을 나타낸다. FX = "0"은 정지 VDD전원 전류 Iddq가 정상임을 의미하며, FX = "1"은 정지 VDD전원 전류 Iddq가 비정상임을 의미한다.
그 후, 단계 1203에서, 2차 전자 검출기(24)의 출력에 따라 전위 콘트라스트 화상 P(ADD)가 계산된다.
그 후, 단계들 1204 및 1205는 ADD가 최대치 MAX에 도달될 때까지 단계들 1203 및 1206, 1207 및 1208의 동작을 반복한다.
단계 1206에서, Iddq〉 IR이 만족되는지의 여부가 판정된다. Iddq≤ IR(정상)이면, 단계 1207로 제어가 진행된다. 반면에, Iddq〉 IR(비정상)이면, 단계 1208로 제어가 진행된다. 즉, 도 13에 도시된 바와 같이, 기능 검사 패턴 FTP(a-2) 및 FTP(a-1)에서, Iddq≤ IR이고 FX = "0" 이므로 단계 1207을 통해 단계 1203으로 제어가 복귀된다. 또한, 기능 검사 패턴 FTP(a)에서, Iddq〉 IR이므로 플래그 FX를 (FX = "1")로 세트시키는 단계 1208로 제어가 진행된다. 또한, 기능 검사 패턴 FTP(a+1)에서, Iddq≤ IR이고 FX = "1"으로 되어, 즉, 정지 IDD전원 전류 Iddq가 비정상에서 정상으로 전환되므로 단계 1207을 통해 단계 1209로 제어가 진행된다.
단계 1209에서, 2차 전자 검출기(24)의 출력에 따라 전위 콘트라스트 화상 P(ADD)가 계산된다.
도 13에 도시된 바와 같이, 전위 콘트라스트 화상 P(a)은 단계 1203에서 미리 계산되며, 전위 콘트라스트 화상 P(a+1)은 단계 1209에서 미리 계산된 것을 주목한다.
그 후, 단계 1210에서, 2개의 전위 콘트라스트 화상 P(a)와 P(a+1)에 대해 감산 연산이 수행되어 다음과 같이 정의된 전위 콘트라스트 화상 P(a/a+1)이 얻어진다.
P(a/(a+1))
= P(a) - P(a+1)
그 후, 단계 1211에 의해 도 12의 루틴이 완료된다.
따라서, 고장 지점을 포함하는 P(a/(a+1))와 같은 전위 콘트라스트 화상이 얻어질 수 있다.
도 13a 및 14b는 도 3의 제어 회로(10)의 제3 동작을 보여주는 플로우챠트이고, 도 15는 도 14a 및 14b의 플로우챠트를 설명하는 도면이다.
도 14a 및 14b에서, 도 10의 제1 동작은 도 12의 제2 동작과 결합된다. 즉, 단계들 1006 및 1007이 도 12의 플로우챠트 내로 도입된다. 또한, 단계 1501이 추가되어 도 15에 도시된 전위 콘트라스트 화상 P(a/(a-1))와 P(a/(a+1))에 대해 가산 연산을 수행한다.
먼저, 단계 1201에서, 어드레스 ADD가 클리어된다. 또한, 단계 1202에서, 플래그 FX으로 리셋되어(FX = "0"), 정지 IDD전원 전류 Iddq가 정상임을 나타낸다.
그 후, 단계 1203에서, 2차 전자 검출기(24)의 출력에 따라 전위 콘트라스트 화상 P(ADD)가 계산된다.
그 후, 단계들 1204 및 1205는 ADD가 최대치 MAX에 도달될 때까지 단계들 1006 및 1007, 1203 및 1206, 1207 및 1208의 동작을 반복한다.
단계 1206에서, Iddq〉 IR이 만족되는지의 여부가 판정된다. Iddq≤ IR(정상)이면, 단계 1207로 제어가 진행된다. 반면에, Iddq〉 IR(비정상)이면, 단계들 1006, 1007 및 1208로 제어가 진행된다. 즉, 도 15에 도시된 바와 같이, 기능 검사 패턴 FTP(a-2) 및 FTP(a-1)에서, Iddq≤ IR및 FX = "0" 이므로 단계 1207을 통해 단계 1203으로 제어가 복귀된다. 또한, 기능 검사 패턴 FTP(a)에서, Iddq〉 IR이므로 단계들 1006, 1007 및 1208로 제어가 진행된다.
단계 1006에서, 2차 전자 검출기(24)의 출력에 따라 전위 콘트라스트 화상 P(ADD)가 계산된다.
도 15에 도시된 바와 같이, 전위 콘트라스트 화상 P(a-1)은 단계 1203에서 미리 계산되며, 전위 콘트라스트 화상 P(a)은 단계 1006에서 미리 계산된 것을 주목하라.
그 후, 단계 1007에서, 2개의 전위 콘트라스트 화상 P(a)및 P(a-1)에 대해 감산 연산이 수행되어, 다음과 같이 정의된 전위 콘트라스트 화상 P(a/(a-1))이 얻어진다.
P(a/(a-1))
= P(a) - P(a-1)
단계 1208에서, 플래그 FX가 세트된다 (FX = "1").
또한, 기능 검사 패턴 FTP(a+1)에서, Iddq≤ IR이고 FX = "1"이므로, 즉 정지 IDD전원 전류 Iddq가 비정상에서 정상으로 전환되므로 단계 1207을 통해 단계 1209로 제어가 진행된다.
단계 1209에서, 2차 전자 검출기(24)의 출력에 따라 전위 콘트라스트 화상 P(ADD)가 계산된다.
도 15에 도시된 바와 같이, 전위 콘트라스트 화상 P(a)은 단계 1009에서 미리 계산되며, 전위 콘트라스트 화상 P(a+1)은 단계 1209에서 미리 계산된 것을 주목하라.
그 후, 단계 1210에서, 2개의 전위 콘트라스트 화상 P(a)와 P(a+1)에 대해 감산 연산이 수행되어, 다음과 같이 정의된 전위 콘트라스트 화상 P(a/a+1)이 얻어진다.
P(a/(a+1))
= P(a) - P(a+1)
그 후, 단계 1501에서, 2개의 전위 콘트라스트 화상 P(a/(a-1)) 및 P(a/(a+1))에 대해 가산 연산이 수행되어, 다음과 같이 정의된 전위 콘트라스트 화상 P(a/(a-1)) + P(a/(a+1))이 얻어진다.
P(a/(a-1)) + P(a/(a+1))
= P(a/(a-1)) + P(a/(a+1))
그 후, 단계 1211에 의해 도 14a 및 14b의 루틴이 완료된다.
따라서, 고장 지점을 포함하는 P(a/(a-1)) + P(a/(a+1))와 같은 전위 콘트라스트 화상이 얻어질 수 있다.
도 11, 13 및 15에 도시된 바와 같이, 도 14a 및 14b에 도시된 제3 동작에서의 고장 지점의 평가의 경우가 도 10 및 12에 도시된 제2 동작에서의 고장 지점의 평가보다 양호하다.
도 10, 12, 14(a), 및 14(b)에서, 비정상 전류를 근거로 한 전위 콘트라스트 화상 P(a) 및 바로 이웃 전위 콘트라스트 화상 P(a-1) 또는 P(a+1)에 대해 감산 연산이 수행되더라도, 도 16에 도시된 전위 콘트라스트 화상 P(a) 및 전위 콘트라스트 화상 P(a-d), 도 17에 도시된 전위 콘트라스트 화상 P(a+d) 또는 도 18에 도시된 전위 콘트라스트 화상 P(a-d1) 및 P(a+d2)에 대해 감산 연산을 수행할 수 있다. 이 경우, d, d1, d2의 값은 1보다 크다. 도 16, 17 및 18은 각각 도 11, 13 및 15의 변형이라는 것을 주목한다.
도 19는 도 3의 제어 회로(10)의 제4 동작을 보여주는 플로우챠트이며, 도 20은 도 19의 플로우챠트를 설명하는 도면이다.
먼저, 단계 1901에서, N은 클리어되며, 단계 1902에서 어드레스 ADD가 클리어된다.
단계 1903에서, Iddq〉 IR이 만족되는지의 여부가 판정된다. Iddq≤ IR이면, 단계 1904로 제어가 복귀된다. 반면에, Iddq〉 IR이면, 단계 1909로 제어가 진행된다. 즉, 도 20에 도시된 바와 같이, 기능 검사 패턴 FTP(a), FTP(b) 및 FTP(c)에서만, 정지 IDD전원 전류 Iddq가 비정상이면, 단계 1904로 제어가 진행된다.
단계 1904에서, 2차 전자 검출기(24)의 출력에 따라 전위 콘트라스트 화상 P(ADD)가 계산된다.
그 후, 단계 1905에서, N 값이 0인지의 여부가 판정된다. 그 결과, 도 20에 도시된 전위 콘트라스트 화상 P(a)이 단계 1904에서 계산되는 것을 의미하는 N이 0이면, 단계 1905 에서의 제어는 단계 1907로 진행된다. 그렇지 않으면, 단계 1906으로 제어가 진행된다.
예를 들어, 도 20에 도시된 전위 콘트라스트 화상 P(b)이 단계 1904에서 계산되는 것을 의미하는 N = 1이면, 단계 1905에서의 제어는 전위 콘트라스트 P(a)와 P(b)에 대해 가산 연산을 수행하는 단계 1906으로 진행되어 다음과 같이 정의된 도 20에 도시된 전위 콘트라스트 화상 P(a+b)이 얻어진다.
P(a+b) = P(a) + P(b)
또한, 도 20에 도시된 전위 콘트라스트 화상 P(c)이 단계 1904에서 계산되는 것을 의미하는 N = 2이면, 단계 1905에서의 제어도 또한 전위 콘트라스트 화상 P(a+b) 및 P(c)에 대해 가산 연산을 수행하는 단계 1906으로 진행되어 다음과 같이 정의된 도 20에 도시된 전위 콘트라스트 화상 P(a+b+c)이 얻어진다.
P(a+b+c) = P(a+b) + P(c)
그 후, 단계 1907에서, N은 +1만큼 증분된다. 그 후, 단계 1908에서, N이 2보다 큰 지의 여부가 판정된다. 그 결과, N ≥ 3이면, 단계 1911로 제어가 진행된다. 그렇지 않으면, 단계 1909로 제어가 진행된다.
단계들 1909 및 1910은 ADD가 최대치 MAX에 도달될 때까지 단계들 1903 내지 1907의 동작을 반복한다.
그 후, 단계 1911에 의해 도 19의 루틴이 완료된다.
따라서, 고장 지점을 포함하는 P(a+b+c)와 같은 전위 콘트라스트 화상이 얻어질 수 있다.
제4 동작은 고장 지점 평가의 정확성 및 속도면에서 제1, 제2 및 제3 동작보다 양호하다.
상술한 제4 동작에서, 비정상 전류를 근가로 3개의 전위 콘트라스트 화상에 대해 가산 연산이 수행되지만, 본 발명의 제4 동작은 비정상 전류를 근거로 2개의 전위 콘트라스트 화상 또는 4개 이상의 전위 콘트라스트 화상들에 대해 가산 연산이 행해질 수 있다. 이 경우, 단계 1908에서, N ≥ m(m = 2, 4, 5, …)이 만족되는지의 여부가 판정된다.
도 21a, 21b 및 21c는 도 3의 제어 회로(10)의 제5 동작을 나타내는 플로우 챠트이며, 도 22는 도 21a, 21b 및 21c의 플로우챠트를 설명하는 도면이다. 도면 21a, 21b 및 21c에서, 도 14a 및 14b에 도시된 제3 동작이 3 회 수행된다. 즉, 도 14a 및 14b의 플로우챠트에 단계들 2101 내지 2105가 추가된다.
도 21a, 21b 및 21c에서, 단계 2101에 의해 N = 0이면, 도 22에 도시된 전위 콘트라스트 화상 P(a/(a-1) + a(a+1))이 도 14a 및 14b에서와 동일한 방식으로 단계 1501에서 계산된다. 그 후, 단계들 2102, 2104 및 2105를 통해 단계 1202로 제어가 복귀된다. 그 결과, N = 1이 된다.
그 후, N = 1 이므로, 도 22에 도시된 전위 콘트라스트 화상 P(b/(b-1) + b(b+1))이 도 14a 및 14b 에서와 동일한 방식으로 단계 1501에서 계산된다. 그 후, 단계 1202를 통해 단계 2103로 제어가 복귀된다. 그 결과, 단계 2103에서, 도 22에 도시된 바와 같이, 2개의 전위 콘트라스트 화상 P(a/(a-1)+a(a+1))와 P(b/(b+1)+b(b+1)에 대해 가산 연산이 수행되어, 다음과 같이 정의된 화상 P(a/(a-1)) + a(a+1) + b/(b-1) + b(b+1)이 얻어진다.
P(a/(a-1)) + a(a+1) + b/(b-1) + b(b+1)
= P(a/(a-1)) + a(a+1)) + P(b/(b-1) + b(b+1))
그 후, 단계들 2104 및 2105를 통해 단계 1202로 제어가 복귀된다. 그 결과, N = 2가 된다.
그 후, N = 2 이므로, 도 22에 도시된 전위 콘트라스트 화상 P(c/(c-1) + c(c+1))이 도 14a 및 14b 에서와 동일한 방식으로 단계 1501에서 계산된다. 그 후, 단계들 2101 내지 2103을 통해 제어가 복귀된다. 그 결과, 단계 2103에서, 도 22에 도시된 바와 같이, 2개의 전위 콘트라스트 화상 P(a/(a-1)) + a(a+1) + b/(b-1) + b(b+1)와 P(c(c-1)) + c(c+1)에 대해 가산 연산이 수행되어 다음과 같이 정의된 화상 P(a/(a-1)) + a(a+1)) + b/(b-1) + b(b+1) + c(c-1)) + c(c+1))이 얻어진다.
P(a/(a-1)) + a(a+1) + b/(b-1) + b(b+1) + c(c-1)) + c(c+1)
= P(a/(a-1) + a(a+1) + b/(b-1) + b(b+1) + P(c(c-1) + c(c+1))
그 후, 단계들 2104 및 2105를 통해 단계 1211로 제어가 진행되어, 도 21a및 21b의 루틴이 완료된다.
제5 동작은 고장 지점 평가의 정확성 및 속도면에서 제1, 제2 및 제3 동작보다 양호하다.
상술한 제5 동작에서, 비정상 전류를 근거로 3개의 전위 콘트라스트 화상들에 대해 가산 연산이 수행되지만, 본 발명의 제5 동작은 비정상 전류를 근거로 2개의 전위 콘트라스트 화상들 또는 4개 이상의 전위 콘트라스트 화상들에 대해 가산 연산이 행해질 수 있다. 이 경우, 단계 2105에서, N ≥ m(m = 2, 4, 5, …)이 만족되는지의 여부가 판정된다.
도 23a 및 23b는 도 3의 제어 회로(10)의 제6 동작을 나타내는 플로우 챠트이며, 도 24는 도 23a 및 23b의 플로우챠트를 설명하는 도면이다. 도 23a 및 23b에서, 도 14의 플로우챠트에 단계들 2301 내지 2302가 추가된다. 즉, 정지 VDD전원 전류 Iddq가 기능 검사 패턴 FTP(a)에서 기능 검사 패턴 FTP(a)까지 연속적으로 비정상이면, 2개의 전위 콘트라스트 화상들에 대해 가산 연산이 연속적으로 수행되는 단계들 2301 내지 2302를 통해 제어가 진행되어, 도 24에 도시된 전위 콘트라스트 화상 P(a+…+b)이 얻어진다. 이 경우, 단계 1501에서, 3개의 전위 콘트라스트 화상 P(a/(a-1), P(a+…+b), 그리고 P(b/(b+1))에 대해 가산 연산이 수행되어 다음과 같이 정의된 전위 콘트라스트 화상 P(a/(a-1), (a + …+ b + b/(b+1)이 얻어진다.
P(a/(a-1) + a + …+ b + b/(b+1)
= P(a/(a-1)) + P(a + …+ b) + P(b/(b+1))
따라서, 고장 지점을 포함하는 전위 콘트라스트 화상 P(a/(a-1) + a + …+ b + b/(b+1)이 얻어질 수 있다.
도 23a, 23b 및 24에서, 비정상 전류를 근거로 전위 콘트라스트 화상 P(a) 또는 P(b)와, 바로 이웃 전위 콘트라스트 화상 P(a-1) 또는 P(b+1)에 대해 감산 연산이 수행되더라도, 도 25에 도시된 전위 콘트라스트 화상 P(a)와 전위 콘트라스트 화상 P(a-d1)에 대해 감산 연산이 수행될 수 있으며, 도 25에 도시된 전위 콘트라스트 화상 P(b) 및 전위 콘트라스트 화상 P(b+d2)에 대해 감산 연산이 수행될 수 있다.
도 26은 도 3의 제어 회로(10)의 제7 동작을 보여주는 플로우챠트이며, 도 27은 도 26의 플로우챠트를 설명하는 도면이다.
먼저, 단계 2601에서, 어드레스 ADD에 특정 어드레스 ADDX가 할당된다.
그 후, 단계 2602에서, 도 27에 도시된 전위 콘트라스트 화상 P(ADDX)이 2차 전자 검출기(24)의 출력에 따라 계산된다.
그 후, 단계 2603에서, 전위 콘트라스트 화상 P(ADDX)와 수용 가능 반도체 소자에 기초하여 미리 선정된 화상 P(X0)에 대해 감산 연산이 수행된다.
그 후, 단계 2604에 의해 도 26의 루틴이 완료된다.
따라서, 고장 지점을 포함하는 전위 콘트라스트 화상 P(X0/ADDX)이 구해질 수 있다.
도 26의 루틴이 변형된 도 28에서, 어드레스 ADD에 특정 어드레스 ADDX 및 ADDY가 할당된다.
그 후, 단계 2801에서, 어드레스 ADD에 특정 어드레스 ADDX가 할당된다.
그 후, 단계 2802에서, 2차 전자 검출기(24)의 출력에 따라 전위 콘트라스트 화상 P(ADDX)이 계산된다.
그 후, 단계 2803에서, 전위 콘트라스트 화상P(ADDX)와 수용 가능한 반도체 소자에 기초항 미리 선정된 전위 콘트라스트 화상 P(XO)에 대해 감산 연산이 수행된다.
먼저, 단계 2804에서, 어드레스 ADD에 특정 어드레스 ADDY가 할당된다.
그 후, 단계 2805에서, 2차 전자 검출기(24)의 출력에 따라 전위 콘트라스트 화상 P(ADDY)이 계산된다.
그 후, 단계 2806에서, 전위 콘트라스트 화상 P(ADDY)와 수용 가능한 반도체 소자에 기초하여 미리 선정된 전위 콘트라스트 화상 P(Y0)에 대해 감산 연산이 수행된다.
그 후, 단계 2807에서, 전위 콘트라스트 화상 P(X0/ADDX) 와 P(Y0/ADDY)에 대해 가산 연산이 수행된다.
그 후, 단계 2808에 의해 도 28의 루틴이 완료된다.
따라서, 고장 지점을 포함하는 전위 콘트라스트 화상 P(X0/ADDX + (Y0/ADDY)이 구해질 수 있다.
본 발명은 3개 이상의 특정 어드레스에 적용될 수 있다는 것을 주목하라.
상술한 실시예에서, 도 29a에 도시된 신호선들(또는 전원선들)을 포함하는 논리 블럭 각각에 대해 전위 콘트라스트 화상이 계산된다. 그러나, 본 발명에서, 신호선들(또는 전원선들)에 대해서만 전위 콘트라스트 화상이 계산될 수 있으므로, 분석 데이타량을 저감시켜 동작 속도를 향상시키게 된다.
상술된 바와 같이, 본 발명에 따르면, 전위 콘트라스트 화상을 분석하여 반도체 소자의 고장 지점이 판정되기 때문에, 수용가능 소자와 수용불가능 소자를 비교 하지 않고 반도체 소자의 출력 신호를 모니터하지 않고 고장 지점이 쉽고 빨리 평가될 수 있다.

Claims (20)

  1. 반도체 소자(1) 내의 고장 지점을 평가하는 시스템에 있어서, 기능 검사 패턴들(FTP)을 발생하여 상기 기능 검사 패턴들을 상기 반도체 소자에 전송하는 수단(3, 4, 5, 6); 상기 반도체 소자를 통해 흐르는 비정상 전류(Iddq)를 검출하는 수단(9); 상기 반도체 소자에 전자들을 조사하는 수단(23); 상기 반도체 소자로부터 2차 전자들을 검출하는 수단(24); 상기 기능 검사 패턴들에 응답하여 상기 검출된 2차 전자들에 따라 전위 콘트라스트 화상들(P)을 계산하는 수단(10) ; 및 상기 전위 콘트라스트 화상들에 대해 논리 연산들을 수행하여 상기 반도체 소자 내의 상기 고장 지점을 평가하는 수단(10)을 포함하는 고장 지점 평가 시스템.
  2. 제1항에 있어서, 상기 전위 콘트라스트 화상 계산 수단은 상기 전위 콘트라스트 화상들의 각 화소를 흑색 화소, 백색 화소, 및 상기 흑색 화소와 상기 백색 화소 사이의 회색 화소 중 하나로 변환하는 고장 지점 평가 시스템.
  3. 제2항에 있어서, 상기 논리 연산 수행 수단은
    (흑색 화소) + (흑색 화소) = (흑색 화소)
    (흑색 화소) + (백색 화소) = (회색 화소)
    (백색 화소) + (백색 화소) = (백색 화소)
    (흑색 화소) + (회색 화소) = (회색 화소)
    (백색 화소) + (회색 화소) = (회색 화소)
    (회색 화소) + (회색 화소) = (회색 화소) 와 같이 정의된 가산 연산을 상기 전위 콘트라스트 화상들에 대해 수행하는 고장 지점 평가 시스템.
  4. 제2항에 있어서, 상기 논리 연산 수행 수단은
    (흑색 화소) - (흑색 화소) = (회색 화소)
    (백색 화소) - (백색 화소) = (회색 화소)
    (흑색 화소) - (백색 화소) = (흑색 화소)
    (백색 화소) - (흑색 화소) = (백색 화소)
    (흑색 화소) - (회색 화소) = (회색 화소)
    (백색 화소) - (회색 화소) = (회색 화소)
    (회색 화소) - (흑색 화소) = (회색 화소)
    (회색 화소) - (백색 화소) = (회색 화소)
    (회색 화소) - (회색 화소) = (회색 화소)
    와 같이 정의된 감산 연산으로 상기 전위 콘트라스트 화상들에 대해 수행하는 고장 지점 평가 시스템.
  5. 제1항에 있어서, 상기 반도체 소자는 절연층(503)이 상부에 배치되지 않는 도전층들(502)을 갖는 고장 지점 평가 시스템.
  6. 제1항에 있어서, 상기 전위 콘트라스트 화상 계산 수단은 상기 전위 콘트라스트 화상들과 상기 반도체 소자의 도전층들에 관한 대응 레이아웃 정보 간의 상관 관계를 계산하는 고장 지점 평가 시스템.
  7. 제1항에 있어서, 상기 비정상 전류가 상기 반도체 소자를 통해 흐르지 않을 때 제1 전위 콘트라스트 화상 (P(a-1) 또는 P(a-d))을 추출하는 수단; 및 상기 비정상 전류가 상기 반도체 소자를 통해 흐를 때 제2 전위 콘트라스트 화상 (P(a))을 추출하는 수단을 더 포함하며, 상기 논리 연산 수행 수단은 상기 제1과 상기 제2 전위 콘트라스트 화상들에 대해 감산 연산을 수행하여, 향상된 전위 콘트라스트 화상 (P(a/a-1)) 또는 P(a/(a-d)))을 구하는 고장 지점 평가 시스템.
  8. 제1항에 있어서, 제1 기능 검사 패턴이 발생되어 상기 비정상 전류가 상기 반도체 소자를 통해 흐르는 경우 제1 전위 콘트라스트 화상 (P(a))을 추출하는 수단; 제2 기능 검사 패턴이 상기 제1 기능 검사 패턴 직전에 발생되어 상기 비정상 전류가 상기 반도체 소자를 통해 흐르지 않는 경우 제2 전위 콘트라스트 화상(P(a-1))을 추출하는 수단; 및 제3 기능 검사 패턴이 상기 제1 기능 검사 패턴 직후에 발생되어 상기 비정상 전류가 상기 반도체 소자를 통해 흐르지 않는 경우 제3 전위 콘트라스트 화상 (P(a+1))을 추출하는 수단을 포함하며, 상기 논리 연산 수행 수단은 상기 제1과 제2 전위 콘트라스트 화상들에 대해 감산 연산을 수행하여 제4 전위 콘트라스트 화상 P(a/(a-1))을 구하고, 상기 제1과 제3 전위 콘트라스트 화상들에 대해 감산 연산을 수행하여 제5 전위 콘트라스트 화상 P(a/(a+1))을 구하고, 상기 제4와 제5 전위 콘트라스트 화상들에 대해 가산 연산을 수행하여 향상된 전위 콘트라스트 화상 P(a/(a-1)+a/(a+1))을 구하는 고장 지점 평가 시스템.
  9. 제1항에 있어서, 상기 비정상 전류가 상기 반도체 소자를 통해 흐르는 경우 복수개의 전위 콘트라스트 화상들 (P(a), P(b), P(c))을 추출하는 수단을 더 포함하고, 상기 논리 연산 수행 수단은 상기 복수개의 전위 콘트라스트 화상들에 대해 가산 연산을 수행하여 향상된 전위 콘트라스트 화상 (P(a+b+c))을 구하는 고장 지점 평가 시스템.
  10. 제1항에 있어서, 제1 기능 검사 패턴이 발생되어 상기 비정상 전류가 상기 반도체 소자를 통해 흐르지 않는 경우 제1 전위 콘트라스트 화상 (P(a-1) 또는 P(a-d1))을 추출하는 수단; 복수개의 제2 기능 검사 패턴들이 연속적으로 발생되어 상기 비정상 전류가 상기 반도체 소자를 통해 흐르는 경우 복수개의 제2 전위 콘트라스트 화상들 (P(a), P(a+1), …, P(b-1), P(b))을 추출하는 수단; 및 제3 기능 검사 패턴이 상기 제2 기능 검사 패턴들 이후에 발생되어 상기 비정상 전류가 상기 반도체 소자를 통해 흐르지 않는 경우 제3 전위 콘트라스트 화상 (P(b+1) 또는 P(b+d2))을 추출하는 수단을 포함하며, 상기 논리 연산 수행 수단은 상기 제1 전위 콘트라스트 화상과 제2 전위 콘트라스트 화상들 중의 한 화상에 대해 감산 연산을 수행하여 제4 전위 콘트라스트 화상 P(a/(a-1) 또는 P(a/(a-d1)))을 구하고, 상기 제2 전위 콘트라스트 화상들 중의 한 화상과 상기 제3 전위 콘트라스트 화상에 대해 감산 연산을 수행하여 제5 전위 콘트라스트 화상 P(b/(b+1)) 또는 P((b/(b+d2)))을 구하고, 상기 제4와 제5 전위 콘트라스트 화상들에 대해 가산 연산을 수행하여 향상된 전위 콘트라스트 화상 P(a/(a-1)+a+…+b+b/(b+1)) 또는 P(a/(a-d1)+a…+b+b/(b+d2)))을 구하는 고장 지점 평가 시스템.
  11. 제10항에 있어서, 상기 제1 기능 검사 패턴은 상기 제2 기능 검사 패턴 직전에 발생되고, 상기 제3 기능 검사 패턴은 상기 제2 기능 검사 패턴 직후에 발생되는 고장 지점 평가 시스템.
  12. 제1항에 있어서, 상기 반도체 소자는 CMOS 집적 소자인 고장 지점 평가 시스템.
  13. 제1항에 있어서, 상기 전위 콘트라스트 화상 계산 수단은 상기 비정상 전류가 소정치(IR) 이상인 경우 상기 전위 콘트라스트 화상들 중의 한 화상을 계산하고, 상기 비정상 전류가 상기 소정치 미만인 경우 상기 전위 콘트라스트 화상들 중의 다른 한 화상을 계산하는 고장 지점 평가 시스템.
  14. 제1항에 있어서, 상기 전위 콘트라스트 화상 계산 수단은 상기 반도체 소자의 신호 라인들에 대해서만 상기 전위 콘트라스트 화상들을 계산하는 고장 지점 평가 시스템.
  15. 반도체 소자(1) 내의 고장 지점을 평가하는 시스템에 있어서, 적어도 하나의 특정 기능 검사 패턴(ADDX, ADDY, …)을 발생하여 상기 기능 검사 패턴들을 상기 반도체 소자에 전송하는 수단(3, 4, 5, 6); 상기 반도체 소자에 전자들을 조사하는 수단(23); 상기 반도체 소자로부터 2차 전자들을 검출하는 수단(24); 상기 특정 기능 검사 패턴에 응답하여 상기 검출된 2차 전자들에 따라 전위 콘트라스트 화상들(P)을 계산하는 수단(10); 및 상기 전위 콘트라스트 화상과 선정된 전위 콘트라스트 화상에 대해 논리 연산을 수행하여 상기 반도체 소자 내의 상기 고장 지점을 평가하는 수단(10)을 포함하는 고장 지점 평가 시스템.
  16. 제15항에 있어서, 상기 전위 콘트라스트 화상 계산 수단은 상기 전위 콘트라스트 화상의 각 화소를 흑색 화소, 백색 화소, 및 상기 흑색 화소와 상기 백색 화소 사이의 회색 화소 중 하나로 변환하는 고장 지점 평가 시스템.
  17. 제16항에 있어서, 상기 논리 연산 수행 수단은
    (흑색 화소) - (흑색 화소) = (회색 화소)
    (백색 화소) - (백색 화소) = (회색 화소)
    (흑색 화소) - (백색 화소) = (흑색 화소)
    (백색 화소) - (흑색 화소) = (백색 화소)
    (흑색 화소) - (회색 화소) = (회색 화소)
    (백색 화소) - (회색 화소) = (회색 화소)
    (회색 화소) - (흑색 화소) = (회색 화소)
    (회색 화소) - (백색 화소) = (회색 화소)
    (회색 화소) - (회색 화소) = (회색 화소)
    와 같이 정의된 감산 연산을 상기 전위 콘트라스트 화상과 상기 선정된 전위 콘트라스트에 대해 수행하는 고장 지점 평가 시스템.
  18. 제15항에 있어서, 상기 반도체 소자는 절연층(503)이 상부에 배치되지 않는 도전층들(502)을 갖는 고장 지점 평가 시스템.
  19. 제15항에 있어서, 상기 전위 콘트라스트 화상 계산 수단은 상기 전위 콘트라스트 화상과 상기 반도체 소자의 도전층들에 관한 대응 레이아웃 정보 간의 상관 관계를 계산하는 고장 지점 평가 시스템.
  20. 제15항에 있어서, 상기 전위 콘트라스트 화상 계산 수단은 상기 반도체 소자의 신호선들에 대해서만 상기 전위 콘트라스트 화상을 계산하는 고장 지점 평가시스템.
KR1019960041878A 1995-09-28 1996-09-24 비정상 전류 및 전위 콘트라스트 화상을 사용하는 고장 지점 평가 시스템 KR100243828B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP95-274842 1995-09-28
JP7274842A JP2900858B2 (ja) 1995-09-28 1995-09-28 Ｃｍｏｓ論理回路の故障箇所特定方法

Publications (2)

Publication Number Publication Date
KR970018324A KR970018324A (ko) 1997-04-30
KR100243828B1 true KR100243828B1 (ko) 2000-03-02

Family

ID=17547350

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019960041878A KR100243828B1 (ko) 1995-09-28 1996-09-24 비정상 전류 및 전위 콘트라스트 화상을 사용하는 고장 지점 평가 시스템

Country Status (4)

Country Link
US (1) US5943346A (ko)
JP (1) JP2900858B2 (ko)
KR (1) KR100243828B1 (ko)
DE (1) DE19638633A1 (ko)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3111931B2 (ja) 1997-06-11 2000-11-27 日本電気株式会社 検査結果解析装置及び解析方法並びに解析プログラムを記録した記録媒体
JPH11202022A (ja) * 1998-01-19 1999-07-30 Canon Inc 半導体装置の故障解析方法および半導体装置の特性測定法
JP4174167B2 (ja) * 2000-04-04 2008-10-29 株式会社アドバンテスト 半導体集積回路の故障解析方法および故障解析装置
US6573735B2 (en) 2000-06-22 2003-06-03 Qualcomm Incorporated Reliability of vias and diagnosis by e-beam probing
US6909111B2 (en) 2000-12-28 2005-06-21 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a light emitting device and thin film forming apparatus
KR100613169B1 (ko) * 2004-10-12 2006-08-17 삼성전자주식회사 무접촉 반도체 소자 테스트 장치 및 테스트 방법
JP4917975B2 (ja) * 2007-06-29 2012-04-18 ルネサスエレクトロニクス株式会社 検査故障解析方法及び検査故障解析装置
KR101720077B1 (ko) * 2009-07-28 2017-03-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 발광 장치의 검사 방법 및 제조 방법
JPWO2014141463A1 (ja) * 2013-03-15 2017-02-16 パイオニア株式会社 発光装置及び発光装置の検査方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03135046A (ja) * 1989-10-20 1991-06-10 Fujitsu Ltd パターンの測長方法
JPH03227548A (ja) * 1990-02-01 1991-10-08 Matsushita Electron Corp 半導体装置の測定装置

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0758724B2 (ja) * 1988-06-15 1995-06-21 日本電気株式会社 半導体装置の故障解析方法
JPH0479343A (ja) * 1990-07-23 1992-03-12 Nippon Telegr & Teleph Corp <Ntt> 半導体集積回路の解析方法および解析装置
DE69227056T2 (de) * 1991-03-22 1999-05-12 Nec Corp., Tokio/Tokyo Verfahren zur Fehleranalyse unter Verwendung eines Elektronenstrahles
JP2847587B2 (ja) * 1991-09-11 1999-01-20 日本電信電話株式会社 Ｍｏｓ型集積回路の試験装置及び試験方法
US5406505A (en) * 1992-12-15 1995-04-11 Electronic And Telecommunications Research Institute Method of and apparatus for measuring energy gap of semiconductor
JPH0714898A (ja) * 1993-06-23 1995-01-17 Mitsubishi Electric Corp 半導体ウエハの試験解析装置および解析方法
US5528156A (en) * 1993-07-30 1996-06-18 Advantest Corporation IC analysis system and electron beam probe system and fault isolation method therefor
SG48773A1 (en) * 1993-09-21 1998-05-18 Advantest Corp Ic analysis system having charged particle beam apparatus
JPH07280890A (ja) * 1994-04-08 1995-10-27 Advantest Corp Ｉｃ試験装置並びにそれに使われるイオンビームテスタ及びこの装置を用いたｉｃの不良部分の特定方法
DE19526194C2 (de) * 1994-07-18 2002-11-07 Advantest Corp Verfahren zur Feststellung eines Fehlers eines ICs unter Verwendung eines Strahls geladener Teilchen

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03135046A (ja) * 1989-10-20 1991-06-10 Fujitsu Ltd パターンの測長方法
JPH03227548A (ja) * 1990-02-01 1991-10-08 Matsushita Electron Corp 半導体装置の測定装置

Also Published As

Publication number Publication date
DE19638633A1 (de) 1997-04-03
KR970018324A (ko) 1997-04-30
JPH0996662A (ja) 1997-04-08
JP2900858B2 (ja) 1999-06-02
US5943346A (en) 1999-08-24

Similar Documents

Publication Publication Date Title
JP3660561B2 (ja) 半導体集積回路の故障解析装置
US6329831B1 (en) Method and apparatus for reliability testing of integrated circuit structures and devices
KR100243828B1 (ko) 비정상 전류 및 전위 콘트라스트 화상을 사용하는 고장 지점 평가 시스템
KR20170024188A (ko) 표시 패널의 어레이 테스트 장치 및 표시 패널의 어레이 테스트 방법
KR100195680B1 (ko) 비정상 전류를 이용하는 고장 블럭 검출 시스템
US20070079188A1 (en) Signal integrity self-test architecture
KR100188173B1 (ko) 비정상 전류 및 v-i 특성을 사용하는 결함 모드평가시스템
WO2019038836A1 (ja) ソフトエラー検査方法、ソフトエラー検査装置及びソフトエラー検査システム
Apolinaria Utilization of ELITE System for Precise Fault Localization of Metal Defect Functional Failure
US6920621B1 (en) Methods of testing for shorts in programmable logic devices using relative quiescent current measurements
Strojwas et al. Novel E-beam Techniques for Inspection and Monitoring
JPS5853504B2 (ja) 集積回路装置の試験方法
JPH07167924A (ja) 半導体集積回路内部相互配線の検査装置
Thor et al. Dynamic optical beam induced current variation mapping: A fault isolation technique
Perdu et al. From IDDQ Fault Detection to Defect Localization in Logic CMOS Integrated Circuits: Key Issues
JPH02194541A (ja) 光プローバ
Maxwell The use of Iddq testing in low stuck-at coverage situations
JP2991191B1 (ja) 半導体集積回路の故障検出装置、方法及び記録媒体
JP2814953B2 (ja) 故障モードの特定方法
JP3116856B2 (ja) 半導体集積回路の断線故障検出方法
Behera et al. A procedure for the evaluation and failure analysis of MOS memory circuits using the scanning electron microscope in potential contrast mode
JP3395773B2 (ja) 半導体装置
Sumitomo et al. Open fault detection method for CMOS-LSI by supplying pulsed voltage signal to VDD and GND lines
Perdu et al. Defect localization using voltage contrast IDDQ testing
Renovell Revisiting the classical fault models through a detailed analysis of realistic defects

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20021107

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee