KR100188173B1

KR100188173B1 - 비정상 전류 및 v-i 특성을 사용하는 결함 모드평가시스템

Info

Publication number: KR100188173B1
Application number: KR1019960026063A
Authority: KR
Inventors: 마사루 사나다
Original assignee: 가네꼬 히사시; 닛본 덴기 가부시키가이샤
Priority date: 1995-06-30
Filing date: 1996-06-29
Publication date: 1999-06-01
Also published as: KR970003759A; DE19626103A1; US5889789A

Abstract

반도체 소자의 실패 모드를 평가하기 위한 시스템에서, 최소한 하나의 특정 기능 테스트 패턴(FTP)이 발생되어 반도체 소자에 전달된다. 만일 비정상 전류(I_ddq)가 검출되면, 반도체 소자의 V-I 특성이 검출되어 특정 실패 모드에 대한 기준 V-I 특성과 비교되며, 이에 따라 특정 실패 모드가 발생된 것을 평가하게 된다.

Description

비정상 전류 및 V-I 특성을 사용하는 결함 모드 평가 시스템

제1도는 종래 기술의 결함 모드 검출 장치를 도시하는 블럭도.

제2도는 제1도의 장치에 의해 얻어진 방출 스펙트럼을 보여주는 그래프.

제3a도는 정상적인 2-입력 CMOS-NOR 회로를 도시하는 회로도.

제3b도는 제3a도 회로의 진리표.

제4a도는 정상적인 2-입력 CMOS-NOR 회로를 도시하는 회로도.

제4b도는 제4a도 회로의 진리표.

제5도는 본 발명에 따른 실패 모드 평가 장치의 구현을 도시하는 블럭도.

제6도는 제5도 컴퓨터의 동작을 나타내는 플로우챠트.

제7도는 제6도의 플로우챠트를 설명하기 위한 정동작 V_DD공급 전류도.

제8a도 및 제8b도는 제6도의 단계(603)에서의 V-I 특성 예를 보여주는 도시도.

제9a도와 제9b도는 제8b도의 V-I 특성을 보여주는 파라미터 테이블.

제10도는 제6도의 단계(604)의 상세한 플로우챠트.

제11a도, 제11b도 및 제11c도는 제10도의 도전층 실패 모드를 설명하기 위한 V-I 특성 예를 보여주는 도시도.

제11d도는 제11a도의 V-I 특성을 설명하는 회로도.

제12a도, 제12b도, 제12c도는 제10도의 단면 구조 실패 모드를 설명하기 위한 V-I 특성 예를 보여주는 도시도.

제12d도는 제12b도의 V-I 특성을 설명하기 위한 회로도.

제12e도는 제12b의 V-I 특성을 설명하기 위한 단면도.

제13a도, 제13b도 및 제13c도는 제10도의 P-N 접합 실패 모드를 설명하기 위한 V-I 특성 예를 보여주는 도시도.

제13d도는 제13b도의 V-I 특성을 설명하기 위한 회로도.

제13e도는 제13b도의 V-I 특성을 설명하기 위한 단면도.

제14a도는 제10도의 모의 실험 결함 숫자 실패 모드를 설명하기 위한 V-I 특성 예를 보여주는 회로도.

제14b도는 제14a도 회로의 V-I 특성도.

제15a도는 제6도의 단계(608)에서 V-I 특성의 제1 실시예를 보여주는 도시도.

제15b도는 제15a도는 제1 실시예에서의 실패 모드를 설명하기 위한 회로도.

제16도는 제6도의 단계(608)에서의 V-I 특성의 제2 실시예를 보여주는 도시도.

제17a도, 제17b도 및 제17c도는 제5도의 장치에 인가된 전압을 보여주는 타이밍도.

제18도는 제6도의 단계(608)에서의 V-I 특성의 제3 실시예를 보여주는 도시도.

제19도는 제6도의 단계(608)에서의 V-I 특성의 제4 실시예를 보여주는 도시도.

제20a도는 제6도의 단계(608)에서의 V-I 특성의 제5 실시예를 설명하기 위해 제5도의 소자를 내포하기 위한 일정 온도 챔버(chamber)를 보여주는 도시도.

제20b도는 제6도의 단계(608)에서 V-I 특성의 제5 실시예를 보여주는 도시도.

제21도는 제20b도의 제5 실시예에서의 실패 모드를 설명하기 위한 회로도.

제22도는 제6도의 단계(608)에서의 V-I 특성의 제6 실시예를 설명하기 위해 제5도의 소자를 위한 광원(light source) 챔버를 보여주는 도시도.

제23도는 제6 도의 단계(608)에서 V-I 특성의 제7 실시예를 설명하기 위해 제5도의 소자에 대한 이온 인플랜팅 장치(ion inplanting apparatus)를 보여주는 도시도.

제24도는 제6도의 단계(608)에서의 V-I 특성의 제8 실시예를 설명하기 위해 제5도의 장치를 위한 전자 빔 소자를 보여주는 도시도.

* 도면의 주요부분에 대한 부호의 설명

1 : 반도체 소자 2 : 전압 발생 회로

3 : 테스트 패턴 발생 회로 4 : 전압 검출기

5 : 전류 검출기 6 : 컴퓨터

100 : 암실 101 : 일정 전압 공급원

102 : 이미지 처리부 103 : CRT

1001 : DUT 보드 1002 : CMOS 반도체 소자

1003 : 광방출 현미경 1004 : 대역-통과 필터

1005 : 폰트 증폭기 튜브 1006 : CCD 카메라

본 발명은 CMOS 집적 장치와 같은 반도체 소자에서 결함 모드를 평가하는 시스템에 관계한 것이다.

반도체 소자의 실패 모드를 검출하는 종래 기술의 제1 시스템에서는 전자 빔이 소자에 투사되고, 그 결과, 전위 지도(potential map)등이 소지에서 발생된 2차 전자의 검출에 의해 얻어진다. 그 다음으로, 광학 현미경으로 소자를 관찰하거나, 레이저 빔으로 장치를 에칭(etching)하거나, 초점이 맞추어진 이온 빔(FIB: Focused Ion Beam)으로 장치를 자르거나 함으로써 결함 모드가 얻어진다.

그러나, 종래 기술의 제1 시스템에서는 결함 모드의 결정이 물리적 분석을 사용해 수행되므로, 결함 모드를 완전히 결정하자는데는 많은 시간이 소요된다.

반도체 소자의 실패 모드를 검출하는 종래 기술의 제2 시스템은 검출된 빛을 축적하는 기능을 갖는 광방출 현미경을 사용한다(참조: H. Ishizuka 등에 의한 STUDY OF FAILURE ANALYSIS USING PHOTON SPECTRUM, REAJ 4-TH SYMPOSIUM, VOL. 13, No.3, pp. 71-76, 1991년 11월) 이는 다음에 상세히 설명될 것이다.

그러나 종래 기술의 제2 시스템에서는 검출된 실패 모드가, 예를 들면, 게이트 전극 개방 실패 모드, 게이트 산화물층의 파괴에 의한 누설 실패 모드, 고저항 도전체에 의한 접속간 단락 회로 모드로 제한된다. 또한, 하나의 실패 모드의 방출 스펙트럼은 다른 실패 모드의 방출 스펙트럼과 유사하기 때문에 실패 모드를 정확히 평가하는 것이 불가능하다. 또한, 광방출 현미경에 의한 분석 전에 결함 지점을 규정하는 것이 필요하다. 또한, 결함 지점이 도전층 아래에 있다면, 빛이 도전층에 의해 반사되므로, 그와 같은 결함 지점으로부터 생성된 빛을 검출하는 것이 불가능하다. 또한 결함 지점을 통해 흐르는 누설 전류가 빛의 강도를 현저하게 증가시킬 만큼 크다면, 광방출 현미경을 통상적으로 작동하는 것이 불가능하다.

반도체 소자의 실패 모드를 검출하기 위한 종래 기술의 제3 시스템에서는, 신호 파형이 전자 빔이나 레이저 빔에 의해서, 또는 금속 침(metal needle)을 사용해 직접 조사함으로써 얻어지고, 모의 실험 파형(simulated waveform)과 비교된다. 그 결과, 신호 파형이 모의 실험 파형과 다르면, 결함 모드를 결정하기 위해 논리 모의 실험(logic simulation)이 수행된다.

그러나, 종래 기술의 제3의 시스템에서는 논리 모의 결과를 분석하는데 많은 시간이 요구되므로, 결함 모드를 결정하는데 많은 시간이 소요된다.

본 발명의 목적은 반도체 소자에서 실패 모드를 쉽고 빠르게 평가하는 것이 목적이다.

본 발명에 따르면, 반도체 소자에서 실패 모드를 평가하기 위한 시스템에서, 기능적 테스트 패턴에 생성되어 반도체 소자에 전달된다. 만일, 비정상 전류가 검출된다면, 반도체 소자의 V-I 특성이 검출되고, 또 이를 특정 실패 모드에 대한 기준 V-I 특성과 비교함으로써, 이에 따라 규정된 실패 모드가 발생했는지를 평가한다.

본 발명은 첨부된 도면을 참조하여 종래의 기술과 비교한다면, 다음의 설명을 통해 보다 명확히 이해될 수 있을 것이다.

양호한 실시예를 설명하기 전에, 종래 기술의 결함 모드 검출 소자를 제1도 및 제2도를 참조하며 설명한다. (참조: H.Ishizuka 등에 의한 STUDY OF FAILURE ANALYSISUSING PHOTON SPECTRUM, REAJ 4-TH SYMPOSIUM, VOL.B, No. 3, pp. 71-76, 1991년 11월)

제1도에서, 암실(100)은 DUT(Device Under Test)보드(1001), DUT보드(1001)상에 장착된 CMOS 반도체 소자(1002), 광방출 현미경(1003), 대역-통과 필터(1004), 이미지 강화기(image intensifier)라 불리는 폰트 증폭기 튜브(1005), 및 전하-결합 소자(CCD: Charge-Coupled Device) 카메라(1006)을 포함한다. 일정 전압 공급원(101)에 의해 일정 전압이 DUT 보드(1001)에 공급된다. 그 결과 반도체 소자(1002)의 결함 지점으로부터 생성된 약한 빛이 광방출 현미경(1003)과 대역-통과 필터(1004)를 경유해 폰트 증폭기 튜브(1005)에 공급된다. 그 다음으로, 약한 빛은 폰트 증폭기 튜브(1005)에 의해 증폭되어, 증폭된 빛을 분석하기 위해 이미지 처리부(102)에 공급된다. 증폭된 빛을 분석해서 얻어진 이미지, 즉, 방출 스펙트럼은 디스플레이부(103) 상에 디스플레이 된다. 이 경우에는, 광방출 현미경(1003)은 검출된 빛을 축적하는 기능을 갖는다. 따라서, 실패 모드는 디스플레이 부(103)상에 디스플레이 된 방출 스펙트럼을 관찰함으로써 평가될 수 있다.

그러나, 제1도의 장치에서는 대역 통과 필터(1004)의 파장이 예를 들어 400 내지 1000nm로 제한되기 때문에 검출된 실패 모드는 예를 들면 게이트 전극의 개방 실패 모드, 게이트 산화물 층 파괴에 의한 누설 실패 모드 및, 고저항 도체에 의한 접속사이의 단락 모드로 제한된다.

또한, 제1도의 장치에서 한 개의 실패 모드의 방출 스펙트럼이 다른 실패 모드의 방출 스펙트럼과 유사하므로, 실패 모드를 정확하게 평가하는 것이 불가능하다. 예를 들어, 제2도에 도시된 바와 같이, A로 표시된 게이트 절연층 실패 모드의 방출 스펙트럼은 B로 표시된 게이트 전극 개방 실패 모드와 유사하다. 그러므로, 방출 스펙트럼의 등락(fluctuation)을 볼 때, 한 실패 모드로부터 다른 실패 모드를 정확히 구별하는 것이 어렵다.

또한, 광방출 현미경에 의한 분석 이전에 결함 지점을 규정하는 것이 필요하다. 즉 상기와 같은 결함 지점이 규정된 후에 결함 지점으로부터 생성된 빛의 방출 스펙트럼이 분석된다. 그러므로, 결함 지점의 실패 모드를 규정하는데는 많은 시간이 걸린다.

또한, 만일 결함 지점이 도전 층 아래에 있다면, 빛이 도전 층에 의해 반사되기 때문에 상기와 같은 결함 지점에서 발생된 빛의 검출하는 것이 불가능하다.

또한, 결함 지점을 통해 흐르는 누설 전류가 빛의 강도를 현저히 증가시킬만큼 크다면, 광방출 현미경(1003)을 통상적으로 작동하는 것이 불가능하다.

다음으로, 본 발명의 원리를 제3a도, 제3b도, 제4a도, 및 제4b도를 참조하여 설명한다.

정상 2 입력 CMOS NOR 회로가 도시된 제3a도에서는, P-채널 MOS 트랜지스터 Q_P1및 Q_P2가 전원 단자 V_DD와 출력 단자 OUT 사이에 직렬로 접속되어 있으며, N-채널 MOS 트랜지스터 Q_N1및 Q_N2가 출력 단자 OUT와 접지 단자 GND 사이에 병렬로 접속되어 있다. 트랜지스터 Q_P1및 Q_N1는 입력 단자 IN1의 전압에 의해 제어되며, 트랜지스터 Q_P2및 Q_N2는 입력 단자 IN2의 전압에 의해 제어된다. 제3a도의 NOR 회로의 진리표가 제1b도에 도시되어 있다.

제3a도에서, 전원 단자 V_DD로부터 접지 단자 GND로 흐르는 정동작(quiescent) V_DD공급 전류 I_ddq는 존재하지 않는다. 이는 정동작 V_DD공급 전류 I_ddq가 정상 상태임을 나타낸다.

비정상 2입력 CMOS NOR 회로를 도시하는 제4a도에서는 N-채널 트랜지스터 Q_n2의 게이트가 개방되어 N-채널 트랜지스터 Q_n2는 정상적으로 ON 상태에 있다고 가정한다. 그 결과, 입력 단자 IN1 및 IN2에서의 전압이 모두 로우(low)이면, 관통 전류, 즉 다량의 정동작 V_DD공급 전류 I_ddq가 흐른다. 즉, 정동작 V_DD공급 전류 I_ddq는 비정상 상태에 있다.

H한,제4a도에서, 입력 단자 IN1 및 IN2에서의 전압이 모두 로우이면, 출력 단자 OUT에서의 전압 V_OUT은

여기서, Z_P는 P-채널 트랜지스터 Q_P2의 임피던스이며;

Z_N은 각 N-채널 트랜지스터 Q_N1및 Q_N2의 임피던스이고;

V_TH는 CMOS 인버터의 논리 임계 전압이다. Z_P=Z_N이면,

V_OUT=(1/3)V_DDV_TH

그러므로, 제4a도의 NOR 회로의 진리표가 제4b도에 도시된다.

따라서, 일반적으로, CMOS 소자와 같은 반도체 소자가 내부에 물리적 결함을 가지고 있으면, 그것을 통해 비정상 정동작 V_DD공급 전류가 흐른다(참조: 엠. 사나다(M. Sanada에 의한 New Application of Laser Beam to Failure Analysis of LSI with Multi-Metal Layer, Microelectronics and Reliability, Vol.33,No.7, pp. 993-1009, 1993, 및 M.Sanada Evalution and Detection of CMOS-LSI with Abnormal Iddq, Microelectronics and Reliability, Vol.35,No.3,pp.619-629, 1995).

본 발명의 구현을 설명하는 제5도에서, 참조 번호(1)은 CMOS LSI 회로 소자와 같은 반도체 소자를 가리킨다. 전압 V가 전압 발생 회로(2)에 의해 소자(1)의 전원 전압 단자 V_DD에 공급되고, 기능 테스트 패턴 FTP가 테스트 패턴 발생 회로(3)에 의해 소자(1)의 입력에 공급된다.

전원 전압 단자 V_DD및 접지 단자 GND 사이의 전압은 전압 검출기(4)에 의해 검출된다. 또한 전원 단자 V_DD로부터 접지 단자 GND로 흐르는 전류는 전류 검출기(5)에 의해 검출된다.

전압 검출기(4)에 의해 검출된 전압 V와 전류 검출기(5)에 의해 검출된 전류 I는 컴퓨터(6)과 전압 V및 전류 I에 따라서 V-I 특성 곡선을 디스플레이하기 위한 곡선 추적기(curve tracer: 7)에 공급된다.

컴퓨터(6)은 중앙 처리 장치(CPU), 판독 전용 메모리(ROM), 랜덤 액세스 메모리(RAM), 디스플레이부 등을 포함한다. 컴퓨터(6)은 전압 발생 회로(2)와 테스트 패턴 발생 회로(3)을 제어한다.

다음으로, 제5도의 컴퓨터(6)의 동작이 제6도에 도시된 플로우챠트를 참조하여 설명된다. 테스트 패턴 발생 회로(3)은 어드레스 ADD의 함수인 기능 테스트 패턴 FTP를 저장하기 위한 ROM을 포함한다는 것을 주목해야 한다. 먼저, 단계(601)에서, 테스트 패턴 발생 회로(3)은 특정 기능 테스트 패턴 FTP를 발생한다. 때에 따라, 다수의 기능 테스트 패턴이 생성될 수 있다는 것을 주목하라.

단계(602)에서, 정동작 V_DD공급 전류 I_ddq로 불리는 전류 I가 극히 큰지 즉, 비정상적인지가 결정한다.

구체적으로는 제7도에 도시된 바와 같이, 기능 테스트 패턴 FTP가 소자(1)에 공급될 때, 전류 I_ddq가 기준 전류 I_E보다 큰지 결정된다. 그 결과, 만일 I_ddqI_E(비정상)이면, 제어는 단계(603)으로 진행한다. 그렇지 않다면 제어는 단계(609)로 직접 진행한다.

단계(603)에서, 기능 테스트 패턴이 고정되는 동안 V-I 특성이 얻어진다. 즉, 소자(1)의 전원 전압 단자 V_DD에 인가되는 전압 V가 점차 증가할 때, V-I 특성의 한 예가 제8a도처럼 얻어진다. 그 다음으로 제8b도에 도시된 특이점 (singular point) a, b, c및 d가 V-I 특성으로부터 얻어진다. 결국 제9a도 및 제9b도가 도시된 바와 같이, 특이점 a와 b 사이의 기울기 값 α, 특이점 b와 c 사이의 기울기 값 β, 특이점 c와 d 사이의 기울기 값 г가 계산된다. 즉, 기울기 값의 개수는 특이점 값의 수 - 1이다. 또한, 특이점과 개수는 V-I 특성에 의존한다. 그러나, 만일 특이점에 단지 하나뿐이면, 한 개의 기울기 값이 상기 특이점과 V-I 특성 상의 선정된 값 사이에서 계산된다. 예를 들어, 제8b도에서, V-I 특성은 4개의 특이점 a, b, c 및 d와 세 개의 기울기 값 α, β, 및 г에 의해 도시된다.

그 다음으로, 단계(604)에서, 실패 모드가 V-I 특성의 특이점 및 기울기 값들과 선정된 실패 모드의 특이점과 기울기 값을 비교함으로써 평가된다. 이는 다음에 상세히 설명될 것이다.

단계(605)에서, 실패 모드가 단계(604)에서 결정되었는지의 여부가 결정된다. 실패 모드가 결정된다면, 제어는 단계(609)로 진행한다. 그렇지 않다면, 제어는 다른 실패 모드 평가를 수행하는 단계(606, 607 및 608)로 진행한다.

단계(606)에서, 물리적 환경이 변경되거나 촉진된다.

단계(607)에서, 촉진된 물리적 환경에서의 V-I 특성이 단계(603)에서와 동일한 방법으로 얻어진다. 단계(608)에서, 실패 모드가 평가된다. 단계(606, 607 및 608)이 다음에 상세히 설명될 것이다.

그 다음으로, 제어는 단계(609)로 진행한다. 그 다음으로 제6도의 루틴은 단계(609)에 의해 종료된다.

다음으로, 제6도의 실패 모드 평가 단계(604)는 제10도를 참조하여 설명된다. 먼저, 단계(1001)에서, 도전층 실패 모드가 존재하는지의 여부가 결정된다. 이 경우, 제11a도, 제11b도 및 제11c도에 도시된 바와 같은 도전층 실패 모드를 보여주는 한 개 이상의 V-I 특성이 컴퓨터(6)의 RAM에 데이타베이스로서 저장된다. 그 다음으로, 단계(603)에서 계산된 특이점들이 도전층 실패 모드에 대한 특이점들과 근접한가의 여부를 결정한다. 특이점들이 근접한다면, 단계(603)에서 계산된 기울기 값들이 도전층 실패 모드를 나타내는 기울기 값에 근접한가의 여부가 결정된다. 그 결과, 만일 계산된 기울기가 도전층 실패 모드를 나타내는 값과 근접한다면, 제어는 도전층 실패 모드가 발생했는지를 결정하는 단계(1002)로 진행한다. 그 다음으로, 제어는 단계(1012)를 거쳐 제15도의 단계(605)로 복귀한다. 그렇지 않다면, 제어는 단계(1003)으로 진행한다.

도전층 실패 모드는 촛점 맞추어진 이온 빔(FIB) 또는 촛점 맞추어진 레이저 빔(FLB: Focused Laser Beam)을 사용함으로써 소자 내에 강제로 만들어 질 수 있음을 주목해야 한다. 예를 들어, 제11d도에 도시된 바와 같이, 개방 실패 모드가 CMOS 인버터의 P-채널 MOS 트랜지스터 Q_P의 게이트 전극 내에 강제로 만들어진다. 제11d도에서, 고 입력 전압이 CMOS 인버터에 인가될 때, P채널 MOS 트랜지스터 Q_P는 정상적으로 ON 상태에 있고, N-채널 MOS 트랜지스터 Q_N이 턴 온됨으로써 관통 전류가 트랜지스터 Q_P와 Q_N을 통해 흐르게 된다. 상기와 같은 관통 전류는 입력 전압이 N-채널 MOS 트랜지스터 Q_N의 약 1.3V와 같은 임계 전압에 도달한 때 흐르기 시작한다. 또한, V-I 특성의 기울기 값은 P채널 MOS 트랜지스터 Q_P의 채널 저항과 N채널 MOS 트랜지스터 Q_N의 채널 저항과의 합에 의존한다. 따라서 제11d도에 도시된 개방 실패 모드는 제11b도의 V-I 특성을 갖는데, 이 때 두개의 특이점 a와 b가 발생하고, 그들간의 기울기 값은 비교적 큰 값이 된다.

단계(1003)에서 단면 구조 실패 모드가 존재하는지의 여부가 결정된다. 이 경우에 제12a도, 제12b도, 제12c도에 도시된 바와 같이 단면 구조 실패 모드를 보여주는 한 개 이상의 V-I 특성이 컴퓨터(6)의 RAM에 데이터베이스로서 저장된다. 다음에 단계(603)에서 계산된 특이점이 단면 구조 실패 모드의 특이점과 근접한지가 결정된다. 근접한 경우에만, 단계(603)에서 계산된 기울기 값들이 단면구조 실패 모드를 나타내는 기울기 값들과 근접하는지가 결정된다. 그 결과, 계산된 기울기 값들이 단면 구조 실패 모드를 나타내는 값들에 근접한다면, 제어느 단면구조 실패 모드가 발생했다고 결정하기 위해 단계(1004)로 진행한다. 그 다음으로 제어는 단계(1012)를 경유해 제6도의 단계(605)로 진행한다.

단면 구조 실패 모드는 FIB 또는 FLB를 사용해 소자(1)내에 강제로 만들어질 수 있다는 사실을 주목하라. 예를 들어, 제12d도와 제12e도에서 도시된 바와 같이, 단락 회로 실패 모드는 CMOS 인버터의 P 채널 트랜지스터 Q_P의 게이트 절연층 내에 핀홀(pinhole)을 만듦으로써 강제로 만들어진다. 제12d도에서, N채널 MOS 트렌지스터 Q_NI뿐만 아니라, CMOS 인버터에 저 입력 전압이 인가되는 때, 관통 전류가 전원 전압 단자 V_DD로부터 입력 전압을 정하는 P채널 MOS 트랜지스터 Q_P의 게이트 절연층과 N채널 MOS 트랜지스터 Q_n2의 드레인을 경유해 소스(source) 즉, 상기 트랜지스터의 접지 단자로 흐른다. 또한 상기와 같은 관통 전류는 N채널 MOS 트렌지스터 Q_n2하여금 게이트 전압이 N채널 MOS 트랜지스터의 약 1.3V와 같은 임계 값에 도달한 때 흐르기 시작한다. 또한, V-I 특성의 기울기 값은 P채널 MOS 트랜지스터 Q_P의 핀홀 저항과 N채널 MOS 트랜지스터 Q_n2의 채널 저항과의 합에 의존한다. 따라서, 제12d도에서 도시된 바와 같이 단락 회로 실패 모드는 제12b도에 도시된 V-I 특성을 갖는데, 이 때 한개의 특이점이 발생되고, 한 개의 기울기 값은 대단히 큰 값이 된다.

단계(1005)에서, P-N 접합 실패 모드가 존재하는지의 여부가 결정된다. 이 경우에, 제13a도, 제13b도, 및 제13c도에 도시된 바와 같이, P-N 접합 실패를 나타내는 한 개 이상의 V-I 특성이 컴퓨터(6)의 RAM에 데이터베이스로서 저장된다. 그 다음으로, 단계(603)에서 계산된 특이점이 P-N 접합 실패 모드에 대한 특이점에 근접하는지가 결정된다. 특이점이 근접한 경우에만, 단계(603)에서 계산된 기울기 값들이 P-N 접합 실패 모드를 나타내는 기울기 값들에 근접하는지가 결정된다. 그 결과 계산된 기울기 값들이 P-N 접합 실패 모드를 나타내는 값들에 근접한다면, 제어는 P-N 접합 실패 모드가 발생했다고 결정하는 단계(1006)으로 진행한다.

그 다음으로, 제어는 단계(1012)를 경유해 제6도의 단계(605)로 진행한다.

P-N 접합 단락 회로와 같은 실리콘과 알루미늄간의 공용 반응(eutecticreaction)에 의해 유발된 합금 스파이크 및 P-N 접합 실패 모드가 FIB, 전자 빔(EB) 혹은 엑시머 레이저(excimer laser)를 사용함으로써 소자(1) 내에 강제로 만들어질 수 있다. 예를 들어, 제13d도와 제13e도에 도시된 바와 같이, P-N 접합 실패 모드는 CMOS 인버터의 P채널 MOS 트랜지스터 Q_p내에 강제로 만들어진다. 보다 상세히, P채널 MOS 트랜지스터 Q_p의 P형 드레인과 N형 웰 사이의 PN 접합이 제13e도에 X로 표시된 바와 같이 파괴된다. 그 결과, P-채널 MOS 트랜지스터 Q_p의 드레인과 소오스 사이에 작은 저항 R1이 나타난다. 제13d도에서, 고 입력 전압이 CMOS 인버터에 인가된 때 관통 전류가 전원 전압 단자 V_DD로부터 저항 R1(N-type)과 N-채널 MOS 트랜지스터 Q_n의 드레인을 경유해 상기 트랜지스터의 소스(source), 즉 접지 단자 GND로 흐른다. 또한, 상기와 같은 관통 전류는 입력 전압이 N-채널 MOS 트랜지스터 Q_n의 약 1.3V와 같은 임계 전압에 도달한 때 흐르기 시작한다. 또한, V-I 특성의 기울기 값은 N-채널 MOS 트랜지스터 Q_n의 채널 저항에 의존한다. 따라서, 제13d도와 제13e도에 도시된 바와 같이, P-N 접합 실패 모드는 제13b도에 도시된 V-I 특성을 갖는데 이 때, 한 개의 특이점이 발생되고, 한 개의 기울기 값은 대단히 큰 값을 갖게 된다.

단계(1007)에서, 실제 결함 소자 실패 모드가 존재하는지의 여부가 결정된다. 이 경우에, 실제 결함 소자층 실패를 나타내는 한 개 이상의 V-I 특성이 컴퓨터(6)의 RAM에 데이터베이스로서 저장된다. 그 다음으로, 단계(603)에서 계산된 특이점이 실제 결함 소자 실패 모드 값에 근접하는지가 결정된다. 특이점이 근접한 경우에만, 단계(603)에서 계산된 기울기 값들이 실제 결함 소자 실패 모드를 나타내는 기울기 값들에 근접하는지를 결정한다. 그 결과, 만일 계산된 기울기 값들이 실제 결함 소자층 실패 모드를 나타내는 값들에 근접한다면, 제어는 실제 결함 소자 실패 모드가 발생했는지를 결정하는 단계(1008)로 진행한다. 그 다음으로, 제어는 단계(1012)를 경유해 제6도의 단계(605)로 되돌아 간다. 그렇지 않다면, 제어는 단계(1009)로 진행한다.

예를 들어, 소스/드레인 전극의 저항을 줄이기 위하여, 폴리크리스탈 실리콘과 Pt및 Ti와 같은 내화성 금속으로 형성된 실리사이드 구조가 소스/드레인 전극으로 사용된다. 이러한 경우, 소스/드레인 전극들은 절연층에 합금 스파이크를 야기하도록 필 오프(peel off) 될 수 있으며, 이에 따라 얕은 N-형(P-형) 영역과 그 둘레의 P-형(N-형) 웰 사이에 누설 전류가 흐르게 되고, 또 그들 사이에 단락 회로가 발생한다. 이러한 경우, 관통 전류가 소자(1)을 통하여 흐른다.

단계(1009)에서, 모의 실험된 실패 모드가 존재하는지의 여부가 결정된다. 이러한 경우, 모의 실험된 결함 소자층 실패를 나타내는 하나 이상의 V-I 특성들이 컴퓨터(6)의 RAM 내에 데이타 베이스로서 저장된다. 따라서, 단계(603)에서 계산된 특이점들의 모의 실험된 실패 모드에 대한 특이점들과 근접한가의 여부가 결정된다. 특이점들이 근접한 경우에만, 단계(603)에서 계산된 기울기 값들이 모의 실험된 결함 소자 실패 모드를 나타내는 기울기 값에 근접한지의 여부가 결정된다. 그 결과, 만일 계산된 기울기 값들이 모의 실험된 결함 소자층 실패 모드의 값들과 근접하다면 제어는 모의 실험된 결함 소자 실패 모드가 발생된 여부를 결정하는 단계(1010)으로 진행한다. 그 다음으로 제어는 단계(1012)를 거쳐 제6도의 단계(605)로 복귀한다. 만일 다른 경우라면, 제어는 단계(1011)로 진행한다.

예를 들어, 2개의 CMOS 인버터(1401 및 1402)들의 출력이 제14a도에 도시된 바와 같이 회로가 단락되었다고 가정하자. 이러한 경우, CMOS 인버터(1401)의 출력 레벨이 CMOS 인버터(1402)의 출력과 반대인 때, 관통 전류가 그들을 통해 흐른다. 따라서 상기와 같은 관통 전류는 전압 V_DD가 약 1.3V와 같은 P-채널 MOS 트랜지스터 또는 N-채널 MOS 트랜지스터의 임계 전압이 도달한 때에 흐르기 시작한다. 또한, N-채널 MOS 트랜지스터의 임피던스 Z_n이 종래에는 P-채널 MOS 트랜지스터의 임피던스 Z_P의 2배이기 때문에, V-I 특성의 기울기 값은 3Z_P이다. 따라서, 하나의 특이점이 발생되고, 하나의 기울기 값 3Z_P가 발생된 경우 제14b도에 도시된 바와 같은 V-I 특성이 발생되어 컴퓨터(6)의 RAM 내에 데이타베이스로서 저장된다.

단계(1011)에서, 플래그 FX가 0이 되도록 야기되는 반면에 단계(1012)에서는 플래그 FX가 1이 되도록 야기된다. 따라서, 제6도의 단계(605)에서, 플래그 FX가 1' 또는 0인가를 결정함으로써 실패 모드에 대한 결정이 수행된다.

다음으로, 제6도의 환경 변경 및 촉진 단계(606), V-I 특성 검출 단계(607) 및 실패 모드 평가 단계(608)의 제1 실시예가 제15a도 및 제15b도를 참조하여 설명된다.

즉, 단계(606)에서, 일정 전압이 전원 단자 전압 단자 V_DD에 선정된 시간 기간 동안 인가된다. 그 다음으로, 단계(607)에서, V-I 특성이 단계(604)와 동일한 방법으로 얻어진다. 그 다음으로, 단계(608)에서는 단계(607)에서 계산된 기울기 값과 특이점들이 제15a도의 파선으로 표시된 V-I 특성을 나타내는 특정값에 근접한가의 여부가 결정된다. 그 결과, 특이점과 계산된 기울기 값들이 특정값에 근접한 경우에만, 특정 실패 모드가 발생한 것으로 결정된다. 그 다음으로, 제어는 제6도의 단계(609)로 진행한다.

예를 들어, 제15a도에 도시된 바와 같은 특정실패 모드가 발생될 수 있는 제15b도에 도시된 바와 같이, 임피던스 소자 Z1및 Z2들은 전원 전압 단자 V_DD와 노드 N 사이에 접속되며, 임피던스 소자 Z가 노드 N과 접지 단자 GND 사이에 접속된다. 제15b도에서, 노드 N이 결함인 것으로 가정하자. 이러한 경우는 먼저, 관통 전류 I1이 전원 전압 단자 V_DD로부터 임피던스 소자 Z1, 노드 N 및 임피던스 소자 Z를 통하여 접지 단자 GND로 흐른다. 그러나, 일정 전압의 인가 후, 노드 N 주변의 임피던스는 감소되며, 관통 전류 I2가 전원 전압 단자 V_DD로부터 임피던스 소자 Z2, 노드 N 및 임피던스 소자 Z를 통하여 접지 단자 GND로 흐른다. 따라서, 제15a도에 도시된 바와 같이 V-I 특성이 변경되는데, 이는 관통 전류, 즉 정동작 V_DD공급 전류 I_ddq를 증가시킨다.

다음으로, 제6도의 환경 촉진 단계(606), V-I 특성 검출 단계(607) 및 실패 모드 평가 단계(608)의 제2 실시예가 제16도를 참조하여 설명된다.

즉, 단계(606)에서 관통 전류는 선정된 시간 기간 동안 일정 값으로 제어된다. 그 다음으로, 단계(607)에서, V-I 특성이 단계(604)와 동일한 방법으로 얻어진다. 그 다음으로, 단계(608)에 단계(607)에서 계산된 기울기 값과 특이점들이 제16도의 파선으로 표시된 V-I 특성을 나타내는 특정값에 근접한가의 여부가 결정된다. 그 결과, 특이점과 계산된 기울기 값들이 특정값에 근접한 경우에만, 특정 실패 모드가 발생한 것으로 결정된다. 그 다음으로, 제어는 제6도의 단계(609)로 진행한다.

전자 이동(electromigration)에 의한 비접속이 얇은 접속 내에서 발생되어 다른 실패 모드들이 야기되기 때문에 제2 실시예가 효과적임을 주목해야 한다.

따라서, 제16도에 도시된 바와 같이 V-I 특성이 변경되는데, 이는 관통 전류, 즉 정동작 V_DD공급 전류 I_ddq를 증가시킨다.

다음으로, 제6도의 환경 촉진 단계(606), V-I 특성 검출단계(607) 및 실패 모드 평가 단계(608)의 제3 실시예가 제17a도, 제17b도, 제17c도 및 제18도를 참조하여 설명된다.

즉, 단계(606)에서, 컴퓨터(6)은 제17a도에 도시된 바와 같은 펄스 전압이 제17b도에 도시된 바와 같은 전압 V상에 중첩되도록 전압 발생 회로(2)를 제어한다. 그 결과, 전압 발생 회로(2)는 제17c도에 도시된 바와 같은 펄스형 전압을 발생시킨다. 이러한 경우, PN 접합의 순방향 바이어스 전압이 일반적으로 0.65 내지 0.7V이기 때문에, 제17a도에 도시된 펄스 전압의 진폭은 0.5V보다 작은 것이 바람직하다. 그 다음으로 단계(607)에서, V-I 특성이 단계(604)와 동일한 방법으로 얻어진다. 그 다음으로, 단계(608)에서, 단계(607)에서 계산된 기울기 값과 특이점들이 제18도의 파선에 의해 표시된 V-I 특성을 나타내는 특정값에 근접한지의 여부가 결정된다. 그 결과, 특이점과 계산된 기울기 값들이 특정값에 근접한 경우에만 특정 결함 모드가 발생된 것으로 결정된다. 그 다음으로, 제어는 제6도의 단계(609)로 진행한다.

예를 들어, 제18도에 도시된 바와 같은 제3 실시예에서는 V-I 특성이 실선으로부터 파선으로 변경된다. 즉, O.2V와 1.8V의 피크들은 관통 전류의 경로 내의 PN 접합이 순방향으로 바이어싱(bliasing)됨을 나타낸다. 상기와 같은 PN 접합의 순방향 바이어스 상태는 물리적 결함이 반도체 기판 내에 존재하거나 또는 단락 회로가 웰과 접속부 사이에 발생한 것을 의미한다. 따라서, 제18도에 도시된 바와 같이 V -I 특성이 변경되는데, 이는 관통 전류, 즉 정동작 V_DD공급 전류 I_ddq를 증가시킨다.

다음으로, 제6도의 환경 촉진 단계(606), V-I 특성 검출 단계(607) 및 실패 모드 평가 단계(608)의 제4 실시예가 제19도를 참조하여 설명된다.

즉, 단계(606)에서, 컴퓨터(6)은 전압 V가 반전되도록 전압 발생 회로(2)를 제어한다. 그 다음으로, 단계(607)에서, V-I 특성이 단계(604)와 동일한 방법으로 얻어진다. 그 다음으로, 단계(608)에서, 단계(607)에서 계산된 기울기 값과 특이점들이 제19도의 파선으로 표시된 V-I 특성을 나타내는 특정값에 근접한가의 여부가 결정된다. 그 결과, 특이점과 계산된 기울기 값들이 특정값에 근접한 경우에만, 전원 전압 단자 V_DD와 접지 단자 GND 사이의 단락 회로 또는 PN 접합 브레이크다운과 같은 특정 실패 모드가 발생한 것으로 결정된다. 그 다음으로, 제어는 제6도의 단계(609)로 진행한다.

제19도의 실선은 정상 상태를 나타낸다는 것을 주목해야 한다.

따라서, 제19도에 도시된 바와 같이 V-I 특성이 변경되는데, 이는 관통 전류, 즉 정동작 V_DD공급 전류 I_ddq를 증가시킨다.

다음으로, 제6도의 환경 촉진 단계(606), V-I 특성 검출 단계(607) 및 실패 모드 평가 단계(608)의 제5 실시예가 제20a도, 제20b도 및 제21도를 참조하여 설명된다.

제20a도에 도시된 바와 같이, 소자(1)은 먼저 컴퓨터(6)에 의해 온도가 제어되는 일정 온도 챔버(2001)에 놓인다.

즉, 단계(606)에서 컴퓨터(6)은 일정 온도 챔버(2001)의 온도를 제어하는데, 이에 따라 상기 온도는 선정된 값에 근접하게 된다. 그 다음으로, 단계(607)에서 V-I 특성이 단계(604)와 동일한 방법으로 얻어진다. 그 다음으로, 단계(608)에서는 단계(607)에서 계산된 기울기 값과 특이점들이 제20b도의 파선으로 표시된 V-I 특성을 나타내는 특정값에 근접한가의 여부가 결정된다. 그 결과, 특이점과 계산된 기울기 값들이 특정값에 근접한 경우에만 특정 실패 모드가 발생된 것으로 결정된다. 그 다음으로, 제어는 제6도의 단계(609)로 진행한다.

즉, 제20b도에 도시된 바와 같이, 제5 실시예에서는 만일 게이트 전극의 개방 실패 또는 PN 접합 실패가 소자(1) 내에 있다면, V-I 특성은 실선으로부터 파선으로 변경된다. 일반적으로, 채널의 저항이 클수록 일정 온도 챔버(2001)의 온도도 높아진다. 또한, 임계 전압이 작을수록, 일정 온도 챔버(2001)의 온도도 높아진다. 이러한 실패의 예가 제21도에 도시된다.

제21도에서, CMOS 인버터는 P-채널 MOS 트랜지스터 Q_p와 N-채널 MOS 트랜지스터 Q_n으로 구성되며, 또 개방 실패가 P-채널 MOS 트랜지스터 Q_p의 게이트 전극에서 발생한다. 이러한 경우, 높은 입력 전압이 CMOS 인버터에 인가된 때, P-채널 MOS 트랜지스터 Q_p는 ON 상태에 정상적으로 있게 되며, N-채널 MOS 트랜지스터 Q_n은 턴온되는데, 이에 따라 관통 전류가 이를 통하여 흐를 수 있게 된다. 또한, 일정 온도 챔버(2001)의 온도가 증가되는 때, 정상적-ON 상태인 P-채널 MOS 트랜지스터 Q_p의 채널 저항이 증가되며, N-채널 MOS 트랜지스터 Q_n의 임계 전압이 감소된다. 그 결과, 제20b도에 도시된 바와 같이 V-I 특성이 변경되는데, 이는 관통 전류, 즉 정동작 V_DD공급 전류 I_ddq를 증가시킨다.

다음으로 제6도의 환경 촉진 단계(606), V-I 특성 검출 단계(607) 및 실패 모드 평가 단계(607)의 제6 실시예가 제22도를 참조하여 설명된다.

제22도에 도시된 바와 같이, 소자(1)은 먼저 컴퓨터(6)에 의해 제어되는 광원(2201) 아래에 놓이게 된다.

즉, 단계(606)에서, 컴퓨터(6)은 광원(2201)을 턴 온시킨다. 그 다음으로, 단계(607)에서, V-I 특성이 단계(604)와 동일한 방법으로 얻어진다. 그 다음으로, 단계(608)에서는 단계(607)에서 계산된 기울기 값과 특이점들이 특정값에 근접한가의 여부가 결정된다. 그 결과, 특이점과 계산된 기울기 값들이 특정값에 근접한 경우에만 특정 실패 모드가 발생된 것으로 결정된다. 그 다음으로, 제어는 제6도의 단계(609)로 진행한다.

예를 들어, 소자(1) 상에 빛이 조사되는 때, PN 접합 근처의 전자들이 활성화되어 전원 전압 단자 V_DD와 접지 단자 GND 사이의 임피던스가 감소되며 또 PN 접합의 임계 전압이 감소된다. 따라서, V-I 특성이 변경되는데, 이는 관통 전류, 즉 정동작 V_DD공급 전류 I_ddq를 증가시킨다.

다음으로, 제6도의 환경 촉진 단계(606), V-I 특성 검출 단계(607) 및 실패 모드 평가 단계(608)의 제7 실시예가 제23도를 참조하여 설명된다.

제23도에 도시된 바와 같이, 소자(1)은 먼저 컴퓨터(6)에 의해 제어되는 이온 소스(2302)를 갖는 진공 미러 실린더(2301)에 놓이게 된다.

즉,단계(606)에서, 컴퓨터(6)은 이온 소스(2302)를 작동시킨다. 그 다음으로, 단계(607)에서, V-I 특성이 단계(604)와 동일한 방법으로 얻어진다. 그 다음으로, 단계(608)에서는 단계(607)에서 계산된 기울기 값들이 특정 기울기 값에 근접한가의 여부가 결정된다. 그 결과, 특이점과 계산된 기울기 값들이 특정값에 근접한 경우에만, 특정 실패 모드가 발생한 것으로 결정된다. 그 다음으로, 제어는 제6도의 단계(609)로 진행한다.

예를 들어, 이온이 제21도에 도시된 바와 같은 CMOS 인버터로 구성된 소자(1) 상에 조사된 때, 이온들은 P-채널 MOS 트랜지스터 Q_P의 게이트 전극에 축적되며 이에 따라 P-채널 MOS 트랜지스터 Q_P는 턴 오프되어 관통 전류가 감소되게 된다. 따라서 V-I 특성이 변경되는데, 이는 관통 전류, 즉 정동작 V_DD공급 전류 I_ddq를 감소시킨다.

다음으로, 제6도의 환경 촉진 단계(606), V-I 특성 검출 단계(607)및 실패 모드 평가 단계(608)의 제8 실시예가 제24도를 참조하여 설명된다.

제24도에 도시된 바와 같이, 소자(1)은 먼저 컴퓨터(6)에 의해 제어되는 전자총(2402)를 갖는 진공 미러 실린더(2401)에 놓이게 된다.

즉,단계(606)에서, 컴퓨터(6)은 전자총(2402)를 작동시킨다. 그 다음으로, 단계(607)에서, V-I 특징이 단계(604)에서와 동일한 방법으로 얻어진다. 그 다음으로, 단계(608)에서는 단계(607)에서 계산된 기울기 값과 특이점들이 특정값에 근접한가의 여부가 결정된다. 그 결과 특이점과 계산된 기울기 값들이 특정값에 근접한 경우에만, 특정 실패 모드가 발생된 것으로 결정된다. 그 다음으로, 제어는 제6도의 단계(609)로 진행한다.

예를 들어, 제21도에 도시된 바와 같은 CMOS 인버터로 구성된 소자(1) 상에 전자가 조사되는 때, 전자들은 P-채널 MOS 트랜지스터 Q_p의 게이트 전극에 축적되며,이에 따라 P-채널 MOS 트랜지스터 Q_p가 턴 온 상태로 되어 관통 전류가 증가되게 된다. 다른 한편으로, N-채널 MOS 트랜지스터 Q_n이 게이트 전극이 개방된 것으로 가정하자, 이러한 경우, 전자들은 N-채널 MOS 트랜지스터 Q_n의 게이트 전극에 축적되며, 이에 따라 N-채널 MOS 트랜지스터 Q_n이 턴 오프되어 관통 전류가 감소된다. 따라서, V-I 특성이 변경되는데, 이는 관통 전류, 즉 정동작 V_DD공급 전류 I_ddq를 증가 또는 감소시킨다.

이제까지 설명된 바와 같이, 본 발명에 따르면 실패 모드인 반도체 소자가 소자를 파괴시키지 않으면서 쉽고 빠르게 평가될 수 있다.

Claims

반도체 소자의 실패 모드를 평가하기 위한 시스템에 있어서, 최소한 하나의 기능 테스트 패턴(Functional Test Pattern: FTP)을 발생시키고 상기 기능 테스트 패턴을 상기 반도체 소자에 전달하는수단(3), 상기 반도체 소자를 통하여 흐르는 비정상 전류를 검출하기 위한 수단(5), 상기 비정상 전류가 상기 반도체 소자를 통하여 흐를 때, 상기 반도체 소자의 V-I 특성을 검출하기 위한 수단(2, 4, 5 및 6), 및 상기 V-I 특성이 특정 실패 모드에 대한 기준 V-I 특성에 근접한 때, 상기 특정 실패 모드가 상기 반도체 소자에서 발생되었는가를 평가하기 위하여 상기 V-I 특성을 상기 기준 V-I 특성과 비교하기 위한 수단을 포함하는 것을 특징으로 하는 실패 모드 평가 시스템.
제1항에 있어서, 상기 비교 수단은 상기 V-I 특성의 특이점(singular point)과 기울기 값을 상기 기준 V-I 특성의 기울기 값과 비교하는 것을 특징으로 하는 실패 모드 평가 시스템.
제1항에 있어서, 상기 특정 실패 모드는 상기 반도체 소자 내에서 강제적으로 행해진 물리적 실패 모드에 기초되는 것을 특징으로 하는 실패 모드 평가 시스템.
제1항에 있어서, 상기 특정 실패 모드는 도전층 실패 모드인 것을 특징으로 하는 실패 모드 평가 시스템.
제1항에 있어서, 상기 특정 실패 모드는 단면 구조 실패 모드인 것을 특징으로 하는 실패 모드 평가 시스템.
제1항에 있어서, 상기 특정 실패 모드 PN 접합 실패 모드인 것을 특징으로 하는 실패 모드 평가 시스템.
제1항에 있어서, 상기 특정 실패 모드는 실제 결함 소자 실패 모드인 것을 특징으로 하는 실패 모드 평가 시스템.
제1항에 있어서, 상기 특정 실패 모드는 모의 실험된 결함 소자 실패 모드인 것을 특징으로 하는 실패 모드 평가 시스템.
제1항에 있어서, 상기 반도체 소자의 환경을 변경시키기 위한 수단을 더 포함하고, 상기 V-I 특성 검출 수단은 상기 반도체 소자의 상기 환경이 변경된 후에 상기 V-I 특성을 검출하는 것을 특징으로 하는 실패 모드 평가 시스템.
제9항에 있어서, 상기 환경 변경 수단은 일정 전압(definite voltage)을 소정 시간 기간 동안 상기 반도체 소자에 인가하는 것을 특징으로 하는 실패 모드 평가 시스템.
제9항에 있어서, 상기 환경 변경 수단은 상기 반도체 소자를 통하여 흐르는 전류를 소정 시간 기간 동안 일정한 값으로 제어하는 것을 특징으로 하는 실패 모드 평가 시스템.
제9항에 있어서, 상기 환경 변경 수단은 상기 반도체 소자에 인가된 전압에 펄스 전압을 더하는 것을 특징으로 하는 실패 모드 평가 시스템.
제9항에 있어서, 상기 환경 변경 수단은 상기 반도체 소자에 인가된 전압의 극성을 반전시키는 것을 특징으로 하는 실패 모드 평가 시스템.
제9항에 있어서, 상기 환경 변경 수단은 상기 반도체 소자의 온도를 변경시키는 것을 특징으로 하는 실패 모드 평가 시스템.
제9항에 있어서, 상기 환경 변경 수단은 상기 반도체 소자에 광을 조사하는 것을 특징으로 하는 실패 모드 평가 시스템.
제9항에 있어서, 상기 환경 변경 수단은 상기 반도체 소자에 이온을 조사하는 것을 특징으로 하는 실패 모드 평가 시스템.
제9항에 있어서, 상기 환경 변경 수단은 상기 반도체 소자에 전자를 조사하는 것을 특징으로 하는 실패 모드 평가 시스템.
제1항에 있어서, 상기 반도체 소자는 CMOS 집적 소자인 것을 특징으로 하는 실패 모드 평가 시스템.