KR100240128B1 - 반도체 장치의 제조방법 - Google Patents
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Abstract
절연층은 반도체기판에서 제조된 반도체 소자상에서 형성된다. 필요하면 저부에 접속공을 가지는 홈은 절연층에 형성된다. 베리어 층은 홈의 내면에 형성되고 접속공과 절연층상에 형성된다. 도전체 층은 홈과 절연층상에 형성되고 고온과 고압을 가하면서 홈에 매립된다. 그때 절연층상에 도전체층은 도전체 층 재료를 이루는 전극배선을 형성하는 CMP방법으로 홈에 도전체층을 제거하도록 연마한다.
Description
제1도는 본 발명의 실시예 1를 공정순으로 표시하는 요부 단면도.
제2도는 본 발명의 실시예 1를 공정순으로 표시하는 요부 단면도.
제3도는 본 발명의 실시예 1를 공정순으로 표시하는 요부 단면도.
제4도는 본 발명의 실시예 1를 공정순으로 표시하는 요부 단면도.
제5도는 본 발명의 실시예 1를 공정순으로 표시하는 요부 단면도.
제6도는 본 발명의 실시예 1를 공정순으로 표시하는 요부 단면도.
제7도는 본 발명의 실시예 1를 공정순으로 표시하는 요부 단면도.
제8도는 본 발명의 실시예 1를 공정순으로 표시하는 요부 단면도.
제9도는 본 발명의 실시예 1를 공정순으로 표시하는 요부 단면도.
제10도는 종래의 반도체 장치의 제조방법을 공정순으로 표시하는 요부 단면도.
제11도는 종래의 반도체 장치의 제조방법을 공정순으로 표시하는 요부 단면도.
제12도는 종래의 반도체 장치의 제조방법을 공정순으로 표시하는 요부 단면도.
제13도는 종래의 반도체 장치의 제조방법을 공정순으로 표시하는 요부 단면도.
제14도는 종래의 반도체 장치의 제조방법을 공정순으로 표시하는 요부 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체 기판 2 : 반도체 소자
3 : 절연층 4 : 홈
4a : 자연 산화막 6 : 베리어층
6 : 도전체 7 : 공간
8 : 배선 9 : 반사방지막
40 : 접속공
본 발명은 반도체 장치의 제조방법에 관한 것으로 특히 절연층에 형성되어 필요에 응하여 전극을 가지는 배선(이하, 전극 배선이라 한다)의 형성방법에 관한 것이다.
근년 반도체 소자의 미세화에 수반하여 반도체 기판의 일주면에 형성된 도전성을 가지는 확산층 또는 반도체 소자의 상부에 형성된 금속막등으로 되는 제1의 도전층과 절연층을 끼워서 그 상층에 위치하는 금속막등으로 되는 제2의 도전층의 전기적인 접속을 위하여 절연층에 형성된 접속공에도 그 사이즈가 미세화되어 있다.
이들 접속공의 미세화에 수반하여 접속공의 애스팩트비(접속공의 구경에 대한 높이의 비)가 크게 됨으로 스퍼터 법으로 형성한 제2의 도전층에 의해 접속공 내부에 공간을 남긴 상태로 그 공간의 상부를 막은 후, 고온 고압의 분위기로 유지하는 것에 의해 상기 접속공에 제2의 도전층을 매립하는 것으로 제1의 도전층과 제2의 도전층의 전기적 접속을 행하는 것이 검토되어 있다.
상기와 같은 스퍼터 법으로 형성한 제2의 도전층에 의해 접속공 내부에 공간을 남긴 상태로 그 공간의 상부를 막은 후 고온고압의 분위기에 유지하는 것에 의해 상기 접속공에 제2의 도전층을 매립하는 것으로 반도체 소자의 상부에 형성된 제1의 도전층과 제2의 도전층의 전기적 접속을 행하는 반도체 장치의 제조방법, 예컨대 특개평 7-503106호 공보에 표시된 방법에 대하여 제10도 내지 제14도에 의해 설명한다.
우선, 제10도에 표시함과 같이 반도체 소자(10)의 상부에 제1의 도전층(11)을 형성하고 그 위에 절연층(12)을 형성하고 이 절연층(12)에 접속공(13)을 형성한다.
다음에, 제11도 표시함과 같이 스퍼터법에 의해 상기 절연층(12) 상 및 접속공(13) 내부에 제2의 도전층(14)을 증착한다.
이때, 도면에 표시되도록 접속공(13)의 측벽(13a) 및 저면(13b)에 증착되는 제2의 도전층(14)의 두께는 절연층(12)의 표면을 덮은 제2의 도전층(1) 홈(4)의 두께에 비하여 얇게 된다.
그리고, 제2의 도전층(14)의 스퍼터 법에 의한 증착을 계속하면 접속공(13)상의 제2도전층(14)의 간극(15)이 좁게 된다.
또한, 스퍼터 법에 의해 제2의 도전층(14)의 증착을 계속하면 제12도에 표시함과 같이 접속공(13)의 내부에 공간(16)을 남긴 상태로 접속공(13)상의 제2도전층(14)의 간극(15)이 메워진다.
다음에, 고압의 분위기로 유지하는 것에 의해 제13도에 나타난 바와 같이 되기까지 접속공(13)에 제2의 도전층(14)을 매립한다.
나아가서, 제14도에 표시함과 같이 제2의 도전층(14)을 에칭하는 것에 의해 배선(17)을 형성한다.
상기의 반도체 장치의 제조방법에는 스퍼터법으로 형성한 제2의 도전층(14)에 의해 접속공(13) 내부에 공간(16)을 남기고 그 공간(16)의 상부를 막은 후 고온고압의 인가에 의해 상기 접속공(13)에 제2의 도전층(14)을 매립하고 있음으로 접속공(13)을 통하여 제1의 도전층(11)과 제2의 도전층(14)의 전기적 접속이 가능하게 된다.
그런데, 이와 같은 반도체 장치의 제조방법에는 제2의 도전체(14)를 포함하는 배선(17)을 형성하는데는 에칭이 필요하고 이 방법에 의해 얻어진 배선(17)은 결함이 많고 수율도 나쁘다.
본 발명은 상기한 점에 감안하여 이루게 된 것이고 결함의 적은 전극배선을 수율 높게 형성하는 것을 목적으로 하는 것이다.
본 발명에 관한 반도체 장치의 제조방법은 반도체 기판 또는 반도체 기판상에 형성된 반도체 소자상에 절연층을 형성하는 공정과 상기 절연층에 필요에 응하여 저부에 접속공을 가지는 홈을 형성하는 공정과 상기 홈 및 접속공에 도전체를 형성하는 공정과 상기 도전체에 고온 및 고압을 가하는 것에 의해 상기 홈 및 접속공에 상기 도전체를 매립하는 공정과 상기 도전체의 일부를 CMP법으로 제거하는 것에 의해 상기 도전체를 가지는 전극배선을 형성하는 공정을 구비하는 것이다.
또, 반도체 기판 또는 반도체 기판상에 형성된 반도체 소자상에 절연층을 형성하는 공정과 상기 절연층에 필요에 응하여 저부에 접속공을 가지는 홈을 형성하는 공정과 상기 홈 및 접속공에 도전체를 형성하는 공정과 상기 도전체에 300-850℃의 온도 및 50M-90MPa(500-900bar)의 압력을 가하는 것에 의해 상기 홈 및 접속공에 상기 도전체를 매립하는 공정과 상기 도전체의 일부를 CMP법으로 제거하는 것에 의해 상기 도전체를 가지는 전극배선을 형성하는 공정을 구비하는 것이다.
[실시예 1]
이하에 본 발명의 실시예 1에 대하여 제1도 내지 제9도에 의거하여 설명한다.
제1도 내지 제9도는 본 실시예 1를 표시하는 반도체 장치를 공정순으로 표시한 것이다.
우선, 제1도에 표시함과 같이 예컨대 실리콘 기판으로 되는 반도체 기판(1)상에 형성되어 실리콘 산화막등으로 되는 절연층 및 예컨대 Al-0.5wt%Cu합금으로 되는 배선층등을 구비한 반도체 소자(2)상에 예컨대 TEOS혹은 실란을 원재료로한 플라스마 CVD혹은 감압 CVD등의 방법에 의해 형성된 실리콘 산화막과 유기 SOG혹은 무기 SOG의 조합등으로 되는 절연층(3)을 형성한다.
다음에, 제2도에 표시함과 같이 상기 절연층(3)에 필요에 응하여 접속공(40)을 가지는 홈(4)을 사진 제판 기술등을 사용하여 형성한다. 이 상태를 평면도로 보면, 제2a도와 같고, 홈(41)의 연장방향의 단면으로 보면 제2b도와 같다. 이들 도면에서 알수 있는 바와 같이 홈(41)은 절연층(3)의 주면을 따라 연장되어 있고, 전속공(40)은 하부의 반도체기판(1) 또는 그위에 형성된 반도체소자(2)에의 통로로 되어 있다. 이들의 홈(41) 및 접속공(40)의 형성은 구체적으로는 예컨대 사진제판 공정에 의해 우선 접속공(40)을 형성하고 다음에 배선 패턴에 대응하는 홈(41)을 형성한다. 홈(41)의 폭은 반도체장치에 의해 다르게 되나, 약 0.1~50㎛정도의 범위이고, 통상은 1㎛정도이다. 그중에 설치한 접속공(40)은 구경이 0.1~1㎛정도이다. 홈(41)의 폭과 접속공(40)의 구경이 동일 또는 거의 동일한 경우도 있다.
다음에 상기 홈(4)의 형성후 상기 제조 중의 반도체 장치의 표면에 흡착되어 있는 물, 질소, 수소 혹은 기타의 유기물등을 가열제거(이하, 가스제거라 부른다)한다.
구체적으로, 1-2 Torr의 Ar등의 불활성 가스 분위기 중에서 250~500℃의 온도로 60-300초간 가열하는 것에 의해 행한다.
여기에서, 필요하다면 10-5Torr 이하의 고진동을 유지한 상태(이하 이 상태를 진공 연속이라 부른다)로 반도체 소자(2)의 표면의 일부이고 상기 접속공(40)의 저면에 상당하는 부분(2a)상에 형성되어 있는 자연 산화막 홈(4a)을 스퍼터 에지 등의 방법을 사용하여 제거한다.
구체적으로, ICP(Inductive Coupled Plasma)에 의한 저 대미지 에칭을 사용하여 0.5-1.5m Torr의 Ar분위기 300-500w의 ICP파워 100-450V의 바이어스 전압의 조건에 의해 Si산화막으로 환산하여 50-300Å 상당 제거한다.
다음에, 제3도에 표시함과 같이 진공 연속으로 반도체 소자(2)의 표면의 일부이고 상기 홈(4)의 저면 및 절연층(3)의 표면의 위에 스퍼터 법을 사용하여 베리어층(5)을 형성한다.
여기에서, 베리어층(5)은 예컨대 TiN/Ti : 1000Å/150Å, TiN/Ti : 1000Å/200Å, TiN/Ti : 500Å/150Å 또는 TiN/Ti : 500Å/200Å으로 되는 베리어 메탈층으로 구성된다.
또, 이 성막시에서 반도체기판(1)의 가열온도는 예컨대 50-500℃로 있으면 좋다.
또한, 여기에서 Ti층의 하층으로 절연층(3)과 접하고, TiN층이 상층에서 후에 형성되는 도전체와 접한다. 이 베리어층은 도전체를 밀어넣을 때에 미끌어지게 하는 층으로 해서 기능하는 것이다. 다음에, 제4도에 표시함과 같이 진공 연속으로 홈(4) (홈부(41) 및 접속공(40)) 및 절연층(3)의 위에 예컨대 순 Cu으로 되는 도전체(6)를 형성한다.
구체적으로는 예컨대 1~10mTorr의 Ar가스 분위기 5-20kw의 스퍼터용의 전력 파워 25-150℃의 가열온도로 스퍼터에 의해 우선 50-200nm성막한다.
계속하여 300-450℃의 가열온도로 스퍼터 법에 의해 소망의 막두께까지 성막한다. 이 막두께는 300nm~2㎛정도의 범위이다. 여기에서 반도체 기판(1)의 최고 도달 온도는 600℃로 한다. 가열온도가 너무 높으면, 절연층(3)에서 가스가 나오는 등의 바람직하지 않은 현상이 일어난다.
또 도전체(6)의 접속공(40)의 경의 1.2배 이상 3㎛이하로 한다. 막두께가 접속공(40)의 구경의 1.2배 이상이면, 통상은 홈(4)의 상부가 폐쇄된다. 또, 3㎛이면 충분하게 된다. 또한, 이때 홈(4)내에 공간(7)이 형성되는 것이 있지만 여기에는 문제가 되지 않는다.
여기에서 도전체(6)의 형성에서 성막초기에서 가열온도를 저온으로 하는 이유는 이하와 같다.
성막시에는 반도체 기판(1)이 플라스마 분위기로 노출시키면 가열온도 보다 반도체기판(1)의 실제의 온도가 상승하고 홈(4)의 측벽 혹은 베리어 층(5)으로 가스가 발생하고 그 때문에 이 가스에 의해 도전층(6)는 산화 혹은 질화하여 매립 특성이 약화한다.
그 때문에 최초로 도전체(6)를 저온으로 50-200nm 형성하는 것에 의해 홈(4)의 측벽 및 베리어 층(5)을 도전체(6)로 덮고 가스의 발생을 막아서, 그 후 반도체 기판(1)을 가열하면서 결정성의 좋은 도전체(6)를 형성한다.
다음에, 제5도에 표시한 바와 같이 진공연속으로 도전체(6)를 고온고압하에서 유지하는 것에 의해 공간(7)은 소멸하고, 도전체(6)로 홈(4)이 채워진다.
구체적으로는 Ar등의 불활성가스 분위기로 350-750℃의 온도 65M-90MPa(650-900bar)의 압력으로 1-20분 유지한다.
다음에, 제6도에 표시함과 같이 홈(4)내에만 도전체(6)가 남도록 CMP법에 의한 연마를 행하고 도전체(6)를 포함하는 전극배선(8)을 형성한다.
여기에서 CMP의 부식액(etchant)에는 예컨대 프로피온 산과 H2O2를 사용한다.
다음에, 필요한 CMP를 사용한 연마 후 제7도에 표시함과 같이 전극배선(8) 및 절연층(3)상에 예컨대 Ti으로 되는 반사 방지막(9)을 형성하고 다음에 제8도에 표시하는 바와 같이 통상의 사진제판 기술을 사용하여 전극 배선(8)상에만 반사 방지막(9)을 남긴다.
통상이 반사 방지막(9)의 두께는 100~500Å정도로 한다.
이 반사방지막(9)는 후에 이 위에 다른 층을 형성하는 경우의 프로세스로, 반사에 의한 악영향을 방지하기 위한 것이다.
상기 반도체장치의 제조방법에서는 고온고압하에서 홈(4)에서 도전체(6)을 매립하도록 하므로서, 도전체(6)의 그레인이 크고, 또, 비어있는 등의 결합이 적은 전극배선을 수율좋게 형성할 수가 있고, 또 CMP법에 의해 상기 홈(4)내에만 도전체(6)이 남겨지도록 연마되므로서, 표면의 평탄성이 좋은 전극배선을 형성할 수 있다.
또, 본 실시예 1에서 반도체 기판(1)상에 형성된 반도체 소자(2)의 더 위의 절연층(3)에 홈(4)을 형성하고 있지만 반도체 기판(1)의 바로위에 절연층(3)을 형성하고 거기에 홈(4)을 형성하여도 좋다. 이 경우에도 상기와 동일한 효과를 얻게 된다.
또 본 실시예 1에서는 가스제거공정, 자연산화막(4a)의 제거공정, 베리어층(5)의 형성공정 및 도전체(6)의 형성공정의 각각의 공정의 사이는 진공 연속으로 냉각을 하지 않고 진행할 수 있다.
그러나, 각 공정간에서 진공연속으로 반도체 기판(1)을 25-200℃로 냉각하여도 좋다. 또한, 베리어층(5)의 형성공정전의 각 공정간에서 상기 냉각을 행하고 있는 경우는 해당 베리어층 형성공정은 25-200℃이하에서 행하고, 냉각을 하지 않은 경우에는 300-600℃하에서 행한다.
또, 도전체(6)의 형성공정전의 각 공정간에서 상기 냉각을 행하고 있는 경우는 해당 도전체(6)의 형성공정은 25-200℃하에서 행하고 냉각을 하지 않은 경우에는 300-600℃하에서 행한다.
여기에서, 상술의 경우에도 동일한 효과를 얻게 되는 것으로 된다.
또, 본 실시예 1에 있어서는 가스제거를 1-2Torr의 Ar 등의 불활성가스 분위기중에서 250-500℃의 온도로 60-300초간 가열하여 하고 있지만 1-10Torr의 Ar등의 불활성가스 분위기중에서 200-600℃의 온도로 30-600초간 가열하여 행하여도 좋다.
또, 본 실시예 1에서는 자연산화막(4a)을 0.5-1.5mTorr의 Ar분위기, 300-500W의 ICP파워, 100-450V의 바이어스 전압의 조건에 의해 Si산화막으로 환산하여 50-300Å 상당 제거하고 있지만 0.1-5mTorr의 Ar분위기 100-600W의 ICP파워 60=600V의 바이어스 전압의 조건에 의해 Si산화막으로 환산하여 30-400Å 상당 제거하여도 좋다.
더 반도체 소자(2)와 전극배선(8)의 전기적 접속에 문제를 일으키지 않은한 자연산화막(4a)의 제거 공정을 생략하여도 좋다.
여기에서 이들의 경우에도 상기와 동일한 효과를 얻게 되는 것으로 된다.
또 본 실시예 1에서는 베리어층(5)은 TiN/Ti : 1000Å/150Å, TiN/Ti : 1000Å/200Å, TiN/Ti : 500Å/150Å 또는 TiN/Ti : 600Å/200Å의 어느 한개로 해서 형성되어 있지만 TiN/Ti : 100-1000Å/20-500Å를 만족해서 형성하여도 좋다.
이 경우에도 상기와 동일한 효과를 얻게 된다.
또, 본 실시예 1에서는 베리어층(5)을 TiN/Ti구조로 하고 있지만 Ti 혹은 Ti/TiN/Ti 구조를 사용하여도 좋다.
구체적으로는 예컨대 Ti : 20-500Å 혹은 Ti/TiN/Ti : 20-500Å/100-1500Å/20-600Å로 하여도 좋다.
동일하게 Ti, W, Ta 혹은 TiW 또는 이들의 질화물 더 나아가서는 이들을 적층한 복합막을 사용하여도 좋다.
또, 베리어층(6)의 형성에 사용하는 스퍼터법으로 해서 커버리지의 향상을 위해 콜리메이션 스퍼터법, 저압스퍼터법 또는 원거리 스퍼터법을 사용하여도 좋다.
구체적으로는, 예컨대 콜리메이션 스퍼터법에서는 스퍼터시에 있어서 1-8mTorr의 압력 8-20Kw의 파워 N2/N2+Ar 유량비가 0.2-0.9의 가스분위기 및 콜리메이터의 애스펙트비가 콜리메이터의 개구부의 직경 : 길이가 1 : 1~1 : 1.75의 조건을 사용한다.
또, 예컨대 저압스퍼터법에서는 스퍼터시에 0.2~5mTorr의 압력 1-20Kw의 파워, N2/N2+Ar 유량비가 0.1-0.9의 가스분위기를 사용한다.
또, 예컨대 원거리스퍼터법에서는 스퍼터시에 있어서 0.2-8mTorr의 압력, 8-20Kw의 파워, N2/N2+Ar 유량비가 0.1-0.9의 가스분위기 및 반도체기판(1)과 스퍼터 타깃의 거리가 40-400mm의 조건을 사용한다.
여기서, 이들의 경우에도 상기와 동일한 효과를 얻게 되는 것으로 된다.
또, 본 실시예 1에서는 베리어층(5)의 형성방법으로서 스퍼터법을 사용하고 있지만 TiCl4등 또는 Ti를 포함하는 유기계의 가스를 원재료가스로 한 CVD법을 사용하여도 좋다.
또, 스퍼터법을 사용하여 형성한 막과 CVD법을 사용하여 형성한 막의 복합막으로 해도 좋다.
또, 이 CVD법을 사용하여 베리어층(5)을 형성한 경우 해당 제조중의 반도체장치를 일단 대기에 노출하고 이것을 가스제거하고, 상기 스퍼터법을 사용하여 상기 베리어층(5)상에 베리어층을 더 적층하여도 좋다.
여기에서, 이들의 경우에도 상기와 동일한 효과를 얻게 된다.
또, 본 실시예 1에서는 베리어층(5)을 형성하고 있지만 베리어층(5)은 형성하지 않아도 좋다.
이 경우에도 상기와 동일한 효과를 얻게 되는 것으로 된다.
또, 본 실시예 1에서는 도전체(6)인 Cu의 형성에 스퍼터법을 사용하고 있지만 이 Cu를 CVD법을 사용하여 형성하여도 좋다.
이때, 재료가스로 해서 Cu(HFA)TMVS를 사용하여 기판가열온도는 100-300℃로 한다.
이 경우에도 상기와 동일한 효과를 얻게 된다.
또, 본 실시예 1에서는 도전체(6)의 두께를 접속공(40)의 직경의 1.2배 이상 3㎛이하로 하고 있지만 접속공(40)의 직경의 0.8배 이상 5㎛이하로 하여도 좋다.
접속공(40)의 직경의 0.8배 이상이면 통상홈(4)의 상부가 폐쇄되어 이 제법의 효과를 기대할 수 있다. 한편, 5㎛를 넘는 두께는 일반적으로 불필요하다.
여기에서, 이들의 경우에도 상기와 동일한 효과를 얻게 된다.
또, 본 실시예 1에서는 도전층(6)으로 해서 순 CU을 사용하여 있지만 Cu에 대하여 Al, Ti, Sc, Pd, Ta, Mn, Mg, Nb, Cr, Co, Ni, Ag, Pt, W, Au, V를 0.01-2% 포함하는 것으로 있으면 좋고, 또 Cu에 대하여 상기의 원소를 2종류이상 각각 0.01-2% 포함하는 것으로 있어도 좋다.
또, 상기 Cu의 대신에 도전체(6)의 주성분을 Al, Ag 또는 Pt로 하여도 좋다.
더하여 도전체(6)를 순 Ag 또는 순 Pt로 해도 좋다.
또, 여기에서 도전체(6)의 주성분을 Al로 하는 합금을 사용하는 경우 이 Al를 CVD법에 의해 형성하여도 좋고, 예컨대 재료가스로 해서 DMAH, 기판가열온도로 해서 200-300℃를 사용하여도 좋다.
또, 이 경우 Al이외의 첨가원소는 CVD법에 의한 형성시에 그 원소를 함유하는 가스를 혼합하는 것에 의해 첨가하여도 좋고 첨가원소만을 스퍼터법으로 성막한 후 Al를 CVD법을 사용하여 형성하고 어닐하는 것에 의해 반응시켜도 좋다.
여기에서, 이들의 경우에도 상기와 동일한 효과를 얻게 된다.
또, 본 실시예 1에서는 도전층(6)을 고온고압하에서 유지하는 것에 의해 홈(4)내에 매립하지만 구체적으로는 예컨대 300-800℃의 온도, 50M-90MPa(500-900bar)의 압력으로 1-40분 유지한다는 조건을 사용하여도 좋다.
또, 이 고온고압인가시에 Ar 등의 불활성가스 분위기를 사용하고 있지만 도전체(6)가 순동 또는 Cu를 주성분으로 하는 합금으로 되는 경우는 불활성가스의 이외에 산소를 2-30% 포함하는 산화성 분위기, 수소를 2-30% 함유한 환원성의 분위기 또는 산소 및 질소를 동시에 함유한 산화환원성 분위기를 사용하여도 좋다.
여기에서, 이들의 경우에도 상기와 동일한 효과를 얻게 된다.
또, 본 실시예 1에서는 CMP의 에찬트에는 예컨대 초산과 과산화수소의 혼합물(초산 : 물 : 과산화수소 = 0.3~0.6 : 10 : 0.01~0.1), 초산(초산 : 물 0.3~0.6 : 10), 초산과 과산화수소의 혼합물(초산 : 물 : 과산화수소 = 0.1~10 : 120 : 0.01~1) 또는 과유안과 과산화수소수의 혼합물(과황산 : 물 : 과산화수소 = 0.1~5 : 350 : 0.01~0.1)을 사용하여도 좋다.
여기에서, 이들의 경우에도 상기와 동일한 효과를 얻게 된다.
또, 본 실시예 1에서는 반사방지막(9)은 Ti로 하고 있지만 Si의 산화물, 질화물 혹은 산화질화물 또는 Ti, Ta, W, TiW, Mo, C 혹은 이들의 질화물이나 산화물을 사용하여도 좋다.
또, 반사방지막(9)을 CVD법을 사용하여 배선상에 선택적으로 형성하는 것에 의해 직접 제8도의 형상을 가지는 것으로 하여도 좋다.
또한, 반사방지막(9)이 Si의 산화막, 질화물 혹은 산화질화물의 경우 제7도에 표시한 바 같이 반사방지막(9)을 형성후 배선상에만 형성하는 것을 하지 않고 절연층(3)상에 적층한 대로 다음의 공정에 진행하여도 좋다.
여기에서, 이들의 경우에도 상기와 동일한 효과를 얻게 된다.
또, 본 실시예 1에서는 단층의 배선을 형성하고 있지만, 제9도에 표시한 바와 같이 각각의 배선의 형성으로 실시예 1에 표시하는 배선의 형성방법을 사용하는 것에 의해 다층배선을 형성하여도 좋다.
여기에서, (31)은 하층의 전극배선(81)이 형성되는 홈(41)을 가지는 하층의 절연층이고 (32)는 상층의 전극배선(82)이 형성되는 홈(42)을 가지는 상층의 절연층이다.
여기에서, 이들의 경우에도 상기와 동일한 효과를 얻게 된다.
본 발명에 관한 반도체장치의 제조방법은 결함이 적은 전극배선을 수율좋게 얻을 수 있다는 효과를 가지는 것이다.
Claims (3)
- 반도체기판 또는 반도체 기판상에 형성된 반도체 소자상에 절연층을 형성하는 공정과, 상기 절연층에 필요에 응하여 저부에 접속공을 가지는 홈을 형성하는 공정과, 상기 홈상에 도전체를 형성하는 공정과, 상기 도전체에 고온 및 고압을 가하는 것에 의해 상기 홈에 상기 도전체를 매립하는 공정과, 상기 도전체의 일부를 CMP법으로 제거하는 것에 의해 상기 도전체를 가지는 전극배선을 형성하는 공정을 포함하는 반도체장치의 제조방법.
- 반도체 기판 또는 반도체 기판상에 형성된 반도체 소자상에 절연층을 형성하는 공정과, 상기 절연층에 필요에 응하여 저부에 접속공을 가지는 홈을 형성하는 공정과, 상기 홈상에 도전체를 형성하는 공정과, 상기 도전체에 300-850℃의 온도 및 50M-90MPa(500-900bar)의 압력을 가하는 것에 의해 상기 홈에 상기 도전체를 매립하는 공정과, 상기 도전체의 일부를 CMP법으로 제거하는 것에 의해 상기 도전체를 가지는 전극배선을 형성하는 공정을 포함하는 반도체장치의 제조방법.
- 제1항 또는 제2항에 있어서, 도전체는 형성과정의 초기에는 저온으로 형성과정의 후기에는 고온으로 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
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Families Citing this family (27)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100230392B1 (ko) * | 1996-12-05 | 1999-11-15 | 윤종용 | 반도체 소자의 콘택 플러그 형성방법 |
| US5854140A (en) * | 1996-12-13 | 1998-12-29 | Siemens Aktiengesellschaft | Method of making an aluminum contact |
| US6140234A (en) * | 1998-01-20 | 2000-10-31 | International Business Machines Corporation | Method to selectively fill recesses with conductive metal |
| US7338908B1 (en) * | 2003-10-20 | 2008-03-04 | Novellus Systems, Inc. | Method for fabrication of semiconductor interconnect structure with reduced capacitance, leakage current, and improved breakdown voltage |
| JP2001148367A (ja) * | 1999-11-22 | 2001-05-29 | Nec Corp | 半導体装置の製造方法及び半導体装置の製造装置 |
| JP3651765B2 (ja) * | 2000-03-27 | 2005-05-25 | 株式会社東芝 | 半導体装置 |
| US6461225B1 (en) * | 2000-04-11 | 2002-10-08 | Agere Systems Guardian Corp. | Local area alloying for preventing dishing of copper during chemical-mechanical polishing (CMP) |
| JP2002353245A (ja) * | 2001-03-23 | 2002-12-06 | Seiko Epson Corp | 電気光学基板装置及びその製造方法、電気光学装置、電子機器、並びに基板装置の製造方法 |
| US6627550B2 (en) | 2001-03-27 | 2003-09-30 | Micron Technology, Inc. | Post-planarization clean-up |
| KR100446316B1 (ko) * | 2002-03-30 | 2004-09-01 | 주식회사 하이닉스반도체 | 반도체장치의 콘택플러그 형성 방법 |
| US8530359B2 (en) * | 2003-10-20 | 2013-09-10 | Novellus Systems, Inc. | Modulated metal removal using localized wet etching |
| US8372757B2 (en) | 2003-10-20 | 2013-02-12 | Novellus Systems, Inc. | Wet etching methods for copper removal and planarization in semiconductor processing |
| US8158532B2 (en) | 2003-10-20 | 2012-04-17 | Novellus Systems, Inc. | Topography reduction and control by selective accelerator removal |
| US7531463B2 (en) * | 2003-10-20 | 2009-05-12 | Novellus Systems, Inc. | Fabrication of semiconductor interconnect structure |
| US7972970B2 (en) | 2003-10-20 | 2011-07-05 | Novellus Systems, Inc. | Fabrication of semiconductor interconnect structure |
| DE102004002464B4 (de) * | 2004-01-16 | 2005-12-08 | Infineon Technologies Ag | Verfahren zum Füllen von Kontaktlöchern |
| JP4421335B2 (ja) * | 2004-03-05 | 2010-02-24 | 株式会社東芝 | スパッタリングターゲットの製造方法および銅配線膜の製造方法 |
| JP4646547B2 (ja) * | 2004-05-28 | 2011-03-09 | 株式会社神戸製鋼所 | 半導体装置のＡｌ系合金配線形成方法 |
| US7605082B1 (en) | 2005-10-13 | 2009-10-20 | Novellus Systems, Inc. | Capping before barrier-removal IC fabrication method |
| JP4421586B2 (ja) * | 2006-09-21 | 2010-02-24 | 株式会社東芝 | スパッタリングターゲットの製造方法および銅配線膜の製造方法 |
| JP4618267B2 (ja) * | 2007-04-12 | 2011-01-26 | 株式会社日立製作所 | 半導体装置の製造方法 |
| US8138041B2 (en) * | 2008-06-12 | 2012-03-20 | International Business Machines Corporation | In-situ silicon cap for metal gate electrode |
| JP2008277870A (ja) * | 2008-08-21 | 2008-11-13 | Kobe Steel Ltd | 半導体装置のＡｌ系合金配線形成方法 |
| US8597461B2 (en) | 2009-09-02 | 2013-12-03 | Novellus Systems, Inc. | Reduced isotropic etchant material consumption and waste generation |
| US8883638B2 (en) * | 2012-01-18 | 2014-11-11 | United Microelectronics Corp. | Method for manufacturing damascene structure involving dummy via holes |
| US9711456B2 (en) * | 2015-12-19 | 2017-07-18 | International Business Machines Corporation | Composite manganese nitride/low-K dielectric cap |
| US10049927B2 (en) * | 2016-06-10 | 2018-08-14 | Applied Materials, Inc. | Seam-healing method upon supra-atmospheric process in diffusion promoting ambient |
Family Cites Families (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4789648A (en) * | 1985-10-28 | 1988-12-06 | International Business Machines Corporation | Method for producing coplanar multi-level metal/insulator films on a substrate and for forming patterned conductive lines simultaneously with stud vias |
| US4994162A (en) * | 1989-09-29 | 1991-02-19 | Materials Research Corporation | Planarization method |
| JPH03225829A (ja) | 1990-01-30 | 1991-10-04 | Fujitsu Ltd | 半導体装置の製造方法 |
| US5011793A (en) * | 1990-06-19 | 1991-04-30 | Nihon Shinku Gijutsu Kabushiki Kaisha | Vacuum deposition using pressurized reflow process |
| FR2663784B1 (fr) * | 1990-06-26 | 1997-01-31 | Commissariat Energie Atomique | Procede de realisation d'un etage d'un circuit integre. |
| US5527561A (en) * | 1991-05-28 | 1996-06-18 | Electrotech Limited | Method for filing substrate recesses using elevated temperature and pressure |
| JPH0529591A (ja) | 1991-07-17 | 1993-02-05 | Fuji Xerox Co Ltd | 密着型イメージセンサ |
| US5171412A (en) * | 1991-08-23 | 1992-12-15 | Applied Materials, Inc. | Material deposition method for integrated circuit manufacturing |
| JPH0677334A (ja) | 1992-08-28 | 1994-03-18 | Hitachi Ltd | 電極配線の製造方法及び処理装置 |
| GB9224260D0 (en) | 1992-11-19 | 1993-01-06 | Electrotech Ltd | Forming a layer |
| US5360524A (en) * | 1993-04-13 | 1994-11-01 | Rudi Hendel | Method for planarization of submicron vias and the manufacture of semiconductor integrated circuits |
| US5602423A (en) * | 1994-11-01 | 1997-02-11 | Texas Instruments Incorporated | Damascene conductors with embedded pillars |
| KR0138305B1 (ko) | 1994-11-30 | 1998-06-01 | 김광호 | 반도체소자 배선형성방법 |
| KR960026249A (ko) * | 1994-12-12 | 1996-07-22 | 윌리엄 이. 힐러 | 고압, 저온 반도체 갭 충진 프로세스 |
| EP0793268A3 (en) * | 1995-05-23 | 1999-03-03 | Texas Instruments Incorporated | Process for filling a cavity in a semiconductor device |
| US5892282A (en) * | 1995-05-31 | 1999-04-06 | Texas Instruments Incorporated | Barrier-less plug structure |
| EP0779655A3 (en) * | 1995-12-14 | 1997-07-16 | International Business Machines Corporation | A method of chemically-mechanically polishing an electronic component |
-
1995
- 1995-10-17 JP JP7268160A patent/JPH09115866A/ja active Pending
-
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