KR100223203B1 - 개량된 절연 특성을 가진 전계 방출 냉음극 및 그 제조방법 - Google Patents

개량된 절연 특성을 가진 전계 방출 냉음극 및 그 제조방법 Download PDF

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구니히로 시오따
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가네꼬 히사시
닛본 덴기 가부시끼가이샤
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Abstract

상이한 물질로 구성되거나 또는 상이한 방법 또는 상이한 조건에 의해 제조된 동일한 물질로 구성된 적층 막들이 전계 방출 냉음극용 절연층으로 이용된다. 절연층은 두께 방향면에서 연속적으로 변화하는 성분을 가진다. 절연층의 횡단면은 불균일하게 제조된다. 선택적으로, 기판, 절연층 및 진공 콘택이 배치되는 3중 접합이 외곽으로부터 내려다 볼 수 없는 위치에 배치된다.

Description

개량된 절연 특성을 가진 전계 방출 냉음극 및 그 제조 방법
제1도는 본 발명의 제1 실시예에 따른 전계 방출 냉음극의 단면도.
제2a도 내지 제2d도는 본 발명의 제1 실시예에 따른 전계-방출 냉음극의 제조 단계를 도시하는 단면도.
제3a도 내지 제3c도는 본 발명의 제1 실시예에 따른 전계 방출 냉음극의 게이트층 및 절연층의 개구부 직경들 사이의 관계를 도시하는 단면도.
제4a도 및 제4b도는 본 발명의 제2 실시예에 따른 전계 방출 냉음극의 제조단계를 도시하는 단면도.
제5a도 및 제5b도는 본 발명의 제3 실시예에 따른 전계 방출 냉음극의 제조단계를 도시하는 단면도.
제6a도 내지 제6c도는 본 발명의 제4 실시예에 따른 전계 방출 냉음극의 제조 단계를 도시하는 단면도.
제7도는 본 발명의 제4 실시예에 따른 전계 방출 냉음극의 단면도.
제8a도 내지 제8c도는 본 발명의 제5 실시예에 따른 전계 방출 냉음극의 제조 단계를 도시하는 단면도.
제9도는 본 발명의 제5 실시예에 따른 전계 방출 냉음극의 단면도.
제10도는 본 발명의 제5 실시예에 따른 전계 방출 냉음극의 변경예의 단면도.
제11a도 내지 제11e도는 본 발명의 제6 실시예에 따른 제어 전극을 가지는 전계 방출 냉음극의 제조 단계를 도시하는 단면도.
제12도는 본 발명의 제6 실시예에 따른 제어 전극을 가지는 전계 방출 냉음극의 단면도.
제13도는 본 발명의 제7 실시예에 따른 제어 전극을 가지는 전계 방출 냉음극의 제조 단계 중의 하나를 도시하는 단면도.
제14a도 및 제14b도는 본 발명의 제8 실시예에 따른 제어 전극을 가지는 전계 방출 냉음극의 제조 단계를 도시하는 단면도.
제15a도 내지 제15e도는 본 발명의 제9 실시예에 따른 제어 전극을 가지는 전계 방출 냉음극의 제조 단계를 도시하는 단면도.
제16도는 본 발명의 제9 실시예에 따른 제어 전극을 가지는 전계 방출 냉음극의 변경예의 단면도.
제17a도 내지 제17e도는 본 발명의 제10 실시예에 따른 전계 방출 냉음극의 제조 단계를 도시하는 단면도.
제18도는 본 발명의 제10 실시예에 따른 제어 전극을 가지는 전계 방출 냉음극의 단면도.
제19도는 본 발명의 제10 실시예에 따른 제어 전극을 가지는 전계 방출 냉음극의 변경예의 단면도.
제20a도 내지 제20d도는 종래의 전계 방출 냉음극의 제조 단계를 도시하는 단면도.
제21도는 종래의 전계 방출 냉음극의 단면도.
제22a도 내지 제22d도는 제21a도에 도시된 종래의 전계 방출 냉음극의 제조 단계를 도시하는 단면도.
제23도는 종래의 제어 전극을 가지는 전계 방출 냉음극의 단면도.
제24a도 내지 제24d도는 제23도에 도시된 종래의 전계 방출 냉음극의 제조단계를 도시하는 단면도.
제25도는 다른 종래의 전계 방출 냉음극의 단면도.
제26도는 절연 저항 전압을 증가시키기 위한 종래 기술을 설명하기 위한 측면도.
제27도는 종래의 전계 방출 냉음극의 절연층의 단면 구조를 도시하는 단면도.
제28도는 종래의 전계 방출 냉음극을 이용한 디스플레이 소자의 단면 구조를 도시하는 단면도.
제29도는 종래의 전계 방출 냉음극을 이용한 디스플레이 소자의 단면 구조를 도시하는 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 기판 2 : 제1 절연층
3 : 제2 절연층 4 : 게이트층
5 : 에미터 전극 6 : 포토레지스트층
7 : 개구부 8 : 단차
본 발명은 전계 방출 냉음극과 그 제조 방법에 관한 것으로, 특히 개량된 절연 특성 및 제조 방법을 가진 전계 방출 냉음극의 구조물에 대한 것이다.
전계 방출 냉음극은 열전기(thermoelectric) 방출을 이용한 열음극(hotcathode)을 대신해서 전자 소스로서 개발되었다. 전계 방출 냉음극은 예리한 돌출부를 가지는 전극의 팁(tip)에서 2 내지 5 x 107V/cm 이상의 높은 전계를 생성하여 공간으로 전자를 방출한다. 그러므로, 장치 특성은 전극의 팁의 예단부(sharpness)에 좌우되며, 전극의 팁의 곡선의 반경은 약 수백 Å보다 작아야 한다. 또한, 전계를 생성하기 위해서는, 전극은 서로로부터 약 1μm 이하의 짧은 거리에 배치되어야 하고, 수십에서 수백 볼트의 전압으로 인가되어야 한다. 상술한 것과 같은 수천 내지 수만의 소자들이 실질적으로 단일 기판 상에 형성되며, 서로 병렬로 연결되어 이들은 어레이로서 이용된다. 상술한 조건으로부터, 전계 방출 냉음극은 일반적으로 정밀한 프로세싱 기술을 응용하여 제조된다.
그러한 전계 방출 냉음극의 제조 방법 중의 하나는 SRI(스탠포드 연구소)의 스핀디트(Spindt) 등에 의해 개발되고 1968년 저널 응용 물리 39호 3504p에 공개되어 있다. 이 제조 방법에서는, 팁에 예리한 돌출부를 가진 전극이 도전성 기판상에 몰리브덴(molybdenum)과 같은 내화성(refractory) 금속을 증착함으로써 얻어진다. 이러한 제조 방법이 제20A도 내지 제20D에서 도시된다. 우선, 실리콘 기판(31)이 준비되며, 산화막이 절연층(32)을 형성하도록 실리콘 기판(31) 상에 성장된다. 순차적으로, 몰리브덴이 진공 증착 기술에 의해 게이트층(34)으로서 증착된다. 다음으로, 직경 약 1μm의 개구부(37)를 가지는 포토레지스트층(36)이 포토리쏘그라피 기술을 이용하여 형성된다(제20A도). 게이트 층(34) 및 절연층(32)이 포토레지스트층(36)을 마스크로 이용하여 에칭된다(제20B도). 포토레지스트층(36)이 제거된 이후에, 알루미늄 희생층(sacrifice layer;38)이 회전 슬랜팅(slanting) 증착 기술에 의해 형성된다. 순차적으로, 몰리브덴이 진공 상태하에서 수직 방향으로부터 최종 구조 물상에 증착되어, 에미터 전극을 형성하게 된다(제20C도). 마지막으로, 희생층(38)상에 증착된 몰리브덴막(30)이 희생층(38)을 선택적으로 에칭함에 의해 리프트-오프(lift-off)되어, 장치 구조를 얻게 된다(제20D도).
상술한 방법으로 제조된 소자는 에미터 전극이 음으로 바이어스되고 게이트층(34)이 양으로 바이어스되는 방식으로 전압이 공급된다. 그러므로, 전극들은 실리콘 기판(31)에 대해 수직 방향으로 에미터 전극(35)의 팁으로부터 방출된다. 그러한 구조는 일반적으로 수직 전계 냉음극으로 칭한다.
다른 수직 전계 방출 냉음극 및 그 제조 방법이 전술한 구조에 더해서 공지되어 있다.
일본국 특허 출원 공개 공보 평 4-167326에서, 전계 방출 냉음극의 제조 기술이 공개되는데, 여기서 절연층(32)의 내측 표면(39)은 단면이 테이퍼진 형태를 가지도록 제조된다(제21도). 이러한 형태는 이방성 에칭 기술로 절연층(32)내에 테이퍼지지 않은 캐버티(cavity)를 형성하고 1 내지 10%의 불화수소산(hydrofluoricacid)을 이용하여 절연층(32)내에 형성된 캐버티의 측면 표면을 가볍게 에칭함에 의해 얻어진다. 그 이후에, 전계 방출 냉음극의 장치 구조는 제20A도 내지 제20D도에서와 동일한 공정을 이용하여 얻어진다.
일본국 특허 출원 공개 공보 평 4-262337에서, 바이저-형(visor-shaped) 오버행(overhang)이 보론 이온 주입법을 이용하여 제조되는 전계 방출 냉음극을 제조하는 기술이 제22A도 내지 제22D에서 공개된다. 전계 방출 냉음극의 제조 공정을 요약하면 아래와 같다. 산화막(42)은 실리콘 기판(41) 상에 형성되고, 다결정 실리콘막(43)은 CVD 기술에 의해 산화막(42) 상에 형성된다. 보론 이온이 다결정 실리콘막(43)의 전 표면내로 주입된 이후에, 개구부(46)는 포토리쏘그라피 기술 및 에칭 기술에 의해 형성된다(제22A도). 그 다음에, 열 산화가 수행되어 산화층(45)을 형성한다(제22B도). 산화층(45)이 산화막(44)의 에칭비와 산화층(45)의 에칭비의 편차를 이용해서 제거되고, 산화막(44)는 이온 주입법에 의해 보론으로 도핑된다. 또한, 포토레지스트가 개구부(46)내로 채워지고, 산화막(44)의 표면은 바이저-형 오버행을 가지는 개구부(47)를 형성하도록 평탄화된다. 순차적으로, 금속은 에미터 전극(48)과 게이트 층(40)을 동시에 형성하도록 진공 증착 기술을 이용해서 증착된다. 그러므로, 전계 방출 냉음극의 장치 구조가 얻어질 수 있다(제22D도).
전술한 전계 방출 냉음극으로부터 방출된 전자는 일반적으로 약 30°의 발산각에서 분산된다. 그러므로, 제23도에 도시된 것처럼, 다음의 다중-적층 구조를 가지는 전계 방출 냉음극이 개시된다. 특히, 중간 절연층(78)이 게이트 층(74) 상에 형성되며, 전자 빔의 발산(divergence)을 억제하는 제어 전극층(79)이 중간 절연층(78) 상에 형성된다. 제조 공정을 요약하면 아래와 같다. 먼저, 산화막으로 제조된 절연층(72)은 실리콘 기판(71) 상에 성장되며, 게이트 층(74)의 역할을 하는 다결정실리콘 막은 절연층(72) 상에 성장된다. 중간 절연층(78)의 역할을 하는 산화막이 성장되고, 제어 전극층(79)의 역할을 하는 다결정 실리콘층이 중간 절연층(78) 상에 성장된다(제24A도). 그이후, 포토레지스트층(76)이 포토레지스트 기술을 이용해서 형성되며, 제어 전극층(79) 및 중간 절연층(78)이 순서대로 이방성으로 에칭되어, 게이트층(74)의 표면까지 이르는 개구부(77)가 형성된다(제24B도). 다음, 포토레지스트층(76)을 제거한 이후에, 산화층이 CVD 기술에 의해 형성되며, 다음으로, 상기 산화층은 수직으로 이방성 에칭이 수행되어 게이트층(74)의 표면이 노출된다. 그러므로, 측벽(80)이 형성된다(제24C도). 다음으로, 게이트층(74) 및 절연층(73)이 순서대로 이방성 에칭된다. 그러므로, 서로 상이하게 제조된 게이트층(74)의 개구부의 직경 및 제어 전극층(79)의 구조가 얻어진다(제24D도). 마지막으로, 에미터 전극이 진공 증착 기술에 의해 형성된 이후에, 측벽(80)이 선택적으로 에칭되어, 제23도에 도시된 장치 구조가 얻어진다.
전계 방출 냉음극에 있어서, 수십 볼트 이상의 전압이 상술한 것처럼 약 1μm의 작은 간격으로 배치된 전극 사이에서 인가되므로, 절연 저항 전압(insulating withstand voltage) 및 리크(leak) 전류와 같은 전극들 사이의 절연 특성은 필수 특성중의 하나가 된다. 특히, 절연 저항 전압이 낮다면, 소자는 파손되기 쉬워서 전계방출 냉음극은 치명적인 손상을 입게된다. 또한, 리크 전류가 크다면, 전력 소비량이 증가하고 소자의 안정된 동작이 방해받는다.
또한, 전계 방출 냉음극이 장치를 구성하는 복수의 소자들이 어레이 형태로 배열되므로, 단 하나만의 소자가 어떤 이유로 파손되고 파손된 소자가 단락된다면, 장치는 전반적인 동작을 하지 못하게 된다. 그러므로, 몇몇 소자가 파손된다면, 파손된 소자는 반드시 개방 회로가 되어야 하고, 소자의 파손은 파손된 소자 주위의 다른 소자 상에 영향을 미쳐서는 안된다.
종래 공지의 단면 구조중에서 제21도에 도시된 단면 구조(일본국 특허 출원 공개 공보 평 4-167326)에서, 게이트 층(34)은 절연층(32)로부터 결코 오버행 돌출되지 않으며, 그 전부는 절연층(32)에 의해 지지되어 단면 구조는 높은 강도로 프로세스된다. 그러나, 단면 형태, 즉 절연층(32)의 측면 표면에 의해 둘러싸인 개구부의 단면 형태는 개구부가 기판(31)을 향하여 넓어지도록 테이퍼된다. 기판(31), 절연층(32), 및 공간이 콘택하는 3중 접합으로부터 방출된 전자들은 절연층(32)의 벽이 전계에 의해 가속되는 방향에 대해 교차하는 각도에서 연속적으로 나타난다. 그러므로, 절연 특성은 절연층(32)의 표면에 대한 전자 충돌 및 제2 전자 방출에 의해 손상된다.
또한, 제22도에 도시된 단면 구조(일본국 특허 출원 공개 공보 평4-262337)에서, 에미터 전극(48)이 형성된 표면은 기판(41)의 표면보다 낮은 위치 상에 위치한다. 그러므로, 실리콘 기판(41), 산화막(42) 및 공간이 콘택하는 3중 접합은 거의 원형 오목부(concave)를 취한다. 이러한 이유로, 전계는 이러한 부분에서 집중되기 쉬우므로 장치의 절연 저항 전압은 불행히도 감소된다.
반면에, 제23도에 도시된 것과 같은 제어 전극층(79)를 포함하는 전계 방출 냉음극에 있어서, 수십 볼트 이상의 전압이 게이트층(74)과 제어 전극층(70) 사이에 인가되는 이유 때문에, 게이트층(74) 및 제어 전극층(79) 사이의 절연 특성은 또한 필수 특성 중의 하나로 언급된다. 특히, 이러한 경우에 또한, 절연 저항 전압이 낮을 때, 소자는 쉽게 파손되어서 전계 방출 냉음극은 치명적인 손상을 입는다. 더우기, 리크 전류가 크다면, 전력 소비량은 증가하고 소자의 안정된 동작이 방해된다.
본 발명의 목적은 완벽한 절연 특성을 가지며 소자의 일부분이 유전성 브레이크다운(dielectric breakdown)을 생성하면, 소자의 브레이크다운의 영향을 최소화함으로써 모든 소자의 기능에 치명적인 손상을 주지 않는 전계 방출 냉음극의 소자구조를 제공하는 것이다.
전계 방출 냉음극이 진공상태에 설치된다면, 유전 브레이크다운이 절연층의 표면을 따라 표면 방전에 의해 원칙적으로 생성된다는 것을 고려할 수 있다. 이러한 절연 브레이크다운은 아래와 같이 설명될 수 있다(IEEE Trand. Electr.Ins1.Vol.24,pp.765-786,1989).
전계는 기판의 표면상에 위치하고 절연층, 기판, 및 진공이 콘택하는 3중 접합에서 집중되기 쉬우므로, 전자들은 이러한 3-점의 콘택으로부터 방출된다. 이러한 절연층의 표면에 대해 전자가 충돌할 때, 2차 전자는 절연층의 표면으로부터 방출된다. 이때, 한 전자 당 2 이상의 2차 전자가 절연층의 표면으로부터 방출되는 증폭 현상 또는 그로부터 방출되는 개스가 이온화되는 현상은 유전 브레이크다운을 초래한다.
본 발명의 전계 방출 냉음극은 상이한 물질로 제조되는 막 또는 상이한 성장 기술이나 상이한 성장 조건에 의해 제조되는 막들로 구성되는 다중 적층(stacked-layer aggregation)이 절연층으로 이용된다는 것을 특징으로 한다. 절연층에서, 그 성분은 깊이 방향으로 연속적으로 변화한다. 절연층의 횡단면은 평평하지않게 제조된다. 양호하게는, 기판, 절연층 및 진공이 콘택하는 3중 접합이 외부에서 바라 볼 수 없는 위치에 서로 배치된다.
제어 전극을 가진 전계 방출 냉음극에 있어서, 중간 절연층의 횡단면은 평평하지 않게 제조된다.
이하, 첨부 도면을 참조하여 본 발명을 상세히 설명하고자 한다.
양호한 실시예가 아래의 첨부된 도면을 참조로 설명된다.
제2A도 내지 제2D도는 본 발명에 따른 전계 방출 냉음극의 제조 방법의 제1실시예를 도식적으로 도시하는 단면도이다. 제1 실시예에서, 제1 절연층(2)의 역할을 하는 0.6μm 두께의 열 산화막이 실리콘 기판(1)상에 형성된다. 순차적으로, 제2절연층(3)의 역할을 하는 약 0.2μm 두께의 실리콘 질화막이 CVD(화학 기상 증착) 기술을 이용하여 열 산화막 상에 형성된다. 또한, 게이트층(4)의 역할을 하는 약 0.2μm 두께의 몰리브덴이 진공 증착 기술을 이용하여 실리콘 질화막 상에 형성된다.
그이후. 약 1μm 직경의 개구부(7)를 가지는 포토레지스트 층(6)이 리쏘그라피 기술을 이용하여 형성된다(제2A도). 게이트층(4), 제2 절연층(3), 및 제1 절연층(2)이 탄소테트라플루오라이드(tetrafluoride)등을 이용하는 RIE(반응성 이온 에칭) 기술에 의해 포토레지스트층(6)을 마스크로서 이용하여 상기 순서로 순차적으로 에칭된다. 순차적으로, 제1 절연층(2)은 불화수소산을 이용하여 습식 에칭을 하여, 제1 및 제2 절연층(2 및3) 사이에 단차(step difference; 8)가 형성된다(제2C도). 포토레지스트층(6)을 제거한 이후에, 희생층(9)은 실리콘 기판(1)이 회전하는 동안 대각선 방향으로부터 진공 상태하에서 알루미늄을 증착함으로써 형성된다. 그이후, 에미터 전극(5)은 수직 방향으로부터 진공 상태 하에서 몰리브덴을 증착함에 의해 실리콘 기판(1)상에 형성된다(제2D도). 마지막으로, 희생층(9)이 인산을 이용하여 에칭이 되고 몰리브덴층(120)이 제거되면, 전계 방출 냉음극은 제1도에 도시된 것처럼 완료된다.
본 실시예에서는, 실리콘 기판이 이용된다. 유리 및 세라믹과 같은 절연 기판 상의 몰리브덴 및 텅스텐과 같은 도전성 박막을 형성함에 의해 제조되는 막 집성물체는 기판으로서도 이용된다. 이 실시예에서, 열 산화 실리콘층 및 CVD 실리콘 질화층이 제1 및 제2 절연층의 결합체로서 이용된다. 그러나, 두 층들이 절연특성을 만족시키고 제1 및 제2 절연층의 결합체가 제2 절연층이 존재하는 가운데 제1 절연층의 에칭이 가능하게 제조된다면, 다른 물질 및 다른 제조 방법의 결합체도 채택될 수 있다. 또한, 본 실시예에서, 제1 절연층(2)은 RIE 기술을 이용해서 에칭된다. 그러나, 게이트층(4) 및 제2 절연층(3)이 RIE 기술에 의해 에칭되고 순차적으로 제1 절연층(2)이 불화수소산을 이용하여 에칭된다면 동일한 효과를 얻을 수 있다.
일본국 특허 출원 공개 공보 평6-131970호에서, 전계 방출 냉음극의 단면 구조가 본 실시예와 유사한 단면 구조로 공개되는데, 여기서 산화막(52) 및 질화막(53)이 제25도에 도시된 것처럼 절연막(51) 상에 적층되며, 단차는 산화막(52)과 질화막(53) 사이에서 생성된다. 제25도의 단면 구조와 이 실시예가 비교될 때, 게이트 전극이 상부를 크게 돌출시키므로, 즉 게이트 돌출부(59)가 질화막(53)으로 구성되고 얇게 만들어지므로, 게이트 돌출부(59)의 기계적 강도는 감소한다. 또한, 게이트 돌출부(59)가 장치를 이용하는 동안 이온 충격을 받게 된다면, 게이트 돌출부(59)의 충격은 심각하다. 전체 장치의 치명적인 브레이크다운은 발생하기 쉽다. 또한, 동일 게이트열에 속하는 소자가 어레이로서 이용된다면, 단일 에미터에 의해 점유된 영역은 크다. 그러므로, 제25도에 도시된 단면 구조는 소자 집적도가 높아야 하며 전류밀도는 증가되어야 하는 이용면에서 적합하지 않다. 본 발명의 이러한 실시예의 단면 구조는 제25도의 종래의 단면 구조와는 상이하므로, 이 실시예의 단면 구조는 모든 문제를 해결할 수 있다.
이 실시예에서, 게이트층(4)의 개구부 직경(Dg) 및 게이트층(4)에 가장 가까운 제2 절연층(3)의 개구부 직경(Di)은 동일하다. 그러나, RIE 조건을 설정함에 의해 두 개구부 직경들(Dg 및 Di) 사이의 크기 관계를 Dg Di 또는 Dg Di로 하는것이 가능하다.
다음으로, 게이트층(4)과 제2 절연층(3)의 개구부 직경(Dg 및 Di) 사이의 치수 관계의 기준은 후술하는 바와 같이 -Dg/2 Dg-Di Dg/3으로 제한된다.
몰리브덴의 진공 증착에 의해 에미터 전극(5)을 형성하는 단계에 있어서, 에미터 전극(5)의 상부각은 무증착 조건에 따라 항상 40°내지 46°이다. 그러므로, 에미터 전극(5)의 치수는 에미터 전극(5)을 형성하는 개구부의 직경 및 희생층(9)의 형성 조건으로부터 직접 결정되는 개구부의 직경의 치수의 감소량으로부터 결정된다. 아래는 이 실시예에 도시된 직경에 따라 설명된다. 그러나, 개구부 직경의 변화에도 불구하고 용적비가 변하지 않는다면, 게이트층(4)과 에미터 전극 사이의 내부 관계는 변하지 않는다.
제2 절연층(3)의 개구부의 직경(Di)이 게이트층(4)의 개구부 직경(Dg) 보다 크다면(제3B도), 에미터 전극(5)에서 볼 때에는 게이트층(4)이 돌출된 단면 구조가 얻어진다. 그러므로, 이러한 실시예에서 설명된 에미터 전극(5)의 치수를 얻기 위해서는, 게이트층(4)의 개구부의 직경(Dg)은 1μm 이어야 한다. 또한, 본 발명에 의한 전계 방출 냉음극의 절연 브레이크다운 방지를 고려할때, 제2 절연층(3)의 개구부의 직경(Di)은 게이트층(4)의 개구부의 직경(Dg)과 동일하여야 한다. 그러나, 제2 절연층(3)은 종종 희생층에 대한 에칭 조건에 좌우된다. 또한, 스테퍼 스케일-다운 익스포슈어 머신(stepper scale-down exposure machine)과 같은 익스포슈어 머신에 있어서의 용적 조절 공정에 있어서, 서로 인접한 개구부 사이의 간격에 대한 개구부의 직경의 비는 2:1이다. 특히, 최소 프로세싱 용적이 1μm일때, 개구부의 직경은 1μm이고 개구부의 주위 피치(pitch)는 1.5μm[즉 게이트층(4) 상의 인접 개구부의 최소 용적은 0.5μm]이다. 그러므로, 제2 절연층(3)의 개구부의 직경(Di)은 1.5μm 이하여야 하므로, 게이트층(4)의 개구부의 직경(Dg)과 제2 절연층(3)의 개구부의 직경(Di) 사이의 치수 관계는 -Dg/2 Dg-Di로 제약된다.
제2 절연층(3)의 개구부의 직경(Di)이 게이트층(4)의 개구부의 직경(Dg)보다 작다면(제3C도), 에미터 전극(5)에서 보았을 때 절연층은 돌출한다. 그러므로, 이러한 실시예에서 설명된 에미터 전극(5)의 치수를 얻기 위해서는, 제2 절연층(3)의 개구부의 직경(Di)은 1μm이어야 한다. 또한, 게이트층(4)의 개구부의 직경(Dg)과 제2 절연층(3)의 개구부의 직경(Di) 사이의 치수 관계는 Dg - Di = Dg/3 이라고 가정했을때, 게이트층(4)의 개구부의 직경(Dg)은 1.5μm이다. 게이트층(4)의 개구부의 직경(Dg)을 에미터 전극의 형태를 변화시키지 않고 크게 하면 에미터 전극(5)의 팁 단부에서 발생된 전계를 약화시키고 방출 특성을 악화시킨다. 본 발명의 발명자의 실험에 따르면, 게이트층(4)의 개구부의 직경(Dg)이 1.5μm이면, 방출 되는 게이트층(4)의 인가 전압은 직경(Dg)이 1.0μm인 경우에 비해서 약 20V 증가한다. 또한, 게이트층(4)으로의 인가 전압의 증가에 대한 방출량의 증가는 작아진다. 그러므로, 전계 방출 냉음극이 전자 소스로서 실질적으로 이용될 때, 게이트층(4)의 개구부의 직경(Dg)과 제2 절연층(3)의 개구부의 직경(Di) 사이의 치수 관계는 Dg - Di Dg/3이어야 한다.
제4A도 및 제4B도는 본 발명의 제2 실시예를 도시하는 도식적 단면도이다.
제4A도 및 제4B도에서, 절연층내의 단차를 형성하는 제조 단계가 도시된다. 다른 제조 단계는 제1 실시예의 단계들과 동일하다. 제2 실시예에서, 게이트층(4) 및 (도시되지 않은)포토레지스트층을 마스크로서 이용한 제1 및 제2 절연층(2 및 3)을 제거한 이후에, 희생층(도시되지 않음) 및 에미터 전극(5)이 형성된다. 다음으로 희생층이 에칭 오프된다. 다음으로, 제1 절연층(2)는 불화수소산울 이용하여 에칭되어 단차(8)가 형성된다(제4B도). 이 실시예에 따르면, 에미터 전극(5)이 진공 증착 기술에 의해 형성될 때, 제1 절연층(2)의 내벽 표면에 증착된 몰리브덴은 제거될 수 있다. 여기서, 에미터 전극(5)은 에미터 전극(5)용 물질을 이용함에 의해 단차(8)의 형성시 에칭되지 않는데, 몰리브덴 이외에도 텅스텐, 니켈, 팔라디움(palladium), 금 및 실리콘과 같은 이러한 물질은 불화수소에 의해 에칭되지 않는다. 또한, 제1 절연층(2)용 물질을 다른 물질로 변화시켜도 상기 효과가 당연히 얻어진다.
제5A도 및 제5B도는 본 발명의 제3 실시예를 도식적으로 도시하는 단면도이다. 제5A도 및 제5B도는 절연층내의 단차를 형성하는 단계가 설명된다. 제5A도 및 제5B도내에 설명된 다른 단계들은 제1 실시예의 것과 동일하게 수행된다. 제3 실시예에서, RIE 기술을 이용한 제1 절연층(2)의 에칭은 제1 절연층(2)의 에칭의 완료 이전에 정지된다(제5A도). 순차적으로, 제1 절연층(2)은 실리콘 기판(1)이 노출되고 단차(8)가 형성되도록 불화수소산을 이용하여 에칭된다(제5B도). 제3 실시예에 따르면, 제1 절연층(2)이 RIE 기술을 이용하여 에칭되는 경우 실리콘 기판(1)의
오버-에칭(over-etching)은 완벽하게 방지할 수 있다. 그러므로, 실리콘 기판(1)의 돌출부는 실리콘 기판 상에 남지 않는다. 더우기, 공정의 관점에서 장점이 확대될수 있다.
제6A도 내지 제6C도는 본 발명의 제4 실시예를 도식적으로 도시한다. 제6A도 및 제6B도에서, 절연층을 형성하기 위한 제조 단계 및 단차가 주로 설명된다. 다른 제조 단계는 제1 실시예의 것과 동일하다. 이 실시예에서, 약 0.13μm 두께의 실리콘 산화막은 제1 절연층(11)으로서 실리콘 기판(l) 상에 형성된다. 순차적으로, 약 0.13μm 두께의 실리콘 질화막이 제1 절연층(11) 상에 제2 절연층(12)으로서 형성된다. 또한, 실리콘 산화막 및 실리콘 질화막이 제2 절연층(12) 상의 제3 내지 제6 절연층(13 내지 16)으로서 형성된다. 약 0.2μm 두께의 몰리브덴층이 게이트층(4)으로서 그 상부에 형성된다. 그 이후에, 직경 1μm의 두께의 개구부(7)를 가지는 포토레지스트층(6)이 포토리쏘그라피 기술을 이용함에 의해 형성된다(제6A도). 게이트층(4) 및 제6 내지 제1 절연층(16 내지 11)이 탄소 테트라플루오라이드를 이용한 RIE 기술에 의해 에칭된다(제6B도). 순차적으로, 제1 절연층(11), 제3 절연층(13) 및 제5 절연층(15)이 불화수소산을 이용해서 건식 에칭 되어, 제6C도에 도시된 것과 같이 평평하지 않게 형성된다. 그 이후에, 에미터 전극(5)은 제1 실시예의 것과 동일한 방식으로 형성된다. 그러므로, 제7도에 도시된 것과 같은 전계 방출 냉음극이 완료된다.
이 실시예에서, 제1 절연층(11)의 에칭이 수평 방향으로 0.153μm 이상으로 에칭되는 경우에, 3-점 콘택이 게이트 외곽으로부터는 보이지 않는 위치에 배치된다. 그러므로, 인접 파손 소자로부터의 스플레쉬(splash)가 접근하면, 3중 접합에 견고하게 부착되지 않는다.
또한, 제2 실시예와 동일한 방식의 이 실시예에서, 원뿔형 에미터 전극의 형성 이후에 실리콘 산화층을 에칭함에 의해 불균일성을 얻는 방식을 채택하는 것이 가능하다. 또한, 제3 실시예에서처럼, RIE 기술을 이용한 제1 절연층(11)의 에칭이 제1 절연층의 에칭의 완료 이전에 정지되고, 순차적으로 실리콘 기판(1)의 표면이 불화수소산을 이용하여 습식 에칭에 의해 노출되며, 이와 동시에 불균일성을 얻는 방식을 채택하는 것이 또한 가능하다.
일본국 특허 출원 공개 공보 평 4-280037은 제26도에 도시된 절연 저항 전압의 증가에 관한 일반적 기술을 나타낸다. 특히, 전극(61 및 62)의 절연 저항 전압은 고전압으로 인가된 전극(61 및 62)을 지지하기 위해 세라믹으로 제조된 절연체(63)를 주름모양(corrugate shape)으로 함으로써 개량된다는 것을 보인다. 일반적으로, 일본 특허 출원에서의 그러한 공지의 구조를 얻기 위해서는 절단, 그래딩(glading) 및 다이(die)에 의한 모울딩(moulding)과 같은 기계적 작업(machining)이 수행된다. 그러나, 이 일본 특허 출원에서, 소자의 각 부분은 적어도 mm(밀리미터) 단위이다. 종래의 제조 방법을 이용하여 상술한 일본 특허 출원에서 공개된 종래 소자와 같은 이 실시예의 전계 방출 냉음극의 동일한 구조를 얻는 것이 가능하다. 이 실시예의 소자의 각 부분이 μm 단위의 용적을 가지므로, 이 실시예는 불균일한 구조를 쉽게 얻을 수 있다는 장점이 있다.
제8A도 내지 제8C 또는 본 발명의 제5 실시예를 도시하는 단면도이다. 이 실시예에서, 절연층의 형성을 위한 제조 단계 및 절연층 내에 불균일성을 얻기 위한 제조 단계가 주로 설명된다. 이 실시예의 다른 제조 단계들은 제1 실시예의 것과 동일하다. 이 실시예의 제조 단계에 있어서, 먼저, 절연층(22)의 역할을 하는 약 0.8μm 두께의 실리콘 산화막이 모노실래인(monosilane;SiH4)과 산소(O2)의 혼합 개스를 이용한 CVD 기술에 의해 실리콘 기판상에 증착된다. 실리콘 산화막의 형성 단계에 있어서, 소량의 포스파인(phosphine;PH3)이 반응 개스와 혼합되면서, 실리콘 산화막의 두께는 0.3 내지 0.5μm 두께로 증착된다. 0.2μm 두께의 인 실리케이트(phospher silicate) 유리층(23)이 절연층(22)의 중심에 형성된다. 게이트층의 역할을 하는 약0.2μm두께의 몰리브덴막이 절연층(22) 상에 증착된다. 그 이후에, 약 1μm 직경의 개구부(7)를 가지는 포토레지스트층(6)이 포토리쏘그라피 기술의 이용에 의해 형성된다(제8A도). 게이트층(4) 및 절연층(22)이 탄소 테트라플루오라이드를 이용한 RIE 기술에 의해 에칭된다(제8B도). 불화수소산을 이용한 습식 에칭을 이용함에 의해 인 규소화 유리층(23)의 에칭율은 정상 실리콘 산화막의 것보다 높으므로, 순차적으로 제8C도에 도시된 불균일성을 가지는 단면 구조가 형성된다. 그이후에, 에미터전극(5)이 제1 실시예의 것과 동일한 방식으로 형성된다. 그러므로, 제9도에 도시된 전계 방출 냉음극이 완료된다.
제22D도에 도시된 이 실시예의 것과 유사한 단면 구조가 일본국 특허 출원 공개 공보 평 4-262337에 공개된다. 단면 구조는 실리콘 기판(1)에 구멍이 관통 되어 있다는 점에서 이 실시예와 상이하다. 이러한 이유로, 원형 돌출부가 실리콘 기판(1), 산화막(42), 및 진공이 콘택하는 3-점 콘택에서의 실리콘 기판(1) 상에 형성되므로, 전계는 이 부분에 집중되기 쉽다. 그러므로, 절연 저항 전압이 감소하는 문제가 있다. 더우기, 실리콘 기판(41)에서 게이트층(40)까지의 산화막(42 및 44)의 표면경로가 길어지게 되는 효과는 없다.
또한, 제27도에 도시된 단면 구조는 일본국 특허 출원 공개 공보 평 3-252029호에 공개된다. 일본국 특허 출원 공개 공보 평3-252029에서 공개된 단면구조는 본 발명의 목적인 수직형이 아니다. 특히, 제27도의 전계 방출 냉음극은 전자가 기판의 표면과 평행하게 방출되는 측면형 미소화된 냉음극에 관한 기술이다. 특히, 그루브(68)는 캐소드 전극(64)와 애노드 전극(63) 사이의 도프되지 않은 반도체층(62)의 부분에 에칭에 의해 형성되어, 표면 경로는 길어진다. 이 실시예는 실리콘 기판(1)과 제9도에 도시된 것과 같이 적층된 최상부 게이트층(4) 사이의 절연층(22)의 불균일성을 형성하는 기술에 대한 것이다. 그러므로, 제9도에 도시된 이 실시예의 전계 방출 냉음극은 종래 소자를 도시하는 제27도의 것과는 상이하다.
이 실시예의 설명에 의하면, 포스파인(phospine)은 절연층(22)이 형성되는 경우에만 한번 반응 개스와 혼합된다. 그러나, 포스파인은 수차례 반응 개스와 혼합될 수 있다. 예를 들면, 포스파인이 3차례 혼합되면, 제10도에 도시된 것과 같은 단면 구조가 얻어진다.
이 실시예의 설명에 있어서, 절연층(22)의 형성에 있어서, 반응 개스와 포스파인을 혼합하는 방법이 설명된다. 실리콘 산화막의 에칭율은 불균일한 단면 구조가 또한 얻어질 수 있도록 포스파인을 대신해서 다이보래인(diborane; B6H6)을 혼합함으로써 감소될 수 있다. 또한, 이 실시예의 설명에 있어서, 개스의 혼합은 간헐적으로 수행된다. 이 경우에 또한, 반응 챔버내에서의 개스 합성이 신속히 변하지 않으므로, 절연층의 성분은 연속적으로 변한다. 그러나, 절연층의 성분은 단면 구조의 형태가 개스 혼합비에 따라 결정되도록 연속적으로 개스 혼합율을 변화시킴으로써 변화될 수 있다.
제11A도 내지 제11E도는 본 발명의 제6 실시예를 도식적으로 도시하는 단면도이다. 이 실시예에서, 먼저, 제1 및 제2 절연층(2 및 3) 및 게이트층(4)이 순차적으로 실리콘 기판(1) 상에 형성된다. 이러한 단계들은 제1 실시예의 것과 동일하다. 순차적으로, 제1 중간 절연층(81)의 역할을 하는 약 0.6μm 두께의 실리콘은 CVD 기술을 이용해서 게이트층(4) 상에 형성된다. 다음으로, 제2 중간 절연층(82)의 역할을 하는 0.2μm 두께의 실리콘 질화막이 CVD 기술을 이용해서 형성된다. 또한, 제어전극층(89)의 역할을 하는 0.2μm 두께의 몰리브덴막이 진공 증착 기술에 의해 형성된다. 그 이후에, 약 1.4μm의 직경의 개구부를 가진 포토레지스트층(6)이 형성된다(제11A도). 제어 전극층(89), 제2 및 제1 중간층(82 및 81)은 마스크의 역할을 하는 포토레지스트층(6)을 이용하여 탄소 테트라플루오라이드를 이용한 이방성 RIE 기술에 의해 에칭된다(제11B도). 포토레지스트층(6)을 제거한 이후에, 약 0.2μm 두께의 실리콘 산화막이 CVD 기술을 이용하여 증착된다. 동시에, 개구부 하부의 게이트층(4) 상에 배치되고, CAD 기술에 의해 형성된 실리콘 산화막 부분의 두께는 실리콘 산화막의 다른 부분보다 더 얇다.
다음으로, RIE 기술을 이용하여 실리콘 산화막이 에칭되는 경우, 실리콘 산화막은 제11C도에 도시된 것처럼 약 1μm 두께의 개구부를 가지는 측벽(80)의 형태로 제조된다. 또한, 게이트층(4) 및 제2 및 제1 절연층(3 및 2)은 측벽(80)을 실질적으로 마스크로 이용하는 RIE 기술에 의해 에칭된다. 그러므로, 제11D도에 도시된 것과 같은 단면 구조가 얻어진다. 실질적으로, 측벽(80), 제1 절연층(2) 및 제1 중간절연층(81)이 선택적으로 에칭되는 경우, 단차(8)를 가지는 단면 구조는 제11E도에 도시된 것처럼 얻어진다. 다음으로, 에미터 전극(5)은 제1 실시예와 동일한 방식으로 형성되어, 제12도에 도시된 것과 같은 전계 방출 냉음극이 완성된다.
제28도 및 제29도에 도시된 것과 같이 일본국 특허 출원 공개 공보 평7-282718호에서, 적층 구조가 공개되는데, 여기서 고전압이 인가될 수 있는 편향 수단(deflection means;110)은 상부 절연층(108) 및 절연층(111A)를 통해 게이트층(104) 또는 편향 전극(107) 상에 적층된다. 이 구조에서 2 종류의 절연층으로서 상부 절연층(108) 및 절연층(111A)은 게이트층(104) 또는 편향 전극(107)과 그 위의 다른 절연층 사이에 놓인다. 그러나, 2 종류의 절연층의 단면 표면이 연속적으로 동일한 레벨이며, 그 단면 표면에는 불균일한 부분이 없다. 또한, 이러한 단면 구조를 얻기 위해서는 다음과 같은 단계가 수행된다. 특히, 상부 절연층(108)이 게이트층(104) 또는 편향 전극(107) 상에 형성되는 하부 부분, 절연층(111A 및 111B)이 금속판으로 제조된 편향 수단(110)의 양 표면상에 형성되고 개구부가 펀칭 또는 에칭에 의해 형성되는 중간부분, 및 (도시되지 않은)도전막 및 형광막(121)이 상기 유리 기판(120)상에 형성되는 상부 부분이 별도로 준비된다. 그이후에, 이러한 부분들이 서로 부착된다.
이 실시예에서, 다수의 절연층들이 적층되고 불균일한 부분이 없는 단면 구조가 형성된다. 그 이후, 불균일한 단면 구조는 각 절연층의 에칭 특성의 차를 이용해서 얻어진다. 그러므로, 불균일한 단면 구조는 매우 정밀하게 얻어 질 수 있다.
반면에, 일본국 특허 출원 공개 공보 평 7-282718호의 종래의 전계 방출 냉음극에서, 2개의 절연층이 단순히 적층되고, 불균일성이 2개의 절연층의 단면 구조상에 재생 가능하게 형성되며, 2개의 절연층으로 구성되는 단면 구조의 표면의 거리는 길어진다. 또한, 일본국 특허 출원 공개 공보 평 7-282718호에 공개된 종래의 전계 방출 냉음극에서, 이격되게 제조된 3개의 성분들은 위치 설정 후에 부착되고, 상부 절연층(108)과 절연층(111A) 사이의 인터페이스는 부착 표면 중의 하나이다. 상술한 종래 방법을 이용하여 불균일성을 얻도록 시도되지만, 작업의 정확성과 위치 설정의 정확성 모두를 고려하여 불균일성을 얻는 것은 실질적으로 불가능하다. 또한, 불균일한 표면 단면을 가지는 절연층을 통하여 모든 에미터 전극(105)에 대응하는 개구부내에 다른 전극을 형성하는 것은 명백하게 불가능하다.
상술한 설명에서, 상술한 종래 기술이 본 발명과 상이하다는 것은 명확하다. 제13도는 본 발명의 제7 실시예의 제조 단계를 도시하는 단면도이다. 이 실시예에서, 제11A도 내지 제11D도의 단계들은 제6 실시예의 것과 동일하다. 이 실시예에서, 몰리브덴이 기판의 전면으로부터 진공 상태하에서 증착되어 에미터 전극(5)이 형성된다(제13도). 마지막으로, 측벽(80), 제1 절연층(2) 및 제1 중간 절연층(8)이 에칭되어, 제12도의 전계 방출 냉음극이 형성이 완료 된다. 이 실시예에서, 제어 전극층(89) 상에 증착된 몰리브덴막(10)이 측벽(80)을 에칭함으로써 제거되므로, 특수 희생층이 제공될 필요는 없다. 또한, 에미터 전극(5)이 증착에 의해 형성되고 몰리브덴막이 개구부의 측면 상에 형성되는 경우 몰리브덴의 일부는 개구부쪽으로 몰린다.
그러므로, 몰리브덴막은 측벽(80) 상에 증착된다. 에칭이 수행되었을때 몰리브덴막이 제거되므로, 게이트층(4)와 제어 전극(89) 사이의 절연 특성이 훼손될 가능성은 없다. 또한, 제2 실시예와 동일한 방식으로 다른 상이한 물질을 이용하여 절연층을 구성함으로 동일한 효과를 얻을 수 있다.
제14A도 및 제14B도는 제8 실시예의 제조 방법을 도식적으로 도시하는 단면도이다. 이 도면에서, 절연층내의 단차를 형성하는 단계가 도시되고, 다른 단계는 제6 실시예의 것과 동일하다. 이 실시예에서, RIE 기술을 이용한 제1 절연층(2)의 에칭은 제1 절연층(2)의 에칭이 완료되기 바로 전에 정지된다 (제14A도). 순차적으로, 측벽(80), 제1 절연층(2) 및 중간 절연층(81)이 불화수소산을 이용해서 에칭되어, 실리콘 기판(1)이 노출되고 단차가 형성된다(제14B도). 이 실시예에 따르면, 제1 절연층(2)이 RIE 기술을 이용해서 에칭되는 경우 실리콘 기판(1)은 결코 오버 에칭되지 않는다. 그러므로, 실리콘 기판(1) 상에 돌출부가 남지 않는다. 또한, RIF 에칭의 단부의 마진(margin)에 장점이 있다.
제15A도 내지 제15E도는 본 발명의 제9 실시예의 제조 단계를 도식적으로 도시하는 단면도이다. 이 실시예의 설명에서, 절연층을 형성하는 단계 및 절연층내의 단차가 주로 설명된다. 이 실시예의 다른 단계들은 제6 실시예의 것과 동일하다. 이 실시예에서, 먼저 제1 절연층의 역할을 하는 0.13μm 두께의 실리콘 산화막이 실리콘 기판(1) 상에 증착된다. 순차적으로, 제2 절연층(12)의 역할을 하는 약 0.13μm 두께의 실리콘 질화막이 제1 절연층(11) 상에 증착된다. 또한, 제3 내지 제6 절연층(13 내지 16)의 역할을 하는 실리콘 산화막 및 실리콘 질화막이 동일한 방식으로 증착된다. 게이트층(4)의 역할을 하는 약 0.2μm 두께의 몰리브덴막이 그 위에 증착된다. 또한, 제1 내지 제6 중간 절연층(81 내지 86)의 역할을 하는 실리콘 산화막 및 실리콘 질화막이 동일한 방식으로 그 위에 증착된다. 제어 전극층(89)의 역할을 하는 약 0.2μm 두께의 몰리브덴막이 그 위에 증착된다. 그후, 약 1.4μm 직경의 개구부를 가진 포토레지스트층(6)이 포토리쏘그라피를 이용하여 형성된다(제15A도). 제어 전극층(89), 제6 내지 제1 중간 절연층(86 내지 81)이 탄소 테트라플루오라이드를 이용한 RIE 기술에 의해 에칭되며, 이는 포토레지스트층(6)을 마스크로 이용한다(제15B도). 포토레지스트층이 제거된 이후에, 약 0.2μm 두께의 실리콘 산화막이 CVD기술을 이용해서 증착된다. 동시에, 개구부와 마주보는 게이트층(4)에 대응하는 위치의 실리콘 산화막 부분의 두께는 실리콘 산화막의 다른 부분의 두께 보다 얇으며, 이는 CVD 기술에 의해 증착된다. 순차적으로, 실리콘 산화막이 RIE 기술에 의해 에칭된 이후에, 약 1μm 직경의 개구부를 가지는 측벽(80)이 제15C도에서 도시된 것처럼 얻어진다. 또한 게이트층(4) 및 제6 내지 제1 절연층(16 내지 11)이 측벽을 마스크로 이용하는 RIE 기술에 의해 에칭되며, 제15D도에서 도시된 것과 같은 단면구조가 얻어진다. 순차적으로, 측벽을 형성한 이후에 제1, 제3, 및 제5 절연층(11,13, 및 15) 및 제1, 제3, 및 제5 중간 절연층(81, 83, 및 85)이 선택적으로 에칭되며, 제15E도에 도시된 것과 같은 형태를 가진 단면 구조가 얻어진다. 다음으로, 제16도에 도시된 것과 같은 전계 방출 냉음극이 제1 실시예와 동일한 방식으로 에미터 전극을 형성함으로써 완성된다.
또한 이 실시예에서, 제2 실시예와 동일한 방식으로, 제15D도에서 도시된 측벽(80)이 생성된 상태에서 원뿔형이 형성되고 다음으로 실리콘 산화층이 에칭되는 방법의 채택이 가능하다. 또한, 제8 실시예에서와 같이, 제1 절연층(11)이 완전히 에칭되기 직전에 RIE 기술을 이용한 제1 절연층(11)의 에칭이 정지하고, 다음으로 불화수소산을 이용한 제1 절연층의 습식 에칭이 실리콘 기판을 노출시키기 위해서 뿐만 아니라 불균일성을 형성하기 위해 수행되는 방법을 채택하는 것이 가능하다.
제17A도 내지 제17E도는 본 발명의 제10 실시예의 제조 단계를 도식적으로 도시하는 단면도이다. 제10 실시예의 설명에서, 절연층을 형성하는 단계 및 불균일성을 형성하는 단계가 주로 설명된다. 다른 단계들은 제6 실시예의 것과 동일하다.
먼저, 약 0.8μm 두께의 제1 실리콘 산화막(22)이 실리콘 기판(1) 상에 형성되며, 게이트층(4)의 역할을 하는 약 0.2μm 두께의 몰리브덴막이 형성된다. 약 0.8μm 두께의 제2 실리콘 산화막(92)이 그 위에 증착되며, 제어 전극층의 역할을 하는 약 0.2μm 두께의 몰리브덴막이 증착된다. 동시에, 제1 및 제2 실리콘 산화막(22 및 92)가 모노-실래인(SiH4) 및 산소(O2)의 혼합 개스를 이용한 CVD 기술로 성장된다. 또한, 제1 및 제2 실리콘 산화막의 각 단계에서, 막의 두께가 0.3 내지 0.5μm 이며, 소량의 포스파인(PH3)이 반응 개스와 혼합된다. 그러므로, 약 0.2μm 두께의 제1 및 제2 인 실리케이트(phosphor silicate) 유리층(23 및 93)이 각 실리콘 산화막(22 및 92)의 중심에 형성된다. 그러므로 1.4μm 직경의 개구부를 가지는 포토레지스트층(6)이 포토리쏘그라피 기술을 이용하여 형성된다(제17A도). 제어 전극층(89) 및 제2 실리콘 산화막(92)이 포토레지스트층(6)을 마스크로 이용하는 탄소 테트라플루오라이드 및 유사물질을 이용한 RIE 기술에 의해 에칭된다(제17B도). 포토레지스트층(6)이 제거된이후에, 약 0.2μm 두께의 실리콘 산화막이 증착된다. 다음으로, 실리콘 산화막이 RIE 기술에 의해 에칭되어, 측벽은 약 1μm의 직경의 개구부를 가진다(제17C도). 게이트층(4) 및 제1 실리콘 산화막(22)이 측벽을 마스크로 이용하는 RIE 기술에 의해 에칭된다(제17D도). 순차적으로, 측벽(80) 및 제1 및 제2 실리콘 산화막(22 및 92)이 불화수소산을 이용하여 습식 에칭된다. 인 실리케이트 유리의 에칭율이 일반 실리콘 산화막보다 높으므로, 제17E도에 도시된 불균일성을 가지는 단면 구조가 형성된다. 그러므로, 제1 실시예와 동일한 방식으로 에미터 전극이 형성된 이후에, 제18도에 도시된 것과 같은 전계 방출 냉음극이 완성된다.
이 실시예에서, 제1 및 제2 실리콘 산화막(22 및 92)의 형성 동안, 포스핀은 반응 개스와 한번 혼합된다. 그러나, 복수번 반응 개스와 포스핀을 혼합하는 것이 가능하다. 혼합 동작이 3번 수행되는 경우, 제19도에 도시된 것과 같은 단면 구조가 얻어 질 수 있다.
이 실시예의 설명에서, 제1 및 제2 실리콘 산화막(22 및 92)의 형성 동안 포스핀이 반응 개스와 혼합되는 방법이 설명된다. 다이보래인(B2H6)이 실리콘 산화막의 형성을 위해 포스핀 대신에 혼합된다면, 절연막이 다이보래인(B2H6)을 이용하여 형성되는 제5 실시예에서 설명처럼, 실리콘 산화의 에칭율은 줄어들 수 있다. 그러므로, 불균일성이 그 단면 구조에서 형성될 수 있다.
제6 내지 제10 실시예의 설명에서는, 동일 층 구조를 갖는 절연층의 하부 및 상부 적층체는, 게이트층의 하부 및 상부에 위치하며, 하부 및 상부 적층체에 불균일성이 형성되는 방법이 기술된다. 불균일성이 하부 및 상부 적층체 중의 하나에 형성되며, 불균일성이 없는 적층체는 단일층으로 구성된다. 또한, 불균일성이 층 적층체 모두에 형성된다면, 상부 및 하부 적층체는 상이한 막의 결합을 가질 수 있는데, 예를 들면 상부 집성물은 CVD 기술을 이용하여 개스 성분을 변화시킴으로써 형성되며, 하부 집성물은 질화막 상에 산화막을 쌓음으로써 형성되며, 그 반대도 가능하다.
제6 내지 제10 실시예의 설명에 있어서, 게이트층(4) 상에 형성된 제어 전극층은 단일층이다. 복수의 제어 전극층이 예를 들면 제2, 제3, 및 제4,.. 제어 전극층들이 인접 제어 전극층들 사이의 중간 절연층을 삽입하여 적층되는 구조라면, 각 중간 절연층의 구조를 불균일하게 만드는 것이 가능하다.
소자의 기계적 강도가 선정된 높은 레벨에서 유지될 수 있도록 절연층이 게이트층을 지지하는 위치에 배치된다. 절연층의 단부는 불균일하게 제조되어 절연층의 단부에 의해 형성된 리크(leak) 경로가 연장되며, 또한 전계의 방향에 대해 불연속적이다. 그러므로, 리크 전류의 감소 및 저항 전압의 증가가 얻어질 수 있다. 또한, 리크 전류에 대한 전자 방출 점에 대응하는 3중 접합이 게이트 개구부의 외곽으로부터 관측될 수 없는 위치에 있으므로, 원뿔형 에미터 전극 형성 동안의 증착 입자들, 소자의 완성 이후에 들어가는 먼지, 및 인접 파손 소자로부터 진입하는 스플레쉬는 결코 3중 접합의 부근에 부착되지 않는다. 그러므로, 입자 부착에 의한 돌출은 형성되지 않아서 불필요한 전계 집중이 생성되지 않고 인접 소자의 연쇄 브레이크다운이 방지될 수 있다. 그러므로, 높은 수율이 얻어지고 전계 방출 냉음극의 안정한 동작이 제공될 수 있다.
본 발명 및 그 이점이 위의 상세한 설명에서 양호한 실시예와 함께 설명되었지만, 본 발명은 단지 첨부된 청구 범위의 번위와 기술 사상에만 제한될 뿐이다.

Claims (11)

  1. 기판, 적어도 하나의 상기 기판의 도전성 표면, 상기 기판의 상기 도전성 표면상에 형성된 다중 절연층(insulating layer aggregation) 및 도전성 게이트층, 및 상기 절연층 및 상기 도전성 게이트층 내에 형성된 캐버티(cavity)내에 배치된 에미터 전극을 포함하는 전계 방출 냉음극에 있어서;
    상기 다중 절연층은 적어도 2개의 적층 절연층으로 구성되며, 상기 캐버티를 형성하는 상기 층들의 단부에 의해 형성된 벽(wall)면이 상기 게이트층에 가장 가까운 층 이`외의 적어도 한 층의 한 단부가 꺼지는(sunk) 단면 구조를 가지는 것을 특징으로 하는 전계 방출 냉음극.
  2. 제1항에 있어서, 상기 다중 절연층의 성분이 연속적으로 변하는 것을 특징으로 하는 전계 방출 냉음극.
  3. 제1항에 있어서, 식 -Dg/2 Dg - Di Dg/3이 만족되고, 여기서 Dg는 상기 게이트층의 개구부(opening)의 직경이며, Di는 상기 절연층의 단부 사이의 직경이며, 상기 절연층은 상기 캐버티의 한 부분을 형성하며 상기 게이트층에 가장 인접한 것을 특징으로 하는 전계 방출 냉음극.
  4. 제1항에 있어서, 상기 기판, 상기 다중 절연층, 및 공간의 노출 부분이 서로 콘택하는 3중 접합(triple junction)이 외곽측으로부터 내려다보이는 위치에 배치되며, 상기 기판의 상기 노출된 부분이 상기 캐버티를 마주보며 상기 에미터 전극은 상기 기판의 상기 노출된 부분 상에 위치하는 것을 특징으로 하는 전계 방출 냉음극.
  5. 제1항에 있어서, 상기 기판의 상기 노출된 부분은 상기 다중 절연층 및 상기 기판 사이의 인터페이스(interface)와 동일한 레벨인 것을 특징으로 하는 전계 방출 냉음극.
  6. 전계 방출 냉음극에 있어서, 절연 기판 상에 도전층을 적층함으로써 형성되는 도전성 기판 또는 기판, 상기 기판 상에 증착된 절연층 및 도전성 게이트층과 상기 게이트층 상에 증착된 중간 절연층 및 도전성 제어 전극층으로 구성된 결합체, 및 상기 제어 전극층, 상기 중간 절연층, 상기 게이트층 및 상기 절연층내에 형성된 캐버티에 배치된 뾰족한 상부를 가지는 거의 원뿔형의 에미터 전극을 포함하며, 상기 중간층이 상이한 물질로 형성되거나 동일한 물질로 상이한 방법에 의해 제조되는 적어도 2개의 막으로 구성되며, 상기 캐버티를 형성하는 절연층의 단부에 의해 형성된 벽면이 상기 게이트층에 가장 가까운 중간 절연층 이외의, 적어도 하나의 절연층의 한 단부가 꺼지는 단면 구조를 가지는 것을 특징으로 하는 전계 방출 냉음극.
  7. 제6항에 있어서, 상기 중간 절연층의 성분이 연속적으로 변하는 것을 특징으로 하는 전계 방출 냉음극.
  8. 제1항에 따른 전계 방출 냉음극의 제조 방법에 있어서, 절연층 상에 게이트층, 중간 절연층 및 제어 전극층을 형성한 이후에, 불균일성이 없는 캐버티가 이방성(anisotropic) 에칭에 의해 형성되며, 불균일성이 선택적 에칭에 의해 단면 상에 형싱되는 것을 특징으로 하는 전계 방출 냉음극의 제조 방법.
  9. 제6항에 있어서, 상기 절연층 및 상기 중간 절연층이 실리콘 산화물 및 실리콘 질화물로부터 선택된 물질로 제조되는 것을 특징으로 하는 전계 방출 냉음극.
  10. 제8항에 있어서, 상기 선택적 에칭은 상기 에미터 전극의 형성 이후에 수행되는 것을 특징으로 하는 전계 방출 냉음극의 제조 방법.
  11. 제7항에 따른 전계 방출 냉음극의 제조 방법에 있어서, 화학 기상 증착시 반응 개스의 성분이 혼합되는 방법이 상기 절연층 또는 중간 절연층의 성분을 변화시키는 방법으로서 채택되는 것을 특징으로 하는 전계 방출 냉음극의 제조 방법.
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