KR20020037421A - 전계방출소자의 제조방법 - Google Patents

Abstract

본 발명은 전계방출소자의 에미터 팁 형성방법에 관한 것으로서, 실리콘 기판을 챔버에 장착한 후, 상기 실리콘 기판 상의 소정부분을 마스킹하는 스페이서를 산포하는 단계; 상기 스페이서를 식각마스크로 하여 상기 실리콘 기판을 등방성식각하여 돌출부를 형성하는 단계; 상기 돌출부가 노출되도록 상기 스페이서를 제거하는 단계; 상기 돌출부를 포함하는 실리콘 기판을 열산화하여 제 1 산화막을 형성하는 는 동시에 상기 돌출부 종단면의 양면이 오목 경사를 갖는 삼각형 형상의 에미터 팁을 형성하는 단계; 상기 제 1 산화막 상부에 제 2 산화막을 형성하는 단계; 상기 에미터 팁 상부에 형성된 상기 제 2 산화막 상의 양측면에 게이트 금속층을 형성하는 단계; 상기 게이트 금속층을 식각 장벽으로 하여 상기 에미터 팁이 노출되도록 제 2 및 제 1 산화막을 식각하는 단계를 포함하여 구성하는 것을 특징으로 한다. 이에의해, 에미터 팁 형성과정에서 마스크 수를 한 번만 수행함으로써 전계방출소자의 에미터 팁을 형성할 수 있다.

Description

전계방출소자의 제조방법{METHOD FOR MANUFACTURING ELECTRIC FIELD EMITTING DEVICE}

본 발명은 전계방출소자의 제조방법에 관한 것으로, 보다 구체적으로는, 전계방출소자의 에미터 팁 형성방법에 관한 것이다.

FPD(Flat Panel Display)는 차세대 표시장치로써 막대한 시장이 형성될 전말이며 각종 기술발전에 따라 시장성 및 제품화가 촉진되어 왔다. 그 중에서도 LCD가 평판 화면 표시 소자로서 최근에 가장 날리 보급되고 있다.

그러나, 노트북컴퓨터에서 주로 사용되는 액정표시장치는 평판이기는 하지만 해상도가 낮고, 데스크 탐 컴퓨터와 텔레비전에 사용되는 브라운관은 해상도가 좋으나 입체감과 현장감이 떨어지는 단점이 있었다.

반면, FED(Field Emission Display)는 전계방출소자를 이용한 디스플레이의 한 분야로서, 액정표시장치(LCD)와 브라운관(CRT)의 장점만을 살려 평판과 해상도를 동시에 실현시킨 새로운 표시 장치이다. FED는 또한 용장도(redundancy)가 좋으며 공정 단계가 간단할 쁜 아니라, 해상도가 좋고 시야각이 뛰어나며 브라운관처럼 총 천연색 구현이 가능하다는 것등 여러가지 많은 장점들이 있다.

이러한 FED는 캐소드용 하부기판과 애노드용 상부기판과, 그들 사이에 스페이서가 개재된다. 또한, 하부기판에는 게이트 전극과 전자를 방출하는 수개의 에미터팁(emitter tip)이 구비되어 FEA가 형성되고, 상부기판에는 ITO(indium tin oxide) 전극과 형광체가 구비되어 전계방출 표시장치의 컬러화를 실현한다.

한편, 전계방출 표시소자의 밝기를 결정하는 에미터 팁은 일반적으로 금속 또는 실리콘을 원추형태로 증착하여 형성한다.

그러나, 상기한 바와 같은 원추형의 에미터팁을 형성하기 위해서는 많은 마스크 공정이 요구될 뿐만 아니라 게이트 전극층 및 절연막과 같은 막들을 대부분 전자빔 증착(E-beam evaporation) 장비를 이용하여 증착하기 때문에 대면적 표시소자에 적용하는데 어려움이 있다.

따라서, 본 발명은 상기한 종래의 문제점을 해결하기 위한 것으로서, 공정을 단순화시키고 대면적화에 적용할 수 있는 전계방출 표시소자의 제조방법을 제공함에 그 목적이 있다.

도 1은 본 발명의 실시에에 따른 전계방출소자의 에미터 팁이 형성된 하부기판의 단면도.

도 2a 내지 도 2e는 본 발명의 전계방출소자의 제조방법을 설명하기 위한 단면도.

* 도면의 주요부분에 대한 부호설명 *

11 : 실리콘 기판 12 : 돌출부

12a : 에미터 팁 13 : 열산화막

14 : 제 1 산화막 15 : 제 2 산화막

16A, 16B : 게이트 금속층

상기와 같은 목적을 달성하기 위하여, 본 발명은, 전도성 물질이 도핑된 실리콘 기판을 구비하는 전계방출소자의 에미터 팁 형성 방법에 있어서, 상기 실리콘 기판을 챔버에 장착한 후, 상기 실리콘 기판 상의 소정부분을 마스킹하는 스페이서를 산포하는 단계; 상기 스페이서를 식각마스크로 하여 상기 실리콘 기판을 등방성식각하여 돌출부를 형성하는 단계; 상기 돌출부가 노출되도록 상기 스페이서를 제거하는 단계; 상기 돌출부를 포함하는 실리콘 기판을 열산화하여 제 1 산화막을 형성하는 는 동시에 상기 돌출부 종단면의 양면이 오목 경사를 갖는 삼각형 형상의 에미터 팁을 형성하는 단계; 상기 제 1 산화막 상부에 제 2 산화막을 형성하는 단계; 상기 에미터 팁 상부에 형성된 상기 제 2 산화막 상의 양측면에 게이트 금속층을 형성하는 단계; 상기 게이트 금속층을 식각 장벽으로 하여 상기 에미터 팁이 노출되도록 제 2 및 제 1 산화막을 식각하는 단계를 포함하여 구성하는 것을 특징으로 한다.

상기 챔버의 벽은 상기 실리콘 기판의 스페이서 살포시 음으로 대전되어 있고, 상기 스페이서는 상기 실리콘 기판상에 살포될 때 음이온이 인가되어 살포된다.

상기 실리콘 기판은 상기 스페이서를 식각장벽으로하여 등방성 식각되며, 상기 제 2 산화막은 바람직하게 화학기상증착법에 의해 형성되는 것을 특징으로 한다.

상기 게이트 금속층은 바람직하게 스퍼터링 방식에 의해 증착되며, 게이트 메탈인 몰리브덴으로 구성된다.

(실시예)

이하, 첨부된 도면을 참조하며 본 발명의 전계방출소자의 에미터 팁 제조방법에 대해 상세히 설명한다.

도 1은 본 발명의 실시에에 따른 전계방출소자의 에미터 팁이 형성된 하부기판의 단면도를 도시한 것이다.

도 1을 참조하면, 실리콘 기판(11)상에 복수 개의 에미터 팁(12)이 형성되고, 상기 각각 복수 개의 에미터 팁(12a) 양측면에 열산화로 인한 열산화막(13) 및 제 1산화막(14)이 적층되어 형성된다.

또한, 상기 제 1산화막(14) 상부에 제 2산화막(15)이 형성되고, 제 2산화막(15) 상부에 게이트 전극층(16)이 형성되어 본 발명의 실시예에 따른 전계방출소자가 형성된다.

상기와 같이 형성된 전계방출소자의 하부기판(11)에서 게이트 전극층(16)의 전압 인가에 의해 에미터 팁(12a)으로 부터 전자가 터널링함으로서, 진공 속으로의 전자 방출이 전계방출에 의해 이루어 진다.

도 2는 본 발명의 실시예에 따른 전계방출소자의 제조방법을 설명하기 위한단면도이다.

도 2a를 참조하면, 전계방출소자의 하부기판인 실리콘 기판상에 PoCl3 도핑과 웰 드라이브-인을 수행하여 전도성 있는 실리콘 기판(11)을 형성한다. 그런다음, 상기 실리콘 기판(11)을 챔버에 장착한 후, 기존 셀 갭을 유지하기 위해 주로 사용되는 스페이서(S)를 실리콘 기판(11) 상부에 산포한다. 이 때, 실리콘 기판(11)상에 스페이서(S) 산포시 챔버내의 벽을 음으로 대전시킨 상태에서 스페이서를 산포하고, 상기 스페이서(S) 또한 음이온을 인가하여 산포함으로써, 동일전극에 의한 척력에 의해 스페이서가 챔버로 가지않고 실리콘 기판상으로 산포되게 된다. 또한 스페이서(S)간에 동일전극에 의한 척력때문에 스페이서(S)가 실리콘 기판(11)상에서 뭉쳐짐 없이 균일하게 분포하게 된다. 후속 형성될 에미터 팁 사이즈는 상기 스페이서(S)의 크기와 식각조건에 의해 결정되는데, 바람직하게는 2 ~ 5umm정도 크기를 사용한다.

다음, 도 2b를 참조하면, 상기 스페이서(S)가 산포된 실리콘 기판(11)을 스페이서를 식각장벽으로 이용하여 등방성 식각을 수행함으로써 돌출부(12)를 형성하고 그 상부에 있는 스페이서를 제거하여 돌출부(12)가 노출되도록 한다.

그런다음, 상기 돌출부(12)가 형성된 실리콘 기판(11)을 열산화하여 도 2c에 도시된 바와같이, 제 1 산화막(14)을 형성한다. 열산화시, 실리콘 기판(11) 기준면 아래로 수 Å두께 중 약 45% 열산화막(13) 형성 및 기준면 위로 55%의 제 1 산화막이 형성된다. 이 때, 상기와 같이 열산화막(13) 및 제 1 산화막(14)이 형성되는 동시에 상기 돌출부 종단면의 양면이 오목경사를 갖는 삼각형 형상의 에미터 팁(12a)이 형성된다.

다음, 도 2d를 참조하면, 상기 제 1 산화막이 형성된 실리콘 기판(11) 상부에 화학 기상 증착법(CVD)를 통해 제 2 산화막(15)를 형성하여 절연능력을 향상시키고, 상기 제 2 산화막(15) 상부에 스퍼터링 방식에 의해 게이트 메탈용 몰리브덴 (Mo)을 증착한다. 그런다음, 상기 게이트 메탈용 몰리브덴 상부에 포토레지스트막 (도시되지 않음)을 증착 및 평탄화한 후, 상기 포토레지스트막을 식각장벽으로 하여 제 2 산화막이 소정부분 노출되도록 건식식각 공정을 수행함으로써 게이트 금속층(16A, 16B)을 형성한다.

이어서, 상기 게이트 금속층(16A, 16B)을 식각 장벽으로 하여 에미터 팁(12a)이 노출되도록 제 2 산화막(15)과 제 1 산화막(14)을 차례로 식각하여 도 e에 도시된 바와같은 전계방출소자의 하부기판을 형성한다.

이상에서 자세히 설명한 바와같이, 종래의 원추형 에미터 팁은 마스크 수가 많고, 게이트 산화막을 주로 전자선 증착법에 의해 형성하였기 때문에 판넬에 적용하기 어려운 반면, 본 발명은 스페이서를 이용하여 원추형 에미터 팁을 형성함으로써, 종래의 에미터 팁 형성과정에서 일반적으로 3번 이상의 마스크 사용을 본 발명에서는 게이트 금속층 형성시 단 1번의 마스크 작업만으로 수행하여 전계방출소자의 에미터 팁을 형성할 수 있다.

이에따라, 스페이서를 사용하여 전계방출소자를 형성함으로써, 공정 단계를 최소화 할 수 있을뿐 만 아니라, 마스크 수를 줄임으로서 비용을 절감할 수 있다.

또한, 제 2 산화막과 게이트 메탈 증착시 화학기상증착법을 사용함으로써, 전자선 증착법보다 균일성이 좋은 전계방출소자를 형성할 수 있다.

한편, 본 발명의 요지를 벗어나지 않는 범위내에서 다양하게 변경하여 실시할 수 있다.

Claims (7)

1. 전도성 물질이 도핑된 실리콘 기판을 구비하는 전계방출소자의 에미터 팁 형성 방법에 있어서,

   상기 실리콘 기판을 챔버에 장착한 후, 상기 실리콘 기판 상의 소정부분을 마스킹하는 스페이서를 산포하는 단계;

   상기 스페이서를 식각마스크로 하여 상기 실리콘 기판을 등방성식각하여 돌출부를 형성하는 단계;

   상기 돌출부가 노출되도록 상기 스페이서를 제거하는 단계;

   상기 돌출부를 포함하는 실리콘 기판을 열산화하여 제 1 산화막을 형성하는 는 동시에 상기 돌출부 종단면의 양면이 오목 경사를 갖는 삼각형 형상의 에미터 팁을 형성하는 단계;

   상기 제 1 산화막 상부에 제 2 산화막을 형성하는 단계;

   상기 에미터 팁 상부에 형성된 상기 제 2 산화막 상의 양측면에 게이트 금속층을 형성하는 단계;

   상기 게이트 금속층을 식각 장벽으로 하여 상기 에미터 팁이 노출되도록 제 2 및 제 1 산화막을 식각하는 단계를 포함하여 구성하는 것을 특징으로 하는 전계방출소자의 제조방법.
2. 제 1항에 있어서, 상기 챔버의 벽은 상기 실리콘 기판의 스페이서 살포시 음으로 대전되어 있는 것을 특징으로 하는 전계방출소자의 제조방법.
3. 제 1항에 있어서, 상기 스페이서가 상기 실리콘 기판상에 살포될 때 음이온이 인가되어 살포되는 것을 특징으로 하는 전계방출소자의 제조방법.
4. 제 1항 내지 제 3항중 어느 한 항에 있어서, 상기 스페이서는 바람직하게 2 ~ 5umm 크기를 갖는 것을 특징으로 하는 전계방출소자의 제조방법.
5. 제 1항에 있어서, 상기 실리콘 기판은 상기 스페이서를 식각장벽으로하여 등방성 식각되는 것을 특징으로 하는 전계방출소자의 제조방법.
6. 제 1항에 있어서, 상기 제 2 산화막은 바람직하게 화학기상증착법에 의해 형성되는 것을 특징으로 하는 전계방출소자의 제조방법.
7. 제 1항에 있어서, 상기 게이트 금속층은 바람직하게 스퍼터링 방식에 의해 증착되며, 게이트 메탈인 몰리브덴으로 구성되는 것을 특징으로 하는 전계방출소자의 제조방법.