KR20010041434A - 라지 에리어 전계 방출 소자 장치 및 그 제조 방법 - Google Patents

라지 에리어 전계 방출 소자 장치 및 그 제조 방법 Download PDF

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KR20010041434A
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Abstract

본 발명은 라지 에리어 기판과, 상기 기판의 실질적인 부분 위에 배치되도록 기판 상에 배치된 에미터 전극 구조체와, 복수 개의 마이크로포인트 그룹과, 상기 기판 상에 배치되고, 미리 정해진 범위 내의 직경을 가지며 상기 마이크로포인트의 적어도 일부를 각각 둘러싸는 관통 구멍이 있는 절연층과, 상기 절연층 상에 배치되고, 미리 정해진 범위 내의 직경을 가지며 상기 마이크로포인트의 적어도 일부를 각각 둘러싸고 상기 절연층에 있는 관통 구멍과 함께 정렬되는 관통 구멍이 있는 추출 구조체와, 상기 추출 구조체의 위에 배치되고 미리 정해진 광파장에 대해 투과성을 갖는 면판을 구비한다. 인듐 주석 산화물("ITO")층은 추출 구조체를 바라보는 유리의 표면상에 배치된다. 이 ITO층 상에 매트릭스 부재가 배치된다. 이 매트릭스 부재는 픽셀 영역으로서의 기능을 하는 ITO 표면의 영역을 한정한다. 픽셀 영역은 마이크로포인트 그룹의 마이크로포인트와 함께 정렬된다. 음극 발광성 재료는 ITO 상의 복수 개의 픽셀 영역에 배치된다.

Description

라지 에리어 전계 방출 소자 장치 및 그 제조 방법{LARGE-AREA FED APPARATUS AND METHOD FOR MAKING SAME}
정부 권리
본 발명은 Advanced Research Projects Agency(ARPA)에 의해 재정(裁定)된 계약 번호 DABT63-93-C-0025하의 정부 지원으로 이루어진 것이다. 정부는 본 발명에 대해 정해진 일정한 권리를 갖는다.
최근, 컴퓨터 및 그외 관련 기술에 있어서, 평판 디스플레이(flat panel display)를 구성하는 주도적인 기술은 액정 디스플레이("LCD") 기술이며, 현재의 표준은 활성 매트릭스(active matrix) LCD("AMLCD")이다. 이 AMLCD 기술을 이용하여 구성되는 평판 디스플레이의 단점으로는 비용, 전력 소비, 시야각, 고속 동화상 이미지의 스머링(smearing: 번지는 현상), 동작을 위한 온도 범위 및 AMLCD의 배광(backlight)에 수은 증기를 이용할 때의 분위기 문제가 있다.
현재 경쟁이 이루어지고 있는 기술은 음극선관("CRT") 기술이다. 이 기술 분야에 있어서, 실용적인 평판 CRT를 개발하기 위해 최근 40년 동안 많은 시도가 있어 왔다. 평판 CRT의 개발에 있어서는 광을 생성하기 위한 음극 발광 처리법에 의해 제공되는 이점을 이용하고자 하고 있었다. 평판 CRT의 개발에서 실패하게 되는 중요한 점은 실용적인 전자 공급원 및 기계적 구조의 개발이 복잡하다는 데 있었다.
최근, FED 기술은 소비 전력이 낮은 평판 디스플레이를 개발하기 위한 기술로서 선호되고 있다. 이 FED 기술은 전자빔으로부터 에너지를 효율적으로 변환하여 가시 광선을 만들기 위한 음극 발광성 인광 물질(cathodoluminescent phosphors)과 냉 음극(cold cathode) 에미터의 어레이를 이용한다는 이점을 가지고 있다. 평판 디스플레이를 개발하는 데 FED 기술을 이용하고자 하는 것은 고성능, 저전력 및 저중량의 평판 스크린 디스플레이를 제조하는 데 있어서 FED 기술이 큰 도움이 되기 때문이다. 평판 디스플레이를 위한 실용적인 해결책이 되는 FED 기술과 관련된 최근의 특별한 개선점들로서는 광범위의 1㎛ 리소그래피, 라지 에리어 박막 처리력, 전자 방사형 마이크로포인트(micropoint)를 위한 높은 팁(tip) 밀도, 측면 저항층, 새로운 타입의 에미터 구조와 재료 및 낮은 전압의 형광 물질이 있다.
도 1에 있어서, 종래의 FED(100)의 대표적 단면도가 도시되어 있다. 공지되어 있는 바와 같이, FED 기술은 음극 형광성 인광 물질이 냉 음극 전계 방출 전자에 의해 여기된다는 원리에 따라 이루어진 것이다. FED의 일반적인 구조는 실리콘 기판 또는 베이스판(102)을 포함하고, 이 실리콘 기판 상에 도전 구조체가 배치된다. 이 실리콘 베이스판(102)은 단결정 실리콘층으로 될 수 있다.
이 얇은 도전성 구조체는 베이스판(102) 상에 종래의 방법으로 성막(deposit)되는 도핑된 다결정 실리콘으로 형성될 수 있다. 이 얇은 도전성 구초제는 에미터 전극으로서의 기능을 한다. 이 얇은 도전성 구조체는 일반적으로 전기적으로 접속된 스트립(strip) 형태로 베이스판(102) 상에 성막된다. 이 스트립(104, 106, 108)의 단면이 도 1에 도시되어 있다. 특정 소자를 위한 스트립의 개수는 FED의 크기와 소망하는 동작에 따라 달라질 수 있다.
에미터 전극 스트림 각각의 미리 정해진 위치에 일정 간격 이격된 마이크로포인트가 형성된다. 도 1에 있어서, 스트립(104) 상에는 마이크로포인트(110)가 형성되고, 스트립(106) 상에는 마이크로포인트(112, 114, 116, 118)가 형성되며, 스트립(108) 상에는 마이크로포인트(120)가 형성된 것으로 도시되어 있다. 마이크로포인트의 패턴에 대하여, 스트립(106) 상에는 마이크로포인트(112, 114, 116, 118)를 포함하는 16개의 마이크로포인트의 사각 패턴이 상기 미리 정해진 위치에 설정될 수 있다. 그러나, 임의의 하나의 위치에 하나 이상의 마이크로포인트 패턴이 위치할 수 있다. 이 마이크로포인트들은 또한 어떤 특정한 패턴으로 되는 것이 아니라 불규칙하게 위치할 수도 있다.
마이크로포인트는 각각 뒤집은 원뿔 모양인 것이 좋다. 각각의 마이크로포인트를 형성하고 샤프닝(sharpening)하는 것은 종래의 방법으로 수행된다. 마이크로포인트는 예컨대, 실리콘이나 몰리브덴 등의 복수 개의 재료로 구성될 수 있다. 또한, 마이크로포인트의 최적의 성능을 보장하기 위해, 마이크로포인트의 팁은 일함수(work function)가 낮은 재료로 코팅 또는 처리될 수 있다.
또, 구조적 기판, 에미터 전극 및 마이크로포인트는 다음과 같은 방법으로 형성될 수 있다. 단결정 실리콘 기판은 P형 재료 또는 N형 재료로 형성될 수 있다. 이 기판은 종래의 방법으로 기판 상에 일련의 길고 평행하게 연장된 스트립을 형성하도록 처리될 수 있다. 이 스트립은 기판과 그 특성이 반대인 실질적으로 도전성을 띠는 우물(well)이다. 따라서, 기판이 P형이면 우물은 N형이 되고, 반대로 기판이 N형이면 우물은 P형이 된다. 우물은 전기적으로 접속되어 있으며, FED용의 에미터 전극을 형성한다. 각각의 도전성 우물은 미리 정해진 폭과 깊이(기판 내부에서의 수치)를 가질 것이다. 스트립의 개수와 간격은 기판 상에 형성될 전계 방출 음극 위치의 바람직한 크기를 만족시키도록 정해진다. 우물은 마이크로포인트가 그 위에 형성될 위치가 될 것이다. 스트립을 형성하는 2가지 방법 중 어느 것이라도, 그 결과물로서의 평행한 도전성 스트립은 에미터 전극으로서의 기능을 하며 매트릭스 구조의 컬럼(columns)을 형성한다.
에미터 전극을 형성하는 2가지 방법 중 하나가 사용된 후, 에미터 전극 스트립(104, 106, 108) 상에 절연층(122)이 배치되고, 스트립 상의 미리 정해진 위치에 패턴화된 마이크로포인트가 위치한다. 이 절연층(122)은 실리콘 이산화물(SiO2) 등의 절연 재료로 형성될 수 있다.
이 절연층(122) 상에 도전층이 배치된다. 이 도전층은 추출 구조체(extraction structure; 132)를 형성한다. 이 추출 구조체(132)는 마이크로포인트로부터 전자를 추출하는 데 사용되는 전위가 낮은 전극이다. 이 추출 구조체(132)는 크롬, 몰리브덴, 도핑된 폴리실리콘, 비결정질 실리콘 또는 실리사이드 폴리실리콘으로 형성될 수 있다. 추출 구조체(132)는 연속층 또는 평행한 스트립으로 형성될 수 있다. 만일 평행한 스트립이 추출 구조체(132)를 형성한다면 추출 그리드(extraction grid)라 부르며, 스트립은 에미터 전극 스트립(104, 106, 108)에 수직으로 형성된다. 이 스트립은 추출 구조체(132)를 형성하기 위해 사용될 때는 매트릭스 구조의 로우(row)가 된다. 연속층 또는 스트립 중 어느 것이 사용되더라도, 일단 2개 중 하나가 절연층 상에 위치하면, 연속층과 스트립 모두 종래 방법으로 둘러싸는 모양 그러나 마이크로포인트로부터 어느 정도 이격되도록 적절하게 에칭된다.
추출 및 에미터 전극 스트립의 각각의 교차점에서, 또는 에미터 전극 스트립을 따라 바람직한 위치에서, 연속의 추출 구조체가 사용된 경우, 마이크로포인트 또는 마이크로포인트의 패턴은 에미터 스트립 상에 배치된다. 각각의 마이크로포인트 또는 마이크로포인트의 패턴은 스크린 디스플레이의 하나의 픽셀을 발광시키는 기능을 한다.
상기 언급된 방법들 중 하나의 방법에 따라 FED의 하부가 형성되면, 추출 구조체(132)의 최상면 위의 미리 정해진 거리에 면판(140)이 고정된다. 통상적으로, 이 거리는 수 백 ㎛ 이다. 이 거리는 종래의 방법으로 형성된 스페이서에 의해 유지될 수 있으며, 다음과 같은 특징들을 갖는다. (1) 애노드[면판(140)에 있음]와 캐소드[에미터 전극(104, 106, 108)에 있음] 사이의 전기적 파괴(electrical breakdown)를 방지하기 위해 절연성을 띠거나 또는 저항이 매우 높다. (2) 기계적 강도가 세고 변형이 잘 되지 않는다. (3) 전자 충격에 대해 안정적이다(2차 방출률이 낮다). (4) 베이크아웃(bakeout) 온도를 대략 500℃로 유지할 수 있다. (5) FED의 동작을 방해하지 않을 정도로 충분히 작다. 대표적인 스페이서(136, 138)는 도 1에 도시되어 있다.
면판(140)은 투명 유리 또는 다른 적절한 재료로 구성된 음극 발광성 스크린이다. 인듐 주석 산화물("ITO") 등의 도전성 재료는 추출 구조체를 바라보는 유리의 표면상에 배치된다. ITO층(142)은 FED의 애노드로서의 기능을 한다. 면판(140)과 베이스판(102) 사이의 영역(134)은 진공 밀도가 높게 유지된다.
추출 구조체(132)를 바라보는 ITO층(142)의 표면 상에는 블랙 매트릭스(149)가 배치된다. 이 블랙 매트릭스(149)는 FED의 스크린 디스플레이용의 이산적인 픽셀 영역을 한정한다. ITO층(142)상의 블랙 매트릭스(149)에 의해 한정된 적절한 영역에 인광 재료가 배치된다. 픽셀을 한정하는 대표적인 인광 재료 영역이 도면 부호 144, 146, 148로 도시되어 있다. 픽셀(144, 146, 148)은 추출 구조체(132) 내의 구멍과 정렬되어, 인광 재료를 여기시키는 마이크로포인트 또는 마이크로포인트 그룹이 상기 픽셀과 정렬된다. 인광 재료로 적당한 물질은 아연 산화물인데, 이 아연 산화물은 에너지가 낮은 전자에 의해 여기될 수 있기 때문이다.
FED는 하나 이상의 전압 공급원을 가지며, 이 공급원은 에미터 전극 스트립(104, 106, 108), 추출 구조체(132) 및 ITO층(142)을 FED의 적절한 동작을 위한 3개의 상이한 전위로 유지한다. 에미터 전극 스트립(104, 106, 108)은 "-" 전위이고, 추출 구조체(132)는 "+" 전위이며, ITO층(142)은 "++" 전위이다. 이러한 전기적 구성이 사용될 경우, 추출 구조체(132)는 마이크로포인트(110, 112, 114, 116, 118, 120)로부터 전자 방출 스트림을 끌어당기게 되고, 그 후 ITO층(142)은 자유 전자를 끌어당길 것이다.
마이크로포인트의 팁으로부터 방출되는 전자 방출 스트림은 자신들의 각각의 팁으로부터 부채 모양으로 방출된다. 그 중 일부 전자들은 면판에 대해 90°로 인광 물질을 때리게 되고, 다른 전자들은 다양한 예각(acute angle)으로 인광 물질을 가격하게 된다.
상기 언급된 FED의 기본적인 구조에서는 일반적으로 스크린의 대각선 길이가 5인치 이하가 되는 경우 스페이서를 포함하지 않을 것이다. 스크린의 대각선 길이가 5인치를 넘는다면, FED에 대한 대기압하에서 에미터 전극과 면판 사이의 정확한 분리를 유지하기 위해 스페이서가 필요하다. FED 장치의 크기를 크게 하게 되면, 에미터 전극과 면판 사이를 적절하게 분리하기 위한 스페이서의 필요성도 커지게 된다. 스페이서 대신에 두꺼운 유리를 사용할 수 있다. 그러나, 이 두꺼운 우리는 무겁고 비싸다.
스크린의 대각선 길이가 1-5인치 사이의 범위를 갖는 소규모의 FED 구조체를 제조하는 데 있어서는, 기판 상에 배치된 절연층 및 도전층의 두께를 거의 일정하게 하고, 절연층과 도전층에 있는 구멍의 에미터 전극에 대한 마이크로포인트를 실질적으로 균일하게 하는 데 어려움이 거의 없다. 이러한 제조를 위해 종래의 성막(deposition) 기술 및 에칭 기술이 사용되어 왔다. 또, 스크린의 대각선 길이가 최대 대략 8인치인 FED에 대해서는 일반적으로 적용되었다. 그러나, FED의 스크린의 대각선 길이를 대략 8인치 이상으로 하게 되자, 다음에 언급될 스핀트(Spindt) 공정에 의해 마이크로포인트를 균일하게 형성하는데 상당한 어려움이 있게 되었다.
상기 언급한 문제점들과 어려움이 존재하게 된 이유로는 여러 가지가 있으며, 라지 에리어 FED에 대해서는 소망하는 설계 목표가 이루어지지 않고 있다. 그 대부분의 이유로서는 스몰 에리어(small area) FED의 제조를 허용하는 제조 기술이, 다수 개의 구멍이 마이크로포인트와 함께 에칭 및 정렬될 때, 그리고 다수 개의 마이크로포인트를 형성할 때 크게 실패한다는 것이다. 다른 이유로서는 라지 에리어 FED에 고품질, 고해상도의 이미지를 제조하기 위해 필요한 적절한 특성을 갖는 마이크로포인트가 형성되지 않는다는 것이 있다. 또 다른 이유로는 현재의 기술을 사용하게 되면 제조 비용이 과다하게 든다는 것이다. 또 다른 이유로는 라지 에리어 FED에 스페이서가 적절하지 못한 구조를 갖거나 잘못 배치된다는 것이다. 이들 문제점은 라지 에리어 FED가 단색인지, 256단계 그레이 스케일인지 또는 컬러인지에 상관없이 존재한다.
구조와 성능에 있어서 필요한 균일성을 갖는 FED 구조체(기판, 절연층, 도전층 및 마이크로포인트를 포함한다)를 제조하기 위한 시도는 다수의 종래 처리 방법에 의존해 왔다. 이들 중 최상이라고 믿어 왔던 방법은 1960년대 중반에 개발된 스핀트(Spindt)법이었다. 이 방법은 고품질, 고해상도의 이미지를 제조하기 위한 마이크로포인트 구조의 형성을 위해 라지 에리어 FED를 제조하는 데 사용되어 왔다. 이 방법은 절연층 위에 놓인 도전층의 표면 상에 얇은 몰리브덴막을 성막(depositing)해야 하는 방향성 몰리브덴 증발법을 이용한다. 이 몰리브덴막은 두께가 도전층 및 절연층에 만들어진 구멍의 직경보다 더 큰 것이 좋다. 이 몰리브덴법에 따라, 도전층 및 절연층에 만들어진 구멍은 몰리브덴으로 폐쇄되고, 이어서 성막된 몰리브덴으로부터 구멍에 마이크로포인트가 형성된다. 즉, 도전층의 표면으로부터 바람직하지 않은 몰리브덴 재료를 제거하고 종래의 공정 단계에 의해 캐비티 내에 마이크로포인트가 형성된다. 이에 의하여, 도전층 및 절연층에 있는 구멍과 정렬되는 기판 상에 거의 균일한 몰리브덴 원뿔이 남아야 할 것이지만, 이 전체 공정은 성막되는 박막층의 균일성과 에칭 공정의 정확성에 좌우된다. 그러나, 실예가 형성됨에 따라, 이 공정은 스몰 에리어 FED에는 적절하지만, 라지 에리어 FED에는 완전히 부적절한 데, 그 이유는 광범위에서의 마이크로포인트의 형성이 불균일하고, 오정렬(misalignment)률이 매우 높기 때문이다.
FED의 스크린의 대각선 길이가 10인치를 초과함에 따라, 현재의 기술로 고품질, 고해상도의 이미지를 형성할 수 있는 FED의 제조에 문제점이 있다는 것이 명백해졌다. 또, 라지 에리어 FED를 효율적으로 동작시키기 위한 저항/커패시터("RC")의 동작 시간을 극복하는 데도 문제점이 있다. 그 이유는 에미터 전극과 추출 구조체에 의해 형성된 대형 커패시터를 충전하는 데 비교적 장시간이 걸리기 때문이다.
현재의 기술이 갖는 문제점으로서는 라지 에리어 FED에 스페이서가 사용되어야 한다는 것이다. 디스플레이의 대각선 길이가 10인치를 초과함에 따라, 면판과 에미터 전극 사이의 거리를 적절하게 유지하는 데 어려움이 있을 수 있다. 이 문제점을 해결하기 위해, 면판과 에미터 전극 사이의 간격을 더 멀리 이격시키고, 애노드 전압을 낮추는 것이 아니라 애노드 전압을 2-6 kV 로 증가시킨다. 이러한 소자에 있어서, 직경이 큰 스페이서가 간격 유지에 사용된다.
다른 방법으로 투명한 유리구를 사용하는 것이 고려되어 왔다. 이에 의하여 전압이 낮은 애노드를 사용할 수 있고, 면판과 에미터 전극 사이의 거리를 더 작게 할 수 있다고 여겨졌다. 그러나, 이러한 유리구를 사용하는 것은 이 유리구의 바닥에 대한 높이 비율(base-to-height ratio) 때문에 FED의 해상도에 바람직하지 않은 영향을 주었다. 대형 유리구가 사용되는 경우, 마이크로포인트로부터 방출된 전자 중 일부는 인광 픽셀 요소가 아닌 유리구에 부딪치게 될 것이다. 이것은 다수의 전자가 이미지의 일부를 형성하는 데 사용될 수 없다는 것을 의미한다. 유리구의 사용은 사용될 수 있는 애노드의 전압을 제한하기도 한다. 또한, 유리구가 사용되고 애노드에 낮은 전압이 인가되는 경우, FED의 전력 소비는 급격하게 상승하게 되어 매우 비효율적이 된다. 한편, 유리구에 높은 애노드 전압이 사용된 경우, 유리구가 파괴될 수 있다.
라지 에리어 FED에 사용하기 위한 다른 제안된 스페이서로서 길고 얇은 종이 스페이서가 사용되어 왔다. 이들 스페이서는 높이가 250-500㎛이고, 두께는 30-50㎛ 이다. 이러한 스페이서는 FED의 가장 좁은 면의 전체 길이를 따라 놓여질 것이다. 이들 스페이서는 세라믹 스트립으로 만들어져서 매우 부서지기 쉽다. 용이하게 이해할 수 있는 것으로, FED의 스크린 디스플레이의 대각선 길이가 커짐에 따라, 세라믹 스트립 스페이서는 에미터 전극 및 면판을 장착 및 정렬시키는 데 사용하기가 더 어려워지고, 높은 진공하에서 애노드와 캐소드의 분리를 유지시키는 것이 더 어려워진다.
라지 에리어 FED를 효율적으로 동작시키도록 구성하는 것이 바람직하다. 이러한 구성을 갖도록 구성되는 것이 바람직한 라지 에리어 FED는 스크린의 대각선 길이가 10인치 이상이다.
본 발명은 전계 방출 소자(field emission device: FED)에 관한 것으로서, 더 상세히 말하면, 라지 에리어(large-area) FED 구조체 및 이 구조체의 제조 방법에 관한 것이다.
도 1은 종래 기술의 FED의 부분 단면도.
도 2는 본 발명에 따라 일부분을 절취한 라지 에리어 FED의 일부를 나타낸 부분적 상면 사시도.
도 3은 도 2에 도시된 라지 에리어 FED의 부분 단면도.
도 4A는 "+" 모양의 스페이서의 측면 및 단면도.
도 4B는 "L"자형 스페이서의 측면 및 단면도.
도 4C는 사각 모양의 스페이서의 측면 및 단면도.
도 4D는 "I자 빔"모양의 스페이서의 측면 및 단면도.
도 5A는 본 발명에 따른 성막, CMP 공정 및 화학적 습식 에칭에서의 제1 단계를 나타낸 도면.
도 5B는 본 발명에 따른 성막, CMP 공정 및 화학적 습식 에칭에서의 제2 단계를 나타낸 도면.
도 5C는 본 발명에 따른 성막, CMP 공정 및 화학적 습식 에칭에서의 제3 단계를 나타낸 도면.
도 5D는 본 발명에 따른 성막, CMP 공정 및 화학적 습식 에칭에서의 제4 단계를 나타낸 도면.
본 발명은 라지 에리어 FED와, 이 라지 에리어 FED를 제조하는 방법을 제공한다. 본 발명의 라지 에리어 FED는 그 스크린의 대각선 길이가 10인치 이상인 것들이다.
본 발명의 라지 에리어 FED는 기판을 가지며, 이 기판에 에미터 전극이 형성된다. 이 에미터 전극은 전기적으로 접속되고 서로 이격된 복수 개의 평행 요소들로 구성된다. 에미터 전극을 형성하는 요소들은 라지 에리어 FED를 가로지르는 하나의 방향으로 연장하는 것이 일반적이다. 평행하게 소정 간격 이격된 요소들의 폭, 개수 및 간격은 FED의 필요에 의해 결정된다.
에미터 전극의 미리 정해진 위치에 픽셀이 위치하게 되고, 하나 이상의 마이크로포인트가 형성된다. 이들 마이크로포인트는 그 높이가 1㎛의 범위를 갖는다. 이들 마이크로포인트는 에칭에 의해 형성된다. 이들 마이크로포인트는 라지 에리어 FED의 성능을 크게 향상시키는 방법으로 적어도 낮은 일함수로 코팅한 팁을 갖는다. 라지 에리어 FED에 있어서, 일반적으로 각각의 위치에 마이크로포인트의 패턴이 있다.
증착, 주입 또는 다른 적절한 방법에 의해 마이크로포인트 상에 놓이는 일함수가 낮은 재료는 라지 에리어 FED의 동작 전압을 낮추고 전력 소비를 감소시킬 것이다. 또한, 마이크로포인트는 형성 공정 중의 다양한 단계에서 코팅된다는 것을 알 수 있을 것이다. 예컨대, 마이크로포인트는 이온 주입이나 증착과 같은 캐소드의 완료 후에 임의의 적당한 방법에 의해 코팅될 수 있다.
또, 일함수가 낮은 재료를 사용함에 의해, 라지 에리어 FED 전체에 걸쳐 마이크로포인트에 대한 균일한 성능이 더욱 개선될 것이다. 서메트(cermet; Cr3Si+SiO2), 세슘, 루비듐, 탄탈륨 질화물, 바륨, 크롬 실리사이드, 티타늄 탄화물 및 니오븀이 사용될 수 있는 낮은 일함수의 재료이다.
에미터 전극 요소 상에 코팅된 마이크로포인트는 절연층과 도전층으로 덮히게 된다. 이들 2개의 층은 서로 결합되면 가장 높이가 큰 마이크로포인트보다 더 큰 높이를 갖게 된다. 라지 에리어 FED의 하부는 마이크로포인트와 그 도전층 표면의 어깨 부분(shoulder)으로 이루어진 형상을 연마하기 위해 CMP(Chemical Mechanical Polishing) 공정을 거치게 된다. 광택 공정 후, 도전층 및 절연층은 화학적으로 습식 에칭(wet etching)되어 도전층 및 절연층의 부분을 제거함으로써 마이크로포인트를 노출시킨다. 의도된 화학적 습식 에칭은 절연층과 도전층에 있는 구멍에 대해 바람직한 결과를 보장하는 제어가 매우 잘 되는 공정이다. 이와 같이, 일단 화학적 습식 에칭이 완료되면, 도전층 및 절연층에 있는 구멍은 마이크로포인트와 함께 자기정렬(self-aligned) 된다. 이 공정에 의해, 기판 상에 형성된 마이크로포인트는 노출된 그들의 길이 및 돌출 모양을 유지하는 데, 이는 상기 공정이 노출 시 마이크로포인트의 어떠한 부분도 에칭하지 않기 때문이다.
추출 구조체의 위에 일정 간격을 두고 면판이 위치한다. 이 면판은 투명한 음극 발광성 스크린이다. 이 면판은 사용자가 볼 수 있는 음극 발광성 광자의 광을 투과시킬 수 있다.
면판의 바닥면 상에 ITO층이 배치된다. 이 ITO층은 전기적 도전성을 띤다. 이 ITO층은 음극 발광성 광자로부터 광에 대해 투과성이며, FED의 애노드로서의 기능을 한다.
ITO층의 표면의 바닥 상에 픽셀 영역이 형성된다. 각각의 픽셀은 마이크로포인트 패턴과 관련되어 있다. 이 픽셀 영역은 바람직한 패턴으로 성막된 인광 재료를 포함한다. 동작에 있어서, 인광 재료는 에너지가 낮은 전자에 의해서도 여기될 수 있다.
이 픽셀들은 블랙 매트릭스로 분리되어 있다. 이 블랙 매트릭스는 광투과성에 대해 불투명하고, 전자 충돌에 의해 영향을 받지 않는다.
면판은 기판으로부터 미리 정해진 거리만큼 이격되어 있다. 이 거리는 스페이서에 의해 유지된다. 면판과 기판 사이의 영역은 높은 진공 상태를 유지하는 것이 좋다. 스페이서는 라지 에리어 FED의 에지까지 또는 중심까지의 근접도에 따라 상이한 높이를 가질 수 있다. 이러한 스페이서를 조합하여 사용하는 것은 FED 내의 높은 진공의 광에 대해 면판과 기판 사이의 거의 균일한 거리를 유지하는 데 도움이 된다. 또, 스페이서는 라지 에리어 FED를 패턴, 사실상 섹션으로 정렬시킨다. 또한, 스페이서는 라지 에리어 FED 내의 높은 진공하에서 면판과 기판 사이의 거리를 적절하게 유지하는 데 도움이 되는 다양한 단면 모양을 갖는다.
앞서 언급한 바와 같이, 라지 에리어 FED를 위한 본 발명은 (1) 기판과 절연층 위에 배치되는 도전층이 균일하도록 화학적 기계적 연마(CMP) 공정을 수행하고, (2) 도전층과 애노드 사이의 갭이 바람직한 균일성을 유지하도록 적절한 스페이서를 사용하며(고해상도를 얻는 데 도움이 될 것이다), (3) 마이크로포인트가 코팅 또는 주입으로 일함수가 낮은 재료를 포함하도록 보장하고, (4) FED의 라인들에 낮은 값의 저항과 커패시턴스가 접속되어야 한다는 특징을 가질 수 있다.
본 발명의 제1의 목적은 고품질, 고해상도의 이미지를 제공하는 라지 에리어 FED 구조체를 제공하는 것이다.
본 발명의 제2의 목적은 비교적 낮은 애노드 전압에서 동작하고 전력 소비가 낮은 라지 에리어 FED를 제공하는 것이다.
본 발명의 제3의 목적은 각각의 마이크로포인트를 둘러싸는 도전층 및 절연층에 있는 자기정렬 구멍의 제조를 위해 성막, CMP 및 화학적 습식 에칭을 이용하는 라지 에리어 FED를 제공하는 것이다.
본 발명의 제4의 목적은 캐소드 어드레스 라인에 가장 낮은 값의 저항 및 커패시턴스를 유지하는 것이다.
본 발명의 제5의 목적은 라지 에리어 FED의 내부가 높은 진공으로 되어 있을 때 면판과 기판 사이의 거의 균일한 거리를 유지하기 위해 상이한 높이와 단면 형상의 스페이서가 사용된 라지 에리어 FED를 제공하는 것이다.
본 발명의 다른 목적은 도면을 참조하여 발명의 상세한 설명을 통해 상세하게 개시될 것이다.
본 발명은 스크린의 대각선 길이가 10 인치가 넘는 라지 에리어 FED를 제공한다. 본 발명은 또한 스크린의 대각선 길이가 10 인치가 넘는 라지 에리어 FED를 제조하는 방법을 제공한다.
도 2에는 본 발명의 라지 에리어 FED의 일부가 도면 부호 200으로 표시되어 있다. 도 2에 도시된 부분은 라지 에리어 FED의 중심 부근을 나타낸 것이다. 도 2에 도시되어 있는 바와 같이, 기판(202)은 그 내부 또는 그 위에 형성된 에미터 전극(204)을 포함한다. 일반적으로, 에미터 전극(204)은 복수 개의 전기적으로 접속되고 일정 간격 이격된 평행한 요소들로 구성되어 있다. 에미터 전극을 형성하는 데, 에미터 전극이 도 2에 도시된 것과 같이 라지 에리어 FED를 커버해야 하는 영역을 스트립의 형태로 하는 것이 특히 유용하다. 일정 간격 이격된 평행한 요소들의 폭, 개수 및 간격은 FED의 필요성, 예컨대 해상도 또는 스크린의 대각선 길이 등에 의해 정해진다.
에미터 전극(204)은 기판(202)의 위에 배치되는 것이 좋다. 에미터 전극(204)은 본 발명의 FED의 캐소드 도전체이다. 기판 전체를 커버하도록 에미터 전극을 연속으로 사용하는 것 보다는 일정 간격 이격된 평행한 전극을 사용하는 것이, 요소 또는 스트립을 사용하게 되면 본 발명의 대규모의 FED에 대한 RC 시간을 감소시킬 수 있기 때문에 좋다. 기판은 단일의 기판으로 하거나, 복수 개의 섹션을 차례로 적층하여 만들어도 좋다. 본 발명을 실시하는 데 상기 기판 실시예들 중 하나가 이용될 수 있다.
에미터 전극(204) 상의 미리 정해진 위치 위에 픽셀이 위치할 것이며, 에미터 전극(204) 상에 하나 이상의 마이크로포인트가 형성된다. 이들 마이크로포인트는 에미터 전극(204) 상에 형성되어, 그 각각이 개선된 동작을 위해 일함수가 낮은 재료로 코팅되도록 처리된다. 비록 바람직한 실시예는 마이크로포인트를 형성하기 위해 포토리소그래피법을 이용하고 있지만, 마이크로포인트를 형성하는 데, 예컨대 미세구 또는 비드 등의 랜덤한 팁 형성법과 같은 다른 방법이 사용될 수 있으며, 이는 본 발명의 범위에 포함된다는 것을 이해할 수 있을 것이다.
에미터 전극 요소 상에 위치한 마이크로포인트는 높이가 1㎛ 범위를 갖는 키가 큰 마이크로포인트이다. 이들 키가 큰(높이가 높은) 마이크로포인트는 종래의 에칭 공정에 의해 형성되어, 본 발명에 따라 이 마이크로포인트 상에 일함수가 낮은 재료 코팅이 위치하는 것이 좋다. 이 후, 에미터 전극 요소를 가지며 마이크로포인트가 코팅된 기판은 본 발명의 성막, CMP 공정 및 화학적 습식 에칭법에 따른 공정이 수행된다. 이 방법에 의해, 에미터 전극 요소 상에 형성된 마이크로포인트는 그들의 크기와 모양을 유지할 수 있고, 본 발명의 라지 에리어 FED의 동작에서의 성능을 개선시킬 수 있다. 본 발명의 마이크로포인트는 형성 공정의 다양한 단계들 중 임의의 단계에서 코팅될 수 있다는 것을 알 수 있을 것이다. 예컨대, 본 발명의 마이크로포인트는 캐소드의 완료 후, 이온 주입이나 성막과 같은 임의의 적절한 방법에 의해 코팅될 수 있다.
고해상도의 라지 에리어 FED를 얻기 위해, 마이크로포인트 패턴이 에미터 전극 요소의 미리 정해진 위치에 형성된다. 예를 들어, 도 2에 있어서, 대표적 위치(207)에서 15×15의 사각 패턴이 제공될 수 있다. 이 마이크로포인트의 패턴은 에미터 전극 요소 상의 인접한 마이크로포인트 패턴들로부터 이격되어 있다.
본 발명의 라지 에리어 FED를 보다 상세히 개시하기에 앞서, 본 발명은 다음과 같은 특징들을 갖는다는 것을 알 수 있을 것이다. (1) 기판과 절연층 위에 배치된 도전층의 균일성을 얻기 위해 CMP 공정을 이용한다. (2) 도전층과 애노드 사이의 갭이 바람직한 균일성을 유지하도록 적절한 스페이서를 사용한다(고해상도를 얻는 데 도움이 될 것이다). (3) 마이크로포인트가 코팅 또는 주입으로 일함수가 낮은 재료를 포함하도록 보장한다. (4) FED의 라인들에 낮은 값의 저항과 커패시턴스가 접속되어야 한다는 특징을 가질 수 있다.
도 2 및 도 3을 참조하여, 본 발명의 라지 에리어 FED가 더 상세히 개시된다. 도 3에 있어서, 마이크로포인트(310)는 에미터 전극 요소(204) 위에 배치되어 있고, 이 에미터 전극 요소는 기판(202) 위에 배치되어 있다. 이들 마이크로포인트는 5×5 마이크로포인트 패턴으로 되어 있다. 비록 사각의 마이크로포인트 패턴이 개시되어 있지만, 다른 패턴도 사용이 가능하며, 모두 본 발명의 범위에 포함된다.
각각의 마이크로포인트는 절연층(302)으로 둘러싸여 있다. 이 절연층(302)은 음성을 띠는 에미터 전극으로부터 라지 에리어 FED의 양성의 전기적 요소를 전기적으로 절연시킨다. 절연층(302)은 실리콘 이산화물(SiO2)로 형성하는 것이 좋다.
이 절연층(302) 위에는 도전층(304)이 배치된다. 도전층(304)은 종래의 반도체 공정법에 의해 절연층(302) 상에 위치한다. 도전층(304)은 도핑된 폴리실리콘, 비결정질 실리콘 또는 실리사이드 폴리실리콘으로 형성하는 것이 좋다.
도전층(304)은 전자 방출 스트림이 마이크로포인트로부터 방출되도록 하기 위해 마이크로포인트를 둘러싼다. 도전층(304)은 절연층(302) 상에 배치된 일련의 전기적으로 접속된 평행한 스트립이다. 이 스트립은 도 2에 도면 부호 305로 도시되어 있다. 도전층(304)은 추출 구조체로서의 기능을 하며, 이하 추출 구조체라 한다.
추출 구조체(304) 위에 일정 간격을 두고 면판(306)이 위치한다. 이 면판(306)은 결함없는 투명한 유리로 형성하는 것이 바람직한 음극 발광성 스크린이다. 이 면판(306)은 사용자가 보는 음극 발광성 광자의 빛을 투과시킬 수 있어야 한다.
추출 구조체(304)를 바라보는 면판(306)의 바닥면 상에 ITO층(308)이 배치된다. ITO층(308)은 면판(306) 상의 분리층으로서 배치되거나 또는 면판의 일부로서 만들어진 전기적 도전성 재료로 된 층이다. ITO층(308)은 언제나 음극 발광성 광자로부터 빛을 투과하고, FED에 대해 애노드로서의 기능을 한다.
특히 도 3을 참조하여 보면, 추출 구조체(304)를 바라보는 ITO층(308)의 표면 상에 픽셀(318)이 배치되어 있다. 도시된 바와 같이, 픽셀(318)은 마이크로포인트 패턴 위에 배치되어 있다. 특히, 픽셀(318)은 마이크로포인트(310)의 5×5 패턴과 관련되어 있다.
이 픽셀 영역은 ITO층(308)의 바닥에 바람직한 패턴으로 성막된 인광 재료(320)를 포함한다. 일반적으로, 픽셀 영역(예컨대, 318)은 사각 모양이지만, 다른 모양이 사용될 수도 있다. 사용된 인광 재료는 에너지가 낮은 전자에 의해 여기될 수 있는 것이 좋다. 인광 재료에 대한 반응 시간은 2 ms 이하의 범위를 갖는 것이 좋다.
픽셀은 블랙 매트릭스(322)로 분리되어 있다. 블랙 매트릭스(322)는 임의의 적절한 재료로 형성될 수 있다. 이 재료는 광 투과에 대해 불투명해야 하고, 전자 충돌에 의해 영향을 받지 않아야 한다. 적절한 재료의 예로서는 코발트 산화물이 있다.
면판(306)은 기판(202)으로부터 이격되어 있다. 이격된 거리는 일반적으로 200-1000㎛의 범위인 미리 정해진 거리이다. 이 간격은 도 2에 스페이서(330), 특히 도 3의 스페이서(332, 334)로 개략적으로 도시된 스페이서에 의해 유지된다. 면판(306)과 기판(202) 사이의 영역은 높은 진공 상태를 유지하는 것이 좋다.
모든 FED와 같이, 본 발명의 라지 에리어 FED는 에미터 전극, 전자 에미터 구조체 및 ITO에 전원을 공급하기 위한 하나의 전원 공급 장치 또는 다수 개의 전원 공급 장치에 접속되어, 픽셀쪽으로 방향이 설정된 마이크로포인트로부터 전자 스트림이 방출되도록 한다.
스몰 에리어 FED에 있어서, 예컨대 그 스크린의 대각선 길이가 5인치라면, 스페이서를 구비할 필요가 없는 데, 이는 애노드와 캐소드(ITO층과 전자 에미터)의 분리의 보전성이 FED가 높은 진공 상태하에서도 기본적인 FED 구조에 의해 유지되기 때문이다. 그러나, FED가 더 커짐에 따라, 기본적인 FED 구조만으로는 높은 진공하에서 애노드와 캐소드 사이의 바람직한 분리 상태를 유지할 수가 없다. 따라서, 스크린의 대각선 길이가 커짐에 따라, 애노드와 캐소드 사이의 분리를 유지하기 위한 스페이서가 필요하게 된다.
스크린의 대각선 길이가 5-8 인치를 갖는 FED에 일반적으로 배치되는 스페이서는 원통형 컬럼 형태를 갖는다. 이들 컬럼은 동일한 높이를 가지며, 애노드와 캐소드 사이의 다양한 위치에 배치된다. 라지 에리어 FED에 있어서, 원통형 스페이서가 최적의 예는 아니며, 상이한 단면 형상을 갖는 스페이서가 바람직할 것이다.
라지 에리어 FED에서 이러한 문제점을 해결하기 위해, 스페이서(332, 334)와 같은 스페이서가 절연층(302) 또는 추출 구조체(304) 및 ITO층(308) 사이에 패턴식으로 배치된다. 이들 스페이서는 FED가 스페이서의 패턴에 따라 섹션화되는 방식으로 캐소드와 애노드 사이에 배치된다. 도 2에 있어서, 라지 에리어 FED의 일부가 FED의 중심 부근에 있는 경우, 애노드와 캐소드 사이의 분리를 유지하기 위해 많은 수의 스페이서가 필요하게 된다. 다른 영역들은 바람직한 분리를 유지하기 위해 상이한 패턴을 가질 것이다. 이와 같이, 스페이서는 원통형 컬럼인 경우에도 라지 에리어 FED 내부의 관련 영역에 의존하는 다양한 패턴이 있게 된다. 본 발명과 관련하여 사용될 수 있는 스페이서는 미국 특허 번호 제5,100,838호, 제5,205,770호, 제5,232,549호, 제5,232,863호, 제5,405,791호, 제5,486,126호 및 제5,492,234호에 따라 형성될 수 있다.
스페이서에 가해질 응력(stress)에 의해, 스페이서는 다양한 단면 모양을 갖는다. 도 4A, 4B, 4C 및 4D는 라지 에리어 FED에 사용될 수 있는 스페이서의 4 개의 단면 모양을 도시하고 있다. 도 4A는 "+" 모양의 스페이서(402)의 측면 및 단면을 나타낸다. 도 4B는 "L"자 모양의 스페이서(404)의 측면 및 단면을 나타낸다. 도 4C는 사각 모양의 스페이서(406)의 측면 및 단면을 나타낸다. 도 4D는 "I자 빔" 모양의 스페이서(408)의 측면 및 단면을 나타낸다. 그러나, 라지 에리어 FED를 위해 사용될 수 있는 스페이서의 가능한 단면 모양은 거의 없다. 애노드와 캐소드의 분리를 유지하기 위해 라지 에리어 FED에 필요한 강도를 부여하는 다른 모양도 사용이 가능하다는 것을 알 수 있을 것이다.
라지 에리어 FED의 다양한 위치에 있는 스페이서는 라지 에리어 FED의 전체 영역에 걸쳐 애노드와 캐소드 사이의 균일한 분리를 유지하기 위해 상이한 길이를 가질 수 있다. 예를 들어, 라지 에리어 FED의 중심 부근의 스페이서는 에지 부근의 스페이서에 비해 조금 더 길게 할 수 있다. 이들 2개의 가장 바깥쪽에 있는 스페이서는 에지 부근의 가장 짧은 스페이서로부터 중심 부근의 가장 긴 스페이서까지의 전이(transition)를 위해 그 길이를 등급식으로 변화(grade)되도록 할 수 있다. 상이한 길이를 갖는 스페이서를 사용함으로써, FED 내의 높은 진공 상태에 기인한 면판에서의 약간의 늘어짐(sagging)을 보상할 것이다. 이 늘어짐은 에지 부근에서는 발생하지 않고 중심 부근에서 발생하는 데, 이는 에지 부근에서 FED의 벽 구조에 의해 면판이 실질적으로 지지되기 때문이다.
그러나, 본 발명의 범위에 속하는 다른 선택으로서 더 적은 수의 상이한 길이의 스페이서를 이용함으로써 제공되는 것과 같이, 애노드와 캐소드 사이의 동일한 효율적인 간격을 제공할 더 많은 수의 "동일한 길이를 갖는" 스페이서를 사용할 수 있다는 것을 알 수 있을 것이다. 라지 에리어 FED의 넓은 범위 위에 절연층과 추출 구조체에 있는 구멍의 정렬과 마이크로포인트의 제조에 있어서의 균일성을 달성하기 위해 사용되는 FED 구조체를 위한 공정 방법은 간략히 개시되었지만, 이하 더 상세히 개시된다. 이 공정은 성막, CMP법 및 화학적 습식 에칭법의 조합을 사용하여 라지 에리어 FED의 각각의 마이크로포인트에 대한 자기정렬 추출 구조체를 제공할 수 있다.
도 5A-5D에 있어서, 본 발명에 따른 공정 방법이 개시된다. 일단 전기적으로 접속된 에미터 전극 요소(204)가 기판(202)에 형성되면, 이들 요소 상에 마이크로포인트 패턴(310)이 형성된다. 개별적인 공정 단계에 의해 마이크로포인트를 형성함으로써, 마이크로포인트의 형성에 있어서의 제어가 용이해지고, 라지 에리어 FED의 전체 넓은 영역에 걸쳐 마이크로포인트의 크기에 있어서의 균일성이 개선된다. 형성된 마이크로포인트는 도 5A에 도시된 바와 같이 거의 뒤집은 원뿔 모양이다. 이 마이크로포인트는 실리콘으로 형성하는 것이 좋다.
다음으로, 이 마이크로포인트 상에 일함수가 적절하게 낮은 재료가 놓이게 된다. 이 코팅은 적어도 마이크로포인트의 팁(tip)에 도포될 것이다. 일함수가 적절하게 낮은 재료로서는 서메트(cermet; Cr3Si+SiO2), 세슘, 루비듐, 탄탈륨 질화물, 바륨, 크롬 실리사이드, 티타늄 탄화물 및 니오븀이 있다. 이들은 증착 등의 종래의 반도체 공정 또는 이하 기술된 바람직한 방법에 따라 마이크로포인트 상에 성막된다. 다른 적절한 재료도 사용할 수 있다는 것을 알 수 있을 것이다.
마이크로포인트를 처리하기 위해 사용되는 일함수가 낮은 재료로서는 세슘이 좋다. 세슘은 매우 낮은 에너지와 높은 주입량으로 마이크로포인트 상에 주입하는 것이 좋다. 이에 의하여, 라지 에리어 FED 전체에 걸쳐 마이크로포인트들 사이의 균일성이 더 개선된다. 이 이온 주입된 세슘은 대기압 조건에서 고온(500℃)에서 안정적이다. 또한, 이러한 방식에 있어서 키가 큰(높이가 높은) 마이크로포인트를 코팅함으로써, FED는 더 낮은 동작 전압에서 동작할 수 있게 된다. 마이크로포인트를 낮은 일함수로 처리하는 것은 성막, CMP 공정 및 화학적 습식 에칭 활성물이 발생하기 전, 마이크로포인트의 형성 후에 수행하는 것이 좋다. 그러나, 상기 처리는 라지 에리어 FED에 대한 제조 공정 동안 다른 시점에 일어날 수도 있다는 것을 알 수 있을 것이다.
절연층과 도전층의 두께는 층의 전체 두께가 최초의 마이크로포인트의 높이 보다 더 크게 되도록 선택된다. 본 발명의 공정에 의해, 비록 마이크로포인트 및 도전층에 대한 바람직한 재료가 실리콘이라 하더라도, 마이크로포인트, 절연층 및 도전층을 위한 재료 선택에 있어서 신축성을 가질 수 있다.
도전층(304)이 절연층(302) 위에 성막된 후, 도 5C에 도시된 바와 같이 CMP 공정을 이용하여 2개의 층이 연마(polish)된다. 이 연마 공정은 라지 에리어 FED의 전체 표면에 걸쳐 연마되도록 하기 위해 제어가 매우 용이한 공정이다. 이 연마 공정에 의해, 절연층(302)과 도전층(304)은 실질적으로 균일한 두께를 갖게 될 것이다. 라지 에리어 FED 전체에 걸쳐 이들 2개 층의 두께가 균일하게 됨으로써, 균일한 마이크로포인트를 형성하고 도전층과 절연층에 있는 자기정렬 구멍을 형성하는 데 도움이 될 것이다. 이 CMP 공정과 관련된 다양한 특허로서는 미국 특허 번호 제5,186,670호, 제5,209,816호, 제5,229,331호, 제5,240,552호, 제5,259,719호, 제5,300,155호, 제5,318,927호, 제5,354,490호, 제5,372,973호, 제5,395,801호, 제5,439,551호, 제5,449,314호 및 제5,514,245호가 있다.
연마 공정에 이어, 도전층과 절연층은 도 5D에 도시된 바와 같이 화학적 습식 에칭 공정이 수행된다. 도전층과 절연층의 화학적 습식 에칭에 있어서, 이들 층들 각각으로부터 재료가 선택적으로 제거되어 마이크로포인트를 노출시키게 된다. 이렇게 함으로써, 도전층과 절연층에 있는 구멍은 마이크로포인트와 자기정렬된다. 이에 의하여, 노출된 마이크로포인트는 인광 스크린을 여기시키기 위해 전자를 방출할 수 있게 된다.
라지 에리어 FED의 구성 요소가 개시되었으며, 본 발명에 따라 FED의 동작 특성이 이하 개시된다.
리프레시 속도(refresh rate)가 60-75Hz 이고 256 단계의 그레이 스케일 레벨을 갖는 적절한 비디오 응답에 대해, 방출 반응 시간을 제어함으로써 FED의 해상도가 최대 1280×1024인 픽셀까지 얻을 수 있다. 만일 고해상도를 얻고자 한다면, 적절한 반응 시간은 1 ㎲ 이하가 된다.
FED에 대한 반응 시간은 302 및 204로 각각 표시된 "로우" 및 "컬럼" 어드레스 라인의 RC 시간에 의해 결정된다.
가장 낮은 저항값을 얻기 위해, 가장 낮은 저항체, 예컨대 금, 은, 알루미늄, 구리 또는 다른 적절한 재료로 된 도전체를 사용하고, 이 도전체의 두께를, 예컨대 0.2㎛를 초과시키거나, 또는 도전체로서의 기능을 하는 어드레스 라인의 단면 영역을 임의의 방법으로 증가시키는 것이 좋다.
커패시턴스는 컬럼 및 로우 어드레스 라인 사이의 수직 길이와 이들 사이의 유전 재료에 결정될 뿐만 아니라, 로우 및 컬럼 어드레스 라인의 중첩 영역에 의해서도 결정된다. 키가 큰 에미터 팁을 이용함으로써, 예컨대 두께가 0.6-2.5㎛인 유전체가 로우 및 컬럼 어드레스 라인 사이에 사용될 수 있다. 이에 의하여, 만일 키가 작은(0.5 ㎛보다 작거나 같다) 에미터 팁이 사용된다면 커패시턴스를 2-5배 더 작게할 수 있다. 커패시턴스는 유전 재료의 선택에 의해 제어될 수 있다는 것을 알 수 있지만, 재료를 제한하여 높이가 높은 팁을 사용하는 것이 좋다.
따라서, 두께의 선택, 도전성이 높은 그리드 및 에미터 전극 그리고 높이가 높은 에미터 팁에 의해, 이들을 사용하지 않았을 때보다 더 빠른 RC 시간을 제공할 수 있다.
본 명세서에서 사용된 용어 및 표현은 이 용어와 표현에만 한정되는 것은 아니다. 도시되고 개시된 특징들 및 이들의 부분의 등가물을 배제하는 용어 및 표현을 사용하고자 하는 의도는 없으며, 본 발명의 범위 내에서 다양한 변경이 가능하다는 것을 알 수 있을 것이다.

Claims (80)

  1. 미리 정해진 수준의 진공 압력하에서 봉합되는 라지 에리어 전계 방출 소자(FED)에 있어서,
    라지 에리어 기판과;
    상기 기판의 실질적인 부분 위에 배치되도록 기판 상에 배치된 에미터 전극 구조체와;
    미리 정해진 개수의 마이크로포인트를 각각 포함하고 상기 에미터 전극 구조체 상의 이산적인 위치에 각각 배치되는 복수 개의 마이크로포인트 그룹과;
    상기 기판 상에 배치되고, 미리 정해진 범위 내의 직경을 가지며 상기 마이크로포인트의 적어도 일부를 각각 둘러싸는 관통 구멍이 있는 절연층과;
    상기 절연층 상에 배치되고, 미리 정해진 범위 내의 직경을 가지며 상기 마이크로포인트의 적어도 일부를 각각 둘러싸고 상기 절연층에 있는 관통 구멍과 함께 정렬되는 관통 구멍이 있는 추출 구조체와;
    상기 추출 구조체의 위에 배치되고 미리 정해진 광파장에 대해 투과성을 갖는 면판과;
    상기 추출 구조체쪽을 향해 상기 면판의 표면 상에 배치된 제1 도전층과;
    상기 제1 도전층 상에 배치되고, 상기 마이크로포인트 그룹의 마이크로포인트들과 함께 정렬되는 상기 제1 도전층 표면의 픽셀 영역으로서의 기능을 하는 영역을 한정하는 매트릭스 부재와;
    상기 제1 도전층 상의 복수 개의 픽셀 영역에 배치되고, 특정의 픽셀 영역에서는 그 픽셀 영역과 관련된 마이크로포인트로부터 방출된 전자를 수용하도록 정렬된 음극 발광성 재료와;
    상기 면판과 추출 구조체 사이의 미리 정해진 위치에 배치되고, FED 내의 진공 압력에 의해 영향을 받을 수 있는 응력에 상응하는 높이를 갖는 복수 개의 스페이서를 구비하는 것을 특징으로 하는 라지 에리어 전계 방출 소자.
  2. 제1항에 있어서, 상기 FED의 스크린의 대각선 길이는 10 인치와 같거나 큰 것인 전계 방출 소자.
  3. 제1항에 있어서, 상기 FED의 스크린의 대각선 길이는 10 인치 이하인 것인 전계 방출 소자.
  4. 제1항에 있어서, 상기 추출 구조체는 전기적 도전성을 갖는 재료로 된 연속 층을 포함하는 것인 전계 방출 소자.
  5. 제1항에 있어서, 상기 추출 구조체는 전기적으로 접속된 복수 개의 일정 간격 이격된 부재를 포함하는 것인 전계 방출 소자.
  6. 제1항에 있어서, 상기 마이크로포인트는 일함수가 낮은 재료로 코팅되는 것인 전계 방출 소자.
  7. 제1항에 있어서, 상기 일함수가 낮은 재료는 이온 주입된 세슘을 포함하는 것인 전계 방출 소자.
  8. 제1항에 있어서, 상기 스페이서는 FED 내에서 미리 정해진 패턴으로 정렬되는 것인 전계 방출 소자.
  9. 제8항에 있어서, 상기 FED의 중심 영역 부근에 있는 적어도 하나의 스페이서는 그 높이가 FED의 측벽에 인접한 위치에 있는 스페이서의 높이보다 더 큰 것인 전계 방출 소자.
  10. 제1항에 있어서, 상기 복수 개의 마이크로포인트 그룹 중 적어도 하나의 마이크로포인트 그룹은 상기 에미터 전극 구조체 상에 사각 패턴으로 정렬되는 것인 전계 방출 소자.
  11. 제1항에 있어서, 상기 제1 도전층은 인듐 주석 산화물("ITO")층을 포함하는 것인 전계 방출 소자.
  12. 미리 정해진 수준의 진공 압력하에서 봉합되는 라지 에리어 전계 방출 소자(FED)에 있어서,
    라지 에리어 기판과;
    상기 기판의 실질적인 부분 위에 배치되도록 기판 상에 배치된 에미터 전극 구조체와;
    미리 정해진 개수의 마이크로포인트를 각각 포함하고 상기 에미터 전극 구조체 상의 이산적인 위치에 각각 배치되는 복수 개의 마이크로포인트 그룹과;
    상기 기판 상에 배치되고, 미리 정해진 범위 내의 직경을 가지며 상기 마이크로포인트의 적어도 일부를 각각 둘러싸는 관통 구멍이 있는 절연층과;
    상기 절연층 상에 배치되고, 미리 정해진 범위 내의 직경을 가지며 상기 마이크로포인트의 적어도 일부를 각각 둘러싸고 상기 절연층에 있는 관통 구멍과 함께 정렬되는 관통 구멍이 있는 추출 구조체와;
    상기 추출 구조체의 위에 배치되고 미리 정해진 광파장에 대해 투과성을 갖는 면판과;
    상기 추출 구조체쪽으로 향해 상기 면판의 표면 상에 배치된 제1 도전층과;
    상기 제1 도전층 상에 배치되고, 상기 마이크로포인트 그룹의 마이크로포인트들과 함께 정렬되는 상기 제1 도전층 표면의 픽셀 영역으로서의 기능을 하는 영역을 한정하는 매트릭스 부재와;
    상기 제1 도전층 상의 복수 개의 픽셀 영역에 배치되고, 특정의 픽셀 영역에서는 그 픽셀 영역과 관련된 마이크로포인트로부터 방출된 전자를 수용하도록 정렬된 음극 발광성 재료와;
    상기 면판과 추출 구조체 사이의 미리 정해진 위치에 배치되고, FED 내의 진공 압력에 의해 영향을 받을 수 있는 응력에 상응하는 단면 형상을 갖는 복수 개의 스페이서를 구비하는 것을 특징으로 하는 라지 에리어 전계 방출 소자.
  13. 제12항에 있어서, 상기 FED의 스크린의 대각선 길이는 10 인치와 같거나 큰 것인 전계 방출 소자.
  14. 제12항에 있어서, 상기 FED의 스크린의 대각선 길이는 10 인치 이하인 것인 전계 방출 소자.
  15. 제12항에 있어서, 상기 추출 구조체는 전기적 도전성을 갖는 재료로 된 연속 층을 포함하는 것인 전계 방출 소자.
  16. 제12항에 있어서, 상기 추출 구조체는 전기적으로 접속된 복수 개의 일정 간격 이격된 부재를 포함하는 것인 전계 방출 소자.
  17. 제12항에 있어서, 상기 마이크로포인트는 일함수가 낮은 재료로 코팅되는 것인 전계 방출 소자.
  18. 제12항에 있어서, 상기 일함수가 낮은 재료는 이온 주입된 세슘을 포함하는 것인 전계 방출 소자.
  19. 제12항에 있어서, 상기 스페이서는 FED 내에서 미리 정해진 패턴으로 정렬되는 것인 전계 방출 소자.
  20. 제19항에 있어서, 상기 적어도 하나의 스페이서는 "+" 모양의 단면 형상인 것인 전계 방출 소자.
  21. 제19항에 있어서, 상기 적어도 하나의 스페이서는 "L"자 모양의 단면 형상인 것인 전계 방출 소자.
  22. 제19항에 있어서, 상기 적어도 하나의 스페이서는 사각 모양의 단면 형상인 것인 전계 방출 소자.
  23. 제19항에 있어서, 상기 적어도 하나의 스페이서는 "I자 빔" 모양의 단면 형상인 것인 전계 방출 소자.
  24. 제12항에 있어서, 상기 복수 개의 마이크로포인트 그룹 중 적어도 하나의 마이크로포인트 그룹은 상기 에미터 전극 구조체 상에 사각 패턴으로 정렬되는 것인 전계 방출 소자.
  25. 제12항에 있어서, 상기 제1 도전층은 인듐 주석 산화물("ITO")층을 포함하는 것인 전계 방출 소자.
  26. 미리 정해진 수준의 진공 압력하에서 봉합되는 라지 에리어 전계 방출 소자(FED)에 있어서,
    (a) 전자 스트림의 생성을 위해 사용되며,
    베이스 부재,
    상기 베이스 부재의 제1 표면상에 배치된 제1의 전기 도전성 부재,
    상기 제1의 전기 도전성 부재 상의 미리 정해진 위치에 배치되고 상기 미리 정해진 위치에서 미리 정해진 개수의 그룹으로 배치되는 복수 개의 전자 방출원,
    적어도 상기 제1의 전기 도전성 부재를 덮도록 상기 베이스 부재의 제1 표면 위에 배치되고 상기 복수 개의 전자 방출원 각각의 적어도 일부를 둘러싸는 관통 구멍이 있는 유전성 부재, 및
    상기 유전성 부재 상에 배치되어 전자 스트림이 상기 전자 방출원으로부터 방출되도록 하고, 상기 유전성 부재에 있는 관통 구멍과 함께 정렬되며 상기 복수 개의 전자 방출원의 각각의 적어도 일부를 둘러싸는 관통 구멍이 있는 제2의 전기 도전성 부재
    를 포함하는 상기 FED의 하부와;
    (b) 상기 FED의 하부로부터 이격되어 있고, 이 FED의 하부로부터 수용된 전자 스트림에 기초하여 이미지를 생성하기 위해 사용되며,
    투명한 커버 부재,
    상기 투명한 커버 부재의 제1 표면 상에 배치되는 제3의 전기 도전성 부재,
    상기 제3의 전기 도전성 부재 상에, 상기 제3의 전기 도전성 부재의 표면을 분할하기 위해 복수 개의 셀로 배치되는 매트릭스 부재, 및
    상기 제3의 전기 도전성 재료 상에 복수 개의 셀로 배치되고 특정 셀에서 이 셀과 관련된 상기 전자 방출원으로부터 방출된 전자 스트림을 수용하도록 정렬된 음극 발광성 재료
    를 포함하는 상기 FED의 상부와;
    (c) 상기 FED의 상부와 하부 사이에 배치되고, 발생되는 응력에 기초하여 상이한 위치에서 상이한 높이를 갖는 복수 개의 격리용 부재를 구비하는 것을 특징으로 하는 전계 방출 소자.
  27. 제26항에 있어서, 상기 FED의 스크린의 대각선 길이는 10 인치와 같거나 큰 것인 전계 방출 소자.
  28. 제26항에 있어서, 상기 FED의 스크린의 대각선 길이는 10 인치 이하인 것인 전계 방출 소자.
  29. 제26항에 있어서, 상기 진공 압력은 상기 FED의 상부 및 하부 사이의 영역에서 펌핑되는 것인 전계 방출 소자.
  30. 제26항에 있어서, 상기 베이스 부재는 기판을 포함하는 것인 전계 방출 소자.
  31. 제26항에 있어서, 상기 제1의 전기 도전성 부재는 에미터 전극 구조체를 포함하는 것인 전계 방출 소자.
  32. 제26항에 있어서, 상기 에미터 구조체는 전기적으로 접속되고 평행하게 이격된 복수 개의 스트립을 구비하는 것인 전계 방출 소자.
  33. 제26항에 있어서, 상기 전자 방출원은 일함수가 낮은 재료로 코팅되는 것인 전계 방출 소자.
  34. 제33항에 있어서, 상기 일함수가 낮은 재료는 이온 주입된 세슘을 포함하는 것인 전계 방출 소자.
  35. 제26항에 있어서, 상기 격리용 부재는 스페이서를 포함하는 것인 전계 방출 소자.
  36. 제35항에 있어서, 상기 스페이서는 상기 FED의 상부 및 하부 사이에서 패턴으로 정렬되는 것인 전계 방출 소자.
  37. 제35항에 있어서, 상기 FED의 중심 영역 부근에 있는 적어도 하나의 스페이서는 그 높이가 FED의 측벽에 인접한 위치에 있는 스페이서의 높이보다 더 큰 것인 전계 방출 소자.
  38. 제26항에 있어서, 상기 전자 방출원의 적어도 하나의 그룹은 상기 제1의 전기 도전성 부재 상에 사각 패턴으로 정렬되는 것인 전계 방출 소자.
  39. 제26항에 있어서, 상기 제2의 전기 도전성 부재는 전자 추출 구조체를 포함하는 것인 전계 방출 소자.
  40. 제26항에 있어서, 상기 유전성 부재는 절연층을 포함하는 것인 전계 방출 소자.
  41. 제26항에 있어서, 상기 투명한 커버 부재는 면판을 포함하는 것인 전계 방출 소자.
  42. 제26항에 있어서, 상기 제3의 전기적 도전성 부재는 인듐 주석 산화물("ITO")층을 포함하는 것인 전계 방출 소자.
  43. 미리 정해진 수준의 진공 압력하에서 봉합되는 라지 에리어 전계 방출 소자(FED)에 있어서,
    (a) 전자 스트림의 생성을 위해 사용되며,
    베이스 부재,
    상기 베이스 부재의 제1 표면상에 배치된 제1의 전기 도전성 부재,
    상기 제1의 전기 도전성 부재 상의 미리 정해진 위치에 배치되고 상기 미리 정해진 위치에서 미리 정해진 개수의 그룹으로 배치되는 복수 개의 전자 방출원,
    적어도 상기 제1의 전기 도전성 부재를 덮도록 상기 베이스 부재의 제1 표면 위에 배치되고 상기 복수 개의 전자 방출원 각각의 적어도 일부를 둘러싸는 관통 구멍이 있는 유전성 부재, 및
    상기 유전성 부재 상에 배치되어 전자 스트림이 상기 전자 방출원으로부터 방출되도록 하고, 상기 유전성 부재에 있는 관통 구멍과 함께 정렬되며 상기 복수 개의 전자 방출원의 각각의 적어도 일부를 둘러싸는 관통 구멍이 있는 제2의 전기 도전성 부재
    를 포함하는 상기 FED의 하부와;
    (b) 상기 FED의 하부로부터 이격되어 있고, 이 FED의 하부로부터 수용된 전자 스트림에 기초하여 이미지를 생성하기 위해 사용되며,
    투명한 커버 부재,
    상기 투명한 커버 부재의 제1 표면 상에 배치되는 제3의 전기 도전성 부재,
    상기 제3의 전기 도전성 부재 상에, 상기 제3의 전기 도전성 부재의 표면을 분할하기 위해 복수 개의 셀로 배치되는 매트릭스 부재, 및
    상기 제3의 전기 도전성 재료 상에 복수 개의 셀로 배치되고 특정 셀에서 이 셀과 관련된 상기 전자 방출원으로부터 방출된 전자 스트림을 수용하도록 정렬된 음극 발광성 재료
    를 포함하는 상기 FED의 상부와;
    (c) 상기 FED의 상부와 하부 사이에 배치되고, 발생되는 응력에 기초하여 상이한 위치에서 상이한 단면 형상을 갖는 복수 개의 격리용 부재를 구비하는 것을 특징으로 하는 전계 방출 소자.
  44. 제43항에 있어서, 상기 FED의 스크린의 대각선 길이는 10 인치와 같거나 큰 것인 전계 방출 소자.
  45. 제43항에 있어서, 상기 FED의 스크린의 대각선 길이는 10 인치 이하인 것인 전계 방출 소자.
  46. 제43항에 있어서, 상기 진공 압력은 상기 FED의 상부 및 하부 사이의 영역에서 펌핑되는 것인 전계 방출 소자.
  47. 제43항에 있어서, 상기 베이스 부재는 기판을 포함하는 것인 전계 방출 소자.
  48. 제43항에 있어서, 상기 제1의 전기 도전성 부재는 에미터 전극 구조체를 포함하는 것인 전계 방출 소자.
  49. 제43항에 있어서, 상기 에미터 구조체는 전기적으로 접속되고 평행하게 이격된 복수 개의 스트립을 구비하는 것인 전계 방출 소자.
  50. 제43항에 있어서, 상기 전자 방출원은 일함수가 낮은 재료로 코팅되는 것인 전계 방출 소자.
  51. 제50항에 있어서, 상기 일함수가 낮은 재료는 이온 주입된 세슘을 포함하는 것인 전계 방출 소자.
  52. 제43항에 있어서, 상기 격리용 부재는 스페이서를 포함하는 것인 전계 방출 소자.
  53. 제43항에 있어서, 상기 스페이서는 상기 FED의 상부 및 하부 사이에서 패턴으로 정렬되는 것인 전계 방출 소자.
  54. 제53항에 있어서, 상기 적어도 하나의 스페이서는 "+" 모양의 단면 형상인 것인 전계 방출 소자.
  55. 제53항에 있어서, 상기 적어도 하나의 스페이서는 "L"자 모양의 단면 형상인 것인 전계 방출 소자.
  56. 제53항에 있어서, 상기 적어도 하나의 스페이서는 사각 모양의 단면 형상인 것인 전계 방출 소자.
  57. 제53항에 있어서, 상기 적어도 하나의 스페이서는 "I자 빔" 모양의 단면 형상인 것인 전계 방출 소자.
  58. 제43항에 있어서, 상기 복수 개의 마이크로포인트 그룹 중 적어도 하나의 마이크로포인트 그룹은 상기 에미터 전극 구조체 상에 사각 패턴으로 정렬되는 것인 전계 방출 소자.
  59. 제43항에 있어서, 상기 제2의 전기 도전성 부재는 전자 추출 구조체를 포함하는 것인 전계 방출 소자.
  60. 제43항에 있어서, 상기 유전성 부재는 절연층을 포함하는 것인 전계 방출 소자.
  61. 제43항에 있어서, 상기 투명한 커버 부재는 면판을 포함하는 것인 전계 방출 소자.
  62. 제43항에 있어서, 상기 제3의 전기적 도전성 부재는 인듐 주석 산화물("ITO")층을 포함하는 것인 전계 방출 소자.
  63. 미리 정해진 수준의 진공 압력하에서 봉합되는 라지 에리어 전계 방출 소자(FED)의 하부와, 면판, 이 면판의 표면 상에 배치된 제1 도전층, 이 제1 도전층의 표면 상에 배치된 매트릭스 부재 및 상기 제1 도전층의 상기 매트릭스 부재로 덮히지 않은 영역에 배치된 음극 발광성 재료를 갖는 FED의 상부를 형성하고 관련시키는 방법에 있어서,
    (a) 미리 정해진 크기로 기판을 형성하는 단계와;
    (b) 상기 기판 상에 에미터 전극 구조체를 형성하는 단계와;
    (c) 상기 에미터 전극 구조체 상의 미리 정해진 높이 범위로, 상기 에미터 전극 구조체 상에 그룹으로 형성된 복수 개의 마이크로포인트를 형성하는 단계와;
    (d) 상기 마이크로포인트를 일함수가 낮은 재료로 코팅하는 단계와;
    (e) 상기 기판, 에미터 전극 구조체 및 복수 개의 마이크로포인트 위에 절연층을 성막하는 단계와;
    (f) 상기 절연층 위에 제1 도전층을 성막하여, 상기 절연층과 제1 도전층을 조합한 높이가 가장 높이가 높은 코팅된 마이크로포인트와 같은 높이가 되도록 하는 단계와;
    (g) 상기 절연층과 제1 도전층이 상기 FED에 걸쳐 거의 균일하게 되도록, 실질적으로 평활하고 평평한 상기 제1 도전층의 제1 표면을 얻기 위해 상기 제1 표면을 제어하여 연마하는 단계와;
    (h) 상기 도전층과 절연층을 통해 개구를 에칭하여, 상기 개구의 벽이 상기 마이크로포인트로부터 이격되도록 상기 코팅된 마이크로포인트를 노출시키는 단계와;
    (i) 상기 상부 및 하부 사이의 미리 정해진 분리를 가해지는 응력에 상당하는 높이를 갖는 스페이서로 제공하기 위해 상기 FED의 상부와 하부 사이에 복수개의 스페이서를 배치하는 단계를 포함하는 것을 특징으로 하는 방법.
  64. 제63항에 있어서, 상기 제어식 연마 단계는 화학적 기계적 연마 공정을 포함하는 것인 방법.
  65. 제63항에 있어서, 상기 에칭 단계는 화학적 습식 에칭 공정을 포함하는 것인 방법.
  66. 제63항에 있어서, 상기 스페이서는 상기 FED의 상부와 하부 사이에 패턴 형태로 배치되는 것인 방법.
  67. 미리 정해진 수준의 진공 압력하에서 봉합되는 라지 에리어 전계 방출 소자(FED)의 하부와, 면판, 이 면판의 표면 상에 배치된 제1 도전층, 이 제1 도전층의 표면 상에 배치된 매트릭스 부재 및 상기 제1 도전층의 상기 매트릭스 부재로 덮히지 않은 영역에 배치된 음극 발광성 재료를 갖는 FED의 상부를 형성하고 관련시키는 방법에 있어서,
    (a) 미리 정해진 크기로 기판을 형성하는 단계와;
    (b) 상기 기판 상에 에미터 전극 구조체를 형성하는 단계와;
    (c) 상기 에미터 전극 구조체 상의 미리 정해진 높이 범위로, 상기 에미터 전극 구조체 상에 그룹으로 형성된 복수 개의 마이크로포인트를 형성하는 단계와;
    (d) 상기 마이크로포인트를 일함수가 낮은 재료로 코팅하는 단계와;
    (e) 상기 기판, 에미터 전극 구조체 및 복수 개의 마이크로포인트 위에 절연층을 성막하는 단계와;
    (f) 상기 절연층 위에 제1 도전층을 성막하여, 상기 절연층과 제1 도전층을 조합한 높이가 가장 높이가 높은 코팅된 마이크로포인트와 같은 높이가 되도록 하는 단계와;
    (g) 상기 절연층과 제1 도전층이 상기 FED에 걸쳐 거의 균일하게 되도록, 실질적으로 평활하고 평평한 상기 제1 도전층의 제1 표면을 얻기 위해 상기 제1 표면을 제어하여 연마하는 단계와;
    (h) 상기 도전층과 절연층을 통해 개구를 에칭하여, 상기 개구의 벽이 상기 마이크로포인트로부터 이격되도록 상기 코팅된 마이크로포인트를 노출시키는 단계와;
    (i) 상기 상부 및 하부 사이의 미리 정해진 분리를 가해지는 응력에 상당하는 단면 형상을 갖는 스페이서로 제공하기 위해 상기 FED의 상부와 하부 사이에 복수개의 스페이서를 배치하는 단계를 포함하는 것을 특징으로 하는 방법.
  68. 제67항에 있어서, 상기 제어식 연마 단계는 화학적 기계적 연마 공정을 포함하는 것인 방법.
  69. 제67항에 있어서, 상기 에칭 단계는 화학적 습식 에칭 공정을 포함하는 것인 방법.
  70. 제67항에 있어서, 상기 스페이서는 상기 FED의 상부와 하부 사이에 패턴 형태로 배치되는 것인 방법.
  71. 제1항에 있어서, 상기 전자 방출원은 일함수가 낮은 재료로 주입된 것인 전계 방출 소자.
  72. 제12항에 있어서, 상기 전자 방출원은 일함수가 낮은 재료로 주입된 것인 전계 방출 소자.
  73. 제26항에 있어서, 상기 전자 방출원은 일함수가 낮은 재료로 주입된 것인 전계 방출 소자.
  74. 제43항에 있어서, 상기 전자 방출원은 일함수가 낮은 재료로 주입된 것인 전계 방출 소자.
  75. 제63항에 있어서, 상기 마이크로포인트는 일함수가 낮은 재료로 주입된 것인 방법.
  76. 제67항에 있어서, 상기 마이크로포인트는 일함수가 낮은 재료로 주입된 것인 방법.
  77. 제1항에 있어서, 상기 소자의 저항/커패시턴스(RC) 시간은 1㎛ 를 포함하는 것인 전계 방출 소자.
  78. 제12항에 있어서, 상기 소자의 저항/커패시턴스(RC) 시간은 1㎛ 를 포함하는 것인 전계 방출 소자.
  79. 제26항에 있어서, 상기 소자의 저항/커패시턴스(RC) 시간은 1㎛ 를 포함하는 것인 전계 방출 소자.
  80. 제43항에 있어서, 상기 소자의 저항/커패시턴스(RC) 시간은 1㎛ 를 포함하는 것인 전계 방출 소자.
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