KR20020077565A - 전계방출소자의 필드 이미터 및 그 제조방법 - Google Patents

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KR20020077565A
KR20020077565A KR1020010017313A KR20010017313A KR20020077565A KR 20020077565 A KR20020077565 A KR 20020077565A KR 1020010017313 A KR1020010017313 A KR 1020010017313A KR 20010017313 A KR20010017313 A KR 20010017313A KR 20020077565 A KR20020077565 A KR 20020077565A
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Abstract

본 발명에 따른 전계방출소자의 필드 이미터는 기판위에 형성되는 저항층과, 그 저항층위에 증착되어 이미터 전극 및 캐소드 전극을 형성하기 위한 이미터 전극 금속층 및 캐소드 전극 금속층과, 그 이미터 전극 금속층 및 캐소드 전극 금속층위에 형성되며, 상기 이미터 전극 금속층 및 상기 캐소드 전극 금속층의 일부가 드러나도록 복수개의 홀이 형성된 절연층과, 그 절연층위에 증착되어 게이트 전극을 형성하는 게이트 전극 금속층과, 상기 복수개의 홀 영역내에서 상기 이미터 전극 금속층위에 형성되는 마이크로 팁과, 상기 복수개의 홀 영역내에서 상기 캐소드 전극 금속층위에 형성되는 집속전극을 포함하여 구성된 것을 특징으로 한다.
본 발명에 의하면, 전계 방출소자의 필드 이미터의 제조시 캐소드 전극과 이미터 전극 금속층 사이를 저항층으로 연결하여 마이크로 팁에 정확한 저항이 연결될 수 있어 마이크로 팁에 흐르는 전류를 쉽게 제어하여 소자의 수명을 연장시킬 수 있고 방출전류의 균일도를 높일 수 있다. 또한, 이미터 전극 금속층상에 저항층을 형성하지 않아 저항층이 손상없이 제작공정을 더욱 쉽게 진행할 수 있다.

Description

전계방출소자의 필드 이미터 및 그 제조방법{field emitter of field emission device and fabrication method thereof}
본 발명은 영상표시장치에서 사용되는 전계방출소자의 필드 이미터 및 그 제조방법에 관한 것으로, 상세하게는 CRT (Cathode Ray Tube)와 FED(Field Emission Display)의 필드 이미터(Field Emitter) 및 그 제조방법에 관한 것이다.
여러가지 디스플레이 장치가 보급된 현재에 있어서도 CRT는 고정세이며 고휘도인 디스플레이 장치로서의 지위를 유지하고 있다. 고정세 CRT를 실현하기 위해서는 쉐도우 마스크, 전자렌즈(Lens)와 함께 전자 방출원의 개선이 필요하다.
고정세 CRT용 전자 방출원에 요구되는 첫번째 성능은 고전류밀도이다. 차기 고정세 CRT를 위해서는 10A/㎠을 넘는 전류밀도가 필요한 반면에, BaO등을 이용한 현재의 열음극 전자 방출원에서는 0.5 - 2A/㎠의 전류밀도로 불충분한 상태이다.
이러한 이유 때문에 고전류밀도의 열음극 개발이 활발히 이루어지고 있지만, 가열 부하가 커지는 것으로 인해 음극 수명이 짧게 되거나, 미세 전극 형상 가공기술이 한계에 다다른 문제점이 있고, 실용적인 고전류밀도 전자원도 확립되어 있지 않은 것이 실정이다.
따라서, 전류밀도의 관점에서는 미소한 마이크론 크기의 전자원을 다수 형성한 필드 이미터 어레이(Field Emitter Array)는 수십 A/㎠의 고전류밀도의 방출이 가능한 전자원으로써 크게 기대할 수 있다.
일반적으로 FED는 금속으로 이루어진 마이크로 팁에 강한 전기장이 인가될 때 마이크로 팁에서 방출되는 전자들이 양극의 형광막에 충돌하여 빛을 내는 성질을 이용하는 소자이다.
특히, 1968년 C.A.Spindt에 의해 처음 제기된 박막형 전계 방출소자의 필드 이미터는 전자 방출용 마이크로 팁을 원뿔 모양으로 뾰족하게 만들고, 그 마이크로 팁에 전압을 인가하기 위한 게이트 전극을 마이크로팁과의 거리가 수 ㎛로 하여 아주 가까운 지점에 위치시켜 수십 V의 낮은 전압에서도 마이크로 팁에서 전자 방출이 가능하게 하였다.
이에 따라, 양극에 수백 - 수천 V의 전압을 일정하게 인가하고 마이크로 팁(캐소드 전극)에 0 혹은 (-)수십 V, 게이트 전극에 (+)수십 V의 전압을 인가하게 되면 게이트 전극과 마이크로 팁간의 강한 전계에 의하여 마이크로 팁에서 전자가 방출되어 양극전극으로 가속되어 도달하게 된다.
하지만, 강한 전계에 의한 전자방출로 인한 높은 전류에 의하여 주울열이 발생하고 이로 인하여 마이크로 팁이 파괴되고, 더 나아가서는 게이트 전극간의 전기적인 쇼트에 의하여 소자가 파괴될 수 도 있다.
또한, 팁에서 방출한 전자는 약 60도의 발산각으로 퍼지면서 양극쪽으로 다다르게 되어 FED의 경우 선택된 픽셀만 발광하는 것이 아니라 주변 픽셀들을 발광시켜 혼색이 발생하여 선명한 화질을 나타낼 수 없다.
또한, CRT의 경우, 전자빔 퍼짐에 의하여 적절한 크기의 전자빔 스팟을 만들기 힘들기 때문에 선명한 화질을 기대할 수 없다.
소자의 파괴를 방지하기 위하여 초기에는 게이트 전극과 캐소드 전극의 외부에 전기저항을 부착시켜 캐소드 전극의 과전류를 억제하는 단순한 전기회로를 이용하였다.
이러한 전기회로를 이용하는 경우 외부 전원 장치 및 필드 이미터는 보호할 수 있지만, 전계 방출표시 소자의 단위 픽셀을 균일하게 확보할 수 없는 단점이 있다.
이를 해결하기 위해 최근에는 FED의 경우, 단위 픽셀에 각각의 저항을 형성시키는 기술이 제안되어, 전계 방출소자에 수직형, 수평형, 수직/수평형 구조의 저항층을 적용하여 전류를 제어시킴으로써 소자의 수명을 연장시키고 있다.
한편, 브라운관의 경우에는 냉음극 소자의 기판에 트렌치 (Trench)구조를 적용하고, VECTL(Vertical Current Limiter)을 사용하여 FEA 칩을 보호함으로써 FEA 칩이 아크 방전에 의해 파괴되는 것을 방지하고 있다. 즉, 8*8=64개의 전자원을 한개의 그룹으로 하여 그 그룹을 에워싸도록 트렌치를 배치하고 있다.
아크방전이라 함은 전자충격에 의해 잔류가스의 이온화가 폭주해서 일어나는 현상이다. 따라서, VCTEL은 그 아크방전에 다다르는 전단계에서 흐르는 이상 캐소드 전류 즉, 방전전구전류를 검출해서 자동적으로 그 전류를 억제하는 회로이다. 트렌치 구조에 포함된 그룹내의 임의의 캐소드 전극 근방에 방전전구전류가 흐르면원추형 캐소드 전극의 전위가 올라가고, 공핍층이 넓게 형성됨에 따라 VECTL은 핀치오프 (Pinch -off)상태가 된다.
한편, 정상동작에서는 그 공핍층이 줄어듦에 따라 VECTL은 저저항으로 되어 필요한 전자가 캐소드 전극에 공급된다.
VECTL은 이와 같이 방전전구전류에 대해서 능동적으로 작용하여 정상동작 시의 직렬저항 성분을 작게 할 수 있고, 고주파수 동작이 필요한 CRT에 보호회로로 적용된다.
그런데, 종래의 필드 이미터를 제작할 때, 기판상에 수 ㎛의 폭과, 수십 ㎛의 깊이를 갖는 트렌치를 형성하는 것은 매우 어려울 뿐만 아니라, 그 트렌치 내부에 절연 물질을 채워 넣는 공정 또한 매우 어렵기 때문에 소자의 제작 수율이 현저히 떨어지는 제조상의 단점이 있다.
전자빔을 집속하기 위한 방법으로 이미터 영역을 에워싸는 형태의 포커스 전극을 칩상에 형성하고, 이 포커스 전극에 의해서 전자를 집속할 수 있다.
또한 BPF(Bi-Potential Focus)방식의 주렌즈 구조도 종래의 열음극 전자총과 전적으로 같다.
그러나, 이와 같은 수평형 구조의 집속전극은 도 1a 도 1b에 도시된 바와 같이 기판(505)상에 이미터(503)가 게이트 전극(502) 및 집속전극(501)과 절연막(504)으로 인하여 전기적인 절연이 되어 있는 전계 방출소자에서, 효과적으로 전자빔을 집속하기 위해서는 이미터(503)와 게이트 전극(502)의 끝단과의 거리(A)를 가깝게 해야 하며(~수 ㎛), 게이트 전극(502) 끝단과 집속전극(501)의끝단과의 거리(B)도 가깝게 해야(~수㎛) 하는 제조 공정의 어려움이 있다.
또한, 집속전극(501)의 폭(혹은 거리)은 커야 (~수백㎛)하므로 단위 면적당 이미터의 개수가 제한을 받게 된다. 전계 방출소자의 전류방출성능은 이미터의 개수에 직접적으로 비례하므로 종래의 이 구조의 이미터를 이용하여 고전류 방출성능을 가지는 전계방출소자의 제작은 어렵다.
한편, 전계 방출소자에 적용되는 또 다른 집속전극의 구조 및 작용에 대하여 도 2를 참조하여 설명하도록 한다.
도 2에는 브라운관과 같이 전자렌즈에 의한 작은 스팟(spot)을 형성하기 위한 용도로 사용되는 전자총의 구조도가 도시되어 있다.
냉음극칩(201)은 기판(202), 제 1 절연층(203), 게이트 전극(204), 이미터(205)로 이루어지며, 냉음극 소자(209)는 냉음극 칩(201), G1전극(208), 제 2 절연층(207)으로 이루어져 있다. 미소 냉음극(206)은 이미터(205) 및 게이트 전극(204)와 제 1 절연층(203)이 냉음극 소자(209)의 열린 동심원에 위치한다.
이와 같이 구성된 전자총의 동작을 살펴보도록 한다.
이미터(205)에서 전자빔이 방출되면, 이 방출되는 전자빔(212)은 G1전극 (208), G2전극(210), G3전극(211)에 의해 집속된다. 이를 위해 G1전극(208)에 -40V, G2전극(210)에 500V, G3전극(211)에 7㎸의 전압이 인가되고, 게이트 전극(204)에 전류량을 제어하기 위한 제어전압 80V가 인가된다.
이미터(205)는 그 구조에 있어서 그 선단이 매우 예리하고, 선단이 게이트 전극(204)과 가깝게 위치함에 따라 이미터(205)의 선단에는 높은 전계가 인가되어전자가 방출되는 것이다. 다수의 이미터(205)로부터 방출된 전자는 G1전극(208)에 의하여 집속되고, G2전극(210)과 G3전극(211)에 의한 전계분포에 의하여 전자빔(212)이 형성된다.
이때, G1전극(208)과 게이트 전극(204) 또는 게이트 전극(204)과 기판(202)사이의 정전용량은 제 2 절연층(207)의 두께(10 - 수100㎛)에 따라 충분히 작게 만들어 질 수 있으며, 다수의 냉음극을 제어하는데 필요한 제 2 절연층(207)의 두께는 전자총의 설계에 의하여 달라질 수 있지만, 보통 음극 반경의 1/2수준이다.
또한, 게이트 전극(204), 이미터(205), G1전극(208)이 일체화되어 있음으로 인해 전자빔(212)을 효과적으로 집속할 수 있고, 전자빔(212)의 형성에 강하게 영향을 주는 G1전극(208)이 냉음극 소자(209)에 가까이 위치하여 높은 정밀도의 전계를 형성할 수 있기 때문에 품질 좋은 전자빔(212)를 형성할 수 있다.
그러나, 이러한 수직형 집속 전극(G1전극)을 포함하는 냉음극 소자(209)의 경우 전자빔(212)의 집속성능은 매우 우수한 반면, 소자의 제작공정에서 제 2 절연층(207)을 두껍게(10 - 수100㎛) 형성시키기 어려우며, G1전극(208)을 형성할 때 냉음극 칩(201)에 정확히 정렬하고 동심원의 구조를 갖도록 형성하는 것 또한 매우 까다롭기 때문에 제조수율이 매우 낮은 단점이 있다.
본 발명은 이러한 문제점을 해결하기 위하여 안출된 것으로, 필드 이미터에서 마이크로 팁에 흐르는 전류를 쉽게 제어하여 소자의 수명을 연장시키고 방출전류의 균일도를 향상시키도록 캐소드 전극과 이미터 전극 금속층 사이를 저항층으로 연결하여 마이크로 팁에 정확한 저항이 연결되게 하는 전계방출소자의 필드 이미터 및 그 제조방법을 제공하는 것을 그 목적으로 한다.
도 1a은 종래의 수평형 집속전극을 적용한 필드 이미터의 평면도.
도 1b는 종래의 수평형 집속전극을 적용한 필드 이미터의 단면도.
도 2는 종래의 수직형 집속전극을 적용한 전자총의 주요부의 단면도.
도 3은 본 발명에 따른 전계방출 표시소자의 필드 이미터의 평면도.
도 4는 본 발명에 따른 전계방출 표시소자의 필드 이미터의 A-A' 단면도.
도 5a 내지 도 5f는 본 발명에 따른 전계방출 소자의 필드 이미터 제조공정도.
도 6는 종래의 전계 방출 소자와 본 발명의 전계 방출소자간의 전자빔 퍼짐의 효과 비교 그래프.
도 7은 본 발명에 따른 전계 방출 소자를 FED에 적용한 실시예의 단면도.
도 8은 본 발명에 따른 전계 방출 소자를 전자총에 적용한 실시예의 단면도.
<도면의 주요부분의 간단한 설명>
101 : 기판102 : 캐소드 전극 금속층
103 : 이미터 전극 금속층104 : 저항층
105 : 절연층106 : 게이트 전극 금속층
107 : 희생층108 : 집속전극
109 : 마이크로 팁
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명하도록 한다.
도 3은 본 발명에 따른 전계방출소자의 필드 이미터의 평면도이고, 도 4에는 구성 단면도이다.
도시된 바와 같이 본 발명에 따른 전계방출소자의 필드 이미터는 기판(101)위에 형성되는 저항층(104)과, 그 저항층(104)위에 증착되어 이미터 전극 및 캐소드 전극을 형성하기 위한 이미터 전극 금속층(103) 및 캐소드 전극 금속층(102)과, 그 이미터 전극 금속층(103) 및 캐소드 전극 금속층(102)위에 형성되며, 상기 이미터 전극 금속층(103) 및 상기 캐소드 전극 금속층(102)의 일부가 드러나도록 복수개의 홀이 형성된 절연층(105)과, 그 절연층(105)위에 증착되어 게이트 전극을 형성하는 게이트 전극 금속층(106)과, 상기 복수개의 홀 영역내에서 상기 이미터 전극 금속층(103)위에 형성되는 마이크로 팁(109)과, 상기 복수개의 홀 영역내에서 상기 캐소드 전극 금속층위에 형성되는 집속전극(108)를 포함한다.
도 5a 내지 도 5f를 참조하여 본 발명에 따른 전계방출 소자의 필드 이미터 제조공정을 설명하도록 한다.
도 5a를 참조하면, 우선, 기판(101)에 저항층(104)을 형성한다. 예컨대 실리콘 또는 유리기판(101)의 전면에 PH3/SiH4= 0 - 1 %의 혼합가스를 이용하여 불순물(예를 들면, Phosphorus: 인)이 도핑된 비정질 실리콘 박막을 저항층(104)으로 형성할 수 있다.
이어서 그 저항층(104)상에 Cr, Mo, Nb, W등의 금속을 스퍼터링법 등의 증착방법에 의해 1000 - 5000Å의 금속박막을 증착한 후, 그 증착된 금속박막에 대하여 사진 식각공정을 수행하여 캐소드 전극이 될 캐소드 전극 금속층(102)과 이미터 전극이 될 이미터 전극 금속층(103)만을 남기고 나머지 부분의 금속박막을 제거한다.
이에 따라 저항층(104)위에는 남아있는 금속박막이 각각 이미터 전극 금속층(103)과, 이 이미터 전극 금속층(103)으로부터 예컨대 0.1 - 20㎛ 의 거리(d)가 이격된 캐소드 전극 금속층(102)이 형성된다.
이렇게 저항층(104)이 이미터 전극 금속층(103)의 하부에 형성됨에 따라, 후에 게이트 홀을 형성하기 위해 건식식각을 수행할 때 그 저항층(104)이 식각되지 않으므로 종래에 비하여 좀더 정확한 원통 모양의 게이트홀을 형성할 수 있다.
도 5b를 참조하면, 저항층(104) 및 이미터 전극 금속층(103)이 형성된 기판(101)의 전면에 게이트 절연층(105), 예컨대 실리콘 산화막을 플라즈마 화학 기상 증착법 또는 화학 기상 증착법 등에 의해 증착한다. 이어서 절연층(105) 상에 게이트 전극 금속층(106)으로 사용할 Cr, Mo, Nb 또 Ni 등의 금속막을 스퍼터링 등의 방법을 사용하여 1000 - 5000Å의 두께로 증착한다.
도 5c를 참조하면, 사진공정을 이용하여 금속막상에 이미터 전극 금속층의 상부 일부와 캐소드 전극의 일부를 노출하는 게이트 홀을 갖는 마스크 패턴, 예컨대 포토레지스트 패턴을 형성한다.
이어서, 그 마스크 패턴을 마스크로 하여 게이트 전극 금속층(106) 및 절연층(105)을 이미터 전극 금속층(103)을 노출할 때까지 건식식각하여 직경 0.1 - 2㎛내외의 게이트 홀을 갖는 게이트 전극 금속층(106) 및 게이트 절연막(105)을 형성한다.
게이트 홀과 집속전극 홀의 형성시 게이트 전극 금속층(106)이 Cr인 경우 Cl2/O2가스를 이용한 반응성 이온 식각법을 이용하여 식각하고, 절연층(105)이 실리콘 산화막인 경우에는 CHF3/O2가스를 이용한 반응성 이온 식각법을 이용하여 식각한다.
특히, 게이트 홀 형성을 위하여 실리콘 산화막으로 구성된 절연층(105)의 식각시 이미터 전극 금속층(103)과 캐소드 전극 금속층(102)은 식각 저지막(etch stopper)으로 작용한다.
이에 따라 종래와 비교하여 정확한 원통 모양의 게이트 홀을 형성할 수 있는 다. 게이트홀 형성시 건식식각을 이요하여 게이트 홀의 측벽을 수직하게 함에따라 후에 형성되는 마이크로 팁(109)에 걸리는 전계를 최대로 할 수 있어 많은 전자 방출효율을 최대로 하는 방출 전류를 얻을 수 있다.
다음에 도 5d - 도 5f와 같이 통상의 스핀트 공정을 이용하여 게이트 홀 속에 마이크로 팁(109)을 형성한다. 이때 집속전극 금속층(108)은 마이크로 팁(109) 제작공정시 동시에 형성될 수 있다. 또한 마이크로 팁(109)과 집속전극금속층(108)은 Cr, Mo, Nb 또는 W의 금속 등의 같은 재질로형성될 수 있다. 도면에서 미설명 부호 107은 희생층이다.
이와 같이 제작되어진 본 발명에 따른 전계 방출 표시소자의 필드 이미터에서는 캐소드 전극 금속층(102)와 이미터 전극 금속층(103)를 저항층(104)으로 연결하여 마이크로 팁(109)에 정확한 저항이 연결됨 단위 픽셀간의 방출전류의 균일도를 향상시킬 수 있다. 특히 캐소드 전극 금속층(102)과 이미터 전극 금속층(103)과의 거리(d)를 0.1 - 20㎛로 조절하고 저항층(104)으로 사용하는 비정질 실리콘 박막에 PH3/SiH4= 0 - 1% 성분의 가스를 반응시켜 불순물(P:인)을 도핑하여 박막의 비저항을 조절하여 캐소드 전극 금속층(102)과 이미터 전극 금속층(103)과의 수평 저항을 통하여 마이크로 팁(109)에 흐르는 전류를 제어할 수 있다. 제작된 상기 전계 방출소자의 동작은 양극에 수백 - 수천V의 전압을 일정하게 인가하고 마이크로 팁(109)에 0V 혹은 -수십V, 게이트 전극(106)에 수십 V의 전압을 인가하게 되면 게이트 전극 금속층(106)과 마이크로 팁(109)간의 강한 전계에 의하여 마이크로 팁(109)에서 전자가 방출되어 양극 전극으로 가속되어 도달하게 된다.
이때 마이크로 팁(109)에서 방출된 전자들은 마이크로 팁(109) 주위에 형성된 집속전극(108) 전계 (0V 혹은 -수십V)의 영향으로 전기적인 척력에 의하여 안쪽으로 집속되게 되고, 원하는 전자빔의 크기를 가지고 양극으로 도달한다.
이 때, 도 6에 도시된 바와 같이 집속전극 금속층(108)을 적용하지 않았을 경우(A)와 집속전극 금속층(108)을 적용한 경우(B)의 전자빔 퍼짐을 컴퓨터 시뮬레이션 실시예를 통하여 알 수 있다.
따라서 본 발명의 집속전극 금속층(108)이 효과적인 전자빔의 집속을 가능하게 한다는 것을 입증할 수 있다.
도 7에 도시된 바와 같이 유리 기판상에 패시브-매트릭스(passive-matrix)구조의 전계 방출소자를 형성시킨다. 이는 적어도 일부가 투광성을 갖는 표시면 및 그 표시면에 대향 배치한 기판을 갖고 내부가 진공 배기된 패널(panel)과, 표시면과 기판을 소정의 간격으로 여려 배치된 스페이서(spacer) 및 표시면에 소정의 전위가 인가된 기판(301)상에 도 4의 전계 방출소자(302)가 위치하고 투명한 전면 유리기판(309)이 기판(301)에 소정의 거리를 두고 스페이서(308)에 의하여 진공(303)을 이루면서 대향 배치하고 있다.
형광체(305)와 블랙 매트릭스(306)는 메쉬(mesh) 형태로 구성되어 있으며, 그 표면에는 알루미늄 막을 증착하여 형성된 금속막(304)이 형성되어 있다. 이 발광부의 형광체는 5 - 10keV의 높은 에너지로 가속시킨 전자를 충돌시켜 발광하는 형광체(305)를 이용한다. 200 - 1000eV의 낮은 에너지로 가속된 전자로 발광한 형광체를 이용하는 경우에는 금속막(304)를 형성하지 않고 유기기판(307)과 형광층(305)사이의 투명전극(Indium Tin Oxide)(307)을 배치하고 이 투명전극에 의하여 형광층(305)에 전위가 인가되도록 할 수 있다.
이상의 설명에서 금속막(304)에 (++)의 전위가 인가되고, 게이트 전극 금속층(106)에 (+)의 전위가 인가되고 캐소드 전극 금속층(102)에 (0) 또는 (-)의 전위가 걸리면 전계 방출소자(302)에서 전자가 방출된다. 그 방출된 전자가 형광층(305)에 도달하여 형광층(305)이 발광한다. 또한 전계 방출 소자(302)가 매트릭스구조로 배열되고 형광층(305)은 적색 발광 형광체를 구성하고 그 옆의 형광층(305)은 녹색 발광 형광체를 구성하고 그 옆의 형광층(305)은 청색 발광 형광체를 구성하면 칼라 표시가 가능한 평면 디스플레이로 할 수 있다.
도 8에는 본 발명에 따른 전계 방출소자의 필드 이미터를 CRT 전자총의 열음극 대신에 적용한 실시예이다.
본 발명의 저항층과 집속전극을 적용한 필드 이미터(301)에서 집속되어 방출된 전자빔은 제 1 그리드(502)로 집속되고, 제 2 그리드(503), 제 3 그리드(504), 포커스 전극인 제 4 그리드(505), 제 5 그리드(506), 제 6 그리드(507)를 통과하고 쉴드 컵(508)을 통과하여 양극인 형광면에 부딪혀 빛을 내게 된다.
본 발명에 따른 필드 이미터에서는 저항층과 집속전극을 적용한 필드 이미터 칩에는 여러가지 특징이 있다. 첫번째 특징은 미세화에 의한 전자 방출 특성이 현저히 향상되는 것이다. 반도체 공정으로 제작하는 것으로 서브(sub)㎛ 레벨의 미세가공을 고정도로 신뢰성이 좋게 할 수 있다.
두번째 특징은 능동소자나 기능구조를 칩상에 바로 배치하는 것이나 저항층과 집속전극을 기판에 만들어 넣을 수 있다.
또한, 드라이브 회로를 탑재하는 것으로 CRT에 공급하는 신호를 소신호로 하는 것에도 대응할 수 있다. 또한 도 6에 도시된 바와 같이 종래 방식의 주렌즈 구조는 종래의 열음극 전자총과 전적으로 같다. G1, G2 전극의 구성도 공경(구멍의 직경)을 제외하고 거의 열음극 전자총과 같다. 히터 내장 캐소드 전극 대신에 필드 이미터 칩을 배치하고 있다. 필드 이미터를 적용한 전자총에는 히터가 필요하지 않는 것으로 2핀이 감소한다.
상술한 바와 같이 본 발명에 따른 전계 방출소자의 필드 이미터는 캐소드 전극과 이미터 전극 금속층 사이를 저항층으로 연결하여 마이크로 팁에 정확한 저항이 연결되도록 한다.
따라서, 마이크로 팁에 흐르는 전류를 쉽게 제어하여 소자의 수명을 연장시킬 수 있고 방출전류의 균일도를 높일 수 있다.
또한, 본 발명의 전계 방출소자의 필드 이미터는 이미터 전극 금속층상에 저항층을 형성하지 않아 종래와 같이 저항층이 손상되지 않으며 제작공정을 더욱 쉽게 진행할 수 있다.
클러스터 구조를 적용함으로써 외부 충격(stray, arcing 등)에 의하여 소자가 파괴더라도 해당 클러스터를 제외한 다른 클러스터 부분의 소자는 파괴되지 않고 동작할 수 있으므로 소자의 수명의 연장을 기대할 수 있다.
또한 기존의 CRT의 전자총의 열음극 부분을 냉음극으로 대체하여 따로 열을 발생시키는 히터를 필요로 하지 않기 때문에 열변형에 의해서 야기되는 전자총 부품의 변형이나 특성변화 등 여러 문제점을 근본적으로 해결할 수 있다.
아울러, 마이크로 팁 제작공정시 동시에 집속전극을 형성시킬 수 있는 제조방법과 자기 정렬(self-align)된 집속 전극의 제조방법을 제공하여 효과적으로 제어된 전자빔을 이용하여 고정세 CRT와 FED의 선명한 화질을 얻을 수 있고 제조 공정수를 줄일 수 있기 때문에 수율을 높일 수 있다.

Claims (9)

  1. 기판위에 형성되는 저항층과,
    상기 저항층위에 증착되어 이미터 전극 및 캐소드 전극을 형성하기 위한 이미터 전극 금속층 및 캐소드 전극 금속층과,
    상기 이미터 전극 금속층 및 캐소드 전극 금속층위에 형성되며, 상기 이미터 전극 금속층 및 상기 캐소드 전극 금속층의 일부가 드러나도록 복수개의 홀이 형성된 절연층과,
    상기 절연층위에 증착되어 게이트 전극을 형성하는 게이트 전극 금속층과,
    상기 복수개의 홀 영역내에서 상기 이미터 전극 금속층위에 형성되는 마이크로 팁과,
    상기 복수개의 홀 영역내에서 상기 캐소드 전극 금속층위에 형성되는 집속전극을 포함하여 구성된 것을 특징으로 하는 전계방출소자의 필드 이미터.
  2. 제 1 항에 있어서, 상기 이미터 전극 금속층은,
    상기 캐소드 전극 금속층과 0.1 ∼ 20㎛의 거리로 이격되어 설치되는 것을 특징으로 하는 전계방출소자의 필드 이미터.
  3. 제 1 항에 있어서,
    상기 저항층은 불순물이 도핑된 비정질 실리콘 박막인 것을 특징으로 하는 전계방출소자의 필드 이미터.
  4. 제 1 항에 있어서, 상기 집속전극은 상기 마이크로 팁과 같은 재질인 것을 특징으로 하는 전계방출소자의 필드 이미터.
  5. 기판위에 저항층을 형성하는 단계와,
    상기 저항층위에 이미터 전극 및 캐소드 전극을 형성하기 위한 이미터 전극 금속층 및 캐소드 전극 금속층을 증착하는 단계와,
    상기 이미터 전극 금속층 및 캐소드 전극 금속층위에, 상기 이미터 전극 금속층 및 상기 캐소드 전극 금속층의 일부가 드러나도록 상기 절연층에 복수개의 홀을 갖는 절연층 및 게이트 전극을 형성하는 단계와,
    상기 복수개의 홀 영역내에서 상기 이미터 전극 금속층위에 마이크로팁을 형성하는 단계와,
    상기 복수개의 홀 영역내에서 상기 캐소드 전극 금속층위에 집속전극을 형성하는 단계를 포함하는 것을 특징으로 하는 전계방출소자의 필드 이미터 제조방법.
  6. 제 5 항에 있어서,
    상기 마이크로팁을 형성하는 단계 및 상기 집속전극을 형성하는 단계는,
    상기 마이크로팁과 상기 집속전극의 재질을 같은 금속으로 하여 동시에 수행하는 것을 특징으로 하는 전계방출소자의 필드 이미터 제조방법.
  7. 제 5 항에 있어서, 상기 절연층 및 게이트 전극을 형성하는 단계는,
    상기 이미터 전극 금속층 및 상기 캐소드 전극 금속층위에 절연층 및 게이트 전극 금속층을 형성하는 단계와,
    상기 게이트 전극 금속층위에 마스크 패턴을 형성하는 단계와,
    상기 마스크 패턴을 마스크로 하고 상기 이미터 전극 금속층 및 상기 캐소드 전극 금속층을 식각저지막으로 하여 상기 게이트 전극 금속층 및 절연층을 건식식각하는 단계와,
    상기 마스크 패턴을 제거하는 단계를 수행하는 것을 특징으로 하는 전계방출소자의 필드 이미터 제조방법.
  8. 제 1 항에 있어서, 상기 이미터 전극 금속층은,
    상기 캐소드 전극 금속층과 0.1 ∼ 20㎛의 거리로 이격되어 설치되는 것을특징으로 하는 전계방출소자의 필드 이미터 제조방법.
  9. 제 1 항에 있어서, 상기 저항층은 불순물이 도핑된 비정질 실리콘 박막인 것을 특징으로 하는 전계방출소자의 필드 이미터 제조방법.
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