KR100218083B1 - 반도체집적회로장치와 그 제조방법 및 내장구조 - Google Patents

반도체집적회로장치와 그 제조방법 및 내장구조 Download PDF

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Abstract

본 발명은 반도체집적회로장치와 그 제조방법 및 내장구조에 관한 것으로써, 기판내장시의 접속의 신뢰성이 높고, 다핀, 고밀도내장에 접합한 LSI패케이지를 제공하기 위해, 반도체집적회로장치는 표면에 돌기(2)를 갖는 고무상태의 탄성체로 이루어지는 패케이지본체(1)로 칩(4)를 봉하고, 패케이지본체(1)의 표면에 형성한 리이드배선(3)의 한쪽끝을 패케이지본체(1)에 뚫은 접속구멍(5)를 통해서 칩(4)의 패드(7)에 접속함과 동시에 리이드배선(3)의 다른쪽 끝을 돌기(2)의 꼭대기부로 연장한 패케이지구조로 구성한다.
이러한 장치와 방법을 이용하는 것에 의해, 기판내장시의 접속신뢰성이 높고, 다핀, 고밀도내장에 적합한 LSI패케이지를 제공할 수 있다.

Description

반도체집적회로장치와 그 제조방법 및 내장구조
제1도는 본 발명의 1실시예인 반도체집적회로장치의 주요부를 절단하여 확대해서 도시한 사시도.
제2도는 상기 반도체집적회로장치의 주요부를 확대해서 도시한 단면도.
제3도는 상기 반도체집적회로장치의 사시도.
제4도는 상기 반도체집적회로장치의 긴변방향의 정면도.
제5도는 상기 반도체집적회로장치의 짧은변방향의 정면도.
제6도는 상기 반도체집적회로장치의 부분단면도.
제7도는 상기 반도체집적회로장치의 제조방법의 일부를 도시한 사시도.
제8도는 상기 반도체집적회로장치의 제조방법의 일부를 도시한 사시도.
제9도는 상기 반도체집적회로장치의 제조방법의 일부를 도시한 사시도.
제10도는 상기 반도체집적회로장치의 제조방법의 일부를 도시한 사시도.
제11도는 상기 반도체집적회로장치의 내장구조를 도시한 정면도.
제12도는 본 발명의 실시예 2의 반도체집적회로장치의 주요부를 확대해서 도시한 단면도.
제13도는 본 발명의 또 다른 실시예인 반도체집적회로장치의 사시도.
제14도는 본 발명의 또 다른 실시예인 반도체집적회로장치의 긴변방향의 정면도.
제15도는 또 다른 실시예인 반도체집적회로장치의 긴변방향의 정면도.
제16도는 상기 반도체집적회로장치의 주요부를 확대해서 도시한 단면도.
본 발명은 반도체집적회로장치와 그 제조방법 및 내장구조에 관한 것으로써, 특히 반도체칩을 봉하는 패케이지 및 그 내장에 적용해서 유효한 기술에 관한 것이다.
근래, RAM, ROM등의 메모리 LSI는 메모리용량의 대규모화에 따라서 반도체칩의 면적이 현저하게 증대하기 때문에 패케이지 자체도 대형화하는 경향에 있다. 이 때문에, 칩을 SOP(Small Outline package), SOJ(Small Outline J-lead package)등의 수지두께가 얇은 표면내장형 패케이지로 봉하고, 이들 패케이지의 박형화, 소형화를 실현하는 것에 의해 내장밀도의 향상을 도모하고 있다.
한편, 게이트어레이나 마이크로컴퓨터 등의 논리 LSI는 다기능화, 고속화의 진행에 따라서 외부단자(입출력단자, 전원단자)의 수가 현저하게 증가(다핀화)하고 있으므로, 다핀LSI에 대응한 QFP(Quad Flat Package)등의 패케이지로 봉하여 박형화를 실현하는 것에 의해 내장밀도의 향상을 도모하고 있다.
논리 LSI의 내장방식으로써는 상기 QFP외에 칩의 최상층의 배선에 CCB범프를 형성하고, 이것을 거쳐서 칩을 기판에 내장하는 플립칩방식이 알려져 있다. 이 플립칩방식에 대해서는, 예를들면 IBM사 발행, 「IBM Journal of research and Development, Vol. 13, No. 3」pp. 239~250에 기재되어 있다.
또, 다핀LSI의 내장방식으로써는 TAB(Tape Automated Bonding)방식이 알려져 있다. 이 TAB방식은 칩의 본딩패드상에 장벽금속을 거쳐서 형성된 Au의 범프와 폴리이미드수지 등의 절연막으로 형성한 Cu리이드 배선패턴의 한쪽끝을 전기적으로 접속함과 동시에 상기 Cu리이드 배선패턴의 다른쪽끝을 내장기판에 전기적으로 접속하는 내장방식이다. 또, TAB방식에 대해서는 예를들면 일본국 특허공개공보 소화 62-205648호에 기재되어 있다.
그러나, 상기 SOP, SOJ, QFP 등의 표면내장형 패케이지는 패케이지본체의 외부로 돌출한 외부리이드를 통해서 칩과 기판의 전기적 접속을 하기 때문에 외부리이드의 점유면적만큼 내장밀도가 저하한다. 또, 패케이지로 부터 리이드가 빠지는 것을 방지하기 위해 패케이지내의 내부리이드의 길이를 어느 정도 확보해야만 하며, 이것도 내장밀도를 저하시킨다.
또, 와이어를 거쳐서 칩, 리이드 사이를 접속하는 와이어본딩방식을 채용하고 있는 표면내장형패케이지는 본딩패드와 리이드의 거리를 확보할 필요가 있으므로, 패케이지의 박형화, 소형화, 다핀화에 한계가 있다. 또, 패케이지본체를 박형화하면, 칩표면과 패케이지표면 사이가 작아진다. 이것에 따라서, 리플로납땜시의 수지균열등 내장시의 열에 기인하는 신뢰성의 저하가 심각한 문제로 된다.
한편, 상기 플립칩방식은 표면내장형 패케이지에 비해서 칩의 다핀화, 고밀도내장을 용이하게 실현할 수 있는 반면, 칩과 기판의 열팽창계수차에 기인하는응력이 CCB범프에 가해지기 쉬운 구조이므로, CCB범프가 파괴되거나 칩이 손상되는 등 접속의 신뢰성에 문제가 있다.
또, 상기 TAB방식에 대해서도 상기 SOP, SOJ, QFP등의 표면내장형 패케이지와 마찬가지로 외부리이드의 점유면적만큼 내장밀도가 저하하는 문제가 있다.
본 발명의 목적은 상기한 문제점에 착안해서 이루어진 것으로써, 칩의 내장밀도를 향상시킬 수 있는 기술을 제공하는 것이다.
본 발명의 다른 목적은 칩을 다핀화할 수 있는 기술을 제공하는 것이다.
본 발명의 다른 목적은 칩과 기판사이의 접속의 신뢰성을 향상시킬 수 있는기술을 제공하는 것이다.
본 발명의 상기 및 그외의 목적과 새로운 특징은 본 명세서의 기술 및 첨부도면으로 명확하게 될 것이다.
본 발명에 의한 반도체집적회로장치는 여러개의 회로소자를 형성한 칩의 주면에 고무상태의 탄성체로 이루어지는 여러개의 돌기를 마련하고, 칩의 주면에 형성한 리이드배선의 한쪽끝을 칩의 주면의 패드에 접속함과 동시에 그 다른쪽끝을 상기 돌기의 꼭대기부로 연장한 구조를 갖는다.
또, 상기 반도체집적회로장치에서 패드 및 돌기의 적어도 한쪽을 회로소자상에 배치한 구조를 갖는다.
또, 본 발명에 의한 반도체장치는 주면을 갖는 반도체칩과 상기 반도체칩의 주면에는 여러개의 회로소자와 여러개의 외부단자가 형성되고, 상기 반도체칩의 주면상에 배치된 여러개의 돌기부는 연질성 수지로 이루어지며, 상기 외부단자에서 상기 돌기의 꼭대기부로 연속해서 연장하는 여러개의 리이드배선으로 이루어진다.
상기한 수단에 의하면, 패케이지본체의 표면에 형성한 리이드배선을 통해서 칩과 기판의 전기적 접속을 하는 것에 의해, 패케이지본체의 외부로 돌출한 리이드를 통해서 칩과 기판의 전기적 접속을 하는 종래의 표면내장형 패케이지보다도 내장밀도를 향상시킬 수 있다.
상기한 수단에 의하면, 돌기를 고무상태의 탄성체로 구성한 것에 의해 칩과 기판의 열팽창계수차에 기인하는응력이 이 돌기에서 흡수, 완화되므로 칩과 기판사이의 접속의 신뢰성이 향상하며, 또한 납땜시의 열에 기인하는 패케이지본체나 칩의 균열이 방지된다.
상기한 수단에 의하면, 패케이지본체에 뚫린 접속구멍을 통해서 리이드배선과 칩의 패드를 직접 연결한 것에 의해, 와이어를 거쳐서 칩, 리이드사이를 접속한는 와이어본딩방식에 비해서 패케이지의 박형화, 소형화가 용이하게 이루어진다.
상기한 수단에 의하면, 회로소자 바로 위에 패드를 배치하고, 이 패드에 리이드배선의 한쪽끝을 접속하는 것에 의해 칩내부의 배선길이를 짧게 할 수 있으므로, 고속LSI에 적합한 패케이지를 제공할 수 있다. 또, 패드의 형성영역만큼 칩을 소형화할 수 있다.
상기한 수단에 의하면, 회로소자상에 돌기를 배치하는 것에 의해, 칩과 대략 동일한 치수의 반도체집적회로장치가 얻어지므로, 칩의 내장밀도를 향상시킬 수 있다.
회로소자의 바로 위에 배치한 패드상에 접속구멍을 마련하고, 이 접속구멍의 근방에 돌기를 마련하는 것에 의해 패케이지의 다핀화가 용이하게 이루어진다.
이하, 본 발명을 실시예에 의해 설명한다. 또, 실시예를 설명하기 위한 모든 도면에서 동일한 기능을 갖는 것은 동일한 부호를 붙이고, 그 반복적인 설명은 생략한다.
[실시예 1]
제3도는 본 실시예에 의한 반도체집적회로장치의 사시도, 제4도는 그 긴변방향의 정면도, 제5도는 그 짧은변방향의 정면도이다.
이 반도체집적회로장치의 패케이지본체(1)은 고무상태의 탄성체로 이루어지고, 그 하면의 양끝에는 짧은변방향에 따라서 소정수의 돌기(2)가 일정한 간격으로 배치되어 있다. 이들 돌기(2)는 패케이지본체(1)과 동일한 재질의 고무상태의 탄성체로 이루어지며, 패케이지본체(1)과 일체로 형성되어 있다. 이 고무상태의 탄성체는 낮은 영률(예를들면, E=1~10kg/㎟)의 연질성 수지, 예를들면 실리콘고무이다. 연질구조의 돌기(2)는 칩을 기판등에 내장할때 응력을 완화하여 칩의 균열 및 본딩불량을 방지한다.
상기 각각의 돌기(2)의 꼭대기부에는 이 반도체집적회로장치의 외부단자(입출력단자 및 전원단자)를 구성하는 리이드배선(3)의 한쪽끝이 연장하고 있다. 상기 리이드배선(3)의 다른쪽끝은 돌기(2)의 측벽을 거쳐서 패케이지본체(1)의 중심방향으로 연장하고 있다. 리이드배선(3)은 Au막, Cu막 또는 하층이 Cu의 증착막, 중간층이 Cu의 도금막, 표면이 Au의 도금막으로 각각 구성된 복합금속막으로 이루어진다.
상기 패케이지본체(1)의 내부에는 제3도~제5도에서는 도시하지 않은 반도체칩(4)가 봉해져 있다. 상기 칩(4)는 예를들면 DRAM, SRAM등의 메모리 LSI를 형성한 실리콘단결정으로 이루어지고, 그 주면(회로소자형성면)이 패케이지본체(1)의 돌기(2)의 형성면을 향한 상태에서 봉해져 있다.
제1도는 상기 패케이지본체(1)의 하면의 끝부를 절단하여 확대해서 도시한 사시도, 제2도는 그 단면도이다.
패케이지본체(1)에 마련된 돌기(2)는 예를들면 꼭대기부가 장방형이고, 패케이지본체(1)의 중심측의 측벽에 경사가 마련된 각뿔대형을 이루고 있고, 그 꼭대기부의 짧은변의 길이는 예를들면 200㎛정도, 인접하는 돌기(2), (2)끼리의 간극은 예를들면 300㎛정도이다. 즉, 돌기(2)는 500㎛정도의 피치로 패케이지본체(1)의 짧은변방향에 따라서 배열되어 있다.
제2도에 도시한 바와 같이, 각각의 돌기(2)의 근방의 패케이지본체(1)에는 접속구멍(5)가 뚫려 있고, 접속구멍(5)의 내부에는 상기 리이드배선(3)이 매입되어 있다. 또, 상기 접속구멍(5)의 바닥부에는 칩(4)의 표면보호막(비활성화막)(6)을 뚫어서 형성한 패드(7)이 노출되어 있고, 이것에 의해, 패드(7)과 리이드배선(3)이 전기적으로 접속되어 있다. 상기 패드(7)은 칩(4)의 회로소자에 접속된 A1배선(8)로 이루어진다.
또, 상기 칩(4)의 주면은 돌기(2)와 동일한 재료인 고무상태의 탄성체로 피복되어 있어 이 고무상태의 탄성체로 칩(4)의 주면이 보호되도록 되어 있다.
이와 같이, 본 실시예의 반도체집적회로장치는 외부단자를 구성하는 리이드배선(3)의 한쪽끝을 고무상태의 탄성체로 이루어지는 패케이지본체(1)에 마련한 돌기(2)의 꼭대기부로 연장하고, 리이드배선(3)의 다른쪽끝을 패케이지본체(1)에 뚫린 접속구멍(5)를 통해서 칩(4)의 패드(7)에 접속한 패케이지구조를 갖고 있다.
제6도는 상기 패드(7) 근방의 단면도이다. 예를들면, p형의 실리콘 단결정으로 이루어지는 칩(4)의 주면에는 저항R, n채널형MISFETQ1, p채널형MSFETQ2등의 회로소자가 형성되어 있다. 상기 저항R, n채널형MISFETQ1및 p채널형MISFETQ2는 예를들면 메모리LSI의 입력회로를 구성하고 있다.
상기 저항R은 예를들면 n형 반도체영역(9a)로 이루어진다. n채널형MISFETQ1은 소오스, 드레인을 구성하는 1쌍의 n형 반도체영역(9b) 및 다결정 실리콘 등으로 구성된 게이트전극(10)으로 이루어지고, p채널형MISFETQ2는 소오스, 드레인을 구성하는 1쌍의 p형 반도체영역(11) 및 게이트전극(10)으로 이루어진다. 저항R 및 n채널형MISFETQ1의 1쌍의 n형 반도체영역(9b)는 p형 실리콘의 주면에 각각 형성되고, p채널형 MISFETQ2의 1쌍의 p형 반도체영역(11)은 n형 웰(12)의 주면에 형성되어 있다.
상기 저항R에는 절연막(13)에 뚫린 접속구멍(14)를 통해서 1쌍의 A1배선(8),(8)이 접속되어 있다. 상기 1쌍의 A1배선(8),(8)의 한쪽은 패드(7) 및 접속구멍(5)를 통해서 입력신호용의 리이드배선(3)에 접속되어 있고, 또 한쪽의 A1배선(8)은 n채널형MISFETQ1및 p채널형MISFETQ2의 각각의 게이트전극(10)에 접속되어 있다. 즉, 리이드배선(3)은 접속구멍(5), 패드(7), A1배선(8) 및 저항R을 통해서 메모리LSI의 입력회로에 접속되어 있다.
다음에 본 실시예의 반도체집적회로장치의 제조방법의 1예를 제7도~제10도를 사용해서 설명한다.
먼저, 제7도에 도시한 바와 같이, 칩(4)를 고무상태인 탄성체인 패케이지본체(1)로 봉한다. 칩(4)의 봉함은 예를 들면 사출성형법에 의해 실행한다. 고무상태의 탄성체로써는 실리콘고무등 탄성율이 100MPa 또는 그 이하의 연질 조성의 것을 사용한다. 패케이지본체(1)은 그 양끝이 중앙부보다도 두께가 두껍게 되어 있고, 이 두께부의 두께는 예를들면 1mm정도이다. 또, 패케이지본체(1)의 두께부와 중앙부의 단차부에는 경사를 마련해 둔다.
다음에, 제8도에 도시한 바와 같이, 패케이지본체(1)의 일부를 뚫어서 칩(4)의 패드(7)에 도달하는 접속구멍(5)를 형성한다. 계속해서, 제9도에 도시하는 바와 같이, 패케이지본체(1)의 표면에 리이드배선용의 금속막(15)를 퇴적하고, 상기 금속막(15)를 접속구멍(5)의 내부에 매입해서 칩(4)의 패드(7)과 금속막(15)를 전기적으로 접속한다. 금속막(15)는 적어도 패케이지 본체(1)의 양끝에서 접속구멍(5)까지 피복하도록 퇴적한다. 패케이지본체(1)의 두께부와 중앙부의 단차부는 경사지게 되어 있으므로, 이 단차부에서 금속막(15)의 피복성이 저하하는 일은 없다.
상기 금속막(15)는 예를들면 막두께 1㎛정도의 Cu의 증착막, 막두께 10㎛정도의 Cu의 도금막, 막두께 1~2㎛정도의 Au의 도금막을 순차로 퇴적한 복합금속막으로 이루어진다. Cu의 증착막은 Cu의 도금막을 전기도금법에 의해 퇴적할때의 전극으로 된다. Cu의 도금막은 패케이지본체(1)을 기판에 납땜할때의 땜납의 습윤성을 양호하게 하기 위한 것으로써, Au의 도금막은 Cu의 도금막의 부식을 방지하기 위한 것이다. 또, 상기 Au의 도금막 대신에 땜납도금막을 사용해도 좋다.
다음에, 예를들면 다이싱 등의 기계가공에 의해 패케이지본체(1)의 끝부에서 중심방향으로 제10도에 도시한 바와 같은 홈(16)을 만들어서 상기 돌기(2) 및 리이드배선(3)을 형성하는 것에 의해, 본 실시예의 반도체집적회로장치가 완성된다.
제11도는 본 실시예의 반도체집적회로장치를 내장기판(17)에 내장한 상태를 도시하고 있다. 내장기판(17)은 예를들면 그 주면에 Cu로 이루어지는 전극(18)을 마련한 에폭시계수지, 폴리이미드계수지 등의 합성수지로 이루어진다. 이 내장기판(17)에 본 실시예의 반도체집적회로장치를 내장하는데에는 SOP, SOJ등의 표면내장형 패케이지와 마찬가지로 땜납리플로법을 이용한다. 즉, 내장기판(17)의 전극(18)상에 크림상태의 땜납(19)를 인쇄한후에 패케이지본체(1)의 돌기(2)의 꼭대기부를 전극(18)상에 위치를 맞추고, 적외선 등을 사용해서 땜납(19)을 그 융점이상으로 가열한다.
또, 상기 반도체집적회로장치는 패케이지본체(1)의 짧은변방향에 따라서 돌기(2)를 배열했지만, 패케이지본체(1)의 긴변방향에 따라서 돌기(2)를 배열할 수도 있다. 돌기(2)를 패케이지본체(1)의 짧은변방향에 따라서 배열하는가, 긴변방향에 따라서 배열하는가는 SOP, SOJ등의 표면내장형 패케이지의 경우와 마찬가지로 패케이지본체(1)로 봉해지는 칩(4)의 패드(7)의 배열에 의해서 결정된다.
이와 같이, 본 실시예에 의하면 다음과 같은 효과를 얻을 수 있다.
(1) 패케이지본체(1)의 표면에 형성한 리이드배선(3)을 통해서 칩(4)와 기판(17)의 전기적 접속을 하도록 했으므로, 패케이지본체의 외부로 돌출한 리이드를 통해서 칩과 기판의 전기적접속을 하는 종래의 표면내장형 패케이지보다도 내장밀도를 향상시킬 수 있다.
(2) 패케이지본체(1) 및 돌기(2)를 고무상태의 탄성체로 구성한 것에 의해, 칩(4)와 기판(17)의 열팽창계수차에 기인하는 응력을 패케이지본체(1) 및 돌기(2)가 흡수, 완화하므로, 칩(4)와 기판(17)사이의 접속의 신뢰성이 향상한다. 또, 납땜시의 열에 기인하는 패케이지본체(1)이나 칩(4)의 균열을 방지할 수 있다.
(3) 패케이지본체(1)에 뚫린 접속구멍(5)를 통해서 리이드배선(3)과 칩(4)의 패드(7)을 직접 연결하는 것에 의해, 와이어를 거쳐서 칩, 리이드 사이를 접속하는 종래의 와이어본딩방식에 비해서 패케이지를 박형화, 소형화할 수 있다.
[실시예 2]
제12도는 본 발명의 반도체집적회로장치의 다른 실시예를 도시한 패케이지본체(1)의 끝부의 단면도이다.
상기 실시예는 패케이지본체(1)과 돌기(2)를 동일 재질의 고무상태의 탄성체로 일체로 형성한 구성으로 이루어져 있지만, 이 실시예는 고무상태의 탄성체로 이루어지는 패케이지본체(1)에 고무상태의 탄성체로 이루어지는 도전성의 돌기(2)를 접속한 구성으로 이루어져 있다. 도전성의 돌기(2)는 예를 들면 도전성 접착제(20)을 거쳐서 패케이지본체(1)에 접착하고, 이것에의해 패케이지본체(1)의 표면에 형성한 리이드배선(3)과 돌기(2)를 전기적으로 접속한다. 또, 상기 돌기(2)에는 패케이지본체(1)의 중심측의 측벽에 경사를 마련할 필요는 없다.
도전성의 돌기(2)를 마련한 상기 반도체집적회로장치를 기판에 내장하는데에는 예를들면 도전성 접착제를 사용한다. 즉, 기판의 전극 또는 돌기(2)의 꼭대기부에 도전성접착제를 인쇄한후에 돌기(2)의 꼭대기부를 전극상에 위치를 맞추고, 가열에 의해 도전성접착제를 경화시킨다.
[실시예 3]
제13도는 본 발명의 반도체집적회로장치의 또 다른 실시예를 도시한 패케이지본체(1)의 사시도이다.
상기 실시예는 메모리LSI를 형성한 칩(4)를 패케이지본체(1)로 봉했지만, 이 실시예는 게이트어레이 등의 논리LSI를 형성한 칩을 패케이지본체(1)로 봉하고 있다. 이 경우는 패케이지본체(1)의 4변에 따라서 돌기(2)를 배열하는 것에 의해, QFP와 마찬가지로 다핀의 패케이지를 제공할 수 있다.
또, 본 발명에 의하면 제14도에 도시한 바와 같이, 패케이지본체(1)의 끝부 뿐만아니라 그 중심부에도 돌기(2) 및 배선(3)을 형성할 수 있으므로, QFP보다도 더욱 다핀의 패케이지를 제공할 수 있다. 이 경우는 칩(4)의 패드(7)을 회로소자의 바로 위에 배치하고, 이 패드(7)상에 접속구멍(5)를 마련하고, 또 이 접속구멍(5)에 돌기를 마련한다.
또, 이 경우는 패드(7)을 칩(4)의 주변부에 배치하는 경우에 비해서 칩(4)의 내부의 배선길이가 짧게 되므로, 고속 LSI에 적합한 패케이지를 제공할 수 있다. 본 발명은 패케이지본체(1)에 뚫은 접속구멍(5)를 통해서 리이드배선(3)을 칩(4)의 패드(7)에 접속하고 있으므로, 패드(7)을 회로소자의 바로 위에 배치한 경우라도 와이어본딩방식과 같이 충격하중이나 초음파진동에 의해서 패드 바로 아래의 회로소자가 저하할 염려는 없다.
제15도는 본 발명의 반도체집적회로장치의 또 다른 실시예를 나타낸 패케이지본체(1)의 긴변방향의 정면도이고, 제16도는 이 패케이지본체(1)의 주요부 단면도이다.
본 실시예에서는 A1배선(8)의 상층에 제2층째의 A1배선(21)을 형성하고, 배선을 다층화하는 것에 의해 패드(7)을 회로소자상에 배치한 것이다. 또, 이것에 따라서 돌기(2)도 회로소자상에 배치하고 있다.
본 실시예에 의하면 패드(7)을 회로소자상에 배치한 것에 의해, 패드영역을 삭감할 수 있으므로, 칩(4)를 소형화할 수 있다. 또, 돌기(2)를 회로소자상에 배치한 것에 의해, 패케이지본체(1)의 바깥지름치수를 칩(4)의 바깥지름치수와 대략 같은 정도까지 축소할 수 있으므로, 칩(4)의 내장밀도를 보다 향상시킬 수 있다.
이상, 본 발명자에 의해서 이루어진 발명을 실시예에 따라서 구체적으로 설명했지만, 본 발명은 상기 실시예에 한정되는 것은 아니고, 그 요지를 이탈하지 않는 범위에서 여러가지로 변경가능한 것은 물론이다.
예를들면, 돌기의 형상은 상기 실시예의 형상에 한정되는 것은 아니다. 또, 패케이지본체 및 돌기를 구성하는 고무상태의 탄성체는 실리콘고무 등에 한정되는 것은 아니다.

Claims (17)

  1. 그의 주면에 여러개의 회로소자와 여러개의 외부단자가 형성되고 상기 주면을 덮는 보호절연막을 갖는 집적회로칩, 상기 주면상에 배치되고 그 각각의 한쪽끝부가 대응하는 상기 여러개의 외부단자에 전기적으로 접속되고 또한 그 각각의 다른쪽끝부가 외부장치에 접속되는 여러개의 리이드배선 및 상기 여러개의 리이드배선의 각각의 다른쪽끝부와 상기 보호절연막 사이에 형성되고 상기 보호절연막의 탄성율보다 낮은 탄성율을 갖는 절연체를 갖는 것을 특징으로 하는 반도체장치.
  2. 제1항에 있어서, 상기 절연체는 연질성수지인 것을 특징으로 하는 반도체장치.
  3. 제2항에 있어서, 상기 연질성수지는 고무상태의 탄성체이고, 100MPa 이하의 탄성율을 갖는 것을 특징으로 하는 반도체장치.
  4. 제1항에 있어서, 상기 여러개의 리이드배선은 동과 금의 복합막으로 형성되어 있는 것을 특징으로 하는 반도체장치.
  5. 제1항에 있어서, 상기 여러개의 외부단자의 표면은 상기 보호절연막에서 노출하고, 상기 여러개의 리이드배선의 한쪽끝부는 상기 여러개의 외부단자의 표면에 직접 접속되어 있는 것을 특징으로 하는 반도체 장치.
  6. 제1항에 있어서, 상기 여러개의 리이드배선의 다른쪽끝부는 상기 집적회로칩의 두께방향에 있어서 상기 한쪽끝부보다 상기 주면에서 떨어져 있는 것을 특징으로 하는 반도체장치.
  7. 그의 주면에 여러개의 회로소자와 여러개의 외부단자가 형성되고 상기 주면을 덮는 보호절연막을 갖는 집적회로칩, 상기 주면상에 배치되고 그 각각의 한쪽끝부가 대응하는 상기 여러개의 외부단자에 전기적으로 접속되고 또한 그 각각의 다른쪽끝부가 외부장치에 접속되는 여러개의 리이드배선 및 상기 여러개의 리이드배선의 각각의 다른쪽끝부와 상기 보호절연막 사이에 형성된 고무상태의 탄성체를 갖는 것을 특징으로 하는 반도체장치.
  8. 제7항에 있어서, 상기 고무상태의 탄성체는 100MPa이하의 탄성율을 갖는 것을 특징으로 하는 반도체장치.
  9. 그의 주면에 여러개의 회로소자와 여러개의 외부단자가 형성된 집적회로칩과 각각의 한쪽끝부가 상기 여러개의 외부단자와 전기적으로 접속되고 또한 각각의 다른쪽끝부가 외부장치에 접속될 고무상태의 탄성체로서 도전성을 갖는 여러개의 고무상태의 탄성체를 갖는 것을 특징으로 하는 반도체장치.
  10. 제9항에 있어서, 상기 여러개의 고무상태의 탄성체의 각각과 상기 여러개의 외부단자 사이에 배치된 여러개의 리이드배선으로서, 한쪽끝부가 상기 여러개의 외부단자와 접속되고 또한 각각의 다른쪽끝부가 상기 고무상태의 탄성체에 접속된 여러개의 리이드배선을 더 갖는 것을 특징으로 하는 반도체장치.
  11. 그의 주면에 여러개의 회로소자와 여러개의 외부단자가 형성되고 상기 주면을 덮는 보호절연막을 갖는 집적회로칩, 상기 주면상에 배치되고 그 각각의 한쪽끝부가 대응하는 상기 여러개의 외부단자에 전기적으로 접속된 여러개의 리이드배선 및 상기 여러개의 리이드배선의 각각의 다른쪽끝부와 상기 보호절연막 사이에 형성된 절연체로서 상기 보호절연막의 탄성율보다 낮은 탄성율을 갖는 절연체를 갖는 반도체장치를 준비하는 공정과 상기 반도체장치의 여러개의 리이드배선의 다른쪽끝부를 내장기판의 전극에 접속하는 공정을 포함하는 것을 특징으로 하는 반도체장치의 내장방법.
  12. 제11항에 있어서, 상기 반도체장치의 여러개의 리이드배선의 다른쪽끝부는 땜납에 의해 상기 내장기판의 전극에 접속되는 것을 특징으로 하는 반도체장치의 내장방법.
  13. 제11항에 있어서, 상기 내장기판은 수지기판인 것을 특징으로 하는 반도체장치의 내장방법.
  14. 그의 주면에 여러개의 회로소자와 여러개의 외부단자가 형성된 집적회로칩을 준비하는 공정, 여러개의 배선 및 상기 여러개의 배선에 전기적으로 접속된 여러개의 전극을 갖는 내장기판을 준비하는 공정 및 상기 여러개의 외부단자와 상기 내장기판의 여러개의 전극을 상기 집적회로칩과 상기 내장기판 사이에 배치된 도전성을 갖는 여러개의 고무상태의 탄성체에 의해 접속하는 공정을 포함하는 것을 특징으로 하는 반도체장치의 내장방법.
  15. 제14항에 있어서, 상기 집적회로칩의 여러개의 외부단자와 상기 여러개의 고무상태의 탄성체의 각각의 사이에 배치된 여러개의 리이드배선으로서, 한쪽끝부가 상기 여러개의 외부단자와 접속되고 또한 다른쪽끝부가 상기 고무상태의 탄성체에 접속된 여러개의 리이드배선을 갖는 것을 특징으로 하는 반도체장치의 내장방법.
  16. 제14항에 있어서, 상기 여러개의 고무상태의 탄성체의 각각은 땜납에 의해 상기 내장기판의 전극에 접속되는 것을 특징으로 하는 반도체장치의 내장방법.
  17. 제14항에 있어서, 상기 내장기판은 수지기판인 것을 특징으로 하는 반도체장치의 내장방법.
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