KR100215832B1 - 반도체 소자의 다층 배선 - Google Patents
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Abstract
배선간의 쇼트(hlort)나 할레이션(Halation)을 방지하기에 적당한 반도체 소자의 다층 배선에 관한 것으로 이와 같은 반도체 소자의 다층 배선은 기판에 형성된 게이트 라인과, 게이트 라인 사이의 기판에 형성된 불순물 영역과, 불순물 영역에 콘택홀을 갖는 평탄보호막과, 콘택흘 및 평탄보호막 상에 형성된 제 1 배선층과, 전면에 형성된 제 1 층간절연막과, 게이트 라인상측에 형성된 제 2 배신층과 제 2 배선층 사이에 여러개로 나뉘어서 형성된 더미패턴과, 전면에 형성된 제 2 층간절연막과, 제 2 층간절연막 상에 형성된 제 3 배선층을 포함하여 구성된다.
Description
본 발명은 반도체 소자에 대한 것으로 특히 다층 배선형성시 배선간의 쇼트(Short)나 할레이션(Halation)을 방지하기에 적당한 반도체 소자의 다층 배선애 관한 것이다.
이하 첨부 도면을 참조하여 종래 반도체 소자의 다층배선에 대하여 설멍하면 다음과 같다.
도 1은 종래의 제 1 방법에 따른 반도체 소자의 다층 배선을 나타낸 평면도이고, 도 2는 종래의 제 2 방법에 따른 반도체 소자의 다층 배선을 나타낸 평면도이며, 도 3은 도 1의 I-I 선상의 단면을 나타낸 도면이고, 도 4는 도 1의 Ⅱ-Ⅱ 선상의 단면을 나타낸 도면이다.
종래 반도체 소자의 다층 배선은 3개의 금속층으로 형성된 금속배선층을 나타낸 것으로 도 1과 도 2에 도시한 바와 같이 종래의 제 1 방법에서는 제 3 배신층(10)진 단계의 제 2 배선충(8a)에 더미금속층(8b)이 아예 없다. 그리고 종래의 제2 방법에서는 더미금속층(8b)이 있더라도 잘리지 않은 상테로 제 3 배선층(10) 사이얘 형성되어 있다.
다음으로는 상기와 같은 종래의 제 1, 제 2 방법에 따른 반도체 소자의 다층배선을 설명하면 도 1과 도 3과 도 4에 도시한 바와 같이 기판(1)의 필드영역에 필드절연막(2)이 형성되이 있다. 그리고 전면에 일방향으로 나란하게 복수개의 게이트 라인(3)이 있다. 그리고 상기 게이트 라인(3) 사이의 불순물영역(4)에 곤덱흘을갖는 평탄보호막(5)이 있고, 상기 콘택흘 및 평탄보호막(5)상에 제 1 배선층(6)이있다. 이때 상기 제 1 배선층(6)은 상기 게이트 라인(3)과 수직 교차하도록 형성된다.
전면에 제 1 층간절연막(7)이 있고, 상기 제 1 층간절연막(7)상에 게이트 리-인(3)과 같은 방향으로 게이트 라인(3) 상측에 제 2 배선층(8a)이 형성되었다.
그리고 전면에 제 2 층간절연막(9)있고 제 2 층간절연막(9)상에 상기 제 1배선층(6) 상측에 같은 방향으로 ,제 3 배선층(10)이 형성되었다.
이때 상기 제 3 배선층(10)사이의 하부가 굴곡에 의하여 낮아진 부분은 제 3배선층(10)과 제 3 배선층(10) 사이가 도 1에 도시한 바와 같이 쇼트될 수 있다.그리고 상기의 낮은부분의 영향으로 도 4에 도시된 바와 같이 제 3 배선충(10) 양측의 제 2 충간절연막(9)에서 빛이 반사되어 제 3 배선층(10)이 깍이어 단선되는할레이션(Ha1ation) 현상이 일어나고 이에따라 패턴의 불량이 발생한다.
이러한 현상을 방지하기 위하여 종래의 제 2 방법에 따라 도 2에 도시한 바와 같이 상기 제 2 배선층(8a)을 형성할 떼 제 2 배선층(8a)과 제 2 배선층(8J) 사이에 더미금속층(8b)을 삽입한다.
그러나 상기의 더미금속층(8b)은 나누지 않고 하나로 형성되므로 배선 공정중에 생기는 파티클(11)이 더미금속층(8b)에 떨어지면 도 2에 도시한 바와 같이 제2 배선층(8a)이 쇼트되는 문제가 생긴다.
상기와 같은 종래 반도체 소자의 다층 배선은 다음과 같은 문제가 있다.
첫째, 하부가 굴곡에 의하여 낮아진 부분에서 제 3 배선층과 제 3 배선층 사이가 쇼트될 수 있고;또한 이러한 부분의 제 3 배선층 양측의 제 2 층간절연막에서 빛이 반사되어 제 3 배선층이 흐려지는 할레이션(Halation) 현상에 의하여 페턴의 불량이 발생한다.
둘째, 배선층간의 굴곡에 의하여 낮아지는 것을 방지하기 위하여 헝싱한·더미금속층은 배선 공정중에 생기는 파티클이 더미금속층에 떨어져서 배선층이 쇼트되는 문제가 발생될 수 있는등 신뢰성 있는 배선을 형성하기가 어렵다.
본 발명은 상기와 같은 문제를 해결하기 위하여 안출한 것으로 신뢰성 있는배선을 형성하기에 적당한 반도체 소자의 다층 배선을 제공하는데 그 목적이 있다.
도 1은 종래의 제 1 방법에 따른 반도체 소자의 다층 배선을 나타낸 핑명도
도 2는 종래의 제 2 방법에 따른 반도체 소자의 다층 배선을 나타낸 평면도
도 3은 도 1의 I-I 선상의 단면을 나타낸 도면
도 4는 도 1의 Ⅱ-Ⅱ 선상의 단면을 나타낸 도면
도 5와 도 6은 본 발명에 따른 반도체 소자의 다층 배선의 평면도를 나타낸 도면
도 7은도 5의 I-I 선상의 단면을 나타낸 도면
도 8은 도 5의 Ⅱ-Ⅱ선상의 단면을 나타낸 도면
도면의 주요부분에 대한 부호의 설명
21 : 기판 22 : 필드절연막
23 : 게이트 라인 24 : 불순물 영역
25 : 평탄보호막 26 : 제 1 배선층
27 : 제 1 층간절연막 28a : 제 2 배선층
28b : 더미금속충 29 : 제 2 충간절연믹
30 : 제 3 배선층 31 : 파티클
상기와 같은 목적읕 달성하기 위한 본 발명 반도체 소자의 다층 배선은 기판에 형성된 게이트 라인과, 상기 게이트 라인 사이의 상기 기판에 형성된 불순물 잉역과, 상기 불순물 영역에 콘택홀을 갖는 평탄보호막과, 상기 콘택흘 및 평탄보호막 상에 형성된 제 1 배선층과, 상기 전면에 형성된 제 1 층간절연막과, 상기 게이트 라인상측에 형성된 제 2 배선층과, 상기 제 2 배선층 사이에 어러개로 니뉘이서 형성된 더미패턴과, 상기 전면에 형성된 제 2 층간절연막과, 상기 제 2 층간절연막상에 형성된 제 3 배선층을 포함하여 구성됨을 특징으로 한다.
이하 첨부 도면을 침조하여 본 발명 반도체 소자의 다층 배선에 대하여 설멍하면 다음과 같다.
도 5와 도 6은 본 발명에 따른 반도체 소자의 다층 배선의 평면도를 나타낸 도면이고, 도 7은 도 5의 I-I 선상의 단면을 나타낸 도면이며, 도 8은 도 5의 Ⅱ-Ⅱ 선상의 단면을 니타낸 도면이다.
본 발명 반도체 소자의 다층 배선은 도 5와 도 7과 도 8에 도시한 바와 같이기판(21)의 활성영역과 필드영역을 정의하고, 필드영역에 필드절연막(22)이 있다. 기판(21)상에 일방향으로 나란하게 게이트 라인(23)이 복수개 있고 상기 활성영역상의 게이트 라인(23)양측에 불순물 영역(24)이 있다.
그리고 게이트 라인(23) 사이의 불순물 영역(24)에 콘택흘을 갖도록 평탄보호막(25)이 있으며 상기 콘택홀 및 평탄보호막(25) 상에 상기 게이트 라인(23) 과 수직한 방향으로 제 1 배선층(26)이 형성되어 있다.
그리고 상기 제 1 배선충(26)상에 제 1 충간절연막(27)이 있고, 상기 제 1층간절연막(27) 상에 게이트 라인(23)과 같은 방향으로 게이트 라인(23) 상측에 제2 배선층(28a)이 형성되이 있다.
이때 제 2 배선층(28a) 사이에 더미금속층(28b)이 형성되는데 더미금속층(28b)은 게이트 라인(23)과 같은 방향으로 평행하게 여러개로 잘라주었던. 이 더미금속층(28b)에 의하어 차후에 형성되는 제 2 층간절연막(29)과 제 3 배선층(30)의평탄성을 높일 수 있다.
다음으로 전면애 제 2 층간절연막(29)이 형성되었고 상기 제 1 배선층(26)과같은 방향으로 제 1 배선층(26) 상측에 제 3 배선층(30)이 형성되었다.
상기 제 2 배선층(28a) 사이에 형성한 더미금속층(24)은 소자의 특성과 동작에는 영향을 미치지 않고 공정상의 평탄화를 관리하여 제 2 배선층(28a)과 제 2 배선층(28a) 사이가 움푹파여 이 부분에서 제 3 배선층(30)이 쇼트되는 것과, 공정중에 감광막 찌꺼기가 발생하는 것을 방지할 수 있다.더미금속층(28b)을 여러개로 잘라서 형성하므로써 공정 중 파티클(31)에 의하여 발생하는 제 2 배선층(28a)간의 쇼트를 막을 수 있다.
또한 나뉘어진 더미금속층(28b)은 제 3 배선층(30) 하부에 형성된 제 2 층간절연막(29)에서의 빛의 반사로 제 3 배선층(30)이 깍이어나가서 배선이 단선되는할레이션(Halation)과 같은 패턴의 불량 현상을 방지할 수 있다. 그리고 이러한 나뉘어진 더미금속층(28b)은 포토 리소그래괴 공정중 소자의 품질관리(Qu1lityContro1)에도 이용되는데 도 6에 도시한 바와 같이 나뉘어진 더미금속층(28b)의 사이에 쇼트가 발생하는지름 채크하여 측정이 불가한 광범위한 회로를 데밴헤 줄 수있다.
상기와 같은 본 발명 반도체 소자의 다층 배선은 다음과 같은 효과가 있다.
첫째, 다층 배선 중 마지막 배선층에서 생기는 쇼트 및 할레이션을 방지할수 있다.
둘째, 하나의 더미금속층을 여러개로 나누어서 형성하므로 공정중의 파티클 발생시에도 두 배선층간의 쇼트를 방지할 수 있다.
세째, 나누어진 더미금속층간을 측정하여 소자의 배선이 쇼트 되었는지를 조사하여 소자의 품질을 괸리할 수 있다.
Claims (5)
- 기판에 형성된 게이트 라인과, 상기 게이트 라인 사이의 상기 기판에 형성된 불순물 영역과, 상기 불순물 영역에 콘택홀을 갖는 평탄보호막과, 상기 콘택홀 및 평탄보호막 상에 형성된 제 1 배선층과, 상기 전면에 형성된 제 1 층간절연막과, 상기 게이트 라인상측에 형성된 제 2 배선층과, 상기 제 2 배선층 사이에 여러개로 나뉘어서 형성된 더미패턴과, 상기 전면에 형성된 제 2 층간절연막과, 상기 제 2 층간절연막 상에 형성된 제 3 배선층을 포함하여 구성됨을 특징으로 하는 반도체 소자의 다층 배선.
- 제 1 항에 있어시, 상기 더미패턴은 상기 제 2 배선층 사이의 움푹패인 부분에 상기 제 2 배선층의 패턴 방향좌 수직을 이루도록 나뉘어짐을 특징으로 하는 반도체 소자의 다층 배선.
- 제 1 항에 있어서, 상기 게이트 라인괴 상기 제 1 배선층은 수직방향으로 형성됨을 특징으로 하는 반도체 소자의 다층 배선.
- 제 1 항에 있어서, 상기 제 2 배선층은 상기 게이트 라인과 같은 방향으로형성됨을 특징으로 하는 반도체 소자의 다층 배선.
- 제 1 항에 있어서, 상기 제 3 배선층은 상기 제 1 배선층과 같은 방향으로제 1 배선층 상측에 형성됨을 특징으로 하는 반도체 소자의 다층 배선.
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|---|---|---|---|
| KR1019960073478A KR100215832B1 (ko) | 1996-12-27 | 1996-12-27 | 반도체 소자의 다층 배선 |
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| Application Number | Priority Date | Filing Date | Title |
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| KR1019960073478A KR100215832B1 (ko) | 1996-12-27 | 1996-12-27 | 반도체 소자의 다층 배선 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19980054330A KR19980054330A (ko) | 1998-09-25 |
| KR100215832B1 true KR100215832B1 (ko) | 1999-08-16 |
Family
ID=19491351
Family Applications (1)
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| KR1019960073478A KR100215832B1 (ko) | 1996-12-27 | 1996-12-27 | 반도체 소자의 다층 배선 |
Country Status (1)
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| KR (1) | KR100215832B1 (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100876882B1 (ko) * | 2007-05-15 | 2008-12-31 | 주식회사 하이닉스반도체 | 메탈라인 패턴 형성방법 |
| US8053346B2 (en) | 2007-04-30 | 2011-11-08 | Hynix Semiconductor Inc. | Semiconductor device and method of forming gate and metal line thereof with dummy pattern and auxiliary pattern |
-
1996
- 1996-12-27 KR KR1019960073478A patent/KR100215832B1/ko not_active IP Right Cessation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8053346B2 (en) | 2007-04-30 | 2011-11-08 | Hynix Semiconductor Inc. | Semiconductor device and method of forming gate and metal line thereof with dummy pattern and auxiliary pattern |
| KR100876882B1 (ko) * | 2007-05-15 | 2008-12-31 | 주식회사 하이닉스반도체 | 메탈라인 패턴 형성방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR19980054330A (ko) | 1998-09-25 |
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