KR100210551B1 - 출력 전압 레벨 선택회로를 구비한 반도체 집적시스템 - Google Patents
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Abstract
저전압 레벨의 내부 전압으로 동작하고 저전압 레벨의 출력 제어 신호와 출력 신호를 발생하는 내부 회로(6)와, 출력 제어 신호에 응답하여 고, 저 레벨의 출력 단자중 한 단자를 선택하여 이들 단자중 한 단자에 출력 신호를 공급하는 전압 레벨 선택 회로(23)와, 출력 신호를 시프트하고 저전압 레벨보다 큰 고전압 레벨의 시프트된 출력 신호를 발생하는 전압 레벨 시프터(7)를 포함하는 반도체 집적 시스템.
Description
제1도는 종래의 반도체 집적 시스템의 반도체 집적 회로의 블럭도.
제2도는 제1도에 도시한 종래의 반도체 집적 회로를 반도체 집적 시스템의 블럭도.
제3도는 본 발명의 제1실시예에 따른 반도체 집적 회로의 블럭도.
제4도는 제3도에 도시한 반도체 집적 회로의 일부분의 블럭도.
제5도는 본 발명의 제1실시예에 따른 반도체 집적 시스템의 블럭도.
제6도는 본 발명의 제2실시예에 따른 반도체 집적 시스템의 반도체 집적 회로의 블럭도.
* 도면의 주요부분에 대한 부호의 설명
3 : 전압 조정기 4 : 발진기
5 : 클럭 신호 발생기 6 : 내부 회로
7 : 전압 레벨 시프터 8 : 출력 버퍼 회로
23 : 출력 레벨 선택 회로 24 : 출력 버퍼 회로
25 : 입력 회로
[발명 분야]
본 발명은 반도체 집적 시스템에 관한 것으로서, 특히 서로 다른 전압 레벨의 상이한 전압으로 동작하는 복수의 반도체 집적 회로를 포함하는 반도체 집적 시스템에 관한 것이다.
[발명 배경]
상기 유형과 같은 종래의 반도체 집적 시스템이 일본 특허 공개 공보 제284522/1992호에 개시되어 있다. 이후 보다 상세히 설명되는 방식으로, 이러한 종래의 반도체 집적 시스템은 외부 전원 단자, 전압 조정기, 내부 회로, 전압 레벨 시프터, 출력 버퍼 회로, 및 입력-출력 단자를 포함하는 반도체 집적 회로를 포함한다.
외부 전원 단자에는 외부 전원으로부터 고전압 레벨을 갖는 외부 전압이 공급된다. 예를 들면, 외부 전압은 5V이다. 전압 조정기는 외부 전원 단자에 접속되어 외부 전압을 공급받는다. 전압 조정기는 외부 전압을 낮추어서 외부 전압의 고전압 레벨 보다 낮은 저전압 레벨을 갖는 내부 전압을 발생한다. 예를 들면, 내부 전압은 3V이다.
내부 회로는 중앙처리장치, 메모리부, 및 다른 회로들로 구성되어 있다. 내부 회로는 내부 전압으로 동작하여 저전압 레벨의 출력 신호를 발생하고 이 출력 신호를 전압 레벨 시프터에 공급한다. 전압 레벨 시프터는 고전압 레벨의 시프트된 출력 신호를 발생하도록 출력 신호를 시프트한다. 출력 버퍼 회로는 전압 레벨 시프터로부터의 시프트된 출력 신호를 버퍼하여 버퍼된 출력 신호를 발생하고 버퍼된 출력 신호를 입력-출력 단자에 공급한다.
또한, 저전압에서 동작되는 또다른 반도체 집적 회로가 종래 기술에서 공지되어 있는데, 이후 이 회로를 저레벨 회로라고 칭한다. 예를 들면, 저전압은 3V이다. 고전압에서 동작되는 반도체 집적 회로도 종래 기술에서 공지되어 있으며, 이후 이 회로를 고레벨 회로라고 칭하며, 고전압은 예를 들어 5V이다.
전력 소모를 줄이기 위해서 종래의 집적 시스템은 집적 회로, 저레벨 회로, 고레벨 회로, 전압 조정기, 및 전압 레벨 시프터를 구비하고 있다. 반도체 회로, 고레벨 회로, 및 전압 조정기는 외부 전원에 병렬로 접속되어 외부 전원으로부터 고전압을 공급받는다. 저레벨 회로는 전압 조정기와 외부 전원 사이에 접속된다. 전압 레벨 시프터는 반도체 집적 회로와 저레벨 회로 사이에 접속된다.
반도체 집적 회로는 버퍼된 출력 신호를 고레벨 회로와 전압 레벨 시프터에 공급한다. 전압 레벨 시프터는 버퍼된 출력 신호를 시프트하여 저전압 레벨의 시프트된 출력 신호를 발생하여 시프트된 출력 신호를 저레벨 회로에 공급한다. 전압 조정기는 외부 전원으로 부터 고전압을 조정하여 저전압을 발생하고 발생된 저전압을 저레벨 회로에 공급한다.
그러나, 반도체 집적 시스템이 전압 조정기와 전압 레벨 시프터를 필요로 하는 한, 반도체 집적 시스템은 크기가 커지며, 제조 코스트도 상승한다는 단점을 가진다.
[발명의 개요]
따라서, 본 발명의 목적은 크기 소형이며 제조 코스트가 감소된 반도체 집적 시스템을 제공하는 것이다.
본 발명의 다른 목적들은 이후 진행하는 설명으로 보다 명확해질 것이다.
본 발명의 일형태에 따른 반도체 집적 시스템은, 내부 전압으로 동작하고 저전압 레벨의 출력 제어 신호와 출력 신호를 발생하는 내부 회로와, 내부 회로에 접속되며, 출력 제어 신호에 응답하여 고, 저 레벨의 출력 단자중 한 단자를 선택하는 고, 저 레벨의 출력 단자를 가지며, 이들 단자중 한 단자에 출력 신호를 공급하는 전압 레벨 선택 회로와, 출력 신호를 시프트하는 고레벨 출력 단자에 접속되어 저전압 레벨보다 큰 고전압 레벨의 시프트된 출력 신호를 발생하는 전압 레벨 시프터를 포함한다.
본 발명의 또다른 형태에 따른 반도체 집적 시스템은, 고전압 레벨의 외부 전압을 수신하고 그 외부 전압을 낮추어서 고전압 레벨보다 낮은 저전압 레벨의 내부 전압을 발생하는 전압 조정기와, 저전압 레벨의 내부 전압으로 동작하며 저전압 레벨의 출력 제어 신호 및 출력 신호를 발생하는 내부 회로와, 내부 회로에 접속되며, 출력 제어 신호에 응답하여 고, 저 레벨의 출력 단자중 한 단자를 선택하는 고, 저 레벨의 출력 단자를 가지며, 이들 단자중 한 단자에 출력 신호를 공급하는 전압 레벨 선택 회로와, 출력 신호를 시프트하는 고레벨 출력 단자에 접속 되어 고전압 레벨의 시프트된 출력 신호를 발생하는 전압 레벨 시프터를 포함한다.
본 발명에 따른 반도체 집적 시스템을 설명하기 전에 전술한 종래의 반도체 집적 시스템에 대해서 제1도와 2도를 참조하여 설명하기로 한다.
종래의 반도체 집적 시스템은 외부 전원 단자(2), 전압 조정기(3), 발진기(4), 클럭 신호 발생기(5), 내부 회로(6), 전압 레벨 시프터(7), 출력 버퍼 회로(8), 및 입력-출력 단자(9)를 포함하는 반도체 집적 회로(1)를 구비한다.
외부 전원 단자(2)에는 외부 전원(도시안됨)으로부터의 고전압 레벨의 외부 전압(1)이 공급된다. 예를 들면, 외부 전압(10)은 5V의 전압이다. 전압 조정기(3)는 외부 전원 단자(2)에 접속되어 출력 전압(10)을 공급받는다. 전압 조정기(3)는 외부 전압(10)을 낮추어 외부 전압(10)의 고전압 레벨 보다 낮은 저전압 레벨의 내부 전압(11)을 발생한다. 예를 들면, 내부 전압(11)은 3V의 전압이다.
발진기(4)는 외부 전원 단자(2)에 접속되고 외부 전압(10)이 (2)에 공급된다. 발진기(4)는 발진 신호(12)를 발생하여 발진 신호(12)를 클럭 신호 발생기(5)에 공급한다. 클럭 신호 발생기(5)는 발진 신호(12)에 응답하여 클럭 신호(13)를 발생하고 클럭 신호(13)를 내부 회로(6)에 공급한다.
내부 회로(6)는 중앙처리장치(도시안됨), 메모리부(도시안됨), 및 다른 회로들(도시안됨)로 구성되어 있다. 내부 회로(6)는 내부 전압(11)으로 동작하며, 클럭 신호(13)에 응답하여 저전압 레벨의 출력 신호(14)를 발생하고 출력 신호(14)를 전압 레벨 시프터(7)에 공급한다. 전압 레벨 시프터(7)는 외부 전원 단자(2), 내부 회로(6), 및 출력 버퍼 회로(8)중에서 접속된다. 전압 레벨 시프터(7)는 출력 신호(14)를 시프트하여 고전압 레벨의 시프트된 출력 신호(15)를 발생한다. 출력 버퍼 회로(8)는 외부 전원 단자(2), 전압 레벨 시프터(7), 및 입력-출력 단자(9)중에서 접속된다. 출력 버퍼 회로(8)는 전압 레벨 시프터(7)로 부터 시프트된 출력 신호(15)를 버퍼하여 버퍼된 출력 신호(16)를 발생하고 버퍼된 출력 신호(16)를 입력-출력 단자(9)에 공급한다.
또한, 저전압으로 동작하는 또다른 반도체 집적 회로가 종래 기술에서 공지되어 있는데, 이후 이 회로를 저레벨 회로라고 칭한다. 예를 들면, 저전압은 3V의 전압이다. 또한, 고전압으로 동작하는 또다른 반도체 집적 회로가 종래 기술에서 공지되어 있으며, 이후 이 회로를 고레벨 회로라고 칭한다. 예를 들면, 고전압은 5V의 전압이다.
제2도를 참조하여 반도체 회로(1)를 포함하는 종래의 반도체 집적 시스템에 대한 설명을 하기로 한다.
전력 소모를 줄이기 위해 종래의 반도체 집적 시스템은 반도체 집적 회로(1), 저레벨 회로(17), 고레벨 회로(18), 전압 조정기(19), 및 전압 레벨 시프터(20)를 포함한다. 반도체 회로(1), 고레벨 회로(18), 및 전압 조정기(19)는 외부 전원(21)에 병렬로 접속되어 외부 전원(21)으로부터 고전압을 공급받는다. 저레벨 회로(17)는 전압 조정기(19)와 접지 사이에 접속된다. 전압 레벨 시프터(20)는 반도체 집적 회로(1)와 저레벨 회로(17) 사이에 접속된다.
반도체 집적 회로(1)는 버퍼된 출력 신호(16)를 고레벨 회로(18)와 전압 레벨 시프터(20)에 공급한다. 전압 레벨 시프터(20)는 버퍼된 출력 신호(16)를 시프트하여 저전압 레벨의 또다른 시프트된 출력 신호를 발생하고 시프트된 출력 신호를 저레벨 회로(17)에 공급한다. 전압 조정기(19)는 외부 전원(21)으로부터의 고전압을 조정하여 저전압을 발생하고 발생된 저전압을 저레벨 회로(17)에 공급한다.
그러나, 종래의 반도체 집적 시스템이 전압 조정기(19)와 전압 레벨 시프터(20)를 필요로 하는 한, 반도체 집적 시스템은 크기가 커져 제조 코스트가 증가한다고 하는 단점을 가지게 된다.
제3도 내지 5도를 참조하여 본 발명의 제1실시예에 따른 반도체 집적 시스템에 대해서 설명하기로 한다.
반도체 집적 시스템은 외부 전원 단자(2), 전압 조정기(3), 발진기, 클럭 신호 발생기(5), 내부 회로(6), 전압 레벨 시프터(7), 출력 버퍼 회로(8), 및 입력-출력 단자(9)를 포함한 반도체 집적 회로(22)를 포함하고 있다. 반도체 집적 회로(22)는 출력 레벨 선택 회로(23), 또다른 출력 버퍼 회로(24), 입력 회로(25), 및 정규 출력 단자(26)를 더 포함하고 있다. 전압 조정기(3), 발진기(4), 클럭 신호 발생기(5), 전압 레벨 시프터(7), 및 출력 버퍼 회로(8)는 외부 전압(10)으로 동작한다. 발진기(4) 및 클럭 신호 발생기(5)는 내부 전압(11)으로 동작가능하다. 내부 회로(6), 전압 레벨 시프터(7), 출력 레벨 선택 회로(23), 출력 버퍼 회로(24), 및 입력 회로(25)는 내부 전압(11)으로 동작한다.
출력 레벨 선택 회로(23)는 전압 조정기(3), 내부 회로(6), 및 전압 레벨 시프터(7)중에서 접속되고, 출력 버퍼 회로(24)는 전압 조정기(3), 내부 회로(6), 및 입력-출력 단자(9)중에서 접속되며, 입력 회로(25)는 전압 조정기(3), 내부 회로(6), 및 입력-출력 단자(9) 사이에서 접속되고, 정규 단자(26)는 전압 출력 조정기(3)에 접속된다.
내부 회로(6)는 출력 제어 신호(27), 저전압 레벨의 출력 신호(14), 및 프로그램 명령 신호에 응답하는 스위치 제어 신호(28)를 발생한다. 프로그램 명령 신호는 내부 회로(6)에 의해서 유지되며, 내부 회로(6)에는 또한 입력-출력 단자(9)를 통해 프로그램 명령 신호가 공급되고 입력 회로(25)에는 외부 메모리부(도시안됨)로부터 프로그램 명령 신호가 공급된다. 내부 회로(6)는 출력 제어 신호(27)와 출력 신호(14)를 출력 레벨 선택 회로(23)에 공급한다. 또한, 내부 회로(6)는 스위치 제어 신호(28)를 출력 버퍼 회로(8,24)와 입력 회로(25)에 공급한다.
제4도에 도시한 바와 같이, 입력 회로(6)는 제어 단자(29)를 통해 출력 제어 신호(27)를, 출력 단자(30)를 통해 출력 신호(14)를 출력한다. 전압 레벨 선택 회로(23)는 제1의 NAND의 회로(31), 제2의 NAND 회로(32), 내부 회로(6)의 제어 단자(29)와 제1NAND 회로(31)의 입력 단자 사이에 접속된 제1인버터(33), 및 제1인버터(33)의 출력 단자와 제2NAND 회로(32)의 입력 단자 사이에 접속된 제2인버터(34)를 포함한다. 제1NAND 회로(31)의 또다른 입력 단자는 내부 회로(6)의 출력 단자(30)에 접속되고, 제2NAND 회로(32)의 또다른 입력 단자는 내부 회로(6)의 출력 단자(30)에 접속된다. 제1의 NAND회로(31)의 출력 단자는 고레벨 출력 단자(35)에 접속된다. 전압 레벨 시프터(7)는 고레벨 출력 단자(35)에 접속된다. 제2의 NAND회로(32)의 출력 단자는 저레벨 출력 단자(36)에 접속된다. 출력 버퍼 회로(24)는 저레벨 출력 단자(36)에 접속된다.
출력 제어 신호(27)가 하이이면, 전압 레벨 선택 회로(23)는 출력 신호(14)를 전압 레벨 시프터(7)에 공급하고, 출력 제어 신호(27)가 로우이면, 전압 레벨 선택 회로(23)는 출력 신호(14)를 출력 버퍼 회로(24)에 공급한다. 즉, 전압 레벨 선택 회로(23)는 고, 저 레벨의 출력 단자(35,36)중 한 단자를 출력 제어 신호(27)에 응답하여 선택하여 출력 신호(14)를 고, 저 레벨의 출력 단자(35,36)중 한 단자에 공급한다. 출력 버퍼 회로(24)에 출력 신호(14)가 공급되면, 출력 버퍼 회로(24)는 출력 신호(14)를 버퍼하여 버퍼된 출력 신호(37)를 발생하여 버퍼된 출력 신호(37)를 입력-출력 단자(9)에 공급한다.
다시 제3도를 참조하면, 스위치 제어 신호(28)가 하이일 때, 출력 버퍼 회로(8,24)가 동작하고, 스위치 제어 신호(28)가 로우이면, 입력 회로(25)가 동작한다.
제5도에 있어서, 반도체 집적 시스템은 반도체 집적 회로(22), 저레벨 회로(17), 및 고레벨 회로(18)를 포함한다. 반도체 집적 회로(22)와 고레벨 회로(18)는 외부 전원(21)에 병렬로 접속된다. 저레벨 회로(17)에는 내부 전압(11)과 반도체 집적 회로(22)로부터의 버퍼된 출력 신호(37)가 공급된다. 고레벨 회로(18)에는 반도체 집적 회로(22)로부터 버퍼된 출력 신호(16)가 공급된다. 이처럼, 반도체 집적 시스템은 전압 조정기(19)와 전압 레벨 시프터(20)(제2도)를 필요로 하지 않는다.
제6도를 참조하여 본 발명의 제2실시예에 따른 반도체 집적 시스템에 대해서 설명하기로 한다. 동일 부분에 대해서는 동일한 참조부호를 붙였다.
반도체 집적 시스템은 반도체 집적 회로(38)를 포함한다. 반도체 집적 회로(38)는 전압 조정기(3)를 제외하곤 제3도의 반도체 집적 회로와 같아. 이 경우, 외부 전원 단자(2)에 또다른 전원(도시안됨)으로부터 저전압 레벨의 또다른 출력 전압이 공급된다.
비록 본 발명이 특정 실시예와 관련하여 명확하게 설명 되었지만, 이에 한정되지 않으며, 당업자라면, 본 발명의 사상 및 범위를 벗어나지 않은 수정 및 대안의 구성이 가능함을 인지할 것이다.
Claims (6)
- 반도체 집적 시스템에 있어서, 저전압 레벨의 내부 전압으로 동작하고 저전압 레벨의 출력 제어 신호가 상기 저전압 레벨의 출력 신호를 발생하는 내부 회로와, 상기 내부 회로에 접속되며, 상기 출력 제어 신호에 응답하여 고, 저 레벨의 출력 단자중 한 단자를 선택하는 고, 저 레벨의 출력 단자를 가지며, 이들 단자중 한 단자에 출력 신호를 공급하는 전압 레벨 선택 회로와, 상기 출력 신호를 시프트하는 상기 고레벨 출력 단자에 접속되어 상기 저전압 레벨보다 큰 고전압 레벨의 시프트된 출력 신호를 발생하는 전압 레벨 시프터를 포함하는 것을 특징으로 하는 반도체 집적 시스템.
- 제1항에 있어서, 상기 내부 회로는 프로그램 명령 신호에 응답하여 상기 출력 제어 제어 신호를 발생하는 것을 특징으로 하는 반도체 집적 시스템.
- 제1항에 있어서, 상기 전압 레벨 선택 회로는 상기 내부 전압으로 동작하는 것을 특징으로 하는 반도체 집적 시스템.
- 반도체 집적 시스템에 있어서, 고전압 레벨의 외부 전압을 수신하고 상기 외부 전압을 낮추어서 상기 고전압 레벨보다 낮은 저전압 레벨의 내부 전압을 발생하는 전압 조정기와, 상기 저전압 레벨의 내부 전압으로 동작하며 상기 저전압 레벨의 출력 제어 신호 및 출력 신호를 발생하는 내부 회로와, 상기 내부 회로에 접속되며, 상기 출력 제어 신호에 응답하여 고, 저 레벨의 출력 단자중 한 단자를 선택하는 고, 저 레벨의 출력 단자를 가지며, 이들 단자중 한 단자에 출력 신호를 공급하는 전압 레벨 선택 회로와, 상기 출력 신호를 시프트하는 고레벨 출력 단자에 접속 되어 고전압 레벨의 시프트된 출력 신호를 발생하는 전압 레벨 시프터를 포함하는 것을 특징으로 하는 반도체 집적 시스템.
- 제4항에 있어서, 상기 내부 회로는 프로그램 명령 신호에 응답하여 상기 출력 제어 신호를 발생하는 것을 특징으로 하는 반도체 집적 시스템.
- 제4항에 있어서, 상기 전압 레벨 선택 회로는 상기 내부 전압으로 동작하는 것을 특징으로 하는 반도체 집적 시스템.
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101611016B1 (ko) | 2011-05-27 | 2016-04-08 | 가부시키가이샤 히타치세이사쿠쇼 | 드라이버 집적화 회로 |
Families Citing this family (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5939923A (en) * | 1995-12-27 | 1999-08-17 | Texas Instruments Incorporated | Selectable low power signal line and method of operation |
| US6147511A (en) | 1996-05-28 | 2000-11-14 | Altera Corporation | Overvoltage-tolerant interface for integrated circuits |
| JP3080015B2 (ja) * | 1996-11-19 | 2000-08-21 | 日本電気株式会社 | レギュレータ内蔵半導体集積回路 |
| US5852375A (en) * | 1997-02-07 | 1998-12-22 | Silicon Systems Research Limited | 5v tolerant I/O circuit |
| JP3552500B2 (ja) * | 1997-11-12 | 2004-08-11 | セイコーエプソン株式会社 | 論理振幅レベル変換回路，液晶装置及び電子機器 |
| US6400189B2 (en) * | 1999-12-14 | 2002-06-04 | Intel Corporation | Buffer circuit |
| JP4608063B2 (ja) * | 2000-08-28 | 2011-01-05 | ルネサスエレクトロニクス株式会社 | 出力インターフェース回路 |
| US6479974B2 (en) * | 2000-12-28 | 2002-11-12 | International Business Machines Corporation | Stacked voltage rails for low-voltage DC distribution |
| JP4187430B2 (ja) * | 2001-08-24 | 2008-11-26 | 富士通マイクロエレクトロニクス株式会社 | 半導体装置 |
| JP3866111B2 (ja) | 2002-01-18 | 2007-01-10 | 株式会社ルネサステクノロジ | 半導体集積回路及びバーンイン方法 |
| US6812739B2 (en) * | 2002-09-26 | 2004-11-02 | International Business Machines Corporation | Method of transparently reducing power consumption of a high-speed communication link |
| JP3989358B2 (ja) * | 2002-11-13 | 2007-10-10 | 株式会社日立製作所 | 半導体集積回路装置および電子システム |
| US7133945B2 (en) * | 2004-09-15 | 2006-11-07 | Rambus Inc. | Scalable I/O signaling topology using source-calibrated reference voltages |
| US20090142259A1 (en) * | 2006-05-12 | 2009-06-04 | Genentech, Inc. | Compositions and methods for the diagnosis and treatment of bladder and urinary tract tumors |
| JP5315617B2 (ja) * | 2007-02-21 | 2013-10-16 | 富士通セミコンダクター株式会社 | 多電源制御方法及び半導体集積回路 |
| KR101163533B1 (ko) * | 2008-12-17 | 2012-07-09 | 충북대학교 산학협력단 | 강압 변환 시스템 및 그것의 강압 변환 방법 |
| TWI374611B (en) * | 2009-04-03 | 2012-10-11 | Univ Nat Sun Yat Sen | I/o buffer with twice supply voltage tolerance using normal supply voltage devices |
| JP5554115B2 (ja) * | 2010-03-30 | 2014-07-23 | シチズンホールディングス株式会社 | 電子回路 |
| JP2012104195A (ja) | 2010-11-11 | 2012-05-31 | Elpida Memory Inc | 半導体装置及びこれを備える情報処理システム |
| JP7153458B2 (ja) * | 2018-03-26 | 2022-10-14 | ラピスセミコンダクタ株式会社 | 半導体装置及び電子機器 |
| US10812138B2 (en) | 2018-08-20 | 2020-10-20 | Rambus Inc. | Pseudo-differential signaling for modified single-ended interface |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5840944B2 (ja) * | 1979-08-01 | 1983-09-08 | 三井東圧化学株式会社 | 新規な２，２′−ビス（４−クミルフエノ−ル）誘導体 |
| JPH04284522A (ja) * | 1991-03-14 | 1992-10-09 | Mitsubishi Electric Corp | マイクロコンピュータ |
| JPH06112802A (ja) * | 1992-09-29 | 1994-04-22 | Toshiba Corp | 出力バッファ回路 |
| JPH07111449A (ja) * | 1993-10-14 | 1995-04-25 | Toshiba Corp | 半導体装置 |
| US5493244A (en) * | 1994-01-13 | 1996-02-20 | Atmel Corporation | Breakdown protection circuit using high voltage detection |
| US5534801A (en) * | 1994-01-24 | 1996-07-09 | Advanced Micro Devices, Inc. | Apparatus and method for automatic sense and establishment of 5V and 3.3V operation |
| US5583454A (en) * | 1995-12-01 | 1996-12-10 | Advanced Micro Devices, Inc. | Programmable input/output driver circuit capable of operating at a variety of voltage levels and having a programmable pullup/pulldown function |
-
1995
- 1995-06-23 JP JP7157378A patent/JPH098632A/ja active Pending
-
1996
- 1996-06-24 KR KR1019960023165A patent/KR100210551B1/ko not_active IP Right Cessation
- 1996-06-24 US US08/669,181 patent/US5712586A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101611016B1 (ko) | 2011-05-27 | 2016-04-08 | 가부시키가이샤 히타치세이사쿠쇼 | 드라이버 집적화 회로 |
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