JPH04284522A - マイクロコンピュータ - Google Patents
マイクロコンピュータInfo
- Publication number
- JPH04284522A JPH04284522A JP3074657A JP7465791A JPH04284522A JP H04284522 A JPH04284522 A JP H04284522A JP 3074657 A JP3074657 A JP 3074657A JP 7465791 A JP7465791 A JP 7465791A JP H04284522 A JPH04284522 A JP H04284522A
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- JP
- Japan
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- power supply
- circuit
- internal
- voltage
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- Pending
Links
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- 238000010586 diagram Methods 0.000 description 10
- 230000002093 peripheral effect Effects 0.000 description 4
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- 230000008569 process Effects 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 230000008901 benefit Effects 0.000 description 1
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Classifications
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Landscapes
- Power Sources (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は外部入力電源と、この
外部入力電源から得られる内部電源の２つの電源を用い
て動作するマイクロコンピュータに関するものである。
外部入力電源から得られる内部電源の２つの電源を用い
て動作するマイクロコンピュータに関するものである。
【０００２】
【従来の技術】図５は従来のワンチップマイクロコンピ
ュータの構成を示すブロック図である。図５において、
１は外部電源入力端子で、例えば５Ｖの電源電圧が与え
られる。４はデータ処理を行なうためのＣＰＵ、メモリ
、周辺機能回路、その他の回路が含まれた内部回路であ
る。５は内部回路４からのデータ信号を入出力端子６へ
出力する出力バッファ回路である。３は発振回路２から
の発振信号に基づいて内部回路４に供給されるクロック
信号を生成するクロック生成部である。
ュータの構成を示すブロック図である。図５において、
１は外部電源入力端子で、例えば５Ｖの電源電圧が与え
られる。４はデータ処理を行なうためのＣＰＵ、メモリ
、周辺機能回路、その他の回路が含まれた内部回路であ
る。５は内部回路４からのデータ信号を入出力端子６へ
出力する出力バッファ回路である。３は発振回路２から
の発振信号に基づいて内部回路４に供給されるクロック
信号を生成するクロック生成部である。
【０００３】次に動作について説明する。このように構
成されたワンチップマイクロコンピュータにおいて、電
源がＯＮされると、外部電源入力端子１に５Ｖの電源電
圧が印加され、発振回路２、クロック生成部３、内部回
路４、および出力バッファ回路５が動作する。内部回路
４からデータ信号を出力する際は、そのデータ信号は出
力バッファ回路５を通して入出力端子６から出力される
。このように従来のワンチップマイクロコンピュータ内
の回路全体が電源電圧５Ｖ系で動作する。
成されたワンチップマイクロコンピュータにおいて、電
源がＯＮされると、外部電源入力端子１に５Ｖの電源電
圧が印加され、発振回路２、クロック生成部３、内部回
路４、および出力バッファ回路５が動作する。内部回路
４からデータ信号を出力する際は、そのデータ信号は出
力バッファ回路５を通して入出力端子６から出力される
。このように従来のワンチップマイクロコンピュータ内
の回路全体が電源電圧５Ｖ系で動作する。
【０００４】
【発明が解決しようとする課題】ところで、年々ワンチ
ップマイクロコンピュータの回路の集積化が進んでおり
、このような集積化に際しサブミクロンオーダーのプロ
セスで集積回路を生成している。このプロセスで生成さ
れた集積回路は、耐圧が低く、従来のレベルの外部電源
電圧を内部電源電圧として加えると耐圧が不足するため
、動作不良や破壊が起こり易くなる。また、集積回路の
低消費電力化の要求に対して消費電力を抑えるためには
電源電圧を下げる必要があるが、従来の回路構成では予
め定めた電源電圧しか使用していないので、消費電力を
更に抑えることができない。
ップマイクロコンピュータの回路の集積化が進んでおり
、このような集積化に際しサブミクロンオーダーのプロ
セスで集積回路を生成している。このプロセスで生成さ
れた集積回路は、耐圧が低く、従来のレベルの外部電源
電圧を内部電源電圧として加えると耐圧が不足するため
、動作不良や破壊が起こり易くなる。また、集積回路の
低消費電力化の要求に対して消費電力を抑えるためには
電源電圧を下げる必要があるが、従来の回路構成では予
め定めた電源電圧しか使用していないので、消費電力を
更に抑えることができない。
【０００５】この発明は上記のような問題点を解決する
ためになされたもので、耐圧の低いプロセスで集積化さ
れ生成された内部回路を用いても従来通りの電圧レベル
を持つ外部入力電源を供給することができ、かつ低消費
電力化を図れるマイクロコンピュータを提供することを
目的とする。
ためになされたもので、耐圧の低いプロセスで集積化さ
れ生成された内部回路を用いても従来通りの電圧レベル
を持つ外部入力電源を供給することができ、かつ低消費
電力化を図れるマイクロコンピュータを提供することを
目的とする。
【０００６】
【課題を解決するための手段】この発明に係るマイクロ
コンピュータは、外部入力電源電圧より低い電圧で駆動
する内部回路４を備え、外部入力電源から内部回路４を
駆動させるための低電圧の内部電源を得るレギュレータ
７と、内部回路４から出力されたデータ信号を外部に出
力する際に外部入力電源の電圧レベルに引き上げて出力
する電圧レベルシフタ８とを内部に設けて構成したもの
である。
コンピュータは、外部入力電源電圧より低い電圧で駆動
する内部回路４を備え、外部入力電源から内部回路４を
駆動させるための低電圧の内部電源を得るレギュレータ
７と、内部回路４から出力されたデータ信号を外部に出
力する際に外部入力電源の電圧レベルに引き上げて出力
する電圧レベルシフタ８とを内部に設けて構成したもの
である。
【０００７】
【作用】レギュレータ７は、外部入力電源電圧よりも低
い電圧の内部電源を作り、この内部電源を内部回路４に
供給する。電圧レベルシフタ８は内部回路４から出力さ
れたデータ信号を外部に出力する際に外部入力電源の電
圧レベルに引き上げて出力する。
い電圧の内部電源を作り、この内部電源を内部回路４に
供給する。電圧レベルシフタ８は内部回路４から出力さ
れたデータ信号を外部に出力する際に外部入力電源の電
圧レベルに引き上げて出力する。
【０００８】
【実施例】図１はこの発明の一実施例に係るワンチップ
マイクロコンピュータの構成を示すブロック図である。 図１において、図５に示す構成要素に対応するものには
同一の符号を付し、その説明を省略する。図１において
、４は外部電源入力端子１からの外部入力電源電圧より
低い電圧で駆動する内部回路、７は外部入力電源から内
部回路４を駆動させるための低電圧の内部電源を得るレ
ギュレータ、８は内部回路４から出力されたデータ信号
を外部に出力する際に外部入力電源の電圧レベルに引き
上げて出力する電圧レベルシフタである。外部電源入力
端子１は、発振回路２、出力バッファ回路５、レギュレ
ータ７、および電圧レベルシフタ８に接続されている。 外部入力電源は例えば標準的な電圧５Ｖとする。
マイクロコンピュータの構成を示すブロック図である。 図１において、図５に示す構成要素に対応するものには
同一の符号を付し、その説明を省略する。図１において
、４は外部電源入力端子１からの外部入力電源電圧より
低い電圧で駆動する内部回路、７は外部入力電源から内
部回路４を駆動させるための低電圧の内部電源を得るレ
ギュレータ、８は内部回路４から出力されたデータ信号
を外部に出力する際に外部入力電源の電圧レベルに引き
上げて出力する電圧レベルシフタである。外部電源入力
端子１は、発振回路２、出力バッファ回路５、レギュレ
ータ７、および電圧レベルシフタ８に接続されている。 外部入力電源は例えば標準的な電圧５Ｖとする。
【０００９】次に動作について説明する。レギュレータ
７は外部電源入力端子１から入力された外部電源から内
部電源を生成する。内部電源の電圧レベルはこの実施例
における内部回路４を駆動させるのに適した例えば３Ｖ
前後であり、その最小値としては内部回路４のＰチャネ
ルトランジスタのゲートしきい値電圧と、Ｎチャネルト
ランジスタのゲ−トしきい値電圧とを加えた値をとり、
その最大値としては内部回路４に使用しているトランジ
スタのソースドレイン耐圧の値をとる。このような電圧
レベルを有する内部電源によって内部回路４が動作し、
内部回路４からのデータ信号を外部に出力する場合、そ
のデータ信号を電圧レベルシフタ８に送り、そこで内部
電源電圧レベルのデータ信号を外部入力電源電圧レベル
のデータ信号に引き上げた後、出力バッファ回路５を通
して入出力端子６から出力する。
７は外部電源入力端子１から入力された外部電源から内
部電源を生成する。内部電源の電圧レベルはこの実施例
における内部回路４を駆動させるのに適した例えば３Ｖ
前後であり、その最小値としては内部回路４のＰチャネ
ルトランジスタのゲートしきい値電圧と、Ｎチャネルト
ランジスタのゲ−トしきい値電圧とを加えた値をとり、
その最大値としては内部回路４に使用しているトランジ
スタのソースドレイン耐圧の値をとる。このような電圧
レベルを有する内部電源によって内部回路４が動作し、
内部回路４からのデータ信号を外部に出力する場合、そ
のデータ信号を電圧レベルシフタ８に送り、そこで内部
電源電圧レベルのデータ信号を外部入力電源電圧レベル
のデータ信号に引き上げた後、出力バッファ回路５を通
して入出力端子６から出力する。
【００１０】図２は上記内部回路４から入出力端子６の
間のデータ信号の流れを説明するためのブロック図であ
る。図２において、内部回路４にはメモリその他周辺機
能回路４１、ＣＰＵ４２、出力ラッチ回路４３などが備
えられ、データ信号を外部に出力する際は、データバス
９を通って出力ラッチ回路４３から電圧レベルシフタ８
にデータ信号が送られ、例えば３Ｖの内部電源電圧レベ
ルのデータ信号を外部入力電源電圧レベルのデータ信号
に変換した後、出力バッファ回路５に送られ、入出力端
子６から出力される。
間のデータ信号の流れを説明するためのブロック図であ
る。図２において、内部回路４にはメモリその他周辺機
能回路４１、ＣＰＵ４２、出力ラッチ回路４３などが備
えられ、データ信号を外部に出力する際は、データバス
９を通って出力ラッチ回路４３から電圧レベルシフタ８
にデータ信号が送られ、例えば３Ｖの内部電源電圧レベ
ルのデータ信号を外部入力電源電圧レベルのデータ信号
に変換した後、出力バッファ回路５に送られ、入出力端
子６から出力される。
【００１１】図３は上記電圧レベルシフタ８、出力バッ
ファ回路５、および周辺回路の詳細な回路図である。図
３において、ＡとＢは内部回路４内の出力ラッチ回路４
３にそれぞれ接続されている出力制御信号線とデータ信
号線である。１０は貫通電源減少回路付きの３ステート
制御回路で、出力バッファ回路５の機能を含んでいる。 図３中の二重線は出力制御信号線Ａとデータ信号線Ｂか
ら送られてくる各信号が内部電源電圧レベルのデータ信
号であることを示し、その他の線の部分は外部入力電源
電圧レベルのデータ信号であることを示す。
ファ回路５、および周辺回路の詳細な回路図である。図
３において、ＡとＢは内部回路４内の出力ラッチ回路４
３にそれぞれ接続されている出力制御信号線とデータ信
号線である。１０は貫通電源減少回路付きの３ステート
制御回路で、出力バッファ回路５の機能を含んでいる。 図３中の二重線は出力制御信号線Ａとデータ信号線Ｂか
ら送られてくる各信号が内部電源電圧レベルのデータ信
号であることを示し、その他の線の部分は外部入力電源
電圧レベルのデータ信号であることを示す。
【００１２】内部回路４からのデータ信号が出力制御信
号線Ａおよびデータ信号線Ｂを通って電圧レベルシフタ
８に送られる。出力制御信号線Ａの出力制御信号の電圧
レベルがハイレベルのとき入出力端子６からデータ信号
を出力させるように作用し、出力制御信号の電圧レベル
がローレベルのとき入出力端子６からデータ信号を入力
させるように作用する。出力制御信号線Ａおよびデータ
信号線Ｂの各信号は電圧レベルシフタ８で外部入力電源
の電圧レベルのデータ信号に引き上げられる。その後、
そのデータ信号は３ステート制御回路１０に送られ、出
力制御信号の電圧レベルがハイレベルのとき入出力端子
６から出力される。
号線Ａおよびデータ信号線Ｂを通って電圧レベルシフタ
８に送られる。出力制御信号線Ａの出力制御信号の電圧
レベルがハイレベルのとき入出力端子６からデータ信号
を出力させるように作用し、出力制御信号の電圧レベル
がローレベルのとき入出力端子６からデータ信号を入力
させるように作用する。出力制御信号線Ａおよびデータ
信号線Ｂの各信号は電圧レベルシフタ８で外部入力電源
の電圧レベルのデータ信号に引き上げられる。その後、
そのデータ信号は３ステート制御回路１０に送られ、出
力制御信号の電圧レベルがハイレベルのとき入出力端子
６から出力される。
【００１３】図４は他の実施例に係るワンチップマイク
ロコンピュータの構成を示すブロック図である。図４に
おいて、図１に示す構成要素に対応するものには同一の
符号を付し、その説明を省略する。図４における発振回
路２が例えば外部入力電源電圧５Ｖよりも低い内部電源
電圧３Ｖで動作可能でワンチップマイクロコンピュータ
の回路特性上問題がなければ、内部回路４だけでなく、
発振回路２およびクロック生成部３も内部電源で動作さ
せることができる。したがって、この実施例ではレギュ
レータ７の出力は発振回路２およびクロック生成部３に
も接続されている。
ロコンピュータの構成を示すブロック図である。図４に
おいて、図１に示す構成要素に対応するものには同一の
符号を付し、その説明を省略する。図４における発振回
路２が例えば外部入力電源電圧５Ｖよりも低い内部電源
電圧３Ｖで動作可能でワンチップマイクロコンピュータ
の回路特性上問題がなければ、内部回路４だけでなく、
発振回路２およびクロック生成部３も内部電源で動作さ
せることができる。したがって、この実施例ではレギュ
レータ７の出力は発振回路２およびクロック生成部３に
も接続されている。
【００１４】発振回路２は、電源電圧のレベルを低下さ
せると、発振回路を構成するトランジスタの駆動能力が
低くなり、例えば１０ＭＨｚ 以上の発振が厳しくなる
。 したがって、システムの目的とする発振周波数と消費電
力から発振回路２を電圧３Ｖ系で動作させるか、又は電
圧５Ｖ系で動作させるか等の仕様を決定する。
せると、発振回路を構成するトランジスタの駆動能力が
低くなり、例えば１０ＭＨｚ 以上の発振が厳しくなる
。 したがって、システムの目的とする発振周波数と消費電
力から発振回路２を電圧３Ｖ系で動作させるか、又は電
圧５Ｖ系で動作させるか等の仕様を決定する。
【００１５】
【発明の効果】以上のように本発明によれば、外部入力
電源から内部回路を駆動させるための低電圧の内部電源
を得るレギュレータと、内部回路から出力されたデータ
信号を外部に出力する際に外部入力電源の電圧レベルに
引き上げて出力する電圧レベルシフタとを内部に設けて
構成したので、集積化された耐圧の低い内部回路が使用
でき、また、内部回路は低電圧で動作するため、従来の
回路より低消費電力化が図れるという効果が得られ、ま
た、従来通りの電圧レベルを持つ外部入力電源を供給す
ることができるとともに、外部的にはデータ信号が外部
入力電源電圧レベルで入出力されるため、従来の回路と
同様に使用することができるという効果が得られる。
電源から内部回路を駆動させるための低電圧の内部電源
を得るレギュレータと、内部回路から出力されたデータ
信号を外部に出力する際に外部入力電源の電圧レベルに
引き上げて出力する電圧レベルシフタとを内部に設けて
構成したので、集積化された耐圧の低い内部回路が使用
でき、また、内部回路は低電圧で動作するため、従来の
回路より低消費電力化が図れるという効果が得られ、ま
た、従来通りの電圧レベルを持つ外部入力電源を供給す
ることができるとともに、外部的にはデータ信号が外部
入力電源電圧レベルで入出力されるため、従来の回路と
同様に使用することができるという効果が得られる。
【図１】この発明の一実施例に係るワンチップマイクロ
コンピュータの構成を示すブロック図である。
コンピュータの構成を示すブロック図である。
【図２】この実施例において内部回路から入出力端子の
間のデータ信号の流れを説明するためのブロック図であ
る。
間のデータ信号の流れを説明するためのブロック図であ
る。
【図３】この実施例における電圧レベルシフタ、出力バ
ッファ回路および周辺回路の詳細な回路図である。
ッファ回路および周辺回路の詳細な回路図である。
【図４】他の実施例に係るワンチップマイクロコンピュ
ータの構成を示すブロック図である。
ータの構成を示すブロック図である。
【図５】従来のワンチップマイクロコンピュータの構成
を示すブロック図である。
を示すブロック図である。
４ 内部回路
７ レギュレータ
８ 電圧レベルシフタ
Claims (1)
- 【請求項１】 データ処理を行なうための内部回路を
備えたマイクロコンピュータにおいて、外部入力電源電
圧より低い電圧で駆動する内部回路を備え、外部入力電
源から上記内部回路を駆動させるための低電圧の内部電
源を得るレギュレータと、上記内部回路から出力された
データ信号を外部に出力する際に上記外部入力電源の電
圧レベルに引き上げて出力する電圧レベルシフタとを内
部に設けて構成したことを特徴とするマイクロコンピュ
ータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3074657A JPH04284522A (ja) | 1991-03-14 | 1991-03-14 | マイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3074657A JPH04284522A (ja) | 1991-03-14 | 1991-03-14 | マイクロコンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04284522A true JPH04284522A (ja) | 1992-10-09 |
Family
ID=13553527
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3074657A Pending JPH04284522A (ja) | 1991-03-14 | 1991-03-14 | マイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04284522A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH098632A (ja) * | 1995-06-23 | 1997-01-10 | Nec Corp | 半導体集積回路 |
-
1991
- 1991-03-14 JP JP3074657A patent/JPH04284522A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH098632A (ja) * | 1995-06-23 | 1997-01-10 | Nec Corp | 半導体集積回路 |
| US5712586A (en) * | 1995-06-23 | 1998-01-27 | Nec Corporation | Semiconductor integrated system comprising an output voltage level-selecting circuit |
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