KR100206630B1 - 반도체장치의 제조방법 - Google Patents

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아키라 구보
데츠야 호마
고지 기시모토
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가네꼬 히사시
닛본 덴기 가부시끼가이샤
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Abstract

반도체 장치의 제조방법이 다음과 같은 단계들을 포함한다. 하부배선층이 절연막을 통해 반도체 기판상에 형성된다. 산화규소의 형성을 촉진시키기 위한 촉매를 갖는 기체합성물이 화학증착법에 의해 상기 하부배선층이 형성된 반도체 기판의 표면상에 직접적으로 산화규소막을 형성하기 위한 기체원으로서 오존과 수증기 및 알콕시실란과 유기실록산 중의 하나로 이루어진 주요기체성분을 이용하여 대기속에 가해진다. 상부배선층이 상기 산화규소막상에 형성된다.

Description

반도체 장치의 제조방법
제1a도 내지 제1f도는 본 발명의 제1실시예에 따른 반도체 장치의 제조방법을 설명하기 위해 반도체 장치의 절연 중간층들을 형성하는 단계들을 도시한 단면도.
제2도는 본 발명의 제2실시예에서 이용되는 상압 화학증착 장치의 배치를 도시한 도면.
제3도는 산화규소막내의 수산기의 양을 나타내는 그래프.
제4도는 본 발명의 제3실시예에서 이용되는 상압 화학증착 장치의 배치를 도시한 도면.
제5a도는 내지 제5e도는 종래의 방법에 따른 규소중합물 배선층상에 절연 중간층들을 형성하는 단계들을 설명하기 위해 반도체 장치를 도시한 단면도.
제6도는 종래의 방법에 따라 산화규소막을 형성하기 위해 이용되는 성막장치의 배치를 도시한 도면.
* 도면의 주요부분에 대한 부호의 설명
1 : 규소 기판 2 : 필드산화막
3 : 게이트절연막 4 : 게이트전극
4a : 규소중합물전극 5 : 드레인전극
102 : 산화규소막 103 : 하부층
104 : 티타늄막 105, 105a : 절화티타늄막
106 : Al-Cu-Si 합금막 107 : 다층식 연결부
108 : 산화규소막 109 : 유기규산막
본 발명은 다단연결(multilevel interconnection)을 위한 절연 중간층(aninsulating interlayer)을 갖는 반도체 장치의 제조방법에 관한 것이다.
반도체 장치들의 고집적화에 따라서, 상호연결의 마이크로패터닝(micropatterning)과, 다단연결의 형성 및 배선간격의 감소가 반드시 실현되어야만 하고, 동시에 절연 중간층에 대한 요구사항도 엄격해지고 있다. 절연 중간층을 위해 요구되는 성질은 절연 중간층 자체에 균열이 전혀 생기지 않고 절연 중간층이 하부배선층의 두개의 인접한 틈부분에서의 양호한 매립성(excellent burying properties)과 하부층에 대한 양호한 계단피복성(good step coverage)을 가지며 그렇게 얻어진 절연 중간층의 표면이 매끈해야 한다는 것이다.
하부배선층이 주로 알루미늄에 근거를 둔 금속이나 구리 또는 금(an Al-based metal, Cu. or Au)으로 이루어질 때에 앞서 설명한 바와 같이 요구되는 성질의 일부를 충족시키는 다음과 같은 절연 중간층들이 이용될 수 있다.
무엇보다도 먼저, 오존 테트라에톡시실란(an ozone tetraethoxysilance: Si(OC2H5)4: 이하에서는 TEOS라고 지칭하기로 함)막이라고 지칭되는 산화규소막이 있으며, 그것은 아르곤가스(Ar gas)등과 같은 불활성기체나 질소기체를 갖는 TEOS용액을 버블링(bubbling)시켜서 얻어진 기체원(a source gas) 및 오전 기체를 이용한 열간화학증착법(a thermal Chemical Vapor Deposition: 열간 CVD법)에 의해 형성된다. 이러한 열간 CVD법은 상압 CVD법(APCVD법: an Atmospheric Pressure CVD method)과 저압 CVD법(LPCVD법: an Low Pressure CVD method)을 포함한다.
하부층의 표면이 주름져 있을지라도 이러한 오존 TEOS 막의 상면은 양호한 계단피복성으로 인해 매끈하다. 이러한 양호한 계단피복성은 기체원의 일부로서 유기실란기체(organosilance gas)를 이용하는 것이 모노실란기체(monosilane gas: SiH4)와 O2를 이용하는 APCVD법에서처럼 기체원으로서 무기실란기체를 이용하는 것에 비해 성막면에서 흡수된 TEOS등과 같은 반응기체분자(reaction gas mdecules)의 이동을 향상시키기 때문에 발생된다.
이러한, 오존 TEOS 막은 고도의 수분함유성과 양호한 수증기 흡수성을 갖는다. 예를 들어, 열간 CVD법에 의해 400℃에서의 성막시에 오존 TEOS 막에서는 수산기(OH radicals)를 나타내는 3,400cm-1의 파장수를 갖는 적외선 흡수 스펙트럼(FT-1R spectrum)의 흡수계수는 약 180cm-1이다. 이에 반해서, 기체원의 일부로서 무기실란기체를 이용하는 열간 CVD법에 의해 형성된 산화규소막이나 플라즈마 CVD법에 의해 형성된 산화규소막에서는 이러한 적외선흡수계수는 측정한계보다 작다.
이러한 방식에서, 수분함유율이 큰 오존 TEOS막이 다단연결부를 위한 절연중간층으로서 이용되면, 하부배선층에서의 두개의 인접한 틈부분간에서의 누설전류가 증가되고, 관통 구멍부분에서의 연결저항이 증가되며, 이른바 포이즌드 비어(poisoned via)라고 지칭되는 핀홀이 발생된다. 그것들에 더하여 열처리(annealing)시의 막의 수축에 의해 균열이 발생되고, 성막시의 응력이동에 의해 배선저항이 증가되며, 예를 들어, 분리 등에 의해 배선 신뢰성이 열악해진다.
오존 TEOS막의 앞서 설명한 문제를 해결하기 위해 일본국 특허출원공개평성 4-246846호 및 평성 4-343456호에는 대응수단이 기재되어 있다. 일본국 특허출원공개평성 4-246864호에 기재된 규소중합물으로된 배선층상에 절연 중간층을 형성하는 방법을 제5a도 내지 제5e도를 보면서 설명하겠다. 제5a도 내지 제5e도는 제조과정에서 반도체 장치의 절연 중간층들을 형성하는 단계들을 도시한다.
우선, 규소중합물막(a polysilicon film)이 규소 기판(501)상에 부착되고, 그렇게 얻어진 구조체가 규소중합물로 된 배선층(502)을 이루기 위한 모양(pattern)으로 된다. 제5a도에 도시된 바와 같이, TEOS 응고막(503: a TEOS-coagulated film)이 TEOS를 공급원으로서 이용하는 LPCVD방법에 의해 규소중합물로 된 배선층(502)상에 약 0.1m의 두께로 부착된다. 그리고, 온도가 약 50℃까지의 실온에서 유지되고 있는 수증기가 TEOS 응고막(503)의 표면에 대해 분사되어 다음과 같은 제1반응을 일으킨다.
Si(OC2H5)4+ 4H2O → Si(OH)4+ 4C2H5OH
제1반응의 생성물인 C2H5OH는 진공에 의해 증발되어 제5b도에 도시된 바와 같이 TEOS 응고막(503)을 실라놀막(503a: a silanol film: Si(OH)4)으로 전환시킨다.
이어서, 저압에서 질소분위기속에 적외선들이 방사되고 실라놀막(503a)의 표면이 15분동안 약 700℃로 가열되어 다음과 같은 제2반응을 일으킨다.
Si(OH)4→ SiO2+ 2H2O
제2반응에 의해 실리놀막(503a)은 제5c도에 도시된 바와 같이 약 0.05 내지 0.1 m의 두께를 갖고 균열이 없는 산화규소막(503b)을 형성하도록 유리질로 경화된다. 그 후에 TEOS 응고막의 형성으로부터 산화규소막의 형성까지의 상기 과정이 약 5회정도 반복되어 산화구소막들로 이루어지고 약 0.3 내지 0.6㎛의 두께를 갖는 절연 중간층(504)을 형성한다.
이러한 경우에 TEOS 응고막은 배선층에서의 홈의 구석들이 TEOS 응고막의 부착을 반복함으로써 둥글어지게 하도록 각각의 홈의 구석들에서 두껍게 부착된다. 결과적으로, 규서중합물로 된 배선층(SO2)에서의 극히 미세한 폭을 갖는 홈(the submicron-wide groove)이 평면화화고 절연층(504)의 표면은 제5d도에 도시된 바와 같이 거의 매끈해진다. 최종적으로, 제5e도에 도시된 바와 같이 2단 연결구조의 완성시에 알루미늄 배선층(505)이 종래의 스퍼터링 및 패터닝에 의해 절연 중간층(504)상에 형성된다.
상기 방법에 따르면 균열발생이 거의 없고 평면화한 표면을 갖는 산화규소막이 형성될 수 있으므로 상부배선층의 신뢰성이 확보될 수 있고 산화규소막 자체의 수증기에 대한 내성이 개선되어 하부배선층의 신뢰성을 개선한다. 또한, 산화규소막으로 이루어진 절연 중간층(504)이 완전히 유리질로 되므로 배선층들을 연결함에 있어서 절연 중간층(504)으로부터 접촉창으로 기체가 방출되지 않는다. 이러한 이유로 인해 하부배선층의 표면은 배선층들간의 연결부에서의 낮은 접촉저항을 보장하도록 비도전성을 제공하지 않는다. 이러한 방법은 다단연결구조체를 갖는 반도체 장치의 생산량과 신뢰도를 개선하기에 효율적이다.
한편, 일본특허출원공개평성 4-343456 호에는 알루미늄배선층을 위한 절연 중간층의 형성이 기재되어 있다. 이러한 성막에서는 제6도에 도시된 배치를 갖는 성막장치가 이용된다. 질소기체나 아르곤기체는 20sccm의 TEOS 기체 및 50sccm의 수증기의 혼합기체에 섞인다. 그렇게 생성된 혼합기체는 반응실(609)에 배치되어 있고 선택적으로 형성된 알루미늄 배선층을 갖는 웨이퍼(601)에 대해 샤워노즐(602)을 통해 균일하게 분무된다. 웨이퍼(601)는 이송계(603a)에 의해 카세트(604)로부터 텅 빈 로드 록크실(603: an evacuated load lock chamber)을 통해 하역(unloading)되어 반응실(609)에 배치된다.
TEOS 기체 및 수증기는 정온조(607a, 607b)로부터 발생된다. 이러한 기체들의 유량은 유동제어기(606a, 606b: MFCs)들에 의해 제어되고 기체들은 예열실(605)로 각각 공급된다. 예열실(605)에서는 혼합기체가 성막이 되지 않을 온도까지 가열되어 예비반응을 촉진시킨다. 예열실(605)에서의 기압은 약 20토르이고 그 온도는 약 200℃이다. 반응실(609)에서의 압력은 0.1 내지 10토르이고 웨이퍼(601)의 온도는 450℃이다. 인용부호 608은 압력게이지를 나타낸다.
웨이퍼(601)의 둘레의 압력은 샤워노즐(602)로부터의 기체주입의 효과에 의해 증가된다. 이러한 증가에 따라 웨이퍼(601)와 웨이퍼(601)의 표면위의 수십㎛까지의 부분의 사이에 어떤 온도분포가 발생된다. 이러한 온도분포는 100℃ 이상의 온도차가 생기게 한다. 이러한 이유로 인해 웨이퍼(601)의 표면상에서 산화막의 산화와 농밀화가 동시에 진행하고 웨이퍼(601)의 바로 근처에서의 TEOS의 부착반응도 촉진되어 저온에서 농밀한 산화규소막을 형성한다.
이러한 방법에 따르면 플라즈마손상이 없는 평평하고 농밀하며 고품질인 산화규소막이 500℃ 이하인 비교적 저온에서 형성될 수 있고, 절연 중간층의 신뢰성이 개선될 수 있다. 또한, 막에 가해지는 응력이 작기 때문에 다단연결의 신뢰성이 개선될 수 있다.
제5a도 내지 제5e도에 도시된 절연 중간층을 형성하는 방법에서는 실라놀막(503a)을 형성함에 있어서 H2O(수증기)가 가해져서 제1반응을 촉진한다. 한편, 산화규소막(503b)을 형성함에 있어서는 산화규소막에 잔류하는 수분을 제거하고 수분흡수성을 감소시키기 위해 제2반응에서 가열이 수행된다. 그러나, 이러한 방법에 의해 산화규소막속과 그 표면에 존재하는 Si-OH 결합들이 완전히 제거될 수는 없다.
이러한 이유로 인해 저압에서 형성된 산화규소막이 외기에 대해 노출되면 외기속의 수분이 막속에 잔류하는 Si-OH결합속에 흡수되어 막이 바람직스럽지 못하게 높은 수분함량을 갖게 한다. 이러한 종래의 방법으로 TEOS와 오존을 이용하여 열간 CVD법에 의해 형성된 오존 TEOS 막은 높은 수분함량과 큰 수분흡수성을 갖는다. 이러한 문제들을 해결하기 위해 수증기를 이용하는 제6도에 도시된 방법에서는 수분흡수문제가 미해결인 채로 남아 있다.
그러므로, 종래의 방법은 수분함량에 의해 유발된 누전증가와, 경유 구멍 부분(a via hole portion)에서의 연결저항증가와, 핀홀발생과, 열처리시의 막수축에 의한 균열발생과, 성막시의 열처리중의 응력이동에 의한 배선저항증가와 배선분리 및 고온바이어스시험에서의 MOS 트랜지스터의 역치전압의 변경에 관한 문제들을 완전히 해결할 수 없다.
[발명의 개요]
본 발명의 목적은 낮은 수분함량을 갖는 절연 중간층을 구비한 반도체 장치를 제조하는 방법을 제공하려는 것이다.
본 발명의 또다른 목적은 하부배선층에 대한 양호한 계단피복성을 갖고 균열발생이 없는 절연 중간층을 구비한 반도체 장치를 제조하는 방법을 제공하려는 것이다.
상기 목적들을 이루기 위해 본 발명에 따르면 절연막(an insulation film)을 통해 반도체 기판(1 : a semiconductor substrate)상에 하부배선층(107 : a lower wiring layer)을 형성하는 단계와, 상기 하부배선층이 형성된 상기 반도체 기판의 표면상에 화학증착법(CVD)에 의해 직접적으로 산화규소막(108 : a silicon oxide film)을 형성하기 위해 원료 기체로서 오존과 수증기 및 알콕시실란과 유기실록산 중의 하나로 구성된 주성분 기체(원료 가스)를 공급하는 단계와, 대기중에서 산화규소의 형성을 촉진시키기 위한 촉매(a catalysis)를 가지는 화합 기체(촉매 가스)를 부가하는 단계와, 상기 산화규소막상에 상부배선층(117)을 형성하는 단계를 포함하고, 상기 주성분 기체 공급 단계와 화합 기체 부가 단계는 서로 독립적인 경로를 통해 동시에 수행되는 반도체 장치의 제조방법이 제공된다.
[실시예]
이제, 본 발명의 실시예를 첨부도면을 보면서 설명하겠다.
[제1실시예]
제1a도 내지 제1f도는 본 발명의 제1실시예에 따른 반도체 장치를 제조하는 방법을 설명하기 위해 반도체 장치의 절연 중간층들을 형성하는 단계들을 도시한다. 제1aa도에 도시된 바와 같이 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)를 포함하는 반도체 소자(10)가 규소 기판(1)상에 형성된다. 반도체소자(10)는 필드 산화막(2 : a field oxide film)에 의해 둘러싸인 영역에서 게이트 절연막(3 : a gate insulating film)상에 형성된 게이트전극(4 : a gate electrode)과, 상기 규소 기판(1)의 표면상의 게이트전극(4)의 측부의 양쪽에 형성된 소스영역과 드레인영역(5) 및, 상기 필드산화막(2)상에 형성된 규소중합물전극(4a : polysilicon electrodes)등으로 구성된다.
제1a도를 참조하면, 윗면에 반도체소자(10)가 형성된 규소 기판(1)상에 0.1㎛의 두께를 갖는 산화규소막(102 : HTO film)이 실란 기체와 산화질소(N2O)를 이용하여 700℃에서 LPCVD법에 의해 형성된다. 규소 기판(1)은 오존기체와 TEOS 기체와 트리메톡시보레이트기체(B(COH3)3: TMB기체) 및 트리메틸 포스페이트기체 (PO(OCH3)3) : TMOP기체)를 이용하여 0.5㎛ 두께의 BPSG막 (Boron Phospho- Silicate Glass film)을 형성하도록 열간 CVD법에 의해 400℃로 가열된다.
이렇게 얻어진 구조는 800℃에서 30분동안 질소기체 분위기속에서 열처리되고 BPSG막은 배선 절연 하부층(103)을 형성하도록 리플로우(reflow)된다. 이러한 배선 절연 하부층(103)의 상면이 매끈할지라도 이러한 상면은 하부 반도체소자(10)를 이루는 게이트전극(4) 등과 같은 것의 단차를 반영한 주름(corrugations)들을 가지며 평탄하지 않다. 배선 절연 하부층(103)의 상면상의 단차, 즉, 고도차의 최대치는 약 0.6㎛이다.
규소기판(1)상에 형성된 반도체소자(10)에 도달하는 접촉공(a contact hole: 도시 안됨)이 배선 절연 하부층(103)의 예정된 부분에 형성된다. 그리고, 약 0.06㎛의 두께를 갖는 티타늄막(104)과 약 0.1m의 두께를 갖는 질화티타늄막(105)과 약 0.6m의 두께를 갖는 Al-Cu-Si 합금막(106) 및 약 0.05㎛의 두께를 갖는 질화티타늄막(105a)이 스퍼터링이나 반응성 스퍼터링에 의해 순서대로 형성되어 적층된다. 이러한 4중금속막들은 다충 연결부(107 : a multilayered interconnection)를 형성하도록 모양이 형성된다. 제2도에 도시된 APCVD장치는 하기에 설명된다. 제1실시예의 특징적인 단계로서, 촉매를 갖는 합성물인 수인산(H3PO4: an aqueous phosphoric acid)이 인산기체를 발생시키도록 질소기체에 의해 버블링된다. 인산기체는 5sccm의 유량으로 규소 기판(1)의 근처에 공급된다. 인산기체는 대량의 인산기체의 부가가 기체원의 성분비를 감소시키기 때문에 촉매로서만 이용된다. 즉, 인산기체의 요구량은 TEOS기체의 공급량에 비해 단지 10mol% 이하이다. 이 때의 TEOS용액의 버블링 온도는 65℃이며, 물의 버블링 온도는 30℃이며 수인산용액의 버블링 온도는 25℃이다. 또한, 촉매를 포함하는 가스는 TEOS 가스 및 수증기의 공급과 동시에 공급되며, 각 가스의 공급 도중에 반응이 발생하는 것을 억제하기 위하여 촉매 가스와 원료가스는 독립적인 경로로 공급된다.
이러한 방식으로, TEOS기체와 오존 및 수증기와 함께 인산기체를 공급함으로써 TEOS와 물 및 오존의 반응매체로서의 실라놀막이 아니라 산화규소막이 APCVD장치에서 형성될 수 있다. 이러한 이유로 인해 종래기술과 달리, 적외선을 방사하여 열처리하지 않고도 Si-OH결합수가 적고 수분함량이 낮으며 수분 흡수성이 낮은 산화규소막이 형성될 수 있다. 앞서 설명한 방법에 의해 선택적으로 형성된 다층식 연결부(107)를 포함하는 규소 기판(1)의 표면상에 1.5㎛두께의 산화규소막(108)이 형성될 수 있다.
산화규소막(108)상에 상부 배선층을 형성하기 위해서는 상부 배선층의 분리 및 단락을 방지하도록 산화규소막(108)의 표면을 평면화하는 것이 바람직하다. 그러므로, 제1c도에 도시된 바와 같이, 약 0.5㎛의 두께를 갖는 유기규산막(109)이 스핀코팅법 등에 의해 산화규소막(108)상에 형성된다.
제1d도에 도시된 바와 같이 유기규산막(109) 및 산화규소막(108)의 일부는 유기규산막(109)이 완전히 제거되기까지 반응 이온 에칭(RIE : reactived ion etching)에 의해 부식된다. 이 때의 에칭조건은 100sccm의 4불화탄소(CF4: a carbon tetrafluoride) 유량과 15sccm의 O2유량과 13Pa의 압력과 0.3W/cm2의 에너지밀도 및 유기규산막(109) : 산화규소막(108)의 에칭비율 = 1:1 이라는 것이다.
이제, 산화규소막(108)은 제1e도에 도시된 바와 같이 하부의 다층식 연결부(107)에 도달하는 관통 구멍(110)을 형성하기 위한 마스크로서 감광막을 이용하여 선택적으로 에칭된다. 이러한 관통 구멍(110)은 3불화메탄기체(CHF3: trifluoro methane gas)와 산소기체를 이용하여 10Pa의 압력과 1,200W의 에너지로 비등방성에칭을 함으로써 형성된다. 이러한 에칭시에는 질화티타늄막(105)에 대한 에칭율도 높기 때문에 관통 구멍(110)의 바닥부상에 합금막(106)이 노출된다.
제1f도에 도시된 바와 같이, 0.01㎛ 두께의 티타늄막(111)과 0.05㎛ 두께의 질화티타늄막(112)이 스퍼터링 및 반응성 스퍼터링에 의해 관통 구멍(110)을 포함하는 산화규소막(108)의 표면 전체에 순서대로 형성된다. 그리고, 0.2㎛두께의 텅스텐막(113)이 6불화텅스텐기체(WF6)와 수소기체를 이용하여 400℃의 기판온도와 5,000Pa의 압력에서 블랑케트(blanket) CVD법에 의해 질화티타늄막(112)상에 형성된다.
텅스텐막(113) 등은 산화규소막(108)의 상면이 노출되기까지 일종의 담체기체(a carrier gas)로서의 아르곤기체와 에칭기체로서의 6불화황기체(SF6)를 이용하여 30Pa의 압력과 400W의 에너지에서의 플라즈마에 의해 부식된다. 이 때, 관통 구멍(110)은 티타늄막(111)과 질화티타늄막(112) 및 텅스텐막(113)으로 채워진다. 그리고, 0.06㎛ 두께의 티타늄막(114)과 0.1㎛ 두께의 질화티타늄막(115)과 0.60㎛ 두께의 Al-Cu-Si 합금막(116) 및 0.05㎛ 두께의 질화티타늄막(115a)이 산화규소막(108)상에 순서대로 형성되어 적층된다.
이렇게 적층된 금속층들은 상부의 다층식 연결부(117)를 형성하도록 패턴화되고 제1실시예에 따른 반도체 장치를 제조하는 단계들을 완성한다. 본 발명에서 형성된 산화규소막(108)의 P농도는 2.0 원자% 정도로 낮다.
앞서 설명한 TEOS에 더하여 알콕시실란이나 유기실록산이 이용될 수도 있다. 예를 들어, 90 내지 100℃의 버블링 온도에서 헥사에톡시디실록산(Si2O(OC2H5)6)이 이용될 수도 있다. 또한, 헥사노말부톡시디실록산의 이성체로서의 헥사메톡시디실록산(Si2O(OCH3)6)나 헥사노말부톡시디실록산(Si2O(n-OC3H7)6) 또는 헥사이소부톡시디실록산(Si2O(i-OC3H7)6)이 이용될 수도 있을 것이다.
제3도는 제1실시예에서 이용된 산화규소막의 성장을 촉진시키는 촉매로서의 인산을 반응계에 대해 부가함으로써 형성된 산화규소막(108)에서의 수산기(OH radicals)들의 수 및 종래기술에 따라 상압에서 오존(O3)과 TEOS를 이용함으로써 형성된 오존 TEOS막에서의 수산기들의 수를 도시한다. 제3도로부터 알 수 있듯이 본 발명에 의해 형성된 산화규소막에서의 수산기들의 수는 오존 TEOS 막에서의 수산기의 수보다 약 50%정도로 낮게 감소한다. 산화규소막에서의 수산기들의 수의 감소에 따라 오존 TEOS 막에서의 누전은 1 x 10-9A/cm2으로부터 3 x 10-10A/cm2까지 감소하였다.
0.6㎛의 직경을 각각 갖는 50,000개의 경유 구멍(via holes)들의 배치를 이용하여 측정되었을 때에 연결저항은 약 0.90Ω/홀로부터 약 0.70Ω/홀로 감소하였다. 산화규소막(108)의 저항은 Ω= 0.6 x 1016Ω.cm인 오존 TEOS막의 저항보다 큰 1.8 x 1016Ω.cm이었으며, 그것은 배선층들간의 절연성이 개선되었음을 의미한다.
산화규소막(108)의 역치전압(VT)에서의 변화량(ΔVT)이 고온 바이어스시험(BT)에서 오존 TEOS막의 역치전압의 변화량과 비교되었다. 이러한 시험의 조건들은 오존 TEOS 막에서는 ΔVT/VT= -25% 이었고 본 발명에서는 ΔVT/VT= -9% 이었다. 또한, 450℃에서의 열처리에서 막수축 인자는 5%로부터 2%로 감소했다. 250℃에서의 300시간동안의 응력이동시험에서는 하부배선층에서의 분리가 전혀 없었다. 또한, 그렇게 형성된 산화규소막(108)은 빈 곳이 없이 0.35m 이하일 정도로 작은 간격으로 다층식 연결공간속에 매립될 수 있다.
제1실시예에서는 인산이 촉매를 나타내는 합성물로서 이용된다. 그러나, 그러한 합성물은 인산에만 제한되는 것은 아니며 트리메틸포스페이트(PO(OCH3)3: TMOP)등에 의해서도 동일한 효과를 얻을 수 있다. 또한, 상기 실시예에서는 알루미늄 다층식 연결부(107)가 예시되어 있지만, 다층식 연결부는 이것에만 제한되는 것은 아니다.
[제2실시예]
이제, 본 발명의 제2실시예를 설명하겠다. 다층식 연결부(107)까지의 구조는 제1a도에 도시된 제1실시예에서 처럼 형성된다. 산화규소막(108)은 제1b도에서처럼 다층식 연결부(107)를 포함하는 표면상에 형성된다. 산화규소막(108)은 제2실시예에서는 제2도에 도시된 APCVD장치를 이용하여 형성되었다.
제2도를 보면 인용부호 201은 반응실을 가열하는 히터를 지칭하고, 202는 서셉터(susceptor)를 지칭히며, 203은 처리되어야 할 반도체 웨이퍼를 지칭하고, 204는 확산 헤드를 지칭하며, 205는 반응실을 지칭하고, 206은 산소로부터 오존을 발생시키는 오존발생기를 지칭하며, 207은 기체 유량을 제어하는 유동제어기를 지칭하고, 208은 예정된 온도에서 유지되는 용액들을 버블링시키기 위한 정온조를 지칭하고, 209는 TEOS 용액을 지칭하며, 210은 촉매를 나타내는 붕산수영액을 지칭하고, 211은 물을 지칭한다.
이제, 이러한 APCVD장치를 이용한 산화규소막(108)을 형성하는 방법을 설명하겠다. 우선, TEOS 용액(209)과 물(211)은 TEOS 기체와 수증기를 발생시키기 위해 오존 발생기(206)로부터의 400sccm의 오존유량 및 400℃의 웨이퍼(203)의 온도에서 질소기체와 함께 버블링된다. TEOS 기체와 수증기는 각각 50sccm 및 120sccm의 유량으로 웨이퍼(203)상에 공급된다.
TEOS 및 수증기의 도입과 동시에, 촉매를 갖는 합성물로서의 붕산 수용액(210: H3BO3)이 붕산기체를 발생시키기 위해 질소기체와 함께 버블링된다. 붕산기체는 TEOS와 물 및 오전의 중간반응 생성물의 탈수 및 응축반응을 촉진시키기 위해 5sccm의 유량으로 웨이퍼(203)의 근처에 공급된다. 이 때 TEOS 용액(209)의 버블링 온도는 65℃이며 물(211)의 버블링 온도는 30℃이고 붕산 수용액(210)의 버블링 온도는 25℃이다.
상기 방법에 따르면, 산화규소막(108)은 제1d도에 도시된 구조에서처럼 선택적으로 형성된 다층식 연결부(107)를 포함하는 규소 기판(1)의 표면상에 형성된다. 추후의 반도체 장치의 제조를 완성하는 단계들은 제1c도 내지 제1f도에서와 같고, 그 설명은 생략된다. 제2실시예에서 형성된 산화규소막(108)에서의 붕소(B)의 농도는 0.5원자% 미만일 정도로 매우 낮다.
앞서 설명한 바와 같이, 붕산이 제2실시예에서의 촉매를 갖는 합성물로서 이용되면 산화규소막에서의 수산기의 감소 및 표면 거칠기의 억제라는 측면에서 인산을 이용하는 제1실시예에서와 동일한 효과가 얻어진다. 제2실시예에서는 붕산이 촉매를 나타내는 붕소함유산으로서 이용된다. 그러나, 합성물은 붕산에만 제한되는 것은 아니며, 트리메틸브레이트(B(OCH3)3: TMB) 등과 같은 것으로도 동일한 효과가 얻어질 수 있다. 또한, 연결저항 및 역치전압의 변화 등과 같은 전기적 특성은 제1f도에서와 동일한 2단식 연결구조에서 측정되어 제1실시예에서와 동일한 결과를 얻었다.
[제3실시예]
이제, 본 발명의 제3실시예를 설명하겠다. 연결부(107)까지의 구조는 제1a도에 도시된 제1실시예에서처럼 형성된다. 제1b도와 유사하게, 다단식 연결부(107)를 포함하는 표면상에는 산화규소막(108)이 형성된다. 제3실시예에서는 산화규소막(108)이 제4도에 도시된 APCVD장치를 이용하여 형성되었다.
이제, 이러한 APCVD장치를 이용한 산화규소막(108)을 형성하는 방법을 설명하겠다. 우선, TEOS 용액(309)과 물(311)은 TEOS기체와 수증기를 발생시키도록 400sccm의 오존유량과 400℃의 웨이퍼(303)의 온도에서 질소기체와 함께 버블링된다. TEOS 기체와 수증기는 각각 50sccm과 120sccm으로 웨이퍼(303)상으로 공급된다.
TEOS 및 물의 도입과 동시에, TEOS와 물 및 오존의 중간반응생성물의 탈수 및 응축반응을 촉진시키기 위해 5sccm의 유량으로 촉매를 갖는 합성물로서의 불화수소기체(HF)가 웨이퍼(303)의 근처에 공급된다. 이 때, TEOS 용액 (309)의 버블링 온도는 65℃이고, 물(311)의 버블링 온도는 30℃이다. 인용부호 301은 가열기를 지칭하고, 302는 감수자를 지칭하며, 304는 확산헤드를 지칭하고, 305는 반응실을 지칭하며, 306은 산소로부터 오존을 발생시키는 오존발생기를 지칭하고, 307은 유동제어기를 지칭하며, 308은 정온조를 지칭한다.
앞서 설명한 방법에 따르면, 제1d도에 도시된 구조와 마찬가지로 선택적으로 형성된 다층식 연결부(107)를 포함하는 규소 기판(1)의 표면에 산화규소막(108)이 형성된다. 추후의 반도체 장치의 제조를 완성하는 단계는 제1c도 내지 제1f도에서와 같으며 그 설명은 생략하겠다. 제3실시예에서 형성된 산화규소막(108)에서의 불소(F)의 농도는 1.2 원자%일 정도로 매우 낮다.
앞서 설명했듯이, 제3실시예에서 불소가 촉매를 갖는 합성물로서 이용되면 산화규소막(108)에서의 수산기의 감소 및 표면거칠기의 억제라는 측면에서 인산을 이용하는 제1실시예 에서와 동일한 효과가 얻어질 수 있다. 또한, 연결저항 및 역치전압변화 등과 같은 전기적 특성이 제1f도에서의 연결구조와 동일한 2단 연결구조에서 제1실시예에서와 동일한 결과를 얻는 것으로 측정되었다.
[제4실시예]
이제, 본 발명의 제4실시예를 설명하겠다.
제1a도에 도시된 제1실시예에서처럼 다층식 연결부(107)까지의 구조가 형성된다. 그리고, TEOS 용액(309) 및 물(311)은 TEOS 기체 및 수증기를 발생시키기 위해 400℃의 웨이퍼(303)의 온도 및 400sccm 의 오존유량에서 질소기체로 버블링된다. TEOS 기체 및 수증기는 제4도에 도시된 APCVD장치를 이용하여 각각 50sccm 및 120sccm로 웨이퍼(303)상으로 공급된다.
촉매를 갖는 합성물로서의 암모니아(NH3) 기체는 TEOS와 물 및 오존의 중간 반응생성물의 탈수 및 응축반응을 촉진시키기 위해 5sccm의 유량으로 웨이퍼(303)의 근처로 공급된다. 이 때, TEOS 용액(309)의 버블링 온도는 65℃이고 물(311)의 버블링 온도는 30℃이다.
앞서 설명한 방법에 따르면, 제1d도에 도시된 구조에서와 마찬가지로, 선택적으로 형성된 다층식 연결부(107)를 포함하는 규소 기판의 표면상에 산화규소막(108)이 형성된다. 추후의 반도체 장치의 제조를 완성하는 단계는 제1c도 내지 제1f도에서와 동일하며, 그 설명은 생략하겠다.
앞서 설명했듯이, 제4실시예에서 촉매를 갖는 합성물로서 암모니아가 이용되면 산화규소막(108)에서의 수산기의 감소 및 표면 거칠기의 억제라는 측면에서 인산을 이용하는 제1실시예에서와 동일한 효과가 얻어질 수 있다. 또한, 연결저항 및 역치전압변화 등과 같은 전기적 특성은 제1f도에서의 연결구조와 같은 2단 연결구조에서 제1실시예에서와 동일한 결과를 얻는 것으로 측정되었다.
앞서 설명했듯이, 본 발명에 따르면, 산화규소막이 오존과 TEOS를 이용하여 예를 들어 알루미늄 배선층상에 형성되려 할 때에 산화규소막의 발생을 촉진시키는 촉매를 갖는 합성물이 부가된다. 이 단계에서, 그렇게 형성된 산화규소막에서의 Si-OH 결합의 수는 대폭적으로 감소될 수 있다. 그러므로, 하부배선층에 대한 양호한 계단 피복성과 적은 수분함량을 갖고 균열발생이 없는 절연 중간층이 효율적으로 형성될 수 있다.

Claims (8)

  1. 반도체 장치의 제조방법에 있어서, 절연막(an insulating film)을 통해 반도체 기판(1 : a semiconductor substrate) 상에 하부배선층(107 : a lower wiring layer)을 형성하는 단계와, 상기 하부배선층이 형성된 상기 반도체 기판의 표면상에 화학증착법(CVD)에 의해 직접적으로 산화규소막(108 : a silicon oxide film)을 형성하기 위해 원료 기체로서 오존과 수증기 및 알콕시실란과 유기실록산 중의 하나로 구성된 주성분 기체(원료가스)를 공급하는 단계와, 대기중에서 산화규소의 형성을 촉진시키기 위한 촉매(a catalysis)를 가지는 화합 기체(촉매 가스)를 부가하는 단계와, 상기 산화규소막상에 상부배선층(117)을 형성하는 단계를 포함하고, 상기 주성분 기체 공급 단계와 화합 기체 부가 단계는 서로 독립적인 경로를 통해 동시에 수행되는 반도체 장치의 제조방법.
  2. 제1항에 있어서, 부가되는 화합 기체는 인과 붕소 및 불소로 구성된 그룹 중에서 선택된 하나의 산성 기체(one acid gas)로 구성되는 반도체 장치의 제조방법.
  3. 제1항에 있어서, 부가되는 화합 기체는 알칼리 함유 기체(a gas containing alkali)인 반도체 장치의 제조방법.
  4. 제3항에 있어서, 상기 알칼리 함유 기체는 암모니아 기체인 반도체 장치의 제조방법.
  5. 제1항에 있어서, 상기 화합 기체의 함량은 주성분 기체의 함량에 대해 10몰% 미만인 반도체 장치의 제조방법.
  6. 제1항에 있어서, 상기 CVD법은 상압 CVD법인 반도체 장치의 제조방법.
  7. 제1항에 있어서, 상기 화합 기체는 주성분 기체와 수분 및 오존의 반응매개물의 탈수반응 및 응축반응을 촉진시키는 반도체 장치의 제조방법.
  8. 반도체 장치의 제조방법에 있어서, 절연막을 통해 반도체 기판(1)상에 하부 배선층(107)을 형성하는 단계와, 화학 증착법(CVD)에 의해 상기 하부배선층이 형성된 400℃의 온도를 갖는 상기 반도체 기판의 표면상에 직접적으로 산화규소막(108 : a silicon oxide film)을 형성하기 위해 400℃의 기판온도와 상압하에서 50sccm 유량의 테트라에톡시실란 기체(TEOS 기체)와, 400sccm 유량의 오존 및 120sccm 수증기를 공급하는 단계와, 대기중에서 5sccm의 유량으로 촉매(a catalysis)를 갖는 인산기체를 부가하는 단계와, 상기 산화규소막상에 상부배선층(117)을 형성하는 단계를 포함하고, 상기 TEOS 기체와 오존 및 수증기를 공급하는 단계와 인산기체를 부가하는 단계는 서로 독립적인 경로를 통해 동시에 수행되는 반도체 장치의 제조방법.
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Families Citing this family (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20010012700A1 (en) * 1998-12-15 2001-08-09 Klaus F. Schuegraf Semiconductor processing methods of chemical vapor depositing sio2 on a substrate
SG70035A1 (en) * 1996-11-13 2000-01-25 Applied Materials Inc Systems and methods for high temperature processing of semiconductor wafers
TW466772B (en) 1997-12-26 2001-12-01 Seiko Epson Corp Method for producing silicon oxide film, method for making semiconductor device, semiconductor device, display, and infrared irradiating device
US6054206A (en) * 1998-06-22 2000-04-25 Novellus Systems, Inc. Chemical vapor deposition of low density silicon dioxide films
JP2000077402A (ja) * 1998-09-02 2000-03-14 Tokyo Electron Ltd プラズマ処理方法および半導体装置
US6465044B1 (en) * 1999-07-09 2002-10-15 Silicon Valley Group, Thermal Systems Llp Chemical vapor deposition of silicon oxide films using alkylsiloxane oligomers with ozone
US6156743A (en) * 1999-10-18 2000-12-05 Whitcomb; John E. Method of decreasing fatigue
US6294483B1 (en) * 2000-05-09 2001-09-25 Taiwan Semiconductor Manufacturing Company Method for preventing delamination of APCVD BPSG films
JP4710187B2 (ja) * 2000-08-30 2011-06-29 ソニー株式会社 多結晶シリコン層の成長方法および単結晶シリコン層のエピタキシャル成長方法
US20020084482A1 (en) * 2000-12-31 2002-07-04 Cetin Kaya Scalable dielectric
US6777347B1 (en) 2001-01-19 2004-08-17 Taiwan Semiconductor Manufacturing Company Method to produce porous oxide including forming a precoating oxide and a thermal oxide
KR100434516B1 (ko) * 2001-08-27 2004-06-05 주성엔지니어링(주) 반도체 제조장치
US20040033371A1 (en) * 2002-05-16 2004-02-19 Hacker Nigel P. Deposition of organosilsesquioxane films
US20060039518A1 (en) * 2002-05-16 2006-02-23 Hornkohl Jason L Thermal cavitation focusing, inertial containment test equipment
US7431967B2 (en) 2002-09-19 2008-10-07 Applied Materials, Inc. Limited thermal budget formation of PMD layers
US7141483B2 (en) 2002-09-19 2006-11-28 Applied Materials, Inc. Nitrous oxide anneal of TEOS/ozone CVD for improved gapfill
US7335609B2 (en) * 2004-08-27 2008-02-26 Applied Materials, Inc. Gap-fill depositions introducing hydroxyl-containing precursors in the formation of silicon containing dielectric materials
US7456116B2 (en) * 2002-09-19 2008-11-25 Applied Materials, Inc. Gap-fill depositions in the formation of silicon containing dielectric materials
US9257302B1 (en) 2004-03-25 2016-02-09 Novellus Systems, Inc. CVD flowable gap fill
US7524735B1 (en) 2004-03-25 2009-04-28 Novellus Systems, Inc Flowable film dielectric gap fill process
US7582555B1 (en) 2005-12-29 2009-09-01 Novellus Systems, Inc. CVD flowable gap fill
US7642171B2 (en) 2004-08-04 2010-01-05 Applied Materials, Inc. Multi-step anneal of thin films for film densification and improved gap-fill
US7498273B2 (en) * 2006-05-30 2009-03-03 Applied Materials, Inc. Formation of high quality dielectric films of silicon dioxide for STI: usage of different siloxane-based precursors for harp II—remote plasma enhanced deposition processes
US9245739B2 (en) 2006-11-01 2016-01-26 Lam Research Corporation Low-K oxide deposition by hydrolysis and condensation
US8557712B1 (en) 2008-12-15 2013-10-15 Novellus Systems, Inc. PECVD flowable dielectric gap fill
DE102009043840A1 (de) * 2009-08-24 2011-03-03 Aixtron Ag CVD-Reaktor mit streifenförmig verlaufenden Gaseintrittszonen sowie Verfahren zum Abscheiden einer Schicht auf einem Substrat in einem derartigen CVD-Reaktor
WO2011026565A1 (de) 2009-09-04 2011-03-10 Wieland-Werke Ag Verfahren zum aufbringen von schichten
US8278224B1 (en) 2009-09-24 2012-10-02 Novellus Systems, Inc. Flowable oxide deposition using rapid delivery of process gases
DE102009049283A1 (de) * 2009-10-13 2011-04-14 Behr Gmbh & Co. Kg Verfahren zur Beschichtung zumindest eines Teils eines Grundkörpers
KR101758944B1 (ko) * 2009-12-09 2017-07-18 노벨러스 시스템즈, 인코포레이티드 신규한 갭 충진 집적화
US8685867B1 (en) 2010-12-09 2014-04-01 Novellus Systems, Inc. Premetal dielectric integration process
US9719169B2 (en) 2010-12-20 2017-08-01 Novellus Systems, Inc. System and apparatus for flowable deposition in semiconductor fabrication
US8846536B2 (en) 2012-03-05 2014-09-30 Novellus Systems, Inc. Flowable oxide film with tunable wet etch rate
US9018108B2 (en) 2013-01-25 2015-04-28 Applied Materials, Inc. Low shrinkage dielectric films
US9847222B2 (en) 2013-10-25 2017-12-19 Lam Research Corporation Treatment for flowable dielectric deposition on substrate surfaces
US10049921B2 (en) 2014-08-20 2018-08-14 Lam Research Corporation Method for selectively sealing ultra low-k porous dielectric layer using flowable dielectric film formed from vapor phase dielectric precursor
US10388546B2 (en) 2015-11-16 2019-08-20 Lam Research Corporation Apparatus for UV flowable dielectric
US9916977B2 (en) 2015-11-16 2018-03-13 Lam Research Corporation Low k dielectric deposition via UV driven photopolymerization
CN115011350A (zh) * 2022-07-05 2022-09-06 上海集成电路材料研究院有限公司 一种蚀刻组合物、蚀刻方法及应用
WO2024070858A1 (ja) * 2022-09-27 2024-04-04 東京エレクトロン株式会社 基板処理方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4360393A (en) * 1980-12-18 1982-11-23 Solarex Corporation Vapor deposition of H3 PO4 and formation of thin phosphorus layer on silicon substrates
JPH03242934A (ja) * 1990-02-21 1991-10-29 Mitsubishi Electric Corp 半導体成膜方法
EP0519079B1 (en) * 1991-01-08 1999-03-03 Fujitsu Limited Process for forming silicon oxide film
JPH04246846A (ja) * 1991-02-01 1992-09-02 Fujitsu Ltd 半導体装置の製造方法
JPH04341568A (ja) * 1991-05-16 1992-11-27 Toshiba Corp 薄膜形成方法及び薄膜形成装置
JPH04343456A (ja) * 1991-05-21 1992-11-30 Fujitsu Ltd 半導体装置の製造方法
US5165955A (en) * 1991-05-28 1992-11-24 Dow Corning Corporation Method of depositing a coating containing silicon and oxygen
JPH0547758A (ja) * 1991-08-16 1993-02-26 Fujitsu Ltd 半導体装置の層間絶縁膜の形成方法
US5470800A (en) * 1992-04-03 1995-11-28 Sony Corporation Method for forming an interlayer film
JP3319014B2 (ja) * 1992-04-03 2002-08-26 ソニー株式会社 成膜方法、成膜装置、及び半導体装置の製造方法
JP2773530B2 (ja) * 1992-04-15 1998-07-09 日本電気株式会社 半導体装置の製造方法
JPH0795548B2 (ja) * 1992-09-10 1995-10-11 アプライド マテリアルズ インコーポレイテッド 二酸化珪素膜の気相成長法
JP2684942B2 (ja) * 1992-11-30 1997-12-03 日本電気株式会社 化学気相成長法と化学気相成長装置および多層配線の製造方法
JPH086181B2 (ja) * 1992-11-30 1996-01-24 日本電気株式会社 化学気相成長法および化学気相成長装置
JPH06302593A (ja) * 1993-04-16 1994-10-28 Oki Electric Ind Co Ltd 半導体装置の製造方法
JPH098032A (ja) * 1995-06-20 1997-01-10 Sony Corp 絶縁膜形成方法

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US5840631A (en) 1998-11-24
JPH08153784A (ja) 1996-06-11

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