KR100205612B1 - 반도체 소자의 격리영역형성방법 - Google Patents

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Abstract

본 발명은 반도체장치의 격리영역형성방법을 개시하고 있는 것으로서, 반도체기판상에 패드막을 형성하는 공정과; 상기 패드막상에 제1실리콘질화막을 형성하는 공정과; 마스크를 사용하여 상기 제1실리콘질화막을 패터닝하여, 회로소자들이 형성되는 상기 기판의 회로소자영역상에만 상기 제1실리콘질화막이 남도록 하는 공정과; 상기 패터닝된 실리콘질화막을 마스크로 사용하여 상기 패드막을 부분적으로 제거하여, 상기 소자영역이 형성되는 영역에 소정의 두께를 갖는 하부막이 남도록 하는 공정과; 상기 패턴화된 실리콘질화막과, 상기 패드막의 하부막상에 상기 제2실리콘질화막을 형성하는 공정과; 상기 제1실리콘질화막을 선택적으로 제거하여 상기 패턴화된 실리콘질화막의 양측벽상에 스페이서를 형성하는 공정 및; 상기 하부막에 대해서 열산화를 실행하여 상기 격리영역을 형성하는 공정을 포함한다. 이러한 방법에 의해서, 버드즈 빅의 크기를 줄일 수 있어서 반도체소자의 집적도를 개선시킬 수 있다.

Description

반도체 소자의 격리영역형성방법 (Method of Forming Isolation Region in Semiconductor Device)
본 발명은 반도체 소자의 제조에 관한 것으로, 더욱 구체적으로는 반도체 소자내의 회로소자간에 서로 전기적으로 분리하기 위한 절연영역형성방법에 관한 것이다.
실리콘 기판에 형성된 FET (Field Effect Transistor), 바이폴라 트랜지스터, 다이오드, 커패시스터, 저항 등이 설치된 반도체 집적회로에 있어서, 이들 회로소자를 절연하기 위한 수단이 필요하다. 일반적으로, 고유전물질(高誘電物質)인 실리콘 산화막의 격리영역이 절연 수단으로 사용된다. 실리콘 산화막의 격리영역을 형성하기 위해서 이 기술분야에서 잘 알려진 LOCOS (Locos Oxidation of Silicon)기술이 주로 사용된다.
도 1A 내지 1C는 종래 LOCOS 기술을 이용하여 격리영역 형성 과정을 단계별로 보여주는 단면도이다.
도 1A를 참조하면, 열산화에 의해 두께 약 500Å를 갖는 하부실리콘산화막(12)이 실리콘 기판상에 형성되어 있다. 하부실리콘산화막(12)상에 두께가 약 1000Å인 실리콘 질화막(13)은 CVD (Chemical Vapor Deposition; 화학기상증착)법 등에 의해 증착된다. 하부산화막(12)은 실리콘 질화막(13)에 의해서 실리콘기판(11)으로 인가된 응력(stress)을 완화시키기 위한 것이다.
도 1A와 도 1B에 있어서, 실리콘 질화막(13)은 포토리소그래피 기술을 사용한 에칭에 의해 패터닝되어 회로소자가 형성되는 실리콘 기판(11)의 회로소자영역(19)상에만 그 실리콘질화막(13a)이 남게 된다. 더욱 구체적으로 설명하면, 격리영역이 형성된 영역에 있는 하부실리콘산화막(12)이 노출된다.
도 1B와 1C를 참조하면, 실리콘 기판(11)은 패터닝된 실리콘 질화막 13a을 마스크로 사용하여 산소가 존재하는 환경에서 열처리되어 산화되면, 약 5000Å의 두께를 갖는 실리콘 산화막의 격리영역(14)이 형성된다.
다음에, 실리콘 질화막의 패턴(13a)이 제거되며, 그리고 회로소자가 격리영역(14)에 의해 둘러싸여 있는 회로소자영역(19a)내에서 잘 알려진 방법에 의해 형성된다.
그러나, 도 1에 도시되어 있는 바와 같이, LOCOS 기술에 있어서, 실리콘 기판(11)의 산화 반응은 수직방향으로 진행될 뿐 아니라, 실리콘 질화막(13a)의 가장자리 아래의 영역으로도 진행되어서, 버즈 빅(bird's beak : 새부리모양)(15)은 그 격리영역들(14)에서 필연적으로 형성된다. 다시 말하면, 버즈 빅(15)은 실리콘 기판(11)상의 격리영역(14)이 차지하고 있는 영역을 크게 확장한다. 그러나 버즈 빅의 성장은 반도체 집적회로의 고집적화에 바람직하지 않다.
도 2A와 2B에 도시되어 있는 것처럼, 버즈 빅의 성장을 억제하면서 실리콘 산화막의 격리영역을 형성하는 방법이 종래 기술에서 제안되어 왔다.
도 2A를 참조하면, 하부실리콘산화막(22)이 실리콘 기판(21)상에 형성되어 있으며, 기상증착법에 의해 폴리실리콘층(26)이 상기 하부실리콘산화막(22)상에 형성되어 있고, 그리고 상기 폴리실리콘층(26)상에 실리콘 질화막(23)이 형성되어 있다.
도 2A와 2B에 있어서, 상기 실리콘 질화막(23)이 패터닝되면, 실리콘 질화막의 패턴(23a)이 회로소자영역에만 남게된다. 그 다음, 실리콘 질화막의 패턴(23a)을 마스크로 사용하여, 폴리실리콘막(26)과 실리콘 기판(21)을 선택적으로 열산화 처리하면 실리콘 산화막의 격리영역(24)이 형성된다.
이 방법 역시 버즈 빅(25)의 생성을 피할 수 없다. 그러나, 도 1C의 버즈 빅에 비하면, 도2B에 나타난 버즈 빅의 크기가 훨씬 작다. 따라서 버즈 빅(25)의 성장을 억제하기 위해 폴리실리콘 막(25)을 두껍게 형성하는 것이 바람직하다. 그러나, 폴리실리콘막(26)을 두껍게 할 경우, 격리영역(24)에서 비정상적인 돌출부(27)가 버즈 빅(25)의 상부에 인접하여 성장하는 문제가 발생한다. 이 돌출부(27)로 인해 후속공정에 좋지 않은 영향을 줄 수 있다. 예를 들면, 후속공정에서 유해 물질이 상기 돌출부(27)와 버즈 빅(25) 사이에 있는 오목한 부분에 계속 잔류할 수 있기 때문이다.
본 발명은 이와 같은 종래의 문제점을 해결하기 위한 것으로, 그 목적은 반도체 소자에 격리영역을 형성하는 방법을 개선하고자 하는 것이다.
도 1A 내지 1C는 종래 LOCOS 방법을 이용하여 격리 영역 형성 단계를 보여주는 단면도,
도 2A 및 2B는 종래 기술에서 적용되는 격리 영역 형성의 실시예를 보여주는 단면도,
도 3A 내지 3F 본 발명의 실시예에 따른 격리 영역 형성 단계를 보여주는 도면이다.
* 도면의주요부분에대한부호의설명
31 : 실리콘 기판 32 : 하부실리콘산화막
33 : 제1실리콘질화막33a : 실리콘질화막
34 : 제2실리콘질화막34a : 스페이서
35 : 격리영역39 : 회로소자영역
이와 같은 목적을 달성하기 위하여, 본 발명은 반도체 기판상에 패드막을 형성하는 공정과; 상기 패드막에 제 1 실리콘 질화막을 형성하는 공정과; 마스크를 사용하여 상기 제1실리콘질화막을 패터닝하여, 회로소자들이 형성되는 상기 기판의 회로소자영역상에만 상기 제1실리콘질화막이 남도록 하는 공정과; 상기 패터닝된 실리콘질화막을 마스크로 사용하여 상기 패드막을 부분적으로 제거하여, 상기 소자영역이 형성되는 영역에 소정두께를 갖는 하부막이 남도록 하는 공정과; 상기 제 1 실리콘 질화막과 상기 패드막의 상기 하부에 제 2 실리콘 질화막을 형성하는 공정과; 상기 제 2 실리콘막을 선택적으로 제거하여 상기 제 1 실리콘 질화막의 양측벽에 스페이서를 형성하는 공정과; 상기 하부에 대하여 열산화를 실행하여 상기 격리영역을 형성하는 공정을 포함하는 것을 특징으로 한다. 상기 하부의 두께는 상기 패드막의 약 3분의 1이다. 상기 패드막과 제 1 및 제 2 실리콘 질화막은 기상증착법에 의해 각각 형성되며 제 1 실리콘 질화막은 포토리소그래피 기술에 의해 패터닝된다. 상기 패드막은 등방성 식각에 의해 부분 제거되며 제 2 실리콘 질화막은 건식 식각에 의해 선택적으로 제거된다. 반도체 기판은 실리콘 기판으로, 상기 패드막은 실리콘 산화막으로 이루어져 있다. 본 발명의 방법을 적용하여 영역을 형성하는 소자와 영역을 격리하는 소자 사이에 실리콘 질화막의 양측벽이 형성되기 때문에 격리영역을 형성하는 열산화 공정 중에 패드 실리콘 산화막를 따라 산소가 확산하는 것을 방지할 수 있다.
본 발명의 또 다른 일측면에 의하면, 반도체 소자의 격리영역을 형성하는 방법은 반도체 기판상에 패드막을 형성하는 공정과; 상기 패드막에 실리콘 질화막을 형성하는 공정과; 상기 실리콘 질화막을 선택적으로 제거하여 상기 패드막을 일부 노출시키는 공정과; 상기 패드막의 일부를 부분적으로 제거하여 상기 기타 부분보다 더 얇게 형성하는 공정과; 상기 실리콘 질화막의 양측벽에 스페이서를 형성하는 공정과; 상기 실리콘 질화막을 마스크로 사용하여 상기 패드막의 상기 부분에 열산화를 실행하여 상기 반도체 기판상에 상기 격리영역을 형성하는 공정을 포함하는 것을 특징으로 하고 있다. 본 발명을 적용하면, 버즈 빅의 성장을 억제하면서 산화 격리영역을 형성할 수 있으며 반도체 집적 회로의 집적도를 향상시킬 수 있다. 또한 실리콘 질화막이 실리콘 기판과 직접 접촉하지 않기 때문에 실리콘 질화막이 실리콘 기판에 응력을 가하는 것을 막을 수 있다.
이하, 본 발명의 일실시예에 따른 격리영역 형성 방법을 첨부된 도 3내지 3F를 참조하면서 더욱 상세히 설명한다.
도 3A를 참조하면, 약 500Å의 두께를 갖는 하부실리콘산화막(32)은 열산화에 의해 실리콘 기판(31)상에 형성된다. 또한 상기 하부실리콘산화막(32)상에 약1000∼2000Å의 두께를 갖는 제 1 실리콘 질화막(33)이 이 기술분야에서 잘 알려진 증착법에 의해 증착된다. 그러나, 제 1 실리콘 질화막(33)을 너무 두껍게 형성하는 것은 바람직하지 않다. 그 이유는 실리콘 기판(31)내에 물리적인 응력이 생성되기 때문이다. 상기 하부실리콘산화막(32)은 상기 제 1 실리콘 질화막(33)에 의해서 실리콘기판(31)으로 인가되는 응력을 완화시키기 위해 제공된 것이다
도 3A 및 3B에 있어서, 제 1 실리콘 질화막(33)은 포토리소그래피 (photolithogrphy)를 이용한 식각에 의해 패터닝되기 때문에, 회로소자들이 형성되는 실리콘 기판(31)의 회로소자영역(39)에만 실리콘 질화막(33a)이 남는다. 즉, 하부실리콘산화막(32)은 격리영역이 형성되는 영역에서는 노출된다.
도 3C를 참조하면, 패터닝된 실리콘 질화막(33a)을 마스크로 사용하는 잘 알려진 습식식각(wet etching)과 같은 등방성 식각(isotropic etching)을 실행하여 하부실리콘산화막(32)의 일부(즉, 상부영역)를 선택적으로 제거한다. 다시 말하면, 격리영역이 형성되는 영역에 있는 하부실리콘산화막(32)의 상부영역을 제거하면, 도 3C에 도시된 바와 같이, 하부실리콘산화막(32)의 하부영역은 상기 격리영역이 형성되는 영역에 남게된다. 그리고 그러한 습식식각공정 중에, 격리영역이 형성되는 영역을 수평 방향으로 하부실리콘산화막(32)을 일부 제거한다. 이 실시예에서, 상기 습식식각공정에 의해 남아 있는 상기 하부영역은 약 150Å의 두께를 갖는다. 이 하부영역은 후속하는 공정에서 생성된 실리콘질화막에 의해 발생된 응력이 기판으로 인가되는 것을 줄이고 또한 실리콘질화막의 측벽을 형성하기 위한 건식식각공정에서 상기 기판의 실리콘표면에 에칭물질의 침투(attack)영향을 줄일 수 있다.
도 3D 및 3E를 참조하면, 제 2 실리콘 질화막(34)은 상기 패터닝된 실리콘산화막(33a)과 상기 노출된 하부산화막(32)상에 증착된다. 이때, 건식식각(dry etching)을 실행하면, 실리콘 질화막의 스페이서(34a)가 상기 패터닝된 실리콘 질화막 (32a)의 측벽상에 형성되며 그리고 상기 하부실리콘산화막(32)의 하부가 격리영역이 형성되는 영역에서 노출된다. 상기 건식식각 공정을 실행하는 동안, 하부실리콘산화막(32)의 하부는 식각정지층(etching stopper)으로서 기능한다. 상기 스페이서는 상술한 버즈 빅의 생성을 최소화기 위해 제공되는 것이다.
도 3F에 도시된 바와 같이, 적어도 하부실리콘산화막(32)의 하부를 패터닝된 실리콘 질화막 (33a)과 스페이서 (34a)를 마스크로 사용하여 산화 환경에서 열적으로 산화 처리하면, 실리콘 산화의 격리영역이 형성된다. 상기 열산화 공정 중에, 적어도 하부실리콘산화막(32)의 하부가 격리영역이 형성되는 영역에서 산화되는 동안, 산화 반응이 대부분 수직 방향으로 진행되며 실리콘 질화막의 스페이서(34a)의 의해 수평 방향으로의 반응은 상대적으로 억제된다. 상기 실리콘 산화막(32)의 하부는 상기 실리콘 산화막(32)의 다른 부분보다 약 3분의 1의 두께를 가지고 있기 때문에 도 2B에 도시된 것 처럼, 격리영역의 격리영역에서 비정상적인 돌출부가 생성되지 않는다. 따라서, 본 발명의 실시예에 따라 형성된 격리영역(35)에서는 매우 작은 버즈 빅만 갖게 된다. 더 구체적으로 설명하면, 격리영역(35)이 형성된 후, 회로소자영역(39)은 버즈 빅에 의해 더 협소하게 형성되는 일은 거의 없다.
이어서, 패터닝된 실리콘 질화막(33a)과 실리콘 질화막의 스페이서(34a)를 제거하고, FET 트랜지스터나, 바이폴라 트랜지스터, 다이오드, 커패시터, 또는 저항이 기존 방법에 의해 회로소자영역(39)에서 형성된다.
상술한 바와같이, 종래의 LOCOS 기술에 있어서, 열산화 공정 중에 산소가 실리콘 기판상에 패드 실리콘 산화막을 따라 확산되기 때문에 버즈 빅이 크게 성장하는 문제점이 있었다. 따라서, 본 발명에 따르면, 실리콘 질화막의 양측벽이 영역형성소자와 영역격리소자 사이에 형성되기 때문에 격리영역 형성을 위한 열산화 실행 중에 패드 실리콘 산화막을 따라 산소가 확산하는 것을 방지할 수 있다. 그 결과, 버즈 빅의 성장을 억제하면서 산화격리영역이 형성된다. 따라서 반도체 집적회로의 집적도가 향상된다.
더욱이, 본 발명을 적용하는데 있어서, 실리콘 질화막이 실리콘 기판과 직접 접촉하지 않기 때문에 실리콘 질화막에 의해서 실리콘기판에 인가되는 응력을 방지할 수 있는 이점이 있다.
또한, 본 발명에 따르면, 작은 버즈 빅을 형성하기 위해 개구폭을 더 작게 형성할 필요가 없기 때문에, 비교적 짧은 시간에 열산화 공정을 통해 원하는 두께를 갖는 격리영역을 형성할 수 있다.

Claims (15)

  1. 반도체장치의 격리영역형성방법에 있어서,
    반도체기판상에 패드막을 형성하는 공정과;
    상기 패드막상에 제1실리콘질화막을 형성하는 공정과;
    마스크를 사용하여 상기 제1실리콘질화막을 패터닝하여, 회로소자들이 형성되는 상기 기판의 회로소자영역상에만 상기 제1실리콘질화막이 남도록 하는 공정과;
    상기 패터닝된 실리콘질화막을 마스크로 사용하여 상기 패드막을 부분적으로 제거하여, 상기 소자영역이 형성되는 영역에 소정두께를 갖는 하부막이 남도록 하는 공정과;
    상기 패턴화된 실리콘질화막과, 상기 패드막의 하부막상에 상기 제2실리콘질화막을 형성하는 공정과;
    상기 제1실리콘질화막을 선택적으로 제거하여 상기 패턴화된 실리콘질화막의 양측벽상에 스페이서를 형성하는 공정 및;
    상기 하부막에 대해서 열산화를 실행하여 상기 격리영역을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체장치의 격리영역형성방법.
  2. 제 1 항에 있어서,
    상기 하부막의 두께는 상기 패드막의 두께보다 약 3분의 1인 것을 특징으로 하는 반도체장치의 격리영역형성방법.
  3. 제 1 항에 있어서,
    상기 패드막은 열산화에 의해서 형성되는 것을 특징으로 하는 반도체장치의 격리영역형성방법.
  4. 제 1 항에 있어서,
    상기 제1 및 제2의 실리콘질화막의 각각은 증착법에 의해서 형성되는 것을 특징으로 하는 반도체장치의 격리영역형성방법.
  5. 제 1 항에 있어서,
    상기 제1실리콘질화막은 포토리소그라피기술에 의해서 형성되는 것을 특징으로 하는 반도체장치의 격리영역형성방법.
  6. 제 1 항에 있어서,
    상기 패드막은 등방성 식각에 의해서 부분적으로 제거되는 것을 특징으로 하는 반도체장치의 격리영역형성방법.
  7. 제 1 항에 있어서,
    상기 제2실리콘질화막은 건식 식각법에 의해서 선택적으로 제거되는 것을 특징으로 하는 반도체장치의 격리영역형성방법.
  8. 제 1 항에 있어서,
    상기 반도체기판은 실리콘기판인 것을 특징으로 하는 반도체장치의 격리영역형성방법.
  9. 제 3 항에 있어서,
    상기 패드산화막은 실리콘산화막인 것을 특징으로 하는 반도체장치의 격리영역형성방법.
  10. 반도체장치의 격리영역형성방법에 있어서,
    상기 반도체기판상에 패드막을 형성하는 공정과;
    상기 패드막상에 실리콘질화막을 형성하는 공정과;
    상기 실리콘질화막을 선택적으로 제거하여 상기 패드막의 일부분을 노출시키는 공정과;
    상기 패드막의 상기 부분을 부분적으로 제거하여 상기 부분이 기타의 부분들보다 얇게 형성되게 하는 공정과;
    상기 실리콘질화막의 양측벽상에 스페이서를 형성하는 공정 및;
    상기 실리콘질화막을 마스크로 사용하여 상기 패드막의 상기 부분에 대해서 열산화를 실행하여 상기 반도체기판상에 상기 격리영역을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체장치의 격리영역형성방법.
  11. 제 10 항에 있어서,
    상기 스페이서의 형성공정은 상기 실리콘질화막상에 실리콘질화막을 형성하는 공정과, 상기 실리콘질화막을 선택적으로 식각하여 상기 실리콘질화막의 양측벽상에 스페이서를 형성하는 공정을 포함하는 것을 특징으로 하는 반도체장치의 격리영역형성방법.
  12. 제 10 항에 있어서,
    상기 패드막은 실리콘산화막인 것을 특징으로 하는 반도체장치의 격리영역형성방법.
  13. 제 10 항에 있어서,
    상기 스페이서는 실리콘질화막인 것을 특징으로 하는 반도체장치의 격리영역형성방법.
  14. 제 10 항에 있어서,
    상기 실리콘질화막은 증착법에 의해서 형성되는 것을 특징으로 하는 반도체장치의 격리영역형성방법.
  15. 제 10 항에 있어서,
    상기 반도체기판은 실리콘기판인 것을 특징으로 하는 반도체장치의 격리영역형성방법.
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