KR100198877B1 - 디지털 보호 릴레이 장치 및 전력용 신호처리 시스템 - Google Patents

Abstract

본 발명은 전력계통, 배전계통 등의 송배전 계통에 있어서의 전력용 보호시스템, 제어 시스템에 사용하기에 적합한 전력용 신호처리 시스템에 관한 것으로, 특히 처리수단을 처리기능에 의거하여 각각 복수의 유닛으로 가장 적합하게 분산시킨 멀티 프로세서 방식에 의거한 전력용 신호처리 시스템 및 그에 관련되는 장치에 관한 것이다.

또, 본 발명은 상기 처리기능에 의거하여 가장 적합하게 분산된 복수의 유닛으로 이루어진 전력계통의 보호릴레이 장치에 관한 것으로 특히 디지털 보호릴레이 연산에 관한 소프트웨어를 표준화하는 데에 관한 것이다.

Description

디지털 보호 릴레이 장치 및 전력용 신호처리 시스템

제1도는 본 발명의 신호처리 시스템의 일 실시예의 전체 구성을 나타낸 블록도.

제2도는 유닛간 데이터 전송 제어의 일 실시예를 나타낸 블록도.

제3도는 유닛간 데이터 전송의 일 실시예의 타이밍의 일 예를 나타낸 타임차트.

제4도는 보호릴레이의 처리개요를 나타낸 플로우차트.

제5도는 공지의 보호릴레이 특성예를 나타낸 그래프.

제6(a)도는 리액턴스 릴레이 처리를 나타낸 플로우차트.

제6(b)도는 그 처리 파형 개요도.

제7도는 아날로그 입력유닛의 구성을 나타낸 블록도.

제8도는 아날로그 입력유닛의 처리를 나타낸 플로우차트.

제9도는 시스템 제어유닛의 구성을 나타낸 블록도.

제10도는 릴레이 연산유닛의 구성을 나타낸 블록도.

제11도는 시스템 제어유닛과 릴레이 연산 유닛의 처리를 나타낸 플로우 차트.

제12도는 시퀀스 처리유닛의 구성을 나타낸 블록도.

제13도는 디지털 입출력 유닛의 구성을 나타낸 블록도.

제14도는 시퀀스 처리 유닛의 처리를 나타낸 플로우 차트.

제15도는 정정·표시처리 유닛의 구성을 나타낸 블록도.

제16도는 정정·표시처리 유닛의 처리를 나타낸 플로우 차트.

제17도는 디지털 시그널 프로세서의 일 실시예의 기능 블록도.

제18도는 디지털 필터의 시그널 플로우의 일 예를 나타낸 블록도.

제19도는 아날로그 입력 유닛의 상세 블록도.

제20도는 아날로그 입력부 내의 로우패스 필터의 회로도.

제21도는 아날로그 입력부의 연산처리를 나타낸 플로우 차트.

제22도는 디지털 필터의 특성 예를 나타낸 그래프.

제23도는 아날로그 입력부의 제1의 자동감시 방법을 실시했을 때의 각부의 파형을 나타낸 파형도.

제24도는 디지털 필터의 특성 예를 나타낸 그래프.

제25도는 아날로그 입력부의 제2의 자동감시 방법을 실시했을 때의 각부의 파형 예를 나타낸 파형도.

제26도는 제2의 자동감시 방법을 더욱 상세하게 설명하기 위한 각부의 파형 예 및 DSP의 처리개요를 나타낸 설명도.

제27도는 디지털 필터의 특성 예를 나타낸 그래프.

제28도는 아날로그 입력부의 제3의 자동감시 방법을 실시할 때의 각부의 파형 예 나타낸 파형도.

제29도는 본 발명의 일 실시예의 전체 블록 구성도.

제30도는 디지털 시그널 프로세서의 내부 블록도.

제31도(a)∼(c)는 보호릴레이의 특성 예를 나타낸 선도.

제32도는 표준식과 각종 보호 릴레이의 대응관계를 나타낸 도.

제33도는 일실시예의 보호 릴레이 연산순서를 나타낸 플로우 차트.

제34도는 제33도의 플로우 차트의 타이밍 차트.

제35도는 제33도의 실시예에 관한 데이터 메모리의 내용을 나타낸 도.

제36도는 다른 실시예의 보호 릴레이 연산 순서를 나타낸 플로우 차트.

제37도는 제36도 실시예에 관한 데이터 메모리의 내용을 나타낸 도.

제38도는 종래의 디지털 릴레이 장치의 구성을 나타낸 블록도이다.

* 도면의 주요부분에 대한 부호의 설명

1 : 시스템 제어유닛 2 : 아날로그 입력유닛

3 : 릴레이 연산유닛 4 : 시퀀스 처리유닛

5 : 정정·표시 처리 유닛 6 : 디지털 입출력 유닛

7 : 사고 검출 유닛 8 : 보조 릴레이 유닛

9 : 표시 패널 유닛 10 : 제어부

11 : 다이렉트 메모리 억세스 제어기(DMAC)

12 : 데이터 메모리 20 : 신호처리부

21, 31, 41, 51 : 듀얼 포오트 데이터 메모리

30 : 연산처리부 40 : 시퀀스 처리부

50 : 정정·표시 처리부 71 : 릴레이 연산부

72 : 시퀀스 처리부

본 발명은 전력계통, 배전계통 등의 송배전 계통에 있어서의 전력용 보호시스템, 제어 시스템에 사용하기에 적합한 전력용 신호처리 시스템에 관한 것으로, 특히 처리수단을 처리기능에 의거하여 각각 복수의 유닛으로 가장 적합하게 분산시킨 멀티 프로세서 방식에 의거한, 전력용 신호처리 시스템 및 그에 관련되는 장치에 관한 것이다.

또, 본 발명은 상기 처리기능에 의거하여 가장 적합하게 분산된 복수의 유닛으로 이루어진 전력계통의 보호 릴레이 장치에 관한 것으로 특히 디지털 보호 릴레이 연산에 관한 소프트웨어를 표준화하는데에 관한 것이다.

(1) 근년 전력 계통에 있어서 보호 계전기로서 디지털 릴레이가 개방되어, 전압 전류등의 신호를 일정시간 간격으로 샘플링한 데이터를 연산처리하고 계통 고장을 검출하여 계통을 보호하고 있다.

이 종류의 디지털 릴레이로서, 종래 제안되고 있는 것은 예를 들면, 전기학회지 105권 12호 제12페이지 이하에 기재되어 있는 바와 같이, 입력부, 처리부, 정정부(整定部) 및 출력부를 구비하여 구성된다. 이 릴레이에서는 상기 입력부에, 필터, 샘플 홀드회로, 멀티플렉서, 아날로그 디지털 변환기 및 버퍼를 가지고 있다. 또, 상기 처리부에 CPU(마이크로프로세서), RAM 및 ROM을 구비하여, 릴레이 연산을 행한다. 이 경우, 복수의 릴레이 기능을 CPU가 시분할 다중처리에 의하여 실행하고 있다.

또 동일한 디지털 릴레이 장치로서, 제29도에 나타낸 것이 제안되고 있다.

이 장치는 입력부(A), 정정패널(B), 출력부(C) 및 데이터 처리부(D)를 가지고 있다.

입력부(A)는 보조 변성기(A₁, A₂)와 아날로그 필터(A₃, A₄)와 샘플홀드회로(A₅, A₆)와 멀티플렉서(A₇)와 아날로그 디지털 변환기(A₈)를 구비하고 있다. 출력부(C)는 차단회로를 구비하고 있다. 또, 데이터 처리부(D)는 시스템 내부의 제어 및 입력 데이터에 관한 각종 연산을 실행하는 중앙처리장치(CPU)(D₁)와 그 CPU(D₁)의 워크에리어 및 데이터 기억에리어가 되는 RAM(D₂)과, CPU(D₁)의 제어프로그램 및 연산 프로그램을 격납하는 ROM(D₂)과, 상기 입력부(A) 및 정정패널(B)로부터 입력신호를 입력하는 입력 인터페이스(D₄)와 연산의 결과 얻어지는 제어신호를 출력부에 출력하는 출력 인터페이스(D₅)를 구비하여 구성된다.

이 디지털 릴레이 장치는 송전선(L)에 대하여 설치된 변류기(CT), 변압기(PT)등으로부터 전류 전압의 신호를 얻어, 이에 대하여 미리 정한 알고리즘에 따라 연산하여, 사고의 유무를 감시한다. 그리고 예를 들면, 송전선(L)에 지락 등의 사고가 발생하면, 이에 의하여 변동한 전류, 전압 신호를 받아 이들의 신호에 의거하여 연산하여, 사고점을 구하고, 가장 적합한 위치에 있는 차단기의 차단을 지시하는 신호를 출력한다.

그런데 근년 계통사고 현상의 복잡화에 대처하기 위하여 보호성능의 고도화, 고속화, 고정밀도화 등이 요구되고 있다.

그 때문에 다수의 데이터를 여러 가지의 알고리즘에 따라 각각 고속으로 연산처리할 필요가 생기고 있다.

그러나, 상기한 바와 같은 형식의 디지털 릴레이에서는 연산처리부의 처리능력에 한계가 있으며, 처리해야할 데이터가 많은 경우에는, 대응이 곤란하다. 그러므로 복수대의 디지털 릴레이를 병설하여 대응할 수밖에 없어, 시스템이 전체로서 대형화되는 것을 피할 수가 없다는 문제가 있었다.

또한, 이 경우에도, 시스템이 독립하여 기능하는 복수의 디지털 릴레이의 집합체이기 때문에, 그들 사이에서의 협조, 예를 들면, 연산 결과의 공용 등이 용이하지 않고, 결국 각각 독립적으로 연산을 실시할 수밖에 없어서 효율이 나쁘다고 하는 문제가 있다.

이것에 대하여, 복수의 마이크로 프로세서에 의하여 처리를 실행하는 멀티 프로세서 방식의 것이 제안되고 있다.

이 종류의 방식으로서는 예를 들면, 일본국 특개 소60-84912호 공보에 개시된 바와 같이, 보호연산 처리를 보호 릴레이의 요소별로 개별적인 연산처리로 분할하고, 각 연산 처리를 각각 독립된 연산 모듈에서 행하도록 구성하고, 또한 각 연산 모듈간은, 직렬 정보전송라인으로 결합하고, 각 연산 모듈에서 자기에게 필요한 정보만을 입력시켜 미리 할당된 연산을 행하여 직렬 정보전송 라인에 출력하도록 접속시켜 구성되는 것이 있다.

또, 일본국 소화 61년 전기학회 전국대회 No.1319에 기재된 전력용 디지털 보호 릴레이 장치가 있다. 이것은 보호 릴레이에 관한 기능을 복수의 유닛으로 분할하고, 각각의 유닛을 1매의 프린트판에 장착하고, 이들을 시스템 버스를 거쳐 접속한 구성으로 되어 있다.

유닛으로서는 아날로그 입력, 연산, 정정, 사고검출, 전원, 입력변환기, 표시, 출력, 입력, 보호 릴레이로 분할되어 있다.

상기 종래기술 중, 복수개의 연산 모듈에 의하여 구성되는 예는 보호연산을 요소별로 분할하고, 각 분할한 보호연산을 각각 파이프라인 방식으로 연산하고 있다.

그러나, 데이터를 직렬 전송 라인으로 전송하고 있기 때문에, 전송에 시간이 걸리고, 또 각 모듈에 있어서 직렬 병렬 변환하지 않으면 안된다는 것 등에 의하여 각 모듈에서의 처리의 오버 헤드가 커지게 되어, 다량의 데이터를 리얼타임으로 처리하지 않으면 안되는 보호 릴레이에는 처리능력의 점에서 불충분하다. 또, 다수의 요소가 있는 릴레이 장치의 경우, 다수의 연산 모듈을 필요로 하여, 장치가 대형화됨과 동시에, 각 모듈의 데이터의 전송에 의하여 많은 시간이 걸려 고속처리가 곤란하게 된다.

한편, 전기학회지에 개시된 디지털 릴레이는 보호 릴레이에 관한 기능을 복수의 유닛으로 분할한 구성으로 되어 있기는 하다. 그러나, 그것은 각 유닛간의 데이터 전송, 동작의 타이밍 등의 제어에 대하여 배려되어 있지 않다.

즉, 어떤 유닛이 다른 유닛과의 사이에서, 데이터 전송을 실행하고자 하는 경우에, 버스의 사용권의 확보, 각각의 유닛이 서로 통신 가능한지의 여부 등의 제어를 각각의 유닛에서 실행하지 않으면 안되기 때문에, 제어가 복잡해짐과 동시에, 각 유닛에 이를 위한 기능이 필요하게 되어 오버 헤드가 커진다는 문제가 있다.

또한, 버스가 다른 유닛에 의하여 사용되고 있으면 데이터 전송을 기다리지 않으면 안된다. 이것은 단시간에 다량의 데이터를 처리할 필요가 있는 전력용 릴레이 장치로서는 무시할 수 없는 문제이다.

또, 이들의 제어기능은 시스템의 구성에 맞추어 각 유닛 단위로 설치되기 때문에, 시스템마다 다르게 되어 표준화하기가 어렵다는 결점이 있다.

또, 상기 종래의 릴레이 장치에서는 시스템을 확장하는 경우에, 각 유닛마다 제어기능을 재 설정할 필요가 있다. 이 재설정은 각 유닛이 마이크로프로세서의 제어 프로그램의 재기입(고쳐 쓰기)에 의하여 행하게 되므로, 모든 마이크로 프로세서의 제어 프로그램을 재기입하지 않으면 안되어, 노력과 시간이 걸린다. 또한, 이 경우, 각 유닛의 기능의 특성이 서로 다른 것을 고려하여 제어 프로그램을 작성할 필요가 있으므로 확장의 허용범위가 좁다고 하는 문제가 있다.

또, 마이크로 프로세서를 사용하여 연산 등의 처리를 행하고 있기 때문에, 특히 고속연산을 행하는 유닛의 처리능력에도 한계가 있으며, 고속성을 요구하면 정밀도가 저하하고, 저밀도를 요구하면 속도가 저하한다는 문제가 있다. 이에 대하여 처리능력을 향상시키고자 하는 경우에는 많은 유닛을 추가하지 않을 수 없다. 그러나, 시스템 내에 유닛을 추가하는 것은 상기한 바와 같이 여러 가지의 문제가 있다.

이 때문에, 시스템 자체를 복수대 병설하여, 전체의 처리 능력을 향상시키는 것이 고려되나. 장치가 대규모화됨과 동시에 소비전력의 증대, 가격의 상승 등의 문제가 있었다. 또 병설되는 시스템간의 관련 제휴가 용이하지 않기 때문에. 병설하여 동작하는 시스템의 제휴가 필요한 기능에 대해서는 신뢰도가 저하하므로 고도의 기능의 실현이 곤란하다.

또한, 일반적으로 아날로그 입력부는 신뢰도가 낮으므로 데이터의 신뢰성을 높이는 데는 입력 신호를 점검 신호로 절환하여 일정주기(예를 들면, 1회/1일 정도)로 전 채널을 점검하지 않을 수 없다. 이 때문에 종래는, 점검용의 특별한 추가회로를 가지고 있다. 이 때문에 하드웨어 량이 많아짐과 동시에 소프트웨어 처리도 복잡화되어, 고신뢰도화의 어려움이 되고 있었다.

(2) 또, 디지털 릴레이로서는 종래 간행물인 전기학회지(105권, 12호 제1158페이지 내지 1160페이지)나 히다찌 평론(Vol. 63, No.4, 1981년 4월, 제52페이지 이후)에 기재되어 있는 바와 같이, 입력부, 연산부, 정정부, 출력부로 구성되어 있다. 그리고 입력부의 A/D변환기는 일반적으로 12비트로 되고 릴레이 연산처리는 16비트의 마이크로 프로세서(MPU)가 사용되고 있으며, 이 MPU는 소위 고정소수점 연산형의 것이다. 또 보호 릴레이 연산에 관한 소프트웨어(연산 수법)는 상이한 복수종류(예를 들면, 리액턴스 릴레이, 모우릴레이 오프세트 모우 릴레이 등)의 각 보호 릴레이 연산을 시분할, 다중처리에 의하여 실현하도록 하고 있다. 또, 그 연산 알고리즘에는 후자의 간행물에 기재된 바와 같이 적산수법 등이 일반적으로 사용된다.

그러나, 상기 종래의 기술에 있어서는 복수 종류의 보호 릴레이에 관한 각 연산 프로그램을 각각 따로 작성하고, 그것들을 ROM에 격납하는 구성으로 하고 있으므로, 연산 프로그램의 작성에 다대한 시간이 걸려 소프트 생산성이 나쁘고, 또한 프로그램 용량이 매우 커져 버린다는 문제가 있다.

또한, 상기 문제는 연산에 사용되는 프로세서가 16비트, 고정 소수점 연산형의 MPU이고, 또 승산 실행의 처리속도가 늦어지는 데에도 기인한다.

또, 프로세서가 고정소수점 방식의 16비트형에서는 승산 명령이 많아지면, 유효 자릿수의 확보 때문에 처리가 복잡화됨과 동시에, 릴레이 정정수의 크기 등에 의하여 프로그램 자체를 바꾸지 않으면 안된다는 등의 문제점이 있었다.

또한, 프로그램 용량, 실행시간에도 제한이 있기 때문에, 프로그램도 고정밀도로 제작할 수가 없어, 정밀도면에서도 반드시 충분하다고는 말할 수 없었다.

본 발명의 목적은 전력계통의 넓은 범위, 예를 들면, 전압계급 500kV∼ 6.6kV에서 송전선, 모선, 변압기, 발전기, 전압안정 제어장치, 정지형 무효전력 보상장치 등에 시리즈 전개가 될 수 있게 하기 위하여, 유닛의 추가, 재편성을 할 수 있고, 소형이고 장치의 확장성, 유연성, 고기능화, 다기능화에 대응할 수 있는 전력용 신호처리 시스템을 제공하는데 있다.

본 발명의 다른 목적은, 시스템을 대형화시키는 일없이, 유닛의 디지털 연산처리능력을 대폭 향상시키고(고속처리), 처리 기능의 고속화를 도모하여 고 정밀도화를 실현할 수 있는 전력용 신호처리 시스템을 제공하는 데에 있다.

또, 본 발명의 다른 목적은 유닛의 최적 기능분할 및 각 유닛에 프로세서를 탑재함으로써, 진단 기능을 충실하게 하여, 장치의 신뢰도의 향상을 도모함과 동시에, 장치의 아날로그 입력부로부터 점검 입력을 넣어 행하는 자동 점검 기능을 제거한 소형이고 고신뢰도, 고성능의 전력용 신호 처리 시스템을 제공하는데 있다.

다시, 본 발명의 또 다른 목적은, 상기(2)의 종래기술의 문제점을 해소하고, 연산 프로그램의 작성을 용이화하여 소프트 생산성을 향상시킬 수 있는 보호 릴레이의 연산 처리방법 및 보호 릴레이 장치를 제공하는데 있다.

본 발명의 특징은 전력용 신호처리 시스템에 있어서의 신호의 입력으로부터 연산결과에 의거한 신호의 출력까지의 일련의 처리를 처리기능에 의거하여 분할하여 실행하는 복수의 유닛을 설치하고, 또한 이들의 유닛간의 데이터 전송을 상기 일련의 처리가 분할된 처리기능마다 순차 실행되도록 제어하는 기능을 가지는 시스템 제어유닛을 설치한 점에 있다.

또, 본 발명에 있어서, 상기 처리를 분할하여 실행하는 유닛 중, 고속연산을 실행하는 유닛에 디지털·시그널프로세서를 탑재함으로써 고속연산처리가 가능하게 된다.

본 발명의 전력용 신호 처리 시스템에 있어서의 신호의 입력으로부터 연산 결과에 의거한 신호의 출력까지의 일련의 처리기능은 바람직하기는, ① 시스템 제어, ② 아날로그 입력, ③ 보호 연산(릴레이 연산) 또는 제어연산, ④ 시퀀스 처리, ⑤ 정정·표시, ⑥ 디지털 입출력으로 분할하여 각각을 별개의 유닛으로 한다. 또 여기에 고장안전(fail-safe)을 고려하여, 독립적으로 기능하는 ⑦ 사고검출유닛을 부가하는 것이 바람직하다.

이들의 유닛은 다음과 같이 구성하는 것이 바람직하다.

(1) 상기 ① 내지 ⑤ 및 ⑦의 유닛에는 프로세서를 탑재한다.

(2) 상기 ① 내지 ⑤는 범용 시스템 버스, 바람직하기는 예를 들면 멀티버스, VME 버스 등의 세계표준 버스를 거쳐 접속한다.

(3) 상기 ⑥ 의 디지털 입출력 유닛은 상기 ④ 의 시퀀스 처리 유닛과 상기 범용 시스템 버스와는 다른 버스를 거쳐 접속한다.

(4) 상기 ⑦의 사고검출유닛은 상기 ① 내지 ⑥과는 하드웨어를 완전히 분리시켜 설치한다. 이것은 서로 간섭을 피하기 위해서이다.

또, 처리 고속화의 목적을 달성하기 위하여, 상기한 바와 같이, ① 내지 ⑤의 유닛에는 프로세서를 탑재하고, 특히 ②의 아날로그 입력유닛과 ③의 보호(제어)연산유닛에는, 고속연산이 가능한 디지털·시그널·프로세서(DSP)를 탑재한다. 다른 유닛의 프로세서는 범용 마이크로 프로세서를 탑재한다. 그리고 ① 내지 ⑤의 유닛은, 각각 병렬 동작이 가능하게 한다. 죽, 시스템 제어유닛에 의하여, 각 유닛에 대하여 데이터를 순차 전송하도록 제어를 행함으로써, 일련의 처리를 각 유닛이 협조하여 실행하도록 제어한다.

본 발명의 다른 특징은 각 처리유닛에 그 자신과 다른 유닛의 양자가 억세스할 수 있는 메모리를 설치하고, 이 메모리에 미리 설정한 정보를, 해당 유닛 또는 다른 유닛이 주기적으로 기입하고, 이것을 기입한 유닛과는 다른 유닛이 주기적으로 독출하여, 독출한 정보가 미리 설정한 정보인가의 여부를 판정하여 유닛의 동작 상태를 감시하는 기능을 구비한 점에 있다.

또, 각 유닛은 프로세서를 탑재하고 있으므로, 상기 상호 체크 외에, 자기판단(self-check)을 실시하도록 하여 유닛 단위의 불량을 검출할 수 있게 해도 좋다.

또, 아날로그 입력신호에 하드체크를 위한 체크신호를 항상 중첩시키고, 이 체크신호를 디지털 필터에 의하여 시스템의 성능에 영향이 없는 값까지 제거함과 동시에, 이 신호성분만을 상기 ②의 아날로그 입력 유닛내의 디지털·시그널·프로세서에서 추출하여 아날로그 입력부의 정상성을 항상 체크하도록 해도 좋다.

상기와 같은 구성상의 특징을 가짐으로써, 본 발명에서는 다음의 작용·효과가 얻어진다.

전력계통의 보호 또는 제어에 관한 처리기능은 상기 ① 내지 ⑦을 적절히 선택, 조합함으로써 실현을 할 수 있다. 또한, 각 유닛간의 데이터 전송을, 시스템 제어유닛이 제어하기 때문에 시스템을 구축할 때 , 시스템 제어유닛에 의한 전송 제어에 대하여 해당 시스템 대응으로 설정하는 것만으로, 각 유닛은 필요한 기능의 것을 필요한 수량 접속하면 된다. 따라서 시스템의 표준화가 도모된다.

예를 들면 상기한 상기 ① 내지 ⑦의 유닛을 1유닛씩 갖춘 시스템을 기본 시스템으로 하여 표준화 해둔다. 그리고 구축해야 할 시스템 따라 입력 데이터의 채널수가 많은 경우에는 아날로그 입력 유닛을 증설하고, 또 연산량이 많은 경우에는 연산 유닛을 증설함으로서 대응할 수 있다.

따라서, 본 발명의 신호처리 시스템을 적용하면, 넓은 용도에 대하여 시스템 구성을 전개할 수가 있다. 넓은 범위의 전압등급, 예를 들면 500kV∼6.6kV에서 여러 가지의 보호대상, 예를 들면 송전선, 트랜스, 발전기, 모선등에 대하여 보호 또는 제어하는 시스템이 구축 가능하다.

또한 유닛의 증감, 변경이 용이하기 때문에, 소형이고 고신뢰도의 다기능·고기능의 디지털보호(제어)장치가 실현 가능하다. 즉, 확장성, 유연성이 풍부한 시스템 구성이 실현 가능하다.

또, 상기한 ② 및 ③의 유닛에 대하여 고속 연산이 가능한 디지털·시그널·프로세서(DSP)를 탑재함으로써,

1) 계통에 발생하는 고조파 성분을 DSP를 사용한 디지털필터에 의하여 제거할 수 있어, 아날로그 입력유닛 ②의 소형화, 고신뢰도화가 실현될 수 있음과 동시에, 종래의 수배(2∼3배)의 고성능(고정밀도, 고안정도)화가 실현될 수 있다.

2) 전력계통의 보호 또는 제어에 관한 연산이 단시간으로 처리될 수 있음과 동시에, 부동(浮動) 소수점 연산형 DSP에서는 다이나믹 레인지가 넓어져 스케일링 등의 수고도 불필요하게 된다. 나아가서는 처리가 고속으로 되기 때문에, 많은 기능(다기능), 고기능의 처리가 가능하게 되어 제어 및 보호특성의 고성능화(고정밀도, 고속동작), 소형화, 고신뢰도화, 저렴화가 실현될 수 있다.

한편, 유닛① 내지 ⑤는 프로세서를 탑재하고, 각각에 연산주기를 풀로 사용한 오버 헤드가 없는 병력 동작이 가능하기 때문에, 각각의 유닛, 즉 시스템의 처리능력을 향상(처리능력의 향상)시킬 수가 있다.

또, ①의 유닛에 고속의 DSP를 적용하여, 전력계통에 발생하는 고조파를 디지털 필터에 의하여 제거함으로써, 공지의 아날로그 필터에 있어서의 저항이나 콘덴서 등의 불균일에 의한 특성의 변동이 없는(고정밀도), 안정(경년 변화가 없는, 온도 변화의 영향을 받지 않는)된 특성을 실현할 수 있다.

또, ①의 DSP는 아날로그 입력신호에 중첩시킨 점검·감시(체크)용 신호를, 전력 계통의 보호 또는 제어에 관한 성능에 악영향을 주지 않는 값까지 제거함과 동시에, 그 점검·감시용 신호의 진폭치 및 주파수를 고정밀도로 항상 체크할 수 있다. 따라서, 아날로그 입력신호를 점검신호로 절환하여 장치의 이상의 유무를 체크하는 종래의 자동 점검을 생략할 수 있다.

다시 또 발명의 방법으로서의 특징은 복수 종류의 보호 릴레이에 관한 연산식을 하나의 식으로 표준화하고, 그 표준식에 관한 특성 정수를 소정의 보호 릴레이에 대응시켜 설정하여 소정의 보호 릴레이 연산을 실행시키도록 한 점에 있다.

또, 본 발명의 장치로서의 특징은 복수 종류의 보호 릴레이에 대응시켜 설정되는 특성 정수를 포함하여 이루어지는 표준식에 의거하여 보호 릴레이 연산을 실행하는 보호 릴레이 연산수단을 설치한 점에 있다.

상기 표준식에 관한 특성 정수는 데이터의 하나로서 상기 보호 릴레이 연산 수단에 부여하도록 할 수가 있다. 이 특성 정수를 부여하는 수단은 특성 정수가 격납되는 메모리를 가지는 것으로 하고, 상기 보호 릴레이 연산수단은 그 메모리에 격납되어 있는 특성 정수를 독출하여 상기 보호 릴레이 연산을 실행하도록 함으로써 구성할 수 있다.

또, 상기 메모리의 내용을 외부 입력수단에 의하여 기입하도록 하면, 온 라인 등에서 설정 변경이 용이하다.

이와 같이 구성되는 본 발명에 의하면, 이하의 작용·효과가 얻어진다. 즉, 복수종류의 보호 릴레이에 관한 연산식을 하나의 표준식으로 표준화하고, 그 표준식에 관한 특성 정수를 가변 설정하도록 하였기 때문에, 동일한 연산프로그램에 의하여 복수 종의 보호 릴레이를 실현할 수 있어 프로그램의 작성이 극히 용이해짐과 동시에, 프로그램 용량을 대폭으로 저감할 수가 있다. 그 결과, 소프트 생산성을 향상할 수 있음과 동시에, 저렴하고 고신뢰도의 보호릴레이 시스템을 실현할 수 가 있다. 또한 프로그램 용량이 작기 때문에, 프로그램의 점검·감시를 고빈도로 행할 수가 있어 유지·보수 자유화도 가능하게 된다.

또한, 보호 릴레이 연산을 부동 소수점 형식으로 행하도록 하면, 예를 들면 릴레이 정정치의 크기에 따라 유효자릿수를 확보하기 위하여 프로그램을 변화시키는 일도 없다. 또 디지털 시그널 프로세서를 사용하면 승산 연산이 대단히 고속으로 행해지므로 고속처리가 가능하다.

이하 본 발명을 실시예에 의거하여 설명한다.

제1도에 본 발명의 신호처리 시스템을 적용한 전력용 디지털 보호 릴레이 장치의 일 실시예의 전체 블록 구성도를 나타낸다.

도시한 바와 같이, 본 실시예는 보호 릴레이에 관한 처리기능을 9종의 유닛으로 분할하여 구성되어 있다. 이들의 유닛은 멀티프로세서 시스템을 위한 시스템 제어 유닛(1), 아날로그 입력의 A/D 변환 및 디지털 필터 처리를 행하는 아날로그 입력 유닛(2), 릴레이 연산유닛(3), 시퀀스 처리유닛(4), 정정·표시처리유닛(5), 디지털 입출력 유닛(6), 사고검출유닛(7), 보호 릴레이 유닛(8), 표시 패널 유닛(9)으로 구성되어 있다.

유닛(1-5)은 각각 범용 시스템 버스(B₁)를 거쳐 접속되어 있다.

또, 시퀀스 처리유닛과 디지털 입출력유닛(6)과는, 범용 시스템 버스(B₁)와는 다른 입출력 I/O 버스(B₂)로 접속되어 있다.

다시, 사고검출유닛(7)내의 릴레이 연산부(71)와 시퀀스처리부(72)는 상기한 버스 B₁, B₂와는 다른 입출력 I/O 버스(B₃)로 접속되어 있다.

또한, 시스템에는 도시하지 아니했으나, 전원장치를 구비하고, 이에 의하여 각 유닛이 구동된다.

다음에, 범용 시스템 버스(B1)에 접속되는 1내지 5의 유닛간의 데이터 전송제어, 즉 멀티프로세서의 데이터 전송 제어의 일 예에 대하여 제2도 및 제3도를 사용하여 설명한다. 제2도에 있어서, 유닛(1∼5)은 제1도의 유닛(1∼5)과 완전히 동일한 것이다.

시스템 제어유닛(1)에 있어서 10은 범용 마이크로 프로세서를 포함한 제어부, 11은 고속데이터 전송을 위한 다이렉트·메모리·억세스·제어기(direct memory access controller)(DMAC), 12는 데이터 메모리이다.

아날로그 입력유닛(2)에 있어서, 20은 부동 소수점 연산형(고정 소수점 연산형이더라도 좋다)의 디지털·시그널·프로세서(DSP)를 포함하는 신호처리부, 21은 예를 들면 듀얼 포오트 랜덤 억세스 데이터 메모리(DPRAM)로 이루어진 듀얼 포오트 데이터 메모리이다.

릴레이 연산 유닛(3)에 있어서, 30은 부동 소수점 연산형(고정 소수점 연산형이더라도 좋다)의 DSP를 포함하는 연산처리부, 31은 듀얼 포오트·랜덤 억세스·데이터 메모리(DPRAM)로 이루어진 듀얼 포오트 데이터 메모리이다.

시퀀스 처리유닛(4)에 있어서, 40은 범용 마이크로 프로세서를 포함하는 시퀀스 처리부, 41은 상기 데이터 메모리(31)와 마찬가지로 DPRAM으로 이루어진 듀얼 포오트 데이터 메모리이다.

정정·표시 처리유닛(5)에 있어서, 50은 범용 마이크로 프로세서를 포함하는 정정·표시 처리부, 51은 DPRAM으로 이루어진 듀얼 포오트 데이터 메모리이다.

또, 제2도중의 신호선(α)은 데이터 입력주기를 알리기 위한 개입 중단 신호, 신호선(a∼e)은 각 유닛의 이상경보 및 이상 인지신호(sys FAIL)이다.

다음에 본 실시예에 있어서의 데이터 전송방식에 대하여 제3도까지도 참조하여 설명한다.

제3도는 데이터 전송의 타이밍을 시계열적으로 표현한다.

제3도에 있어서,

(a)가 시스템 제어유닛(1)의 처리

(b)가 아날로그 입력유닛(2)의 처리

(c)가 릴레이 연산유닛(3)의 처리

(d)가 시퀀스 처리유닛(4)의 처리

(e)가 정정·표시 처리유닛(5)의 처리

를 각각 나타낸다. 도면에 있어서, ①∼⑦의 점선의 화살표 방향은 데이터 전송의 방향을 나타내는 것이다.

먼저, 마스터 유닛(범용 시스템 버스의 사용권을 얻어 데이터 전송을 개시할 수 있는 유닛)인 시스템 제어유닛(1)이, 종속유닛(마스터에 의하여 행해지는 데이터 전송에 응답하는 유닛)인 아날로그 입력유닛(2)으로부터 N주기의 데이터①을 입력한다. 이 데이터는 N-1주기 이전의 샘플 데이터를 사용하여, 그 아날로그 입력유닛(2)이 N주기에 디지털 필터링 처리를 행한 예를 들면 전력계통의 전압 및 전류 정보이다. 이 데이터①의 입력은 유닛(1)내의 제어부(10)에서 행해도 좋으며, DMAC(11)에서 행해도 좋다. 그리고, 입력한 데이터①은 데이터 메모리(12)에 기억한다.

다음에, 시스템 제어유닛(1)은 입력하여 기억하고 있는 데이터①를 종속유닛인 릴레이 연산유닛(3)에 데이터를 전송한다. 이것이 제2도중의 ②이다.

다시 N주기에 연산한 릴레이 연산결과(N-1 주기 이전의 아날로그 입력 유닛 출력을 사용하고 있는) ③을 입력하고, 유닛(1)내의 데이터 메모리(12)에 기억한다.

다음에 시스템 제어유닛(1)은 입력하여 기억하고 있는 데이터 ③을 종속 유닛인 시퀀스 처리유닛(4)에 데이터 전송한다. 이것이 제2도중의 ④이다.

다시, N주기에 연산한 시퀀스 처리결과(N-1 주기 이전의 릴레이 연산결과를 사용하고 있다)⑤를 입력하여 유닛(1)내의 데이터 메모리(12)에 기억한다.

다음에, 시스템 제어유닛(1)은 입력하여 기억하고 있는 데이터⑤를 종속 유닛인 정정·표시 처리 유닛(5)에 데이터 전송한다. 이것에 제2도중의 ⑥이다.

다시, 유닛(5)중의 DPRAM에 기억되어 있는 릴레이용 정정치⑦를 입력하고, 시스템 제어유닛(1)중의 데이터 메모리(12)에 기억한다.

이 데이터⑦은 릴레이용의 정정치이므로, 상기한 데이터②에 포함시켜, 시스템 제어유닛(1)이 릴레이 연산유닛(3)에 매 샘플링, 유닛(2)으로부터 입력한 데이터①와 함께 전송하여, 유닛(3)중의 DPRAM(31)에 기억하도록 하는 것이다. 이와 같이 함으로써, 정정치에 변경이 있어도 즉시 대응할 수가 있다.

제3도로부터 명백한 바와 같아, 각 유닛은 각각의 데이터 전송이 종료하면, 다음의 샘플시각까지, 각 유닛에 부여된 기능을 풀로 처리할 수 있음을 이해할 수가 있다. 즉, 각 유닛은 그 시각의 데이터 전송이 종료한 후, 그 시각의 데이터를 사용한 연산처리를 샘플주기를 모두 사용하여 연산이 가능하다. 이것은 제2도에 나타낸 각 유닛내의 듀얼 포오트 데이터 메모리(21, 31, 41, 51)를 설치하고 있는 것의 효과에 의한 것이다.

제3도에 나타낸 ①의 데이터 전송 타이밍은 제2도에 나타낸 개입중단 신호선(α)에 의하여 행하는 것이다. 이 신호선(α)은 전력계통의 전압, 전류를 샘플링하는 샘플 지령에 동기된 신호선이고, 유닛(2)으로부터 발생되는 것이다. 이 타이밍은 원 샘플링 신호의 샘플링 주기를 분주한 것이다.

상기한 데이터 전송 ②∼⑦은 ①의 데이터 전송의 후, 계속하여 행해지는 것이라는 것은 말할 것도 없다.

이상, 본 실시예가 적용된 디지털 보호 릴레이 장치의 기능분할, 전체 블록 구성 및 분할된 각 유닛간의 데이터 전송 예에 대하여 설명했다.

그런데, 상기 실시예에서는 시스템 제어유닛(1)이, 다른 4개의 유닛(2∼5)을 제어하고 있다. 그러나 시스템 제어유닛(1)이 제어할 수 있는 유닛은 이것에 한정되지 않는다. 제3도에 나타낸 바와 같이, 시스템 제어처리의 1주기 내에 모든 유닛에 대한 전송처리가 끝나는 범위이면, 디시 피제어 유닛을 증가할 수가 있다.

유닛의 증설은 해당 유닛을 시스템 버스(B1)에 접속함과 동시에 그 유닛에 어드레스를 설정하고, 또 시스템제어유닛의 제어프로그램을 변경하면 된다.

증설하는 유닛은 예를 들면 어떤 유닛의 처리능력을 향상시킬 목적의 경우에는 동일기능의 유닛을 증설하면 된다. 또 시스템에 다른 기능을 부가하고 싶을때는 해당 기능을 가지는 유닛을 증설하면 된다.

예를 들면 아날로그 입력유닛을 증설하면, 더 많은 신호의 처리가 가능해진다. 또, 릴레이 연산 유닛을 증설하면, 더 많은 연산이 실행되어 릴레이의 다기능화 및 고기능화가 도모된다.

한편, 다른 기능을 가지는 유닛을 증설함으로써, 디지털 릴레이에 각종의 기능을 부가할 수가 있다. 예를 들면, 통신기능을 설치하여 다른 릴레이 장치와의 정보교환을 행하거나 본 시스템을 종속기로 하고, 메인기에서 집중제어를 행하거나 하는 것도 가능하게 된다.

또, 본 시스템에서는, 유닛의 증가뿐만 아니라, 삭감, 변경이 가능함은 말할 것도 없다.

예를 들면, 연산 유닛을 더욱 고속 처리할 수 있는 유닛과 교환할 수가 있다. 이에 의하여, 예를 들면 1주기 내에서의 연산처리능력이 향상되므로 처리할 수 있는 정보량이 증대한다. 따라서, 더 많은 신호의 처리가 가능하게 된다. 도 지금까지 복수의 연산 유닛에서 실행하고 있던 연산을 그 보다 적은 수의 유닛에서 처리 가능하게 되어, 유닛 수를 삭감할 수가 있다. 반대로 처리해야할 정보가 동일하면, 더욱 고정밀도의 연산, 복잡한 연산이 한정된 시간 내에서 실행 가능하게 되므로 시스템의 고정밀도화, 고기능화를 도모할 수 있다.

이와 같은 것은 시스템 구축시에도 적용할 수 있어, 목적에 따라 유닛을 선택함으로써 디지털 릴레이 장치의 외에 여러 가지의 시스템이 구축될 수 있다.

이와 같이, 본 실시예의 방식에 의하면, 목적에 따라 여러 가지의 시스템이 구축될 수 있음과 동시에, 일단 구축한 시스템의 확장, 기능부가, 고속화, 고정밀도화, 고기능화 등을 용이하게 행할 수 있는 유연성 잇는 시스템이 구성될 수 있다.

다음에, 각 유닛의 각각의 상세 설명에 앞서, 전력용 디지털 보호장치의 개요에 대하여 설명한다. 처리의 개요를 제4도, 제5도 및 제6도를 사용하여 설명한다. 먼저 제4도를 사용하여 전력용 보호장치의 처리 개요를 설명한다.

스텝(2001)에서는 전력계통으로부터 정보, 즉 예를 들면, 송전선의 전압, 전류를 입력하고, 다시 아날로그 양을 디지털 양으로 변환한다.

스텝(2002)에서는 사고검출 또는 제어용의 전기량을 도출한다. 이 전기량의 도출에는 전력계통의 사고시의 전압, 전류의 크기, 사고점까지의 임피던스(Z), 저항분(R), 리액턴스분(X), 사고점의 방향, 사고시의 주파수 등이 있다.

스텝(2003)에서는 스텝(2002)에서 도출한 전기량을 소정의 정정치와 비교판정한다. 비교판정결과, 사고라고 판정되면 스텝(2004)으로 진행한다.

스텝(2004)에서는 스텝(2003)에서 판정된 사고조건이 계속되고 있는가의 여부의 판정을 행하고, 계속되고 있으면 스텝(2005)으로 진행한다.

스텝(2005)에서는 사고로 판정되었으므로, 그 정보를 기억한다.

스텝(2006)에서는 스텝(2005)에서 기억되고 있는 각종 릴레이의 동작을 기초로, 공지의 시스템의 시퀀스처리(외부조건, 타이머와의 조합도 있다)를 행하고, 사고라고 판정되었을 경우에는 차단기에 대한 차단 지령을 발하게 된다.

스텝(2007)은 장치의 점검, 감시처리이다.

전력용의 디지털 제어보호장치는 상기한 처리를 아날로그 입력의 샘플링 주기 내에 실행하고, 매 샘플 반복 실행하는 것이다.

제5도에는 공지의 리액턴스 릴레이(1요소분)과 모우 릴레이(1요소분)의 특성 예를 나타낸다. 도면에서 jx는 임피던스의 유도 리액턴스분이다.

제4도의 스텝(2002)에서는 상기 릴레이 요소를 약 30∼50 요소분 처리하고, 스텝(2006)의 시퀀스 처리는 이들의 릴레이 요소 출력을 기초로, 시스템에 대응한 소기의 시퀀스 처리를 행하게 된다. 제5도 나타내 Z₁및 Z₂가 정정치이고, 보호 릴레이의 경우에는 이 값이 보호범위를 결정한다. 이 값은 전력계통의 변경, 이에 따른 보호범위의 변경의 경우에는 인간에 의하여 장치외부로부터 온라인으로 변경되는 것은 공지의 기술이다.

제6도에는 제5도에 나타낸 리액턴스 릴레이의 처리 플로우예(제6도(a))와 각각의 처리스텝에 대응하는 처리 파형 예(제6도(b))를 나타낸다. 도면에 있어서 (a) 와 (b)의 S₁∼S₇은 각각 대응하는 것이다.

이 리액턴스 릴레이의 경우, 먼저 전압·전류 데이터를 입력하고 (스텝 S_1,2), 이들에 대한 여러 가지의 연산을 실행하고 (스텝 S₃∼S₇), 연산 결과를 정정치와 비교한다(스텝 S₈). 여기서 연산 결과가 정정치보다 크면, 이상 상태의 지속시간을 조사하기 위한 카운터 (도시생략)를 +1 진보시킨다 (스텝 S₉). 이어서, 이 카운터의 계수가 소정 계수치보다 커졌는지에 여부를 조사한다(스텝 S₁₀). 여기서, 카운터의 계수치가 소정계수치 보다 크면, 릴레이를 동작시켜야 할 상태라고 판단하여 요소 릴레이의 출력을 1로한다(스텝 S₁₁)

한편, 계수치가 소정치에 달하고 있지 않으면, 요소 릴레이의 출력을 0으로 하여 동작시키지 않고 둔다(스텝 S₁₂).

그런데, 상기 스텝(S₈)에 있어서, 연산결과가 정정치보다 작으면, 상기 카운터를 클리어하고(스텝 S₁₃), 당연히 요소 릴레이의 출력은 0이다 (스텝 S₁₄).

이상의 설명에서 전력용 보호 릴레이 장치의 개요가 이해될 수 있을 것이다.

다음에 전력 계통용 디지털 보호장치에 대하여 소형이고, 장치의 확장, 고기능, 다기능화에 대응할 수 있고, 또 고성능(고정밀도, 고속도), 고신뢰도화가 실현될 수 있도록 최적기능 분산화를 도모한 제1도의 각 유닛에 대한 일 실시예의 구성과 그 처리기능에 대하여 이하에 상세히 설명한다.

먼저 제1도의 아날로그 입력유닛(2)의 일 실시예에 대하여 구성 및 처리개요를 제7도 제8도를 사용하여 설명한다. 제7도는 아날로그 입력유닛(제1도의 (2))의 구성을 나타낸다.

도면에 있어서, 201은 복수 채널의 반환 오차 방지용 필터, 202는 복수채널의 샘플 홀드회로(S/H)(전 채널 동시 샘플링 방식). 203은 멀티플렉서(MPX), 204는 A/D 변환회로, 205는 듀얼 포오트·랜덤 억세스 메모리(이하 DPRAM이라 함)를 사용한 듀얼 포트의 버퍼메모리, 206은 타이밍 발생회로, 207은 유닛간, 타 계통, 기타(입력신호등)와 그 유닛과의 동기화를 도모하기 위한 인터페이스 회로이다.

또, 200은 디지털 시그널 프로세서(이하 DSP라 함), 208은 상기 DSP(200)용 프로그램 메모리, 209는 DPRAM을 사용한 듀얼 포오트 데이터 메모리, 210은 시스템 버스 인터페이스 회로, 211은 개입중단 발생회로, 212는 이상검출 회로이다.

또, 신호선(α)은 데이터 입력용의 개입중단 발생신호(유닛(1)에 대한 발생신호), 신호선(e)은 이상 경보 및 인지신호(SYS FAIL)이다.

상기 버퍼 메모리(205), DSP(200), 프로그램메모리(208), 듀얼 포오트 데이터 메모리(209), 개입중단 발생회로(211) 및 이상 검출 회로(212)는 로컬버스(LB)에 접속되어 있다. 또 상기 개입중단 발생회로(211) 및 이상 검출 회로(212)는 시스템버스(B1)에도 접속된다. 또 듀얼포오트 데이터 메모리(209)는 시스템 버스 인터페이스회로(21)를 거쳐 시스템 버스(B1)에 접속된다.

다음에 제8도에를 사용하여 처리개요를 설명한다.

스텝(2020)에서 초기처리 후, 스텝(2021)에서, 제7도에 나타낸 신호선(X)을 감시하고, 입력정보(계통의 전압·전류)의 A/D 변환후의 데이터 입력 개입중단이 발생하고 있는 가를 체크한다. 이것은 제7도에 나타낸 DSP(200)가 행한다.

데이터 입력 개입중단이 있는 경우에는, 그 샘플시간의 전 채널의 데이터를 스텝(2022)에서 입력하고, 스텝(2023)에서는 그 데이터 및 필요로 하는 그 이전의 샘플 시각이 기억되어 있는 데이터를 사용하여, 전 채널 분의 필터연산(디지털 필터연산)을 행한다. 물론 이 연산은 DSP(200)가 프로그램메모리(208)에 기억되어 있는 명령에 따라 실행하는 것이다. DSP의 개요와, 디지털 필터연산의 개요에 관해서는 뒤에 설명한다.

스텝(2024)에서는 신뢰도 향상을 위한 감시처리를 행한다. 이 감시처리에 대해서는 후술한다.

스텝(2025)에서는 카운터(C)의 스텝핑(stepping)을 행하고, 스텝(2026)에서는 상기 카운터(C)가 어떤 일정치(α)가 되었는가 여부의 판정을 행한다. 스텝(2025, 2026)의 처리는 스텝(2021)의 데이터 입력 개입중단의 회수를 계수하고 있다. 이 카운터(C)는 예를 들면 DSP(200)내에 설정된다.

스텝(2026)에서 카운터(C)가 어떤 일정치에 달했을 경우, 스텝(2027)에서 이 카운트를 클리어한다. 스텝(2023)에서 필터 연산결과 전 채널분, 제7도의 듀얼포오트 데이터 메모리 DPRAM(209)에 기억하고, 스텝(2029)에서 제1도 시스템 제어유닛(1)에 대하여 그 데이터를 인출하는 개입중단 발생처리를 행한다.

이상의 설명으로부터 명백한 바와 같이, 본 실시예의 아날로그 입력유닛(2)은 상기한 전기학회지 105권 12호에 기재된 디지털 릴레이에 있어서의 아날로그 입력과는 처리 순서에 차이가 있다.

즉, 후자의 공지의 아날로그 입력에서는, 필터(아날로그)→S/H(샘플 홀드)→MPX(멀티플렉서)→A/D(아날로그/디지털 변환)→소기의 연산의 순서인데에 대하여, 본 실시예의 아날로그 입력부는 S/H→MPX→A/D→디지털 필터→소기의 연산으로 되어 있다.

또, 제8도의 처리 플로우의 스텝(2026)으로부터 명백한 바와 같이, 스텝(2023)의 디지털 필터의 연산의 주기는 다른 유닛에 데이터 전송하는 주기 1/α (α는 정의정수)에서 행한다. 예를 들면, 디지털 필터의 연산주기를 167㎲(6kHz 샘플링)로 하며, α=10으로 하면 다른 유닛(본 실시예에서는 제1도의 시스템 제어유닛(1)에 데이터 전송하는 주기는 1667㎲(600Hz 샘플링 상당)이 된다. 즉, 디지털 필터 연산기를 디지털 보호연산주기의 1/10에서 행하게 된다. 이 α는 시스템에 따라, 임의로 설정, 변경 가능한 것임은 말할 것도 없다.

또, 시스템에 따라 많은 입력 채널 수를 필요로 하는 경우에는 이 유닛을 복수 시스템버스에 접속하고, 이들 복수 유닛간의 동기를 제7도의 인터페이스회로(207)를 거쳐 행하고, 병렬처리 시키도록 하면 좋음은 말할 것도 없다.

이상의 설명으로부터 명백한 바와 같이, 본 실시예의 아날로그 입력유닛에 의하면, S/H, MPX. A/D부의 오차(오프세트 전압, 노이즈, 양자화 오차)를 일괄하여 디지털 필터가 제거한 데이터를 사용하여 소기의 릴레이연산등이 실행될 수 있기 때문에, 종래 구성에 비하여 대폭적인 특성개선이 될 수 있다.

다음에 제9도를 사용하여 제1도에 나타낸 시스템 제어유닛(1)의 일 실시예에 대하여 설명한다.

동 도에 있어서, 100은 범용의 마이크로 프로세서, 101은 고속 데이터 전송용의 다이렉트 메모리 억세스 제어기(이하 DMAC 라함)이다.

또, 102는 예를 들면 PROM을 사용한 프로그램 메모리, 103은 RAM을 사용한 데이터 메모리, 104는 전기적 소거 재기입 가능한 불휘발성 메모리(E²PROM)를 사용하여 정정치 등의 설정치, 정수, 계수 등의 설정 데이터를 기억하는 설정 데이터 메모리, 105는 스테이틱 랜덤 억세스 메모리(SRAM)와 상기와 마찬가지의 불휘발성 메모리(E²PROM)를 동일 칩(IC)내에 장착하여, 데이터를 불량 발생시에 고속으로 기억하고, 불량 해석을 행하기 위한 해석데이터 메모리이다.

또, 106은 시스템 리세트, 시스템 클럭, 버스 억세스 조정회로 등을 가지는 시스템 로직, 107은 시스템 개입중단 판정회로, 108은 이상 검출회로, 109는 퍼스널 컴퓨터등과 접속하는 통신 인터페이스(RS-232C) 회로, 110은 시스템 버스 인터페이스 회로이다.

상기 해석 데이터 메모리(105)는 상기한 바와 같이 SRAM과 E²PROM을 가지고 구성되고, 스토어 제어신호(펄스)에 의하여 SRAM의 전 데이터가 E²PROM에 한꺼번에 전송되고, 또 리콜(recall) 제어신호(펄스)에 의하여 E²PROM의 전 데이터를 한꺼번에 SRAM에 전송하는 기능을 가진다.

따라서, 예를 들면, 전원 오프시, 유닛의 이상 검출시 등에, 상기 스토어 제어신호를 발생하는 구성으로 해둠으로써 직전의 데이터가 불휘발성의 E²PROM에 보존할 수 있어, 운전재개, 불량해석에 적합하다.

상기 마이크로 프로세서(100)는 로컬버스(LB)에 접속된다. 또, 이 로컬버스(LB)에는 DMAC(101), 설정 데이터 메모리(104), 해석 데이터 메모리(105), 시스템 버스 인터페이스 회로(110), 프로그램 메모리(102), 데이터 메모리(103), 이상 검출회로(108), 통신 인터페이스 회로(109) 및 시스템 개입중단 판정회로(107)가 접속되어 있다.

다음에, 제10도를 사용하여 제1도에 나타낸 릴레이 연산유닛(3)의 일 실시예의 구성에 대하여 설명한다.

동 도에 있어서, 300은 연산 처리용의 프로세서(DSP), 301은 E²PROM을 사용한 DSP용 프로그램 메모리, 302는 데이터 기억용의 DPRAM을 사용한 듀얼 포오트 데이터 메모리, 303은 시스템 버스 인터페이스 회로, 304는 이상 검출회로이다.

또한, 상기 DSP의 개요에 대해서는 후술한다.

이 릴레이 연산유닛이, 제4도의 스텝(1) ∼ 스텝(5)의 처리를 고속으로 처리하게 된다. 즉, 전력용 디지털 제어 및 보호를 위한 처리를 행하는 프로세서 유닛이다. 시스템에 따라서는 이 유닛을 복수개, 시스템 버스에 접속하여 병렬처리 시킬 수가 있다.

다음에 제11도(a)를 사용하여 제9도에 나타낸 시스템 제어유닛(1)의 일 실시예의 처리개요를 설명한다. 제11도(b)에는 제10도에 나타낸 릴레이 연산유닛(3)의 처리개요를 함께 나타내고 있다.

시스템 제어유닛(1)의 처리는 제11도(a)에 나타낸 바와 같이 행해진다.

① 초기처리후, 아날로그 입력유닛(2)으로부터 데이터 입력요구(디지털 필터 연산주기의 α배)가 있는지 여부의 판정(개입중단 대기)을 행한다(스텝 1000, 1001).

② 제2도 및 제3도를 사용하여 설명한 바와 같이, 각 유닛과의 데이터 전송처리를 행한다(스텝1002). 즉, 유닛간의 데이터 전송제어는 이 시스템 제어유닛(1)이 행한다.

③ 각 유닛간가의 데이터 전송이 정상적으로 행해지고 있는가의 여부를 상호 체크 처리를 행한다(스텝1003∼1007).

④ 로칼 및 시스템 개입중단 처리를 행한다(스텝1008, 1009).

⑤ 제9도의 설정데이터메모리(104) 및 해석 데이터 메모리(105)에 기억해야 할 데이터의 편집을 행하고, 또, 계통에 사고가 발생했을 때에는 데이터의 세이브 처리를 행한다(스텝 1010∼1012).

⑥ 자기진단(셀프 체크) 처리를 행한다(스텝1013, 1015).

시스템 제어유닛(1)은 이상 설명한 바와 같은 처리를 반복하고, 데이터 입력요구, 즉, 보호(또는 제어)연산주기 마다 실행하게 된다.

물론, 유닛의 재편성, 추가 등에는 그에 대응하여 데이터 전송제어를 변경하여 처리를 실행하도록 하는 것임은 용이하게 추측할 수 있으며, 도시하지 아니했으나, 이것을 제어하는 하드웨어 및 소프트웨어를 유닛 내에 내장하고 있음은 말할 것도 없다.

다음에, 제10도에 나타낸 릴레이 연산유닛(3)의 처리개요를 제11도를 참조하여 설명한다.

(a) 초기처리 후, 상기 시스템 제어유닛(1)으로부터의 데이터 전송이 종료되었는가 여부의 판정(제10도의 신호선(INTRY)을 사용한 개입중단 대기)을 행한다(스텝 3000, 30001).

(b) 제10도의 듀얼 포오트 데이터 메모리(302)에 전송된 데이터를 DSP(300) 내부의 데이터 메모리에 전송한다(스텝 3002). 이것은 DSP(300)을 사용한 연산처리를 고속으로 하기 위해서이다.

(c) 소기의 알고리즘에 따른 전력용 보호 릴레이 연산처리를 행한다(스텝 3003).

(d) 연산결과를 제10도에 나타낸 듀얼 포오트 데이터 메모리(302)에 전송한다(스텝 3004). 이 연산 결과를 상기한 시스템 제어유닛(1)이 후술하는 시퀀스 처리유닛(4)에 전송한다.

(e) 시스템 제어유닛(1)과의 데이터 전송이 정상적으로 행해지고 있는지 여부(스텝 3005∼3007)의 상호체크, 셀프 체크인 상시 감시처리를 행한다(스텝 3009∼3011).

이상 설명한 바와 같이, 릴레이 연산유닛(3)은 데이터 전송 주기마다, 즉 연산 주기마다 반복하여 실행하게 된다. 연산시간은 데이터 전송종료 개입중단이 있은 후, 다음의 데이터 전송 개입중단이 있을 때까지 오버헤드 처리가 없이 풀로 사용할 수가 있어, 처리 능력을 향상할 수가 있다. 또, 스텝(3003)의 릴레이 연산처리는 제5도 및 제6도에서 설명한 바와 같은 처리를 여러 가지 종류 또는 다수 실행하는 것이다.

다음에, 제11도를 사용하여 유닛간(시스템 제어유닛(1)과의 릴레이 연산유닛(3))의 데이터 전송에 의한 상호 감시에 의하여 불량을 검출하는 수법 예에 대하여 설명한다.

먼저, 제11도(a)의 시스템 제어유닛(1)의 감시처리에 대하여 설명한다.

(스텝 1003)

이 스텝은 릴레이 연산유닛(3) 측이 시스템 제어유닛(1)으로부터 매 주기, 소정의 데이터(이 예에는 A)가 전송되고 있는지 여부를 체크하기 위한 처리이다. 시스템 제어유닛(1)은 제10도의 듀얼 포오트 데이터 메모리(302)의 어느 고정영역(예를 들면 N번지로 한다)에 매주기, 고정 데이터(A)를 전송한다.

(스텝 1004)

이 스텝은 시스템 제어유닛(1)이 제10도의 듀얼 포오트 데이터 메모리(302)의 어느 고정영역(예를 들면 M번지로 한다)으로부터 고정 데이터(B)를 입력하는 처리이다. 이 M번지의 데이터(B)는 매 주기, 시스템 제어유닛(1)에서 클리어 되고, 매 주기 릴레이 연산유닛(3)에서 세트되는 것이다.

(스텝 1005)

이 스텝은 스텝(1004)에서 제10도의 듀얼 포오트 데이터 메모리(302)의 M번지로부터 데이터(정상이면 B)를 입력했으므로, 릴레이 연산유닛(3)이 정상이면 다음의 주기에서 다시 M번지에 데이터(B)를 기억할 것이므로, 전 데이터가 남아있는 경우와의 구별을 위하여 클리어하는 처리이다.

(스텝 1006)

이 스텝은 M번지로부터 입력된 데이터가 B인지 어떤 지의 판정을 행하는 스텝이다. B이면, 릴레이 연산유닛(3)과의 데이터 전송도 정상이라고 판정할 수 있다. 다시 B이면, 릴레이 연산유닛(3)도 매 주기, 제11도(b)의 스텝(3005)의 처리를 정상으로 처리하고 있다고 판정할 수 있다.

M번지로부터 입력한 데이터가 B가 아닌 경우에는 릴레이 연산유닛(3)이 정상으로 동작하고 있지 않다고 판정할 수 있다. 왜냐하면, 데이터의 전송이 이상인지의 여부는 M번지의 억세스가 정상으로 되지 않으면 다른 번지(예를 들면, M+1번지)를 억세스 하게 됨으로써, 그 이상의 유무는 용이하게 판정할 수가 있기 때문이다.

다음에, 제11도(b)의 릴레이 연산의 감시처리에 대하여 설명한다.

(스텝 3005)

이 스텝은 제10도의 듀얼 포오트 데이터 메모리(302)의 N번지 고정치(B)를 매 주기, 기억하는 처리이다. 이것은 시스템 제어유닛(1)이 상기한 바와 같이, 매 주기 입력하여 그 릴레이 연산유닛(3)이 정상으로 동작하고 있는가의 여부를 판정하기 위한 것이다. 즉, 이스텝은 다른 유닛에 자신을 감시받기 위한 처리이다.

(스텝 3006, 3007, 3008)

이들의 스텝은 릴레이 연산유닛(3)이 시스템 제어유닛(1)을 감시하기 위한 처리이다.

스텝(3006)은 제10도의 듀얼 포오트 데이터 메모리(302)의 M번지로부터 데이터를 입력한다. 이 M번지는 상기한 바와 같이, 시스템 제어유닛(1)이 정상으로 동작하고 있으면,고정치(A)를 매 주기 전송하고 있다.

스텝(3007)은 동 M번지의 내용을 스텝(3006)에서 이미 입력했으므로, 클리어 해둔다. 시스템 제어유닛(1)이 정상으로 동작하고 있으면, 다음 주기까지에는 이 M번지에 다시 고정치(A)가 전송되어 있을 것이다.

스텝(3008)은 M번지로부터 입력된 데이터가 A인지의 여부의 판정을 행한다. A이면, 시스템 제어유닛(1)은 정상이라고 판정한다. A가 아니면, 시스템 제어유닛(1)은 불량으로 판정한다.

판정결과, A가 아닌 케이스로서는 M번지를 포함한 메모리 불량도 생각되나, 이것은 릴레이 연산유닛(3)의 DSP(300)에서 억세스 해봄으로써, 그 양부는 판정할 수 있다. 또한, 판정결과 A가 아닌 때에는 제10도의 버스 인터페이스 회로(303)의 불량도 생각되나, 그 경우에는 시스템 제어유닛(1) 측의 처리(N번지와의 억세스)도 불량이 될 것이므로 그 구별은 가능하다.

이상의 설명으로부터 쌍방의 유닛(1, 3)에 프로세서를 탑재하고 있으므로, 상호 체크가 가능하다는 것을 알 수 있을 것이다. 이에 의하여, 유닛 단위의 불량을 고속으로 또 용이하게 검출할 수 있다.

또한, 시스템 제어유닛(1)은 다른 유닛과도 상기한 것과 완전히 동일한 상호체크를 행하는 것이다(제11도의 스텝 1007).

다음에, 제12도를 사용하여 시퀀스 처리유닛(4)의 일 실시예의 구성에 대하여 설명한다.

동 도에 있어서, 400은 전력용 보호 릴레이 장치에 있어서, 범용 마이크로 프로세서를 사용하여 시퀀스 처리를 행하는 시퀀스 처리 프로세서, 401은 시퀀스 처리 프로그램을 격납하는 PROM을 사용한 프로그램 메모리, 402는 데이터 메모리(RAM), 403은 예를 들면 DPRAM을 사용한 듀얼 포오트 데이터 메모리, 404는 시스템 버스 인터페이스 회로, 405는 후술하는 디지털 입출력 유닛(제1도에 있어서의 6)과의 인터페이스를 취하는 입출력 버스(이하 I/O버스라 함) 인터페이스 회로, 406은 이상 검출회로, 407은 퍼스널 컴퓨터 등과의 인터페이스를 취하는 범용 통신 인터페이스 회로(예를 들면, 범용 RS-232C등)이다.

다음에 제13도를 사용하여 상기한 시퀀스 유닛과 I/O버스를 거쳐 접속되는 디지털 입출력유닛(6)의 일 실시예의 구성에 대하여 설명한다.

동 도에서 600은 I/O버스 인터페이스 회로, 601은 데이터 래치회로, 602는 포토커플러, 603은 출력버퍼 회로, 604는 입력버퍼 회로, 605는 포토커플러이다. 상기 포토커플러 602 및 605는 모두 전기적 절연을 위한 인터페이스이다.

다음에 제14도를 사용하여, 상기한 시퀀스 처리유닛(4)의 처리의 개요를 설명한다.

① 릴레이 연산유닛(3)과 동일하게, 초기처리(스텝 4000)후, 시스템 제어유닛(1)으로부터 시퀀스 처리에 필요한 데이터의 전송이 전부 종료되었는 가의 여부의 판정을 행한다(스텝 4001). 이 판정은 제12도에 나타낸 바와 같이, 시스템 제어유닛(1)으로부터의 데이터 전송이 종료되면 발생하는 개입중단신호(INTSEQ)를 체크함으로써 행한다.

② 시스템 제어유닛(1)으로부터의 데이터 전송은 제12도에 나타낸 듀얼 포오트 데이터 메모리(403)에 행해지므로, 이것은 데이터 메모리(402)에 데이터 전송한다(스텝 4002).

③ I/O버스(B₂)를 거쳐 디지털 입력처리를 행한다(스텝 4003).

④ 소정의 알고리즘에 따른 시퀀스 처리를 행한다(스텝 4004).

⑤ 유닛내의 감시처리, 시스템 제어유닛(1) 및 릴레이 연산유닛(3)에서 설명한 것과 마찬가지의 유닛간 상호 감시처리를 실행한다(스텝 4005, 4006).

⑥ 시퀀스 처리결과 I/O버스(B2)를 거쳐 출력(디지털 출력)한다(스텝 4007). 이 출력은 제13도의 디지털 출력부를 거쳐, 다시 제1도에 나타내내 보호 릴레이 유닛(8)에 가해진다. 이 정보 중에는 예를 들면 목적으로 하는 차단기에 대한 차단지령이 포함되고 있음은 말할 것도 없다.

⑦ 다시 제12도의 데이터 메모리(402)에 기억되어 있는 시퀀스 처리결과를 듀얼 포오트 데이터 메모리(403)에 전송한다(스텝 4008).

이것은 시스템 제어유닛(1)이 이 데이터를 억세스 할 수 있도록 하기 위한 처리이다.

시스템제어유닛(1)은 이 데이터를 후술하는 정정·표시 처리 유닛(5)에 전송한다.

다음에, 제15도 및 제16도를 사용하여, 정정·표시 처리 유닛(5)의 일 실시예의 구성 및 처리의 개요에 대하여 설명한다. 제15도는 정정·표시 처리 유닛의 구성을 나타낸다.

동도에 있어서, 500은 마이크로 프로세서, 501은 프로그램 메모리(PROM), 502는 데이터 메모리(RAM), 503은 듀얼 포오트 데이터 메모리(DPRAM), 504는 시스템 버스 인터페이스회로, 505는 정정치를 기억하는 불휘발성 메모리(E²PROM)로 이루어진 정정치 메모리, 506은 이상 검출회로, 507은 퍼스널 컴퓨터 등과의 통신 인터페이스 회로, 508은 표면 패널(제1도의 9)과의 패널 인터페이스 회로이다.

다음에, 이 정정·표시 처리 유닛(5)의 처리 개요를 제16도를 사용하여 설명한다.

① 시퀀스 처리유닛(4)등과 완전히 동일하게, 초기처리(스텝 5000)후, 시스템 제어유닛(1)으로부터 데이터의 전송이 완전히 종료되었는지 여부의 판정을 행한다(스텝 5001).

② 제1도 나타낸 표면 패널(9)에 대한 표시처리를 행한다(스텝 5003).

③ 제1도에 표면 패널(9)으로부터의 정정치(계수)변경에 대한 처리를 행한다(스텝 5004, 5005).

④ 유닛내의 감시 및 유닛간의 상호감시는 상기한 시퀀스 처리유닛(4)과 완전히 동일하게 행한다(스텝 5006).

⑤ 제15도의 정정치 메모리(505)에 기억하고 있는 계수(정정치)를 제15도의 듀얼 포오트 데이터 메모리(503)에 전송한다(스텝 5007). 이것은 상기한 시스템 제어유닛(1)이 이 유닛으로부터의 정정치를 다른 유닛(예를 들면, 릴레이 연산유닛 등)에 전송할 수 있도록 하기 위한 처리이다.

이상의 설명으로부터, 정정·표시 처리 유닛(5)의 구성 및 처리개요를 이해할 수 있을 것이다.

최후로 제1도에 나타낸 사고 검출유닛(7)의 기능 및 처리개요를 설명한다.

이 유닛(7)은 시스템의 신뢰도를 고려하여, 지금까지 설명한 다른 유닛과는 하드웨어적으로 분리시킨다. 즉, 지금까지 설명한 각 유닛과는 입력으로부터 출력까지 전기적인 접속이 없는 것이다.

이 사고 검출유닛의 처리의 내용은 지금까지의 각 유닛의 조합과 마찬가지로 처리를 행하는 것이다. 따라서, 제1도에 나타낸 바와같이, 전력계통으로부터의 정보를 입력하고, 이 입력에 대하여 소정의 알고리즘에 따른 처리를 실시하고, 이 결과를 지금까지의 설명과 마찬가지로 제1도의 보조 릴레이 유닛(8)에 부여한다. 즉, 이사고 검출유닛(7)은 고장안전(fail safe)용의 유닛이다. 처리내용의 규모는 지금까지의 각 유닛의 조합에 대하여 상당히 작은 것이 일반적이다.

이하에 구성 및 처리의 개요를 설명한다.

(1) 제1도에 있어서, 71은 사고 검출유닛(7)의 릴레이 연산부이고, 구성은 제1도에 나타난 아날로그 입력유닛(2)과 동일하다. 처리의 내용은

① 아날로그 입력의 A/D변환 및 디지털 필터처리

② 정정치의 입력(후술하는 72로부터 입력한다)

③ 사고 검출용 릴레이 연산

④ 진단처리

등이 있다.

(2) 제1도에 있어서, 72는 사고 검출유닛(7)의 시퀀스처리부이다.

이하에 처리의 개요를 나타낸다.

(a) 상기한 사고 검출용 릴레이 연산부(71)은 연산결과를 제1도에 나타낸 I/O 버스(B₃)를 거쳐 입력하는 처리 및 디지털 입출력 처리

(b) 사고 검출 릴레이용 시퀀스 처리

(c) 사고 검출 릴레이용 정정·표시처리

(d) 진단처리

등이 있다.

이 시퀀스처리부(72)는 하드웨어 구성적으로는 제1도의 시퀀스 유닛(4)의 내부에 디지털 입출력유닛(6)과 표면 패널 인터페이스 회로를 장치한 것과 동일한 구성이 되는 것은 용이하게 추측할 수 있다.

상기한 실시예의 각 유닛은 각각 IC등의 회로소자를 프린트 기판상에 탑재하여 구성된다. 이 경우, 각 유닛마다에 IC등을 선정하여 구성해도 좋으나 유닛간에서 공통적으로 구성하는 것이 바람직하다.

이하에 그 일 실시예를 나타낸다.

제1도에 나타낸 실시예에서는 아날로그 입력유닛(2) 및 릴레이 연산유닛(3)에 대하여 예를 들면 다음의 구성요소가 공통화 될 수 있다.

1a, DSP

1b, DPS용 프로그램 메모리(PROM)

1c, 듀얼 포오트 데이터 메모리(DPRAM)

1d, 시스템 버스 인터페이스 회로

1e, 이상검출회로

1f, 로컬 버스

또, 제1도에 나타낸 실시예에서는 시스템 제어유닛(1), 시퀀스 처리유닛(4) 및 정정·표시 처리 유닛(5)에 대하여, 예를 들면, 다음의 구성요소가 공통화 될 수 있다.

2a, 범용 마이크로 프로세서

2b, 프로그램 메모리(PROM)

2c, 데이터 메모리

2d, 시스템 버스 인터페이스 회로

2e, 이상 검출회로

2f, 통신 인터페이스 회로

2g, 로컬버스

다시 상기 유닛(1∼5)에 대하여 예를 들면 다음의 구성요소가 공통화될 수 있다.

3a, 프로그램 메모리(PROM)

3b, 시스템 버스 인터페이스 회로

3c, 이상 검출회로

3d, 로컬 버스

상기한 공통화는 예를 들은 것으로서, 각 소자의 용량, 장착의 편의 등을 고려하여, 여러 가지의 형태가 가능하다.

공통화하는 경우에는 공통의 구성요소를 공통의 프린트 기판 상에 탑재함과 동시에, 공통이 아닌 구성요소를 이것에 부가하여 탑재함으로써 각 유닛이 구성된다. 따라서. 프린트 기판에는 로컬버스와, 공통 구성요소를 탑재하는 스페이스와, 비공통 구성요소를 탑재하는 스페이스를 미리 레이아웃해둔다.

다시 일보 나아가, 공통화 할 수 있는 구성요소를 적절히 조합시켜 LSI화 해둘 수도 있다.

또한, 구성요소의 공통화에 있어서, 어떤 유닛에는 불필요한 구성요소에 대해서도 탑재하는 구성으로 하면, 그만큼 공통화가 진척되게 되어, 프로그램 메모리에 프로그램을 기입하면, 동일 하드웨어 구성의 시스템에 의하여 다른 기능을 가지는 시스템을 구성할 수가 있게 된다. 따라서, 시스템의 표준화, 규격화에 적합하다.

유닛의 공통화된 부분의 하드웨어 구성을 예시하면 다음과 같다.

범용 마이크로 프로세서, PROM, DPRAM, RAM, 시스템 버스 인터페이스회로, 이상검출회로, 통신 인터페이스 회로 및 로컬버스에 의하여 공통화된 유닛의 하드웨어가 1매의 프린트 기판 상에 구성된다.

또, DSP, DPRAM, PROM, 시스템 버스 인터페이스회로, 이상검출회로 및 로컬버스에 의하여 공통화된 유닛의 하드웨어가 1매의 프린트기판상에 구성된다.

또한, 본 실시예의 하드웨어 구성에 있어서 사용되고 있는 각 디바이스는 일 예에 지나지 않는 것으로서 동일 기능을 실현할 수 있는 것이면 다른 디바이스를 사용할 수도 있다.

예를 들면 다이나믹 RAM을 스테이틱 RAM으로 하거나, PROM을 EPROM으로 하거나 할 수가 있다. 또, 프로세서를 보다 고속이고 처리능력이 큰 것으로 바꾸거나 할 수가 있다. 반대로 처리해야 할 신호량이 적은 경우, 성능은 떨어지나, 저렴한 디바이스로 바꿀 수가 있다.

이 경우, 각 유닛의 시스템 버스에 대한 입출력의 기능 및 성능에 변화가 없으면, 시스템 전체에는 영향이 미치지 않는다. 따라서, 각 유닛마다에 자유로운 설계가 되고, 또 설계변경도 용이하다.

즉, 본 실시예에서는 각 유닛은 시스템 제어유닛에 대하여 이러한 방법(순서)으로 데이터를 입출력 할 수 있으면, 시스템에 짜넣을 수가 있다. 따라서, 본 실시예에서는 여러 가지의 기능을 가지는 유닛을 자유롭게 시스템에 넣을 수가 있고, 또 시스템을 구축한 후에도 필요에 따라 유닛 자신의 개량·변경에 외에, 유닛은 증감, 변경이 가능하다.

다음에, 본 발명의 실시예의 구성에 있어서, 기본요소가 되는 DSP(디지털·시그널·프로세서)에 대하여 설명한다.

제17도에 DSP의 일 실시예의 구성의 상세도를 나타낸다.

본 실시예의 DSP는 도시한 바와 같이, 외부메모리의 어드레스 지정을 행하는 어드레스 레지스터(222), 병렬 포오트로서 사용하는 데이터 레지스터(223), 데이터 RAM(224), m비트x m비트의 고속 병렬 승산기(225), 명령용 ROM(226), 가감산 등을 행하는 ALU(Arithmetic Logic Unit)(227), 누산기(accumulator)등의 레지스터(228), 외부와의 제어신호(a, b, c등)의 개입중단 등을 제어하는 제어회로(229), DSP내의 내부버스(230)를 포함하여 구성되고 있다.

상기 승산기(225)는 그 명령 사이클의 사이에 입력신호(A, B)의 내용을 승산하고, 그 결과(C)를 내부버스(230)에 출력하는 것이다.

또, ALU(227)은 내부버스(230)으로부터의 데이터 레지스터(228)의 데이터를 가감산하고, 그 결과를 레지스터(228)에 기입한다.

또, DSP는 잘 아는 바와 같이, 그 명령 사이클의 사이에 적산·가산 연산이 가능하다는것과, 파이프라인 처리가 가능하다는 것등에 의하여 고정 및 부동소수점 데이터의 고속 수치연산을 실현할 수 있다는 것을 특징으로 한다. 이에 의하여 다입력 점수에 관한 입력데이터를 실시간에서 필터링 가능하게 하는 것이다. 이점, 범용의 마이크로 프로세서에서는 처리속도가 늦기 때문에 적용할 수 없다.

다음에, 상기한 DSP를 사용한 디지털 필터의 실시예를 설명한다.

제18도는 디지털 필터의 대표적인 블록 개념 구성을 나타낸다.

제18도의 (a)는 IIR형(Infinite-extent Impulse Response)필터, (b)는 FIR형(Finite-extent Impulse Response)필터이다.

동도(a)에 있어서 , Xn은 입력신호 부호, 241은 각각 계수 블록이고, K는 게인 계수, A₁, A₂, B₁, B₂는 필터계수이다. 242는 지연 블록이고, 신호 Wn를 주기(T)의 1시각분 지연하는 블록(W_n-1)과, 마찬가지로 2시각분 지연하는 블록(W_n-2)이다. 243은 가산블록, Y_n은 필터출력 데이터이다.

도면으로부터 알 수 있는 바와 같이, 도면의 구성에 있어서, 필터 계수를 조종함으로써, 다음식 (5), (6), (7), (8), (9)에 나타낸 각종의 필터를 실현할 수 있다. 또한 , H(z)는 전달함수이고, z는 아날로그 계의 S에 상당한다.

(로우 패스 필터)

(밴드 패스 필터)

(하이패스 필터)

(노치 필터)

여기서, r=2·cos2π f₀·T

T : 샘플링 주기

f₀: 저지 주파수

(전 패스 필터)

제18도에 있어서, X'_n은 입력데이터를 , Y'_n은 출력데이터를 나타낸다. 244는 지연블록이고, X'_n-1은 상기한 바와 마찬가지로 1시각 지연하는 블록, X'_n-2는 2시각분 지연하는 블록을 나타낸다. 245는 필터 계수블록이고, 각 필터계수는 A'₀, A'₁, A'₂가 설정한다. 246은 가산블록이다.

동도를 연산식으로 나타내면, 다음식(10)으로 표시된다.

상기한 바와 같이 본 실시예에서는 DSP를 사용한 디지털 필터수단에 의하여 입력신호의 필터처리를 행하는 구성으로 하고, 미리 설정된 필터계수에 의거하여 샘플링 주기(T)마다에 반복하여 행하도록 하고 있다. 따라서, 입력점수에 따라 시분할에 의하여 필터러리를 소프트웨어적으로 행하게 할 수가 있어, 입력점수의 증감, 특성의 변경, 프린트 기판의 표준화에 대응이 가능하게 된다.

또, 아날로그 필터를 사용하지 않고 필터처리 할 수 있으므로, 아날로그 필터와 같이, 저항, 콘덴서 등의 소자의 초기치 편차, 주위온도에 의한 소자 치의 변동, 경년 변화에 의한 소자의 열화 등의 요인이 전혀 없어 고정밀도화, 무조종화가 달성될 수 있다.

또, 외부 부착의 점검회로가 불필요하므로, 내부의 소프트웨어에서 대응가능하기 때문에, 제작공정을 대폭 단축할 수 있어, 유지, 보수도 불필요하게 되어, 보호 릴레이 장치의 고정밀도화, 저렴화 등의 이점이 대단히 크다.

다음에, 본 발명을 구성하는 아날로그 입력유닛의 아날로그 입력부에 적용하는 것이 바람직한, 자동감시방식의 발명에 관한 실시예에 대하여 설명한다.

[실시예 자동감시-①]

제19도는 본 발명의 아날로그부의 자동감시의 제1의 실시예를 나타낸 블록 구성도이다.

제19도이 있어서, 201-1∼201-N은 외부로부터 입력되는 아날로그 신호(in1∼inN)와 디지털 신호(T_in)를 가산함과 동시에, 상기 입력 신호에 중첩되는 고조파를 제거하기 위한 로우패스필터(주로 샘필링에 의한 반환오차 방지용으로 사용된다. 이하 LPF로 기재한다)이다.

202-1 ∼ 2002-N은 샘플홀드(이하 S/H로 기재함), 203은 멀티플렉서(MPX로 기재함), 204는 아날로그 디지털 변환(이하 A/D로 기재함)회로, 205는 DPRAM을 사용한 A/D 변환 데이터의 버퍼 메모리이다.

200은 DSP(Digital Signal Processor), 212는 DSP의 명령 격납용의 프로그램메모리(ROM), LB는 로컬버스, 209는 시스템 버스와의 데이터 수수용의 듀얼 포오트 데이터 메모리, 210은 시스템 버스 인터페이스회로, B₁은 시스템 버스이다.

206은 타이밍 발생회로로서, S/H회로(202-1∼202-N), MPX(203), A/D회로(204) 및 버퍼메모리(205)의 동작을 제어함과 동시에, LPF(201-1∼201-N)에 디지털 신호를 인가한다.

제20도는 제19도에 나타낸 LPF(202-1∼201-N)의 상세한 회로도이다.

제20도에 있어서, 201a, 201b, 201c 및 201d는 저항, 201e는 콘덴서, 201f는 연산 증폭기(OP앰프)이다.

상기 LPF 는 아날로그 입력신호(in) 및 디지털 입력신호(T_in)를 가산함과 동시에, 상기 입력신호를 필터링하여 고조파를 제거하는 것이다.

다음에, 제21도에 나타낸 플로우 차트에 따라, 본 실시예의 아날로그 입력부의 자동감시(아날로그 회로의 고장 검출)의 처리 순서를 설명한다.

(i) 감시용 신호의 입력, 합성 및 A/D 변환

제 19도의 LPF(201-1∼201-N)에 변성기, 변류기등에 의하여 검출된 전력 계통의 상태량을 나타내는 입력신호(in1∼inN)를 인가한다 (통상은 50Hz 또는 60Hz이다). 또, 제19도의 나타낸 타이밍 발생회로(206)로부터, 주파수(f_n)의 디지털 신호(클럭신호)를 감시용 신호로서 전 채널에 입력시킨다. 상기 LPF(202-1∼201-N)는 상기 입력신호를 합성하도록 작용함과 동시에 샘플링에 의한 반환오차를 방지하는 반환오차 방지필터로서도 작용한다.

이 필터 출력은 제19도의 S/H회로(202-1∼202-N)에 의하여 주기(T)마다 샘플홀드된다.

제19도의 MPX(203)는 상기 S/H회로(202-1∼202-N)의 출력을 주기(T')(주기 T의 1/n의 주기 : n은 정수)마다 순차 절환하여, S/H회로의 내용을 제19도에 나타낸 A/D 변환회로(204)에 입력시킨다. A/D 변환회로(204)는 아날로그 양을 디지털 양으로 변환하고, 이것을 제19도에 나타낸 버퍼 메모리(205)에 격납한다.

이들의 동작을 주기(T)마다 매회 반복한다. 이 주기(T)는 디지털 필터의 샘플링 주기가 된다.

(ii) 초기 처리

초기 처리로서 DSP(200) 내부의 레지스터 및 메모리와 버퍼메모리(205)를 클리어하고, 초기의 상태로 설정한다(스텝 2021a).

또한, (ii) 이후의 처리는 프로그램 메모리(212)에 기억시킨 명령에 의하여, DSP(200)를 동작시켜 행하는 처리이다.

(iii) 데이터 입력

스텝(2021b)에서는 버퍼메모리(205)에 격납한 입력 데이터를 로컬버스(LB)를 거쳐, DSP(200)의 내부에 전송한다.

(iv) 필터 계수입력

2021c의 스텝에서는 프로그램 메모리(212)에 미리 격납한 필터계수를 DSP(200)의 내부에 전송한다. 이 필터계수는 상기한 전력계통의 주파수(fo: 50Hz 또는 60Hz)를 통과시키고 고조파를 제거하는 특성을 실현하는 계수(필터 계수군A)와 상기한 전력계통의 주파수(f₀)을 대폭 감쇠시켜, 타이밍 발생회로(206)로부터 인가한 신호(T_in)의 주파수(f_n)만을 통과시키는 특성을 실현하는 계수(필터 계수군B)이다.

또, 이들 계수는 다른 유닛으로부터 시스템 버스(B₁)를 거쳐 입력해도 좋다.

(v) 디지털 필터 연산(1)

디지털 필터 연산(1)으로서, 구체적으로, 몇 가지의 방법이 생각되나, 그 일예로서 다음식(11), (12)에 나타낸 처리를 행한다.

K : 게인 계수

A₁, A₂, B₁, B₂:필터 계수

X_n: 입력 데이터

Y_n: 출력 데이터

W_n-1: W_n의 1시각 지연 데이터

W_n-2: W_n의 2시각 지연 데이터

이 2021d의 스텝의 필터 연산의 필터계수는 필터계수군(A)을 사용한다.

제22도(a)에 이 스텝에서 연산처리하는 필터의 게인 주파수 특성예를 나타낸다. 이 필터에 의하면, 주파수(f₀)를 통과시켜, 주파수 (f_n)를 보호연산에 영향이 없도록 충분히 감쇠시킨다.

보호 연산에서는 이 스텝의 필터 출력을 사용한다. 따라서, 주파수(f_n)의 입력(T_in)을 인가한 것에 따른 릴레이 특성에의 영향이 없음은 말할 것도 없다.

(vi) 디지털 필터연산(2)

이 2021e의 스텝에서의 필터연산은, 상기(v)에서 나타낸 필터연산과 완전히 동일한 연산을 행한다. 따라서, 연산 프로그램은 동일하다. 단, 필터계수는 필터계수군(B)을 사용한다.

제22도(b)에, 이 스텝에서 연산처리하는 필터의 게인 주파수 특성을 나타낸다. 타이밍 발생회로로부터 인가한 신호의 주파수 성분(f_n)만을 통과시키고, 그 이외는 감쇠시키고 있다. 즉, 선택도(Q)를 높게 하고 있다. 도, 이 스텝에서의 연산 프로그램을 별개의 프로그램으로 해도 좋다.

(vii) 판정 처리

이 2021f의 스텝에서는, (vi)의 스텝에서 연산한 각 채널마다의 필터 출력의 절대치를 구하고, 기지의 설정치와 비교한다. 따라서 기지의 설정치 범위내 이면, 아날로그 입력부, 즉, LPF(202-1∼201-N), S/H회로(202-1∼201-N), MPX(203), A/D변환회로(204) 및 버퍼메모리(205)는 정상적으로 동작하고 있다고 판단한다. 기지의 설정치 범위 밖이면, 상기 아날로그 입력부 및 상기 버퍼메모리(205)중 어느 하나가 이상임을 알 수 있다.

본 발명에서는 DSP에서 상기 연산을 행하고 있기 때문에, 극히 고정밀도의 연산이 가능하므로 대단히 정확한 판정이 가능하다.

(viii) 데이터 출력

이 2021g 스텝에서는 (v)의 스텝에서 연산한 필터의 출력 및 (vii)의 스텝에서 판정한 판정결과를 시스템의 마스터(시스템버스에 접속한 시스템 제어기능을 가지는 유닛)에 전송한다. 이상의 처리를 주기(T)마다 반복한다.

상기한 시스템 제어 처리를 행하는 마스터는 상기 판정결과를 기초로, 릴레이를 록함과 동시에, 시스템의 이상표시를 행하여 오동작을 방지한다. 또, 아날로그 입력 유닛이 이상임을 알 수 있기 때문에, 이상부의 국부회(localize)가 가능하다.

이상의 동작에 의하여 아날로그 입력부의 자동감시가 고정밀도이고 신뢰도 좋게 행해진다.

또한 종래에는 곤란하였던 아날로그 입력부의 점검감시를 부가회로 없이 할 수 있는 동시에, 데이터 입력으로부터 필터 연산가지를 일관하여 행할 수 있고, 시스템의 신뢰도를 대폭 향상할 수 있다.

이상 나타낸 실시예에서는 LPF에 인가한 주파수(f_n)의 입력(T_in)은 타이밍 발생회로로부터 가한 예에 대하여 설명하였다. 본 실시예에서는 상기한 입력(T_in)에 대하여 타이밍 발생회로로부터 가하지 않고, 발진회로를 설치하고, 이 발진회로의 출력을 제19도에 나타낸 LPF(201-1∼201-N)의 입력(T_in)에 인가해도 실현할 수 있음은 용이하게 이해될 수 있다.

제23도는 상기한 실시예의 각부의 파형을 나타낸다. 제23도에 있어서, (a)는 전력계통의 입력신호, (b)는 클럭 입력신호, (c) 는 LPF(201-1∼201-N)의 출력파형, (d)는 디지털 필터의 (A)의 출력 데이터, (e)는 디지털 필터(B)의 출력 데이터, (f)는 디지털 필터(B)의 출력 데이터의 절대치를 구한 출력 데이터이다.

상기한 실시예에서는 제23도(b)에 나타낸 바와 같이 클럭신호(T_in)를 LPF(201-1∼201-N)에 인가한 예에 대하여 설명했으나, 클럭신호 뿐만 아니라 정현파 신호 등을 인가해도 충분히 적용할 수 있음은 용이하게 이해된다.

[실시예 자동감시②]

이상 설명한 실시예에서는 임의의 클럭신호를 제19도에 나타낸 LPF에 인가했다. 다음에 설명하는 실시예에서는 직류신호를 상기 LPF에 인가하여, 자동감시하는 예에 대하여 설명한다.

회로구성 및 연산처리 플로우는 제19도 및 제21도에 나타낸 것과 동일하다.

제24도(a)는 제22도(a)와 완전 동일한 특성인 필터의 주파수-게인 특성, 제24도(b)는 로우패스필터(필터계수군 C를 사용하는 디지털 필터C)의 주파수-게인 특성을 나타낸다.

따라서, 앞서 설명한 실시예와의 상위점은 스텝(2021e)의 필터특성(필터B가 필터C가 된다)이다.

다음에 동작에 대하여 설명한다.

먼저, 제19도에 나타낸 LPF(201-1∼201-N)의 2개가 있는 입력단자에 하나에, 제25도(a)에 나타낸 전력계통으로부터의 입력신호(in)를 인가함과 동시에, 또 하나의 입력단자에 제25도(b)에 나타낸 바와 같은 크기가 V_ref의 직류 전압인 입력신호(T_in)를 인가한다. 상기에 의하여 제19도에 나타낸 LPF(201-1∼201-N)의 출력은 제25도(c)에 나타낸 바와 같이 된다.

즉, 전력계통으로부터의 입력신호에 V_ref를 가산한 파형이 된다.

다음에, 필터계수군(A)을 적용한 필터출력은 제25도(d)에 나타낸 바와 같이, 직류분을 커트한다. 따라서, 보호 릴레이 연산에 적용하는 필터(A)는 직류분을 커트하기 위하여 직류신호 입력을 인가하는 것에 의한 보호 릴레이 연산에의 영향은 아무 것도 없다.

제25도(e)는 필터(C)의 출력이다. 이 도에서 나타낸 바와 같이, 앞서 설명한 아날로그 입력부가 정상의 동작을 하고 있으면, 제25도(e)에 나타낸 바와 같이, 입력으로서 인가한 직류분(크기V_ref)을 충실하게 출력한다.

단, 필터(C)의 출력은 임의의 크기로 게인배 해도 되는 것이 용이하게 될 수 있다.

만일, 앞서 설명한 아날로그 입력부가 정상으로 동작하고 있지 않은 경우는, 즉시 필터(C)의 출력 크기가 V_ref가 되지 않으므로, 신속하게(필터C의 과도응답의 지연분만 지연된다) 회로의 고장이 검출된다.

따라서, 신뢰도를 대폭 향상할 수 있다.

제26도는 상기한 실시예를 더욱 상세하게 설명한 것이다. 제26도(a)는 필터(C)의 출력, (b)는 DSP의 처리를 나타낸다. 시각(TF) 이전의 아날로그 회로는 정상으로 동작하고 시각(TF)에 회로의 고장이 발생했다고 한다. 수 샘플후의 TF+α의 시각에서는 필터 출력의 크기는 V_ref가 되지 않는다. 따라서, 이 시점에서 아날로그 회로의 이상이 검출되게 되는 것이다. 즉, 고속의 자동감시가 실현될 수 있음은 말할것도 없다.

[실시예 자동감시 -③]

다음에 또 다른 실시예에 대해서 설명한다. 이 실시예에도 앞에서 설명한 실시예와 마찬가지로, 회로구성 및 연산처리 플로우는 제19도 및 제21도에 나타낸 것과 마찬가지이다.

다른 점은 제21도에 나타낸 스텝(2021d) 및 스텝(2021e)의 필터의 계수 및 제19도의 LPF(201-1∼201-N)에 인가하는 입력신호(T_in)이다.

제27(a)도는 , 전력계통의 주파수(f₀)을 통과시키고, 보호 릴레이 연산에 사용하는 필터의 주파수-게인 특성예이다 (필터 계수군 D를 사용한다).

상기한 필터특성예는 주파수(fn')의 입력을 영(0)으로 하도록 하고 있다.

제27(b)는 제27(a)와는 반대로, 전력계통의 주파수 성분인 f₀를 커트하고, 인가한 신호의 주파수 성분(f_n')만을 통과시키는 필터D(필터 계수군D)의 게인-주파수 특성예이다.

따라서, 제27(a)에 나타낸 특성의 필터는 주파수(f_n')의 입력(T_in)을 커트하기 때문에, 보호 릴레이 연산에 악영향은 없다.

다음에, 본 실시예의 동작에 대하여 설명한다.

제28(a)는 필터의 샘플링을 행하기 위한 S/H신호이다. 제28(b)도는 제19도에 나타낸 LPF(201-1∼201-N)에 인가하는 입력파형인 입력신호(T_1')이다.

여기서, 상기 S/H 신호와 T₁입력신호는 타이밍적으로 동기시킨다. 즉 입력신호(T_i')는 S/H 신호의 주기의 n배(n은 정수)이다. 또 입력신호(T_i')는 정(+)측 부(-)측으로 진폭하는 클럭파형이다.

제28도(c)는 앞에서 설명한 필터(D)의 출력 파형이다. 이 필터 출력은 상기한 필터 특성 예에 의하여 입력신호(T_i')만의 응답파형이고, 아날로그 입력부가 정상 동작시는, (d)에 나타낸 시각에 대하여 모두 기지의 데이터와 동일하게 된다. 즉 S/H 신호와 T_i입력신호가 동기하고 있기 때문에, 제19도에 나타낸 DSP(200)는 현재의 처리가 입력신호(T_i')의 극성 변화점으로부터 몇 번째인가를 알 수 있고, 이 출력은 미리 알 수 있다. 그러므로 필터출력 및 샘플링의 시각에 대응한 기지의 데이터를 비교함으로써, 아날로그 회로의 이상이 빠르게 또한 DSP를 사용함으로써 정확하게 알 수 있다.

따라서, 필터의 샘플링 주기마다의 고속의 이상검출이 가능하므로, 아날로그 입력부가 이상시에는 보호 릴레이 시스템을 록할 수 있어, 오동작하는 것을 방지할 수가 있다.

또, 본 실시예에서는 제28(b)도에 나타낸 바와 같이, 정측 및 부측으로 진폭시킨 입력을 인가함으로써 종래 대단히 중요시하고 있던 A/D 변환회로의 감시고 겸하고 있기 때문에, 종래의 A/D변화회로만의 감시용의 부가회로를 불필요하게 할 수가 있다. 이에 의하여 회로의 소형화, 고신뢰도화도 도모된다.

또, 제21도에 나타낸 연산처리 플로우나, 감시를 행하기 위하여 연산하는 필터연산은, 연산시간의 제약이 있는 경우, 필터 연산의 주기(T)마다에 행하지 않고, 시분할로 나누어 연산해도 좋다.

이상 설명한 아날로그 입력부의 자동감시의 실시예에 의하면 자동 감시용 부가회로를 필요로 하지 않고, 고정밀도로 또한 빨리 이상검출이 되기 때문에, 보호 릴레이 시스템으로서 고신뢰도화를 도모할 수 있다.

다시, 전력계통이 사고시에도, 사고시에는 발생하지 않는 높은 주파수의 신호를 입력하고, 이 입력에 대한 응답을 검출함으로써 자동감시하기 때문에 계통사고의 유무에 관계없이 고정밀도의 자동감시가 가능하다. 따라서, 종래에는 없는 고신뢰도의 보호 릴레이 시스템을 실현할 수 있어, 그 효과는 대단히 크다.

또한, 아날로그 입력부의 자동감시는 전력용 신호처리 시스템에 적용되는 아날로그 입력유닛에 한정되지 않고 일반용의 아날로그 신호를 디지털 신호로 변환하는 회로에도 적용할 수 있다.

이상의 실시예에는 본 발명의 신호처리 시스템을 보호 릴레이 장치에 적용한 예이나, 본 발명의 시스템은, 다른 용도에도 적용할 수 있다. 예를 들면, 무효전력 보상장치에 적용할 수가 있다. 본 시스템은 특히 정지형 무효전력 보상장치의 제어장치에 바람직하게 적용할 수가 있다.

예를 들면, 리액터와 다이리스터를 조합한 TCR방식의 경우, 리액터 전류를 다이리스터의 온·오프 타이밍(위상각 = α)을 제어하는 제어장치에, 본 발명의 신호처리 시스템을 적용할 수가 있다.

또, 전력용 콘덴서와 그 콘덴서용 다이리스터 개폐장치를 가지는 TSC 방식의 경우, 다이리스터의 온·오프 제어를 행하는 제어장치에 본 발명의 시스템을 적용할 수 가 있다.

이와 같은 정지형 무효전력 보상장치에 있어서는 계통의 전압변화등의 데이터를 미리 설정한 파라미터 등을 사용하여 소정의 알고리즘에 의하여 고속으로 연산하여, 다이리스터를 제어한다. 또, 계통 전압의 변화분(△V)을 검출하여, 이것에 의거하여 계통의 전압 안정화 제어를 행하거나, 또 계통의 유효전력의 변화분(△P), 계통의 주파수의 변화분(△f)을 보조적 신호로서 부가하여, 전력 동요 억제 제어를 행할 수 있다.

따라서, 정지형 무효전력 보상장치를 운용함에 있어서, 제어장치로서 필요한 기능은 예를 들면, 계통의 상태를 나타내는 각종 데이터의 입력처리를 행하는 기능 및 상기한 고속연산 기능이 있다. 또, 필요에 따라, 연산결과에 의거하여 제어정보를 형성하는 시퀀스 처리기능 및 제어정보를 소정 레벨로 변환하여 출력하는 보조 릴레이 기능이 부가된다. 또 맨·머신 인터페이스로서, 정정·표시 처리기능이 필요하다.

이들의 기능은 제1도에 나타낸 신호처리 시스템과 동등한 시스템에 의하여, 실현할 수가 있다. 이 경우, 보호 릴레이 장치라 함은 각 유닛에 있어서의 프로세서의 프로그램이 다르다는 것은 말할 것도 없다. 또 사고 검출유닛이 불필요하다는 것도 마찬가지이다.

다음에, 본 발명의 신호처리 시스템이 적용 가능한 전력 계통제어 및 보호장치의 다른 예를 나타낸다. 물론, 본 발명의 적용은 예시한 것에 한정되지 않는다.

(계통 제어)

① 계통 안정화 장치

② 자동 복구 장치

③ 전압무효 전력제어장치

④ 변전소 자동 조작장치

⑤ 계통 감시장치

⑥ 고장점 표정장치

⑦ 자동동작 기록장치

(계통 보호)

① 송전선 보호 계전 장치

② 모선 보호 계전장치

③ 탈조, 검출·계통 분리장치

④ 직류 송전용 제어·보호장치

또한, 본 발명의 신호처리 시스템은 전력계통의 넓은 범위, 예를 들면, 전압계급 500kV∼66kV에서 송전선, 모선, 변압기, 발전기, 전압안정제어장치, 정지형 무효전력 보상장치 등에 적용할 수 있다.

또 이보다 낮은 전압의 범위에도 적용할 수 있음은 물론이다.

이상, 본 발명의 실시예에 의하면, 그 실시형태에 따라, 이하의 (1)∼(5)의 효과의 일부 내지 전부를 실현할 수가 있다.

(1) 유닛의 증가, 재편성에 의하여 소형이고 고신뢰도의 다기능, 고기능 디지털 보호장치 또는 제어장치가 실현될 수 있다. 즉, 확장성, 유연성에 뛰어난 시스템 및 장치가 실현될 수 있다.

(2) DSP를 사용한 디지털 필터처리에 의하여, 아날로그 입력부의 대폭적인 소형화, 고신뢰도화 및 안정화가 실현될 수 있음과 동시에, 디지털 필터는 양자화 오차까지도 대폭으로 저감하기 때문에, 제어장치 및 보호 릴레이 장치의 특성의 대폭적인 고정밀도화, 무조정화가 도모된다.

(3) 제어 및 보호연산을 고속으로 처리할 수 있기 때문에, 많은 기능(다기능), 보다 고기능의 처리가 되어, 특성의 고성능화(고정밀도, 고속동작)가 도모된다. 또한 이것은 적은 하드웨어량으로 실현할 수 있어, 소형화, 고신뢰도화, 저렴화가 실현될 수 있다.

(4) 유닛 단위로 불량이 검출되어, 고장의 국부화가 용이하게 된다. 또, 보수(保守), 보수(補修)가 용이하여 사용하기 용이한 장치가 실현될 수 있다.

(5) 아날로그 입력부의 점검회로가 불필요하게 되어, 장치의 대폭 소형화, 점검을 위한 소프트 처리도 삭감할 수 있다. 따라서, 보수유지도 불필요하게 되어, 장치의 고정밀도화, 저렴화 등 이점이 대단히 크다.

또한, 자동 점검이 불필요하게 되면, 장치가 다운되는 기간이 없어지므로, 신뢰도가 높은 시스템을 실현할 수가 있다.

다시 본 발명의 다른 실시예를 제29도 내지 제37도에 의거하여 이하에 설명한다.

제29도에 본 발명을 적용한 일 실시예의 디지털 보호 릴레이 장치의 전체 개요 구성도를 나타낸다. 도시한 바와 같이, 보호 릴레이장치는 아날로그 입력유닛(2) 시스템 제어유닛(1), 릴레이 연산유닛(3) 및 이들이 접속된 범용 시스템 버스(B₁), 또 시스템 제어유닛(1)에 접속된 정정패널(55)을 가지고 구성되어 있다.

아날로그 입력유닛(2)은 전력계통의 상태량을 나타내는 입력데이터(송전선의 전압, 전류 데이터 등)를 입력하여 소정의 입력처리를 실시하고, 복수의 입력 데이터를 버퍼 앰프(251), 샘플홀더(S/H)(252), 멀티플렉서(MPX)(253)를 거쳐 A/D 변환기(254)에 도입하고, A/D 변환기(254)에서 디지털 변환한 후, 시스템 버스 인터페이스회로(225)를 거쳐 시스템 버스(B₁)에 송출하는 구성으로 되어 있다.

시스템 제어유닛(1)은 각 유닛간의 데이터 전송, 보호 릴레이에 관한 시퀀스 처리, 외부기기와의 사이의 입출력 처리 및 릴레이 정정치의 입력 처리 등을 행하는 것이고, 마이크로 프로세서(MPU)(100), 프로그램메모리(102), 데이터 메모리(103), 시스템 버스 인터페이스회로(110), 외부 기기와의 통신 인터페이스회로(109), 릴레이 정정용 인터페이스회로(111) 및 이들의 접속된 로컬버스(LB)로 구성되어 있다.

릴레이 정정용 인터페이스회로(111)에는 정정패널(55)이 접속되어 있다.

릴레이 연산유닛(3)은 아날로그 입력유닛(2)에 의하여 처리된 입력 데이터와, 정정패널(55)에 의하여 입력 설정된 릴레이 정정치 등의 릴레이 특성정수를 입력하여 소정의 연산 프로그램에 따라 보호 릴레이연산을 실행하여 사고의 유무를 판정하고, 그 결과를 출력하는 것이고, 디지털 시그널 프로세서 DSP(300), DSP용 프로그램 메모리(301), 데이터 메모리(RAM)(305), 듀얼 포오트 데이터 메모리(302), 시스템 버스 인터페이스회로(303)로 구성되어 있다.

DSP(300)의 내부는 제30도에 나타낸 바와 같은 구성으로 되어있다. 동도에서, 310은 외부메모리의 어드레스 지정을 행하는 어드레스 레지스터, 320은 데이터 레지스터, 303은 데이터 RAM, 340은 n비트 x n 비트의 고속 병렬 승산기이다. 이 고속 병렬 승산기는 상기 승산기에의 입력 데이터 inx 및 iny를 1명령 사이클의 사이에 승산하고, 결과(OutZ)를 출력하는 것이다.

350은 DSP의 연산처리 및 데이터의 입출력을 제어하는 프로그램을 기억한 명령용 ROM, 360은 외부와의 제어신호(a, b, c)등의 개입중단 등을 제어하는 제어회로, 370은 ALU이고, 가감산 등을 행하는 연산부, 380은 누산기(accumulator), 390은 DSP의 내부 버스(데이터버스, 어드레스버스)이다.

DSP의 특징으로서는 앞에서도 설명했으나, 1명령 사이클의 사이에 고속으로 적산, 가산 연산이 가능하고, 또한 파이프라인 처리가 가능하다는 것 등에 의하여, 고정 및 부동 소수점 데이터의 고속이 수치연산이 실현될 수 있다.

여기서, 본 발명의 특징 부분에 관한 보호 릴레이 연산처리의 내용에 대하여 설명한다.

제31도(a), (b), (c)에 3종류의 보호 릴레이의 특성도를 예시한다. 또한 이 특성은 공지의 것이다.

동도(a)는 리액턴스 릴레이의 특성이고, Z_sx1, Z_sx2, Z_sx3는 제1단내지 제3단의 정정치이다. 이 릴레이의 연산식 공지이고, 제1단의 경우, 다음식으로 표시된다.

여기서, V는 전압,

I는 전류,

K₁은 정수,

n은 샘플링점수,

N은 n의 범위이다.

동도(b)는 모우 릴레이의 특성이고, Z_SH1, Z_SH2, Z_SH3은 제1단 내지 제3단의 정정치이다. 이 릴레이의 연산식은 공지이고, 제1단의 경우 다음식으로 표시된다.

동도(c)는 오프세트 모우릴레이의 특성이고, Z_F는 전방의 정정치, Z_B는 후방 정정치이다. 이 릴레이의 연산식은 공지이고, 다음식으로 표시된다.

상기한 바와 같이, 각 보호 릴레이에 따라 연산식의 내용은 다르게 되어 있다. 그러나, 임의로 설정할 수 있는 계수(K₁, K₂, K₃, K₄, K₅)를 사용하고, 또 임의로 설정할 수 있는 정정치(Z₁, Z₂)를 사용하면, 상기한 보호 릴레이 연산식은 다음식(16)에 나타낸 바와 같이 표준화 할 수 있다.

제32도에 상기식(13)내지 (15)의 연산식을 실현시키기 위한 계수(K₁내지 K₅)의 값의 조합(패턴)을 나타낸다. 예를 들면(K₁= K₂= K₅= 1, K₃= O , K₄= -1)으로 설정하면 식(13)의 리액턴스 릴레이의 연산처리가 된다. 마찬가지로 (K₁= K₂= K₃= K₅= 1, K₄= 0)로 설정하면 식(14)의 모우 릴레이 (K₁내지 K₅=1)로 설정하면, 오프세트 모우 릴레이가 실현된다. 또한, 동도에는 도시하지 아니했으나, 과전류 릴레이 및 부족 전압 릴레이에 대해서도 마찬가지로 실현할 수 있다.

즉, 본 실시예에서는 상기식(16)의 표준식을 사용하여 보호 릴레이에 관한 연산 프로그램을 작성하여 그 프로그램을 DSP(300)의 내부 ROM(350)에 격납함과 동시에, 계수(K₁내지 K₅)와 (Z₁, Z₂)의 릴레이 특성 정수를 외부로부터 데이터로서 부여함으로써, 하나의 연산 프로그램으로 복수 종류의 보호 릴레이 연산 처리를 행하도록 하고 있는 것이다.

또한, 식(13)내지 (15)에 나타낸 각각의 연산식을 사용하는 경우에 비하여, 식(16)의 표준식에 의하면 승산이 증가하나, MPU 보다도 한자리 이상 고속승산처리 가능한 DSP(300)를 사용함으로써, 문제가 되는 일은 없다.

여기서 제33도에 나타낸 처리순서의 플로우 차트에 의하여, 표준식(16)에 의거하여 리액턴스 릴레이(3단분)의 보호 릴레이 연산처리를 행하는 경우를 예를 들어 구체적으로 설명한다. 또한 연산 처리는 3상분에 대하여 행한다.

먼저, 스텝(331)에서 보호 릴레이 연산수단을 구성하는 DSP(300)에 대하여, 리액턴스 릴레이에 대응시켜 설정되어 있는 계수(K₁내지 K₅)(제 32도 참조)를 입력한다. 다음에 스텝(332)에서 입력데이터중 예를 들면 a상의 전압, 전류테이터(V_a, I_a)를 입력한다. 그리고, 스텝(333)에서 제1단째의 릴레이 정정치(Z₁= Z₂= Z_sx1)를 입력한다.

이에 의하여 a상의 연산에 필요한 모든 조건이 입력된 것이 된다. 여기서 스텝(334)에서 표준식(16)에 따라 보호 릴레이 연산을 실행한다.

다음의 스텝(335)에서는 리액턴스 릴레이의 제3단째까지 연산이 완료되었는가 여부를 판단한다. 지금은 제1단의 완료이므로 스텝(333)으로 되돌아가, 제2단의 정정치(Z₁= Z₂= Z_sx2)를 입력한다. 그리고, 스텝(334)에서 제1단의 경우와 마찬가지로 표준식(16)에 따라 연산을 실행한다.

이와 같이 하여, 스텝(333 내지 335)을 제 3단까지 반복하여 실행한다. 또한, 제3단의 경우는 Z₁= Z₂= Z_sx3의 정정치를 입력한다.

제3단이 종료했을 때는 스텝(336)으로 진행하고, 여기에서 a상 내지 c상까지의 3상분의 보호 릴레이 연산이 종료했는가 여부를 판정한다. 그리고 b상, C상에 대하여 종료하고 있지 않으면, 스텝(332)으로 되돌아가서, b상 또는 c상의 입력데이타(V_b, I_b또는 V_c, I_c)를 입력하고, 상기한 바와 동일하게, 순차 제1단 내지 제3단까지의 연산을 반복하여 실행한다. 스텝(336)에서의 판정이 긍정일 때는 스텝(337)으로 진행하고, 샘플 시각을 스탭핑시켜, 다음의 샘플데이터에 대비한다.

이상의 연산 수순의 타임챠트를 제34도에 나타낸다. 동도에 있어서, 횡축은 시간 축을 나타내고 있고, 도면 중 ※를 붙인 시간대가 스텝(334)에 대응하는 보호 릴레이 연산을 실행하고 있는 시간대이다.

이 연산은 표준식(16)을 실행하는 것으로, 완전히 동일한 프로그램을 반복하여 실행하는 것이다.

또한, 상기한 바와 같이 소망의 보호 릴레이의 기능을 실현하기 위한 계수(K₁내지 K₅), 릴레이 정정치(Z₁, Z₂)는 입력 데이터와 마찬가지로 데이터로서 DSP(300)에 공급된다. 이 공급방법은 제29도의 데이터 메모리(305), 듀얼 포오트형 데이터 메모리(302), 또는 DSP(300)내의 RAM(330)에 격납해두고, DSP(300)에 의하여 도입되는 프로그램으로 하면 된다. 이들의 메모리에 격납하는 방법은 여러 가지가 고려되나, 제29도의 실시예에서는 외부에 설치한 정정패널(55)로부터 시스템 제어유닛(1)을 거쳐 계수(K₁내지 K₅) 및 정정치(Z₁, Z₂)를 입력 설정하도록 하고 있다.

제35도에 상기 메모리 내의 소정 영역에 3단 리액턴스 릴레이에 관한 계수와 정정치 및 입력 데이터가 격납되어 있는 상태를 나타낸다. 또한 제31도(b)에 나타낸 모우 릴레이 3단분의 처리를 3상분에 대하여 실행하는 기능을 가지게 하는 경우는, 계수(K₁내지 K₅)의 영역에는 제32도 No.2에 나타낸 대응하는 계수의 값이, 또 정정치 Z₁의 영역에는 제31도(b)에 나타낸 3단분의 Z_SH1, Z_SH2, Z_SH3가 격납된다.

마찬가지로 제31도(c)에 나타낸 오프세트 모우 릴레이로서 기능시키는 경우 계수(K₁내지 K₅)로서 제32도 No.3에 나타낸 값을, 설정치 Z₁= Z_F, Z₂= Z_B를 각각 대응 영역에 격납한다. 이 경우, 오프세트 모우 릴레이는 1요소이고, Z₁과 Z₂는 각각 하나이다.

상기한 바와 같이, 본 실시예에 의하면, 각종의 보호 릴레이에 관한 연산식을 식(16)과 같이 표준식으로 하고, 이 표준식에 관한 계수(K₁내지 K₅)를 외부로부터 데이터로서 입력설정함과 동시에, 릴레이 정정치도 외부로부터 입력설정함으로써, 소망하는 보호 릴레이 연산을 행하게 하도록 하고 있기 때문에, 각종의 보호 릴레이를 동일한 연산 프로그램에 의하여 실현할 수 있다.

즉, 표준식(16)은 전혀 변경하는 일없이, 모든 보호 릴레이 또는 어떠한 릴레이 정정치에 대해서도 불변이므로, 연산프로그램을 고정시켜 서브 루우틴의 형으로 이용할 수 있다. 따라서, 보호 릴레이 시스템을 구성한 경우에, 있어서종래의 각별하게 연산 프로그램을 마련하고 있던 것이 비하여, 프로그램용량을 약 1자릿수 저감할 수 있게 되어, 소프트의 생산성을 향상할 수 있다.

제36도에 제29도의 보호 릴레이 장치에 의하여, 복수종류의 보호 릴레이 기능을 실현시키는 경우의 처리순서를 나타낸다. 즉, 복수종의 보호 릴레이에 대응하는 복수조의 계수(K₁내지 K₅)와, 각 릴레이의 복수단에 대응하는 복수조의 정정치(Z₁, Z₂)를 부여하고, 동일시에 3상분에 대하여 그들 복수 종의 보호 릴레이 연산을 하나의 연산 프로그램(표준식)에 의하여 실행시키도록 한 것이다. 제37도에 보호 릴레이 연산에 필요한 입력데이타, 계수군, 정정치군등이 격납된 RAM의 내용을 나타낸다.

동도에 나타낸 바와 같이, 메모리 영역은 입력 데이터 관계영역, 계수관계영역, 정정치 관계영역으로 구분되고, 각각 ① 입력 데이터의 수(예를 들면 3상분에 상당하는 수), 입력 데이터의 선두어드레스, 입력 데이터군, ② 계수의 종류의 수(보호 릴레이 종류수에 상당하는 수), 계수의 선두 어드레스, 계수군(보호 릴레이 종류마다), ③ 정정치의 수(단수 등), 정정치의 선두 어드레스, 정정치군(보호 릴레이 종류마다)이 격납되도록 되어 있다.

여기서, 제36도의 플로우 차트에 따라, 보호 릴레이 연산처리의 순서를 설명한다. 먼저, 스텝(361)은 초기처리하고, 메모리의 클리어, 레지스터의 세트등을 한다. 스텝(363, 365, 366)은 제33도에 나타낸 스텝(331 내지 333)의 처리와 동일한 처리를 하도록 되어 있다. 그러나, 스텝(362, 364, 366)에서 각각 연산처리하는 상수(통상은 3상), 계수의 수(보호 릴레이의 종류수), 정정치의 수(단수)등을 외부로부터 입력하도록 되어 있고, 이에 의하여 상수, 복수 종의 보호 릴레이 및 단수에 대해서도 프로그램의 표준화를 도모한 것이다. 이들의 수의 스텝핑은 스텝(369, 371, 373)에서 행해진다.

또한 취급보호 릴레이의 종류는 제29도의 실시예에서 설명한 리액턴스 릴레이, 보호 릴레이, 모우 릴레이, 및 오프세트 모우릴레이외에, 다음식(17), (18)로 표시되는 과전류 릴레이와 부족전압 릴레이를 포함시킨 5종류이다.

이상 설명한 바와 같이, 본 실시예에 의하면, 동일한 연산 프로그램에 의하여 계수(K₁내지 K₅)의 변경, 설정에 의하여, 리액턴스 릴레이, 모우 릴레이, 오프세트 모우 릴레이, 과전류 릴레이, 부족전압 릴레이의 어느 것에 있어서도 실현할 수가 있다.

또, 부동 소수점 연산방식이기 때문에, 정정치의 크기에 따라서도 유효 자릿수 확보를 위하여 프로그램이 변하는 일이 없으므로 소프트웨어, 즉 프로그램의 표준화가 실현될 수 있다.

여기서, 프로그램 용량의 저감효과에 대하여 구체적인 예를 들어 설명한다. 예를 들면, 제31도(a)의 특성(접선도 포함)의 리액턴스 릴레이는 릴레이가 6요소이다. 이것은 3상분 처리한다고 하면, 처리하는 릴레이 요소는 18요소분이 된다. 또, 단락보호와 지락보호를 처리하고자 하면 릴레이는 36요소가 된다.

이것을 종래 방식으로 처리하면 1요소 100스텝이라 하면, 약 3.6K 스텝의 연산 프로그램이 된다. 이에 대하여, 본 발명에 의하면, 표준식(16)의 스텝 수를 종래의 2배로 보아도 약 200 스텝이하이어서, 프로그램 용량을 대폭(약 1/20)저감할 수 있게 된다. 이 결과, 소프트 생산성을 향상할 수 있음과 동시에, 오류수정(debug) 작업이 간단하게 된다.

또한, 상기 각 실시예에서는 표준식(16)에 의한 연산처리를 부동소수점 연산형의 디지털 시그널 프로세서(DSP)에서 행하는 예에 대하여 설명했으나, 부동 소수점 연산형의 프로세서이면, 범용의 마이크로 프로세서, 마이크로컴퓨터이더라도 좋음은 말할 것도 없다.

또한, 본 실시예에 의하면, 보호 릴레이 연산 프로그램은 고정된 내용이고 또 대단히 작으므로 프로그램을 고빈도로 점검 감시 가능하게 된다는 등의 이점이 있어, 고신뢰도 시스템을 실현할 수 있다.

또, 시스템이 용이하게 구성될 수 있어, 간단하므로 저렴한 시스템이 실현될 수 있다.

또, 상기한 바와 같이, 보호 릴레이의 특성 설정에 관한 계수(K₁내지 K₅)는 최종적으로 DSP(300)내의 데이터 메모리(RAM)(330)에 격납되어 있으면 되고, 예를 들면, 제29도의 정정 패널(55)로부터 입력 설정할 수가 있는 것으로 설명했다.

여기서 그 설정법의 일 실시예를 설명한다.

시스템 제어유닛(1)의 정정 인터페이스(111) 내에는 릴레이의 정정치를 기억하기 위하여, 통상 전기적으로 재 기입 가능한 불 휘발성 메모리(E²PROM)가 내장되고, 이 메모리에 정정패널(55)로부터 정정치를 기입하도록 하고 있다. 이것을 이용하여 상기 계수(K₁내지 K₅)를 정정치와 마찬가지로 기입하여 설정한다. 그리고, 이 기입된 계수를 마이크로 프로세서(MUP)(100)에 의하여 릴레이 연산유닛(3)의 듀얼 포오트 데이터 메모리(33)에 전송한다. 다음에, DSP(300)에 의하여 2포오트 데이터 메모리(302)내의 계수(K₁내지 K₅)를 읽어내어 자기의 데이터 메모리(330)에 넣어 제35도 또는 제37도와 같이 격납하여 연산에 제공한다. 또한, 계수(K₁내지 K₅)의 설정과 마찬가지로 계수의 수 및 계수의 선두 어드레스의 정보에 대해서도 정정패널(55)로부터 입력할 수가 있다.

이와 같이 하여, 정정 패널에 의하여 보호 릴레이 시스템을 직접 개발할 수가 있게 된다. 또한 정정패널 대신 퍼스널 컴퓨터를 사용하여 계수(K₁내지 K₅)등을 설정할 수가 있어, 온라인으로 릴레이 특성의 설정, 변경이 가능하게 된다.

이상 설명한 바와 같이, 본 발명의 다른 실시예에 의하면, 복수종류의 보호 릴레이에 관한 연산식을 하나의 표준식으로 표준화하고, 그 표준식에 관한 특성정수를 가변 설정하도록 하였기 때문에, 동일한 연산 프로그램에 의하여 복수 종의 보호 릴레이를 실현할 수 있어, 프로그램의 작성이 극히 용이해짐과 동시에, 프로그램 용량을 대폭으로 저감할 수가 있다. 이 결과, 소프트 생산성을 향상할 수 있음과 동시에, 저렴하고, 고신뢰도의 보호 릴레이 시스템을 실현할 수가 있다.

또한, 프로그램 용량이 작기 때문에, 프로그램의 점검, 감시를 고빈도로 행할 수가 있어, 보수, 유지 자유화도 가능하게 된다.

또, 계수를 포함하여, 특성정수를 정정패널이나 퍼스널 컴퓨터등을 거쳐 데이터적으로 설정, 변경할 수 있기 때문에, 간단하게 소망의 종류 및 특성의 보호 릴레이를 실현할 수가 있어, 보호 릴레이 시스템의 구성에 관하여 개발, 변경 및 체크등이 용이하게 행할 수 있음과 동시에, 온라인으로 보호 릴레이 시스템 및 특성의 변경이 가능하게 된다.

Claims (6)

1. 전력계통의 상태를 나타내는 신호를 끌어들이고, 상기 신호에 대하여, 미리 정한 알고리즘에 의거하여 디지털 연산처리를 행하고 그 연산결과에 의거하여 전력계통의 보호를 행하는 디지털 보호 릴레이장치에 있어서, 전력계통으로부터 아날로그 신호를 끌어드려 디지털 신호로 변환하는 처리를 적어도 실행하는 아날로그 입력유닛과, 상기 입력신호를 포함하는 피연산데이터에 대하여, 미리 설정한 알고리즘에 의거하여 릴레이 연산을 실행하는 릴레이 연산유닛과, 상기 연산결과에 의거하여 시퀀스처리를 실행하는 시퀀스 처리유닛과, 릴레이 연산을 위한 정정치를 설정하는 한편 시스템의 동작상태를 표시하는 처리를 실행하는 정정·표시 처리 유닛과, 이들 유닛이 협조하여 동작하도록 제어하는 시스템 컨트롤 유닛을 각각 독립된 유닛으로서 포함하고, 또한 상기한 복수의 유닛을 접속하기 위한 시스템 버스를 가지며, 상기 아날로그 입력유닛과 릴레이 연산유닛과 시퀀스 처리유닛과 정정·표시 처리 유닛과 시스템 컨트롤 유닛이 시스템 버스를 거쳐 접속되는 것을 특징으로 하는 디지털 보호 릴레이 장치.
2. 제1항에 있어서, 연산결과를 출력함과 동시에 외부의 디지털 데이터의 입력을 처리하는 디지털 입출력처리 유닛과, 두 개의 유닛간을 개별적으로 접속하기 위한 I/O 버스를 더 구비하며, 상기 시퀀스 처리유닛과 디지털 입출력처리유닛이 상기 I/O버스로 접속되는 것을 특징으로 하는 디지털 보호 릴레이 장치.
3. 제1항에 있어서, 상기 아날로그 입력유닛, 릴레이 연산유닛 및 시퀀스 처리유닛에, 각각 해당 유닛 자신이 액세스할 수 있고 또한, 시스템 컨트롤 유닛쪽으로부터도 액세스할 수 있는 데이터 메모리를 설치하고, 상기 시스템 컨트롤 유닛에는 각 유닛과의 사이에서 전송되는 데이터를 일시적으로 유지하는 메모리를 설치하며, 상기 시스템 컨트롤 유닛이, 데이터 전송을 행하여야 할 유닛에 대해 그들 유닛의 데이터 메모리에 대하여, 데이터의 판독 및/또는 기록을 행함으로써 각 유닛간의 데이터의 전송을 상기 시스템 컨트롤 유닛을 거쳐 실행하도록 구성한 것을 특징으로 하는 디지털 보호 릴레이 장치.
4. 전력계통의 상태를 나타내는 신호를 끌어들이고, 상기 신호에 대하여, 미리 정한 알고리즘에 의거하여 디지털 연산처리를 행하고 그 연산결과에 의거하여 전력계통의 보호 또는 제어를 행하는 신호를 출력하는 출력용 신호처리 시스템으로서, 전력계통으로부터 아날로그신호를 끌어들여 디지털신호로 변환하는 처리를 적어도 실행하는 아날로그 입력유닛과, 상기 입력신호를 포함하는 피연산데이터에 대하여, 미리 설정된 알고리즘에 의거하여 릴레이 연산을 실행하는 릴레이 연산유닛과, 상기 연산결과에 의거하여 시퀀스처리를 실행하여 전력계통의 보호 또는 제어를 행하는 신호를 출력하는 시퀀스 처리유닛과, 이들 유닛이 협조하여 동작하도록 제어하는 시스템 컨트롤 유닛을 구비하며, 상기 아날로그 입력유닛, 릴레이 연산유닛 및 시퀀스 처리유닛의 각각에 그 자신과 다른 유닛의 양자가 액세스할 수 있는 메모리를 설치하여, 이 메모리에, 미리 설정한 정보를 해당 유닛 또는 다른 유닛이 주기적으로 기록하고, 이것을 기록한 유닛과는 다른 유닛이 주기적으로 판독하고, 판독한 정보가 미리 설정한 정보인지 여부를 판정하여 유닛의 동작상태를 감시하는 기능을 구비한 것을 특징으로 하는 전력용 신호처리 시스템.
5. 신호를 처리하는 기능을, 처리기능에 의거하여 복수의 처리유닛으로 분할하는 한편, 이들의 유닛이 협조하여 동작하도록 제어하는 시스템 컨트롤 유닛을 설치하고, 또한 이들을 시스템 버스에 의하여 접속하여 구성되는 신호처리 시스템으로서, 각 처리유닛에 그 자신과 시스템 컨트롤 유닛의 양자가 액세스할 수 있는 메모리를 설치하고, 이 메모리의 특정영역에, 미리 설정한 정보를 해당 유닛이 주기적으로 기록하고, 이것을 시스템 컨트롤 유닛이 주기적으로 판독하여 판독한 정보가 미리 설정한 정보인지 여부를 판정하며, 또한 각 처리유닛의 상기 메모리의 다른 특정영역에 미리 설정한 정보를 시스템 컨트롤 유닛이 주기적으로 기록하고, 이것을 해당 유닛이 주기적으로 판독하여 판독한 정보가 미리 설정한 정보인지 여부를 판정하여 각 처리 유닛과 시스템 컨트롤 유닛의 동작상태를 서로 감시하는 기능을 구비한 것을 특징으로 하는 신호처리 시스템.
6. 전력계통의 상태를 나타내는 신호를 끌어들이고, 상기 신호에 대하여, 미리 정한 알고리즘에 의거하여 디지털 연산처리를 행하고 그 연산결과에 의거하여 전력계통의 보호를 행하는 디지털 보호 릴레이장치로서, 신호의 끌어들이기부터 연산결과에 의거한 신호의 출력까지의 처리를 실행하는 기능으로서, 전력계통으로부터 아날로그신호를 끌어들여 디지털 신호로 변환하는 아날로그 입력부와, 상기 디지털신호에 대하여 필터링 처리를 실행하는 디지털 시그널 프로세서를 갖는 아날로그 입력유닛과, 상기 아날로그 입력유닛으로부터의 디지털 신호를 포함하는 피연산데이터에 대하여, 미리 설정된 알고리즘에 의거하여 릴레이 연산을 실행하는 디지털 시그널 프로세서를 갖는 릴레이 연산유닛과, 상기 연산결과에 의거하여 시퀀스처리를 실행하는 마이크로 프로세서를 갖는 시퀀스 처리유닛과, 릴레이연산을 위한 정정치를 설정하는 처리와 함께, 시스템 내부의 상태를 표시하는 처리를 실행하는 마이크로 프로세서를 갖는 정정·표시 처리 유닛과, 상기 시퀀스 처리유닛에 고유의 버스에 의하여 접속되어 외부와의 입출력 인터페이스로서 기능하고 상기 시퀀스 처리유닛의 처리결과를 출력하는 디지털 입출력유닛과, 이들 유닛이 협조하여 동작하도록 제어하는 마이크로 프로세서를 갖는 시스템 컨트롤 유닛을 적어도 구비하며, 상기 아날로그 입력유닛, 릴레이 연산유닛, 시퀀스 처리유닛 및 정정·표시 처리 유닛에 각각의 프로세서가 액세스할 수 있고 또한 시스템 컨트롤러의 프로세서도 액세스할 수 있는 듀얼 포트 데이터 메모리를 설치하고, 또한 시스템 컨트롤 유닛에는 각 유닛과의 사이에서 전송되는 데이터를 일시적으로 유지하는 데이터 메모리를 설치하고 이들 유닛을 시스템 버스에 접속하여, 상기 버스를 거쳐 데이터의 전송을 행하여 릴레이 연산동작을 실행하는 구성으로 한 것을 특징으로 하는 디지털 보호 릴레이 장치.

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