KR0170504B1 - 접촉 홀 매립방법 - Google Patents
접촉 홀 매립방법 Download PDFInfo
- Publication number
- KR0170504B1 KR0170504B1 KR1019950030292A KR19950030292A KR0170504B1 KR 0170504 B1 KR0170504 B1 KR 0170504B1 KR 1019950030292 A KR1019950030292 A KR 1019950030292A KR 19950030292 A KR19950030292 A KR 19950030292A KR 0170504 B1 KR0170504 B1 KR 0170504B1
- Authority
- KR
- South Korea
- Prior art keywords
- metal layer
- contact hole
- conductive metal
- plasma
- conductive
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 33
- 229910052751 metal Inorganic materials 0.000 claims abstract description 47
- 239000002184 metal Substances 0.000 claims abstract description 47
- 239000000758 substrate Substances 0.000 claims abstract description 17
- 238000004140 cleaning Methods 0.000 claims abstract description 11
- 238000005530 etching Methods 0.000 claims abstract description 10
- 239000012535 impurity Substances 0.000 claims abstract description 10
- 230000004888 barrier function Effects 0.000 claims abstract description 9
- 239000004065 semiconductor Substances 0.000 claims abstract description 9
- 238000009792 diffusion process Methods 0.000 claims abstract description 7
- 229910052782 aluminium Inorganic materials 0.000 claims description 11
- 238000004544 sputter deposition Methods 0.000 claims description 10
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 claims description 6
- 238000000151 deposition Methods 0.000 claims description 6
- 238000001020 plasma etching Methods 0.000 claims description 6
- 238000006243 chemical reaction Methods 0.000 claims description 5
- 238000005229 chemical vapour deposition Methods 0.000 claims description 4
- 229910052802 copper Inorganic materials 0.000 claims description 4
- 239000012495 reaction gas Substances 0.000 claims description 4
- 229910052715 tantalum Inorganic materials 0.000 claims description 4
- 229910052719 titanium Inorganic materials 0.000 claims description 4
- 229910052721 tungsten Inorganic materials 0.000 claims description 4
- BSYNRYMUTXBXSQ-UHFFFAOYSA-N Aspirin Chemical compound CC(=O)OC1=CC=CC=C1C(O)=O BSYNRYMUTXBXSQ-UHFFFAOYSA-N 0.000 claims description 3
- 229910052786 argon Inorganic materials 0.000 claims description 3
- 239000001307 helium Substances 0.000 claims description 3
- 229910052734 helium Inorganic materials 0.000 claims description 3
- SWQJXJOGLNCZEY-UHFFFAOYSA-N helium atom Chemical compound [He] SWQJXJOGLNCZEY-UHFFFAOYSA-N 0.000 claims description 3
- 238000009616 inductively coupled plasma Methods 0.000 claims description 3
- 239000011261 inert gas Substances 0.000 claims description 3
- 229910052750 molybdenum Inorganic materials 0.000 claims description 3
- 229910018594 Si-Cu Inorganic materials 0.000 claims description 2
- 229910003902 SiCl 4 Inorganic materials 0.000 claims description 2
- 229910008465 Si—Cu Inorganic materials 0.000 claims description 2
- 229910008484 TiSi Inorganic materials 0.000 claims description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 2
- 239000007789 gas Substances 0.000 claims description 2
- 230000001939 inductive effect Effects 0.000 claims description 2
- 230000003647 oxidation Effects 0.000 claims description 2
- 238000007254 oxidation reaction Methods 0.000 claims description 2
- 238000001179 sorption measurement Methods 0.000 claims 1
- 230000015572 biosynthetic process Effects 0.000 abstract description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 7
- 239000004020 conductor Substances 0.000 description 4
- WABPQHHGFIMREM-UHFFFAOYSA-N lead(0) Chemical compound [Pb] WABPQHHGFIMREM-UHFFFAOYSA-N 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 239000000356 contaminant Substances 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000005012 migration Effects 0.000 description 1
- 238000013508 migration Methods 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000000992 sputter etching Methods 0.000 description 1
- 239000011800 void material Substances 0.000 description 1
- 238000009736 wetting Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
- H01L21/76883—Post-treatment or after-treatment of the conductive material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02041—Cleaning
- H01L21/02057—Cleaning during device manufacture
- H01L21/02068—Cleaning during device manufacture during, before or after processing of conductive layers, e.g. polysilicon or amorphous silicon layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
- H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
- H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
- H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
- H01L21/76846—Layer combinations
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
- H01L21/76882—Reflowing or applying of pressure to better fill the contact hole
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Power Engineering (AREA)
- Plasma & Fusion (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- General Chemical & Material Sciences (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
본 발명은 접촉 홀 매립방법에 관한 것으로서, 접촉 홀에 의해 도선 또는 반도체기판의 확산 영역을 노출시키는 산화막을 형성하고, 이 산화막의 상부와 접촉 홀의 내부에 장벽 금속층과 젖음층을 순차적으로 형성하며, 상기 젖음층의 상부에 CVD 방법에 의해 도전성 금속층을 형성한 후 이 도전성 금속층 표면의 불순물과 산화물을 제거하도록 플라즈마 상태에서 세정 식각하고, 상기 세정 식각을 수행한 반응 로에서 300~500℃ 정도의 온도로 도전성 금속층을 리플로우시켜 보이드를 채워 접촉 홀을 매립한다. 따라서, 도전성 금속층 표면의 원자들의 이동 특성을 향상시켜 낮은 온도에서 리플로우가 가능하도록 하여 PN 접합면에 스파이크의 발생을 저하시킬 수 있으며, 또한, 도전성 금속층 표면의 원자들의 향상된 이동 특성은 아일랜드의 생성으로 인한 도선이 끊어지는 것을 방지할 수 있다.
Description
제1a도 내지 제1c도는 본 발명에 따른 접촉 홀 매립방법을 나타내는 순서도.
본 발명은 접촉 홀(contact hole) 매립방법에 관한 것으로서, 특히, 도선 금속을 매우 작고 높은 단차비(high aspect ratio)를 갖는 접촉 홀 또는 비아 홀(via hole)에 보이드(void)가 생성되지 않도록 채울 수 있는 접촉 홀 매립방법에 관한 것이다.
반도체장치가 고집적화됨에 따라 각각의 소자들의 크기도 감소되고 있다. 그러므로, 도선 폭이 좁아지며 반도체층, 또는, 다른 층들의 도선을 서로 연결하기 위해 도선 금속을 채우기 위한 접촉 홀은 크기가 작아지고 단차비가 높아져 도선 금속을 채우는 공정이 복잡해지고 어려워진다.
예를 들면, 도선 금속을 단순한 증착 기술에 의해 작고 단차비가 높은 접촉 홀에 채울 경우 도전성 금속이 양호하게 채워지지 않고 보이드가 형성된다. 이러한 보이드는 반도체와 도선, 또는, 서로 다른 도선들의 연결이 불량하게 되어 신뢰성을 저하시킬 뿐만 아니라 소자 자체를 못 쓰게 되기도 있다. 따라서, 단차비가 높은 초미세 접촉창에 도전성 금속을 채우는 기술이 반도체장치 제조에서 가장 중요한 기술로 부각되고 있으며, 이에 대한 연구가 활발히 진행되고 있다.
종래의 접촉 홀을 매립하는 방법에는 고온 스퍼터링(supptering)하거나, 또는, 스퍼터링 후 고온에서 리플로우(reflow)하여 보이드가 형성되지 않도록 하였다.
상기에서 고온 스퍼터링 방법은 기판을 550℃ 이상으로 가열한 후 스퍼터링하는 것이고, 스퍼터링 후 리플로우하는 방법은 저온에서 스퍼터링한 후 증착된 기판을 챔버(chamber)에서 꺼내어 리플로우 반응 로(furnace)에 장착하여 550℃ 이상의 고온으로 열처리하는 것으로 이 두 방법 모두 증착된 알루미늄의 이동(migration) 특성을 향상시켜 흐름을 용이하게 하여 접촉 홀을 매립할 뿐만 아니라 도선을 동시에 형성할 수 있다.
그러나, 상기 종래의 접촉 홀을 매립하는 방법들은 모두 550℃ 이상의 고온 공정시 장벽 금속층이 있음에도 불구하고 증착된 알루미늄이 반도체기판과 반응하여 PN 접합면에 스파이크(spike)가 발생되는 문제점이 있었다.
그리고, 고온 스퍼터링 방법은 증착시 형성되는 핵을 중심으로 아일랜드(island)가 성장되어 균일하게 증착되지 않아 도선이 끊어지는 문제점이 있었다.
또한, 스퍼터링 후 리플로우 하는 방법은 알루미늄이 증착된 기판을 챔버에서 리플로우 장치로 이송할 때 증착된 알루미늄층의 표면이 산화하거나 불순물이 흡착되어 알루미늄의 이동이 저하되어 접촉 홀이 완전히 매립되지 않는 문제점이 있었다.
따라서, 본 발명의 목적은 PN 접합면에 스파이크의 발생을 저하시킬 수 있는 접촉 홀 매립방법을 제공함에 있다.
본 발명의 다른 목적은 아일랜드의 생성을 방지하여 도선이 끊어지는 것을 방지할 수 있는 접촉 홀 매립방법을 제공함에 있다.
본 발명의 또 다른 목적은 증착된 알루미늄층 표면의 산화 및 오염으로 인한 알루미늄의 이동 특성을 저하를 방지할 수 있는 접촉 홀 매립방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 접촉 홀 매립방법은 기판 상에 산화막을 도포하고 상기 기판이 노출되도록 상기 산화막의 소정 부분을 제거하여 접촉 홀을 형성하는 공정과, 상기 산화막의 상부와 접촉 홀의 내부에 상기 기판과 전기적으로 연결되도록 장벽 금속층과 젖음층을 순차적으로 형성하는 공정과, 상기 젖음층의 상부에 도전성 금속층을 형성하는 공정과, 상기 도전성 금속층의 표면에 흡착 및 산화에 의해 표면 금속 원자의 이동 특성을 저하시키는 불순물과 산화물을 플라즈마로 세정 식각하여 제거하는 공정과, 상기 세정 식각을 수행한 반응 로에서 상대적으로 낮은 온도로 상기 도전성 금속층을 리플로우시켜 접촉 홀을 매립하는 공정을 포함한다.
이하 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
제1a도 내지 1c도는 본 발명에 따른 접촉 홀 매립방법을 도시하는 공정도이다.
제1a도를 참조하면, 고농도의 P형의 확산영역(13)이 형성된 N형의 기판(11) 상에 산화막(15)을 형성하고, 통상의 포토리쏘그래피 방법에 의해 상기 확산영역(13)이 노출되도록 산화막(15)의 소정 부분을 제거하여 접촉 홀(17)을 형성한다. 상기에서 기판(11)은 반도체 뿐만 아니라 도선일 수도 있는데, 이러한 경우에는 상기 확산영역(13)이 필요하지 않게 된다.
제1b도를 참조하면, 상기 산화막(15)의 상부에 스퍼터링 등의 방법에 의해 500~1500Å 정도 두께의 장벽 금속층(19)과 200~700Å 정도 두께의 젖음층(wetting layer : 21)을 순차적으로 형성한다. 상기 장벽 금속층(19)은 TiN, TiW, Al-Si-Cu, TiSi2또는 WSi2등으로 형성되며, 젖음층(21)은 Al, Cu, W, Ti, Ta 또는 Mo 등으로 형성된다. 이때, 상기 장벽 금속층(19)과 젖음층(21)이 접촉 홀(17)의 내부 표면에도 상기 확산영역(13)과 접촉되게 형성된다. 그리고, 상기 젖음층(21)의 상부에 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법에 의해 Al, Cu, W, Ti, Ta 또는 Mo 등을 1500~3000Å 정도의 두께로 증착하여 도전성 금속층(23)을 형성한다. 상기에서 도전성 금속층(23)은 CVD 방법의 특성에 의해 접촉 홀(17)의 입구가 먼저 증착되어 내부를 매립하지 못하므로 보이드(void : 25)가 형성된다.
제1c도를 참조하면, 상기 도전성 금속층(23) 표면에 흡착 및 산화되어 표면 금속 원자의 이동 특성을 저하시키는 불순물과 산화물을 제거한다. 상기에서 플라즈마 모듈이 설치된 리플로우 반응 로에서 도전성 금속층(23) 표면을 30~100Å 정도 세정 식각하므로써 불순물과 산화물이 제거된다.
이때, 세정 식각은 상기 반응 로를 수 토르(torr) 정도의 압력이 되도록 한 후 반응가스로 아르곤(Ar) 또는 헬륨(He) 등의 불활성 가스를 주입하고 전압을 인가하여 생성되는 플라즈마를 이용하여 RF 스퍼터링 식각한다.
또한, 상기 세정 식각시 상기 반응 가스에 Cl2, SiCl4, BCl3또는 CHF3등의 산화물 제거용 가스를 혼합하여 사용할 수도 있다. 상기에서, 도전성 금속층(23)의 표면 손상을 최소화하면서 불순물을 완전히 제거하여야 하므로 플라즈마원(plasma source)은 플라즈마의 밀도가 높도록 이온화율이 높고, 반응로로 부터의 오염 물질이 생성을 최소화하도록 플라즈마 전위를 낮게하며, 기판(11)으로 입사되는 이온 에너지를 100~150eV 정도로 작아야 한다.
그러므로, 플라즈마원으로 TCP(Transformer Coupled Plasma), ICP(Inductive Coupled Plasma), RIE(Reactive Ion Etching), MERIE(Magnetic Enhanced Reactive Ion Etching), ECR(Electron Cyclotron Resonance), Helicon 또는 MORI(FULL NAME) 등을 사용한다.
그 다음, 상기 세정 식각을 수행한 반응 로에서 300~500℃ 정도의 온도로 상기 도전성 금속층(23)을 리플로우 시켜 접촉 홀(17)을 매립한다. 상기 도전성 금속층(23)의 표면은 불순물 및 산화물이 제거되어 이동 특성이 향상되므로 상대적으로 낮은 온도에서 보이드(25)를 채워 접촉 홀(17)을 매립할 수 있다. 상기 리플로우시 젖음층(21)은 이동하는 도전성 금속의 유동을 용이하게 한다. 상기에서, 도전성 금속층(23)을 상기 표면을 세정 식각하는 플라즈마 상태에서 리플로우 시킬 수 있다. 이는 도전성 금속층(23) 표면에 플라즈마에 의한 반응성 이온 및 라디칼의 운동 에너지가 인가되어 금속 원자의 구동력을 증가시키므로 동일한 온도에서 리플로우를 하더라도 이동 특성을 향상시킨다.
상술한 바와 같이 본 발명은 접촉 홀에 의해 도선 또는 반도체기판의 확산 영역을 노출시키는 산화막을 형성하고, 이 산화막의 상부와 접촉 홀의 내부에 장벽 금속층과 젖음층을 순차적으로 형성한다. 그리고, 젖음층의 상부에 CVD 방법에 의해 도전성 금속층을 형성한 후 이 도전성 금속층 표면의 불순물과 산화물을 제거하도록 플라즈마 상태에서 세정 식각하고, 상기 세정 식각을 수행한 반응 로에서 300~500℃ 정도의 온도로 도전성 금속층을 리플로우 시켜 보이드를 채워 접촉 홀을 매립한다.
따라서, 본 발명은 도전성 금속층 표면의 원자들의 이동 특성을 향상시켜 낮은 온도에서 리플로우가 가능하도록 하여 PN 접합면에 스파이크의 발생을 저하시킬 수 있는 잇점이 있다. 또한, 도전성 금속층 표면의 원자들의 향상된 이동 특성은 아일랜드의 생성으로 인한 도선이 끊어지는 것을 방지할 수 있는 잇점이 있다.
Claims (12)
- 기판 상에 산화막을 도포하고 상기 기판이 노출되도록 상기 산화막의 소정 부분을 제거하여 접촉 홀을 형성하는 공정과, 상기 산화막의 상부와 접촉 홀의 내부에 상기 기판과 전기적으로 연결되도록 장벽 금속층과 젖음층을 순차적으로 형성하는 공정과, 상기 젖음층의 상부에 도전성 금속층을 형성하는 공정과, 상기 도전성 금속층의 표면에 흡착 및 산화에 의해 표면 금속 원자의 이동 특성을 저하시키는 불순물과 산화물을 플라즈마로 세정 식각하여 제거하는 공정과, 상기 세정 식각을 수행한 반응 로에서 상대적으로 낮은 온도로 상기 도전성 금속층을 리플로우 시켜 접촉 홀을 매립하는 공정을 포함하는 접촉 홀 매립방법.
- 제1항에 있어서, 상기 기판이 제2도전형의 불순물이 고농도로 도핑된 확산영역이 형성된 제1도전형의 반도체기판 또는 도선인 접촉 홀 매립방법.
- 제1항에 있어서, 상기 장벽 금속층을 TiN, TiW, Al-Si-Cu, TiSi2또는 WSi2중 어느 하나를 스퍼터링방법으로 500~1500Å 정도 두께로 증착하여 형성하는 접촉 홀 매립방법.
- 제1항에 있어서, 상기 젖음층을 Al, Cu, W, Ti, Ta 또는 Mo 등중 어느 하나를 스퍼터링방법으로 200~700Å 정도의 두께로 증착하여 형성하는 접촉 홀 매립방법.
- 제1항에 있어서, 상기 도전성 금속층을 Al, Cu, W, Ti, Ta 또는 Mo 중 어느 하나를 화학기상증착방법으로 1500~3000Å 정도의 두께로 증착하여 형성하는 접촉 홀 매립방법.
- 제1항에 있어서, 상기 도전성 금속층의 표면을 플라즈마 모듈이 설치된 리플로우 반응 로를 수 토르(torr) 정도의 압력이 되도록한 후 플라즈마를 생성시켜 세정 식각하는 접촉 홀 매립방법.
- 제6항에 있어서, 상기 세정 식각시 반응가스로 아르곤 또는 헬륨을 포함하는 불활성가스를 사용하는 접촉 홀 매립방법.
- 제6항에 있어서, 상기 세정 식각시 반응가스로 아르곤 또는 헬륨을 포함하는 불활성가스와 Cl2, SiCl4, BCl3또는 CHF3을 포함하는 산화물 제거용 가스가 혼합된 가스를 사용하는 접촉 홀 매립방법.
- 제7항 또는 제8항 중 어느 한 항에 있어서, 상기 도전성 금속층의 표면을 30~100Å 정도 세정 식각하는 접촉 홀 매립방법.
- 제1항에 있어서, 상기 플라즈마를 생성하는 플라즈마원으로 TCP(Transformer Coupled Plasma), ICP(Inductive Coupled Plasma), RIE(Reactive Ion Etching), MERIE(Magnetic Enhanced Reactive Ion Etching), ECR(Electron Cyclotron Resonance), Helicon 또는 MORI 중에서 선택되어지는 어느 하나를 사용하는 접촉 홀 매립방법.
- 제1항에 있어서, 상기 도전성 금속층을 300~500℃ 정도의 온도로 리플로우 하는 접촉 홀 매립방법.
- 제11항에 있어서, 상기 도전성 금속층을 상기 표면을 세정 식각하는 플라즈마 상태에서 리플로우하는 접촉 홀 매립방법.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950030292A KR0170504B1 (ko) | 1995-09-15 | 1995-09-15 | 접촉 홀 매립방법 |
| JP8228549A JPH09116015A (ja) | 1995-09-15 | 1996-08-29 | 接触ホール埋立方法 |
| US08/719,878 US5843837A (en) | 1995-09-15 | 1996-09-25 | Method of contact hole burying |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950030292A KR0170504B1 (ko) | 1995-09-15 | 1995-09-15 | 접촉 홀 매립방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR970018100A KR970018100A (ko) | 1997-04-30 |
| KR0170504B1 true KR0170504B1 (ko) | 1999-03-30 |
Family
ID=19426991
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019950030292A KR0170504B1 (ko) | 1995-09-15 | 1995-09-15 | 접촉 홀 매립방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0170504B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100505039B1 (ko) * | 1998-07-04 | 2005-09-30 | 삼성전자주식회사 | 반도체 장치의 비아 콘택홀 필링 방법 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100325704B1 (ko) * | 1999-06-28 | 2002-02-25 | 박종섭 | 반도체 소자의 제조 방법 |
| KR100640162B1 (ko) * | 1999-06-28 | 2006-10-31 | 주식회사 하이닉스반도체 | 가스 분압차를 이용한 반도체 소자의 금속배선 형성방법 |
| KR100400248B1 (ko) * | 2001-04-06 | 2003-10-01 | 주식회사 하이닉스반도체 | 반도체소자의 배선 형성방법 |
| KR100411144B1 (ko) * | 2002-02-26 | 2003-12-24 | 서울대학교 공과대학 교육연구재단 | 아르곤-수소 플라즈마를 이용한 무플럭스 솔더 범프의 리플로우 방법 |
| KR100756322B1 (ko) | 2006-12-06 | 2007-09-06 | 삼성광주전자 주식회사 | 브러쉬장치 및 이를 포함한 진공청소기 |
-
1995
- 1995-09-15 KR KR1019950030292A patent/KR0170504B1/ko not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100505039B1 (ko) * | 1998-07-04 | 2005-09-30 | 삼성전자주식회사 | 반도체 장치의 비아 콘택홀 필링 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR970018100A (ko) | 1997-04-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2978748B2 (ja) | 半導体装置の製造方法 | |
| US4056642A (en) | Method of fabricating metal-semiconductor interfaces | |
| KR100475931B1 (ko) | 반도체 소자의 다층 배선 형성방법 | |
| CN1053765C (zh) | 导电体连线的制造方法 | |
| EP0383610A2 (en) | Manufacturing method of semiconductor device | |
| KR19990066783A (ko) | 반도체 장치 및 그 제조 방법 | |
| JPH09116015A (ja) | 接触ホール埋立方法 | |
| KR20000076337A (ko) | 개선된 전도층 엣칭방법 및 장치 | |
| KR0170504B1 (ko) | 접촉 홀 매립방법 | |
| US6979633B2 (en) | Method of manufacturing semiconductor device | |
| JP2004000006U6 (ja) | 半導体装置 | |
| JP2004000006U (ja) | 半導体装置 | |
| KR100338941B1 (ko) | 반도체소자의 컨택 형성방법 | |
| US7125809B1 (en) | Method and material for removing etch residue from high aspect ratio contact surfaces | |
| KR100333712B1 (ko) | 반도체 소자의 상감형 금속배선 형성방법 | |
| JPH1167766A (ja) | 半導体装置の製造方法 | |
| US5930670A (en) | Method of forming a tungsten plug of a semiconductor device | |
| US5021358A (en) | Semiconductor fabrication process using sacrificial oxidation to reduce tunnel formation during tungsten deposition | |
| JP3201318B2 (ja) | 半導体装置の製造方法 | |
| KR920008842B1 (ko) | 반도체장치의 금속배선막 도포방법 | |
| JPH0360126A (ja) | 半導体装置の製造方法 | |
| KR100219061B1 (ko) | 반도체 장치의 금속배선 형성 방법 | |
| KR0167238B1 (ko) | 반도체 소자의 배선 제조방법 | |
| KR0154190B1 (ko) | 반도체 소자의 텅스텐-플러그 형성방법 | |
| KR100547242B1 (ko) | 보이드를 방지한 반도체 소자의 금속층간절연막 형성방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20031001 Year of fee payment: 6 |
|
| LAPS | Lapse due to unpaid annual fee |