KR0169160B1 - 반도체장치의 제조방법 - Google Patents

반도체장치의 제조방법 Download PDF

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KR0169160B1
KR0169160B1 KR1019950051060A KR19950051060A KR0169160B1 KR 0169160 B1 KR0169160 B1 KR 0169160B1 KR 1019950051060 A KR1019950051060 A KR 1019950051060A KR 19950051060 A KR19950051060 A KR 19950051060A KR 0169160 B1 KR0169160 B1 KR 0169160B1
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고우이치로우 쯔지타
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기다오까 다까시
미쓰비시 뎅끼 가부시끼가이샤
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Abstract

기초층이 실리콘질화막인 경우에, 화학증폭형 레지스트의 산의 실활현상을 방지하고, 양호한 레지스트형상을 구하는 동시에, 레지스트 패턴의 안정성을 향상한 반도체장치의 제조방법을 구하는 것이다.
실리콘질화막(3)을 800∼1200℃의 산소분위기에 쬐여서 실리콘질화막(3) 위에 두께 40∼50Å(4∼5nm)정도의 열산화막(4)를 형성한 후, 레지스트층(5)를 형성한다.
레지스트층의 단면형상이 테일을 가지거나, 또는 언더컷을 가지고 실리콘질화막의 치수 및 형상이 안정할 수 없다는 문제가 해소되는 동시에, 레지스트층과 실리콘질화막과의 밀착성이 열화하여, 레지스트층이 박리하므로서 레지스트 패턴이 안정할 수 없다는 문제가 해소된다.

Description

반도체장치의 제조방법
제1도는 본 발명에 관련된 반도체장치의 제조방법의 제1의 실시예를 설명하는 단면도.
제2도는 본 발명에 관련된 반도체장치의 제조방법의 제1의 실시예를 설명하는 단면도.
제3도는 본 발명에 관련된 반도체장치의 제조방법의 제1의 실시예를 설명하는 단면도.
제4도는 본 발명에 관련된 반도체장치의 제조방법의 제1의 실시예를 설명하는 단면도.
제5도는 본 발명에 관련된 반도체장치의 제조방법의 제1의 실시예를 설명하는 단면도.
제6도는 본 발명에 관련된 반도체장치의 제조방법의 제2의 실시예를 설명하는 단면도.
제7도는 본 발명에 관련된 반도체장치의 제조방법의 제2의 실시예를 설명하는 단면도.
제8도는 본 발명에 관련된 반도체장치의 제조방법의 제2의 실시예를 설명하는 단면도.
제9도는 본 발명에 관련된 반도체장치의 제조방법의 제2의 실시예를 설명하는 단면도.
제10도는 본 발명에 관련된 반도체장치의 제조방법의 제2의 실시예를 설명하는 단면도.
제11도는 본 발명에 관련된 반도체장치의 제조방법의 제2의 실시예를 설명하는 단면도.
제12도는 본 발명에 관련된 반도체장치의 제조방법의 제3의 실시예를 설명하는 단면도.
제13도는 본 발명에 관련된 반도체장치의 제조방법의 제3의 실시예를 설명하는 단면도.
제14도는 본 발명에 관련된 반도체장치의 제조방법의 제3의 실시예를 설명하는 단면도.
제15도는 본 발명에 관련된 반도체장치의 제조방법의 제3의 실시예를 설명하는 단면도.
제16도는 TEOS의 소스가스의 구조식을 표시하는 도면.
제17도는 이상적인 TEOS막의 구조식을 표시하는 도면.
제18도는 실제로 형성되는 TEOS막의 구조식을 표시하는 도면.
제19도는 테일을 가진 레지스트의 단면도.
제20도는 언더컷을 가진 레지스트의 단면도.
제21도는 실리콘질화막이 프로톤을 받아들이는 화학반응을 표시하는 도면.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘기판 2 : 산화막
3 : 실리콘질화막 4,41,42 : 열산화막
5,51,52 : 레지스트층 6 : 필드산화막
7 : 게이트절연막 8 : 제1다결정실리콘막
9 : 제1고융점금속실리사이드막 10,12,15 : 실리콘산화막
11 : 측벽절연막 13 : 제2다결정실리콘막
14 : 제2고융점금속실리사이드막 16 : 층간절연막
31,32,33 : 플라스마 실리콘질화막 100 : MOSFET AR
AR : 활성영역 DR : 불순물확산영역
본 발명은 반도체장치의 제조방법에 관련하여, 특히 화학증폭형 레지스트를 사용하여 패터닝을 행하는 공정을 가진 반도체장치의 제조방법에 관한 것이다.
반도체 디바이스의 소형화에 따라, 미세패턴을 형성하기 위한 포토리소그래피의 노광광원으로서, KrF엑시머 레이저(파장 248nm)가 사용되가고 있다.
종전의 노보락크(novolak)계 레지스트는 먼 UV영역(파장 200nm∼300nm)에 있어서 큰 흡수를 나타내기 때문에 KrF엑시머 레이저를 사용한 패터닝에는 적합하지 않다.
그래서, KrF엑시머 레이저용이 레지스트로서 먼 UV광에 대해서 투명성이 높고, 미세패턴의 형성이 가능하게 되도록 감도가 뛰어난 화학증폭형 레지스트가 사용되고 있다.
화학증폭형 레지스트는, 노광으로 산등의 반응생성물을 생성하는 산발생제와, 노광후의 열처리에 의해 반응생성물에 극성변화(용해억제효과의 해제)시키는, 또는 가교(架橋)하는 화합물을 가지고 있다.
노광으로 산을 발생하며, 노광후의 열처리에 의해 반응생성물에 극성변화시키는 화학물을 포함하는 화학증폭형 레지스트(포지형)을 사용했을 경우, 발생한 촉매반응에 의해 극성변화가 일어나고, 레지스트가 현상액에 대한 용해성을 가지게 되어, 패터닝이 실행된다.
또, 한편에서 노광후의 열처리에 의해 반응생성물을 가교하는 화합물을 포함하는 화학증폭형 레지스트(네거형)을 사용했을 경우, 발생한 산의 촉매반응에 의해 가교되며, 레지스트가 현상액에 대해서 고화(固化)하게 되어, 패터닝이 실행된다.
이와같은, 산의 촉매반응을 이용한 화학증폭형 레지스트(간략화를 위해 이후 화학증폭형 레지스트라 호칭)을 사용하여 패터닝을 행하는 경우, 화학증폭형 레지스트를 도포하는 기초층의 종류에 의해서 이하와 같은 문제가 있다.
바탕층이 인이나 보론을 함유하는 산화막 혹은 TEOS(Tetra Ethyl Ortho Silicate)막을 기초층으로 하고, 그 위에 화학증폭형 레지스트를 도포하는 경우다.
여기서, TEOS막이라함은 TEOS를 원료로하여 형성한 산화막인 것이며, TEOS막의 형성에 있어서는, 상온에서 액체 TEOS를 기화시켜서 소스가스로 하고, 반송을 위한 캐리어가스와 함께 반응로에 도입하게 된다.
제16도에 소스가스, 즉 TEOS의 구조식을 표시하며, 제17도에 반응후에 구조식을 표시한다.
제16도에서 4개의 에록실기(C2H5O-)가 중앙의 실리콘(Si)에 결합하고 있다.
이것이 반응에 의해 제17도에 표시된 바와 같이 한쌍의 에록실기를 취해, 실리콘 동지가 결합한 조성이 다수 형성되어 TEOS막을 이루게 된다. 그러나, 실제로 TEOS막은 이와같이 완전한 것은 아니다.
제18도에 실제로 형성되는 TEOS막의 구조식을 표시한다.
제18도에 있어서 에록실기의 일부가 수산기로 되있고, 물을 흡착하기 쉬운 구조로 되었다.
또, 인이나 보론을 함유하는 산화막은 인이나 보론의 성질에 비해 흡수성이 높고 물을 흡착하기 쉬운 구조로 되있다.
따라서 인이나 보론을 함유하는 산화막 및 TEOS막은 많은 물을 포함하게 된다.
또, 인이나 보론을 함유하는 산화막 및 TEOS막은 그 형성에 CVD(Chemical Vapor Deposition)법을 사용하는 일이 많고, CVD법으로 형성된 산화막 및 TEOS막의 표면은 요철(凹凸)이 심한 거칠은 표면이다.
이 경우, 내부에 포함되는 물이 적다고 해도, 많은 물을 표면에 저장하게 된다.
이와같이, 표면 및 내부에 많은 물이 있는 인이나 보론을 함유하는 산화막 혹은 TEOS막을 기초층으로하여 그 위에 화학증폭형 레지스트를 도포하고 패터닝을 행하는 경우, 노광에 의해 발생한 산과 기초층의 물에 의해, (H++H2O→H3O+)라는 반응이 생겨, 순수한 프로톤의 활성을 저하시켜서 산의 촉매반응을 잃게(실활(失活))된다.
그 결과, 포지레지스트인 경우는, 노광부의 용해성이 저하하여, 레지스트의 단면형상이 테일을 가지는 구조가 된다.
제19도에 테일을 가진 레지스트의 단면도를 표시한다.
또, 네거레지스트인 경우는, 노광부의 가교성이 저하하며, 레지스트의 단면형상에 있어서 언더컷이 발생한다.
제20도에 언더컷을 가진 레지스트의 단면도를 표시한다.
레지스트의 단면형상이 테일이나 언더컷을 갔거나 하는 것은, 뒤에 에칭공정에 있어서, 에칭형성이 안정되지 않고, 패턴불량의 원인이 된다는 문제가 있었다.
더욱이, 네거레지스트인 경우, 기초층과 레지스트의 접촉부분은, 상부에 비해 노광빛의 조사가 약한 부분이며, 가교성이 가장 저하하고 있는 부분이다.
따라서, 레지스트와 기초층과의 밀착성이 열화한다는 문제가 있었다. 또, 화학증폭형 레지스트의 반응은, 산의 발생량이 미량으로 극히 민감한 반응이다.
그 때문에 산의 실활(失活)현상이 일어나면, 반응이 안정하지 않고, 패턴형성에 있어서 패턴의 치수가 안정할 수 없게 된다는 문제가 있었다.
그래서 인이나 보론을 함유하는 산화막 혹은 TEOS막을 기초층으로 하는 경우, 해당 기초층 위에, 인이나 보론을 포함하지 않은 실리콘산화막, 혹은 실리콘질화막으로 된 증간층을 CVD법으로 형성하고, 그 위에 화학증폭형 레지스트를 도포하는 것으로 산의 실활현상을 방지하려는 발명이 일본국 특개평 4-28225 및 특개평 6-84774에 표시되어 있다.
[기초층으로서 실리콘질화막이 존재하는 경우]
이하에 바탕층이 실리콘질화막이며, 그 위에 화학증폭형 레지스트를 도포한 경우에 대해서 설명한다.
제21도에 실리콘질화막이 프로톤을 받아들이는 화학반응을 표시한다.
제21(a)도에 있어서, 실리콘(Si)와 질소(N)의 결합은 공유결합을 기본으로 하고 있지만, 질소의 편에서 전자의 론페어 EP가 존재한다.
이 론페어는 산, 즉 프로톤(H+)과 결합하기 쉽고, 그것을 받아들이기 쉽다.
따라서, 제21(b)도에 도시된 바와 같이, 실리콘질화막이 프로톤을 받아들인 구조가 된다.
이와같은 경우에도 순수한 프로톤의 활성이 저하하여 산의 실활현상이 일어나게 되어, 상술한 인이나 보론을 함유하는 산화막 혹은 TEOS를 기초층으로 하는 경우와 똑같은 문제를 가지고 있었다.
그러나, 이와같은 문제의 원인이 되는 화학증폭형 레지스트의 산의 실활현상을 방지하기 위한 유효한 방법이 구하여지지 않았다.
[발명이 해결하고자 하는 과제]
이상 설명한 바와같이, 기초층이 실리콘질화막인 경우는, 화학증폭형 레지스트의 산의 실활현상을 방지하기 위한 유효한 방법을 구하여지지 않고, 레지스트의 단면형상이 테일이나 언더컷을 갖거나, 레지스트와 기초층과의 밀착성이 열화하거나, 패턴형성에 있어서 패턴치수가 안정할 수 없게된다는 문제가 있었다.
본 발명은 상기와 같은 문제점을 해소하기 위해서 이루워진 것으로, 기초층이 실리콘질화막인 경우, 화학증폭형 레지스트의 산의 실활현상을 방지하고, 양호한 레지스트 형상을 얻는 동시에, 레지스트 바탕층과의 밀착성의 저하를 방지하며, 레지스트 패턴의 안정성을 향상한 반도체장치의 제조방법을 얻는 것을 목적으로 한다.
[과제를 해결하기 위한 수단]
청구항 1기재의 본발명에 관한 반도체장치의 제조방법은, 산을 촉매로 하고 반응이 촉진하는 화학증폭형 레지스트를 사용하여 패터닝을 행하는 반도체장치의 제조방법이며, (a) 최소한 실리콘을 구성요소로서 포함하는 열산화 가능한 기초층을 형성하는 공정과, (b) 상기 기초층을 열산화하여 그 표면에 열산화막을 형성하는 공정과, (c) 상기 열산화막 위에 화학증폭형 레지스트를 도포한 후, 노광하므로서 소정의 패턴을 가지는 레지스트층을 형성하는 공정을 구비하고 있다.
청구항 2기재의 본 발명에 관련된 반도체장치의 제조방법은, 상기 공정(a)가, 기초층으로서 실리콘질화막을 형성하는 공정을 포함하고 있다.
청구항 3기재의 본 발명에 관련한 반도체장치의 제조방법은, 상기 공정(a)이, (d) 열화학기상성장법에 의해 실리콘질화막을 형성하는 공정을 포함하고, 상기 공정(b)가, (e) 상기 실리콘질화막을 800∼1200℃의 산소분위기에 쬐여 상기 실리콘질화막의 표면을 열산화하는 공정을 포함하고 있다.
청구항 4기재의 본 발명에 관련한 반도체장치의 제조방법은, 상기 공정(e)가, 두께 40∼50Å의 열산화막을 형성하는 공정을 포함하며, 상기 공정(c)후에, (f) 상기 레지스트층을 마스크로서, 상기 열산화막 및 상기 실리콘질화막을 동시에 제거하는 공정을 더욱이 구비하고 있다.
청구항 5기재의 본 발명에 관련한 반도체장치의 제조방법은 상기 공정(a)가, (d) 상기 기초층으로서, 플라스마 화학기상성장법에 의해 화학량론적인 질화실리콘(SI3N4)보다도 실리콘을 많이 포함하는 플라스마 실리콘질화막을 형성하는 공정을 포함하며, 상기 공정(b)가, (e) 상기 실리콘질화막을 산소 플라스마에 쬐여서, 상기 실리콘질화막의 표면을 열산화하는 공정을 포함하고 있다.
청구항 6기재의 본 발명에 관련한 반도체장치의 제조방법은, 상기 공정(e)가 두께 40∼50Å의 열산화막을 형성하는 공정을 포함하며, 상기 공정(e)후에, (f) 상기 레지스트층을 마스크로서, 상기 열산화막 및 상기 플라스마 실리콘질화막을 동시에 제거하는 공정을 더 구비하고 있다.
청구항 7기재의 본 발명에 관련한 반도체장치의 제조방법은 상기 공정(d)가 모노실런(monosilane)의 원료가스, 암모니아의 원료가스, 질소의 원료가스의 공급유량을, 상기 모노실런의 원료가스의 공급량 이하로 하는 것으로, 노광빛의 파장에 대한 복소굴절율의 실부(實部)가 1.8이상 3.4이하가 되며 허부(虛部)가 0.5이상 2.0이하로 된 플라스마 실리콘질화막을 형성하는 공정을 포함하고 있다.
[작용]
청구항 1기재의 본 발명에 관련한 반도체장치의 제조방법에 의하면, 최소한 실리콘구성요소로서 포함하는 열산화기능한 기초층의 표면에 열산화막을 형성하므로서, 산을 촉매로하여 반응이 촉진되는 화학증폭형 레지스트의 수소이온이 기초층에 받아들이는 것이 방지되며, 화학증폭형 레지스트의 산의 실활현상이 방지된다.
또, 열산화막은 치밀한 구조를 가지고 있어서, 그 표면도 매끈하여 보수(保水)하는 일이 없어 보수된 물에 의해 화학증폭형 레지스트의 산이 실활(失活)하는 것이 방지된다.
청구항 2기재의 본 발명에 관련한 반도체장치의 제조방법에 의하면, 기초층으로서 실리콘질화막을 형성할 필요가 있는 경우에, 산을 촉매로서 반응이 촉진되는 화학증폭형 레지스트의 수소이온이 실리콘질화막의 질소가 있는 전자의 론페어가 결합하는 것이 방지되며, 화학증폭형 레지스트의 산의 실활현상이 방지된다.
청구항 3기재의 본 발명에 관련한 반도체장치의 제조방법에 의하면, 실리콘질화막을 열화학기상성장법에 의해 형성한 경우에는, 해당 실리콘질화막은 높은 내열성을 가지고 있어서, 실리콘질화막을 800∼1200℃의 산소분위기에 쬐여 열산화막을 형성할 수가 있다.
청구항 4기재의 본 발명에 관련한 반도체장치의 제조방법에 의하면, 열산화막의 두께를 40∼50Å로 하고, 레지스트층을 마스크로서 열산화막과 실리콘질화막과를 동시에 제거하여 소정의 패턴을 형성하므로, 제조공정을 간략화할 수가 있다.
청구항 5기재의 본 발명에 관련한 반도체장치의 제조방법 실리콘질화막을 플라스마 화학기상성장법에 의해 화학량론적인 질화실리콘(Si3N4)보다도 실리콘을 많이 플라스마 실리콘질화막으로 형성할 필요가 있는 경우에, 플라스마 실리콘질화막을 산소플라스마에 쬐여 열산화막을 형성하므로, 플라스마 실리콘질화막 및 열산화막을 같은 장치를 사용하여 형성할 수가 있다.
청구항 6기재의 본 발명에 관련한 반도체장치의 제조방법에 의하면, 열산화막의 두께를 40∼50Å로 하고, 레지스트층을 마스크로하여 열산화막과 플라스마 실리콘질화막을 동시에 제거하여 소정의 패턴을 형성하므로, 제조공정을 간략화할 수가 있다.
청구항 7기재의 본 발명에 관련한 반도체장치의 제조방법에 의하여 플라스마 실리콘질화막을 노광빛의 파장에 대한 복소굴절율의 실부가 1.8이상 3.4이하, 허부가 0.5이상 2.0이하가 되도록 형성하므로, 플라스마 실리콘질화막이 노광빛에 대한 반사방지기능을 구비하게 된다.
[실시예]
이하, 실리콘질화막의 위에 화학증폭형 레지스트를 도포하는 경우에 본 발명에 관련한 반도체장치의 제조방법을 적용하는 예를 설명한다.
[제1의 실시예]
[필드산화막을 형성하기 위한 실리콘질화막이 존재하는 경우]
본 발명에 관련한 반도체장치의 제조방법의 제1의 실시예로서, 실리콘기판상에 필드산화막을 형성하는 경우에 대해서 설명한다.
제1도∼제5도는 필드산화막의 제조공정을 차례로 표시한 단면도다.
제1도에 표시하는 공정에 있어서, 실리콘기판(1)의 주면상에 SiO2로 된 산화막(2)를 CVD법에 의해 형성한다.
계속해서 산화막(2)의 위에 화학량론적인 실리콘질화막(Si3N4)(3)을 열 CVD법에 의해 형성한다.
여기서 열 CVD법이란, 실리콘질화막의 원료가 되는 가스를 가열의 열에너지를 사용하여 여기하는 CVD법이다.
다음에 제2도에 표시하는 공정에 있어서, 실리콘질화막(3)을 800∼1200℃의 산소분위기에 쬐여서 실리콘질화막(3)위에 두께 40∼50Å(4∼5nm)정도의 열산화막을 형성한다.
이 경우 상기의 공정을 거쳐서 형성된 실리콘질화막(3)은 높은 내열성을 가지는 것으로, 800∼1200℃의 산소분위기에 쬐여서 열산화물 행할 수가 있다.
또한, 열산화의 수법은 기술적으로도 확립되어, 공정 및 장치도 비교적 간단하다.
다음에 제3도에 표시하는 공정에 있어서, 열산화막(4)의 전면에 걸쳐서 화학증폭형 레지스트를 도포하여 레지스트(5)를 형성한 후, 레지스트층(5)를 마스크로서 열산화막(4) 및 실리콘질화막(3)의 패터닝을 행한다.
다음에 제4도에 표시하는 공정에 있어서, 레지스트층(5)를 제거한 후, 800∼1200℃의 산소분위기하에서 열산화를 행하고, 필드산화막(6)을 형성한다.
이때, 실리콘질화막(3)이 다시 산화되어, 열산화막(4)의 두께가 약간 늘어나게 된다.
끝으로 제5도에 표시하는 공정에 있어서, 열산화막(4) 및 실리콘질화막(3)을 제거하는 것으로, 활성영역 AR가 필드산화막(6)에 에워싸여진 구조(LOCOS 구조)가 구하여진다.
이때 산화막(2)는 제거된다. 여기서, 열산화막(4)의 두께를 40∼50Å(4∼5nm)정도로 한 것은, 실리콘질화막(3)과 레지스트층(5)을 떨어지게 하기에는 충분한 두께이며, 또 레지스트층(5)를 마스크로서 열산화막(4) 및 실리콘질화막(3)의 패터닝을 행하는 경우에, 실리콘질화막(3)의 두께에 대해 열산화막(4)가 무시할 수 없을 정도로 두꺼운 예를들면 실리콘질화막(3)의 두께의 절반 정도의 두께가 되며, 열산화막(4) 및 실리콘질화막(3)을 동시에 에칭할 수가 없으며, 열산화막(4)를 제거한 후, 별도공정으로 실리콘질화막(3)을 에칭하게 되며, 제조공정이 복잡하게 되기 때문이다.
역으로 레지스트층(5)의 산의 실활현상을 방지할 수 있는 것이라면 더 얇게 해도 된다.
또한, 실리콘질화막(3)상이 두께 40∼50Å의 산화막을 형성할 수 있는 것은 열산화법뿐이며, CVD법은 제어성이 낮아서 이와같은 두께의 산화막을 형성할 수 없다.
이상 설명한 바와같이, 본 발명에 관련한 반도체장치의 제조방법은, 실리콘질화막(3)의 위에 열산화막(4)를 형성한 후, 화학증폭형 레지스트에 의한 레지스트층(5)를 형성한다.
열산화막(4)는 화학구조식상, 전자의 론페어를 가지고 있지않아, 산 즉 프로톤(H+)를 받아들이는 성질은 없으므로 화학증폭형 레지스트의 산의 실활현상을 방지할 수가 있다.
또, 열산화에 의해 형성한 산화막은 CVD법에 의해 형성한 산화막에 비하여 치밀한 구조를 가지고 있으며, 그 표면은 매끄럽다.
따라서 물을 표면에 쌓아두는 일이 없어서, 표면에 쌓아둔 물에 의해 화학증폭형 레지스트의 산의 실활현상이 발생하는 것을 방지할 수 있다.
따라서, 레지스트층(5)의 단면형상이 테일을 갖거나(포지형 레지스트인 경우) 혹은 언더컷을 가지며(네거형 레지스트의 경우) 실리콘질화막(3)의 치수 및 형상이 안정하지 않는다는 문제가 해소된다.
또, 네거형 레지스트를 사용하는 경우에 레지스트층(5)와 실리콘질화막(3)과의 밑착성이 열화하며, 레지스트층(5)가 박리함으로서 레지스트 패턴이 안정하지 않는다는 문제가 해소된다.
[제2의 실시예]
[실리콘질화막을 반사방지막으로서 사용한 후에 제거하는 경우]
파장 248nm의 KrF 엑시머레이저광을 노광빛으로 사용하는 경우 실리콘층 혹은 고융점금속실리사이드층과 레지스트과의 사이의 반사율이 증가하게 된다.
파장 245nm의 KrF 엑시머 레이저광에 의한 노광에 있어서는 화학증폭형 레지스트를 사용하는 것은 앞엔 설명했지만, 감도가 높은 화학증폭형 레지스트를 사용하는 경우에, 단차부 등에 있어서 가로방향으로 반사된 노광빛에 의해 레지스트 패턴이 변형하는 것이 문제로 되있고, 레지스트층의 상면이나 레지스트층과 에칭층과의 사이에 반사방지막을 형성하는 시도가 이루워지고 있다.
본 발명에 관한 반도체장치의 제조방법의 제2의 실시예로서, 반사방지기능을 갖고 있는 실리콘질화막을 화학증폭형 레지스트의 기초층으로서 사용하며, 뒤에 실리콘질화막을 제거하는 예에 대해서 설명한다.
제6도∼제11도는 필드산화막에 에워싸인 활성영역에 MOS형 전계효과 트랜지스터(이후 MOSFET와 기술)를 형성하는 공정을 차례로 표시한 단면도이다.
제6도에 표시하는 공정에 있어서, 먼저 실리콘기판(1)의 표면에 열산화법에 의해 막두께 5∼30nm의 게이트절연막(7)을 형성한다.
계속해서, CVD법에 의해 인이나 비소가 도프된 제1다결정실리콘막(8)을 50∼20nm의 두께로 형성한다.
그리고나서, 스퍼터링법에 의해 텅스텐 실리사이드 등으로 된 제1고융점금속실리사이드막(9)을 50∼30nm의 두께로 형성한다.
계속해서, 이 제1고융점금속실리사이드막(9) 위에 CVD법을 사용하여 실리콘산화막(10)을 50∼300nm의 두께로 형성한다.
그리고나서, 실리콘산화막(10)위의 플라스마 여기형기상성장법(Plasma enhanced chemical vapor deposition; 플라스마 CVD법)에 의해, 막두께 20nm정도의 플라스마 실리콘질화막(31)을 형성한다.
여기서, 플라스마 실리콘질화막(31)은 화학량론적인 질화실리콘(Si3N4)보다도 많은 실리콘을 포함한 실리콘질화막인 반사방지막으로서 기능한다.
또한, 플라스마 CVD법이란, 실리콘질화막의 원료가 되는 가스여기(勵起) 에너지를 플라스마에 의해 구하는 CDV법이다.
여기서, 플라스마 실리콘질화막의 형성방법에 대해서 설명한다.
이 플라스마 실리콘질화막은, 모노실런가스(monosilane gas)와, 암모니아가스, 질소가스의 분위기에서 플라스마를 여기시켜, Si, N, H원자의 혼성막을 만드는 것으로 형성된다.
따라서, 이 혼성막의 분자식은 SixNy:H가 된다. x, y는 조성비로, x/y는 3/4로부터 ∞의 값을 취한다. H원자는, Si의 미결합종과 결합한다.
예를들면 x/y=3/4인 때는 화학량론적인 질화막(Si3N4)가 된다. 또, x/y가 무한대인 때는 Si만의 경우이며, 어머퍼스실리콘이다.
Si 원자를 공급하는 모노릴런가스와, N원자를 공급하는 암모니아가스와, N가스의 유량비를 바꾸므로서, 화학량론적인 질화막(Si3N4)보다도 실리콘을 많이 함유하고 있는 플라스마 실리콘질화막을 형성할 수가 있다.
그 결과, 플라스마 실리콘질화막의 복소굴절율(complex refractive index) (n-i x k; i는 허수)는 화학량론적인 질화막(2.27-0xi)로부터 어모퍼스실리콘(1.9-3.4xi)까지의 중간치를 구할 수가 있다.
또한, n은 물질중의 광속도를 결정하는 소위 굴절율을 표시하는 실부이며, k는 빛의 흡수계수에 상당하는 허부를 표시하고 있다.
본 실시예에서의 플라스마 실리콘질화막(31)은 파장 248nm의 노광빛에 대한 반사방지막으로서의 기능을 가지도록, 모노실런가스, 암모니아가스, 질소가스의 유량을 각각 150Sccm, 50Sccm, 1000Sccm로 하고, 형성온도 약 400℃, 형성압력 4Torr, 고주파투입전력 240W의 조건에서 형성되며, 파장 248nm의 노광빛에 대한 복소굴절율이 실부 n가 1.8이상 3.4이하이며, 허부 K가 0.5이상 2.0이하의 범위이며는, 파장 248nm 및 파장 365nm의 노광빛에 대해서 30% 이하의 반사율이 되며, 반사방지막으로서의 기능을 갖게 된다.
다음에 제7도에 표시하는 공정에 있어서, 플라스마 실리콘질화막(31)를 산소플라스마에 쬐여서, 플라스마 실리콘질화막(31)의 전면에 걸쳐서 두께 40∼50Å(4∼5nm)정도의 열산화막(41)을 형성한다.
막두께가 40∼50Å(4∼5nm)의 열산화막(41)은, 막두께가 약 20nm 정도의 플라스마 실리콘질화막(31)의 약 4분의 1정도이며, 뒤 공정에서 열산화막(41) 및 플라스마 실리콘질화막(31)를 연속적으로 에칭하는 경우의 방해는 되지 않는다.
또, 열산화막(41)은 이와같이 얇아서 플라스마 실리콘질화막(31)의 반사방지기능을 저해하는 일은 없다.
여기서, 플라스마 실리콘질화막(31)의 형성에 사용한 플라스마 CVD장치를 전용하여 산소플라스마를 발생할 수가 있어, 제조공정이 간략화된다.
다음에 제8도에 표시하는 공정에 있어서, 열산화막(41)의 전면에 걸쳐서 약 700∼1000nm의 두께에 화학증폭형 레지스트를 도포하며, 노광을 행하여 소정의 패턴을 가지는 레지스트층(51)을 형성한다.
다음에 레지스트층(51)를 마스크로서, RIE(reactive ion etching)법에 의해 열산화막(41), 플라스마 실리콘질화막(31) 및 실리콘산화막(10)을 연속해서 선택적으로 에칭한다.
다음에 제9도에 표시하는 공정에서 레지스트층(51)을 제거한다.
다음에 제10도에 표시하는 공정에 있어서, 열산화막(41), 플라스마 실리콘질화막(31) 및 실리콘산화막(10)을 마스크로하여, RIE법에 의해 제1고융점금속층 실리사이드막(9) 및 제1다결정실리콘막(8)를 연속하여 선택적으로 제거한다.
반사방지막으로서의 플라스마 실리콘질화막(31)은, RIE법에 의한 에칭에 있어서는, 실리콘산화막과 같은 정도의 에칭레이트를 가지고 있다.
이에 대해, 텅스텐 실리사이드나 폴리실리콘에 대해서는 3∼10정도의 선택비를 가지고 있다.
이 때문에, 실리콘산화막의 에칭에 사용되는 카본테트라 플로라이드이나, 폴리실리콘 등의 에칭에 사용되는 염소등의 에칭가스를 사용한 RIE법에 의해 에칭이 용이하게 행하여진다.
다음에 제11도에 표시하는 공정에 있어서, 실리콘산화막(10), 제1고융점금속실리사이드막(9) 및 제1다결정실리콘막(8)를 마스크로하여, 실리콘기판(1)의 표면내에 인 또는 보론등의 불순물이온주입법에 의해 도입하여, 불순물확산영역 DR를 형성하는 것으로, 필드산화막(6)에 에워싸여진 활성영역 AR에, MOSFET(100)이 형성되며, 필드산화막(6)의 위에는 제1다결정실리콘막(8), 제1고융점금속실리사이드막(9), 실리콘산화막(10)이 차례로 적층된 구성이 구하여진다.
이상 설명한 바와같이, 본 발명에 관련된 반도체장치의 제조방법은, 반사방지막으로서의 플라스마 실리콘질화막(31) 위에 열산화막(41)를 형성한 후, 화학증폭형 레지스트에 의한 레지스트층(51)를 형성한다.
열산화막(41)은 화학구조식상, 전자의 론페어를 가지고 있지않아, 산, 즉 프로톤(H+)를 받아들이는 성질은 없으므로 화학증폭형 레지스트의 산의 실활현상을 방지할 수가 있다.
또, 열산화에 의해 형성한 산화막은, CVD법에 의해 형성한 산화막에 비하여 치밀한 구조를 가지고 있으며, 그 표면은 매끈하다.
따라서 물은 표면에 저장하는 일이 없어, 표면에 저장된 물에 의해 화학증폭형 레지스트산의 실활현상이 발생하는 것을 방지할 수가 있다.
따라서, 레지스트층(51)의 단면형상이 테일을 가지거나(포지형 레지스트인 경우), 혹은 언더컷을 가지고(네거형 레지스트인 경우) 플라스마 실리콘질화막(31) 및 실리콘산화막(10)의 치수 및 형상이 안정할 수 없게 된다는 문제가 해소된다.
또, 네거형 레지스트를 사용하는 경우에 레지스트층(51)과 플라스마 실리콘질화막(31)과의 밀착성이 열화하여, 레지스트층(51)이 박리하므로서 레지스트 패턴이 안정하지 못하게 되는 문제가 해소된다.
[제3의 실시예]
[실리콘 질화막을 반사방지막으로서 사용한 후에 제거하지 않는 경우]
본 발명에 관련된 반도체장치의 제조방법의 제3의 실시예로서, 반사방지 기능을 가지는 실리콘질화막을 화학증폭형 레지스트의 기초층으로서 사용하고, 실리콘질화막을 남겨놓은 예에 대해서 설명한다.
제12도~제15도는 제2의 실시예로서 제6도~제11도를 사용하여 설명한 MOSFET의 형성공정에 이어지는 공정을 차례로 표시한 단면도이다.
제12도에 있어서, 필드산화막(6)에 에워싸여진 활성영역 AR에 형성된 적층체 및 필드산화막(6)의 위에 형성된 적층체는, 각각의 측벽에 측별절연막(11)이 형성되며, 활성영역 AR에 형성된 적층체의 상부로부터 필드산화막(6)의 위에 형성된 적층체의 상부에 걸처서 실리콘산화막(12)가 형성되어 있다.
여기서, 활성영역 AR에 형성된 적층체의 상부는 실리콘산화막912)에 완전하게는 덮어져 있지 않다.
또, 전면에 걸쳐서, 제2다결정실리콘막(13), 제2고융점금속실리사이드막(14)가 형성되어 있다.
또한, 불순물확산영역 DR은 측벽절연막(11)를 마스크로서 불순물이 다시 도입되어서 2중 확산구조로 되있다.
또, 제2다결정실리콘막(13) 및 제2고융점금속실리사이드막(14)는, 제1다결정실리콘막(8)과 제1고융점금속실리사이드막(9)와 동일한 재료 및 동일한 조건에 의해 형성한다.
이상과 같은 구성을 얻기 위한 공정은 종래로부터의 기술이며, 본 발명과는 관계가 약하므로 상세한 설명은 생략한다.
다음에 제13도에 표시하는 공정에 있어서, 제2고융점금속실리사이드막(14) 위에, 제7도를 사용하여 설명했지만 제2의 실시예의 플라스마 실리콘질화막(31)과 같은 조건으로 반사방지막으로서의 플라스마 실리콘질화막(32)를 형성한 후, 플라스마 실리콘질화막(32)를 산소플라스마에 쬐여서, 플라스마 실리콘질화막(32)의 전면에 걸쳐서 두께 40∼50Å(4∼5nm)정도의 열산화막(42)를 형성한다.
열산화막(42)는 이와같이 얇아서 플라스마 실리콘질화막(31)의 반사방지기능을 저해하는 일은 없다.
여기서, 플라스마 실리콘질화막(32)의 형성에 사용한 플라스마 CVD장치를 전용하여 산소플라스마를 발생시켜서 플라스마 실리콘질화막(32)를 산소플라스마에 쬐인다.
다음에 제14도에 표시하는 공정에 있어서, 열산화막(42)의 전면에 걸쳐서 화학증폭형 레지스트를 도포하여 노광을 행하여, 소정의 패턴을 가지는 레지스트층(52)를 형성한다.
다음에 레지스트층(52)을 마스크로하여, RIE법을 사용하여 플라스마 실리콘질화막(32), 제2고융점금속실리사이드막(14), 제2다결정실리콘막(13)을 연속하여 선택적으로 에칭한다.
다음에 제15도에 표시하는 공정에서, 전면에 실리콘산화막(15)를 형성한 후, 전면에 BPSG(boro-phospho silicate glass)막을 형성하고, 가열처리를 실시하므로서 표면이 평탄화된 층간절연막(16)이 완성한다.
그리고나서, 층간절연막(16)의 표면에 제7도를 사용하여 설명한 제2의 실시예의 플라스마 실리콘질화막(31)과 똑같은 조건에서 반사방지막으로서 플라스마 실리콘질화막(33)을 형성한다.
또한, 제15도에 나타난 바와같이 활성영역 AR의 상부에는 플라스마 실리콘질화막(32) 및 열산화막(42)가 남게 되는데 플라스마 실리콘질화막(32)는 반도체장치의 동작에는 장해가 되지 않으므로 제거하지 않아도 좋다.
또, 열산화막(42)는 충분히 얇으며, 그 위에는 층간절연막(16)이 형성되므로, 열산화막(42)가 문제가 되는 일은 없다.
플라스마 실리콘질화막(33)의 위에는 뒤의 공정에서 열산화막이 형성되며, 그 위에 화학증폭형 레지스트가 도포되며, 소정의 패턴의 에칭이 실시되지만, 효과의 함께 플라스마 실리콘질화막(32)의 위에 열산화막(42)를 설치한 것과 마찬가지이므로 상세한 설명은 생략한다.
이상 설명한 바와같이, 본 발명에 관한 반도체장치의 제조법은 반사방지막으로서 플라스마 실리콘질화막(32)의 위에 열산화막(42)를 형성한 후, 화학증폭형 레지스트에 의해 레지스트층(52)를 형성한다.
열산화막(42)는 화학구조식상, 전자의 론페어를 가지고 있지 않아서, 산, 즉 프로톤(H+)를 받아들이는 성질은 없으므로 화학증폭형 레지스트의 산의 실활현상을 방지할 수가 있다.
또, 열산화에 의해 형성한 산화막은 CVD법에 의해 형성한 산화막에 비해 치밀한 구조를 가지고 있고, 그 표면은 매끈하다.
따라서 물을 표면에 남기는 일이 없으므로, 표면에 고여있는 물로 화학증폭형 레지스트의 산의 실활현상이 발생하는 것을 방지할 수 있다.
따라서, 레지스트층(52)의 단면형상이 테일을 갖거나(포지형 레지스트인 경우), 혹은 언더컷을 가지고(네거형 레지스트인 경우) 플라스마 실리콘질화막(32), 제2고융점금속실리사이드막(14) 및 제2다결정실리콘막(13)의 치수 및 형상이 안정되지 못하게 되는 문제가 해소된다.
또, 네거형 레지스트를 사용하는 경우에 레지스트층(52)와 플라스마 실리콘질화막(32)와의 밀착성이 열화하며, 레지스트층(52)가 박리하므로서 레지스트 패턴이 안정할 수 없게 된다는 문제가 해소된다.
[제4의 실시예]
본 발명에 관한 반도체장치의 제조방법의 제1의 실시예에서는, 화학량론적 실리콘질화막(Si3N4)(3)을 CVD법에 의해 형성되며, 그 위에 열산화막(4)를 형성한 예를 표시했지만, 화학량론적인 실리콘질화막(4)를 형성한 예를 표시했지만, 화학량론적인 실리콘질화막(3) 대신에 제2 및 제3의 실시예에서 설명한 화학량론적인 실리콘질화막(3)보다도 많은 실리콘 함유한 플라스마 실리콘질화막을 형성해도 좋다.
플라스마 실리콘질화막은 반사방지막으로서 기능하므로, 노광빛의 반사에 의한 레지스트 패턴의 변형을 방지하는 것이 가능하게 된다.
[제5의 실시예]
이상 설명한 본 발명에 관련한 반도체장치의 제조방법의 제1∼제3의 실시예에서는, 필드산화막을 형성하기 위한 화학량론적인 실리콘질화막, 혹은 반사방지막으로서의 플라스마 실리콘질화막의 위에 열산화막을 형성하여 화학증폭형 레지스트의 산의 실활현상을 방지하는 예를 표시했지만, 반도체장치의 동작을 저해하지 않는다면, 화학증폭형 레지스트의 산의 실활현상을 방지하기 위한 것만의 화학량론적인 실리콘질화막 혹은 플라스마 실리콘질화막을 형성하며, 그 위에 열산화막을 형성하는 것으로 화학증폭형 레지스트 실활현상을 방지해도 좋다.
[제6의 실시예]
이상 설명한 본 발명에 관련한 반도체장치의 제조방법의 제1∼제4의 실시예에서는, 실리콘질화막을 열산화하여, 얇은 열산화막을 형성한 후에 화학증폭형 레지스트를 도포하는 예를 표시했다.
그러나, 실리콘질화막에 한하지 않고, 열산화막을 형성할 수 있는 재질이면, 열산화막을 형성한 후에 화학증폭형 레지스트를 도포하는 것으로, 화학증폭형 레지스트의 산의 실활현상이 발생하는 것을 방지할 수 있다.
예를들면, 기초층이 다결정 실리콘인 경우, 혹은 단결정 실리콘인 경우, 혹은 텅스텐 실리사이드인 경우도 열산화막을 형성할 수 있어서, 열산화막을 형성한 후에 화학증폭형 레지스트를 도포하는 것으로, 똑같은 작용, 효과가 구하여진다.
[발명의 효과]
청구항 1기재의 본 발명에 관한 반도체장치의 제조방법에 의하면 산을 촉매로하여 반응이 촉진되는 화학증폭형 레지스트의 수소이온이 기초층에 받아들이는 것이 방지되므로, 화학증폭형 레지스트의 산의 실활현상이 방지되며, 또한, 열산화막의 표면은 매끈하여 물을 보유하는 일이 없어, 이 물로 화학증폭형 레지스트의 산이 실활하는 것이 방지되므로, 레지스트층의 단면형상이 테일을 갖거나, 혹은 언더컷을 가지고 레지스트 패턴의 치수 및 형상이 안정하지 못한다는 문제가 해소되는 동시에, 레지스트층과 실리콘질화막과의 밀착성이 열화하여, 레지스트층이 박리하므로서 레지스트 패턴이 안정되지 않는다는 문제가 해소된다.
청구항 2기재의 본 발명에 관련한 반도체장치의 제조방법에 의하면, 기초층으로서 실리콘질화막을 형성할 필요가 있는 경우, 예를들면 필드산화막을 형성하는 경우의 마스크로서 실리콘질화막을 사용하는 경우, 레지스트층의 단면형상이 테일을 가지거나, 혹은 언더컷을 가지고 레지스트패턴의 치수 및 형상이 안정할 수 없게 된다는 문제를 해소할 수가 있어, 치수 및 형상이 안정된 필드산화막을 구할 수가 있다.
청구항 3기재의 본 발명에 관련한 반도체장치의 제조방법에 의하면, 실리콘질화막을 열화학기상성장법에 의해 형성했을 경우에는, 해당 실리콘질화막은 높은 내열성이 있어서 기술적으로 확립되며, 공정 및 장치가 비교적 간단한 열산화의 수법이 채택되고, 열산화막을 형성하므로서 제조코스트의 증가를 억제할 수가 있다.
청구항 4기재의 본 발명에 관련한 반도체장치의 제조방법에 의하면, 열산화막의 두께 40∼50Å으로 하고, 레지스트층을 마스크로서 열산화막과 실리콘질화막과를 동시에 제거하여 소정의 패턴을 형성하므로, 제조공정을 간략화할 수가 있고, 열산화막을 형성하므로서 제조코스트의 증가를 억제할 수가 있다.
청구항 5기재의 본 발명에 관련한 반도체장치의 제조방법에 의하면, 실리콘질화막을 플라스마 화학기상성장법에 의해 화학량론적인 질화실리콘(Si3N4)보다도 실리콘을 많이 포함하는 플라스마 실리콘질화막으로 형성할 필요가 있는 경우, 예를들면 레지스트층에 대한 반사방지막을 플라스마 실리콘질화막으로 형성하는 경우, 플라스마 실리콘질화막 및 열산화막을 똑같은 장치를 사용하여 형성할 수가 있어서, 시료를 옮겨 바꾸는 등의 공정이 필요하지 않고, 열산화막을 형성하므로서 제조시간이 증대를 억제할 수가 있다.
청구항 6기재의 본 발명에 관련한 반도체장치의 제조방법에 의하면, 열산화막의 두께를 40∼50Å로 하고, 레지스트층을 마스크로서 열산화막과 플라스마 실리콘질화막과를 동시에 제거하여 소정의 패턴을 형성하므로, 제조공정을 간략화할 수가 있고, 열산화막을 형성하므로서 제조코스트의 증가를 억제할 수가 있다.
청구항 7기재의 본 발명에 관련한 반도체장치의 제조방법에 의하면, 플라스마 실리콘질화막 노광빛에 대한 반사방지기능을 구비하는 것으로 되기 때문에, 반사방지막으로서의 플라스마 실리콘질화막을 형성하며, 그 위에 레지스트 패턴을 형성하므로서, 노광빛의 반사에 의한 레지스트 패턴의 변형을 방지하는 동시에, 플라스마 실리콘질화막의 질소가 있는 전자의 론페어와, 산을 촉매로하여 반응이 촉진되는 화학증폭형 레지스트의 수소이온과 결합하는 것이 방지되며, 화학증폭형 레지스트의 산의 실활현상이 방지되므로, 레지스트층의 단면형상이 테일을 가지거나, 혹은 언더컷을 가지고 레지스트 패턴의 치수 및 형상이 안정되지 않는다는 문제를 해소할 수가 있다.

Claims (7)

  1. 산을 촉매로하여 반응이 촉진되는 화학증폭형 레지스트를 사용하여 패터닝을 행하는 반도체장치의 제조방법에 있어서, (a) 최소한 실리콘을 구성요소로서 포함하는 열산화 가능한 기초층을 형성하는 공정과, (b) 상기 기초층을 열산화하여, 그 표면에 열산화막을 형성하는 공정과, (c) 상기 열산화막의 위에 화학증폭형 레지스트를 도포한 후, 노광하므로서 소정의 패턴을 가지는 레지스트층을 형성하는 공정을 구비한 반도체장치의 제조방법.
  2. 제1항에 있어서, 상기 공정(a)는, 상기 기초층으로서, 실리콘질화막을 형성하는 공정을 포함하는 반도체장치의 제조방법.
  3. 제1항에 있어서, 상기 공정(a)는, (d) 열산화기상성장법에 의해 실리콘질화막을 형성하는 공정을 포함하며, 상기 공정(b)는, (e) 상기 실리콘질화막을 800∼1200℃의 산소분위기에 쬐여서 상기 실리콘질화막의 표면을 열산화하는 공정을 포함하는 반도체장치의 제조방법.
  4. 제3항에 있어서, 상기 공정(e)는 두께 40∼50Å의 열산화막을 형성하는 공정을 포함하며, 상기 공정(c)후에, (f) 상기 레지스트층을 마스크로 사용하여, 상기 열산화막 및 상기 실리콘질화막을 동시에 제거하는 공정을 더 구비하는 반도체장치의 제조방법.
  5. 제1항에 있어서, 상기 공정(a)는, (d) 상기 기초층으로서, 플라스마 화학기상성장법에 의해 화학량론적 질화실리콘(Si3N4)보다도 실리콘을 많이 포함하는 플라스마 실리콘질화막을 형성하는 공정을 포함하며, 상기 공정(b)는, (e) 상기 실리콘질화막을 산소플라스마에 쬐여서, 상기 실리콘질화막의 표면을 열산화하는 공정을 포함하는 반도체장치의 제조방법.
  6. 제5항에 있어서, 상기 공정(e) 두께 40∼50Å의 열산화막을 형성하는 공정을 포함하며, 상기 공정(c)후에, (f) 상기 레지스트층을 마스크로 사용하여, 상기 열산화막 및 상기 플라스마 실리콘질화막을 동시에 제거하는 공정을 더 구비하는 반도체장치의 제조방법.
  7. 제5항에 있어서, 상기 공정(d)는 모노실런의 원료가스, 암모니아의 원료가스, 질소의 원료가스의 혼합 분위기중에 있어서, 상기 암모니아의 원료가스의 공급유량을, 상기 모노실런의 원료가스의 공급유량 이하로 하는 것으로, 노광빛의 파장에 대한 복소굴절율의 실부가 1.8이상 3.4이하가 되며, 허부가 0.5이상 2.0이하로 된 플라스마 실리콘질화막을 형성하는 공정을 포함하는 반도체장치의 제조방법.
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Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09260383A (ja) * 1996-03-22 1997-10-03 Sony Corp 半導体装置の製造方法
JP3185871B2 (ja) 1998-05-01 2001-07-11 日本電気株式会社 半導体装置の製造方法
US6274442B1 (en) * 1998-07-15 2001-08-14 Advanced Micro Devices, Inc. Transistor having a nitrogen incorporated epitaxially grown gate dielectric and method of making same
US6900138B1 (en) * 1999-03-01 2005-05-31 Micron Technology, Inc. Oxygen plasma treatment for nitride surface to reduce photo footing
JP3320685B2 (ja) * 1999-06-02 2002-09-03 株式会社半導体先端テクノロジーズ 微細パターン形成方法
JP3354901B2 (ja) 1999-06-21 2002-12-09 株式会社半導体先端テクノロジーズ 微細パターンの形成方法、半導体装置および半導体装置の製造方法
WO2001009683A1 (en) * 1999-08-02 2001-02-08 Infineon Technologies North America Corp. Reduction of resist poisoning
US6251804B1 (en) * 2000-05-22 2001-06-26 United Microelectronics Corp. Method for enhancing adhesion of photo-resist to silicon nitride surfaces
US6794279B1 (en) * 2000-05-23 2004-09-21 Advanced Micro Devices, Inc. Passivating inorganic bottom anti-reflective coating (BARC) using rapid thermal anneal (RTA) with oxidizing gas
US6583047B2 (en) * 2000-12-26 2003-06-24 Honeywell International, Inc. Method for eliminating reaction between photoresist and OSG
JP2002214793A (ja) * 2001-01-22 2002-07-31 Mitsubishi Electric Corp 反射防止膜及び半導体装置の製造方法
KR100596893B1 (ko) * 2004-06-02 2006-07-04 주식회사 하이닉스반도체 반도체 소자의 게이트 전극 형성 방법
JP2006287236A (ja) * 2006-04-07 2006-10-19 Hoya Corp マスクブランク、及びマスク
US20090197086A1 (en) * 2008-02-04 2009-08-06 Sudha Rathi Elimination of photoresist material collapse and poisoning in 45-nm feature size using dry or immersion lithography
JP5317137B2 (ja) * 2011-02-04 2013-10-16 Ｈｏｙａ株式会社 マスクブランク、及びマスク
JP6241915B2 (ja) * 2013-07-31 2017-12-06 住友電工デバイス・イノベーション株式会社 半導体装置の製造方法
US9559245B2 (en) 2015-03-23 2017-01-31 Sunpower Corporation Blister-free polycrystalline silicon for solar cells
TW202135162A (zh) * 2019-12-02 2021-09-16 日商東京威力科創股份有限公司 基板處理方法及基板處理裝置

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5856268B2 (ja) * 1978-12-26 1983-12-14 超エル・エス・アイ技術研究組合 半導体装置の製造方法
DE4112966A1 (de) * 1991-04-20 1992-10-22 Hoechst Ag Positiv arbeitendes strahlungsempfindliches gemisch und damit hergestelltes strahlungsempfindliches aufzeichnungsmaterial
US5314782A (en) * 1993-03-05 1994-05-24 Morton International, Inc. Deep UV sensitive resistant to latent image decay comprising a diazonaphthoquinone sulfonate of a nitrobenzyl derivative
US5418019A (en) * 1994-05-25 1995-05-23 Georgia Tech Research Corporation Method for low temperature plasma enhanced chemical vapor deposition (PECVD) of an oxide and nitride antireflection coating on silicon
KR960005761A (ko) * 1994-07-27 1996-02-23 이데이 노부유끼 반도체장치
US5413953A (en) * 1994-09-30 1995-05-09 United Microelectronics Corporation Method for planarizing an insulator on a semiconductor substrate using ion implantation

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