KR20060120630A - 저온 및 감소된 증착 속도로 ｔｅｏｓ 캡 층을 형성하는방법 - Google Patents

저온 및 감소된 증착 속도로 ｔｅｏｓ 캡 층을 형성하는방법 Download PDF

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Abstract

본 발명은 50 nm 이하의 임계 치수들을 갖는 폴리실리콘 라인 피쳐들의 패터닝을 위한 탄소 하드 마스크에 대한 실리콘 이산화물 캡 층을 형성하는 방법을 개시한다. 여기서 층 두께 및 상기 실리콘 이산화물층의 광학 특성들의 개선된 제어능력을 제공하도록 상기 증착 속도가 낮게 유지되는 저온 플라즈마-강화 CVD 프로세스가 이용된다.

Description

저온 및 감소된 증착 속도로 ＴＥＯＳ 캡 층을 형성하는 방법{A METHOD OF FORMING A TEOS CAP LAYER AT LOW TEMPERATURE AND REDUCED DEPOSITION RATE}
본 발명은 일반적으로 집적 회로의 제조에 관한 것으로, 특히 진보된 마스킹 방식을 필요로 하는 정교한 트림(trim) 에칭 기술에 의해 기판상에 전계 효과 트랜지스터의 게이트 전극 등의 소형 회로 요소를 형성하는 것에 관한 것이며, 여기서 상기 회로 요소의 치수는 관련 리소그래피 기술의 해상도보다 상당히 작다.
집적 회로의 회로 요소의 피쳐(feature) 크기를 계속 감소시키는 최근 몇 년의 경향은 향후 지속될 것이며, 여기서 비용 효율적인 방식으로 대규모의 집적 회로들을 형성하게 하는 재생가능하고 견고한 프로세스가 확립되어야 한다. 현재, 대량 생산제품들로서 이용가능한 정교한 집적 회로는 마스크로부터 기판상에 형성된 재료층에 패턴을 전송하도록 사용되는 리소그래피 장치의 광 해상도 이하에서 양호한 치수를 갖는 요소들을 포함한다. 회로 요소의 최소 치수는 현재 100nm 이만이고, 여기서 상기 마스크로부터 상기 기판 표면에 패턴을 광학적으로 전송하도록 사용되는 방사 파장은 딥 자외선(deep ultraviolet) 범위, 예를 들어 248 nm 그리고 최근 개발된 기술들에서 약 193 nm에 있다. 상기 파장 범위에서, 렌즈와 같은 광 투과 요소들의 흡수량이 상당하며, 상기 파장의 추가 ㅂ리소그래피 장치에 대한 광 원들의 파장을 감소시키는 것만으로 간단한 개발이 이루어지지 않고, 50 nm 이하의 피쳐 크기들을 갖는 회로 요소들의 대량 생산시에 용이하게 구현될 수 없다. 따라서, 리소그래피에 의한 레지스트 피쳐들로 달성될 수 있는 최소 치수로부터 최종의 원하는 치수를 획득하기 위해 진보된 트림 프로세스가 요구된다.
따라서, 마스크로부터 기판으로 회로 패턴을 신뢰성있게 전송하는 총 해상도는 한편, 상기 포토리소그래피 장치의 고유 광 해상도와 상기 포토레지스트 및 상기 포토레지스트의 해로운 산란 및 정상파 효과를 최소로 하도록 제공되는 반사방지 코팅(ARC)과 같은 포토리소그래피 패터닝 프로세스에 관련된 재료들의 특성에 의해, 그리고 상기 레지스트 및 ARC 층들을 형성하고 노출 후에 이들 층을 에칭하는데 관련된 증착 및 에칭 절차에 의해 결정된다. 특히, 정교한 ARC 층들 및 리소그래피 마스크 기술들과 결합한 상기 포토레지스트의 고도로 비선형적 행동이 상기 포토리소그래피 장치의 고유 광 해상도보다 상당히 아래의 치수를 갖는 레지스트 패턴의 형성을 허용한다. 또한, 상기 레지스트 패턴을 하부의 재료층에 전달하기 위한 후속의 이방성 단계들에서 에칭 마스크로서 이용되는 레지스트 패턴의 피쳐 크기들을 더 감소시키기 위해 추가의 포토리소그래피 트림 에칭 프로세스가 적용된다. 따라서, 상기 레지스트 트림 프로세스는 상기 게이트 전극의 임계 치수를 상기 포토리소그래피의 파장 외의 양호한 크기로의 감소를 가능하게 한다.
그러나, 상기 게이트 길이의 임의의 변동은 상기 최종 디바이스의 동작 속도의 대응하는 변동으로 변환되기 때문에, 상기 게이트 층 스택을 패터닝하기 위한 후속의 이방성 에칭 프로세스를 위해 정확하게 정의된 마스크를 형성하도록 레지스 트 트림 프로세스를 정확하게 제어하는 것이 아주 중요하다. 주어진 노출 파장에 대해 훨씬 더 원하는 감소된 임계 치수를 획득하기 위한 레지스트 트리밍의 개념을 확장하기 위해 계속적인 디바이스 스케일링이 요구되기 때문에, 상기 레지스트 층 두께는 상기 트림 프로세스 동안 상기 증가된 레지스트 재료 제거에 적응되어야 하고, 그로 인해 상기 레지스트 및 바닥 반사방지 코팅(ARC)으로 이루어진 상기 층 스택의 광 특성을 상당히 저하시킨다. 특히 상기 바닥 ARC의 반사율은 상기 리소그래피 이후의 라인 폭에 상당히 영향을 미치며, 상기 설계 규칙들에 의해 지시된 타이트한 프로세스 허용오차들 내에서 후속 트림 프로세스에 의해 효율적으로 보상되지 않을 수 있는 상기 라인 폭의 변동을 야기한다.
이러한 이유로, 바닥 ARC로서 유전 캡 층과 결합한 아모르퍼스(amorphous) 탄소층의 형성을 제안함으로써 상당히 강화된 반사성의 제어를 제공하는 프로세스 기술이 최근 개발되어 왔다. 또한, 상기 탄소/캡 층 스택은 감소된 레지스트 층 두께로 상기 트림된 레지스트 피쳐에 대응하여 용이하게 패터닝될 수 있으며, 그로 인해 상기 폴리실리콘층을 에칭하도록 사용되는 탄소/캡 층 스택의 하드 마스크 피쳐를 형성한다.
도 1a ~ 1c를 참조하면, 탄소/캡 층 스택 기반의 전계 효과 트랜지스터의 게이트 전극을 형성하기 위한 전형적인 종래의 프로세스 흐름이 더 상세하게 설명된다.
도 1a는 248 nm 또는 193 nm의 파장을 이용하는 진보된 포토리소그래피에 기초하고, 그리고 하드 마스크를 레지스트 마스크 피쳐에 의해 패터닝한 후 대응하는 레지스트 트림 프로세스에 의해 트리밍하는 진보된 에칭 프로세스에 기초하는 재료층의 패터닝 전의 반도체 디바이스(100)의 단면도를 개략적으로 도시한다.
상기 반도체 디바이스(100)는 예를 들어, 게이트 절연층(103)과 폴리실리콘층(104)을 포함하는 게이트 층 스택(102)과 같은 패터닝될 재료층이 형성된 실리콘 기판 또는 SOI(silicon on insulator) 기판과 같은 기판(101)을 포함한다. 아모르퍼스 탄소층(105)이 상기 폴리실리콘 층(104) 상에 형성되고, 그 후에 캡 층(106)이 형성되며, 상기 캡 층(106)은 전형적으로 실리콘 이산화물, 실리콘 질산화물, 무질소(nitrogen-free) 유전층들 등으로 이루어질 수 있으며, 여기서 실리콘 질산화물은 상기 산소/질소비를 변동시킴으로써 상기 광학 특성을 조절하는 성능 때문에 이용될 수 있다. 상기 아모르퍼스 탄소층(105) 및 상기 캡 층(106)은 특정 노출 파장 및 사용된 레지스트 타입에 대한 효율적인 반사방지 코팅으로서 결합되어 동작하는 방식으로 설계된다. 이전에 논의된 바와 같이, 폴리실리콘층의 패터닝 동안의 반사방지 코팅의 반사율은 상기 레지스트 트림 프로세스의 정확도에 상당히 영향을 미칠 수 있고, 그로 인해 또한, 상기 폴리실리콘 피쳐의 최종-획득된 게이트 길이에 영향을 미칠 수 있다. 50 nm 이하의 게이트 길이에 대해, 디바이스 사양을 충족시키기 위해 1 나노미터 미만의 오차가 필수적이다. 따라서, 초기의 횡방향 크기(108)와 초기의 높이(109)를 갖는 레지스트 마스크 피쳐(107)의 크기 변동들을 감소시키기 위해 기판과 기판 사이뿐 아니라 상기 전체 기판(101)에 걸친 층들(106 및 105)에 의해 형성된 반사 방지 코팅에 의해 제공된 반사율의 고도의 균일성이 요구된다.
도 1a에 도시된 반도체 디바이스(100)를 형성하기 위한 전형적인 프로세스 흐름은 다음의 프로세스들을 포함할 수 있다. 먼저, 게이트 층 스택(102)이 형성되고, 여기서 상기 게이트 절연층(103)은 게이트 유전체에 대해 필요한 두께 및 재료 구성을 획득하기 위해 진보된 산화 및/또는 증착 프로세스들에 의해 형성될 수 있다. 그 후에, 상기 폴리실리콘층(104)은 양호하게 확립된 프로세스 방법에 따라 저압 화학 기상 증착(LPCVD)에 의해 증착될 수 있다. 그 다음에, 상기 아모르퍼스 탄소층(105)은 적절한 전구체(precursor)들로부터 플라즈마-강화 CVD에 의해 증착되며, 여기서 상기 층(105)의 두께는 상기 폴리실리콘층(104)을 패터닝하는 후속의 이방성 에칭 프로세스 동안 그의 에칭 선택성의 관점뿐 아니라 그의 광학 특성의 관점에서 조정된다. 그 다음에, 예를 들어 실리콘 질산화물로 이루어진 캡 층(106)은 PECVD에 의해 증착될 수 있으며, 여기서 상기 캡 층(106)의 두께 및 재료 구성은 상기 특정 노출 파장의 필요한 위상 시프팅을 제공하도록 선택되고, 그로 인해 상기 아모르퍼스 탄소층(105)과 조합하여 상기 리소그래피 노출 동안 상기 노출 방사의 후방 반사를 감소시킨다. 그 후에, 포토레지스트 층이 증착되고, 그의 특성은 상기 리소그래피 동안 사용되는 특정 노출 파장에 적응되며, 여기서 상기 레지스트 층의 두께는 임의의 사전 및 사후 노출 베이크 프로세스들 동안 어떤 정도의 수축(shrinkage)을 제외하고는, 상기 레지스트 마스크 피쳐(107)의 초기 높이(109)에 실질적으로 대응한다. 주어진 초점 깊이로 인하여 상기 리소그래피 프로세스의 고해상도를 달성하기 위해, 사용된 노출 파장에 따라 대략 100-300nm의 두께로 상기 레지스트 층을 제공할 필요가 있다. 그러나, 상기 초기의 횡방향 크기(108)로부터 원하는 최종 횡방향 크기(108A)로의 상기 레지스트 층의 노출 및 현상 후에, 파선(dashed line)으로 도시된 레지스트 마스크 피쳐(107A)의 크기 감소는 초기 높이(109)의 최종 높이(109A)로의 대응 감소를 수반한다. 상기 최종 높이(109A)는 상기 폴리실리콘층(104)을 직접 패터닝하기 위한 에칭 마스크로서 이용하기에 충분하지 않을 수 있으며, 반도체 디바이스들에 대한 전형적인 프로세스 흐름은 대략 80-100 nm 정도의 게이트 길이를 필요로 한다. 이러한 이유로, 상기 아모르퍼스 탄소층(105)이 제공되고, 상기 탄소층은 반응성 이온 에칭에 의해 용이하게 패터닝될 수 있으며, 여기서 감소된 레지스트 마스크 피쳐(107A)로 되도록 레지스트 트림 프로세스를 행한 후의 상기 레지스트 마스크 피쳐(107)의 최종 높이(109A)는 상기 아모르퍼스 탄소층(105)과 상기 캡 층(106)의 신뢰성있는 패터닝을 허용하기에 충분하다. 그렇지 않은 경우 최종 획득된 폴리실리콘 피쳐의 레지스트 중독(poisoning) 및 증가된 결함을 발생시킬 수 있는 상기 하부 아모르퍼스 탄소층(105)과 상기 레지스트 층과의 직접 접촉을 실질적으로 회피하기 위해 상기 캡 층(106)이 필요하다. 이에 대한 이유는 상기 인터페이스에서의 탄소와 포토레지스트 사이의 화학 반응으로 인해 포토레지스트의 광 특성이 변경될 수 있고 상기 폴리실리콘 라인(104)에 패터닝될 수 있는 불충분하게 현상된 레지스트 부분들이 야기될 수 있기 때문이다.
도 1b는 상기 감소된 레지스트 마스크 피쳐(107A)에 의해 상기 캡 층(106)의 잔여물(106A)과 상기 탄소 층(105)의 잔여물(105A)로 이루어진 하드 마스크를 형성하기 위한 상기 레지스트 트림 프로세스 및 후속의 반응 이온 에칭의 완료 후의 상 기 반도체 디바이스(100)를 개략적으로 도시한다. 그 후에, 상기 감소된 레지스트 마스크 피쳐(107A)는 상기 폴리실리콘층(104)을 이방성으로 에칭하기 전에 제거될 수 있으며, 여기서 상기 얇은 캡 층 잔여물(106A)이 소모될 수 있는 한편, 상기 아모르퍼스 탄소층 잔여물(105A)은 요구된 에칭 선택성을 제공하여 상기 횡방향 치수(108A)를 폴리실리콘층(104)에 전달하도록 허용한다.
도 1c는 상기 횡방향 크기(108A)를 실질적으로 나타내는 폴리실리콘 피쳐(104A)를 형성하는 이방성 에칭 프로세스의 완료 후의 반도체 디바이스(100)를 개략적으로 도시한다. 상기에 예시된 프로세스 흐름이 50 nm 이하의 횡방향 크기(108A)를 갖는 폴리실리콘 피쳐들(104A)의 형성을 허용하지만, 상기 폴리실리콘 피쳐들(104A)의 적당히 높은 결함률이 관찰되는 것으로 판명된다. 대응하여 수행된 조사에 의하면, 상기 결함률은 상기 하드 마스크(104A)를 정의하는데 사용되는 캡 층(106)의 타입과 관련되는 것으로 나타난다. 예를 들어, 실리콘 질산화물로 이루어진 캡 층(106)은 상당한 결함률을 나타내며, 그로 인해 상기 형성 프로세스를 신뢰성 없게 하는 한편, 실리콘 이산화물의 형태로 캡 층(106)을 제공함으로써 잠재적으로 상기 결함률을 감소시킬 수 있으며, 여기서 대응하는 종래의 증착 프로세스는 현재 이용가능한 프로세스 방법에 따라 신뢰성 있는 방식으로 제어될 수 없게 된다.
상기에 확인된 문제점들의 관점에서, 결함률이 감소되고 프로세스 신뢰성이 강화되는 탄소 하드 마스크에 의해 폴리실리콘 피쳐들을 패터닝하는 캡 층을 형성하는 개선된 프로세스가 요구된다.
일반적으로, 본 발명은 폴리실리콘 피쳐를 패터닝하기 위해 아모르퍼스 탄소 하드 마스크 층 상에 실리콘 이산화물 캡 층을 형성하는 방법에 관한 것이다. 본 발명을 다음의 설명에 제한하지 않고서, 370℃ 이하의 온도로 플라즈마-강화 화학 기상 증착에 의해 형성된 실리콘 이산화물 층의 제공으로 인해 최종적으로 획득된 폴리실리콘 피쳐들의 결함을 상당히 감소시킬 수 있다. 이러한 발견에 기초하여, 상기 하부 아모르퍼스 탄소층과 결합하여 원하는 광학 특성을 제공하는데 필요하게 되는, 실리콘 이산화물 층을 형성하기 위한 플라즈마-강화 CVD 프로세스는 5-50 nm 범위 내에 있는 실리콘 이산화물 층의 두께의 신뢰성 있는 제어를 가능하게 하도록 설계된다. 전형적으로 TEOS 기반 플라즈마-강화 CVD 프로세스가 본 발명에 따라 결함률을 감소시키도록 필요한 더 낮은 온도에서의 강화된 증착률을 나타내기 때문에, 일부 실시예들에서 상기 증착 프로세스는 상기 층 두께의 신뢰성 있는 제어를 가능하게 함으로써 상기 실리콘 이산화물/아모르퍼스 탄소층 스택의 필요한 광학 특성을 보증하기 위해 감소된 증착률을 제공하도록 제어된다.
본 발명의 예시적인 일 실시예에 따르면, 실리콘 이산화물 캡 층을 형성하는 방법은 기판 상에 아모르퍼스 탄소층을 형성하는 단계와, 대략 5-50nm 범위의 두께로 상기 캡 층을 형성하기 위해 대략 370℃ 이하의 온도로 상기 아모르퍼스 탄소층 상에 플라즈파 분위기의 TEOS로부터 실리콘 이산화물을 증착하는 단계를 포함한다.
또 하나의 실시예에서, 상기 방법은 실질적으로 동일한 유속으로 상기 플라즈마 분위기에 헬륨 및 산소를 공급하는 단계를 더 포함한다.
또 하나의 실시예에서, 상기 방법은 상기 실리콘 이산화물을 증착하기 전에 상기 기판의 주변에 헬륨 및 산소를 공급하는 단계를 더 포함한다.
또 하나의 실시예에서, 상기 방법은 상기 증착 동안의 유속보다 작은 유속으로 헬륨 및 산소를 공급하면서 펌핑에 의해 상기 실리콘 이산화물을 증착한 후에 반응 부산물들을 제거하는 단계를 더 포함한다.
본 발명의 또 하나의 예시적인 실시예에 따르면, 반사방지 층을 형성하는 방법이 기판 위에 패터닝될 재료 층을 형성하는 단계와 상기 재료 층 위에 제 1 두께의 아모르퍼스 탄소층을 형성하는 단계를 포함한다. 또한, 제 2 두께의 실리콘 이산화물 층이 상기 아모르퍼스 탄소층 상에 대략 370℃ 미만의 온도로 형성되며, 여기서 상기 제 1 및 제 2 두께는 대략 2% 이하의 특정 노출 파장에서의 반사율을 생성하도록 선택된다.
또 하나의 실시예에서, 상기 실리콘 이산화물은 전구체로서 TEOS를 이용하는 플라즈마 강화 화학 기상 증착에 의해 형성된다.
또 하나의 실시예에서, 상기 방법은 상기 플라즈마 강화 화학 기상 증착 동안 대략 분당 200 내지 400 나노미터의 범위로 증착률을 제어하는 단계를 더 포함한다.
또 하나의 실시예에서, 상기 증착률은 분당 대략 280 내지 320 나노미터의 범위로 조정된다.
또 하나의 실시예에서, 상기 실리콘 이산화물은 대략 330℃ 이하의 온도로 증착된다.
또 하나의 실시예에서, 상기 실리콘 이산화물은 대략 320℃ 내지 280℃ 범위의 온도로 증착된다.
또 하나의 실시예에서, 상기 실리콘 이산화물은 대략 300℃의 온도로 증착된다.
또 하나의 실시예에서, 상기 방법은 상기 플라즈마 분위기의 압력을 대략 4.5 내지 6.5 Torr 범위로 조정함으로써 증착률을 제어하는 단계를 더 포함한다.
또 하나의 실시예에서, 상기 방법은 대략 분당 600 밀리그램으로 TEOS 공급을 조정하는 단계를 더 포함한다.
또 하나의 실시예에서, 상기 TEOS 공급은 대략 분당 550 밀리그램 내지 분당 450 밀리그램의 범위로 조정된다.
또 하나의 실시예에서, 상기 TEOS 공급은 대략 분당 500 밀리그램으로 조정된다.
또 하나의 실시예에서, 상기 방법은 상기 플라즈마 강화 화학 기상 증착 동안 플라즈마 분위기에 실질적으로 동일한 유속으로 헬륨 및 산소를 공급하는 단계를 더 포함한다.
또 하나의 실시예에서, 상기 방법은 상기 실리콘 이산화물을 증착하기 전에 상기 기판의 주변에 헬륨 및 산소를 공급하는 단계를 더 포함한다.
또 하나의 실시예에서, 상기 방법은 상기 증착 동안 상기 유속보다 작은 유속으로 헬륨 및 산소를 공급하면서 펌핑(pumping)에 의해 상기 실리콘 이산화물을 증착한 후에 반응 부산물을 제거하는 단계를 더 포함한다.
본 발명의 추가의 장점들, 목적들 및 실시예들은 첨부된 청구범위에 정의되어 있으며, 첨부한 도면을 참조하여 이루어진 다음의 상세한 설명으로 더 명백해질 것이다.
도 1a ~ 도 1c는 종래의 프로세스 흐름에 따라 아모르퍼스 탄소 하드 마스크에 의해 폴리실리콘 라인 피쳐를 형성하기 위한 다양한 제조 스테이지들 동안의 반도체 디바이스의 단면도를 개략적으로 도시한다.
도 2a ~ 도 2e는 본 발명의 예시적인 실시예에 따라 저온으로 형성된 실리콘 이산화물 캡 층을 이용하는 탄소 하드 마스크에 의해 폴리실리콘층을 패터닝하기 위한 여러 제조 스테이지에서의 반도체 구조의 단면도를 개략적으로 도시한다.
본 발명은 도면뿐 아니라 다음의 상세한 설명에 예시된 바와 같은 실시예들을 참조하여 설명되지만, 이해되는 바와 같이 도면 및 다음의 상세한 설명은 개시된 특정 예시적인 실시예들에 본 발명을 제한하는 것이 아니며, 오히려 설명된 예시적인 실시예는 본 발명의 다양한 양상들을 단지 예시할 뿐이고, 그 범위는 첨부한 청구범위에 의해 정의된다.
도 2a ~ 도 2e를 참조하여, 본 발명의 추가적인 예시적 실시예들이 더 상세하게 설명된다.
도 2a에서, 반도체 구조(200)는 예를 들어, 그 내부의 회로 요소들을 형성하기에 적합한 반도체층이 형성된 실리콘 기판, SOI(silicon on insulator) 기판 또 는 임의의 다른 적절한 기판과 같은 기판(201)을 포함한다. 특정 설계 규칙에 따라 패터닝될 재료 층(204)이 상기 기판(201) 위에 형성되며, 여기서 상기 재료 층(204)은 층 스택(202)의 일부분일 수 있다. 예를 들어, 상기 층 스택(202)은 폴리실리콘층의 형태로 게이트 절연체(203)와 상기 재료층(204)을 포함하는 게이트 층 스택을 나타낼 수 있다. 상기 층 스택(202)은 그러나, 현재 그리고 장래의 디바이스 세대의 회로 요소들의 형성을 위해 필요한 임의의 다른 적절한 재료 층들을 포함할 수 있다. 실질적으로 아모르퍼스 탄소로 이루어진 탄소층(205)은 상기 층 스택(202) 상에 위치하며, 여기서 상기 탄소층(205)의 두께는 80 nm 미만, 특히 50 nm 미만의 게이트 길이를 갖는 고도로 진보된 전계 효과 트랜지스터들에 대한 게이트 전극들과 같은 회로 요소들을 형성하기 위해 후속의 이방성 에칭 프로세스에서 패터닝될 하부 재료층(204)에 대한 에칭 선택도에 관하여 적절하게 선택된다. 예를 들어, 고려되는 상기 이방성 에칭 프로세스는 대략 1:10 이하의 폴리실리콘층(204)에 대한 탄소층(205)의 에칭 선택도를 정의할 수 있어, 상기 탄소층(205)의 두께가 폴리실리콘층(204)의 두께의 대략 30 ~ 50%로 선택되어 충분한 안정성 여유도를 제공한다.
도 2a에 도시된 바와 같은 반도체 구조(200)를 형성하기 위한 전형적인 프로세스 흐름은 도 1a를 참조하여 이전에 설명된 프로세스들을 포함할 수 있으며, 임의의 상세한 설명은 여기서 생략된다. 그러나 이 문맥에서 주목해야 할 사항으로서, 상기 탄소층(205)은 임의의 적절한 증착 툴을 이용하여 플라즈마 강화 CVD에 의해 형성될 수 있다. 예를 들어, 일 실시예에서 상기 탄소층(205)은 Producer™ 또는 DXZ™란 명칭의 어플라이드 머티어리얼즈(Applied Materials)로부터 이용가능한 증착 툴로 형성될 수 있다.
도 2b는 진보된 제조 스테이지에서의 상기 반도체 구조(200)를 개략적으로 도시한다. 상기 반도체 구조(200)는 가스 환경(220)에 노출되며, 상기 가스 환경은 상기 탄소층(205)의 형성을 위해 이전에 사용된 바와 동일한 증착 툴 내에 확립될 수 있거나, 또는 임의의 다른 적절한 증착 툴이 사용될 수 있다. 툴 이용 및 스루풋의 관점에서, 일 특정 실시예에서, 어플라이드 머티어리얼즈로부터의 상기-특정된 증착 툴이 사용될 수 있다. 상기 가스 환경(220)은 대략 4.5 Torr 내지 6.5 Torr 사이의 범위에 있는, 예를 들어 약 5.5 Torr의 특정 압력에 의해 정의될 수 있다. 또한, 헬륨과 같은 불활성 캐리어 가스 및 산소 등의 반응 성분은 상기 탄소 층(205) 위에 적절한 가스 혼합물 및 농도를 제공하도록 상기 가스 환경(220)에 공급될 수 있다. 일 특정 실시예에서, 상기 캐리어 가스 및 산소는 대략 유사한 유속으로 공급되며, 여기서 상기 값은 상기 증착 툴의 특성들에 따라 2500 sccm 내지 3500 sccm의 범위에 있는데, 예를 들어 대략 3000 sccm일 수 있다. 동시에, 액정 TEOS(tetra-ethyl-ortho-silicate)는 전형적으로 종래의 PECVD 툴들에 통합되는 대응하는 액체 주입 시스템에 의해 공급될 수 있다. TEOS의 전형적인 공급률은 상기 증착 툴의 기하학적 특성들에 따라, 대략 분당 400 mg 내지 분당 600 mg 사이의 범위에 있을 수 있는데, 예를 들어 대략 분당 500 mg일 수 있다. 반도체 구조(200)의 상기 가스 환경(220)에의 노출 동안, 상기 기판(201)은 370℃ 이하에 있을 수 있는 실질적으로 일정한 온도로 유지될 수 있으며, 일 특정 실시예에서, 상기 기판(201) 은 대략 280℃ 내지 330℃의 온도로 유지될 수 있으며, 예를 들어 상기 기판(201)은 대략 300℃로 유지될 수 있다. 상기 가스 환경(220)은 후속의 저온 실리콘 이산화물 증착을 위해 상기 반도체 구조(200)를 "준비하도록" 확립되며, 상기 증착률은 상기 두께를 제어하여 그로 인해 상기 최종으로 획득된 실리콘 이산화물층의 광학 특성을 제어하게 하도록 충분히 감소된다.
본 발명의 특정 실시예들에서, 상기 가스 환경(220)의 확립은 기판(201)이 임의의 상당한 가스 흐름 없이도 상기 원하는 온도로 발생시키기 위한 하나 이상의 안정화 단계들 또는 상기 기판(201) 주변에 퍼져있는 주변 압력을 감소하기 위한 펌핑 동작에 선행될 수 있다. 또한, 상기 증착 동안 샤워헤드(showerhead) 전달 캐리어 가스들 및 반응 가스들에 대한 상기 기판(201)의 거리는 상기 실제 증착 단계 동안 사용되는 원하는 값들로 조정될 수 있다. 또한, 헬륨과 같은 캐리어 가스가 그 후에 유입될 수 있으며, 후속하여 상기 압력이 대략 10 Torr 미만의 범위로 조절되면서 산소가 상기 가스 환경에 공급될 수 있지만, 여전히 상기 실제 증착 단계 동안 상기 압력보다 상당히 더 높다.
추가의 안정화 단계에서, 상기 압력은 실제 증착 압력으로 감소될 수 있는 한편, 예를 들어, 대략 700 mg/m의 범위로 증가된 액체 TEOS 양은 상기 기판(201)의 표면과 상기 가스 환경(220)을 가스 TEOS로 "플러시"하도록 상기 가스 환경(220)에 공급된다. 그 다음에, 상술한 바와 같이 적절하게 낮은 실리콘 이산화물 증착률을 위해 상기 환경(220)을 "준비하기" 위해 상기 증착 동안 상기 TEOS 공급률을 실제 공급률로 조정하도록 적응 단계가 수행될 수 있다.
도 2c는 상기 실리콘 이산화물의 실제 증착 동안의 반도체 구조(220)를 개략적으로 도시한다. 결국, 전형적으로 종래의 PECVD 툴들에 제공되는 바와 같이, 플라즈마 분위기(220A)가 대응하는 플라즈마 여기 수단(도시되지 않음)을 구동함으로써 확립된다. 상기 증착 동안, 도 2b를 참조하여 설명된 가스 환경(220)의 파라미터들이 실질적으로 일정하게 유지되며, 여기서 증착률이 대략 분당 200 nm 내지 400 nm의 범위로 달성된다. 따라서, 상기 증착률은 적당한 스루풋을 보증하도록 충분히 높은 한편, 상기 탄소층(205) 상에 형성된 실리콘 이산화물층(206)의 두께(206B)의 제어는 상기 증착 시간을 적절하게 선택함으로써 달성될 수 있다.
일 특정 실시예에서, 상기 증착 시간은 대략 5 nm 내지 50 nm의 범위로, 그리고 다른 특정 실시예에서 대략 8 nm 내지 40 nm의 두께(206B)를 획득하도록 대략 3초 내지 10초 내에서 선택된다. 이전에 논의된 바와 같이, 상기 실리콘 이산화물층(206)의 광학 특성들은 상기 탄소층(205)과 결합하여 상기 특정 노출 파장의 원하는 낮은 반사율이 획득되도록 두께(206B)를 제어함으로써 조정될 수 있다. PECVD 증착 실리콘 이산화물의 굴절률이 잘 알려져 있거나, 또는 상기 특정된 증착 파라미터들에 의해 생성된 실리콘 이산화물층이 형성된 대응하는 테스트 기판을 측정함으로써 상기 특정된 증착 파라미터들에 대해 대응하는 데이터가 용이하게 결정될 수 있기 때문에, 상기 두께(206B)에 대한 적절한 원하는 값이 미리 결정될 수 있고, 그 후에 상기 증착은 원하는 두께에 기초하여 제어될 수 있다.
상기 층(206)을 형성하기 위해 실리콘 이산화물을 증착하는 프로세스는 플라즈마 여기 수단을 불활성화함으로써, 및/또는 상기 TEOS 공급을 중단함으로써 중단 될 수 있다. 그 후에, 중단된 TEOS 공급으로, 그리고 헬륨과 같은 캐리어 가스의 감소된 유속 및 감소된 산소 유속으로 펌프 단계가 수행될 수 있다. 일 실시예에서, 상기 산소 유속은 상기 증착 유속에 비해 50% 이상만큼 감소될 수 있는 한편, 상기 헬륨 유속은 상기 산소 유속보다 작다. 마지막으로, 상기 산소 공급은 헬륨 공급을 유지하면서 중단될 수 있으며, 그 후에, 모든 가스들의 공급은 여전히 펌핑을 계속하여 반응 부산물들을 제거하면서 중단될 수 있다.
일 특정 실시예에서, 가스 환경(220)을 확립하고, 상기 가스 환경을 안정화하고, 상기 플라즈마 분위기(220A)를 제공하며 펌핑에 의해 가스 부산물들을 제거하기 위해 증착 방법이 이용될 수 있으며, 여기서 상기 방법은 다음의 단계들을 포함한다:
8 내지 12초 동안 가스 공급 없이 대략 300℃의 온도로 상기 기판(201)의 환경을 안정화하는 단계와;
대응하는 프로세스 챔버 기하 구조를 구성하는데, 즉 여전히 가스 흐름을 제공하지 않고 대략 8 내지 12 초 동안 상기 증착 온도로 상기 온도를 유지하면서 상기 증착 기하 구조에 따라 상기 샤워헤드와 상기 기판(210) 사이의 거리를 설정하는 단계와;
대략 4 내지 6초 동안 상기 증착 유속에 실질적으로 대응하는 유속으로 헬륨을 유입하는 단계와;
예를 들어, 8 내지 12초 동안 대략 9 Torr의 증가된 압력에서 예를 들어, 대략 3000 sccm의 증착 유속으로 산소를 공급함으로써 상기 가스 환경(220)을 확립하 는 단계와;
상기 주변 압력을 상기 증착 압력, 예를 들어 대략 5.5 Torr로 감소시키면서 대략 분당 750 mg 내지 850 mg의 증가된 공급 속도로 상기 TEOS 공급을 활성화하는 단계와;
실질적으로 일정한 잔여 파라미터들을 유지하면서 13초 내지 17초 동안 대략 분당 450 mg 내지 550 mg으로 상기 공급 속도를 감소시킴으로써 필요한 증착값으로 상기 가스 환경(220) 내의 TEOS 컨텐츠들을 램핑하는 단계와;
대략 5 nm 내지 50 nm의 범위로 상기 최종 실리콘 이산화물 두께를 획득하도록 대략 3초 내지 8초의 간격 내에 상기 증착 시간을 제어하면서 실질적으로 변경되지 않은 파라미터들로 상기 플라즈마 분위기(220A)를 확립하는 단계와;
상기 TEOS 공급 및 플라즈마 생성을 중단하면서 상기 헬륨 및 산소 유속을 감소시키는 단계와, 여기서 상기 헬륨 유속은 대략 1000 sccm 내지 1200 sccm으로 조정될 수 있으며, 상기 산소의 유속은 2초 내지 5초 동안 대략 1200 sccm 내지 1400 sccm으로 조정될 수 있으며;
반응 부산물들을 여전히 펌핑 오프하면서 상기 헬륨 공급을 유지하거나 상기 헬륨 유속을 대략 1200 sccm 내지 1400 sccm으로 증가시키면서 상기 산소 공급을 중단하는 단계와;
대략 9초 내지 13초 동안 부산물들을 제거하면서 모든 가스들의 공급을 중단하는 단계를 포함한다.
도 2d는 상술한 증착 방법들 중 임의의 방법에 따른 상기 실리콘 이산화물층 (206)의 증착 완료 후의 상기 반도체 구조(200)를 개략적으로 도시한다. 또한, 레지스트층(207)이 상기 실리콘 이산화물층(206) 상에 형성되며, 여기서 상기 탄소층(205)과 결합하여 상기 실리콘 이산화물층(206)은 대략 2% 이하의 강도를 갖는 반사 또는 산란광 빔(223)으로서 상기 레지스트층(207)에 후방 산란되는 유입 UV광 빔(222)의 반사를 감소시키기 위해 반사 방지층으로서 동작한다. 이전에 논의된 바와 같이, 상기 레지스트층(207)은 상기 포토리소그래피, 즉 특정 노출 파장으로 적응되며, 여기서 또한 상기 레지스트층(207)의 두께는 상기 층들(206 및 205)을 패터닝하기 위한 후속의 에칭 프로세스 동안 필요한 커버리지를 제공하도록 선택된다. 예를 들어, 193 nm 리소그래피 프로세스에서, 상기 레지스트층 두께는 상기 리소그래피 툴의 초점 깊이에 의해 제한되며, 따라서, 248 nm 리소그래피에 비해 전형적으로 더 얇은 레지스트층들이 요구된다. 그러나, 상기 실리콘 이산화물층(206)을 형성하기 위한 양호하게 제어가능한 증착 프로세스로 인하여, 상기 빔들(223 및 222)의 반사율, 즉 강도비는 2% 또는 훨씬 적게 감소될 수 있다. 동시에, 상술한 저온 프로세스에 따라 형성된 실리콘 이산화물층은 상기 탄소층(205)에 충분히 안정한 계면을 제공하고, 또한 상기 층(207)의 포토레지스트와 상기 탄소층(205) 사이의 임의의 화학 반응을 신뢰성있게 억제하고, 그로 인해 상기 최종으로-획득된 패턴화 폴리실리콘 피쳐들의 결함률을 상당히 감소시킨다. 상기 레지스트층(207)의 노출 및 현상 후에, 층들(206 및 205)을 패터닝하기 위한 에칭 마스크로서 사용되는 대응하는 레지스트 피쳐의 최종으로 원하는 횡방향 크기를 획득하기 위해 잘-확립된 에칭 화학으로 레지스트 트림 프로세스가 수행될 수 있다. 대응하는 에칭 방 법들은 잘 확립되어 대략 300 nm 또는 그보다 훨씬 작은 레지스트층(207)의 초기 높이로 진보된 에칭 단계 및 후속의 이방성 에칭 프로세스에 의한 상기 층들(206 및 205)의 패터닝을 허용한다.
도 2e는 상기 원하는 횡방향 크기(208A)를 실질적으로 나타내는 폴리실리콘 피쳐(204A)를 형성하도록 상기 폴리실리콘층(204)을 패터닝하기 위한 에칭 프로세스 동안 상기 캡 층(206)의 잔여물이 "소모된" 동안, 탄소 에칭 하드 마스크 피쳐들(205A)에 의해 여전히 커버되는 복수의 폴리실리콘 피쳐들(204A)을 개략적으로 도시한다. 저온 플라즈마-강화 CVD 프로세스로 인하여, 결함률, 즉 손상되거나 상기 사양들에 일치하지 않는, 또는 그렇지 않은 경우 폴리실리콘 잔여물을 나타내거나 상당히 벗어난 횡방향 크기들을 갖는 폴리실리콘 피쳐들(204A)의 수가 감소되어, 50 nm 이하, 예를 들어 45 nm 이하의 원하는 횡방향 크기(208A)를 갖는 폴리실리콘 피쳐들(204A)이 193 nm 리소그래피 또는 심지어 248 nm 리소그래피로 제조될 수 있다. 상기 포토리소그래피 및 에칭 프로세스의 특성들에 따라, 193 nm 리소그래피 레지스트로 테스트 기판들 상에 제조된 피쳐들(204A)과 같은 폴리실리콘 피쳐들의 결함률이 예를 들어, 실리콘 질산화물 캡 층을 이용하는 종래의 프로세스 흐름에서 제조된 피쳐들에 비해 대략 10배 정도 더 적을 수 있다. 상기 상당히 감소된 결함률은 질소와 상기 193 nm 레지스트 사이의 반응에 의해 야기될 수 있는 레지스트 중독의 감소된 정도로부터 기원하는 것으로 추측된다.
결과적으로, 본 발명은 적당하게 낮은 증착 속도로 인하여 고도의 프로세스 제어를 가능하게 하는 저온 플라즈마-강화 CVD 공정에 의해 실리콘 이산화물층을 형성하기 위한 개선된 기술을 제공하여, 상기 실리콘 이산화물층의 광학 특성들은 상기 하부 탄소층에 정밀하게 적응될 수 있어, 그 후에 상기 실리콘 이산화물층은 2% 이하의 반사율을 갖는 효율적인 반사방지 코팅으로서 동작한다. 또한, 상기 저온 PECVD 증착은 종래의 방법들에 비해 감소된 결함률을 생성하며, 그로 인해 프로세스 견고성을 강화하고 248 nm 또는 193 nm 리소그래피에 기초하여 추가의 디바이스 스케일링에 대한 잠재력을 제공한다.
본 발명의 추가의 변형들 및 변동들은 본 설명의 측면에서 당업자에게 명백할 것이다. 따라서, 상기 설명은 예시적인 것으로만 이해되어야 하며 본 발명을 실행하는 일반적인 방법을 당업자에게 교시하기 위한 것이다. 이해되는 바와 같이, 여기에 도시되고 설명된 본 발명의 형태들은 현재 바람직한 실시예들로서 취해지는 것이다.
본 발명은 마이크로구조들에 사용되는 캡핑 층에 대한 제조 프로세스에 관한 것이다. 따라서, 산업상 이용가능성이 명백하다.

Claims (10)

  1. 실리콘 이산화물 캡 층을 형성하는 방법에 있어서,
    기판(201) 위에 아모르퍼스(amorphous) 탄소층(205)을 형성하는 단계와;
    상기 캡 층(206)을 대략 5 내지 50 나노미터의 범위의 두께로 형성하기 위해 대략 370℃ 이하의 온도로 상기 아모르퍼스 탄소층(205) 상에 플라즈마 분위기(220)의 TEOS로부터 실리콘 이산화물(206)을 증착하는 단계를 포함하는 것을 특징으로 하는 실리콘 이산화물 캡 층 형성 방법.
  2. 제 1 항에 있어서, 상기 실리콘 이산화물은 대략 330℃ 이하의 온도로 증착되는 것을 특징으로 하는 실리콘 이산화물 캡 층 형성 방법.
  3. 제 1 항에 있어서, 상기 실리콘 이산화물은 대략 320℃ 내지 280℃ 범위의 온도로 증착되는 것을 특징으로 하는 실리콘 이산화물 캡 층 형성 방법.
  4. 제 1 항에 있어서, 상기 실리콘 이산화물은 대략 300℃의 온도로 증착되는 것을 특징으로 하는 실리콘 이산화물 캡 층 형성 방법.
  5. 제 1 항에 있어서, 상기 플라즈마 분위기의 압력을 대략 4.5 내지 6.5 Torr의 범위로 조정함으로써 증착 속도를 제어하는 단계를 더 포함하는 것을 특징으로 하는 실리콘 이산화물 캡 층 형성 방법.
  6. 제 5 항에 있어서, TEOS 공급을 대략 분당 600 밀리그램 이하로 조정하는 단계를 더 포함하는 것을 특징으로 하는 실리콘 이산화물 캡 층 형성 방법.
  7. 제 6 항에 있어서, 상기 TEOS 공급은 대략 분당 550 밀리그램 내지 분당 450 밀리그램의 범위로 조정되는 것을 특징으로 하는 실리콘 이산화물 캡 층 형성 방법.
  8. 제 7 항에 있어서, 상기 TEOS 공급은 대략 분당 500 밀리그램으로 조정되는 것을 특징으로 하는 실리콘 이산화물 캡 층 형성 방법.
  9. 반사방지 층을 형성하는 방법에 있어서,
    기판(201) 위에 패터닝될 재료층(202)을 형성하는 단계와;
    상기 재료층(202) 위에 제 1 두께의 아모르퍼스 탄소층(205)을 형성하는 단계와;
    상기 아모르퍼스 탄소층(205) 상에 370℃ 이하의 온도로 제 2 두께(206b)의 실리콘 이산화물층(206)을 형성하는 단계를 포함하며;
    여기서 상기 제 1 및 제 2 두께는 대략 2% 이하인 특정 노출 파장에서의 반사율을 생성하도록 선택되는 것을 특징으로 하는 반사방지 층 형성 방법.
  10. 제 9 항에 있어서, 상기 제 2 두께는 대략 5-50 nm 범위로 조정되는 것을 특징으로 하는 반사방지 층 형성 방법.
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