KR0144461B1 - 반도체 웨이퍼 제조방법 - Google Patents

반도체 웨이퍼 제조방법

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KR0144461B1 KR1019890016068A KR890016068A KR0144461B1 KR 0144461 B1 KR0144461 B1 KR 0144461B1 KR 1019890016068 A KR1019890016068 A KR 1019890016068A KR 890016068 A KR890016068 A KR 890016068A KR 0144461 B1 KR0144461 B1 KR 0144461B1
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polishing
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다께시 마쯔시따
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오오가 노리오
소니 가부시끼 가이샤
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Abstract

내용없음

Description

반도체 웨이퍼 제조 방법
제1a도 내지 제1f도는 본 발명의 한 실시예인 반도체 웨이퍼의 제조 방법을 설명하기 위한 공정순서 단면도.
제2도는 본 발명의 연마에 사용되는 연마 장치를 도시하는 모식 단면도.
제3a도는 내지 제3d도는 배경 기술을 공정순으로 도시하는 단면도.
제4도는 분 발명이 해결하려고 하는 문제점을 도시하는 단면도.
제5a도 내지 제5g도는 본 발명의 한 실시예에 의한 양자 세선 구조의 Si MOSFET의 제조 방법을 공정순으로 설명하기 위한 단면도.
제5h도는 제5a내지 제5g도에 도시하는 공정을 거쳐서 게이트 전극, 소스 영역 및 드레인 영역을 형성한 후의 상태를 도시하는 사시도.
제6도는 게이트 전압의 부가에 의해 형성된 n형 반전층을 도시하는 제5h도의 부분 확대 단면도.
제7도는 본 발명 외의 실시예를 설명하기 위한 사시도.
제8도는 양자 세선을 설명하기 위한 사시도.
*도면의 주요부분에 대한 부호의 설명
1,7:반도체 5:제1스톱퍼
6:제2소톱퍼 8:정판
12:연마제 W:피연마 반도체 웨이퍼
10,30:Si 기판 20,40,60:SiO2막
50:P형 Si층 80:개구
90:게이트 SiO2막 110:게이트 전극
120:소스 영역 130:드레인 영역
140:n형 번전층
본 발명은 반도체 웨이퍼의 제조 방법에 관한 것으로 두께가 균일하여 평탄도가 높은 반도체 웨이퍼를 얻을 수가 있는 새로운 반도체 웨이퍼의 제조 방법에 관한 것이다. 또한, 본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다. 또한, 본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 양자 세선(量子細線)구조의 반도체 장치에 적용하기에 가장 적합한 것이다.
본 발명은 반도체 웨이퍼의 제조 방법에 있어서 반도체층의 두께가 균일하게 되도록 하기 때문에, 반도체층에 두께의 다른 연마용 스톱퍼(stopper)를 형성하여, 반도체를 한편의 주면에서 두꺼운 편의 스톱퍼가 노출할때까지 연마하며, 다음에 이 스톱퍼를 엷은 편의 스톱퍼 이하의 두께로 되도록 제거하여, 그후 반도체의 상기 한편의 주면을 엷은편의 스톱퍼가 노출할때까지 연마하는 것이다.
그리고, 본 발명에 의한 반도체 장치는, 절연 기판 위에 형성된 반도체층과, 상기 반도체층 위에 형성된 상기 반도체층의 열 산화막과, 상기 반도체층의 측면에 형성된 게이트 전극을 구비하여, 상기 반도체층의 두께에 의해 채널폭이 규정된다. 이에 의해, 양자 세선 구조의 반도체 장치를 실현할 수가 있다.
본 발명에 의한 반도체 장치의 제조 벙법은, 절연 기판위에 형성된 반도체층을 열 산화에 의해 박막화하는 공정과, 상기 박막화된 반도체층을 선택적으로 제거하는 공정과, 상기 선택적으로 제거된 반도체층의 측면에 게이트 전극을 형성하는 공정을 구비한다. 이에 의해, 양자 세선 구조의 반도체 장치를 정도좋게 제조할 수가 있다.
SOI형 반도체 기판의 제조 방법으로서는 접합을 이용한 기술이 본원 출원인 회사에 의해 개발되어 있다. 제3a도 내지 제3d도는 상기 개발된 제조 방법을 공정순으로 도시하는 단면도이다.
(A)실리콘 반도체 기판 a의 한편의 표면을 선택적으로 에칭하므로서 제3a도에 도시하는 바와같이 깊이 약 1000Å의 오목부 b,b,...를 형성한다. 이 오목부 b,b,...에 의해 감싸인 영역 c,c,...가 뒤에 소자 형성용 반도체층으로 된다.
(B)다음에, 제3b도에 도시하는 바와같이 반도체 기판 a의 표면 위에 실리콘 산화층 SiO2(두께 예를 들면 1μm)d를 형성한다.
(C)다음에, 제3c도에 도시하는 바와같이 상기 실리콘 산화층 d의 표면에 실리콘 반도체 기판 e을 합판한다. 이 반도체 기판 e가 최종적으로 SOI형 반도체 기판의 기판으로 된다.
(D)다음에, 반도체 기판 a를 뒷면[제3d도에 있어서 아래쪽면]에서 연마하여 같은 도면 d에 도시하는 바와같이 실리콘 산화층 d의 표면을 노출시킨다. 실리콘 산화층(SiO2)d는 경도가 높으므로 연마에 대한 스톱퍼로 된다.
그같이 하면, 실리콘 산화층 d에 의해 반도체층 c,c,...이 산재하는 반도체 웨이퍼가 완성되게 된다. 물론, 반도체 웨이퍼의 제3d도에 있어서 아래측의 면이 반도체 웨이퍼 표면으로 된다.
또한 상기 양자 세선의 응용의 가능성은 1980년에 처음으로 논해졌다.(Jpn. J. Appl. Phys. 19(1980)94). 제4도에 도시하는 바와같이, 이 양자 세선은, 단면 치수 Lx, Ly가 전자의 드.브로이 파장λe(예를 들자면, 200Å정도)와 같은 정도의 세선이다. 이 양자 세선에서는, 전자의 운동이 x,y방향으로 양자화되는 결과, 전자의 운동은 이 세선에 따르는 방향, 즉 z방향으로만이 허여되어, 따라서 전자는 1차원 전자로 된다. 그래서, 이 양자 세선에서는, 모든 전자가 기저준위에 들어가, 탄성 산란이 억제되기 때문에, 고전자 이동도의 전계효과 트랜지스터(FET)로의 응용이 기대되고 있다.
그런데, 제3a도 내지 제3d도에 도시하는 반도체 웨이퍼의 제조 방법에 의하면, 제4도에 도시하는 바와같이 반도체층 c,c,...의 두께가 불균일하게 되는 문제가 있었다. 이와같은 것은, 실리콘 반도체 웨이퍼가 4 내지 8인치 정도의 크기를 가지고, 그와같은 크기를 갖는 실리콘 반도체 웨이퍼를 600μm정도로 연마하면, 1내지 2μm정도의 두께의 불균형이 발생해 버리기 때문이며, 그 결과, 어떤 부분에서는 제4도의 좌측의 부분과 같이 반도체층 c,c,...이 지나치게 두꺼워져서 반도체층 c,c,...사이가 실리콘을 통해서 묶어버려, 어떤 부분에서는 제4도의 우측의 부분과 같이 반도체층 c,c,...이 엷어지거나 한다. 또한, 이 부분에서는 스톱퍼인 실리콘 산화층d이 다소는 깎여 엷어져 버리게 된다. 따라서, 극단적인 경우 반도체층 c,c,...가 연마에 의해 완전히 없어져 버리는 곳도 생겨 버린다. 이것으로는 생산성이 나빠지며, IC, LSI, VLSI의 저 가격화가 저지되어 버리게 되므로 간과할 수 없는 문제였었다.
본 발명은 이와같은 문제점을 해결하도록 된 것이며, 균일한 두께의 반도체층이 형성되도록 하는 것을 목적으로 한다.
또한, 예를 들면 실리콘(Si)MOSFET에 있어서 양자 세선을 실현하려고 해도, 소 그래피의 한계에 의해 Lx를 내지 2000Å밖에 할수 없기 때문에, 양자 세선 구조의 SiMOSFET의 실현은 곤란했었다.
따라서, 본 발명의 목적은 양자 세선 구조의 반도체 장치를 실현할 수가 있는 반도체 장치를 제공함에 있다.
본 발명의 다른 목적은, 양자 세선 구조의 반도체 장치를 보다 양호하게 제조할 수 있는 반도체 장치의 제조 방법을 제공하는데 있다.
상기 목적 및 본 발명 외의 목적은, 다음의 설명으로 명백해질 것이다.
본 발명 반도체 웨이퍼의 제조 방법은 상기한 문제점을 해결하기 위해, 반도체중에 두께가 다른 대연마용의 스톱퍼를 형성하여, 반도체를 한편의 주면에서 두꺼운 편의 스톱퍼가 노출할때까지 연마하여, 다음으로는 이 스톱퍼를 엷은 편의 스톱퍼 이하의 두께로 되도록 제거하여, 그후 반도체의 상기한 한편의 주면을 엷은 편의 스톱퍼가 노출할때까지 연마를 하는 것을 특징으로 한다.
또한, 상기 목적을 달성하기 위해, 본 발명은 다음과 같이 구성이 되어 있다.
절연 기판위에 형성된 반도체층과, 상기 반도체층 위에 형성된 상기 반도체층의 열 산화막과, 상기 반도체층의 측면에 형성된 게이트 전극을 구비하여, 상기 반도체층의 두께에 의해 채널 폭이 규정되는 반도체 장치의 발명은, 반도체 장치에 있어서, 절연 기판(20,40,30)위에 형성된 반도체층(50)과 반도체층(50)위에 형성된 반도체층(50)의 열 산화막(60)과, 반도체층(50)의 측면에 형성된 게이트 전극(110)을 구비하여, 반도체층(50)의 두께에 의해 채널폭이 규정된다.
절연 기판 위에 형성된 반도체층을 열 산화에 의해 박막화하는 공정과, 상기 박막화된 반도체층을 선택적으로 제거하는 공정과, 상기 선택적으로 제거된 반도체층의 측면에 게이트 전극을 형성하는 공정을 구비하는 반도체 장치의 제조 방법의 발명은, 반도체 장치의 제조 방법에 있어서, 절연 기체(20,40,30)위에 형성된 반도체층(50)을 열 산화에 의해 박막화하는 공정과, 박막화된 반도체층(50)을 선택적으로 제거하는 공정과, 선택적으로 제거된 반도체층(50)의 측면에 게이트 전극(110)을 형성하는 공정을 구비한다.
절연 기판에 형성된 오목부에 상기 반도체층이 형성되어 있는 반도체 장치의 제조 방법의 발명은, 상기 제조 공정의 발명에 있어서, 절연 기판(20,40,30)에 형성된 오목부에 반도체층(50)이 형성되어 있다.
본 발명 반도체 웨이퍼의 제조 방법에 의하면, 제1의 연마에 의해 반도체 웨이퍼 전체에서 1내지 2μm정도의 두께 얼룩이 생겨도 연마의 종류후 제1의 스톱퍼를 제거해 버리므로, 상기 단계에서 두께 얼룩이 거의 없어진다. 그래서, 두께 얼룩이 없어진 표면에 대해서 끝마무리에 해당하는 제2의 연마를 행하므로, 최종적으로 생기는 두께 얼룩은 이 연마에 있어서 생긴 약간의 두께 얼룩 정도의 적기로 된다. 따라서, 종래와 같이 연마를 한번에 끝내는 방법의 경우에 비교해서 두께 얼룩을 매우 적게 할 수가 있다.
또한, 상기 절연 기판위에 형성된 반도체층과, 상기 반도체층 위에 형성된 상기 반도체층의 열 산화막과, 상기 반도체층의 측면에 형성된 게이트 전극을 구비하여, 상기 반도체층의 두께에 의해 채널 폭이 규정되는 반도체 장치의 발명에 의하면, 주어진 두께의 반도체층(50)에 대해 그 열산화막(60)의 두께를 선택하므로서, 이 반도체층(50)을 두께 수백 Å 정도로 박막화할 수가 있다. 한편, 예를 들자면 이 반도체층(50)의 측면에 게이트 산화막(90)을 거쳐서 게이트 전극(110)을 형성한 경우, 이 게이트 전극(110)에 게이트 전압을 부가하므로서 이 반도체층(50)의 측면에 형성되는 반전층(140)의 실효적인 두께는 100Å정도이다. 이상으로부터, 이 반전층(140)의 단면 치수 Lx,Ly를 드·브로이 파장 λe와 같은 정도로 할 수가 있으므로, 이 반전층(140)에 의해 양자 세선이 구성된다. 이에 따라, 양자 세선 구조의 반도체 장치가 실현된다.
절연 기판 위에 형성된 반도체층을 열 산화에 의해 박막화하는 공정과, 상기 박막화된 반도체층을 선택적으로 제거하는 공정과, 상기 선택적으로 제거된 반도체층의 측면에 게이트 전극을 형성하는 공정을 구비하는 반도체 장치의 제조 방법의 발명에 의하면, 반도체층(50)을 열 산화하여 열 산화막(60)을 형성하므로서, 반도체층(50)을 두께 수백 Å 정도로 정도 좋게 박막화할 수 가 있다. 또한 상기 장치의 발명과 같이, 반도체층(50)의 측면에 형성되는 반전층(14)의 두께는 100Å 정도이다. 이것에 의해, 양자 세선 구조의 반도체 장치를 정도 좋게 제조할 수가 있다.
절연 기판에 형성된 오목부에 상기 반도체층이 형성되어 있는 반도체 장치의 제조 방법의 발명에 의하면, 절연 기판(20, 40, 30)의 오목부에 반도체층(50)이 형성되어 있으므로서, 이 반도체층(50)을 완전히 절연 분리할 수가 있다.
다음에, 본 발명 반도체 웨이퍼의 제조 방법을 도시 실시예에 따라서 상세히 설명을 한다.
제1a도 내지 제1g도 및 제2도는 본 발명 반도체 웨이퍼의 제조 방법의 하나의 실시예를 설명하기 위한 것이며, 제1a도 내지 제1f도는 제조 방법을 공정순으로 도시하는 단면도이다.
(A)먼저, 제1a도에 도시하는 바와같이, 반도체 기판(1)의 표면에 수천 Å 정도의 깊이의 오목부(2)와, 1000Å정도이거나 혹은 그이하의 얕은 오목부(3)를 형성한다. 깊은 오목부(2)는 스크라이브 영역이 되는 부분에 형성하여, 얕은 오목부(3)는 스크라이브 영역에 감싸인 각 반도체 칩이 될 부분내에 있어서 각 필드 절연막을 형성할 부분에 형성한다. 또한, 깊은 오목부(2)와 얕은 오목부(3)와는 어느쪽을 먼저 형성하도록 하여도 좋다.
(B)다음에, 반도체 기판(1)의 표면에 실리콘 산화층(SiO2)(4)을 예를 들자면 CVD에 의해 형성하여, 그런후 이 실리콘 산화층(4)의 표면을 평탄화한다. 제1b도는 평탄화 처리후의 상태를 도시한다. 또한, (5)는 실리콘 산화층(4)의 깊은 오목부(2)를 메꾸는 부분으로, 제1의 스톱퍼를 이룬다. (6)은 동일하게 얕은 오목부(3)를 메꾸는 부분으로 제2의 스톱퍼를 형성한다.
(C)다음으로, 제1c도에 도시하는 바와같이 실리콘 산화층(4)의 표면에 반도체 기판(7)을 합판한다. 이 반도체 기판(7)이 최종적으로 반도체 웨이퍼의 기판으로 된다.
(D)다음에, 제1d도에 도시하는 바와같이 반도체 기판의 저면을 실리콘 산화층(4)의 제1의 스톱퍼(5)가 노출될때까지 연마한다.
제2도는 연마에 사용하는 연마 장치의 한 예를 도시하는 횡 단면도이며, (8)은 정판, (9,9)는 헤드, (10,10)은 이 헤드(9,9)에 설치된 장착판로, 이 장착판(10,10)에 왁스(11)를 거쳐서 피연마 반도체 웨이퍼 W가 고착되어 있다.
그래서, 연마는, 연마제(12)를 반도체 웨이퍼 W의 피연마면과 정판(8)사이에 개재시켜서 헤드(9,9)에 의해 반도체 웨이퍼 W를 정판(8)에 대해서 상대적으로 이동시키므로서 행해진다.
연마제로서는 고순도 석영의 미립자(입도 예를 들자면 0.02μm 정도)를 PH10 내지 11의 알칼리 용액내에 분산시킨 것이 가장 적합하며, 반도체 웨이퍼 W를 정판(8)에 대해서 약간의 간격을 둔 상태에서 회전시켜, 정판(8)위에 연마제(12)를 적하하므로서 행한다. 물론, 연마포를 반도체 웨이퍼 W의 표면에 접촉시키면서 연마하는 종래의 연마 방법을 채용하여도 좋으나, 이 연마 방법에 의하면, 연마포가 반도체 웨이퍼 W의 면에 따라 압축 변형할 여지가 있으므로, 연마제에 의한 연마의 편이 보다 바람직하다 할 수 있다.
(E) 다음으로 반도체 웨이퍼(1)의 표면측에 노출한 실리콘 산화층(4)의 제1의 스톱퍼(5)를 RIE 또는 앳트 엣칭에 의해 제거한다. 제1e도는 제1의 스톱퍼(5)제거후의 상태를 도시한다. 본 실시예에 있어서는 제1의 스톱퍼(5)를 구 두께몫을 완전히 제거하고 있으나 반드시 그와같이 하는 것은 필요하지 아니하나, 그러나 최소한 제1의 스톱퍼(5)의 두께가 제2의 스톱퍼(6)의 두께 이하로 되도록 연마하는 것이 필요한다.
(F)그후, 2회재의 연마를 제1f도에 도시하는 바와 같이 실리콘 산화층(4)의 제2의 스톱퍼(6),(6),... 표면이 노출할때까지 행한다.(1a),(1a),...는 트랜지스터 등의 소자가 형성되는 바의 실리콘 산화층으로 형성되는 제2의 스톱퍼(6),(6),...에 의해 분리된 반도체층이다. 이 제2의 스톱퍼(6),(6),...는 그대로 필드 절연만이 된다. 이 연마도 상술한 제1회째의 연마와 같은 방법으로 행하면 좋다. 물론, 연마포를 사용한 종래의 연마 방법으로 연마하도록 하여도 좋다.
이 반도체 웨이퍼의 제조 방법은 반도체 웨이퍼의 합판후의 연마를 2단계로 행하는 것으로, 최초의 연마에 있어서는 스크라이브 영역에 위치된 제1의 스톱퍼(5)를 스톱퍼로 하고 있으며, 마크로적인 평탄화가 행해진다. 이 단계에서는 연마에 의해 생긴 제1의 스톱퍼(5)의 두께의 불균형이 대체로 그대로 반도체 웨이퍼의 두께의 불균형으로 되어 있으며, 웨이퍼 전체로 불균형이 1내지 2μm정도나 된다. 그러나, 최초의 연마의 종료후에 있어서 제1의 스톱퍼(5)를 최소한 제2의 스톱퍼(6)와 같거나 그것보다도 엷어지도록 제거한 수 제2의 스톱퍼(6)를 스톱퍼로 하는 연마를 하므로 제1의 스톱퍼(5)가 가지고 있던 두께의 불균형은 소멸한다. 말하자면 상쇄되어 영으로 된다. 그래서, 제2의 스톱퍼(6)를 스톱퍼로 하는 연마에 의해 각 반도체 칩이란 미크로의 영역내에 있어서 평판화를 실현할 수가 있다. 즉, 반도체 기판(1)의 뒷면은 제1회째의 연마가 종료한 단계에서는 두께에 불균형이 생기고 있으나, 두께의 불균형이 생긴 내연마물인 실리콘 산화물로 형성되는 제1의 스톱퍼(5)는 그후 곧바로 제거되어, 그후 표면에 남아 있는 것은 반도체만으로 된다. 그래서, 그 반도체는 피연마물이며, 그 두께의 불균형은 제2회째의 연마의 과정에서는 거의 해소된다.
그래서, 제2의 스톱퍼(6),(6),...두께의 불균형이 반도체 웨이퍼의 두께의 불균형으로 되나 기본적으로 제2의 스톱퍼(6),(6),...는 막 두께가 거의 균일하며, 약간의 두께의 반도체를 연마하는 제2회째의 연마 공정에서는 제1회째의 연마 공정의 경우와 달리 스톱퍼(6),(6),...는 거의 깎기지 않는다. 따라서, 각 반도체층을 매우 균일한 막 두께로 할수가 있다.
다음 실시예로는, 본 발명의 한 실시예에 대해서 도면을 참조하면서 설명을 한다. 이 실시예는, 양자 세선 구조의 SiMOSFET에 본 발명은 적용한 실시예이다.
제5a도 내지 제5h도는, 본 실시예에 의한 Si MOSFET의 제조 방법을 공정순으로 도시한다.
이 실시예에 있어서는, 제5a도에 도시하는 바와같이, 먼저 예를들면 단결정의 P형 Si 기판(10)의 한편의 주면에서 예를들면 반응성 이온 엣칭(RIE)법에 의한 선택 엣칭을 행하므로서 예를들자면 깊이가 1000Å 정도의 홈(1a)을 형성한다. 다음으로, 이 P형 Si기판(1)의 표면을 열 산화하여 SiO2막(도시않음)을 형성한 후, 이 SiO2막을 엣칭 제거하므로서, 상술한 RIE에 의한 엣칭시에 P형 Si기판(10)의 표면층에 생긴 결정 결함을 제거한다. 이후, 예를 들자면 CVD법이나 열산화법에 의해 전면에 예를들면 SiO2막(20)을 형성한다.
다음으로 제5b도에 도시하는 바와같이, 예를 들자면 Si기판(30)위에 예를들자면 SiO2막(40)을 형성한 것을 별도로 준비하여, 이 SiO2막(40)에 그 SiO2막(20)이 접촉하도록 상술한 P형 Si기판(10)을 Si 기판(30)위에 얹어, 이 상태에서 예를들면 산소 분위기중에 있어서 예를 들자면 1000℃정도의 고온으로 열 처리를 행하므로서 이들의 Si기판(10,30)끼리를 합판시킨다.
다음으로, P형 Si기판(10)을 그 다른편의 주면에서, 홈(1a)의 밑에 형성되어 있는 SiO2막(20)이 노출할때까지 연삭한다. 이에 따라, 제5c도에 도시하는 바와같이, 예를들면 두께가 1000Å정도의 단결정의 P형 Si층(50)이 섬모양으로 형성된다. 이 P형 Si층(50)은 SiO2막(20,40)위에 형성이 되어 있으며, 말하자면 SOI(Silicon on Insulator)구조로 되어 있다. 또한, 상기한 연삭은, 대부분은 기계적 연삭인 래핑에 의해 행하고, 마지막으로 기계적 작용 및 화학적 작용을 병용한 연마에 의해 행한다. 이경우, 래핑에 의해 생기는 파손의 깊이가 약 2μm정도인 것을 고려하여, 홈(1a)의 밑에 형성이 되어 있는 SiO2막(20)의 표면으로부터의 높이가 약 2μm정도로 될때까지 래핑을 행하여, 이후 연마를 행한다. 이 연마때에는, 경도가 높은 SiO2막(20)이 스톱퍼로서 작용하므로, 이 SiO2막(20)이 노출된 시점에서 연마는 자동적으로 정지된다.
다음으로 제5d도에 도시하는 바와같이, 상술한 P형 Si층(50)을 열 산화하므로서 예를들면 막 두께 1400Å정도의 SiO2막(60)을 형성하여, 이것에 의해 이 P형 Si층(50)을 두께 300Å 정도로 박막화한다.
다음으로 제5e도에 도시하는 바와같이, 리소 그래피에 의해 소정 형상의 레지스트 패턴(70)을 형성한 후, 이 레지스터 패턴(70)을 마스크로서 SiO2막(60) 및 P형 Si층(50)을 예를들면 RIE법에 의해 기판 표면과 수직 방향으로 이방성 엣칭하므로서 예를들면 정방형의 개구(80)를 형성한다. 이 엣칭은, SiO2막(20)이 노출한 시점에서 종료하여도 좋고, 예를 들면 일점쇄선으로 표시하는 바와같이 어느정도의 깊이까지 오우버 엣칭(over etching)하여도 좋다.
다음으로, 레지스터 패턴(70)을 제거한 후, 또다시 P형 Si층(50)을 열 산화한다. 이에 따라서, 제5f도에 도시하는 바와같이, 개구(80)의 양측면 하부에 노출한 P형 Si층(50)의 측면에 예를들면 막 두께 200Å 정도의 게이트 SiO2막(90)을 형상함과 동시에, 이 P형 Si층(50)을 두께 200Å 정도로 박막화한다.
다음으로 제5g도에 도시하는 바와같이, 예를 들면 다결정 Si막이나 알루미늄 등의 게이트 전극 형성용의 막(100)을 전체면에 형성한다.
다음으로, 이 게이트 전극 형성용의 막(100)위에 소정의 형상의 레지스트 패턴(도시않음)을 형성한 후, 이 레지스트 패턴을 마스크로서 이막(100) 및 SiO2막(60)을 예를들자면 RIE법에 의해 차츰 이방성 엣칭한다. 이것에 의해, 제5h도에 도시하는 바와같이, 게이트 전극(110)을 형성한다. 다음에, 이 에칭에 의해 이 게이트 전극(110)의 양측의 부분에 노출한 P형 Si층(50)에 상기 레지스터 패턴 및 게이트 전극(110)을 마스크로서 예를들자면 비소(As)와 같은 n형 불순물을 고농도로 이온 주입하므로서, 예를들면 n+형의 소스 영역(120) 및 드레인 영역(130)을 게이트 전극(110)에 대해서 자기 정합적으로 형성한다. 또한, 이 경우, P형 Si층(50)이 노출될때까지, SiO2막(60)을 엣칭하지 않고, 이 P형 Si층(50)위에 예를들면 수백 Å 정도의 막 두께의 SiO2막(60)을 남긴 상태에서 n형 불순물을 이온 주입하므로서 소스 영역(120) 및 드레인 영역(130)을 형성하는 것도 가능하다.
이후, 주입 불순물의 전기적 활성화를 위한 열 처리를 행한 후, 층간 절연막, 콘택트홀, 금속 배선(어느것이나 도시 않음)등을 형성하여, 목적으로 하는 Si MOSFET를 완성시킨다.
상술하는 바와같이 구성된 이 실시예에 의한 Si MOSFET에 있어서는, 게이트 전극(110)에 게이트 전압을 부가하므로서, 제6도에 도시하는 바와같이, 게이트 SiO2막(90)과 P형 Si층(50)과의 계면 부근에 있어서 이 P형 Si층(50)중에 n형 반전층(채널)(140)이 형성된다. 이 경우, n형 반전층(140)은, P형 Si층(50)의 양 측면에 각각 형성된다. 이 n형 반전층(140)의 실효적인 두께는 100Å 정도이다. 또한, 이 n형 반전층(140)의 세로 방향의 치수, 즉 채널폭은 P형 Si층(50)의 두께에 동일하게, 따라서 200Å정도이다. 이것에 의해, 이 n형 반전층(140)의 단면 치수 Lx, Ly는 드·브로이 파장 λe과 같은 정도로 되므로, 이 n형 반전층(140)에 의해 양자 세선이 구성된다.
이상과 같이, 이 실시예에 의하면, SiO2막(20)위에 형성된 P형 Si층(50)을 열 산화에 의해 먼저 두께 300Å정도로 박막화한 후, 열 산화에 의해 이 P형 Si층(50)의 측면에 게이트 SiO2막(90)을 형성함과 동시에, 이 P형 Si층(50)을 두께 200Å정도로 박막화하여, 이것에 의해 채널폭이 드·브로이 파장λe과 같은 정도의 MOS구조를 형성하고 있으므로, 리소 그래피의 한계에 의하지 않고, 양자 세선 구조의 Si MOSFET를 정도 좋게 제조할 수가 있다. 이 양자 세선 구조의 Si MOSFET에 의하면, 초고속 동작이 가능하다.
또다시, P형 Si층(50)은 SiO2막(20)의 부에 형성되어 있으므로 완전하게 절연 분리되어 있으며, 따라서 Si MOSFET를 집적화하는 경우에 FET간의 분리를 완전하게 행할 수가 있다.
이상, 본 발명의 실시예에 대해 구체적으로 설명하였으나, 본 발명은 상술한 실시예에 한정되는 것은 아니고 본 발명의 기술적인 사상에 의거하는 각종의 변형이 가능하다.
예를들자면, 상술한 실시예에 있어서는, 본 발명을 Si MOSFET에 적용한 경우에 대해서 설명을 하였으나, 본 발명은 예를들면 쇼트키 게이트 FET에 적용하는 것도 가능하다. 이 경우에는, 예를 들자면 P형 Si층(50)대신에 n형 Si층을 사용, 상술하는 실시예와 같이 하여 이 n형 Si층을 수백 Å 정도의 두께로 박막화하여, 또다시 개구(80)를 형성한 후, 이 n형 Si층의 측면에 직접 쇼트키 게이트 전극을 형성하면 좋다.
단, 이 쇼트키 게이트 전극을 형성하기 전에 n형 Si층의 가로 방향의 치수 Lx를 드·브로이 파장 λe과 같은 정도로 적게 하여둘 필요가 있다. 이를 위해서는, 개구(80)를 형성한 후에 이 n형 Si층의 가로 방향의 치수를 열 산화에 의해 적게하면 좋다.
또한, 본 발명은, 예를들면 아하라노프본(Aharonov-Bohm)효과를 이용한 트랜지스터(이하, AB효과 트랜지스터라 함)에 적용하는 것도 가능하다. 제7도는 이 AB효과 트랜지스터의 예를 도시한다. 제7도에 도시하는 바와같이, 이 AB효과 트랜지스터를 제조하기 위해서는, 상술한 실시예에서는 정방형이었던 개구(80)의 형상을 배모양으로 하여, 이 배형의 개구(80)에 노출한 P형 Si층(50)의 측면에 게이트 SiO2막(90)을 형성하면 좋다. 이 경우, 소스 영역(120)및 드레인 영역(130)과, P형 Si층(50)의 양측면에 형성되는 n형 반전층(140)과의 접속부의 치수는, 드·브로이 파장 λe과 같은 정도 또는 그 이하로 하는 것이 바람직하다. 이 AB효과 트랜지스터에 있어서는, 소스 영역(120)에서 나오는 전자파는, 상술하는 P형 Si층(50)의 양측면에 형성되는 2개의 n형 반전층(140)을 통과하는 2개의 전자파로 나누어져, 그후 이들의 전자파는 드레인 영역(130)에서 또다시 합류한다. 이 합류시에 전자파의 간섭이 일어난다. 이 경우, 게이트 전극(110)에 게이트 전압을 부가하여 n형 반전층(140)을 형성한 상태에서 기판 표면에 수직인 방향으로 자계를 부가하여, 이 자계에서 n형 반전층(140)을 통과하는 2개의 전자파 사이의 위상차를 제어하므로서 트랜지스터 동작을 행하게 한다. 이 예에 의하면, AB효과 트랜지스터를 용이하게 실현할 수가 있다.
이상으로 기술한 바와같이, 본 발명 반도체 웨이퍼의 제조 방법은, 반도체중에 연마되기 어려운 재료로 형성되는 제1의 스톱퍼와 이 제1스톱퍼보다도 엷은 제2의 스톱퍼를 최소한 형성하는 공정과, 상기 반도체를 제1스톱퍼가 노출할 때까지 연마하는 공정과, 상기 제1스톱퍼를 최소한 제2스톱퍼의 두께와 같게 될때까지 제거하는 공정과, 상기 반도체를 제2스톱퍼가 노출할때까지 연마하는 공정을 가지는 것을 특징으로 하는 반도체 웨이퍼의 제조 방법이다.
따라서, 본 발명 반도체 웨이퍼의 제조 방법에 의하면, 제1회째의 연마에 의해 반도체 웨이퍼 전체에서 행하면 1 내지 2μm정도의 비교적 큰 두께 얼룩이 생겨도 그 연마의 종료후 제1의 스톱퍼를 제거해 버리므로, 그 단계에서 두께 얼룩이 거의 없어진다. 그래서, 두께 얼룩이 없어진 표면에 대해서 끝 마무리에 해당하는 제2회째의 연마를 행하므로, 최종적으로 생기는 두께 얼룩은 이 연마에 있어서 생긴 약간의 두께 얼룩정도의 적은 것으로 된다. 따라서, 종래와 같이 연마를 한번에 마치는 방법의 경우에 비교해서 두께 얼룩을 매우 적게 할 수가 있다.
또한, 본 발명은 이상으로 기술한 바와 같이 구성이 되어 있으므로, 다음과 같은 효과가 있다.
절연 기판위에 형성된 반도체층과, 상기 반도체층 위에 형성된 상기 반도체층의 열 산화막과, 상기 반도체층의 측면에 형성된 게이트 전극을 구비하여, 상기 반도체 층의 두께에 의해 채널 폭이 규정되는 반도체 장치의 발명에 의하면, 양자 세선 구조의 반도체 장치를 실현할 수가 있다.
절연 기판 위에 형성된 반도체층을 열 산화에 의해 박막화하는 공정과, 상기 박막화된 반도체층을 선택적으로 제거하는 공정과, 상기 선택적으로 제거된 반도체층의 측면에 게이트 전극을 형성하는 공정을 구비하는 반도체 장치의 제조 방법의 발명에 의하면, 양자 세선 구조의 반도체 장치를 정도 좋게 제조할 수가 있다.
절연 기판에 형성된 오목부에 상기 반도체층이 형성되어 있는 반도체 장치의 제조 방법의 발명에 의하면, 반도체층을 완전하게 절연 분리할 수가 있다.

Claims (5)

  1. 반도체 웨이퍼 제조 방법에 있어서, 반도체중에 연마하기 어려운 재료로 형성되는 제1스톱퍼와 상기 제1스톱퍼보다 엷은 제2스톱퍼를 최소한 형성하는 공정과, 상기 반도체를 제1스톱퍼가 노출될 때까지 연마하는 공정과, 상기 제1스톱퍼를 최소한 제2스톱퍼의 두께와 동일하게 될때까지 제거하는 공정과, 상기 반도체를 제2스톱퍼가 노출될때까지 연마하는 공정을 구비하는 것을 특징으로 하는 반도체 웨이퍼 제조 방법.
  2. 제1항에 있어서, 상기 반도체가 실리콘으로 형성되는 것을 특징으로 하는 반도체 웨이퍼 제조 방법.
  3. 제1항 또는 제2항에 있어서, 제1스톱퍼가 칩 사이를 분리하는 스크라이브 영역에 형성하는 것을 특징으로 하는 반도체 웨이퍼의 제조 방법.
  4. 제1항 또는 제2항에 있어서, 상기 반도체와 정판 사이에 연마제를 공급하여, 정판과 반도체의 상대적 이동에 의해 연마하는 것을 특징으로 하는 반도체 웨이퍼의 제조 방법.
  5. 제4항에 있어서, 상기 연마제가 고 순도 석영을 포함하는 알칼리 용액으로 형성되는 것을 특징으로 하는 반도체 웨이퍼 제조 방법.
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