JPH02188968A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置及びその製造方法に関し、特に、
量子細線構造の半導体装置に適用して最適なものである
。

〔発明の概要〕

本発明による半導体装置は、絶縁基体上に形成された半
導体層と、上記半導体層上に形成された上記半導体層の
熱酸化膜と、上記半導体層の側面に形成されたゲート電
極とを具備し、上記半導体層の厚さによりチャネル幅が
規定される。これによって、量子細線構造の半導体装置
を実現することができる。

本発明による半導体装置の製造方法は、絶縁基体上に形
成された半導体層を熱酸化により薄膜化する工程と、上
記薄膜化された半導体層を選択的に除去する工程と、上
記選択的に除去された半導体層の側面にゲート電極を形
成する工程とを具備する、これによりで、量子細線構造
の半導体装置を精度良く製造することができる。

〔従来の技術〕

量子細線の応用の可能性は１９８０年に初めて論じられ
た（Ｊｐｎ、　Ｊ、　Ａｐｐｌ、Ｐｈｙｓ、　１９　（
１９８０）９４）。

第４図に示すように、この量子細線は、断面寸法り、、
Ｌ、が電子のド・ブロイ波長λ、（例えば、２００人程
変形と同程度の細線である。この量子細線では、電子の
運動がｘ、ｙ方向に量子化される結果、電子の運動はこ
の細線に沿う方向、すなわちＺ方向にのみ許され、従っ
て電子は一次元電子となる。そして、この量子細線では
、全ての電子が基底準位に入り、弾性散乱が抑制される
ため、高電子移動度の電界効果トランジスタ（ＦＥＴ）
への応用が期待されている。

〔発明が解決しようとする課題〕

しかし、例えばシリコン（Ｓｉ）　ＭＯＳ　Ｆ　ＥＴに
おいて量子細線を実現しようとしても、リソグラフィー
の限界によりり、を〜２０００人程度に変形できないた
め、量子細線構造のＳｉＭＯＳＦＥＴの実現は困難であ
った。

従って本発明の目的は、量子細線構造の半導体装置を実
現することができる半導体装置を提供することにある。

本発明の他の目的は、量子細線構造の半導体装置を精度
良く製造することができる半導体装置の製造方法を提供
することにある。

上記目的及び本発明の他の目的は、以下の説明より明ら
かになるであろう。

〔課題を解決するための手段〕

上記目的を達成するために、本発明は以下のように構成
されている。

請求項１の発明は、半導体装置において、絶縁基体＜２
．４．３）上に形成された半導体層（５）と、半導体１
１（５）上に形成された半導体層（５）の熱酸化膜（６
）と、半導体層（５）の側面に形成されたゲート電極（
１１）とを具備し、半導体層（５）の厚さによりチャネ
ル幅が規定される。

請求項２の発明は、半導体装置の製造方法において、絶
縁基体（２，４，３）上に形成された半導体層（５）を
熱酸化により′ＷＩ膜化する工程と、薄膜化された半導
体層（５）を選択的に除去する工程と、選択的に除去さ
れた半導体層（５）の側面にゲート電極（１１）を形成
する工程とを特徴する 請求項３の発明は、請求項２の発明において、絶縁基板
（２，４，３）に形成された凹部に半導体層（５）が形
成されている。

〔作用〕

請求項１の発明によれば、与えられた厚さの半導体層（
５）に対しその熱酸化膜（６）の厚さを選ぶことにより
、この半導体層（５）を厚さ数百人程度に薄膜化するこ
とができる。一方、例えばこの半導体層（５）の側面に
ゲート酸化膜（９）を介してゲート電極（１１）を形成
した場合、このゲート電極（１１）にゲート電圧を印加
することによりこの半導体層（５）の側面に形成される
反転層（１４）の実効的な厚さは１００人程Ａｔある０
以上より、この反転層（１４）の断面寸法り、、Ｌ、を
ド・ブロイ波長λ、と同程度にすることができるので、
この反転層（１４）により量子細線が構成される。これ
によって、量子細線構造の半導体装置が実現される。

請求項２の発明によれば、半導体層（５）を熱酸化して
熱酸化膜（６）を形成することにより、半導体層（５）
を厚さ数百人程度に精度良く薄膜化することができる。

また、請求項１の発明と同様に、半導体層（５）の側面
に形成される反転層（１４）の厚さは１００人程Ａｔあ
る。これによって、量子細線構造の半導体装置を精度良
く製造することができる。

請求項３の発明によれば、絶縁基板（２，４゜３）の凹
部に半導体層（５）が形成されていることから、この半
導体層（５）を完全に絶縁分離することができる。

〔実施例〕

以下、本発明の一実施例について図面を参照しながら説
明する。この実施例は、量子細線構造の５１Ｍ０３ＦＥ
Ｔに本発明を適用した実施例である。

第１図Ａ〜第１図Ｈは、この実施例による５１Ｍ０３Ｆ
ＥＴの製造方法を工程順に示す。

この実施例においては、第１図Ａに示すように、まず例
えば単結晶のｐ型Ｓｉ基板ｌの一方の主面から例えば反
応性イオンエツチング（ＲＩ　Ｅ）法による選択エツチ
ングを行うことにより例えば深さが１０００人程度０溝
１ａを形成する０次に、このｐ型Ｓｉ基板１の表面を熱
酸化してｓｉＯｚ　ＩＩ　（図示せず）を形成した後、
このＳｉ０ｇ膜をエツチング除去することにより、上述
のＲＩＥによるエツチング時にｐ型Ｓｉ基板１０表面層
に生じた結晶欠陥を除去する。この後、例えばＣＶＤ法
や熱酸化法により全面に例えばＳｉ０ｇ膜２を形成する
。

次に第１図Ｂに示すように、例えばＳｉ基板３上に例え
ばｓｔ　Ｏｔ　ｌ！　４を形成したものを別に用意し、
このＳｉ０ｇ膜４にそのＳｉ０ｇ膜２が接触するように
上述のｐ！！！ＪＳｉ基板１をＳｉ基板３上に載せ、こ
の状態で例えば酸素雰囲気中において例えば１０００℃
程度の高温で熱処理を行うことによりこれらのＳｉ基板
１．３同士を貼り合わせる。

次に、ｐ型Ｓｉ基板ｌをその他方の主面から、溝１３の
底に形成されているＳｉ０ｇ膜２が露出するまで研削す
る。これによって、第１図Ｃに示すように、例えば厚さ
が１０００人程度０溝結晶のｐ型Ｓｉ層５が島状に形成
される。このｐ型Ｓｉ層５はＳｉＯｘ膜２．４上に形成
されており、いわゆるＳｏ　１　（Ｓｉｌｉｃｏｎ　ｏ
ｎ　Ｉｎ５ｕ１ａｔｏｒ）構造となっている。

なお、上記研削は、大部分は機械的研削であるラッピン
グにより行い、最後に機械的作用及び化学的作用を併用
したポリッシングにより行う、この場合、ラッピングに
より生じる損傷の深さが約２μｍ程度であることを考慮
して、溝１ａの底に形成されているＳｉ０ｇ膜２の表面
からの高さが約２μｍ程度となるまでラッピングを行い
、この後ポリッシングを行う、このポリッシングの際に
は、硬度の高い５ｉＯ１膜２がストッパーとして働くの
で、このＳｉ０ｇ膜２が露出した時点でポリッシングは
自動的に停止される。

次に第１図りに示すように、上述のｐ型りｔ層５を熱酸
化することにより例えば膜厚１４００λ程度のＳｉ　Ｏ
！　Ｗ４６を形成し、これによってこのｐ型Ｓｉ層５を
厚さ３００人程変形薄膜化する。

次に第１図已に示すように、リソグラフィーにより所定
形状のレジストパターン７を形成した後、このレジスト
パターン７をマスクとして５１０２膜６及びｐ型Ｓｉ層
５を例えばＲＩＥ法により基板表面と垂直方向に異方性
エツチングすることにより例えば矩形の開口８を形成す
る。このエツチングは、５ｉＯ１膜２が露出した時点で
終了してもよいし、例えば−点鎖線で示すようにある程
度の深さまでオーバーエツチングしてもよい。

次に、レジストパターン７を除去した後、再びＰ型Ｓｉ
層５を熱酸化する。これによって、第１図Ｆに示すよう
に、開口８の両側面下部に露出したｐ型Ｓｉ層５の側面
に例えば膜厚２００人程変形ゲートＳｉ０ｇ膜９を形成
すると同時に、このＰ型Ｓｉ層５を厚さ２００人程変形
薄膜化する。

次に第１図Ｇに示すように、例えば多結晶Ｓｉ膜やアル
ミニウムなどのゲート電極形成用の膜１０を全面に形成
する。

次に、このゲート電極形成用の膜１０の上に所定形状の
レジストパターン（図示せずうを形成した後、このレジ
ストパターンをマスクとしてこの膜１０及びＳｉ０ｇ膜
６を例えばＲＩＥ法により順次異方性エツチングする。

これによって、第１図Ｈに示すように、ゲート電極１１
を形成する０次に、このエツチングによりこのゲート電
極１１０両側の部分に露出したｐ型Ｓｉ層５に上記レジ
ストパターン及びゲート電極１１をマ大りとして例えば
ヒ素（Ａｓ）のようなｎ型不純物を高濃度にイオン注入
することにより、例えばｎ０型のソース領域１２及びド
レイン領域１３をゲート電極１１に対して自己整合的に
形成する。なお、この場合、ｐ型りｔ層５が露出するま
でｓ五〇ｔｌ１６をエツチングせずに、このｐ型Ｓｉ層
５上に例えば数百人程度の膜厚のｓｌＯｔ　１１１６を
残した状態でｎ型不純物をイオン注入することによりソ
ース領域１２及びドレイン領域１３を形成することも可
能である。

この後、注入不純物の電気的活性化のための熱処理を行
った後、眉間絶縁膜、コンタクトホール、金属配線（い
ずれも図示せず）などを形成して、目的とする５１Ｍ０
３ＦＥＴを完成させる。

上述のように構成されたこの実施例による５１Ｍ０５Ｆ
ＥＴにおいては、ゲート電極１１にゲート電圧を印加す
ることにより、第２図に示すように、ゲー）ｓｔｏｔ膜
９とｎ型Ｓｉ層５との界面付近におけるこのｎ型Ｓｉ層
５中にｎ型反転層（チャネル）１４が形成される。この
場合、このｎ型反転層１４は、ｎ型Ｓｉ層５の両側面に
それぞれ形成される。

このｎ型反転層１４の実効的な厚さは１００人程Ａｔあ
る。また、このｎ型反転層１４の縦方向の寸法、すなわ
ちチャネル幅はｎ型Ｓｉ層５の厚さに等しく、従って２
００λ程度である。これによって、このｎ型反転層１４
の断面寸法Ｌつ＋Ｌはド・ブロイ波長λ。と同程度にな
るので、このｎ型反転層１４により量子細線が構成され
る。

以上のように、この実施例によれば、Ｓｉｎｇ膜２上膜
形上されたｎ型Ｓｉ層５を熱酸化によりまず厚さ３００
人程変形薄膜化した後、熱酸化によりこのＰ型ｓｉ層５
の側面にゲート５ｔｏｚｌＩＩ！９を形成するとともに
、このｎ型Ｓｉ層５を厚さ２００人程変形薄膜化し、こ
れによってチャネル幅がド・ブロイ波長λ、と同程度の
ＭＯ３構造を形成しているので、リソグラフィーの限界
によらず、量子細線構造の５１Ｍ０３ＦＥＴを精度良く
製造することができる。この量子細線構造の５１Ｍ０３
ＦＥＴによれば、超高速動作が可能である。

さらに、ｎ型Ｓｉ層５は５ｉＯｔ膜２の凹部に形成され
ているので完全に絶縁分離されており、従って５１Ｍ０
３ＦＥＴを集積化する場合にＦＥＴ間の分離を完全に行
うことができる。

以上、本発明の実施例につき具体的に説明したが、本発
明は、上述の実施例に限定されるものではなく、本発明
の技術的思想に基づく各種の変形が可能である。

例えば、上述の実施例においては、本発明を５１Ｍ０３
ＦＥＴに適用した場合について説明したが、本発明は、
例えばショットキーゲートＦＥＴに適用することも可能
である。この場合には、例えばｎ型Ｓｉ層５の代わりに
ｎ型Ｓｉ層を用い、上述の実施例と同様にしてこのｎ型
Ｓｉ層を数百人程度の厚さに薄膜化し、さらに開口８を
形成した後、このｎ型Ｓｉ層の側面に直接ショットキー
ゲート電極を形成すればよい。ただし、このショットキ
ーゲート電極を形成する前にｎ型Ｓｉ層の横方向の寸法
Ｌ８をド・ブロイ波長λ、と同程度に小さくしておく必
要がある。このためには、開口８を形成した後にこのｎ
型Ｓｉ層の横方向の寸法を熱酸化により小さくすればよ
い。

また１０本発明は、例えばアハラノフ−ボーム（Ａｈａ
ｒｏｎｏｖ−Ｂｏｈｍ）効果を利用したトランジスタ（
以下、ＡＢ効果トランジスタという）に適用することも
可能である。第３図はこのＡＢ効果トランジスタの例を
示す。第３図に示すように、このＡＢ効果トランジスタ
を製造するためには、上述の実施例では矩形であった開
口８の形状を船形とし、この船形の開口８に露出したｎ
型Ｓｉ層５の側面にゲートＳｆＯ□膜９を形成すればよ
い、この場合、ソース領域１２及びドレイン領域１３と
、ｐ型ｓｉ層５の両側面に形成されるｎ型反転層１４と
の接続部の寸法は、ド・ブロイ波長λ、と同程度または
それ以下とするのが好ましい、このＡＢ効果トランジス
タにおいては、ソース領域１２から出る電子波は、上述
のｎ型Ｓｉ層５の両側面に形成される二つのｎ型反転１
１１４を通る二つの電子波に分けられ、その後これらの
電子波はドレイン領域１３で再び合流する。この合流の
際に電子波の干渉が起きる。この場合、ゲート電極１１
にゲート電圧を印加してｎ型反転層１４を形成した状態
で基板表面に垂直な方向に磁界を印加し、この磁界でｎ
型反転ｌ１１４を通る二つの電子波の間の位相差を制御
することによりトランジスタ動作を行わせる。この例に
よれば、ＡＢ効果トランジスタを容易に実現することが
できる。

〔発明の効果〕

本発明は、以上述べたように構成されているので、次の
ような効果がある。

請求項１の発明によれば、量子細線構造の半導体装置を
実現することができる。

請求項２の発明によれば、量子細線構造の半導体装置を
精度良く製造することができる。

請求項３の発明によれば、半導体層を完全に絶縁分離す
ることができる。

【図面の簡単な説明】

第１図Ａ〜第１図Ｇは本発明の一実施例による量子細線
構造の５１Ｍ０３ＦＥＴの製造方法を工程順に説明する
ための断面図、第工図Ｈは第１図Ａ〜第１図Ｇに示す工
程を経てからゲート電極、ソース領域及びドレイン領域
を形成した後の状態を示す斜視図、第２図はゲート電圧
の印加により形成されたｎ型反転層を示す第１図Ｈの部
分拡大断面図、第３図は本発明の他の実施例を説明する
ための斜視図、第４図は量子細線を説明するための斜視
図である。 図面における主要な符号の説明 １．３：Ｓｉ基板、　２，４，６　：ＳｉＯ，膜、５：
ｐ型ＳｉＮ、　　８：開口、　９：ゲート５ｉ０１膜、
　　１１：ゲート電極、　　１２：ソース領域、１３ニ
ドレイン領域、　　１４：ｎ型反転層。 代理人　　　弁理士　杉　浦　正　短 節１図Ａ −１Ｃうｉし巳ノダ１ 第１図Ｃ 第１図Ｂ 第１図Ｄ −′Ｘ′俺府１ 第１図Ｅ 第１図Ｆ 第１図Ｈ 簀１１：４Ｈ１部か子本丸断面日 第２図 一実苑イ列 第１図Ｇ 化＃Ｔ″に七１列 第３図 第４図

Claims (1)

1. 【特許請求の範囲】 １、絶縁基体上に形成された半導体層と、 上記半導体層上に形成された上記半導体層の熱酸化膜と
   、 上記半導体層の側面に形成されたゲート電極とを具備し
   、 上記半導体層の厚さによりチャネル幅が規定されること
   を特徴とする半導体装置。 ２、絶縁基体上に形成された半導体層を熱酸化により薄
   膜化する工程と、 上記薄膜化された半導体層を選択的に除去する工程と、 上記選択的に除去された半導体層の側面にゲート電極を
   形成する工程とを具備することを特徴とする半導体装置
   の製造方法。 ３、上記絶縁基板に形成された凹部に上記半導体層が形
   成されていることを特徴とする請求項２記載の半導体装
   置の製造方法。