KR0141580B1 - 표면 설치가능 반도체 장치 - Google Patents

표면 설치가능 반도체 장치

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KR0141580B1
KR0141580B1 KR1019910004365A KR910004365A KR0141580B1 KR 0141580 B1 KR0141580 B1 KR 0141580B1 KR 1019910004365 A KR1019910004365 A KR 1019910004365A KR 910004365 A KR910004365 A KR 910004365A KR 0141580 B1 KR0141580 B1 KR 0141580B1
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KR1019910004365A
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티. 린 폴
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빈센트 죠셉 로니
모토로라 인코포레이티드
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Abstract

소정량의 땜납(36), 또는 다른 전기적 도체 바인더가 반도체 장치(10)의 외부 패케이지 리드선(18)상에 흡수되어 있는 개선된 반도체 장치(10)가 기술된다. 열이 상기 리드 (18)의 기판 설치 단부(32)에 가해될 때, 땜납(36)이 불용성(dewettable)층(24)으로부터 탈착하여 상기 설치 기판(42)상의 접촉 패드(40)를 향해 리드(18)아래로 흘러 땜납 접합부(46)를 형성하도록, 니켈 또는 크롬을 함유하는 불용성 코팅(24)이 패케이지 리드(18)의 상측부(34)에 대해 도금된다. 접합부 형성을 위해 접촉 패드로 전달된 땜납의 량은 각 패케이지 리드(18)를 오버라잉하는 흡수된 땜납층(36)의 두께에 의해 결정된다. 상기 이음부(40)를 형성하기에 충분한 땜납이 각 리드(18)상에 제공되며, 따라서, 인접한 접촉 패드(40)사이에서의 땜납 브리징을 방지하게 된다.

Description

표면 설치가능 반도체 장치
제 1-a도는 본 발명의 한 실시예에 따른 반도체 장치의 부분 단면도.
제 1-b도는 본 발명의 다른 실시예에 따른 반도체 장치의 부분 단면도.
제 2 도는 외부 리드선을 땜납으로 플래팅한 후의 제 1-a도 및 제 1-b도 반도체 장치의 부분 단면도.
제 3 도는 리스선을 형성한 후의 제 1-a도 및 제 1-b도 반도체 장치의 부분 단면도.
제 4 도는 설치 기판에 대해 표면을 설치하는 동안 땜납 접합부를 형성하는 것을 보여주는 제 1-a도 및 제 1-b도 반도체 장치의 부분 단면도.
제 5 도는 땜납 접합부 형성후 완성된 땜납 접합부 및 외부리드선의 외관을 보여주는 제 1-a 도 및 제 1-b도 반도체 장치의 부분 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
10 : 반도체 장치12 : 패케이지 바디
14 : 리드프레임16 : 다이 플래그
18 : 외부 패케이지 리드선24 : 불용성 코팅재
32 : 비코팅된 가판 설치 단부40 : 접촉 패드
42 : 설치 기판46 : 땜납 접합부
본 발명은 반도체 장치에 관한 것으로, 특히 설치 기판(mounting substrate)에 대해 반도체 장치를 표면 설치하도록 구성된 패케이지 리드선을 가진 반도체 장치에 관한 것이다.
반도체 기술에 있어서, 보다 많은 수의 회로 부품을 가진 비교적 작고 복잡한 반도체 장치를 제조하려는 경향이 지배적이다. 집적 회로와 같은 반도체 장치에 사용된 회로 부품수가 증가함에 따라, 상기 집적 회로를 유져 시스템에 전기적으로 접속시키는데 필요한 와이어링 접속부의 수가 증가한다. 보다 많은 와이어링 접속부에 대한 요구를 만족 시키고, 패케이지의 전체 크기를 감소시키기 위해, 패케이지 설계자는 인쇄 회로 기판(PCB)과 같은 설치 기판의 표면에 바로 설치될 수 있는 외부 리드선을 가진 패케이지를 개발했다. 표면 설치를 위해 구성된 패케이지는 예컨대 듀얼-인-라인 패케이지(DIP)와 같이 관통-홀이 설치된 패케이지 보다 작은 영역안에 많은 수의 외부 리드선을 내장할 수 있다. 예컨대, 쿼드 플랫 패케이지(QFP), 소형 아웃라인 패케이지(SOP), 및 파인 핏치 쿼드-플랫-패케이지와 같은 다수의 패케이지 구조가 표면 설치를 위해 개발되었다. 표면-설치-기술(SMT)은 그것을 사용하여 얻을 수 있는 PCB상에서의 고밀도장치 배치로 인해 부분적으로 발달을 거듭해왔다. PCB상에서의 높은 공간 효율은 PCB에 대한 기능적 파워를 증가시키며, 유저에게 비교적 저렴한 시스템을 제공하게 되었다. SMT 장치상에서의 외부 리드는 DIP와 같은 관통-홀 설치가능장치에 사용된 리드보다 훨씬 짧고 보다 더 양호하게 보호된다. SMT장치의 컴팩트 리드 구조는 결국 도금된 관통-홀(PTH) 접합방법에서 보다 높은 양품율(higher yielding)을 가진 기판 배치 공정을 제공할 수 있다. 게다가, 표면 설치가능 장치의 기판 배치는 일반적으로 관통-홀 배치보다 비교적 간단하고 신뢰성 높은 동작이지만, 현재의 표면 설치 기술은 여러개의 복잡한 단계를 포함한다. 첫 번째로, PCB 용 땜납 마스크가 한정되어 제공되어야 한다. 그때, 땜납 페이스트(paste)가 PCB에 인가되어야 하고, 이것은 정렬 단계를 필요로 한다. 사실 상기 땜납 페이스트의 인가는 전형적으로 스텐슬(stencil)공정 또는 스크린닝 공정을 사용하여 실행되며, 상기 두 과정 모두 점성, 입자 크기 분배, 및 부착 특성과 같은 땜납 페이스트의 물리적 특성의 정확한 조절 및 모니터를 필요로 한다. 시어-율(shear-rate)이 상기 페이스트의 점성에 대해 완전하게 조절되지 않을 경우, 인접한 접촉 위치 사이의 브리징 및 스크린 및 스크린의 차단(clogging)과 같은 문제점이 쉽게 발생할 수 있다. 다음으로, 상기 SMT 장치가 픽업되고 PCB상에 배치되어야 하며, 이것은 다음의 두 패턴, 즉 PCB 상호접속 레이아웃 및 땜납 마스크 패턴을 갖는다. 이 배치는 제 2의 정렬 단계를 필요로 한다. 끝으로, 상기 땜납은 기상 역류 또는 적외선(IR)노출에 의해 표면 접합부를 형성하도록 열처리를 받는다. 이것은 땜납 마스킹 및 스크리닝 공정히 제거될 수 있을 경우, 보다 양호하게 실행될 것이다. 한 선행 기술에 있어서, PCB상의 설치에 앞서 리드선상에 다량의 땜납을 보유하는 땜납 베어링 리드선이 사용된다. 이 기술에 있어서, 기판 설치동안, 땜납 페이스트가 기판상에서 리드선과 전기 접촉 패드사이에 땜납 접합부를 형성하는 리드선의 단부로 전달된다. 상기 리드선의 표면은 리드선상에서 땜납을 보유하는 구조를 갖도록 구성된다. 상기 리드 표면 구조는, 예컨대 땜납 페이스트로 채워지며 리드선의 길이 방향으로 연장된 나선형 홈 또는 리드 길이의 부분아래로 연장되는 땜납 페이스트로 채워진 수직 슬롯을 포함할 수 있다. 이 기술이 땜납 페이스트 스크리닝 단계를 제거하므로써 상기 SMT 공정을 간단하게 하는데 효과적인 반면, 땜납 베어링 구조를 형성하는데 필요한 리드의 표면 형성은 리드 제조 경비를 증가시키고, 몇몇 경우, 리드의 기계적 강도를 감소시킬 수 있다. 이 기술의 다른 단점은 땜납이 리드 표면을 완전히 적셔야만 한다는 것이며, 이것은 결국 PCB상에서 리드와 접촉 패드사이의 땜납 접합부를 형성하는데 실제 필요한 량보다 각 리드상에서 보다 많은 땜납을 사용할 것을 요구하게 된다. 그러므로, 이것은, 접촉 접합부 형성에 필요한 정량에 땜납을 가진 외부 리드선을 구비한 기판 설치 표면에 쉽게 설치될 수 있고, 리드의 압형을 필요로 하지 않는 표면 설치가능 반도체 장치가 제조될 수 있을 경우 양호해진다.
본 발명의 한 목적은 개선된 표면설치가능 반도체장치를 제공하는 것이다.
본 발명의 다른 목적은 땜납 접합부의 형성을 위해 기판 접촉 패드에 소정량의 땜납, 또는 기타 다른 도전성 바인더를 전달할 수 있는 반도체 장치의 외부 리드선에 흡수된 자기-로드형(self-loaded) 땜납 접합부를 가진 개선된 표면 설치가능 반도체 장치를 제공하는 것이다.
본 발명의 또 다른 목적은 패케이지 리드의 어떠한 물리적 압형도 없이 상기 목적들을 달성하는 개선된 표면 설치가능 반도체 장치를 제공하는 것이다.
본 발명의 또 다른 목적은 기판 설치 표면상에서 인접한 접촉 패드사이의 땜납 브리징을 최소화하는 설치 기판에 대해 표면설치가능 반도체 장치를 설치하기 위한 개선된 공정을 제공하는 것이다.
본 발명의 상기 및 기타 다른 목적 및 이점이 한 실시예, 즉 각각 땜납 불용성(de-wettable)층으로 도금된 상층부와 비도금된 기판 설치 단부를 가진 외부 리드를 보유한 표면 설치가능 반도체 장치에 의해 달성된다. 땜납 또는 기타 도전성 결합 화합물이 리드에 흡수되어, 결국, 열 소스에 대해 기판 설치 단부를 노출시킬 때 상기 리드의 상측 땜납 불용성 부분이 땜납의 오버라잉 층을 탈착(desorb)하는 동시에 땜납으로 하여금 리드의 기판 설치 단부로 흐르게 하고 리드를 기판에 결합시키게 한다.
이하, 첨부된 도면을 참조로하여 본원 명세서를 보다 상세히 설명하겠다.
도면에 있어서 여러 부품의 비율은 일정하지 않음을 이해해야 한다. 예를들면, 몇몇 소자의 크기는 명료성을 위해 실제보다 과장된다.
본 발명의 한 실시예에 있어서, 설치 기판상에 반도체 장치를 설치하기에 앞서, 소정량의 땜납 또는 기타 다른 도전성 결합 화합물을 순간적으로 보유할 수 있는 외부 리드선 및 표준 표면 설치가능 구조를 가진 반도체 장치가 제공된다. 땜납을 가진 외부 리드선의 이점은 반도체 장치의 외부 리드선을 형성하고 설치 기판에 대해 반도체 장치를 설치하는 방법에 대한 이하의 설명을 통해 보다 쉽게 이해될 것이며, 이때 설치 기판상에서 접촉 패드에 외부 리드선을 결합시키는 정확한 크기의 땜납 접합부가 형성된다.
명세서 및 첨부된 특허청구 범위를 통해 불용성(de-wettable)이라는 용어는 흡수된 물질의 오버라잉 층을 탈착하기 위한 고체 표면의 특성을 기술하는데 사용된다. 흡수한다(absorb)라는 용어는 고체 표면에 대한 오버라잉층 흡착을 지칭하며, 이때 그 흡착력은 단지 상기 두 물체의 인터페이스에서 분자의 박층안에만 존재한다. 상기 탈착한다(desorb)라는 용어는 상기 분자 흡착력의 분열을 지칭하며, 이것은 통상 상기 고체 물질을 가열하므로써 이루어진다.
제 1-a도는 리드 프레임의 일부분(14)을 에워싸고 있는 패케이지 바디(12)를 가진 본 발명의 한 실시예에 따른 반도체장치의 일부분을 도시한 단면도이다. 패케이지 바디(12)는 유리 또는 산화 알루미늄으로 채워진 변형된(modified) 에폭시 수지 또는 에폭시 실리콘과 같은 성형된 플라스틱 화합물로 형성된다. 리드프레임(14)은 다이플래그(16) 및 다수의 외부 패케이지 리드를 갖는데, 상기 리드중 하나인, 외부 리드(18)가 제 1-a단면도에 도시된다. 전자 부품(20)이 은도금(silver-filled) 에폭시 또는 폴리이미드 화합물 등과 같은 점착물에 의해 다이플래그(16)에 결합되고 내부 리드선(22)에 의해 외부 리드선(18)에 전기적으로 접속된다. 내부 리드선(22)은 전자부품(20)을 반도체 장치(10)의 외부 패케이지 리드선에 접속시키는 데 사용된 많은 리드선 중의 하나이다. 전자 부품(20)은 집적 회로 장치, 이산 장치, 또는 하이브리드 장치등과 같은 여러 종류의 전자 부품 중 하나일 수 있다. 게다가, 내부 리드선(22)은 와이어 본드 또는 테이프-자동화-결합(TAB ; tape-automated-bond)본드일수도 있다. 본 발명의 다른 실시예에 있어서, 전자 부품(20)은 플립-(flip-chip)칩 구조로 설치되고 외부 패케이지 리드에 바로 결합된다. 내부 리드(22)가, 와이어 결합 접속 구조로써, 제 1-a도 및 모든 도면에 도시될 지라도, 전자부품(20)을 외부 리드(18)에 접속시키는 TAB 및 플립-칩 방법은 본 발명의 범위안에 포함된다. 리드 프레임(14)은 양호하게도 주석(Sn)과 합금된 구리-인 금속과 니켈(Ni), 철(Fe), 아연(Zn), 및 마그네슘(Mg)으로 구성된 그룹으로부터 선택된 성분 및 이들의 화합물로 이루어진 금속간(intermetallic) 화합물로 구성된다. 외부 리드선(18)은 거의 불용성 코팅(24)으로 도금된다. 불용성 코팅(24)의 기능은 땜납 또는 다른 도전성 바인딩 화합물의 오버라잉 층을 순간적으로 베어링하는 것이며, 상기 층은 외부 리드선(18)의 표면으로 흡수된다. 일단, 외부 리드선(18)이 설치 기판상의 적절한 위치에 배치되면, 불용성 코팅(24)이 가열되고, 상기 오버라잉 땜납 층이 불용성 코팅(24)의 표면으로부터 탈착하거나 불용해된다. 제 1-a도에 도시된 바와 같이, 불용성 코팅(24)은 전자 부품(20)의 맞은 편의 다이플래그(16)의 측면과 외부 패케이지 리드의 상부 및 하부 표면의 주요 부분을 오버라잉한다. 특별히, 불용성 코팅(24)은 외부 리드선(18)의 상부 표면(26)의 중심부와 외부 리드선(18)의 하부 표면(28)의 대부분을 오버라잉 한다. 외부 리드선(18)은 상부 표면(26)상에 노출되어 내부 리드선(22)의 부착을 위한 위치를 제공하는 기부(30)와 코팅안된 기판 설치 단부(32)를 갖는다. 불용성 코팅(24)은 양호하게도 니켈, 또는 크롬 등과 같은 불용성 금속층을 포함한다. 대안으로, 불용성 코팅(24)은 산화구리(CuO)또는 산화 알루미늄(Al₂O₃)등과 같은 산화 금속층을 포함할 수 있다. 더욱이, 불용성 코팅(24)은 SuCu 또는 SnNi등과 같은 땜납 불용성 표면을 가진 금속간 합금일 수도 있다.
본 발명에 따라, 불용성 코팅(24)은 납(Pb)-주석(Sn)땜납 또는 도전성 에폭시등과 같은 도전성 바인더를 탈착할 수 있는 불용성 표면을 제공한다. 게다가, 불요성 코팅(24)은 리드프레임(14)의 금속 표면에 대한 패케이지 바디 (12)의 에폭시 수지의 점착을 개선시킨다. 리드프레임(14)의 금속표면에 대한 에폭시 수지의 양호한 점착은 반도체 장치(10)의 기능적 신뢰성 및 내구성을 향상 시킨다. 한 실시예에 있어서, 불용성 코팅(24)이 소정의 아우트라인을 가진 리드프레인(14)상에 우선적으로 포토레지스트 패턴을 형성하므로써 리드 프레임(14)에 인가된다. 다음으로,, 리드프레임(14)이 도금조안에 위치하게 되고 Ni 또는 Cr로 구성된 연속 층이 불용성 코팅(24)을 형성하도록 리드프레임의 노출된 영역상에 의치하게 된다. 리드프레임(14)을 상기 도금조로부터 제거한 후, 포토레지스트 패턴이 제거되고, 불용성 코팅(24)을 리드프레임(14)에 결합시키도록 리드프레임(14)이 열처리된다. 리드프레임(14)상에 코팅(24)을 형성한 후, 전자 부품(20)이 다이플래그(16)에 부착되고, 내부 리드선(22)과 같은 접속부가 상기 전자 부품(20)의 표면상에 위치한 본딩 패드(도시 않됨)와 외부 리드(18)와 같은 리드프레임(14)의 외부 리드 사이에 형성된다. 그때 리드프레임(14) 및 전자부품(20)은 패케이지 바디(12)안에서 이송 성형법에 의해 캡슐로 봉입된다. 불용성 코팅(24)에 의해 제공된 개선된 점착 특성은 패케이지 바디(12)를 형성하는 성형 화합물과 리드프레임(14)의 금속 표면 사이의 화학적 결합을 강화하므로써 이송 성형법을 촉진시킨다. 외부 리드선 세그먼트(19)가 패케이지 바디(12)를 통해 돌출하고 패케이지 바디(12)를 벗어나 연장하도록 패케이지 바디(12)가 리드프레임(14)주위에 형성된다. 외부 리드선 세그먼트(19)는 패케이지 바디(12) 및 기판 설치 단부(32)에 인접한 상측부(34)를 포함한다.
본 발명의 대안적 실시예가 제 1-B도에 도시되며, 이때 불용성 코팅(24')이 외부 리드선(18)의 산화에 의해 외부 리드 세그먼트(19)상에 제공된다. 다른 실시예에 있어서, 리드 프레임(14')은 구리와 같은 산화가능 금속으로 구성된다. 패케이지 바디(12)를 형성한 후, 약 섭씨 120도 내지 150도의 온도에서 소정의 시간 주기 동안 반도체 장치(10)를 가열하므로써 사후 성형 공정이 실행된다. 상기 사후 성형(post molding)공정은 외부 리드선 세그먼트(19)상에 산화 구리(CuO)층을 형성한다. 상기 CuO층이 형성된 후, 외부 리드선부분(19)이 종래의 스크린 프린팅 공정, 또는 대안으로, 고밀도 외부리드선인 경우, 포토리도그래피 공정을 사용하여 포토레지스트 보호층으로 커버된다. 그후, 기판 설치 단부(32)를 오버라잉하는 불용성 코팅(24') 의 노출된 부분이 산성인 산화구리 에칭 용액을 사용하여 에칭된다. 상기 산화구리의 에칭 후, 상기 포토레지스트 층이 제 1-B도의 구조가 되도록 제거된다. 그밖의 다른 불용성 물질 및 응용 공정이, 리드프레임(14)에 대해 패케이지 바디(12)가 성형된 후, 외부 리드선 세그먼트(19)상에서 불용성 코팅(24)을 형성하는데 사용될 수 있음이 본 기술에 숙련된 사람들에게는 명백해 질 것이다. 예컨대, 패케이지 바디(12)가 리드프레임(14)에 대해 성형된 후, 반도체 장치(10)를 도금조에 침전시키므로써 Ni 또는 Cr과 같은 금속층이나 SnNi 또는 SnCu 등과 같은 금속간 금속합금이 외부 리드선 세그먼트(19)에 대해 도금될 수 있다. 본 방법의 공정은 그 후 제 1-A도 또는 1-B도의 구조중 하나를 사용하여 두 번째 도금 공정을 계속한다.
패케이지 바디(12)가 리드프레임(14)에 대해 성형된 후, 상기 어셈블리가 제 2 도금조안에 배치되며 여기에서 땜납층 또는 은도금 에폭시와 같은 다른 도전성 본딩 화합물이 제 2도에 도시된 바와 같이, 외부 리드선 세그먼트(19)에 대해 도금된다. 땜납층(36)이 소정의 두께로 외부 패케이지 리드상에 퇴적되도록 도금조의 공정 파라미터가 조절된다. 정확한 크기의 땜납 접합부를 형성하는 기능을 실행하는데 필요한 땜납층(36)의 도금 두께는 리드선 두께, 리드 핏치 및 패케이지 디자인과 같은 기하학적 요소에 따라 변화할 것이다. 상기 땜납 도금조는 주석 및 플루오르화 붕산염 납을 함유한 플루오르 붕산과 소량의 펩톤을 포함하며 약 섭씨 15 내지 40도의 온도에서 동작된다. 약 60%납과 40% Sn을 가진 땜납이 노출된 모든 금속 표면상에서 도금될 것이다. 주석 및 플루오르화 붕산염 납의 상대 농도는 도금된 땜납층의 조성을 변화시키도록 조절될 수 있다. 상기 도금조안에서는, 땜납만이 반도체 장치(10)의 노출된 금속 표면상에 침전될 것이며, 이때 시드층(seed layer)이 외부 리드선 세그먼트(19)와 같은 것을 형성할 수 있지만 패케이지 바디(12)의 플라스틱 표면상에서는 불가능하다. 제 2도에 도시된 바와 같이, 상기 땜납 도금 공정은 외부 리드선 세그먼트(19)의 상측부(34)와 기판 설치 단부(32)상에 약 60% Sn 과 40% Pb를 가진 땜납 층(36)을 형성한다. 땜납 불용성 코팅(24)은 상측 리드선 부분(34)을 오버라잉하는 땜납 층(36)을 지지하는데, 여기서 땜납층(36)은 불용성 코팅(24)으로 흡수된다. 흡수된 땜납층(36)은, 두 층 사이의 인터페이스가 열에 노출되지 않는 한, 연장된 시간 주기동안 불용성 코팅(24)의 표면에 점착된다. 열 에너지가 각 층안의 분자를 여기시키므로써 결과적으로 땜납 층(36)의 탈착(desorption)을 초래한다.
일단 땜납 층(36)이 형성되면, 설치 기판에 대한 반도체 장치(10)의 표면 설치를 위해 외부 리드선이 소정의 모양으로 만들어진다. 본 발명에 따라, 외부 리드선 세그먼트(19)는 반도체 장치(10)의 표면 설치를 위해 J-리드선, 버트-조인트(butt-joints)또는 제 3 도에 도시된 리드 모양과 같은 갈매기-날개형(gull-wing) 리드선 등의 여러개의 상이한 모양으로 만들어질 수 있다. 제 3 도에 도시된 바와 같이, 외부 리드선 세그먼트(19)는 편평형 디스탈(distal)부분(32)위에 상측부(34)를 갖도록 형성된다. 갈매기-날개 구조로 외부 리드선 세그먼트(19)를 만드는 것은 기판 설치 단부(32)위에 외부 리드선 세그먼트(19)의 땜납 베어링부를 설치하게 한다. 외부 리드선 세그먼트(19)에 대한 땜납 역류 동작동안 열이 인가될 때, 땜납층(36)이 불용성 층(24)을 디-웨티(de-wet)하며 소정량이 상측 리드선 부분(34)을 오버라잉하는 땜납이 기판 설치 단부(320로 흐르게 한다. 본 기술에 숙련된 사람은 동일한 기능적 관계가 J-리드선 또는 버트-조인트 등과 같은 서로 다른 표면 설치 리드 구조에서도 얻어질 수 있다는 사실을 인지할 것이다.
반도체 장치(10)가 설치 기판상에 적절하게 배치된 후, 땜납의 역류 동작이 전도 또는 방사열 전달에 의해 열을 외부 리드선으로 전달하므로써 시작된다. 전도열 전달은 써모드(thermode)또는 다른 열적 전도 장치를 사용하여 실행된다. 대안으로, 상기 외부 리드선은 레이저 빔 또는 다른 방사 열 공급 장치에 의해 방사적으로 가열될 수도 있다. 제 4 도에 도시된 한 실시예에 있어서, 기판 설치 단부(32)가 설치 기판(42)의 표면상에 위치한 접촉 패드(40)상에 위치하게 되며, 핫-바(hot-bar)설치-기구(44)가 기판 설치 단부(32)를 오버라잉하는 땜납층(36)과 열접촉한다. 외부 리드 세그먼트(19)의 열은 땜납층(36)과 불용성 코팅(24)의 인터페이스에서 분자를 여기시키며, 그에 따라 상기 불용성 코팅(24)을 오버라잉하는 모든 땜납층(36)이 상기 불용성 코팅(24)으로부터 탈착하여 상측 리드부(34)로부터 기판 설치 단부(32)를 향해 외부 리드선 세그먼트(19)아래로 흐르게 된다. 이 방식으로, 조절된 땜납량이 땜납 접합부 형성을 위해 접촉 패드(40)로 전달된다.
반도체 장치(10)와 같은 고성능 반도체 장치가 외부 리드선 세그먼트(19)와 같이 매우 얇고 타이트하게 위치한 많은 외부 리드선을 같는다는 사실을 주목해야 한다. 기판 배치 동작에 있어서, 상기 반도체 장치가 기계적으로 위치하며 설치 위치로 정렬된다. 상기 과정이 상기 반도체 장치의 외부 리드선을 훼손시키지 않고 이루어질 수 있음은 기본이다. 땜납층(36)에 의해 외부 리드선 세그먼트(19)와 반도체 장치(10)의 모든 외부 리드선에 제공된 특유의 견고성(rigidity)은 PCB또는 다른 설치 기판상에서의 장치 배치의 신뢰성을 향상시켜 준다. 제 5 도에 도시된 바와 같이, 땜납층(36), 기판 설치 단부(32), 및 접촉 패드(40)에 대한 열의 인가 및 외부 리드선 세그먼트(19) 아래의 땜납의 연속되는 역류는 결과적으로 땜납 접합부(46)를 형성한다. 땜납 접합부(46)는 외부 리드선 세그먼트(19)와 접촉 패드(40)사이에 기계 및 전기 접속을 형성한다. 본 발명의 이점은 땜납 접합부(46)를 형성하도록 정밀한 소정량이 땜납 또는 기타 다른 전기적 결합 화합물을 제공할 수 있다는 것이다. 스크린 프린팅, 웨이브(wave) 납땜 등을 포함하는 종래 기술에 따른 방법은 접합부 형성을 위해 설치 기판에 대해 과도한 땜납을 제공한다. 과도한 량의 땜납의 접합부 형성 이전에 제거되지 않을 경우, 설치 기판의 표면상에 인접한 접촉 랜드사이에 땜납 접속부가 형성될 수 있다. 본 기술에서 브릿지 또는 브릿징으로 공지된 상기 불필요한 땜납 접속부는 두 개 또는 그 이상의 접촉 패드사이에서 전기적 쇼트를 유발하므로써, 사용 불가능한 기판 어셈블리를 발생시키게 된다.
반도체 장치를 PCB상에 설치하기 전에 땜납 페이스트가 리드에 인가되는 경우에 있어서, 땜납 베어링 리드를 형성하는 선행 방법은 과도한 량의 땜납을 사용하였는데, 이것은 땜납 접합부를 형성하는데 부가하여, 땜납 접합부를 형성하는데 필요한 량보다 많은 땜납이 상기 리드를 완전하게 적시는 것에 대한 요구를 만족시키는데 필요하기 때문이다. 구리와 같은 임의의 금속과 합금(42)과 같은 합금의 경우, 땜납을 맞은 편을 제외하고, 금속 표면상에서 볼(ball)하지 않는 표면 장력으로 인해 땜납을 리드의 전체 표면에 걸쳐 스프레드 할 것이 요구되고 상기 장력은 매우 약하며 땜납을 금속 표면에 걸쳐, 균일하게 스프레드한다. 상기 리드를 적시는 것에 대한 요구는 땜납 페이스트 인가 공정을 복잡하게 하며, 결과적으로 상기 리드상에서 과도한 땜납 페이스트의 인가를 초래할 수 있다. 상기 리드상에서의 과도한 땜납의 존재는 PCB상의 인접한 외부 리드선 사이에 쇼트를 초래할 수 있다. 본 발명은 땜납 불용성 층(24)에 대해 충분한 두께로 땜납층(36)을 도금하므로써 과도한 량의 땜납 사용을 피하며, 따라서 단지 땜납 접합부(46)형성에 필요한 땜납량 만이 설치 기판(42)에 대해 반도체 장치(10)의 표면을 설치하는 동안 제공된다.
따라서, 본 발명에 따라 위에서 제안된 목적 및 이점을 충분히 만족시키는 반도체 장치가 제공된다는 사실이 명백해진다. 본 발명의 특별한 실시예가 전술한 내용중에 설명되었을지라도, 많은 수정 및 변화가 본 발명의 정신 및 범위 안에 포함되는 모든 실시예에 대해 이루어 질 수 있다는 사실이 본 기술에 숙련된 사람들에게는 분명해질 것이다. 예컨대, 본 발명은 플라스틱 리드로 구성된 칩 캐리어(PLCC ; plastic-leaded-chip-carrier)와 같이 외부로 돌출된 외부 리드가 없는 반도체 장치에 적용될 수 있다. PLCC장치에 대한 본 발명의 적용은 땜납 칼럼의 필요성을 제거하며 PLCC의 입력/출력 패드상에서 실행된다. 더욱이, 본 발명은 쇼트-핀, 표면-설치, 핀-그리드-어레이(PGA)형 페케이지를 가진 반도체 장치에 사용될 수 있다. 따라서, 첨부된 특허청구 범위에 해당하는 모든 수정 및 변화가 본 발명안에 포함된다.

Claims (13)

  1. 표면 설치가능(surtace mountable)반도체 장치에 있어서
    땜납의 흐름 동작동안 기판 설치 단부로 소정량의 땜납을 전달하기에 앞서 리드선상에 땜납 페이스트를 홀딩하기 위해 상측부를 오버라잉하는 땜납 불용성(de-wettable)코팅 및 기판 설치 단부를 보유한 일련의 외부 리드선을 가진 패케이지 바디를 구비하는 것을 특징으로 하는 표면 설치가능 반도체 장치.
  2. 제 1항에 있어서,
    상기 땜납 불용성 코팅이 니켈, 크롬, 산화구리, 주석-니켈 합금, 및 주석-구리 합금으로 구성된 그룹으로부터 선택된 물질을 포함하는 것을 특징으로 하는 표면 설치가능 반도체 장치.
  3. 제 1항에 있어서,
    상기 땜납 페이스트가 약 60%의 납과 40%의 주석을 가진 땜납을 포함하는 것을 특징으로 하는 표면 설치가능 반도체 장치.
  4. 제 1항에 있어서,
    상기 리드선이 J-리드, 갈매기-날개형 및 버트 조인트(butt-joint)로 구성된 그룹으로부터 선택된 구조를 갖는 것을 특징으로 하는 표면 설치가능 반도체 장치.
  5. 표면 설치가능 반도체 장치에 있어서,
    각각 가판에 대해 반도체 장치의 표면 설치를 위해 구성된 기판 설치 단부 및 패케이지 바디에 인접한 상측부를 가진 일련의 금속 리드선이 연장되어 있는 패케이지 바디, 및 땜납 흐름 동작동안 기판 설치 단부에 대해 소정량의 땜납을 전달하기에 앞서 상기 리드선상에서 땜납 페이스트를 홀딩하기 위해 상기 리드선의 상측부를 오버라잉하는 땜납 불용성 코팅을 구비하는 것을 특징으로 하는 표면 설치가능 반도체 장치.
  6. 제 5 항에 있어서,
    상기 땜납 불용성 코팅이 니켈, 크롬, 산화 구리, 주석-니켈 합금 및 주석-구리 합금으로 구성된 그룹으로부터 선택된 물질을 포함하는 것을 특징으로 하는 표면 설치가능 반도체 장치.
  7. 제 5항에 있어서,
    상기 땜납 페이스트가 약 60%의 납과 40%의 주석을 가진 땜납을 포함하는 것을 특징으로 하는 표면 설치가능 반도체 장치.
  8. 제 5항에 있어서,
    상기 리드선이 J-리드선, 갈매기-날개 및 버트 조인트로 이루어진 그룹으로부터 선택된 구조를 갖는 것을 특징으로 하는 표면 설치가능 반도체 장치.
  9. 반도체 장치를 설치 기판에 설치하는 방법에 있어서,
    기판 설치 단부 및 땜납 불용성 상측부를 보유한 일련의 외부 리드선을 가진 패케이지를 포함하는 반도체 장치를 제공하는 단계와, 소정량의 땜납 페이스트가 리드선을 도금하도록 상기 리드를 땜납-도금조에 침하시킴에 의해 땜납 페이스트를 외부 리드선에 인가시키는 단계와, 설치 기판상에서 전기 패드의 소정의 패턴에 일치하도록 상기 반도체 장치의 외부 리드선을 배치시키는 단계, 및 상기 설치 기판상의 상기 패드에 대해 상기 리드선을 전기적으로 결합시키기 위해, 상기 리드선의 땜납 불용성 상측부로부터 상기 기판 설치 단부로 소정량의 땜납을 유출시키도록, 상기 리드선의 기판 설치 단부에 열을 인가시키는 단계를 포함하는 것을 특징으로 하는 반도체 장치 설치 방법.
  10. 제 9항에 있어서,
    상기 땜납 페이스트가 약 60%의 납과 40%의 주석을 가진 땜납을 포함하는 것을 특징으로 하는 반도체 장치 설치방법.
  11. 제 9항에 있어서,
    상기 기판 설치 단부에 열을 인가하는 단계가, 상기 기판 설치 단부와 직접적으로 접촉하는 써모드(thermode)를 배치시키는 단계를 포함하는 것을 특징으로 하는 반도체 장치 설치 방법.
  12. 제 9항에 있어서,
    상기 기판 설치 단부에 열을 인가하는 단계가, 상기 기판 설치 단부를 레이저 빔과 접촉시키는 단계를 포함하는 것을 특징으로 하는 반도체 장치 설치 방법.
  13. 제 9항에 있어서,
    상기 기판 설치 단부에 열을 인가하는 단계가, 상기 기판 설치 단부를 적외선 열 소스와 접촉시키는 단계를 포함하는 것을 특징으로 하는 반도체 장치 설치방법.
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