KR0135972B1 - 회전체의 회전 속도를 제어하는 디지탈 서보 시스템 - Google Patents

회전체의 회전 속도를 제어하는 디지탈 서보 시스템

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KR0135972B1 KR1019890018786A KR890018786A KR0135972B1 KR 0135972 B1 KR0135972 B1 KR 0135972B1 KR 1019890018786 A KR1019890018786 A KR 1019890018786A KR 890018786 A KR890018786 A KR 890018786A KR 0135972 B1 KR0135972 B1 KR 0135972B1
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Abstract

내용 없음

Description

회전체의 회전 속도를 제어하는 디지탈 서보 시스템
제1도는 본 발명의 한 실시예인 마이크로컴퓨터로 구성된 디지탈 서보시스템을 개략적으로 도시한 블럭도.
제2도는 본 발명의 한 실시예에 의한 FG 삽입 처리의 개요를 도시한 플로우챠트.
제3도는 본 발명에 의한 FG 신호의 주기 측정 상태를 도시한 타이밍챠트도.
제4도는 캡스턴 모터의속도 에러 신호 작성 원리를 개략적으로 도시한 도면.
* 도면의 주요 부분에 대한 부호의 설명*
1:마이크로 컴퓨터2:CPU
3:RPM4:ROM
6:타이머7:입력 캡처 레지스터(ICR)
11:파형 정형 회로 12:PG 검출기
14,16:주기 검출
본 발명은 디지탈 서보 시스템에 관한 것으로, 더욱 상세히 말하면, 예를 들어, 비디오 테이프 레코더(VTR)에 있어서의 실린더 모터, 및 캡스턴 모터 등의 회전체의 회전 속도 제어를 마이크로컴퓨터를 사용하여 실현한 디지탈 서보 시스템에 관한 것이다.
종래의 VTR에는 회전 헤드의 회전을 구동시키기 위한 실린더 모터 및 테이프의 주행을 구동시키기 위한 캡스턴 모터가 설치되어 있다. 그리고, VTR의 동작시에는, 회전 헤드의 회전 속도나 테이프의 주행 속도를 정확하게 제어하기 위해, 전술한 바와 같은 구동 수단으로서의 실린더 모터나 캡스턴 모터의회전 속도의 디지탈 서보 제어가 행해졌었다.
이와 같은, 실린더 모터나 캡스턴 모터등의 모터 회전 속도의 디지탈 서보 제어는 일본국 특허공개(소) 제61-271,644호 공보에 기재되어 있는 것과 같이, 실제로 검출된 모터의 회전 속도를 나타내는 신호, 즉 모터의 1회전에 대해서 소정수(예를 들면, 24개) 발생하는 펄스로 이루어진 FG(Frequency Generator) 신호에 기초를 두고 행해진다. 그리고, 이 FG 신호의 주파수, 즉 디지탈 서보 제어의 샘플링 주파수가 높일 수록, 서보 루프의 응답 속도 또는 부하변동에 대한 서보 루프의 응답성, 즉 외란에 대한 제어성이 우수하게 되었다. 즉, 샘플링 주파수가 낮으면, 외란이 생긴 경우에 이에 신속하게 응답해서 서보 제어를 행하기가 곤란하기 때문이다.
그리고, 이와 같이 서보 제어의 샘플링 주파수, 즉 FG 신호주파수를 높이기 위해서는, FG 신호의 검출기 자체의 구성을 개량하는 일이 고려된다. ㅏ즉, FG 신호 검출기를 구성하는 자석의 수를 증가시킴으로써 모터의 1회전에 관한 FG 펄스의 발생수를 증가시키고, FG 신호의 주파수를 높일 수 있다.
그렇지만, 이와 같이 FG 신호 검출기 내의 자석 수를 증가시키면, FG 신호 검출기 자체가 대형화되므로, 모터가 대형화되기 때문에 이와 같은 방법은 비실용적이므로, 채용할 수 없다.
따라서, 본 발명의 목적은 회전체의 회전속도 제어를 위한 디지탈 서보 시스템에 있어서, 서로 루프의 외란에 대한 응답 특성을 향상시키기 위한 것이다.
본 발명의 따른 목적은 모터등의 회전체의 회전 속도의 디지탈 서보 제어의 샘플링 주파수를 높이기 위한 것이다.
본 발명의 또 따른 목적은 모터의 대형화를 초래하지 않도록 PG 신호의 주파수를 높이기 위한 것이다.
본 발명은 요약하면, 회전체의 회전 속도를 제어하는 디지탈 서보 시스템에 있어서, 회전체의 회전 속도에 비례하는 주파수를 갖는 FG 신호중 한 신호의 펄스 상승에서 다음 펄스 상승까지의 제1주기 및 FG 신호중 한 신호의 펄스 하강에서 다음 펄스 하강까지의 제2주파수를 교대로 측정하여, 측정된 주기에 기초를 두고 속도 에러신호를 작성하고, 이로 인해 회전체의 회전속도 제어를 행하는 것이다.
따라서, 본 발명의 주된 장점은 FG 신호 검출기 자체의 구성을 변경하지 않고, FG 신호의 주파수, 즉 디지탈 서보 제어의 샘플링 주파수를 높일 수 있으므로, 서보 루프의 외란에 대한 응답 특성을 향상시킬 수 있다는 것이다.
지금부터, 첨부된 도면을 참조하여 본 발명의 실시예에 대하여 상세하게 설명하겠다.
우선, 후술한 실시예는 VTR 캡스턴 모터의 회전제어를 위한 디지탈 서보 시스템에 본 발명을 적용한 것으로, 제1도는 마이크로컴퓨터를 이용해서 실현한 그 구성을 개략적으로 도시한 블럭도이다.
제1도에 있어서, 마이크로컴퓨터(1)은 기본적은, CPU(2), RAM(3), ROM(4), 입/출력(I/O) 포트(5), 타이머 카운터(6) 및 입력 켑처 레지스터(ICR)(7)을 포함하고 있다. 마이크로컴퓨터(1)은 캡스턴 모터(10)의 회전 제어를 행하기 위한 에러 신호, 즉 디지탈 서보 신호를 발생시키고, I/O 포트(5)에서 외부로 공급한다. I/O 포트(5)에서 출력되는 디지탈 서보 신호는 D/A 변환기(8)에 의해 아날로그 신호로 변환된 다음, 캡스턴 모터(10)의 구동 회로(9)에 인가되며, 캡스턴 모터(10)의 회전이 제어된다.
캡스턴 모터(10)에는 FG 신호 검출기(12)가 부착되어 있고, 이 FG 신호 검출기(12)는 캡스턴 모터의 회전에 따라서 FG 신호를 발생시킨다. 발생된 FG 신호는 파형 정형 회로(11)에 의해 파형 정형된 다음, ICR(7)에 부여된다. 그리고, 이 FG 신호를 구성하는 각 펄스의 상승 및 하강 (즉, 각 엣지)의 타이밍으로 입력 캡처삽입이 마이크로컴퓨터(1)에 걸린다.
지금부터, 이 입력 캡처 삽입 동작에 대해서 간단하게 설명한다. 마이크로컴퓨터(1)은, 상세하게 후술한 바와 같이 FG 신호의 주기의 측정에 기초를 두고 속도 에러 신호를 발생시킨다. 그리고, FG 신호의 주기 측정은 클럭 신호원(도시하지 않음)으로 부터의 클럭 신호 계수 동작을 반복하여 행하는 타이머 카운터(6)의 계수치가 이용된다. 제3도에는 이와 같은 FG 신호의 주기 측정 상태가 도시되어 있고, 제3(a)도에는 FG 신호 파형이 도시되어 있으며, 제3(b)도에 도시된 바와 같이 타이머 카운터(6)의 계수 동작이 행해지고 있으면, 연속 FG 신호 펄스의 상승 타이밍에서의 계수치(a와 c)의 차이가 FG 신호 주기에 대응한다. 그리고, 이 FG 신호 주기에 기초를 두고, 후술하는 방법으로 속도 에러 신호가 작성된다.
그런데, 마이크로컴퓨터(1)은 항상 FG 신호의 입력 대기 상태에 있는 것이 아니라 다른 동작도 행하고 있다. 따라서,다른 동작 중에 FG 신호가 도래해도, 마이크로컴퓨터(1) 자체는 그 타이밍으로 타이머 카운터(6)의 계수치를 도입하여 기억할 수 없다. 이로 인해, 마이크로컴퓨터(1)이 실행 중의 동작이 종료하고 나서 계수치를, 예를 들면 RAM(3)에 기억시키는 것으로 FG 신호 주기의 정확한 측정은 할 수 없다.
그래서, 독립된 ICR(7)을 설치하고, FG 신호 펄스의 엣지 타이밍으로, 타이머 카운터(6)의 계수치를 ICR(7)에 즉시 기억시키고, 그 때에 마이크로컴퓨터(1)이 행하고 있던 동작이 종료된 다음, 소정의 삽입 동작을 행하여 FG 신호 주기를 산출하면, 정확한 FG 신호 주기를 구할 수 있다.
그 다음에, 제2도를 참조해서, 본 발명의 한 실시예에 의한 입력 캡처 삽입(FG 삽입) 동작에 대해서 설명한다.
FG 삽입 동작이 행해지면, 우선 스텝(S1)에서 당해 FG 신호 펄스의 엣지가 상승하는지 하강하는지의 여부가 판단된다. 또한, FG 삽입이 행해질 때마다 소정 레지스터의 내용을 증가시키면, 그 레지스터 값이 우수인지 기수인지의 여부에 따라서 FG 신호의 상승/하강의 판별을 할 수 있다. 그리고, FG 신호의 엣지가 상승하면, 그때의 ICR(7)의 내용, 즉 ICR(7)에 기억되고 있는 최신 FG 신호 펄스의 엣지에 대응하는 계수치로 부터, RAM(3)내의 레지스터(R2)(도시하지 않음)에 기억된 전번의 상승 타이밍시에 있어서의 타이머 카운터(6)의 계수치를 감한 값이 RAM(3) 내의 레지스터(R3)(도시하지 않음)에 기억되며 (스텝 S2), 상기 ICR(7)의 내용이 레지스터(R2)에 전송되어 기억된다(스텝 S3), 그리고, CPU(2)는 다음 동작을 대기한다.
한편, 스텝(S1)에서, 당해 엣지가 하강한다고 판단되면, 그때의 ICR(7)의 내용에서, RAM(3) 내의 레지스터(R4) (도시하지 않음)에 기억되어 있던 전번의하강 타이밍에 있어서의 타이머 카운터(6)의 계수치를 감한 값이 레지스터(R3)에 기억되며 (스텝 S4), 상기 ICR(7)의 내용이 레지스터(R4)에 전송되어 기억된다(스텝 S5). 그리고 CPU(2)ㅣ는 다음 동작을 대기한다.
따라서, 제3(a)도의 FG 신호중 한 신호의 펄스 상승에서 다음 펄스 상승까지의 주기[예를 들면 제3(c)도의 c-a e-c] 및 이 신호들중 한 신호의 펄스 하강에서 다음 펄스 하강까지의 주기[예를 들면, 제3(c)도의 d-b, f-d]가 별도로 구해지고, 그때마다 레지스터(R3)에 기억된다.
그 다음에, 스텝(S6)이하의 처리에 있어서, 레지스터(R3)의 내용에 기초를 두고 속도 에러 신호(CSP)가 작성된다. 여기에서, 제4도는 캡스턴 모터의 속도 에러 신호(CSP)의 작성 원리를 개략적으로 설명하는 타이밍차트도 이다.
제4(a)도는 캡스턴 모터의 회전 속도에 대응하는 FG 신호이고, 제4(b)도 및 제4( c)도는 캡스턴 모터의 회전 속도의 변동 및 이에 따라서 발생하는 속도 에러 신호(CSP)의 진폭과의 관계를 도시한 도면이다. 여기에서, 모터의 구동계에 공급되는 속도 에러 신호가 실제로 취할 수 있는 최소 전압치는 0V이고, 최대 전압치는 소정치(예를 들면, 5V)이다. 또한, 디지탈 서보 시스템에 있어서는, 속도 에러 신호의 진폭은 디지탈 속도 에러 신호의 비트수(n)으로 표현되고 , 상기 최소 전압치(0V)에는 0이 대응하고, 상기 최대 전압치(5V)에는 2n-1이 대응한다. 또한, 제4(b)도 및 제4(c)도에 있어서, 속도 에러 신호의 진폭이 최소치 0의 기간 Td를 바이어스 기간이라 하고, 목표 속도의 대소를 정한다. 또한, 속도 에러의 진폭이 최소치 0에서 최대치 2n-1까지 변화하는 기간 TS를 폐쇄영역이라 칭하고, 속도 에러 신호의 인입 동작이 행해지는 범위를 정한다.
더욱 상세하게 설명하면, 제4도에서 명백해진 것과같이, 캡스턴 모터가 소정의 회전 속도로 정확히 회전하고 있는 경우에는, 속도 에러 신호의 진폭은 최소치 0과 최대치 2n-1의 거의 중간점(A)에 고정되어 있고, 대체로 (2n-1)/2 진폭의 위상 에러 신호에 기초를 두고 서보 제어가 행해진다. 이 서보 제어에 의하여 상기 소정의 회전 속도가 유지된다. 이 중간점(A)를 지금부터 폐쇄점이라 칭한다.
그런데, 캡스턴 모터의 회전 속도가 증가하기 시작하면, 이에 따라서 속도 에러 신호의 진폭은 전술한 폐쇄점(A)로 부터 저하한다. 즉, 캡스턴 모터의 구동계에 공급되는 서보 신호는 저하하고, 모터의 회전을 억제하는 힘이 작용하며, 이로 인해 증대하고 있던 회전속도는 소정 속도로 회복된다. 반대로, 캡스턴 모터의 회전 속도가 소정 속도로부터 저하하면, 이에 따라서 속도 에러 신호의 진폭은 폐쇄점(A)로 부터 증가하게 된다. 이로 인해, 캡스턴 모터의 구동계에 공급되는 서보 신호가 증가하고, 모터의 회전을 촉진하는 힘이 작용하여, 저하하고 있던 회전 속도는 소정 속도로 회복된다. 이와 같은 디지탈 서보 제어에 대해서는, 일본국 특허 공개(소) 제63-208,107호 공보에 상세하게 기재되어 있다.
전술되어 있고 제4도에서 명백하게 알수 있는 것과 같이, 속도 에러 신호(CSP)의 진폭은 바이어스 기간(Td)와 폐쇄 영역(Ts), FG 신호 주기 데이타인 레지스터(R3)의 내용 (이하, R3이라 함)에 기초를 두고 다음 식에 의해 결정된다.
Td+T3R3일 때 CSB=2n-13
TdR3≤Td+Ts일 때
CSP=(R3-Td)/Ts×2n-1
여기에서, 제2도의 플로우챠트를 다시 참조하면, 우선 스텝(S6)에서, R3Td+Ts가 성립하는지의 여부가 판단된다. 그리고, 성립할 경우에는, 전술한 식에서, 2n-1이 속도 에러 신호로서 결정된다(스텝 S7). 한편, R3Td+Ts가 성립하지 않을 경우에는, 스텝(S8)에서, TdR3≤Td+Ts가 성립하는지의 여부가 판단된다. 그리고, 성립할 경우에는, 전술한 식에서, CSP=(R3-Td)/Ts×(2n-1)를 속도 에러 신호로서 결정하고(스텝 S9), 성립하지 않을 경우에는 CSP=0을 속도 에러 신호로서 결정한다(스텝 S10).
그 다음, 스텝(S11)에서 캡스턴 모터의 위상 에러 신호가 별도로 작성되고, 스텝(S12)에서 전술한 바와 같이 구해진 속도 에러 신호와 위상 에러 신호의 합성이 행해지고, 이로 인해 회전 에러 신호, 즉 디지탈 서보 신호가 형성된다. 그 후, CPU(2)는 FG삽입으로부터 복귀한다(스텝 S13).
상술한 바와 같은 본 발명의 실시예에 의하면, 속도 에러 신호는 연속하는 FG 신호 펄스의 상승에서 다음 상승까지의 주기 및 하강에서 다음 하강까지의 주기에 기초를 두고 작성되기 때문에, FG 신호의 듀티비가 50%가 아니라도, 디지탈 서보 제어의 샘플링 주파수를 실질적으로 2배로 할 수 있고, 캡스턴 모터의 정확한 회전 속도를 정확히 제어할 수 있다.

Claims (7)

  1. 회전체(10)의 회전 속도를 제어하는 디지탈 서보 시스템에 있어서, 복수의 연속 펄스를 포함하고, 상기 회전체의 회전 속도에 비례하는 주파수를 갖는 FG 신호를 발생시키는 FG 신호 발생 수단(12), 상기 FG 신호 펄스 중 한 펄스의 상승에서 다음 FG 신호 펄스의 상승까지의 제1주기를 측정하는 제1측정수단(1), 상기 FG 신호 펄스 중 한 펄스의 하강에서 다음 FG 신호, 펄스의 하강까지의 제2주기를 측정하는 제2측정 수단(1), 상기 제1측정 수단 또는 제2측정 수단에 의해 측정된 제1 또는 제2의 주기를 교대로 사용하여 상기 회전체의 회전 속도에 관한 속도 에러 신호를 작성하는 수단(1), 및 상기 속도 에러 신호에 기초를 두고 상기 회전체를 회전 구동하는 수단(9)을 포함하는 것을 특징으로 하는 디지탈 서보 시스템.
  2. 제1항에 있어서,
    클럭의 계수 동작을 반복하여 행하는 타이머 카운터(6), 및 상기 FG 신호 펄스의 상승 및 하강의 타이밍으로 상기 타이머 카운터의 계수치를 즉시 기억하는 입력 캡처 레지스터(7)을 더 포함하는 것을 특징으로 하는 디지탈 서보 시스템.
  3. 제2항에 있어서, 상기 제1특정수단이
    전번의 FG 신호 펄스 상승시의 상기 타이머 카운터의 계수치를 기억하는 제1레지스터(R2),
    상기 입력 캡처 레지스터의 내용과 상기 제1레지스터의 내용을 감산해서 상기 제1주기를 구하는 수단(2), 및 상기 감산후에, 상기 입력 캡처 레지스터의 내용을 상기 제1레지스터에 전송하는 수단(2)을 포함하고, 상기 제2측정 수단이 전번의 FG 신호 펄스 하강시의 상기 타이머 카운터의 계수치를 기억한 제2레지스터(R4), 상기 입력 캡처 레지스터의 내용과 상기 제2의 레지스터 내용을 감산해서 상기제2주기를 구하는 수단(2) 및 상기 감산 후에 상기 입력 캡처 레지스터의 내용을 상기 제2레지스터에 전송하는 수단(2)을 포함하는 것을 특징으로 하는 디지탈 서보 시스템.
  4. 제3항에 있어서, 상기 제1주기 및 상기 제2주기를 교대로 기억하는 제3레지스터(R3)을 더 포함하는 것을 특징으로 하는 디지탈 서보 시스템.
  5. 제4항에 있어서, 상기 속도 에러 신호 작성 수단이 상기 측정된 제1 또는 제2주기(R3), 소정의 바이어스 기간(Td) 및 폐쇄 영역(Ts)에 기초를 두고, n(n은 정의 정수) 비트의 디지탈 속도 에러 신호(CSP)의 진폭을 결정하는 수단을 포함하는 것을 특징으로 하는 디지탈 서보 시스템.
  6. 제5항에 있어서, 상기 진폭 결정 수단이 Td+TsR3일 때에 CSP=2n-1의 신호를 작성하고, R3≤Td일 때에 CSP=0의 신호를 작성하며, TdR3≤Td+Ts일 때에 CSP=(R3-Td)/Ts×(2n-1)의 신호를 작성하는 것을 특징으로 하는 디지탈 서보 시스템.
  7. 제1항에 있어서, 상기 회전체가 비디오 테이프 레코더의 캡스턴 모터인 것을 특징으로 하는 디지탈 서보 시스템.
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JPH02165055A (ja) 1990-06-26

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