JPWO2020075583A1 - 半導体装置、固体撮像素子 - Google Patents
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Abstract
Description
<半導体装置の全体構成>
第1実施形態に係る半導体装置は、例えば、固体撮像素子の画素回路が備える増幅トランジスタに組み込まれている。
また、低濃度N型領域LNの形状は、直方体である。
したがって、低濃度N型領域LNの形状は、積層方向から見て方形である。
また、第一高濃度N型領域2は、対向領域2aと、底部領域2bを含んで形成されている。
底部領域2bは、低濃度N型領域LNの互いに隣接しない二つの面のうち一方の面(図2中では下方の面)と接触する部分と、ゲート電極4と積層方向で対向する部分を含む領域である。第1実施形態では、一例として、底部領域2bを、不純物の濃度が500keV/1E14(個/cm2)のリンを用いて形成した場合について説明する。
また、第二高濃度N型領域3は、低濃度N型領域LNの互いに隣接しない二つの面のうち他方の面(図2中では上方の面)に接触している。
したがって、積層方向は、低濃度N型領域LNと第一高濃度N型領域2及び第二高濃度N型領域3を積層した方向である。
第二高濃度N型領域3のソース電極と接続している面と、対向領域2aのドレイン電極と接続している面は、積層方向と直交する方向から見て同じ高さ(シリコン表面の高さ)である。
したがって、第一高濃度N型領域2のソース電極またはドレイン電極と接続している面と、第二高濃度N型領域3のソース電極またはドレイン電極と接続している面とは、積層方向と直交する方向から見て同じ高さにある。
また、ゲート電極4は、低濃度N型領域LNと対向していない部分を有する。すなわち、低濃度N型領域LNは、ゲート電極4と対向していない部分を有する。
ゲート電極4の形状は、積層方向から見て方形である。
第一絶縁膜5aの材料としては、例えば、酸化シリコン(SiO)、窒化シリコン(SiN)、酸化ハフニウム(HfO)のうち少なくとも一つを用いる。
第二絶縁膜5bの材料としては、例えば、酸化シリコン、窒化シリコン、酸化ハフニウムのうち少なくとも一つを用いる。
第三絶縁膜5cの材料としては、例えば、酸化シリコン、窒化シリコン、酸化ハフニウムのうち少なくとも一つを用いる。
このため、電流は、第二高濃度N型領域3が接続しているソース電極から、低濃度N型領域LNで形成されるチャネル(チャネル領域)を経由して、ドレイン電極に接続している第一高濃度N型領域2(底部領域2b)へと、上下方向(積層方向)に流れる。
そして、ゲート電極4は、図3に示すように、チャネルの周囲から、ゲート電位によって空乏層DLの幅を調節し、ゲート電位を小さくするときは空乏層DLを拡大する。また、チャネルの全てが空乏化したときには、ソース電極からドレイン電極へ電流は流れなくなる(オフ動作時)。一方、ゲート電位を大きくし、空乏層DLを狭くしたときには、ソース電極からドレイン電極へ電流が流れる(オン動作時)。なお、図3中には、ゲート絶縁膜の界面トラップを、符号TPを付して示す。
図1から図3を参照しつつ、図4から図10を用いて、第1実施形態の半導体装置を製造する製造プロセスを説明する。
半導体装置の製造プロセスは、底部領域形成工程と、素子分離形成工程と、対向領域形成工程と、酸化膜堆積工程と、ポリシリコン堆積工程を含む。これに加え、マスク除去工程と、低濃度N型領域形成工程と、第二高濃度N型領域形成工程と、熱処理工程と、コンタクト形成工程を含む。
素子分離形成工程では、図5に示すように、後にゲート電極4と、第一絶縁膜5aと、第二絶縁膜5bと、第三絶縁膜5cを形成する領域を除く領域に、フォトリソグラフィによって、窒化膜等で形成されたハードマスク12をパターニングする。さらに、素子分離形成工程では、プラズマエッチングにより、後にゲート電極4と、第一絶縁膜5aと、第二絶縁膜5bと、第三絶縁膜5cを形成する領域に対し、シリコン基板10を約500[nm]の深さで掘り込む。
対向領域形成工程では、図6に示すように、シリコン基板10のうち素子分離形成工程で掘り込んだ部分と、積層方向から見て素子分離形成工程で掘り込んだ部分に包囲されている部分に、フォトリソグラフィにより第一レジストマスク14aを形成する。さらに、対向領域形成工程では、第一レジストマスク14aを形成していない領域のシリコン基板10に、イオン注入方法を用いて、不純物の濃度が100keV/1E14(個/cm2)のリンを注入することで、対向領域2aを形成する。
酸化膜堆積工程では、図7に示すように、対向領域形成工程で形成した第一レジストマスク14aを除去する。その後に、熱酸化方法によって、後に第一絶縁膜5a、第二絶縁膜5b及び第三絶縁膜5cとなる酸化膜16を、シリコン基板10、底部領域2b及びハードマスク12に、例えば、約7[nm]の厚さで堆積させる。
ポリシリコン堆積工程では、図8に示すように、酸化膜堆積工程で酸化膜16を堆積させた面に、CVD(Chemical Vapor Deposition)法によって、ポリシリコン18を堆積させる。
マスク除去工程では、図9に示すように、CMP(Chemical Mechanical Polishing)法によって、ポリシリコン堆積工程で堆積させたポリシリコン18を平坦化する。さらに、マスク除去工程では、ウェットエッチングによって、素子分離形成工程でパターニングしたハードマスク12を除去することで、ゲート電極4と、第一絶縁膜5aと、第二絶縁膜5bと、第三絶縁膜5cを形成する。
低濃度N型領域形成工程では、図10に示すように、対向領域2aと、ゲート電極4と、第一絶縁膜5aと、第三絶縁膜5cに、フォトリソグラフィにより第二レジストマスク14bを形成する。さらに、低濃度N型領域形成工程では、第二レジストマスク14bを形成していない領域のシリコン基板10に、イオン注入方法を用いて、不純物の濃度が100keV/1E13(個/cm2)のリンを注入することで、低濃度N型領域LNを形成する。
第二高濃度N型領域形成工程では、図10に示すように、低濃度N型領域LNのうち、底部領域2bと接触している面と反対側の面(図10中では上側の面)に、イオン注入方法を用いて、不純物の濃度が100keV/1E14(個/cm2)のリンを注入する。これにより、第二高濃度N型領域形成工程では、第二高濃度N型領域3を形成する。
熱処理工程では、熱処理を行うことで不純物を活性化させる。
コンタクト形成工程は、公知のCMOSを形成する処理と同様の処理を行うことで、第一高濃度N型領域2をソース電極及びドレイン電極のうち一方と接続させ、第二高濃度N型領域3がソース電極及びドレイン電極のうち他方と接続させる。
第1実施形態では、ゲート電極4の材料として、多結晶シリコンを用いたが、これに限定するものではなく、ゲート電極4の材料として、窒化チタン及びアルミニウムを用いてもよい。この場合、第一絶縁膜5a、第二絶縁膜5b及び第三絶縁膜5cの材料として、酸化シリコンを主成分とし、酸化ハフニウムを添加物として用いることが、ゲート電極4とゲート絶縁膜との組み合わせとして好適である。
第2実施形態に係る半導体装置も、図1に示した断面構造を有し、第1実施形態に係る半導体装置の構造と共通する。しかしながら、第2実施形態に係る半導体装置は、図11及び図12に示すように、第二絶縁膜5bの膜厚T2と第三絶縁膜5cの膜厚T3が、第一絶縁膜5aの膜厚T1よりも厚い構成が、第1実施形態と相違する。
図11及び図12を参照しつつ、図13から図19を用いて、第2実施形態の半導体装置を製造する製造プロセスを説明する。
底部領域形成工程と、素子分離形成工程と、対向領域形成工程と、低濃度N型領域形成工程、第二高濃度N型領域形成工程、熱処理工程、コンタクト形成工程は、上述した第1実施形態と同様であるため、説明を省略する。
第一酸化膜堆積工程では、図13に示すように、熱酸化方法によって、後に第二絶縁膜5b及び第三絶縁膜5cとなる第一酸化膜16aを、シリコン基板10、底部領域2b及びハードマスク12に、例えば、約14[nm]の厚さで堆積させる。
第一酸化膜エッチング工程では、図14に示すように、シリコン基板10のうち素子分離形成工程で掘り込んだ部分と、素子分離形成工程で掘り込んだ部分よりも外周側の部分に、フォトリソグラフィにより第三レジストマスク14cを形成する。
さらに、第一酸化膜エッチング工程では、図15に示すように、第一酸化膜16aのうち、第三レジストマスク14cによって覆われていない部分を、ウェットエッチングにより除去する。
第一マスク除去工程では、図16に示すように、第三レジストマスク14cを除去する。
第二酸化膜堆積工程では、図17に示すように、熱酸化方法によって、後に第一絶縁膜5aとなる第二酸化膜16bを、シリコン基板10、底部領域2b及びハードマスク12に、例えば、約7[nm]の厚さで堆積させる。
ポリシリコン堆積工程では、図18に示すように、第二酸化膜堆積工程で第二酸化膜16bを堆積させた面に、CVD法によって、ポリシリコン18を堆積させる。
マスク除去工程では、図19に示すように、CMP法によって、ポリシリコン堆積工程で堆積させたポリシリコン18を平坦化する。さらに、マスク除去工程では、ウェットエッチングによって、素子分離形成工程でパターニングしたハードマスク12を除去することで、ゲート電極4と、第一絶縁膜5aと、第二絶縁膜5bと、第三絶縁膜5cを形成する。
これにより、ドレイン電極とゲート電極4との間を、低容量化することが可能となる。
第3実施形態に係る半導体装置も、図1に示した断面構造を有し、第1実施形態に係る半導体装置の構造と共通する。しかしながら、第3実施形態に係る半導体装置は、図20に示すように、第三絶縁膜5cの膜厚T3が、第一絶縁膜5aの膜厚T1及び第二絶縁膜5bの膜厚T2よりも厚い構成が、第1実施形態と相違する。
図20を参照しつつ、図21から図27を用いて、第3実施形態の半導体装置を製造する製造プロセスを説明する。
底部領域形成工程と、素子分離形成工程と、対向領域形成工程と、低濃度N型領域形成工程、第二高濃度N型領域形成工程、熱処理工程、コンタクト形成工程は、上述した第1実施形態と同様であるため、説明を省略する。
第一酸化膜堆積工程では、図21に示すように、熱酸化方法によって、後に第三絶縁膜5cとなる第三酸化膜16cを、シリコン基板10、底部領域2b及びハードマスク12に、例えば、約14[nm]の厚さで堆積させる。
第一酸化膜エッチング工程では、図22に示すように、第一酸化膜堆積工程で堆積させた第三酸化膜16cのうち、後に低濃度N型領域LNとなる領域と第一絶縁膜5aとなる領域を除く部分に、フォトリソグラフィにより第四レジストマスク14dを形成する。
さらに、第一酸化膜エッチング工程では、図23に示すように、第三酸化膜16cのうち、第四レジストマスク14dによって覆われていない部分を、ウェットエッチングにより除去する。
第一マスク除去工程では、図24に示すように、第四レジストマスク14dを除去する。
第二酸化膜堆積工程では、図25に示すように、熱酸化方法によって、後に第一絶縁膜5a及び第二絶縁膜5bとなる第四酸化膜16dを、シリコン基板10、底部領域2b及びハードマスク12に、例えば、約7[nm]の厚さで堆積させる。
ポリシリコン堆積工程では、図26に示すように、第二酸化膜堆積工程で第二酸化膜16bを堆積させた面に、CVD法によって、ポリシリコン18を堆積させる。
マスク除去工程では、図27に示すように、CMP法によって、ポリシリコン堆積工程で堆積させたポリシリコン18を平坦化する。さらに、マスク除去工程では、ウェットエッチングによって、素子分離形成工程でパターニングしたハードマスク12を除去することで、ゲート電極4と、第一絶縁膜5aと、第二絶縁膜5bと、第三絶縁膜5cを形成する。
第4実施形態に係る半導体装置は、図28及び図29に示すように、複数(二つ)の低濃度N型領域LNa,1bと、複数(二つ)の第二高濃度N型領域3a,3bを有する構成が、第1実施形態と相違する。以下の説明では、第1実施形態との共通する部分の説明を省略する。
二つの第二高濃度N型領域3a,3bは、それぞれ、二つの低濃度N型領域LNa,1bのうち、底部領域2bと接触している面と反対側の面に接触している。なお、図中では、第二高濃度N型領域3aが低濃度N型領域LNaと接触し、第二高濃度N型領域3bが低濃度N型領域LNbと接触している構成を示す。
したがって、一つの第一高濃度N型領域2に、複数の第二高濃度N型領域(第二高濃度N型領域3a,3b)及び複数の低濃度N型領域(低濃度N型領域LNa,1b)が積層されている。
第4実施形態では、二つの低濃度N型領域LNa,1bと、二つの第二高濃度N型領域3a,3bを有する構成としたが、これに限定するものではない。すなわち、例えば、図30及び図31に示すように、四つの低濃度N型領域LNa〜1dと、四つの第二高濃度N型領域3a〜3dを有する構成としてもよい。
この構成であれば、第4実施形態の構成と比較して、面積効率を増加させて電流を増加させることが可能となり、トランジスタのサイズを調節することが可能となる。
第5実施形態に係る半導体装置は、図32及び図33に示すように、第一高濃度N型領域2がドレイン電極と接続している面と、第二高濃度N型領域3がソース電極と接続している面とは、異なる高さにある構成が、第1実施形態と相違する。また、二つの面は、積層方向と直交する方向から見て異なる高さである。以下の説明では、第1実施形態との共通する部分の説明を省略する。
底部領域2bのうち、積層方向で低濃度N型領域LNと、ゲート電極4と、第一絶縁膜5aと、第二絶縁膜5bと、第三絶縁膜5cと対向していない部分は、ドレイン電極と接続している。
第5実施形態の構成であれば、半導体装置の設計自由度を向上させることが可能となる。
第6実施形態に係る半導体装置は、図34に示すように、ゲート電極4が、積層方向から見て、低濃度N型領域LNと対向する部分と低濃度N型領域LNと対向していない部分を備える構成と、第四絶縁膜5dを有する構成が、第1実施形態と相違する。以下の説明では、第1実施形態との共通する部分の説明を省略する。
第四絶縁膜5dの材料としては、例えば、酸化シリコン、窒化シリコン、酸化ハフニウムのうち少なくとも一つを用いる。
第6実施形態では、第四絶縁膜5dの材料として、酸化シリコンを用いる場合について説明する。
また、第6実施形態の構成であれば、半導体装置の設計自由度を向上させることが可能となる。
したがって、第二高濃度N型領域3の形状も、積層方向から見て円形となる。
第7実施形態の構成であれば、低濃度N型領域LNで形成されるチャネルの形状が、尖った角を有していない形状となるため、チャネルの内部に電界が集中する箇所が存在せず、電界の分布が均一となるため、均一なトランジスタの動作が可能となる。
第8実施形態に係る半導体装置は、図36に示すように、固体撮像素子SCCが有する。以下の説明では、第1実施形態との共通する部分の説明を省略する場合がある。
固体撮像素子SCCは、第一半導体層260と、層間絶縁層270と、第二半導体層280と、N型ポリシリコンパッド290aと、共有コンタクト290bを備える。
画素回路210は、フォトダイオード110と、転送トランジスタTRと、フローティングディフュージョン130を備える。
フォトダイオード110は、入射光を光電変換し、光電変換の光量に応じた電荷を生成して蓄積する。
フォトダイオード110(光電変換素子)の一端(アノード電極)は、接地されている。フォトダイオード110の他端(カソード電極)は、転送トランジスタTRのソース電極に接続されている。
また、転送トランジスタTRは、図外のタイミング制御部からゲート電極に供給される駆動信号TGRに従って、フォトダイオード110からフローティングディフュージョン130への電荷の転送をオンまたはオフする。
また、図37に示すように、転送トランジスタTRには、層間絶縁層270及び第二半導体層280を貫通する転送側層間配線310が接続されている。
なお、フローティングディフュージョン130は、転送トランジスタTRのドレイン電極と、後述するリセットトランジスタ140のソース電極と、後述する増幅トランジスタ150のゲート電極とを接続する点(接続点)に形成されている。
第二半導体層280は、層間絶縁層270に積層した層であり、半導体装置SDを含む増幅トランジスタ150と、リセットトランジスタ140を配置した半導体層である。
N型ポリシリコンパッド290aは、4つの画素回路210がそれぞれ備える4個のフローティングディフュージョン130を接続する。なお、図36には、4個のフローティングディフュージョン130及びフォトダイオード110のうち、2個のみを図示する。
共有コンタクト290bは、N型ポリシリコンパッド290aと増幅トランジスタ150とを接続する。
1つの読み出し回路RCを共有する各センサ画素SPが有するフローティングディフュージョン130は、互いに電気的に接続されるとともに、共通の読み出し回路RCの入力端に電気的に接続されている。読み出し回路RCは、例えば、リセットトランジスタ140と、増幅トランジスタ150と、選択トランジスタ160とを有している。なお、選択トランジスタ160は、必要に応じて省略してもよい。選択トランジスタ160のソース(読み出し回路RCの出力端)は、垂直信号線170に電気的に接続されている。選択トランジスタ160のゲートは、画素駆動線(図示を省略)へ電気的に接続されている。
増幅トランジスタ150のソース(読み出し回路RCの出力端)は、垂直信号線170に電気的に接続されている。リセットトランジスタ140のソースと増幅トランジスタ150のゲートとの間には、FD転送トランジスタFDGが設けられている。FD転送トランジスタFDGのソースには、増幅トランジスタ150のゲートが電気的に接続されている。
低濃度N型領域LNは、例えば、不純物の濃度が10keV/1E18(個/cm2)以下である材料を用いて形成する。
また、低濃度N型領域LNの形状は、直方体である。
第一高濃度N型領域2は、低濃度N型領域LNよりも不純物の濃度が高い材料を用いて形成する。また、第一高濃度N型領域2は、ソース電極及びドレイン電極のうち一方と接続している。
また、第一高濃度N型領域2及び第二高濃度N型領域3は、低濃度N型領域LNを間に挟んで、第一半導体層260及び第二半導体層280を積層した方向と直交する方向に積層されている。なお、図40では、第一半導体層260及び第二半導体層280を積層した方向と直交する方向を、「直交方向」と示す。また、図40に図示しているスペーサ層420については、後述する。
また、ゲート電極4は、層間絶縁層270及び第二半導体層280を貫通するゲート側層間配線330により、フローティングディフュージョン130に接続されて第一半導体層260へ電気的に接続されている。なお、ゲート側層間配線330は、ゲート電極4と第一半導体層260を電気的に接続する配線である。
さらに、ゲート電極4は、積層方向から見て、直交する二辺を有するL字形に形成されている。ゲート電極4が有する二辺のうち一方は、積層方向から見て、低濃度N型領域LNの積層方向と平行な二辺(CNa、CNb)のうち第一半導体層260から遠い一辺CNbと対向している。ゲート電極4が有する二辺のうち他方は、積層方向から見て、低濃度N型領域LNの積層方向と直交する二辺(CNc、CNd)のうちゲート側層間配線330に近い一辺CNcと対向している。
また、遮蔽電極320は、例えば、遮蔽側配線340を用いて、第一半導体層260及び第二半導体層280とは異なる部位(例えば、第二半導体層280よりも上方に積層した、図外の半導体層)へ電気的に接続されている。なお、遮蔽側配線340は、遮蔽電極320と第一半導体層260及び第二半導体層280とは異なる半導体層とを電気的に接続する配線である。
第8実施形態では、遮蔽側配線340を遮蔽電極320に接続することで、遮蔽電極320にGND電位等の固定電位を設定する構成とした場合について説明する。
さらに、遮蔽電極320は、積層方向から見て、直交する二辺を有するL字形に形成されている。遮蔽電極320が有する二辺のうち一方は、積層方向から見て、低濃度N型領域LNの積層方向と平行な二辺のうち第一半導体層260に近い一辺CNaと対向している。遮蔽電極320が有する二辺のうち他方は、積層方向から見て、低濃度N型領域LNの積層方向と直交する二辺のうち転送側層間配線310に近い一辺CNdと対向している。
以上により、ゲート電極4及び遮蔽電極320は、低濃度N型領域LN、第一高濃度N型領域2及び第二高濃度N型領域3を積層した方向である積層方向から見て、低濃度N型領域LNの四辺(CNa〜CNd)と対向する。
第二絶縁膜5bは、ゲート電極4と第一高濃度N型領域2との間に配置されている。
第五絶縁膜5eは、遮蔽電極320と低濃度N型領域LNとの間に配置されている。
第五絶縁膜5eの材料としては、例えば、酸化シリコン、窒化シリコン、酸化ハフニウムのうち少なくとも一つを用いる。
図36から図40を参照しつつ、図41から図55を用いて、第8実施形態の固体撮像素子SCCを製造する製造プロセスを説明する。
固体撮像素子SCCの製造プロセスでは、まず、図41に示すように、第一半導体層260を形成するための第一半導体基板260a(例えば、Siを用いて形成する)に、層間絶縁層270を形成するための第一層間絶縁膜270aと第二層間絶縁膜270bを成膜する。なお、第一層間絶縁膜270aは、例えば、酸化膜により形成する。また、第二層間絶縁膜270bは、例えば、酸化膜又は窒化膜により形成する。
次に、図42に示すように、低濃度N型領域LNを形成するためのチャネル半導体基板400(例えば、Siを用いて形成する)に、第五絶縁膜5eを形成するための第五基礎絶縁膜410を成膜する。なお、第五基礎絶縁膜410は、例えば、酸化膜により形成する。
次に、図44に示すように、遮蔽電極材料層320aの第五基礎絶縁膜410と対向する面と反対側の面に対し、全面に第二層間絶縁膜270bと貼り合わせることで層間絶縁層270を形成するための、第三層間絶縁膜270cを成膜する。なお、第三層間絶縁膜270cは、例えば、酸化膜により形成する。
次に、図47に示すように、チャネル半導体基板400を、低濃度N型領域LNを形成するための厚さに研磨した後、図48に示すように、低濃度N型領域LNに対応する領域を残して、チャネル半導体基板400及び第五基礎絶縁膜410をエッチングする。
次に、図50に示すように、第三層間絶縁膜270cの第二層間絶縁膜270bと対向する面と反対の面に対し、全面に、チャネル半導体基板400、第五基礎絶縁膜410及び遮蔽電極材料層320aの全体を埋め込むように、第二半導体層280を形成するための第二層材料絶縁膜280aを形成する。なお、第二層材料絶縁膜280aは、例えば、酸化膜により形成する。
次に、図52に示すように、第一絶縁膜5aと、第五絶縁膜5eのうち第五基礎絶縁膜410とともに第五絶縁膜5eを形成する部分である第五側方絶縁膜411を成膜する。
次に、図54に示すように、ゲート電極4が有する二辺のうち一方の、低濃度N型領域LNと対向する面と連続する二つの面に、それぞれ、スペーサ層420を形成する。さらに、低濃度N型領域LNと積層方向で対向する部分に、例えば、イオン注入方法を用いて、第一高濃度N型領域2と第二高濃度N型領域3を形成する。
その後、図55に示すように、ゲート電極4及びスペーサ層420を埋め込むように、第二層材料絶縁膜280aと共に第二半導体層280を形成するための第三層材料絶縁膜280bを形成する。なお、第三層材料絶縁膜280bは、例えば、酸化膜により形成する。さらに、ゲート電極4及び遮蔽電極320に連通するコンタクトホールを形成し、導体(例えば、タングステン)を用いて、ゲート側層間配線330と、遮蔽側配線340を形成する。
また、第8実施形態の構成であれば、遮蔽電極320に、例えば、ゲート電極4と異なる電位(GND電位と異なる電位)を設定することで、閾値電圧を任意に制御することが可能となる。
閾値電圧の低下は、以下の要因により発生する。
低濃度N型領域LNと対向する電極が分割されていない一体構造である場合、互いに対抗する電極がそれぞれのバックゲートとして機能し、チャネル(低濃度N型領域LN)内の空間電荷を打ち消して反転させるためのバイアス量が低下する。このため、閾値電圧は大きく低下してしまい、閾値電圧を適切な範囲に制御することが困難となる。
第8実施形態では、例えば、図37に示すように、ゲート電極4とゲート側層間配線330との間に間隔が空いている構成としたが、これに限定するものではなく、ゲート電極4とゲート側層間配線330が接触している構成としてもよい。
第9実施形態に係る固体撮像素子は、図56に示すように、ゲート電極4及び遮蔽電極320の構成が、第8実施形態と相違する。以下の説明では、第8実施形態との共通する部分の説明を省略する場合がある。
ゲート電極4は、積層方向から見て、平行な二辺と、平行な二辺と直交する一辺を有するC字形に形成されている。ゲート電極4が有する平行な二辺は、積層方向から見て、低濃度N型領域LNの積層方向と平行な二辺(CNa、CNb)と対向している。ゲート電極4が有する平行な二辺と直交する一辺は、積層方向から見て、低濃度N型領域LNの積層方向と直交する二辺(CNc、CNd)のうちゲート側層間配線330に近い一辺CNcと対向している。
以上により、ゲート電極4及び遮蔽電極320は、低濃度N型領域LN、第一高濃度N型領域2及び第二高濃度N型領域3を積層した方向である積層方向から見て、低濃度N型領域LNの四辺(CNa〜CNd)と対向する。
また、第9実施形態の構成であれば、遮蔽電極320に、例えば、ゲート電極4と異なる電位(GND電位と異なる電位)を設定することで、閾値電圧を任意に制御することが可能となる。
第10実施形態に係る固体撮像素子は、図57に示すように、ゲート電極4及び遮蔽電極320の構成が、第8実施形態と相違する。以下の説明では、第8実施形態との共通する部分の説明を省略する場合がある。
ゲート電極4は、積層方向から見て、直交する二辺を有するL字形に形成されている。ゲート電極4が有する二辺のうち一方は、積層方向から見て、低濃度N型領域LNの積層方向と平行な二辺(CNa、CNb)のうち第一半導体層260から近い一辺CNaと対向している。ゲート電極4が有する二辺のうち他方は、積層方向から見て、低濃度N型領域LNの積層方向と直交する二辺(CNc、CNd)のうちゲート側層間配線330に近い一辺CNcと対向している。
以上により、ゲート電極4及び遮蔽電極320は、低濃度N型領域LN、第一高濃度N型領域2及び第二高濃度N型領域3を積層した方向である積層方向から見て、低濃度N型領域LNの三辺(CNa、CNc、CNd)と対向する。
また、第10実施形態の構成であれば、遮蔽電極320に、例えば、ゲート電極4と異なる電位(GND電位と異なる電位)を設定することで、閾値電圧を任意に制御することが可能となる。
第11実施形態に係る固体撮像素子は、図58に示すように、ゲート電極4及び遮蔽電極320の構成が、第8実施形態と相違する。以下の説明では、第8実施形態との共通する部分の説明を省略する場合がある。
ゲート電極4は、積層方向から見て、一辺のみの直線状に形成されている。ゲート電極4が有する一辺は、積層方向から見て、低濃度N型領域LNの積層方向と直交する二辺(CNc、CNd)のうちゲート側層間配線330に近い一辺CNcと対向している。
以上により、ゲート電極4及び遮蔽電極320は、低濃度N型領域LN、第一高濃度N型領域2及び第二高濃度N型領域3を積層した方向である積層方向から見て、低濃度N型領域LNの三辺(CNa、CNc、CNd)と対向する。
また、第11実施形態の構成であれば、遮蔽電極320に、例えば、ゲート電極4と異なる電位(GND電位と異なる電位)を設定することで、閾値電圧を任意に制御することが可能となる。
第12実施形態に係る固体撮像素子は、図59に示すように、ゲート電極4、遮蔽電極320及び第五絶縁膜5eの構成が、第8実施形態と相違する。以下の説明では、第8実施形態との共通する部分の説明を省略する場合がある。
第12実施形態に係る固体撮像素子SCCでは、ゲート電極4と遮蔽電極320が一体化されている。一体化されたゲート電極4及び遮蔽電極320は、積層方向から見て、角筒状に形成されており、低濃度N型領域LNを包囲している。
遮蔽電極320は、積層方向から見て、平行な二辺を有する。遮蔽電極320が有する平行な二辺は、積層方向から見て、低濃度N型領域LNの積層方向と直交する二辺(CNc、CNd)と対向している。
第五絶縁膜5eの厚さは、第一絶縁膜5aの厚さよりも厚い。第12実施形態では、一例として、第五絶縁膜5eの厚さが、第一絶縁膜5aの厚さの二倍以上である構成について説明する。
また、第12実施形態の構成であれば、遮蔽電極320により、隣接する異電位の構造体(転送側層間配線310、ゲート側層間配線330)からの電界を遮蔽することが可能となる。これにより、低濃度N型領域LNに対して全ての方向から同じバイアスが印加されることによって発生する、閾値電圧の低下を抑制することが可能となる。
第13実施形態に係る固体撮像素子は、図60に示すように、ゲート電極4と、第一高濃度N型領域2及び第二高濃度N型領域3構成が、第8実施形態と相違する。以下の説明では、第8実施形態との共通する部分の説明を省略する場合がある。
低濃度領域対向部4Lは、低濃度N型領域LNと対向する部分である。また、低濃度領域対向部4Lと低濃度N型領域LNとの距離は、均一である。
高濃度領域対向部4Hは、第一高濃度N型領域2及び第二高濃度N型領域3と対向する部分である。また、高濃度領域対向部4Hには、ゲート側傾斜部500aが形成されている。
ゲート側傾斜部500aは、ゲート電極4の中心から離れるほど、ゲート電極4の第一高濃度N型領域2及び第二高濃度N型領域3と対向する面が、第一高濃度N型領域2及び第二高濃度N型領域3から離れる形状に形成されている。
第一高濃度側傾斜部500bは、低濃度N型領域LNから離れるほど、第一高濃度側傾斜部500bのゲート電極4と対向する面が、ゲート電極4から離れる形状に形成されている。
第二高濃度N型領域3には、ゲート電極4と対向する部分に、第二高濃度側傾斜部500cが形成されている。
第二高濃度側傾斜部500cは、低濃度N型領域LNから離れるほど、第二高濃度側傾斜部500cのゲート電極4と対向する面が、ゲート電極4から離れる形状に形成されている。
図60を参照しつつ、図61を用いて、第13実施形態の固体撮像素子SCCを製造する製造プロセスを説明する。
固体撮像素子SCCの製造プロセスでは、図61に示すように、低濃度N型領域LNと、第一高濃度N型領域2及び第二高濃度N型領域3に対して、保護膜500dを形成する。その後、例えば、等方エッチングを用いて、ゲート電極4の第一高濃度N型領域2及び第二高濃度N型領域3と対向する部分に、ゲート側傾斜部500aを形成する。さらに、第一高濃度N型領域2のゲート電極4と対向する部分に、第一高濃度側傾斜部500bを形成する。これに加え、第二高濃度N型領域3のゲート電極4と対向する部分に、第二高濃度側傾斜部500cを形成する。
その後、例えば、酸化シリコンを用いて、低濃度N型領域LNと、第一高濃度N型領域2及び第二高濃度N型領域3を埋め込む層を形成する。
なお、第一高濃度N型領域2及び第二高濃度N型領域3とゲート電極4との距離が近いほど、第一高濃度N型領域2及び第二高濃度N型領域3とゲート電極4との間の寄生容量が増加する。このため、画素回路210によって光信号から電気信号に変換する際の効率が低下する。
第13実施形態では、固体撮像素子の構成を、ゲート電極4と第一高濃度N型領域2及び第二高濃度N型領域3とが対向する部分の距離が、ゲート電極4と低濃度N型領域LNとが対向する部分の距離よりも長い構成としたが、これに限定するものではない。すなわち、ゲート電極4と、第一高濃度N型領域2及び第二高濃度N型領域3のうち少なくとも一方とが対向する部分の距離が、ゲート電極4と低濃度N型領域LNとが対向する部分の距離よりも長い構成としてもよい。
以下、第14実施形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
1.実施の形態(3つの基板の積層構造を有する撮像装置)
2.変形例1(平面構成の例1)
3.変形例2(平面構成の例2)
4.変形例3(平面構成の例3)
5.変形例4(画素アレイ部の中央部に基板間のコンタクト部を有する例)
6.変形例5(プレーナー型の転送トランジスタを有する例)
7.変形例6(1つの画素回路に1つの画素が接続される例)
8.変形例7(画素分離部の構成例)
9.適用例(撮像システム)
10.応用例
[撮像装置1の機能構成]
図62は、本開示の一実施の形態に係る撮像装置(撮像装置1)の機能構成の一例を示すブロック図である。
図63および図64は、撮像装置1の概略構成の一例を表したものである。撮像装置1は、3つの基板(第1基板100、第2基板200、第3基板300)を備えている。図63は、第1基板100、第2基板200、第3基板300各々の平面構成を模式的に表したものであり、図64は、互いに積層された第1基板100、第2基板200および第3基板300の断面構成を模式的に表している。図64は、図63に示したIII−III’線に沿った断面構成に対応する。撮像装置1は、3つの基板(第1基板100、第2基板200、第3基板300)を貼り合わせて構成された3次元構造の撮像装置である。第1基板100は、半導体層100Sおよび配線層100Tを含む。第2基板200は、半導体層200Sおよび配線層200Tを含む。第3基板300は、半導体層300Sおよび配線層300Tを含む。ここで、第1基板100、第2基板200および第3基板300の各基板に含まれる配線とその周囲の層間絶縁膜を合せたものを、便宜上、それぞれの基板(第1基板100、第2基板200および第3基板300)に設けられた配線層(100T、200T、300T)と呼ぶ。第1基板100、第2基板200および第3基板300は、この順に積層されており、積層方向に沿って、半導体層100S、配線層100T、半導体層200S、配線層200T、配線層300Tおよび半導体層300Sの順に配置されている。第1基板100、第2基板200および第3基板300の具体的な構成については後述する。図64に示した矢印は、撮像装置1への光Lの入射方向を表す。本明細書では、便宜上、以降の断面図で、撮像装置1における光入射側を「下」「下側」「下方」、光入射側と反対側を「上」「上側」「上方」と呼ぶ場合がある。また、本明細書では、便宜上、半導体層と配線層を備えた基板に関して、配線層の側を表面、半導体層の側を裏面と呼ぶ場合がある。なお、明細書の記載は、上記の呼び方に限定されない。撮像装置1は、例えば、フォトダイオードを有する第1基板100の裏面側から光が入射する、裏面照射型撮像装置となっている。
図67は、撮像装置1の第1基板100、第2基板100および第3基板300の主面に対して垂直方向の断面構成の一例を表したものである。図67は、構成要素の位置関係を分かりやすくするため、模式的に表したものであり、実際の断面と異なっていてもよい。撮像装置1では、第1基板100、第2基板200および第3基板300がこの順に積層されている。撮像装置1は、さらに、第1基板100の裏面側(光入射面側)に受光レンズ401を有している。受光レンズ401と第1基板100との間に、カラーフィルタ層(図示せず)が設けられていてもよい。受光レンズ401は、例えば、画素541A,541B,541C,541D各々に設けられている。撮像装置1は、例えば、裏面照射型の撮像装置である。撮像装置1は、中央部に配置された画素アレイ部540と、画素アレイ部540の外側に配置された周辺部540Bとを有している。
次に、図74および図75を用いて撮像装置1の動作について説明する。図74および図75は、図64に各信号の経路を表す矢印を追記したものである。図74は、外部から撮像装置1に入力される入力信号と、電源電位および基準電位の経路を矢印で表したものである。図75は、撮像装置1から外部に出力される画素信号の信号経路を矢印で表している。例えば、入力部510Aを介して撮像装置1に入力された入力信号(例えば、画素クロックおよび同期信号)は、第3基板300の行駆動部520へ伝送され、行駆動部520で行駆動信号が作り出される。この行駆動信号は、コンタクト部301,201を介して第2基板200に送られる。更に、この行駆動信号は、配線層200T内の行駆動信号線542を介して、画素アレイ部540の画素共有ユニット539各々に到達する。第2基板200の画素共有ユニット539に到達した行駆動信号のうち、転送ゲートTG以外の駆動信号は画素回路210に入力されて、画素回路210に含まれる各トランジスタが駆動される。転送ゲートTGの駆動信号は貫通電極TGVを介して第1基板100の転送ゲートTG1,TG2,TG3,TG4に入力され、画素541A,541B,541C,541Dが駆動される(図74)。また、撮像装置1の外部から、第3基板300の入力部510A(入力端子511)に供給された電源電位および基準電位は、コンタクト部301,201を介して第2基板200に送られ、配線層200T内の配線を介して、画素共有ユニット539各々の画素回路210に供給される。基準電位は、さらに貫通電極121Eを介して、第1基板100の画素541A,541B,541C,541Dへも供給される。一方、第1基板100の画素541A,541B,541C,541Dで光電変換された画素信号は、貫通電極120Eを介して画素共有ユニット539毎に第2基板200の画素回路210に送られる。この画素信号に基づく画素信号は、画素回路210から垂直信号線543およびコンタクト部202,302を介して第3基板300に送られる。この画素信号は、第3基板300の列信号処理部550および画像信号処理部560で処理された後、出力部510Bを介して外部に出力される。
本実施の形態では、画素541A,541B,541C,541D(画素共有ユニット539)と画素回路210とが互いに異なる基板(第1基板100および第2基板200)に設けられている。これにより、画素541A,541B,541C,541Dおよび画素回路210を同一基板に形成した場合と比べて、画素541A,541B,541C,541Dおよび画素回路210の面積を拡大することができる。その結果、光電変換により得られる画素信号の量を増大させ、かつ、画素回路210のトランジスタノイズを低減することが可能となる。これらにより、画素信号のシグナル/ノイズ比を改善して、撮像装置1は、よりよい画素データ(画像情報)を出力することが可能となる。また、撮像装置1の微細化(言い換えれば、画素サイズの縮小および撮像装置1の小型化)が可能となる。撮像装置1は、画素サイズの縮小により、単位面積当たりの画素数を増加させることができ、高画質の画像を出力することができる。
図76〜図80は、上記実施の形態に係る撮像装置1の平面構成の一変形例を表したものである。図76は、第2基板200の半導体層200Sの表面近傍の平面構成を模式的に表しており、上記実施の形態で説明した図69に対応する。図77は、第1配線層W1と、第1配線層W1に接続された半導体層200Sおよび第1基板100の各部の構成を模式的に表しており、上記実施の形態で説明した図70に対応する。図78は、第1配線層W1および第2配線層W2の平面構成の一例を表しており、上記実施の形態で説明した図71に対応する。図79は、第2配線層W2および第3配線層W3の平面構成の一例を表しており、上記実施の形態で説明した図72に対応する。図80は、第3配線層W3および第4配線層W4の平面構成の一例を表しており、上記実施の形態で説明した図73に対応する。
図81〜図86は、上記実施の形態に係る撮像装置1の平面構成の一変形例を表したものである。図81は、第1基板100の平面構成を模式的に表しており、上記実施の形態で説明した図68Aに対応する。図82は、第2基板200の半導体層200Sの表面近傍の平面構成を模式的に表しており、上記実施の形態で説明した図69に対応する。図83は、第1配線層W1と、第1配線層W1に接続された半導体層200Sおよび第1基板100の各部の構成を模式的に表しており、上記実施の形態で説明した図70に対応する。図84は、第1配線層W1および第2配線層W2の平面構成の一例を表しており、上記実施の形態で説明した図71に対応する。図85は、第2配線層W2および第3配線層W3の平面構成の一例を表しており、上記実施の形態で説明した図72に対応する。図86は、第3配線層W3および第4配線層W4の平面構成の一例を表しており、上記実施の形態で説明した図73に対応する。
図87〜図92は、上記実施の形態に係る撮像装置1の平面構成の一変形例を表したものである。図87は、第1基板100の平面構成を模式的に表しており、上記実施の形態で説明した図68Bに対応する。図88は、第2基板200の半導体層200Sの表面近傍の平面構成を模式的に表しており、上記実施の形態で説明した図69に対応する。図89は、第1配線層W1と、第1配線層W1に接続された半導体層200Sおよび第1基板100の各部の構成を模式的に表しており、上記実施の形態で説明した図70に対応する。図90は、第1配線層W1および第2配線層W2の平面構成の一例を表しており、上記実施の形態で説明した図71に対応する。図91は、第2配線層W2および第3配線層W3の平面構成の一例を表しており、上記実施の形態で説明した図72に対応する。図92は、第3配線層W3および第4配線層W4の平面構成の一例を表しており、上記実施の形態で説明した図73に対応する。
図93は、上記実施の形態に係る撮像装置1の断面構成の一変形例を模式的に表したものである。図93は、上記実施の形態で説明した図64に対応する。本変形例では、撮像装置1が、コンタクト部201,202,301,302に加えて、画素アレイ部540の中央部に対向する位置にコンタクト部203,204,303,304を有している。この点において、本変形例の撮像装置1は、上記実施の形態で説明した撮像装置1と異なっている。
図96は、上記実施の形態に係る撮像装置1の断面構成の一変形例を表したものである。図96は、上記実施の形態で説明した図67に対応する。本変形例では、第1基板100にプレーナー構造を有する転送トランジスタTRが設けられている。この点において、本変形例の撮像装置1は、上記実施の形態で説明した撮像装置1と異なっている。
図97は、上記実施の形態に係る撮像装置1の画素回路の一変形例を表したものである。図97は、上記実施の形態で説明した図65に対応する。本変形例では、1つの画素(画素541A)毎に画素回路210が設けられている。即ち、画素回路210は、複数の画素で共有されていない。この点において、本変形例の撮像装置1は、上記実施の形態で説明した撮像装置1と異なっている。
図98は、上記実施の形態で説明した画素分離部117の平面構成の一変形例を表したものである。画素541A,541B,541C,541D各々を囲む画素分離部117に、隙間が設けられていてもよい。即ち、画素541A,541B,541C,541Dの全周が画素分離部117に囲まれていなくてもよい。例えば、画素分離部117の隙間は、パッド部120,121近傍に設けられている(図68B参照)。
図99は、上記実施の形態およびその変形例に係る撮像装置1を備えた撮像システム7の概略構成の一例を表したものである。
[応用例1]
本開示に係る技術(本技術)は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
図103は、本開示に係る技術(本技術)が適用され得る内視鏡手術システムの概略的な構成の一例を示す図である。
本技術の半導体装置は、例えば、図105に示すように、フォトダイオード110(光電変換素子)と組み合わせた画素回路(CMOSイメージセンサ)が備える増幅トランジスタ150に組み込まれている構成とする。そして、半導体装置と画素回路210を有する固体撮像素子に適用することが可能である。固体撮像素子としては、いわゆる裏面照射型の固体撮像装置としてもよく、また、表面照射型の固体撮像装置としてもよい。
画素回路210は、転送トランジスタTRと、フローティングディフュージョン130と、リセットトランジスタ140と、増幅トランジスタ150と、選択トランジスタ160と、垂直信号線170を備える。
また、転送トランジスタTRは、図外のタイミング制御部からゲート電極に供給される駆動信号に従って、フォトダイオード110からフローティングディフュージョン130への電荷の転送をオンまたはオフする。なお、転送トランジスタTRがフローティングディフュージョン130への信号電荷の転送を停止している間、フォトダイオード110が光電変換した電荷は、フォトダイオード110に蓄積される。
また、フローティングディフュージョン130は、フォトダイオード110から転送トランジスタTRを介して転送されてくる電荷を蓄積し、電圧に変換する。すなわち、フローティングディフュージョン130は、フォトダイオード110に蓄積された信号電荷が転送される。
また、リセットトランジスタ140は、タイミング制御部からゲート電極に供給される駆動信号に従って、フローティングディフュージョン130に蓄積されている電荷の排出をオンまたはオフする。
一方、リセットトランジスタ140は、Lowレベルの駆動信号がゲート電極に供給されると、フローティングディフュージョン130を電気的に浮遊状態とする。
また、増幅トランジスタ150は、リセットトランジスタ140によってリセットされたフローティングディフュージョン130の電位を、リセットレベルとして読み出す。さらに、増幅トランジスタ150は、転送トランジスタTRによって信号電荷が転送されたフローティングディフュージョン130に蓄積されている信号電荷に応じた電圧を増幅する。すなわち、増幅トランジスタ150は、フローティングディフュージョン130に転送された信号電荷を、電気信号として読み出して増幅する。
増幅トランジスタ150により増幅された電圧(電圧信号)は、選択トランジスタ160を介して垂直信号線170に出力される。
また、選択トランジスタ160は、タイミング制御部からゲート電極に供給される駆動信号SELに従って、増幅トランジスタ150から垂直信号線170への電圧信号の出力を、オンまたはオフする。
第一配線層220は、第一デバイス層215の一方の面(図106中では上側の面)に積層されており、第一デバイス層215と第二デバイス層230との間を絶縁する層間絶縁層を形成している。また、第一配線層220には、フォトダイオード110と増幅トランジスタ150とを接続する層間配線250の一部が形成されている。
第二配線層240は、第二デバイス層230の一方の面(図106中では上側の面)に積層されており、フォトダイオード110と増幅トランジスタ150とを接続する層間配線250の一部が形成されている。
したがって、第一デバイス層215と第一配線層220で形成される下層シリコン基板の表面から約1[μm]の高さに、第二デバイス層230と第二配線層240で形成される上層シリコンの表面が形成される。
さらに、第二高濃度N型領域3は、積層方向に沿った厚さが、例えば、0.1[μm]となるように形成されている。また、低濃度N型領域LNと、底部領域2bは、それぞれ、積層方向に沿った厚さが、例えば、0.2[μm]となるように形成されている。
特に、ソース電極からドレイン電極へ縦方向(積層方向)に伸びる低濃度N型領域LN(チャネル)と、ゲート電極4との間隔は、0.05[μm]程度となるように形成されている。
なお、本技術の半導体装置は、増幅トランジスタ150に組み込まれている構成に限定するものではなく、例えば、フォトダイオード110以外に組み込まれている構成としてもよい。
上記のように、本技術の実施形態を記載したが、この開示の一部をなす論述及び図面は本技術を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。
その他、上記の実施形態において説明される各構成を任意に応用した構成等、本技術はここでは記載していない様々な実施形態等を含むことは勿論である。したがって、本技術の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
なお、本明細書中に記載された効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。
(1)
低濃度N型領域と、
前記低濃度N型領域を間に挟んで積層し、且つ前記低濃度N型領域よりも不純物の濃度が高い第一高濃度N型領域及び第二高濃度N型領域と、
前記低濃度N型領域、前記第一高濃度N型領域及び前記第二高濃度N型領域を積層した方向である積層方向から見て、前記低濃度N型領域を包囲するゲート電極と、
前記ゲート電極と前記低濃度N型領域との間に配置された第一絶縁膜と、
前記ゲート電極と前記第一高濃度N型領域との間に配置された第二絶縁膜と、を有し、
前記第一高濃度N型領域は、ソース電極及びドレイン電極のうち一方と接続し、
前記第二高濃度N型領域は、前記ソース電極及び前記ドレイン電極のうち他方と接続している半導体装置。
(2)
低濃度N型領域と、
前記低濃度N型領域を間に挟んで積層され、且つ前記低濃度N型領域よりも不純物の濃度が高い第一高濃度N型領域及び第二高濃度N型領域と、
前記低濃度N型領域と前記第一高濃度N型領域及び前記第二高濃度N型領域を積層した方向である積層方向から見て、前記低濃度N型領域と対向する部分と、前記低濃度N型領域と対向していない部分と、を有するゲート電極と、
前記ゲート電極と前記低濃度N型領域との間に配置された第一絶縁膜と、
前記ゲート電極と前記第一高濃度N型領域との間に配置された第二絶縁膜と、を有し、
前記第一高濃度N型領域は、ソース電極及びドレイン電極のうち一方と接続し、
前記第二高濃度N型領域は、前記ソース電極及び前記ドレイン電極のうち他方と接続している半導体装置。
(3)
前記第一高濃度N型領域は、前記ゲート電極を間に挟んで前記低濃度N型領域と対向する領域である対向領域を含んで形成され、
前記対向領域と前記ゲート電極との間に配置された第三絶縁膜を有し、
前記第二絶縁膜の膜厚と前記第三絶縁膜の膜厚は、前記第一絶縁膜の膜厚よりも厚い前記(1)または(2)に記載した半導体装置。
(4)
前記第一高濃度N型領域は、前記ゲート電極を間に挟んで前記低濃度N型領域と対向する領域である対向領域を含んで形成され、
前記対向領域と前記ゲート電極との間に配置された第三絶縁膜を有し、
前記第三絶縁膜の膜厚は、前記第一絶縁膜の膜厚及び前記第二絶縁膜の膜厚よりも厚い前記(1)または(2)に記載した半導体装置。
(5)
前記第三絶縁膜の材料として、酸化シリコン、窒化シリコン、酸化ハフニウムのうち少なくとも一つを用いる前記(3)または(4)に記載した半導体装置。
(6)
前記第一絶縁膜及び前記第二絶縁膜の材料として、酸化シリコン、窒化シリコン、酸化ハフニウムのうち少なくとも一つを用いる前記(1)〜(5)のいずれかに記載した半導体装置。
(7)
前記ゲート電極の材料として、多結晶シリコン、窒化チタン、銅、アルミニウム、タングステンのうち少なくとも一つを用いる前記(1)〜(6)のいずれかに記載した半導体装置。
(8)
複数の前記第二高濃度N型領域と、複数の前記低濃度N型領域と、を有し、
一つの前記第一高濃度N型領域に、複数の前記第二高濃度N型領域及び複数の前記低濃度N型領域が積層されている前記(1)〜(7)のいずれかに記載した半導体装置。
(9)
前記低濃度N型領域の形状は、前記積層方向から見て方形であり、
前記ゲート電極の形状は、前記積層方向から見て方形である前記(1)〜(8)のいずれかに記載した半導体装置。
(10)
前記低濃度N型領域の形状は、前記積層方向から見て円形であり、
前記ゲート電極の形状は、前記積層方向から見て円形である前記(1)〜(8)のいずれかに記載した半導体装置。
(11)
前記第一高濃度N型領域の前記ソース電極または前記ドレイン電極と接続している面と、前記第二高濃度N型領域の前記ソース電極または前記ドレイン電極と接続している面とは、前記積層方向と直交する方向から見て同じ高さにある前記(1)〜(10)のいずれかに記載した半導体装置。
(12)
前記第一高濃度N型領域の前記ソース電極または前記ドレイン電極と接続している面と、前記第二高濃度N型領域の前記ソース電極または前記ドレイン電極と接続している面とは、前記積層方向と直交する方向から見て異なる高さにある前記(1)〜(10)のいずれかに記載した半導体装置。
(13)
前記低濃度N型領域は、前記ゲート電極と対向していない部分を有する前記(1)〜(12)のいずれかに記載した半導体装置。
(14)
前記低濃度N型領域は、前記不純物の濃度が10keV/1E18(個/cm2)以下であり、
前記第一高濃度N型領域及び前記第二高濃度N型領域は、前記不純物の濃度が10keV/1E19(個/cm2)以上である前記(1)〜(13)のいずれかに記載した半導体装置。
(15)
増幅トランジスタを備える画素回路を有し、
前記増幅トランジスタに、前記(1)〜(14)のいずれかに記載した半導体装置が組み込まれている固体撮像素子。
(16)
増幅トランジスタを備える画素回路を有し、
前記増幅トランジスタに、前記(2)に記載した半導体装置が組み込まれている固体撮像素子。
(17)
フォトダイオードと、前記フォトダイオードに接続した転送トランジスタ及びフローティングディフュージョンと、を備える画素回路を配置した半導体層である第一半導体層と、
前記第一半導体層に積層した層間絶縁層と、
半導体装置を含む増幅トランジスタを配置した半導体層であり、且つ前記層間絶縁層に積層した第二半導体層と、を含み、
前記転送トランジスタには、前記層間絶縁層及び前記第二半導体層を貫通する転送側層間配線が接続され、
前記半導体装置は、
低濃度N型領域と、
前記低濃度N型領域を間に挟んで、前記第一半導体層及び前記第二半導体層を積層した方向と直交する方向に積層され、且つ前記低濃度N型領域よりも不純物の濃度が高い第一高濃度N型領域及び第二高濃度N型領域と、
前記低濃度N型領域の少なくとも一部と対向するゲート電極と、
前記ゲート電極と対向する部分とは異なる前記低濃度N型領域の少なくとも一部と対向する遮蔽電極と、
前記ゲート電極と前記低濃度N型領域との間に配置された第一絶縁膜と、
前記ゲート電極と前記第一高濃度N型領域との間に配置された第二絶縁膜と、を有し、
前記第一高濃度N型領域は、ソース電極及びドレイン電極のうち一方と接続し、
前記第二高濃度N型領域は、前記ソース電極及び前記ドレイン電極のうち他方と接続し、
前記ゲート電極は、前記層間絶縁層及び前記第二半導体層を貫通するゲート側層間配線により前記フローティングディフュージョンに接続されて前記第一半導体層へ電気的に接続され、
前記遮蔽電極は、前記第一半導体層及び前記第二半導体層とは異なる部位へ電気的に接続されている固体撮像素子。
(18)
前記低濃度N型領域は、前記積層方向から見て積層方向と平行な二辺及び前記積層方向と直交する二辺を有する方形であり、
前記ゲート電極及び前記遮蔽電極は、前記積層方向から見て、前記低濃度N型領域の三辺又は四辺と対向する前記(17)に記載した固体撮像素子。
(19)
前記ゲート電極は、前記積層方向から見て、前記平行な二辺のうち前記第一半導体層から遠い一辺、及び前記直交する二辺のうち前記ゲート側層間配線に近い一辺と対向し、
前記遮蔽電極は、前記積層方向から見て、前記平行な二辺のうち前記第一半導体層に近い一辺、及び前記直交する二辺のうち前記転送側層間配線に近い一辺と対向する前記(18)に記載した固体撮像素子。
(20)
前記ゲート電極は、前記積層方向から見て、前記平行な二辺、及び前記直交する二辺のうち前記ゲート側層間配線に近い一辺と対向し、
前記遮蔽電極は、前記積層方向から見て、前記直交する二辺のうち前記転送側層間配線に近い一辺と対向する前記(19)に記載した固体撮像素子。
(21)
前記ゲート電極は、前記積層方向から見て、前記平行な二辺のうち前記第一半導体層に近い一辺、及び前記直交する二辺のうち前記ゲート側層間配線に近い一辺と対向し、
前記遮蔽電極は、前記積層方向から見て、前記直交する二辺のうち前記転送側層間配線に近い一辺と対向する前記(19)に記載した固体撮像素子。
(22)
前記ゲート電極は、前記積層方向から見て、前記直交する二辺のうち前記ゲート側層間配線に近い一辺と対向し、
前記遮蔽電極は、前記積層方向から見て、前記平行な二辺のうち前記第一半導体層に近い一辺、及び前記直交する二辺のうち前記転送側層間配線に近い一辺と対向する前記(19)に記載した固体撮像素子。
(23)
前記ゲート電極は、前記積層方向から見て、前記平行な二辺と対向し、
前記遮蔽電極は、前記積層方向から見て、前記直交する二辺と対向し、
前記遮蔽電極と前記低濃度N型領域との間に配置された第五絶縁膜を有し、
前記第五絶縁膜の厚さが、前記第一絶縁膜の厚さよりも厚い前記(19)に記載した固体撮像素子。
(24)
前記ゲート電極と前記遮蔽電極が一体化され、
前記一体化されたゲート電極及び遮蔽電極は、前記積層方向から見て、前記低濃度N型領域を包囲する前記(23)に記載した固体撮像素子。
(25)
前記ゲート電極は、前記低濃度N型領域と対向する部分である低濃度領域対向部と、前記第一高濃度N型領域及び前記第二高濃度N型領域のうち少なくとも一方と対向する部分である高濃度領域対向部と、を有し、
前記高濃度領域対向部と前記第一高濃度N型領域及び前記第二高濃度N型領域のうち少なくとも一方とが対向する距離が、前記低濃度領域対向部と前記低濃度N型領域とが対向する距離よりも長い前記(17)〜(24)のいずれかに記載した固体撮像素子。
(26)
前記第一半導体層には、4つの前記画素回路が配置され、
4つの前記画素回路がそれぞれ備える4個の前記フローティングディフュージョンを接続するN型ポリシリコンパッドと、
前記N型ポリシリコンパッドと前記増幅トランジスタとを接続する共有コンタクトと、を含む前記(17)〜(25)のいずれかに記載した固体撮像素子。
Claims (27)
- 低濃度N型領域と、
前記低濃度N型領域を間に挟んで積層され、且つ前記低濃度N型領域よりも不純物の濃度が高い第一高濃度N型領域及び第二高濃度N型領域と、
前記低濃度N型領域、前記第一高濃度N型領域及び前記第二高濃度N型領域を積層した方向である積層方向から見て、前記低濃度N型領域を包囲するゲート電極と、
前記ゲート電極と前記低濃度N型領域との間に配置された第一絶縁膜と、
前記ゲート電極と前記第一高濃度N型領域との間に配置された第二絶縁膜と、を有し、
前記第一高濃度N型領域は、ソース電極及びドレイン電極のうち一方と接続し、
前記第二高濃度N型領域は、前記ソース電極及び前記ドレイン電極のうち他方と接続している半導体装置。 - 前記第一高濃度N型領域は、前記ゲート電極を間に挟んで前記低濃度N型領域と対向する領域である対向領域を含んで形成され、
前記対向領域と前記ゲート電極との間に配置された第三絶縁膜を有し、
前記第二絶縁膜の膜厚と前記第三絶縁膜の膜厚は、前記第一絶縁膜の膜厚よりも厚い請求項1に記載した半導体装置。 - 前記第一高濃度N型領域は、前記ゲート電極を間に挟んで前記低濃度N型領域と対向する領域である対向領域を含んで形成され、
前記対向領域と前記ゲート電極との間に配置された第三絶縁膜を有し、
前記第三絶縁膜の膜厚は、前記第一絶縁膜の膜厚及び前記第二絶縁膜の膜厚よりも厚い請求項1に記載した半導体装置。 - 複数の前記第二高濃度N型領域と、複数の前記低濃度N型領域と、を有し、
一つの前記第一高濃度N型領域に、複数の前記第二高濃度N型領域及び複数の前記低濃度N型領域が積層されている請求項1に記載した半導体装置。 - 前記第一絶縁膜及び前記第二絶縁膜の材料として、酸化シリコン、窒化シリコン、酸化ハフニウムのうち少なくとも一つを用いる請求項1に記載した半導体装置。
- 前記第三絶縁膜の材料として、酸化シリコン、窒化シリコン、酸化ハフニウムのうち少なくとも一つを用いる請求項2に記載した半導体装置。
- 前記第三絶縁膜の材料として、酸化シリコン、窒化シリコン、酸化ハフニウムのうち少なくとも一つを用いる請求項3に記載した半導体装置。
- 前記ゲート電極の材料として、多結晶シリコン、窒化チタン、銅、アルミニウム、タングステンのうち少なくとも一つを用いる請求項1に記載した半導体装置。
- 前記低濃度N型領域は、前記不純物の濃度が10keV/1E18(個/cm2)以下であり、
前記第一高濃度N型領域及び前記第二高濃度N型領域は、前記不純物の濃度が10keV/1E19(個/cm2)以上である請求項1に記載した半導体装置。 - 前記低濃度N型領域の形状は、前記積層方向から見て方形であり、
前記ゲート電極の形状は、前記積層方向から見て方形である請求項1に記載した半導体装置。 - 前記低濃度N型領域の形状は、前記積層方向から見て円形であり、
前記ゲート電極の形状は、前記積層方向から見て円形である請求項1に記載した半導体装置。 - 前記第一高濃度N型領域の前記ソース電極または前記ドレイン電極と接続している面と、前記第二高濃度N型領域の前記ソース電極または前記ドレイン電極と接続している面とは、前記積層方向と直交する方向から見て同じ高さにある請求項1に記載した半導体装置。
- 前記第一高濃度N型領域の前記ソース電極または前記ドレイン電極と接続している面と、前記第二高濃度N型領域の前記ソース電極または前記ドレイン電極と接続している面とは、前記積層方向と直交する方向から見て異なる高さにある請求項1に記載した半導体装置。
- 前記低濃度N型領域は、前記ゲート電極と対向していない部分を有する請求項1に記載した半導体装置。
- 低濃度N型領域と、
前記低濃度N型領域を間に挟んで積層され、且つ前記低濃度N型領域よりも不純物の濃度が高い第一高濃度N型領域及び第二高濃度N型領域と、
前記低濃度N型領域と前記第一高濃度N型領域及び前記第二高濃度N型領域を積層した方向である積層方向から見て、前記低濃度N型領域と対向する部分と、前記低濃度N型領域と対向していない部分と、を有するゲート電極と、
前記ゲート電極と前記低濃度N型領域との間に配置された第一絶縁膜と、
前記ゲート電極と前記第一高濃度N型領域との間に配置された第二絶縁膜と、を有し、
前記第一高濃度N型領域は、ソース電極及びドレイン電極のうち一方と接続し、
前記第二高濃度N型領域は、前記ソース電極及び前記ドレイン電極のうち他方と接続している半導体装置。 - 増幅トランジスタを備える画素回路を有し、
前記増幅トランジスタに、請求項1に記載した半導体装置が組み込まれている固体撮像素子。 - 増幅トランジスタを備える画素回路を有し、
前記増幅トランジスタに、請求項15に記載した半導体装置が組み込まれている固体撮像素子。 - フォトダイオードと、前記フォトダイオードに接続した転送トランジスタ及びフローティングディフュージョンと、を備える画素回路を配置した半導体層である第一半導体層と、
前記第一半導体層に積層した層間絶縁層と、
半導体装置を含む増幅トランジスタを配置した半導体層であり、且つ前記層間絶縁層に積層した第二半導体層と、を含み、
前記転送トランジスタには、前記層間絶縁層及び前記第二半導体層を貫通する転送側層間配線が接続され、
前記半導体装置は、
低濃度N型領域と、
前記低濃度N型領域を間に挟んで、前記第一半導体層及び前記第二半導体層を積層した方向と直交する方向に積層され、且つ前記低濃度N型領域よりも不純物の濃度が高い第一高濃度N型領域及び第二高濃度N型領域と、
前記低濃度N型領域の少なくとも一部と対向するゲート電極と、
前記ゲート電極と対向する部分とは異なる前記低濃度N型領域の少なくとも一部と対向する遮蔽電極と、
前記ゲート電極と前記低濃度N型領域との間に配置された第一絶縁膜と、
前記ゲート電極と前記第一高濃度N型領域との間に配置された第二絶縁膜と、を有し、
前記第一高濃度N型領域は、ソース電極及びドレイン電極のうち一方と接続し、
前記第二高濃度N型領域は、前記ソース電極及び前記ドレイン電極のうち他方と接続し、
前記ゲート電極は、前記層間絶縁層及び前記第二半導体層を貫通するゲート側層間配線により前記フローティングディフュージョンに接続されて前記第一半導体層へ電気的に接続され、
前記遮蔽電極は、前記第一半導体層及び前記第二半導体層とは異なる部位へ電気的に接続されている固体撮像素子。 - 前記低濃度N型領域は、前記低濃度N型領域と前記第一高濃度N型領域及び前記第二高濃度N型領域を積層した方向である積層方向から見て前記積層方向と平行な二辺及び前記積層方向と直交する二辺を有する方形であり、
前記ゲート電極及び前記遮蔽電極は、前記積層方向から見て、前記低濃度N型領域の三辺又は四辺と対向する請求項18に記載した固体撮像素子。 - 前記ゲート電極は、前記積層方向から見て、前記平行な二辺のうち前記第一半導体層から遠い一辺、及び前記直交する二辺のうち前記ゲート側層間配線に近い一辺と対向し、
前記遮蔽電極は、前記積層方向から見て、前記平行な二辺のうち前記第一半導体層に近い一辺、及び前記直交する二辺のうち前記転送側層間配線に近い一辺と対向する請求項19に記載した固体撮像素子。 - 前記ゲート電極は、前記積層方向から見て、前記平行な二辺、及び前記直交する二辺のうち前記ゲート側層間配線に近い一辺と対向し、
前記遮蔽電極は、前記積層方向から見て、前記直交する二辺のうち前記転送側層間配線に近い一辺と対向する請求項19に記載した固体撮像素子。 - 前記ゲート電極は、前記積層方向から見て、前記平行な二辺のうち前記第一半導体層に近い一辺、及び前記直交する二辺のうち前記ゲート側層間配線に近い一辺と対向し、
前記遮蔽電極は、前記積層方向から見て、前記直交する二辺のうち前記転送側層間配線に近い一辺と対向する請求項19に記載した固体撮像素子。 - 前記ゲート電極は、前記積層方向から見て、前記直交する二辺のうち前記ゲート側層間配線に近い一辺と対向し、
前記遮蔽電極は、前記積層方向から見て、前記平行な二辺のうち前記第一半導体層に近い一辺、及び前記直交する二辺のうち前記転送側層間配線に近い一辺と対向する請求項19に記載した固体撮像素子。 - 前記ゲート電極は、前記積層方向から見て、前記平行な二辺と対向し、
前記遮蔽電極は、前記積層方向から見て、前記直交する二辺と対向し、
前記遮蔽電極と前記低濃度N型領域との間に配置された第五絶縁膜を有し、
前記第五絶縁膜の厚さが、前記第一絶縁膜の厚さよりも厚い請求項19に記載した固体撮像素子。 - 前記ゲート電極と前記遮蔽電極が一体化され、
前記一体化されたゲート電極及び遮蔽電極は、前記積層方向から見て、前記低濃度N型領域を包囲する請求項24に記載した固体撮像素子。 - 前記ゲート電極は、前記低濃度N型領域と対向する部分である低濃度領域対向部と、前記第一高濃度N型領域及び前記第二高濃度N型領域のうち少なくとも一方と対向する部分である高濃度領域対向部と、を有し、
前記高濃度領域対向部と前記第一高濃度N型領域及び前記第二高濃度N型領域のうち少なくとも一方とが対向する距離が、前記低濃度領域対向部と前記低濃度N型領域とが対向する距離よりも長い請求項18に記載した固体撮像素子。 - 前記第一半導体層には、4つの前記画素回路が配置され、
4つの前記画素回路がそれぞれ備える4個の前記フローティングディフュージョンを接続するN型ポリシリコンパッドと、
前記N型ポリシリコンパッドと前記増幅トランジスタとを接続する共有コンタクトと、を含む請求項18に記載した固体撮像素子。
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